TWI269444B - Semiconductor device and process - Google Patents

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TWI269444B
TWI269444B TW091120688A TW91120688A TWI269444B TW I269444 B TWI269444 B TW I269444B TW 091120688 A TW091120688 A TW 091120688A TW 91120688 A TW91120688 A TW 91120688A TW I269444 B TWI269444 B TW I269444B
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Taiwan
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trench
region
forming
conductive
semiconductor device
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TW091120688A
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English (en)
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Makoto Oikawa
Hiroki Etou
Hirotoshi Kubo
Shouji Miyahara
Original Assignee
Sanyo Electric Co
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Description

1269444 五、發明說明（1) 【發明所屬之技術領域】 本發明係相關半導體裝置及其製造方法；特別係相關 緩和實際動作區域最外圍的溝渠底部處之電場集中，並抑 制耐壓劣化的半導體裝置及其製造方法。 【先前技術】 第1 2圖所示係習知半導體裝置，以溝渠結構之N通道 型功率MOSFET為例。 在N塑矽半導體基板2 1上，設置由N — 型磊晶層構成的 汲極區域22，並在其表面上設置P型通道層24。通道層24 係實際動作區域整面均形成相同深度，在實際動作區域外 的通道層2 4邊緣處，設置供碟保对壓用的P型區域2 4 a。 設置貫穿通道層2 4並到達汲極區域2 2的溝渠2 7。將溝 渠2 7内壁利用問氧化膜3 1予以被覆’並设置填充於溝渠2 7 中之由多晶矽所構成的問極3 3。在鄰接溝渠2 7的通道層2 4 表面上形成N搜源極區域3 $ ’並在相鄰二個胞（c e 1 1 )之源 極區域35間的通道層24表面上’設置P铿體接觸區域34。 再於通道層2 4上’從源極^域3 5沿溝渠2 7形成通道區域 (未圖示）。閘極3 3上覆盖著層間絕緣膜3 6，並設置接觸於 源極區域35與體接觸區域34的源極37。 參照第1 3圖至第1 8圖所示，習知的半導體裝置之製造 方法，以溝渠結構之N通這型功率㈣SFET為例。 在第1 3圖中，於N雙石夕半導體基板2 1上，層積N型磊 晶層而形成汲極區域2 2。在實際動作區域外的預定通道層 2 4邊緣處’植入面7辰度&雜貝並擴散，而形成P型區域
314001.ptd 第7頁 1269444 五、發明說明（2) 2 4 a。然後在整面上依摻雜量1 0 1級植入硼等雜質之後，經 擴散而形成P型通道層2 4。 第1 4圖至第1 5圖所示係形成溝渠的步驟。 在第1 4圖中，整面利用CVD法形成厚度數千A的 NSG (無摻雜石夕玻璃；Non-doped Silicate Glass)的 CVD氧 化膜2 5，並以光阻膜為罩幕，將除形成溝渠開口部2 6部分 之外的C V D氧化膜2 5，施行乾式蝕刻而予以部分去除，而 形成裸露出通道層2 4的溝渠開口部2 6。 在第15圖中，以CVD氧化膜25為罩幕，對溝渠開口部 2 6的矽半導體基板，利用CF系及HBr系氣體進行乾式蝕 刻，而形成貫穿通道層2 4並到達汲極區域2 2之深度的溝渠 2Ί。 在第16圖中，施行虛擬氧化而在溝渠27内壁與通道層 2 4表面上形成氧化膜（未圖示），俾將乾式蝕刻時的蝕刻損 傷予以去除，然後將此氧化膜與CVD氧化膜2 5利用蝕刻處 理而去除。之後，便形成閘極氧化膜3 1。換句話說，整面 施行熱氧化，而形成如厚度數百A的閘氧化膜3 1。 在第1 7圖中，形成埋藏溝渠2 7的閘極3 3。換句話說， 整面上附著無摻雜的多晶矽層3 2，並植入高濃度的磷，經 擴散而達高導電率化，並形成閘極3 3。然後，以整面上所 附著的多晶矽層3 2為罩幕，並施行乾式蝕刻處理，而殘留 埋藏於溝渠27中的閘極33。 在第1 8圖中，利用以光阻膜為罩幕，並選擇性的將硼 依摻雜量1 0 1級施行離子植入，而形成P型體接觸區域3 4之
314001.ptd 第8頁 1269444 五、發明說明（3) 後，再去除光阻膜PR。 然後，利用新的光阻膜PR，依裸露出預定的源極區域 3 5與閘極3 3之方式形成罩幕，並將砷依摻雜量1 0 1級施行 離子植入，而在鄰接溝渠2 7的通道層2 4表面上形成N型源 極區域3 5，然後去除光阻膜。 然後，整面上利用CVD法附著上BPSG(硼磷矽玻璃； Boro Phospho Silicate Glass)層，而形成層間絕緣膜 3 6。然後，以光阻膜為罩幕，至少在閘極3 3上殘留著層間 絕緣膜3 6。然後，利用濺鍍裝置整面上附著鋁，而形成接 觸源極區域3 5與體接觸區域3 4的源極3 7。 如此的話，在習知溝渠結構的M0SFET中，實際動作區 域中所設置的溝渠深度便將全部呈均勻狀態（譬如參照專 利文獻1，特開平9 - 2 7 0 5 1 2號，第1 0頁，第2 3圖）。 在相關的溝渠結構之高耐壓M0SFET中，於源極與汲極 之間，若對汲極施加正電壓的電源電壓狀態下，對閘極施 加臨限電壓以上之驅動電壓的話，在沿溝渠的通道層中便 將形成通道區域，並通過通道區域而流通著電流，使 M0SFET呈導通狀態。 此外，在源極與汲極之間，當於對汲極施加正電壓的 電源電壓狀態下，對閘極所施加的驅動電壓在臨限電壓以 下的話，M0SDET便呈切斷狀態。 相關習知溝渠結構的高耐壓M0SFET，在切斷狀態下， 從呈反偏壓狀態的通道層2 4與汲極區域2 2之界面的PN接 合，將如第1 2圖虛線所示的擴展空乏層。將其設定為施加
314001.ptd 第9頁 1269444 五、發明說明（4) 驅動電壓V聘的空乏層。屬於汲極區域2 2的N磊晶層在相 較於P型通道層2 4之下，因為雜質濃度較低，因此空乏層 大多朝汲極區域2 2方向延伸，並保持著汲極電壓。 在此狀態下，最外圍溝渠的2 7a底緣，在相較於實際 動作區域内的溝渠2 7底緣之下，因為具有最大的電場強 度，因此在此便將產生電場集中。 理由說明如下。 首先，各通道底緣的電場強度E，依下式所示。 E = V〇/d 在上式中，d係指從各通道底緣起，至最靠近汲極區 域側之空乏層端間的距離，如第1 2圖所示，最外圍溝渠 2 7 a為d 1 1，實際動作區域的溝渠2 7為d 1 2。 再者，擴展於汲極區域22中的空乏層，將與鄰接空乏 層形成一體化而連續著，而擴展於通道層2 4中的空乏層， 因為並未擴展於設置著絕緣膜的溝渠2 7内部，因此便從溝 渠2 7分離開。在實際動作區域中，因為依各溝渠2 7而分離 開，且通道層2 4的雜質濃度，將高於汲極區域2 2的雜質濃 度，因此對通道層2 4側的空乏層擴展便較少，而對汲極區 域2 2侧便有較大的擴展。此外，在最外圍溝渠2 7 a外側， 截至P型區域將被充分的隔開，且因為受溝渠2 7的限制， 因此在通道層2 4側便較在實際動作區域中，更容易使空乏 層進行擴展。當屬於已固定的施加電壓V &情況時，最廣 部分的空乏層寬度d 〇，在實際動作區域内與其外圍將呈大 致均勻的狀態。
314001.ptd 第10頁 1269444 五、發明說明（5) 換句話說，在最外圍溝渠2 7 a外圍，就空乏層較容易 擴展於通道層2 4側的部分，在對閘極區域3 3側的空乏層擴 展將少於實際動作區域内。所以，溝渠2 7便較從底緣至空 乏層端間的距離為之狹窄（d 1 2> d 1 1 )。此外，在實際動作 區域内，依等間隔配置著溝渠2 7，因為空乏層將均等的擴 展，因此僅最外圍溝渠2 7a，在距空乏層間的距離d 1 1將縮 短。 換句話說’各溝渠底緣的電場強度E在最外圍溝渠2 7 a 處最強，並在此產生電場集中。因此，沒極-源極間（若屬 I GBT的話，則為集極-射極間）的耐壓將劣化，並在高溫時 將產生額定值分裂的問題。 具體而言，如第1 9圖所示，集極-射極間耐壓（VCES) 與溫度（Ta )之特性圖。依照此圖的話，因為電場集中，因 此在周圍溫度75°C以上的話，VCES值將下降，導致變成負 的溫度特性。因而無法提昇特性，並將隨電場集中而造成 集極-射極間之耐壓劣化的大問題。 【發明内容】 本發明有鑑於上述課題，第1，利用下述方式解決， 乃將排列著多數溝渠型MOS電晶體胞的實際動作區域之最 外圍溝渠深度，設定為較淺其他溝渠。 第2，利用下述方式解決，乃在具備有：設置於一導 電型半導體基板表面上的反導電型區域；設置於上述半導 體基板上的溝渠；至少覆蓋著上述溝渠内的絕緣膜；由埋 臧於上述溝渠内的半導體材料所構成的電極，以及在上述
314001.ptd 第11頁 1269444 五、發明說明（6) 反導電型區域表面上，由鄰接上述溝渠而所設置的一導電 型區域所構成的胞，多數個排列著的實際動作區域；之半 導體裝置中，將配置於實際動作區域最外圍的溝渠深度， 設定為較淺於上述實際動作區域之其他溝渠。 第3，利用下述方式解決，乃在具備有：設置於構成 >及極區域之一導電型半導體基板表面上的反導電型通道 層；設置於上述半導體基板上的溝渠；至少覆蓋著上述溝 渠内的絕緣膜；由埋藏於上述溝渠内的半導體材料所構成 的電極；以及在上述通道層表面上，由鄰接上述溝渠而所 設置的一導電型源極區域所構成的胞，多數個排列著的實 際動作區域；之半導體裝置中，將配置於實際動作區域最 外圍的溝渠深度，設定為較淺於上述實際動作區域之其他 溝渠。 再者，上述最外圍溝渠開口寬度係較狹窄於其他溝渠 開口寬度。 第4，利用下述方式解決，乃將溝渠深度設計為朝排 列著多數溝渠型MOS電晶體胞之實際動作區域最外圍方 向，呈漸淺狀態。 第5，利用下述方式解決，乃在具備有：設置於一導 電型半導體基板表面上的反導電型區域，設置於上述半導 體基板上的溝渠；至少覆蓋著上述溝渠内的絕緣膜；由埋 疯於上述溝渠内的半導體材料所構成的電極，以及在上述 反導電型區域表面上，由鄰接上述溝渠而所設置的一導電 型區域所構成的胞，多數個排列著的實際動作區域；之半
314001.ptd 第12頁 1269444 五、發明說明（7) 導體裝置中，將上述實際動作區域最外圍附近的上述溝渠 深度，朝上述最外圍方向呈漸淺狀態。 第6，利用下述方式解決，乃在具備有：設置於構成 >及極區域之一導電型半導體基板表面上的反導電型通道 層；設置於上述半導體基板上的溝渠；至少覆蓋著上述溝 渠内的絕緣膜；由埋藏於上述溝渠内的半導體材料所構成 的電極；以及在上述通道層表面上，由鄰接上述溝渠而所 設置的一導電型源極區域所構成的胞，多數個排列著的實 際動作區域；之半導體裝置中，將上述實際動作區域最外 圍附近的上述溝渠深度，朝上述最外圍方向呈漸淺狀態。 再者，上述最外圍附近的上述溝渠開口寬度係朝向上 述最外圍呈漸狹窄狀態。 第7，利用下述方式解決，乃採用開口寬度不同的罩 幕，在同一步驟中，形成實際動作區域内部與其最外圍處 的深度不同之溝渠。 第8，利用下述方式解決，乃包含有：在一導電型半 導體基板表面上形成反導電型區域的步驟，形成在預定形 成實際動作區域與其最外圍處，深度互異之溝渠的步驟； 在上述溝渠内壁形成絕緣膜的步驟；形成由上述溝渠中所 埋設的半導體材料所構成電極的步驟，以及在上述反導電 型區域表面’形成鄰接上述溝渠之一導電型區域的步驟。 第9，利用下述方式解決，乃包含有：在一導電型半 導體基板表面上形成反導電型區域通道層的步驟；形成在 預定形成實際動作區域與其最外圍處，深度互異之溝渠的
314001.ptd 第13頁 1269444 五、發明說明（8) 步驟；在上述 溝渠中所埋設 述反導電型區 區域的步驟。 再者，罩 窄於其他實際 第1 0，利 溝渠 的半 域表 幕開 動作 用下 幕，在同一步驟中 内壁形成閘絕緣膜的步驟；形成由上述 導體材料所構成電極的步驟，以及在上 面，形成鄰接上述溝渠之一導電型源極 口寬度在上述實際動作區域最外圍，較 區域，並同時形成深度互異的溝渠。 述方式解決，乃採用開口寬度不同的罩 ，形成朝實際動作區域最外圍呈深度逐 變的溝渠。 第1 1，利用下 導體基板表面上形 實際動作區域附近 動作區域中形成溝 的步驟；形成由上 極的步驟；以及在 溝渠之一導電型區 第1 2，利用下 導體基板表面上形 成實際動作區域附 際動作區域中形成 緣膜的步驟；形成 成電極的步驟；以 上述溝渠之一導電 再者，罩幕開 述方式解決 成反導電型 ，深度呈漸 渠的步驟； 述溝渠中所 上述反導電 域的步驟。 述方式解決 成反導電型 近，深度呈 溝渠的步驟 由上述溝渠 及在上述反 型源極區域 口寬度在上 ，乃包含有：在一導電型半 區域的步驟；依在預定形成 淺之方式，在上述預定實際 在上述溝渠内壁形成絕緣膜 埋設的半導體材料所構成電 型區域表面，形成鄰接上述 ，乃包含有：在一導電型半 通道層的步驟；依在預定形 漸淺之方式，在上述預定實 ;在上述溝渠内壁形成閘絕 中所埋設的半導體材料所構 導電型區域表面，形成鄰接 的步驟。 述實際動作區域最外圍附近
314001.ptd 第14頁 1269444 五、發明說明（9) 呈漸窄狀態，並同時形成朝上述最外圍漸淺的溝渠。 :實施方式】 以下，本發明實施形態，採用溝渠結構的N通道型功 率MOSFET進行詳細說明。 首先，本發明第1實施形態的半導體裝置，參照第1圖 至第8圖進行說明。 第1圖所示係功率MOSFET結構。 溝渠型功率MOSFET係由半導體基板1，2、通道層4、溝 渠7，7 a、閘氧化膜1 1、閘極1 3、源極區域1 5、及金屬電極 1 7所構成。 半導體基板係在N型矽半導體基板1上，層積N型磊晶 層而形沒極區域2。 通道層4係對汲極區域2表面施行選擇性的P型硼等植 入的擴散區域，在實際動作區域内部則形成較淺於溝渠7 深度。鄰接此通道層4之溝渠7的區域，形成通道區域（未 圖式）。通道層4係實際動作區域整面形成相同深度，在實 際動作區域外的通道層4邊緣處，設置有供確保耐壓用的P 型區域。 溝渠7係貫穿通道層4並到達汲極區域2，一般係圖案 化為在半導體基板上形成格子狀或條紋狀。 實際動作區域最外圍溝渠7 a的深度係設計較淺於其他 溝渠7的深度，在此溝渠7a中亦可有未到達汲極區域2者。 在溝渠7, 7a中設置閘氧化膜1 1，且為形成閘極13而埋藏多 晶矽。
314001.ptd 第15頁 1269444 五、發明說明 閘氧 應驅動電 膜，因此 包夾著而 閘極 曰-曰矽中， 至包圍半 於半導體 源極 表面上之 源極1 7。 設置屬於 位穩定化 層間 呈至少覆 中 〇 源極 動作區域 被相 胞多數個 在相 間’若在 施加臨限 上形成通 (10) 化膜1 1係至少在連接通道層4的通道内壁上，對 壓而設置數百A厚度。因為閘氧化膜1 1屬於絕緣 便與溝渠7内所設置的閘極1 3，被半導體基板所 形成MOS結構。 1 3係由溝渠7中所埋藏的多晶石夕所構成，在此多 為達低阻抗化而導入P型雜質。此閘極1 3係延伸 導體基板周圍的閘極連結電極（未圖示），並連結 基板上所設置的閘極墊極（未圖示）。 區域1 5係將N型雜質植入於鄰接溝渠7的通道層4 擴散區域，並接觸於覆蓋著實際動作區域的金屬 此外，在相鄰源極區域1 5間的通道層4表面上， P型雜質擴散區域的體接觸區域1 4，壁使基板電 〇 絕緣膜1 6乃為源極1 7與閘極1 3間的絕緣，而設計 蓋著閘極1 3，並使其中一部份殘留於溝渠開口部 1 7係濺鍍鋁等並圖案化為所需形狀。覆蓋著實際 上，並接觸到源極區域與體接觸區域。 鄰溝渠7與7 a所包圍的部分便形成一個胞，將此 集合在一起，便構成實際動作區域。 關溝渠結構的高耐壓MOSFET中，源極與汲極之 對汲極施加正電壓的電源電壓之狀態下，對閘極 電壓以上之驅動電壓的話，將在沿溝渠的通道層 道區域，且通過通道區域而流通著電流，而使
1111II
314001.ptd 第16頁 1269444 五、發明說明（π) MOSFET呈導通狀態。 此外，在源極與汲極之間，當於對汲極施加正電壓的 電源電壓狀態下，對閘極所施加的驅動電壓在臨限電壓以 下的話，MOSDET便呈切斷狀態。 本發明之特徵在於將實際動作區域最外圍的溝渠7 a深 度，設定為較淺於其他實際動作區域的溝渠7深度。 在相關溝渠結構的高耐壓MOSFET中，於切斷狀態下， 從呈反偏壓的汲極區域2與汲極區域3界面的PN接合起，將 如第1圖中虛線所示，擴展出空乏層。將其設定為施加驅 動電壓V聘的空乏層。屬於汲極區域2的N爲晶層在相較於 P型通道層之下，因為雜質濃度較低，因此空乏層大多朝 汲極區域2方向延伸，並保持著汲極電壓。 在本實施形態中，僅最外圍溝渠7 a深度不同之外，其 他結構要件均如同習知。此時，若施加相同驅動電壓V約 話’空乏層便將如同習知第1 2圖所示般的擴展。此外，因 為從最外圍溝渠7 a深度起，至通道層4邊緣部的P哩區域4 a 間的距離亦如同習知，因此空乏層對通道層4側的擴展亦 將如同習知，使空乏層整體厚度等同於習知者，為d 0。 但是，在本實施形態中，將最外圍溝渠7a深度設計呈 較淺’且從最外圍溝渠7a底緣起，到擴展入汲極區域2内 之空乏層端間的距離d 2，將大於習知的d 1 1。換句話說， 第1圖所示最外圍溝渠7a底緣的電場強度E2( = VG/d2)，將小 於習知的最外圍溝渠27a底緣的電場強度El( = VG/dll)，便 可緩和電場集中現象。藉此便可抑制汲極—源極間的耐壓
314001.ptd 第17頁 1269444 五、發明說明（12) 劣化，並大幅降低高溫時的額定值分裂問題之產生。 具體而言，集極-射極間耐壓與周圍溫度之特性 (VCES-Ta特性），如第2圖所示。實線乃本實施形態之半導 體元件的特性，虛線係習知的特性。依照此圖的話，藉由 採用本發明結構的話，周圍溫度（Ta )在絕對最大額定的 1 5(TC範圍中，VCES將呈正溫度特性。相較於習知在75°C 以上的周圍溫度下，形成負溫度特性之情況下，大幅改善 特性。 再者，本發明實施形態中，雖以MOSFET為例進行說 明，但是即便I GBT亦可適用本發明結構。 其次，針對本發明之半導體裝置的製造方法，利用第 3圖至第8圖進行說明。此外，省略圖示通道層邊緣部的P + 型區域。 本發明之半導體裝置的製造方法，係由：在構成汲極 區域之'^導電型半導體基板表面上’形成反導電型區域的 步驟；形成在預定形成實際動作區域與其最外圍處，深度 互異之溝渠的步驟；在溝渠内壁形成閘絕緣膜的步驟；形 成由溝渠中所埋設半導體材料所構成電極的步驟，以及在 通道層中形成鄰接於通道之一導電型源極區域的步驟。 本發明之第1步驟係如第3圖所示，在構成汲極區域2 的一導電型半導體基板表面上，形成反導電型通道層4。 在秒半導體基板1上，層積N型蠢晶層而形成>及極 區域2。在實際動作區域外的預定通道層2 4邊緣處，植入 高濃度Ρ型雜質並擴散，而形成Ρ型區域。然後在整面上依
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314001.ptd 第18頁 1269444 五、發明說明（13) 摻雜量1 0 1級植入硼等雜質之後，經擴散而形成P型通道層 4 〇 此外’當I GBT之情況時’若在Piyf區域中設置N型蠢晶 層，並於其上層積N型磊晶層，而形成集極區域2的話便 可，之後的步驟則可依相同步驟實施。 本發明之第2步驟，係如第4圖至第6圖所示，形成在 預定形成實際動作區域與其最外圍處的深度互異的溝渠。 本步驟乃本發明特徵步驟之一，採用溝渠開口部的開 口寬度不同的罩幕，在同一步驟中，形成實際動作區域内 與其最外圍處的深度互異之溝渠。 在第4圖中，整面利用CVD法形成厚度數千A的NSG (無 摻雜石夕玻璃；Non-doped Silicate Glass)的CVD氧化膜 5。 然後，以光阻膜為罩幕，將除形成溝渠開口部部分之 外的CVD氧化膜5，施行乾式蝕刻而予以部分去除，而形成 裸露出通道區域4的溝渠開口部。此時，僅要相同蝕刻條 件的話，溝渠深度便利用開口部寬度越小的話越淺的特 性，採用依實際動作區域最外圍的溝渠開口部6 a的開口寬 度，小於實際動作區域内之溝渠開口部6之方式，進行圖 案化處理過的罩幕進行曝光。具體而言，實際動作區域内 的溝渠開口部6，僅要譬如1 // m程度之開口寬度的話，最 外圍溝渠開口部6a便形成0. 5// m程度。 在第5圖中，以CVD氧化膜5為罩幕，對溝渠開口部 6, 6a的矽半導體基板，利用CF系及HBr系氣體進行乾式蝕 刻而形成溝渠。此時，如前述，因為最外圍處的開口寬度
314001.ptd 第19頁 1269444 五、發明說明（14) 較狹窄，因此將形成較其他部分為淺的溝渠7 a，而可在一 次的蝕刻處理中，便形成深度不同的2種溝渠7，7 a。其 中，最外圍的溝渠7 a未必一定要深達汲極區域2。藉此， 在爾後的步驟中，若在溝渠中埋藏閘極1 3的話，便可緩和 實際動作區域最外圍之閘極（溝渠7a )底緣的電場集中。 通常，為形成深度不同的溝渠，乃利用改變蝕刻條件 等方式而增加步驟數，但是在本發明中，利用將開口寬度 予以縮小，便可在同一步驟中，同時形成深度互異的溝 渠。換句話說，僅要變更溝渠蝕刻的罩幕圖案，並採用習 知製造程序，便可緩和溝渠7 a底緣的電場集中現象。 本發明之第3步驟係如第6圖所示，在溝渠7内壁形成 閘絕緣膜。 施行虛擬氧化而在溝渠7内壁與通道層4表面上形成氧 化膜（未圖示），俾將乾式蝕刻時的蝕刻損傷予以去除，然 後將此氧化膜與CVD氧化膜5利用蝕刻處理而去除。 然後，再整面施行熱氧化，而形成對應驅動電壓的如 厚度約7 0 0A之閘氧化膜1 1。 本發明之第4步驟係如第7圖所示，形成由溝渠中所埋 藏的半導體材料所構成的電極。 整面上附著無摻雜的多晶矽層，並將磷高濃度的植 入，經擴散而達高導電率化，並形成閘極1 3。然後，以整 面上所附著的多晶石夕層3 2為罩幕，施行乾式#刻處理，而 殘留埋藏於溝渠7中的閘極1 3。 本發明之第5步驟係如第8圖所示，在通道層4處，形
p隱
314001.ptd 第20頁 1269444 五、發明說明（15) 成鄰接溝渠7的一導電型源極區域1 5。 首先，為求基板電位的穩定化，而以光阻膜為罩幕， 並選擇性的將硼依摻雜量1 0 1級施行離子植入，而形成P型 體接觸區域1 4之後，再去除光阻膜。 然後，利用新的光阻膜，依裸露出預定形成源極區域 1 5與閘極1 3之方式形成罩幕，並將砷依摻雜量1 0 1級施行 離子植入，而在鄰接溝渠7的通道層4表面上形成N型源極 區域1 5，然後去除光阻膜。 然後，整面上利用CVD法附著上BPSG(硼磷矽玻璃； Boro Phospho Silicate Glass)層，而形成層間絕緣膜 1 6。然後，以光阻膜為罩幕，至少在閘極1 3上殘留著層間 絕緣膜1 6。然後，利用濺鍍裝置整面上附著鋁，而形成接 觸源極區域1 5與體接觸區域1 4的源極1 7。 其次，本發明第2實施形態，參照第9圖至第1 1圖進行 詳細說明。第2實施形態係使實際動作區域最外圍附近的 溝渠深度，設計為朝最外圍方向呈漸淺的狀態。 第9圖所示係第2實施形態的結構。 第2實施形態的溝渠型功率M0SFET係由半導體基板 1，2、通道層4、溝渠7, 7a，7b、閘氧化膜1 1、閘極1 3、源 極區域1 5、及源極1 7所構成。 除溝渠7, 7a，7b之外的構成要件，均如同第1實施形 態，因此省略詳細說明。 在半導體基板1上的汲極區域2表面上，設置通道層 4，並貫穿通道層4而設置溝渠7,7a，7b。
II
314001.ptd 第21頁 1269444 五、發明說明（16) 實際動作區域幾乎全部區域的溝渠7，貫穿通道層4並 到達汲極區域2，一般係圖案化為在半導體基板上形成格 子狀或條紋狀。 在本實施形態中，位於實際動作區域最外圍附近的複 數圈溝渠，係設計呈朝最外圍方向，溝渠深度呈漸淺的狀 態。譬如，相較於實際動作區域的溝渠7之下，實際動作 區域最外圍溝渠7 a設計為較淺。此外，在最外圍内側（在 本說明中，以下稱「外圍」）則設置較最外圍溝渠7a為 深，但較大多數實際動作區域的溝渠7為淺的溝渠7b。換 句話說，溝渠在實際動作區域最外圍附近，於本實施形態 中，於最外圍與外圍的二處之間，設計為深度呈漸淺狀 態。在該等溝渠7 a，7 b中，即便未到達沒極區域2的話亦 可。舉該等深度為一例，實際動作區域溝渠7 =約3// m，外 圍溝渠7b=約2. 5// m至3// m，最外圍溝渠7a=約2. 5// m程 度。 在溝渠7, 7b，7a内壁上設置閘氧化膜11，並埋藏多晶 矽而形成閘極1 3。此閘極1 3係捲繞半導體基板周圍並延伸 至閘極連結電極（未圖示），而連結於半導體基板上所設置 的閘極墊極（未圖示）。 將N哩雜質植入於鄰接溝渠7的通道層4表面上，而設 置接觸於覆蓋著實際動作區域之金屬源極1 7的源極區域 1 5。此外，在相鄰源極區域1 5間的通道層4表面上，設置 屬於P型雜質擴散區域的體接觸區域1 4，壁使基板電位穩 定化。
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m 314001.ptd 第22頁 1269444 五、發明說明（17) 層間絕緣膜1 6乃為源極1 7與閘極1 3間的絕緣，而設計 呈至少覆蓋著閘極1 3，並使其中一部份殘留於溝渠開口部 中 0 源極1 7係濺鍍鋁等並圖案化為所需形狀。覆蓋著實際 動作區域上，並接觸到源極區域與體接觸區域。 被相鄰溝渠7、7b、及7a所包圍的部分便形成一個 胞，將此胞多數個集合在一起，便構成實際動作區域。 依照本實施態樣的話，在實際動作區域外圍附近之譬 如二圈中，設計使外圍溝渠7b、最外圍溝渠7a的深度呈漸 淺的狀態。 此情況下，於切斷狀態下，從施加驅動電壓V將呈反 偏壓的通道層與沒極區域界面的PN接合起，將如虛線所示 的擴展出空乏層。空乏層的擴展與空乏層寬度d〇，因為如 同習知技術，因此從外圍溝渠7 b的底緣起至空乏層間之距 離d 3，便呈d 1 1< d 3< d 2。換句話說，電場強度E 3亦將呈 現E2< E3< E1的狀態，便可使電場強度變化緩和的遷移。 藉此便可抑制汲極-源極間的耐壓劣化，並大幅降低 高溫時的額定值分裂問題之產生。 再者，本發明實施形態中，雖以M0SFET為例進行說 明，但是即便I GBT亦可適用本發明結構。 其次，採用第1 0圖、第1 1圖及第9圖，針對第2實施形 態的半導體裝置的製造方法，進行說明。此外，省略圖示 通道層邊緣部的P型區域。 第2實施形態的半導體裝置之製造方法，係由：在一
314001.ptd 第23頁 1269444 五、發明說明（18) 導電型半導體基板表面上’形成反導電型區域的步驟，形 成在預定形成實際動作區域與其最外圍處，依深度呈漸淺 之方式，在上述預定形成實際動作區域中形成溝渠的步 驟；在上述溝渠内壁形成絕緣膜的步驟；形成由上述溝渠 中所埋設半導體材料所構成電極的步驟，以及在上述反導 電型區域表面上，形成鄰接於上述通道之一導電型區域的 步驟。此外，除第2步驟的溝渠形成步驟之外，其餘均如 同第1實施形態，因此在此便不再詳述。 第1步驟·在構成 >及極區域2的'導電型半導體基板表 面上，形成反導電型通道層4。 此外’當I GBT之情況時，若在P啡區域中設置N型蠢晶 層，並於其上層積N —型磊晶層，而形成集極區域2的話便 可，之後的步驟則可依相同步驟實施。 第2步驟：在預定形成實際動作區域與其最外圍處， 依深度呈漸淺之方式，在上述預定形成實際動作區域中， 形成溝渠的步驟（第1 0圖、第11圖）。 本步驟乃本發明特徵步驟之一，採用溝渠開口部的開 口寬度不同的罩幕，在同一步驟中，形成在實際動作區域 最外圍附近處，深度呈漸淺的溝渠。 在第1 0圖中，整面利用CVD法形成厚度數千A的 NSG (無摻雜石夕玻璃；Non-doped Silicate Glass)的 CVD氧 化膜5。然後，以光阻膜為罩幕，將除形成溝渠開口部部 分之外的C V D氧化膜5，施行乾式蝕刻而予以部分去除，而 形成裸露出通道區域4的溝渠開口部。此時，僅要相同蝕
314001.ptd 第24頁 1269444 五、發明說明（19) 刻條件的話，溝渠深度便利用開口部寬度越小的話越淺的 特性，採用在實際動作區域最外圍附近，譬如在最外圍與 内側配置二圈的溝渠中，依溝渠開口寬度呈漸狹窄之方 式，進行圖案化處理過的罩幕進行曝光。具體而言，實際 動作區域内的溝渠開口部6的開口寬度，較小於實際動作 區域内之溝渠開口部6，而溝渠開口部6 b則小於最外圍内 侧（以下稱「外圍」）的實際動作區域内，但較寬於最外圍 溝渠開口部6 a ( 6< 6 b< 6 a )。具體而言，譬如實際動作區 域内之溝渠開口部6為0. 8 6// m程度之開口寬度的話，外圍 溝渠開口部6b便形成0. 5// m程度，而最外圍溝渠開口部6a 則形成0. 38/z m程度。 在第1 1圖中，以CVD氧化膜5為罩幕，對溝渠開口部6, 6a，6b的矽半導體基板，利用CF系及HBr系氣體進行乾式蝕 刻而形成溝渠。此時，如前述，因為最外圍處的開口寬度 較狹窄，因此將形成階梯式變淺的溝渠7b，7a，而可在一 次的蝕刻處理中便形成深度不同的3種溝渠7, 7b，7a。其 中，外圍的溝渠7b與最外圍的溝渠7a未必一定要深達汲極 區域2。藉此，在爾後的步驟中，若在溝渠中埋藏閘極1 3 的話，便可緩和實際動作區域最外圍之閘極（溝渠7b，7a) 底緣的電場集中。 通常，為形成深度不同的溝渠，乃利用改變蝕刻條件 等方式而增加步驟數，但是在本發明中，利用將開口寬度 予以縮小，便可在同一步驟中，同時形成深度互異的溝 渠。因為溝渠開口寬度可縮小至微影極限，因此便可從實
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314001.ptd 第25頁 1269444 五、發明說明（20) 際動作區域中央附近的開口寬度起，階段性的變狹窄至此 極限開口寬度（溝渠深度變淺）。換句話說，提供一種僅要 變更溝渠蝕刻的罩幕圖案，並採用習知製造程序，便可緩 :口溝渠7a底緣的電場集中現象之半導體裝置的製造方法。 第3步驟：整面施行熱氧化處理，而對應驅動電壓形 成譬如厚度約7 0 0A的閘氧化膜11。 第4步驟：形成由溝渠中所埋藏的多晶矽層所構成的 閘極1 3 (參照第7圖）。 第5步驟：在通道層4處，形成鄰接溝渠7的一導電型 源極區域1 5，且為求基板電位的穩定化，而形成P嗖體接 觸區域14(參照第8圖）。 然後，形成層間絕緣膜1 6。之後，利用濺鍍裝置整面 上附著鋁，而形成接觸到源極區域1 5與體接觸區域1 4的源 極1 7，而獲得如第9圖所示的最終結構。 如同第1實施形態，雖即便僅最外圍較淺，亦可緩和 溝渠底緣的電場集中，但是藉由如第2實施形態的階段式 變淺，便可更有效的達緩和電場集中的功效。此情況下， 在將溝渠設計為階段性變淺的遷移區域中，如前述，開口 部將徐緩變狹窄之事，在同一步驟中便可形成深度互異的 溝渠。換句話說，因為可在如同習知的一次溝渠形成製程 中便可實施，因此在製程上便可階段性的形成至微影極 限。但是，遷移區域的溝渠，即便未達溝渠區域的話亦 可，此情況下，便無具Μ 0 S F E T胞的功能。若增加此種溝渠 的話，因為不致影響及動作特性，但是若在緩和電場集中
314001.ptd 第26頁 1269444 五、發明說明（21) 之目的下，第2實施形態所示的二階段程度便屬足夠。 【發明效果】 依照本發明的話，因為溝渠深度在實際動作區域最外 圍處較淺於其内部處，因此便可緩和實際動作區域邊緣處 的溝渠底緣電場集中現象。藉由抑制電場集中，便可實現 抑制没極-源極間（在I GBT的話則為集極-射極間）耐壓劣化 的半導體裝置。 在於採用開口寬度不同的罩幕， 際動作區域内與最外圍處，深度 加蝕刻步驟，便可利用習知製程 區域内較淺於其外圍的狀態，而 導體裝置之製造方法。 極-源極間（在IGBT的話則為集極 可大幅減少高溫時的額定值分裂 製造方法的話，在同一餘刻步驟 的溝渠。換句話說，不致增加製 知的製程緩和底緣的電場集中。 即，具有可輕易提供一種可抑制汲極-源極間（在I GBT的話 則為集極-射極間）的耐壓 再者，因為特徵之一 於同一步驟中，便形成實 互異的溝渠，因此毋須追 形成溝渠深度在實際動作 可提供抑制耐壓劣化的半 換句話說，可抑制汲 _射極間）的对壓劣化’並 問題的產生。 再者，依照本發明之 中，可同時形成深度互異 造步驟，便可利用如同習 裂之半導體裝置製造方法 再者，如第9圖所示 的複數圈溝渠，藉由形成 圍較淺的情況下，更可緩 劣化，並抑制高溫時的額定值分 的優點。 1針對實際動作區域最外圍附近 階段性的變淺，在相較於僅最外 和電場集中。此製造程序亦較由
314001.ptd 第27頁 1269444 五、發明說明（22) 將最外圍與外圍的溝渠開口寬度，依二階段式的縮小，便 可依同一溝渠形成步驟形成深度漸淺的的溝渠。
314001.ptd 第28頁 1269444 圖式簡單說明 【圖式簡单說明】 第1圖係說明本發明之半導體裝置的剖視圖。 第2圖係說明本發明之半導體裝置的特性圖。 第3圖係說明本發明半導體裝置之製造方法的剖視圖。 第4圖係說明本發明半導體裝置之製造方法的剖視圖。 第5圖係說明本發明半導體裝置之製造方法的剖視圖。 第6圖係說明本發明半導體裝置之製造方法的剖視圖。 第7圖係說明本發明半導體裝置之製造方法的剖視圖。 第8圖係說明本發明半導體裝置之製造方法的剖視圖。 第9圖係說明本發明之半導體裝置的剖視圖。 第1 0圖係說明本發明半導體裝置之製造方法的剖視圖。 第1 1圖係說明本發明半導體裝置之製造方法的剖視圖。 第1 2圖係說明習知之半導體裝置的剖視圖。 第1 3圖係說明習知半導體裝置之製造方法的剖視圖。 第1 4圖係說明習知半導體裝置之製造方法的剖視圖。 第1 5圖係說明習知半導體裝置之製造方法的剖視圖。 第1 6圖係說明習知半導體裝置之製造方法的剖視圖。 第1 7圖係說明習知半導體裝置之製造方法的剖視圖。 第1 8圖係說明習知半導體裝置之製造方法的剖視圖。 第1 9圖係說明習知半導體裝置的特性圖。 1 N塑矽半導體基板 2、3、2 2汲極區域 2 集極區域 4 通道層 4a P型區域 5 CVD氧化膜
314001.ptd 第29頁 1269444
圖式簡單說明 6 溝渠開口部 6a 最外圍溝渠開口部 6b 外圍溝渠開口部 Ί、27 溝渠 7a 最外圍溝渠 7b 外圍溝渠 11 閘氧化膜 13^ 33 閘極 14 體接觸區域 15' 35 源極區域 1 6 > 36 > 37 層間絕緣膜 17> 37 源極 21 N型矽半導體基板 24 通道層 4a P型區域 25 CVD氧化膜 26 溝渠開口部 27a 最外圍溝渠 31 閘氧化膜 32 多晶矽層 34 體接觸區域 PR 光阻膜
314001.pld 第30頁

Claims (1)

1269444 ，請專利範圍 ^S_9H20688_ 修正 fe> § 城 種半導體裝置，係具備有·· 設置於一導電型半導 V體基板表面上的反導電型區 設置於上述半導體基板上的溝渠. 至少覆蓋著上述溝渠内的絕緣膜. 藏於上述溝渠内的半導體材料所構成的電 在上述反導電型區域表面卜 電型區域所構成的胞 其中， 極 將配置於ί述Ϊ際動作區域最外圍的溝渠深声， 設定為較上述貫際動作區域之其他溝渠淺者 又 2. —種半導體裝置’係具備有： 、 設置於構成汲極區域之一導電型半導 上的反導電型通道層； 豆土板表面 設置於上述半導體基板上的溝渠； 至少覆蓋著上述溝渠内的絕緣膜； 由埋藏於上述溝渠内的半導體材料所拔丄 1 Tt所構成的雷 極；以及 电 在上述通道層表面上，將由鄰接上述溝泪 置的一導電型滹極區域所構成的胞多數個排二而所设 娜列而成的 實際動作區域； K的 其中，
將配置於上述實際動作區域最外圍的溝渠深产 設定為較上述實際動作區域之其他溝渠淺者。 X 3 ·如申請專利範圍第1項或第2項之半導體裝置，其中 述最外圍溝渠開口寬度係較其他溝渠開口寬度狹窄 者0 4. 一種半導體裳置，係具傷有： 設置於一導電型半導體基板表 域； 面上的反導電型 設置於上述半導體基板 述溝渠内的絕緣膜； 由埋藏於上述溝渠内的 極；以及 上的溝渠；至少覆蓋著 半導體材料所構成的電 在上述反導電型區域表面上 而所設置的—導電型區域所構成 成的實際動作區域； 其中， ’將由鄰接上述溝渠 的胞，多數個排列而 % I際動作 或最外圍附近的上述溝渠深 5. 度，；外圍方向呈衝淺狀態 一種半導體裝置，係具備有· 設置於構成汲極區域一 上的反導電型通道層； v電型半導體基板表面 設置$上述半導體基板上 至少覆蓋著上述溝準免聶木， 由埋藏於上述溝竿的絕緣膜； 溝木内的半導體材料所構成的電
, ............ν'··*·,..Λ*-·*·…·.一，一 ^ 142綱稱丨 &1L ζ ι：β η丨案號91120688 Μ年（；月沒日 修正_ ** ·------— '-V--------·__·υ 六、申請尊利範圍 極；以及 在上述通道層表面上，將由鄰接上述溝渠而所設 置的一導電型源極區域所構成的胞，多數個排列而成 的實際動作區域； 其中， 將上述實際動作區域最外圍附近的上述溝渠深 度，朝上述最外圍方向呈漸淺狀態。 6.如申請專利範圍第4項或第5項之半導體裝置，其中上 述最外圍附近的上述溝渠開口寬度係朝向上述最外圍 呈漸狹窄狀態。 7 · —種半導體裝置之製造方法，係包含有： 在一導電型半導體基板表面上形成反導電型區域 的步驟； 形成在預定形成由排列著多數溝渠之電晶體胞集 合多數而成之實際動作區域與其最外圍處，深度互異 之溝渠的步驟； 在上述溝渠内壁形成絕緣膜的步驟； 形成由上述溝渠中所埋設的半導體材料所構成電 極的步驟；以及 在上述反導電型區域表面，形成鄰接上述溝渠之 一導電型區域的步驟。 8. —種半導體裝置之製造方法，係包含有： 在一導電型半導體基板表面上形成反導電型區域 通道層的步驟；
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案號 91120688 修正 合多 之溝 極的 導 9.如申 法， 外圍 異的 圍 形成在 數而成 渠的步 在上述 形成埋 步驟； 在上述 電型源 請專利 其中上 ，較窄 溝渠。 預定形 之實際 驟； 溝渠内 設於上 以及 反導電 極區域 範圍第 述罩幕 於其他 成由排列著多數溝 動作區域與其最外 壁形成閘極絕緣膜 述溝渠中的由半導 渠之電晶體胞集 圍處，深度互異 的步驟； 體材料所構成電 型區域表面，形成鄰接上述溝渠之 的步驟。 7項或第8項之半導 開口寬度係在上述 實際動作區域，並 體裝置之製造方 實際動作區域最 同時形成深度互 1 0 . —種半導體裝置之 在一導電型半 的步驟； 依在預定形成 多數而成之實際動 在上述預定實際動 在上述溝渠内 溝渠中所埋設的半 在上述反導電 一導電型區域的步 11. 一種半導體裝置之 在一導電型半 製造方法，係包含 導體基板表面上形 由排列著多數溝渠 作區域附近，深度 作區域中形成溝渠 壁形成絕緣膜的步 導體材料所構成電 型區域表面，形成 驟。 製造方法，係包含 導體基板表面上形 有： 成反導電型區域 之電晶體胞集合 呈漸淺之方式， 的步驟； 驟；形成由上述 極的步驟；以及 鄰接上述溝渠之 有： 成反導電型通道
314001. ptc 第34頁
91120688 層的步驟； 依在預定形成由排列著多數溝渠之電晶體胞集合 多數而成之實際動作區域附近，深度呈漸淺之方式， 在上述預定實際動作區域中形成溝渠的步驟； 在上述溝渠内壁形成閘極絕緣膜的步驟； 形成由上述溝渠中所埋設的半導體材料所構成電 極的步驟；以及 在上述反導電型區域表面，形成鄰接上述溝渠之 一導電型源極區域的步驟。 1 2 .如申請專利範圍第1 0項或第1 1項之半導體裝置之製造 方法，其中上述罩幕開口寬度在上述實際動作區域最 外圍附近呈漸窄狀態，並同時形成朝上述最外圍漸淺 的溝渠。
314001. ptc 第35頁
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