TWI421951B - 以不對稱間隔物作為閘極之橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體 - Google Patents

以不對稱間隔物作為閘極之橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體 Download PDF

Info

Publication number
TWI421951B
TWI421951B TW99139054A TW99139054A TWI421951B TW I421951 B TWI421951 B TW I421951B TW 99139054 A TW99139054 A TW 99139054A TW 99139054 A TW99139054 A TW 99139054A TW I421951 B TWI421951 B TW I421951B
Authority
TW
Taiwan
Prior art keywords
region
asymmetric conductive
conductivity type
conductive spacer
semiconductor layer
Prior art date
Application number
TW99139054A
Other languages
English (en)
Other versions
TW201126616A (en
Inventor
Martin Alter
Paul Moore
Original Assignee
Micrel Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micrel Inc filed Critical Micrel Inc
Publication of TW201126616A publication Critical patent/TW201126616A/zh
Application granted granted Critical
Publication of TWI421951B publication Critical patent/TWI421951B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Description

以不對稱間隔物作為閘極之橫向擴散金屬氧化物半導體(LDMOS)電晶體
本發明大致上係關於橫向擴散金屬氧化物半導體(LDMOS)電晶體，並且更具體地說，係關於具有不對稱導電間隔物作為閘極的LDMOS電晶體。
LDMOS電晶體習知上包括封閉於兩個電性絕緣間隔物之間的導電閘極、源極區、汲極區、通道區和漂移區。將正電位施加於閘極，使得電子通過LDMOS電晶體的通道區而從源極區流至汲極區。由於間隔物的絕緣性質，其並不作為閘極部分，並且閘極電壓僅可透過閘極來施加，而不透過間隔物來施加。
圖1中顯示如上的習知LDMOS電晶體100。LDMOS電晶體100包括形成於P型基板102上的N型埋入層104。在N型埋入層104上生長N型外延層106，並且在N型外延層106上形成場氧化物層108a和108b以界定LDMOS電晶體100的活性區。通常，LDMOS電晶體100的活性區是處於N型外延層106上之正在製造或形成LDMOS電晶體100的區域。
LDMOS電晶體100還包括其中形成了源極區112的P型井110。P型井110可以透過諸如硼的任何P型元素的離子植入或擴散來形成。類似地，源極區112也可以透過諸如砷的任何N型元素的離子植入或擴散來形成。類似的砷植入可以用於形成LDMOS電晶體100的汲極區114。
此外，LDMOS電晶體100包括閘極116，例如，部分地位於N型外延層106上方且部分地位於P型井110上方的多晶矽閘極。如圖1所示，閘極116透過薄介電層118與N型外延層106和P型井110隔離，舉例而言，薄介電層118可以是薄氧化矽(SiO2 )層。此外，在閘極116的側壁上形成間隔物120a和120b。這些間隔物性質上不導電並且可以透過使用諸如氧化矽(SiO2 )或氮化矽的介電材料來形成。熟此技藝者將瞭解，間隔物下方的區域是輕度摻雜的N區域，通常稱為NLDD(N型輕度摻雜擴散)，但出於簡潔的目的而未顯示。
通常，每當預設正閘極電壓係施加於閘極116時，P型井110中存在的電子(少數載流子)被吸引向閘極116，因而形成通道區122。通道區122將源極區112連接到LDMOS電晶體100的漂移區124。當汲極至源極電壓(圖1中未顯示)係施加於LDMOS電晶體100時，源極區112中存在的電子通過通道區122和漂移區124行進到汲極區114，因而使得LDMOS電晶體100中從源極至汲極的電子流成為可能。
如上之習知LDMOS電晶體100對較高的寄生電容和通道電阻有所限制。LDMOS電晶體100的寄生電容是由於在閘極116與通道區122之間形成的“電容”所造成。寄生電容的值與通道區122的寬度(圖1中未顯示)和長度的乘積直接相關。此外，LDMOS電晶體100的通道電阻是由於通道區122所提供的電阻造成，並且其值也與通道區122的長度和寬度相關。
LDMOS電晶體100的高寄生電容和通道電阻使得LDMOS電晶體100的RC常數增加，因此，LDMOS電晶體100的寄生閘極電容的充電和放電所需時間也增加。這阻礙了LDMOS電晶體100的性能，並且使用彼之電路的速度也降低。所以，正不斷的努力以降低LDMOS電晶體100的寄生電容和通道電阻。
為克服上述問題，本發明提供與先前技術LDMOS電晶體相比通道電阻和寄生電容低得多的LDMOS電晶體。亦提供用於製造該LDMOS電晶體的方法。
根據本發明的具體實施例，提供用於製造LDMOS電晶體的方法。方法包括在半導體基板上形成第一導電型的半導體層。半導體層為例如外延層並且第一導電型為N型導電性。根據本發明的實施例，N型外延層透過N型埋入層與半導體基板分隔。
方法進一步包括在半導體層上形成介電層。介電層可以是例如形成於半導體層上的薄氧化矽(SiO2 )層。方法還包括在半導體層上形成不對稱導電間隔物。不對稱導電間隔物作為LDMOS電晶體的閘極並且透過介電層與半導體層絕緣。根據本發明的具體實施例，不對稱導電間隔物將半導體層分成兩個區域(第一區和第二區)，並且不對稱導電間隔物的形狀使得不對稱導電間隔物的高度從第一區到第二區增加。此外，方法包括蝕刻介電層以從第一區和第二區移除介電層的部分。
方法還包括在半導體層上形成場氧化物層且隨後蝕刻場氧化物層以界定LDMOS電晶體的活性區。換句話說，以使場氧化物層圍繞正在製造LDMOS電晶體的半導體層之區域的方式來蝕刻場氧化物層。熟此技藝者將瞭解，形成場氧化物層以界定LDMOS電晶體的活性區的技術是本領域熟知的。同樣，在不脫離本發明範圍的情況下，可以在形成介電層和不對稱導電間隔物之前形成場氧化物層。
一旦界定LDMOS電晶體的活性區，則透過使用第二導電性的第一類型摻雜劑在半導體層的第一區上執行第一植入。進行第一植入是為了在半導體層的第一區中形成第二導電型的井。根據本發明的具體實施例，第二導電型是P型導電性並且第一類型摻雜劑是硼。另外，透過使用第一植入能量(其可以為例如50 kv)來執行第一植入，並且典型的植入劑量範圍為1012 -1013 /cm3 。方法包括透過使用第一導電型的第二類型摻雜劑來執行第二植入以形成LDMOS電晶體的源極區和汲極區。第二類型摻雜劑可以是例如砷或磷中的任何一者或者兩者。源極區經形成以使得其係部分地位於第二導電型的井中並且係部分地處於不對稱導電間隔物的下面。
此外，方法包括透過使用第二導電型的第三類型摻雜劑在不對稱導電間隔物上執行第三植入以形成LDMOS電晶體的通道區。通道區形成於半導體層中並且完全處於不對稱導電間隔物的下方。根據本發明的具體實施例，第三類型摻雜劑是硼，並且使用第二植入能量(其可以為例如50 kv)來執行第三植入，並且植入劑量的範圍可以為例如1013 -1014 /cm3 。在另一具體實施例中，可以透過均處於相同摻雜濃度範圍中的硼和磷的組合來形成此區域。
根據本發明的另一個具體實施例，提供LDMOS電晶體。LDMOS電晶體包括形成於半導體基板上的第一導電型的半導體層。此外，LDMOS電晶體包括形成於半導體層上的不對稱導電間隔物，其作為該LDMOS電晶體的閘極並且透過薄介電層與半導體層絕緣。根據本發明的具體實施例，不對稱導電間隔物將半導體層分成兩個區域(第一區和第二區)，並且不對稱導電間隔物的高度從第一區到第二區增加。
此外，LDMOS電晶體包括第二導電型的井和第一導電型的源極區，源極區係部分地位於井中並且係部分地處於不對稱導電間隔物的下面。源極區形成於半導體層的第一區中。
LDMOS電晶體進一步包括形成於半導體層的第二區中的汲極區，和形成於半導體層中的通道區。通道區完全處於不對稱導電間隔物的下面。根據本發明的具體實施例，通道區和汲極區透過第一導電型的漂移區來分隔。LDMOS電晶體還包括圍繞LDMOS電晶體的活性區的場氧化物層。
根據本發明的又一個具體實施例，提供功率場效電晶體(FET)。功率FET包括形成於半導體基板上的第一導電型的半導體層。如已提及的，半導體層為外延層並且第一導電型為N型。功率FET進一步包括形成於半導體層上的多數個不對稱導電間隔物。多數個不對稱導電間隔物作為功率FET的閘極並且透過薄介電層與半導體層絕緣。此外，每個不對稱導電間隔物的高度均從功率FET的源極區到汲極區增加。
此外，功率FET包括形成於半導體層中的第二導電型的多數個井和功率FET的第一導電型的多數個源極區。功率FET的每個源極區均部分地位於第二導電型的井中並且均部分地處於多數個不對稱導電間隔物中的一或多數個不對稱導電間隔物的下面。功率FET還包括形成於半導體層中的第一導電型的多數個汲極區和形成於半導體層中對應於多數個不對稱導電間隔物的第二導電型的多數個通道區。多數個通道區中的每個通道區均完全位於該功率FET的不對稱導電間隔物下方。
根據本發明的具體實施例，不對稱導電間隔物成對地連接。每個不對稱導電間隔物對在功率FET的活性區外部形成框架結構。另外，不對稱導電間隔物對透過處於功率FET的活性區外部的導電材料彼此連接。導電材料可以是例如多晶矽。
除上文提及的部件以外，功率FET還包括圍繞功率FET的活性區域的場氧化物層及分隔多數個汲極區和多數個通道區的多數個漂移區。
本發明的一個目的在於提供一種與先前技術LDMOS電晶體相比具有更低寄生電容和通道電阻的LDMOS電晶體。為此目的，透過在作為閘極的不對稱導電間隔物上執行離子植入來減小該LDMOS電晶體的有效通道區的長度。
本發明的另一個目的在於提供一種用於製造LDMOS電晶體的方法，LDMOS電晶體與先前技術LDMOS電晶體相比具有更低的寄生電容和通道電阻。
本發明的又一個目的在於提供一種LDMOS電晶體，其中整個通道區處於該LDMOS電晶體的不對稱導電間隔物(其在本發明中作為閘極)的下面。
本發明的另一個目的在於提供一種功率FET，其具有框架閘極結構，並且具有不對稱導電間隔物作為其閘極。框架閘極結構減小閘極的寬度，從而降低功率FET的寄生電容和通道電阻。
圖2顯示根據本發明的具體實施例的LDMOS電晶體200的橫斷面圖。LDMOS電晶體200包括形成於P型基板202上方的N型外延層206。透過N型埋入層204使N型外延層206與P型基板202分隔。
LDMOS電晶體200的活性區經場氧化物(FOX)層208a、208b圍繞，場氧化物(FOX)層208a、208b一般係形成以使LDMOS電晶體200與形成於P型基板202上的其他裝置(未繪示)隔離。基本上，場氧化物層208a、208b界定製造LDMOS電晶體200的區域。
LDMOS電晶體200進一步包括形成於N型外延層206中的P型井210和部分地形成於P型井210中的源極區212。P型井210可以透過使用諸如硼的任何P型摻雜劑來形成，並且源極區212可以透過使用諸如砷的N型摻雜劑來形成。此外，LDMOS電晶體200包括不對稱導電間隔物214，不對稱導電間隔物214透過薄介電層216而與N型外延層206絕緣。
根據本發明的具體實施例，不對稱導電間隔物214的高度朝源極區212方向變薄，如圖2所示。不對稱導電間隔物214的形狀經設計以促進通道區218的形成，通道區218的長度比先前技術LDMOS電晶體的長度短很多。當在不對稱導電間隔物214上執行離子植入時，形成通道區218。根據本發明的具體實施例，整個通道區218處於不對稱導電間隔物214的下面。結合圖3來描述形成通道區218的技術和製造LDMOS電晶體200中涉及的所有步驟。
LDMOS電晶體200進一步包括具有N型導電性且通常具有與源極區212相同的摻雜級的汲極區220。
現將簡要描述LDMOS電晶體200的操作，其中假設正的汲極至源極電壓和閘極電壓係施加於LDMOS電晶體200。在本發明中，不對稱導電間隔物214作為LDMOS電晶體200的閘極，並且透過閘極接點(未繪示)將閘極電壓施加於不對稱導電間隔物214。當預設正電壓係施加於不對稱導電間隔物214時，電子從源極區212通過通道區218而移動到汲極區220。處於通道區218與汲極區220之間的區域稱為漂移區，並且由於汲極區與源極區之間的電位差，所以電子借助於其所獲得的“漂移”來通過此區域。
現將結合圖3至圖11來描述根據一個具體實施例製造LDMOS電晶體200的製程。
圖3係顯示根據本發明的具體實施例的用於製造LDMOS電晶體200的方法的流程圖。描述圖3時，將結合圖4至圖11來說明形成LDMOS電晶體200的不同步驟。
在步驟302，於P型半導體基板之上形成N型導電性的半導體層。如結合前述圖式所闡釋並且如圖4所示的，半導體層是形成於P型基板202之上的N型外延層206。根據本發明的具體實施例，透過N型埋入層204使N型外延層206與P型基板202分隔。
在步驟304，於N型外延層206上形成介電層216，如圖5所示。通常，介電層216是薄氧化矽(SiO2 )層。在步驟306，以使不對稱導電間隔物214由介電層216(如圖6所示)與N型外延層206分隔的方式，在N型外延層206上方形成不對稱導電間隔物214。
根據本發明的具體實施例，不對稱導電間隔物214是透過使用升離製程(lift-off process)來形成，即透過使用氧化物或氮化物的犧牲層，犧牲層在不對稱導電間隔物214形成之後移除。使用犧牲材料來在半導體基板上產生結構的過程是本領域熟知的，本文將不再描述。熟此技藝者可以瞭解，不對稱導電間隔物214還可以在不脫離本發明的範圍的情況下透過使用簡單蝕刻技術而非如上文提及的升離製程來形成。
如圖6所示，不對稱導電間隔物214將N型外延層206分成兩個區域(第一區和第二區)，並且在步驟308，從第一區和第二區中蝕刻出介電層216，以致其保持僅位於不對稱導電間隔物214下面(如圖7所示)。
在步驟310，於N型外延層206上形成場氧化物層，並且在步驟312，蝕刻場氧化物層以界定LDMOS電晶體200的活性區。此示於圖8中，其中表示經蝕刻場氧化物層為場氧化物層208a、208b。用來製備場氧化物層208a、208b的典型技術是首先在N型外延層206(包括不對稱導電間隔物214)上形成厚氧化物層，然後從其中待形成LDMOS電晶體200的區域中蝕刻氧化物層。以此方式，場氧化物層208a、208b將圍繞N型外延層206中形成LDMOS電晶體200的區域，從而使LDMOS電晶體200與相同P型基板202上經形成的其他裝置隔離。
在步驟314，執行第一植入以在N型外延層206的第一區中形成P型井210。根據本發明的具體實施例，第一植入的能量為50 kv，並且劑量植入的範圍為1012 至1013 /cm3 。通常，用於植入的摻雜劑為硼。通常，透過使用遮罩902來執行第一植入，遮罩902遮蓋N型外延層206上的所有區域，除了其中正在形成P型井210的區域(如圖9所示)。
在步驟316，執行第二植入以形成LDMOS電晶體200的源極區212和汲極區220。圖10顯示用於形成源極區212和汲極區220的植入技術。通常，植入的能量為50 kv。在N型第二植入中使用砷摻雜劑或磷摻雜劑或兩者來形成源極區和汲極區。如圖10所示，以使源極區212由於間隔物的斜率原因而部分地位於不對稱導電間隔物214下面並且部分地處於P型井210中的方式而形成源極區212。
在步驟318，於不對稱導電間隔物214上執行第三植入以形成LDMOS電晶體200的通道區218。如圖11中所描繪並且根據本發明的一個具體實施例，第三植入為暈輪(即傾斜)離子植入(halo ion-implantation)並且植入的能量為50 kv。用於第三植入的摻雜劑類似於用於第一植入的摻雜劑，即硼。然而，熟此技藝者可以瞭解，通道區218還可以透過使用諸如鎵或銦的任何其他P型摻雜劑來形成。根據本發明的具體實施例，在LDMOS電晶體200的源極區和汲極區上形成氧化物層1102a、1102b之後執行暈輪離子植入。氧化物層1102a、1102b“遮蓋”LDMOS電晶體200的源極區和汲極區，因此用於第三植入的離子不會滲透入這些區域。然而，離子滲透間隔物214的傾斜部分以便形成通道區218。基本上，氧化物層1102a、1102b的形成消除了在通道區218正在形成時之提供分隔遮罩的需要。在形成通道區218之後，蝕刻氧化物層1102a、1102b，從而產生圖2中所示的LDMOS電晶體。
熟此技藝者將瞭解，通道區218還可以透過使用普通的離子植入(而非暈輪離子植入)來形成。在此等情況下，氧化物層1102a、1102b的厚度係經選擇以使得離子滲透過不對稱導電間隔物214的較薄區域，但不通過氧化物層1102a、1102b並滲透源極區和汲極區。
因為不對稱導電間隔物214的高度朝源極區212方向變薄，所以形成的通道區218的形狀使其朝P型井210方向變厚並且其深度從P型井210處開始急劇地減小。這是由於實際上在植入過程期間，離子朝著不對稱導電間隔物214之較薄的邊緣滲透的更深，因此，通道區218的深度朝P型井210方向變得更深。因為不對稱導電間隔物214的高度從源極區212到汲極區220增加，所以隨著離子滲透減小，通道區218的深度從源極區212(和P型井210)處開始減小。此外，由於實際上離子植入是在不對稱導電間隔物214上執行，所以形成的通道區218基本上完全處於不對稱導電間隔物214(其為LDMOS電晶體200的閘極)的下面。
圖12和圖13分別顯示根據本發明具體實施例的具有框架閘極結構的功率FET 1200的頂視圖和沿A-A'線所截得的橫斷面圖。功率FET 1200包括形成於P型基板1302之上的N型外延層1202。根據本發明的具體實施例，N型外延層1202透過N型埋入層1304與P型基板1302分隔，N型埋入層1304的摻雜程度比N型外延層1202更重。
功率FET 1200進一步包括多數個源極區1204和多數個汲極區1206。源極區1204和汲極區1206為N型導電性，並且是透過使用與結合圖3所描述的用於LDMOS電晶體200的相同或類似的製造技術來形成。功率FET 1200還包括形成於N型外延層1202中的多數個P型井1306。功率FET 1200中的多數個P型井1306中的每個P型井均類似於LDMOS電晶體200的P型井210，並且是透過使用相同或類似的製造過程來形成。類似於LDMOS電晶體200，功率FET 1200的每個源極區均部分地位於P型井1306中(如圖13所示)，並且均部分地處於多數個不對稱導電間隔物1208中的一或多數個不對稱導電間隔物的下面。多數個不對稱導電間隔物1208作為功率FET 1200的閘極並且透過介電層1308(通常由SiO2 製成)與N型外延層1202絕緣。類似於LDMOS電晶體200的不對稱導電間隔物214，功率FET 1200的多數個不對稱導電間隔物1208中每一者的高度均從源極區向汲極區增加。
根據本發明的具體實施例，多數個不對稱導電間隔物1208成對地(如圖12所示)連接成一列，並且每一對均在功率FET 1200的活性區外部形成框架結構1210。多數個不對稱導電間隔物1208成對地連接成一列以減小功率FET 1200的通道的有效寬度“W”，從而減小功率FET 1200的寄生電容和通道電阻。此外，每一不對稱導電間隔物對透過位於功率FET的結構外部(即，N型外延層1202外部)的導電材料1214連接到其他不對稱導電間隔物對。
熟此技藝者將瞭解，當閘極以框架結構連接或“折疊”時，通道的有效寬度將除以折疊數量。舉例而言，在圖12所示的具體實施例中，有效通道寬度為這些閘極不折疊或不以框架結構連接時的四分之一。
導電材料1214可以由例如多晶矽或諸如WSix 的任何金屬製成。因為功率FET 1200的所有不對稱導電間隔物均透過導電材料1214有效地彼此連接，所以可以在導電材料1214上提供功率FET 1200的閘極接點(未繪示)。
功率FET 1200還包括形成於多數個不對稱導電間隔物1208下面的多數個通道區1310。類似於LDMOS電晶體200的通道區218，多數個通道區1310中的每個通道區均為P型導電性並且均基本上完全處於功率FET 1200的不對稱導電間隔物下方。如已結合圖3所描述的，處於不對稱導電間隔物下面的通道區是透過在不對稱導電間隔物上執行離子植入來形成，並且用於植入的摻雜劑類似於用於形成P型井的摻雜劑。
除上述部件以外，功率FET 1200還包括圍繞其活性區的場氧化物層1312a和1312b，和當正閘極電壓係施加於導電材料1214上時在多數個通道區1310與多數個汲極區1206之間形成的多數個漂移區(未繪示)。
本發明的各種具體實施例提供若干優點。根據本發明具體實施例的LDMOS電晶體的通道區的長度“L”比先前技術LDMOS電晶體的通道區的長度短很多。此產生更低的通道電阻和寄生電容。此外，本發明的較佳具體實施例關於形成功率FET的不對稱導電間隔物(作為閘極)的“框架閘極結構”。這使得通道的寬度“W”減小，且因此進一步降低通道電阻和寄生電容。
雖然已顯示和描述了本發明的較佳具體實施例，但應明白的是本發明並不僅限於這些具體實施例。在不脫離申請專利範圍中所描述的本發明範圍和精神的情況下，許多修改、改變、變化、代替和等效物對本領域的通常技藝者而言將是顯而易見的。
100．．．LDMOS電晶體
102．．．P型基板
104．．．N型埋入層
106．．．N型外延層
108a．．．場氧化物層
108b．．．場氧化物層
110．．．P型井
112．．．源極
114．．．汲極
116．．．閘極
118．．．薄介電層
120a．．．間隔物
120b．．．間隔物
122．．．通道區
124．．．漂移區
200．．．LDMOS電晶體
202．．．P型基板
204．．．N型埋入層
206．．．N型外延層
208a．．．場氧化物層
208b．．．場氧化物層
210‧‧‧P型井
212‧‧‧源極
214‧‧‧間隔物
216‧‧‧薄介電層
218‧‧‧通道區
220‧‧‧汲極
902‧‧‧遮罩
1102a‧‧‧氧化物層
1102b‧‧‧氧化物層
1200‧‧‧功率FET
1202‧‧‧N型外延層
1204‧‧‧源極
1206‧‧‧汲極
1208‧‧‧間隔物
1210‧‧‧框架結構
1214‧‧‧導電材料
1302‧‧‧P型基板
1304‧‧‧N型埋入層
1306‧‧‧P型井
1308‧‧‧介電層
1310‧‧‧通道區
1312a‧‧‧場氧化物層
1312b‧‧‧場氧化物層
以上說明結合用以闡述而非限制本發明的圖式來描述本發明的較佳具體實施例，其中相似的命名表示相似的元件，並且其中：
圖1顯示先前技術LDMOS電晶體的橫斷面圖；
圖2顯示根據本發明具體實施例的LDMOS電晶體的橫斷面圖；
圖3係顯示根據本發明具體實施例的用於製造LDMOS電晶體的方法的流程圖；
圖4係根據本發明的具體實施例顯示生長於半導體基板上方的外延層的半導體結構橫斷面圖；
圖5係根據本發明的具體實施例顯示形成於外延層上的薄介電層的半導體結構橫斷面圖；
圖6係根據本發明的具體實施例顯示形成於薄介電層上的不對稱導電間隔物的半導體結構橫斷面圖；
圖7係根據本發明的具體實施例顯示經蝕刻介電層的半導體結構的橫斷面圖；
圖8係根據本發明的具體實施例顯示界定LDMOS電晶體活性區的場氧化物層的半導體結構橫斷面圖；
圖9係根據本發明的具體實施例顯示透過使用第一離子植入來形成P型井的半導體結構橫斷面圖；
圖10係根據本發明的具體實施例顯示透過使用第二離子植入來形成LDMOS電晶體的源極區和汲極區的半導體結構橫斷面圖；
圖11係根據本發明的具體實施例顯示透過使用第三離子植入來形成LDMOS電晶體的通道區的半導體結構橫斷面圖；
圖12顯示根據本發明具體實施例的具有框架閘極結構的功率FET的俯視圖；以及
圖13顯示根據本發明具體實施例的沿圖12中的A-A'線所截取的功率FET的橫斷面圖。
200．．．LDMOS電晶體
202．．．P型基板
204．．．N型埋入層
206．．．N型外延層
208a．．．場氧化物層
208b．．．場氧化物層
210．．．P型井
212．．．源極
214．．．間隔物
216．．．薄介電層
218．．．通道區
220．．．汲極

Claims (16)

  1. 一種用於製造橫向擴散金屬氧化物半導體(LDMOS)電晶體之方法，該方法係包括：在半導體基板上方形成第一導電型的半導體層；透過使用犧牲層和升離製程，在該半導體層上方形成不對稱導電間隔物，其中該犧牲層在該不對稱導電間隔物形成之後移除，該不對稱導電間隔物作為該LDMOS電晶體的閘極並且透過介電層與該半導體層絕緣，其中該不對稱導電間隔物將該半導體層分成第一區和第二區，並且其中該不對稱導電間隔物接近該第一區的高度低於該不對稱導電間隔物接近該第二區的高度；透過使用第二導電型的第一類型摻雜劑在該半導體層之該第一區上執行第一植入，以在該半導體層的該第一區中形成該第二導電型的井，該第一植入是透過使用第一植入能量來執行；透過使用該第一導電型的第二類型摻雜劑來執行第二植入，以形成該LDMOS電晶體的源極區和汲極區，其中該源極區形成於該第一區中且該汲極區形成於該第二區中，並且其中該源極區係部分地位於該第二導電型的該井中且係部分地處於該不對稱導電間隔物下方；以及透過使用該第二導電型的第三類型摻雜劑在該不對稱導電間隔物上執行第三植入，以形成該LDMOS電晶體的通道區，該通道區形成於該半導體層中並且基本上完全處於該不對稱導電間隔物下方，其中該第三植入是透過使用第二植入 能量來執行。
  2. 如申請專利範圍第1項之方法，其中當閘極電壓施加於LDMOS裝置時，在該通道區與該汲極區之間形成該第一導電型的漂移區。
  3. 如申請專利範圍第1項之方法，其係進一步包括：在形成該第一導電型的該半導體層之後，在該半導體層上形成該介電層，其中該介電層係在形成該不對稱導電間隔物之前形成；以及在形成該不對稱導電間隔物之後，蝕刻該介電層，其中係執行蝕刻以在該第一區和該第二區中移除該介電層。
  4. 如申請專利範圍第3項之方法，其係進一步包括：在執行了形成該不對稱導電間隔物和蝕刻該介電層的步驟之後，在該半導體層上形成場氧化物層；以及蝕刻該場氧化物層以界定該半導體層之用來製造該IDMOS電晶體的區域，其中執行該場氧化物層的蝕刻以使得該場氧化物層圍繞該半導體層的區域。
  5. 如申請專利範圍第1項之方法，其中該半導體層是該第一導電型的外延層。
  6. 如申請專利範圍第1項之方法，其中該第一導電型為N型並且該第二導電型為P型。
  7. 如申請專利範圍第1項之方法，其中該第一類型摻雜劑和該第二類型摻雜劑選自由硼、鎵和銦所組成的群組，並且該第三類型摻雜劑選自由砷和磷所組成的群組。
  8. 一種橫向擴散金屬氧化物半導體(LDMOS)電晶體，其係包括：形成於半導體基板上方的第一導電型的半導體層；形成於該半導體層上的不對稱導電間隔物，該不對稱導電間隔物係透過使用犧牲層和升離製程而形成，且該犧牲層在該不對稱導電間隔物形成之後移除，該不對稱導電間隔物作為該LDMOS電晶體的閘極並且透過介電層與該半導體層絕緣，其中該不對稱導電間隔物將該半導體層分成第一區和第二區，並且其中該不對稱導電間隔物接近該第一區的高度低於該不對稱導電間隔物接近該第二區的高度；形成於該第一區中的第二導電型的井；形成於該第一區中的該第一導電型的源極區，該源極區係部分地位於該第二導電型的該井中並且係部分地處於該不對稱導電間隔物的下面；形成於該第二區中的該第一導電型的汲極區；以及形成於該半導體層中的該第二導電型的通道區，該通道區基本上完全處於該不對稱導電間隔物下方。
  9. 如申請專利範圍第8項之LDMOS電晶體，其中該通道區和該汲極區透過該第一導電型的漂移區來分隔。
  10. 如申請專利範圍第8項之LDMOS電晶體，其係進一步包括圍繞製造有該LDMOS電晶體的該半導體層之區域的場氧化物層。
  11. 如申請專利範圍第8項之LDMOS電晶體，其中該半導體層是該第一導電型的外延層。
  12. 如申請專利範圍第8項之LDMOS電晶體，其中該第一導電型為N型並且該第二導電型為P型。
  13. 一種功率場效電晶體(FET)，其係包括：形成於半導體基板上方的第一導電型的半導體層；形成於該半導體層上方的多數個不對稱導電間隔物，該不對稱導電間隔物係透過使用犧牲層和升離製程而形成，且該犧牲層在該不對稱導電間隔物形成之後移除，該多數個不對稱導電間隔物作為該功率FET的閘極並且透過介電層與該半導體層絕緣；形成於該半導體層中的第二導電型的多數個井，其中該多數個不對稱導電間隔物中每個不對稱導電間隔物靠近該功率FET之源極區的高度低於該多數個不對稱導電間格物中每個不對稱導電間隔物靠近該功率FET之汲極區的高度；該第一導電型的多數個源極區，其中該功率FET的源極區係部分地位於該第二導電型的井中並且係部分地處於該多數個不對稱導電間隔物中的一或多數個不對稱導電間隔物的下面；形成於該半導體層中的該第一導電型的多數個汲極區；形成於該半導體層中之對應於該多數個不對稱導電間隔物的該第二導電型的多數個通道區，該多數個通道區中的每個通道區均基本上完全處於該功率FET的不對稱導電間隔物下方，其中該多數個不對稱導電間隔物中的鄰近不對稱導電間隔物經成對地連接以形成多數個不對稱導電間隔物對，該多數 個不對稱導電間隔物對的每個不對稱導電間隔物對均在該功率FET的活性區外部形成框架結構，並且其中該等不對稱導電間隔物對透過位於該半導體層外部的導電材料彼此連接。
  14. 如申請專利範圍第13項之功率FET，其中該多數個通道區和該多數個汲極區透過該第一導電型的多數個漂移區來分隔。
  15. 如申請專利範圍第13項之功率FET，其係進一步包括圍繞該功率FET的活性區域的場氧化物層。
  16. 如申請專利範圍第13項之功率FET，其中該第一導電型為N型並且該第二導電型為P型。
TW99139054A 2009-11-18 2010-11-12 以不對稱間隔物作為閘極之橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體 TWI421951B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/592,011 US8525257B2 (en) 2009-11-18 2009-11-18 LDMOS transistor with asymmetric spacer as gate

Publications (2)

Publication Number Publication Date
TW201126616A TW201126616A (en) 2011-08-01
TWI421951B true TWI421951B (zh) 2014-01-01

Family

ID=43638796

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99139054A TWI421951B (zh) 2009-11-18 2010-11-12 以不對稱間隔物作為閘極之橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體

Country Status (6)

Country Link
US (2) US8525257B2 (zh)
EP (1) EP2325892A3 (zh)
JP (1) JP5315324B2 (zh)
KR (1) KR101212476B1 (zh)
CN (1) CN102064110B (zh)
TW (1) TWI421951B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761268B (zh) * 2020-09-15 2022-04-11 力旺電子股份有限公司 非揮發性記憶體的記憶胞

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461124B2 (en) 2011-09-08 2016-10-04 Tamura Corporation Ga2O3 semiconductor element
CN110010670A (zh) 2011-09-08 2019-07-12 株式会社田村制作所 Ga2O3系MISFET和Ga2O3系MESFET
CN102412126B (zh) * 2011-11-04 2013-12-18 上海华虹Nec电子有限公司 超高压ldmos的工艺制作方法
US9059276B2 (en) * 2013-05-24 2015-06-16 International Business Machines Corporation High voltage laterally diffused metal oxide semiconductor
US9240463B2 (en) 2013-05-24 2016-01-19 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
US9236449B2 (en) 2013-07-11 2016-01-12 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
US9184278B2 (en) 2013-12-09 2015-11-10 Micrel, Inc. Planar vertical DMOS transistor with a conductive spacer structure as gate
US9178054B2 (en) 2013-12-09 2015-11-03 Micrel, Inc. Planar vertical DMOS transistor with reduced gate charge
CN111968974A (zh) * 2020-08-28 2020-11-20 电子科技大学 一种可集成功率半导体器件及制造方法
US11502193B2 (en) 2020-09-14 2022-11-15 Globalfoundries Singapore Pte. Ltd. Extended-drain metal-oxide-semiconductor devices with a multiple-thickness buffer dielectric layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5724568A (en) * 1980-06-09 1982-02-09 Xerox Corp Mos transistor formed all by implantation and method of producing same
JPH07307463A (ja) * 1993-05-05 1995-11-21 Texas Instr Deutschland Gmbh 電力用ｍｏｓ電界効果トランジスター
JPH0817849A (ja) * 1994-06-23 1996-01-19 Sgs Thomson Microelettronica Spa Ｍｏｓ型電力装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02102542A (ja) * 1988-10-12 1990-04-16 Hitachi Ltd 半導体装置及びその製造方法
JPH10125906A (ja) * 1996-10-18 1998-05-15 Rohm Co Ltd 半導体装置及びその製造方法
US6015991A (en) * 1997-03-12 2000-01-18 International Business Machines Corporation Asymmetrical field effect transistor
JP4527814B2 (ja) * 1997-06-11 2010-08-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US6051456A (en) * 1998-12-21 2000-04-18 Motorola, Inc. Semiconductor component and method of manufacture
JP3443355B2 (ja) * 1999-03-12 2003-09-02 三洋電機株式会社 半導体装置の製造方法
US6835627B1 (en) * 2000-01-10 2004-12-28 Analog Devices, Inc. Method for forming a DMOS device and a DMOS device
JP2001352070A (ja) * 2000-04-07 2001-12-21 Denso Corp 半導体装置およびその製造方法
US20030089960A1 (en) * 2001-11-13 2003-05-15 United Microelectronics Corp. Asymmetric high-voltage metal-oxide-semiconductor device
JP2003168796A (ja) * 2001-11-30 2003-06-13 Sanyo Electric Co Ltd 半導体装置の製造方法
US7045414B2 (en) * 2003-11-26 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high voltage transistor
US7141860B2 (en) * 2004-06-23 2006-11-28 Freescale Semiconductor, Inc. LDMOS transistor
KR100629605B1 (ko) * 2004-12-31 2006-09-27 동부일렉트로닉스 주식회사 엘디모스 채널 형성 방법
US8247870B2 (en) 2006-09-26 2012-08-21 O2Micro, Inc. Power MOSFET integration
CN100592203C (zh) * 2006-11-07 2010-02-24 中芯国际集成电路制造(上海)有限公司 不对称高压mos器件栅氧化层保护方法及其应用
JP4970185B2 (ja) 2007-07-30 2012-07-04 株式会社東芝 半導体装置及びその製造方法
US9330979B2 (en) * 2008-10-29 2016-05-03 Tower Semiconductor Ltd. LDMOS transistor having elevated field oxide bumps and method of making same
US7999332B2 (en) * 2009-05-14 2011-08-16 International Business Machines Corporation Asymmetric semiconductor devices and method of fabricating

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5724568A (en) * 1980-06-09 1982-02-09 Xerox Corp Mos transistor formed all by implantation and method of producing same
JPH07307463A (ja) * 1993-05-05 1995-11-21 Texas Instr Deutschland Gmbh 電力用ｍｏｓ電界効果トランジスター
JPH0817849A (ja) * 1994-06-23 1996-01-19 Sgs Thomson Microelettronica Spa Ｍｏｓ型電力装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761268B (zh) * 2020-09-15 2022-04-11 力旺電子股份有限公司 非揮發性記憶體的記憶胞

Also Published As

Publication number Publication date
US20130316508A1 (en) 2013-11-28
JP5315324B2 (ja) 2013-10-16
US20110115017A1 (en) 2011-05-19
KR20110055459A (ko) 2011-05-25
JP2011109100A (ja) 2011-06-02
CN102064110A (zh) 2011-05-18
CN102064110B (zh) 2013-01-23
US8525257B2 (en) 2013-09-03
EP2325892A3 (en) 2014-01-15
EP2325892A2 (en) 2011-05-25
TW201126616A (en) 2011-08-01
KR101212476B1 (ko) 2013-01-21
US8889518B2 (en) 2014-11-18

Similar Documents

Publication Publication Date Title
TWI421951B (zh) 以不對稱間隔物作為閘極之橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體
TWI503973B (zh) 橫向雙擴散金屬氧化物半導體場效電晶體及其製造方法
KR101099907B1 (ko) 금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로
TWI392086B (zh) 具有堆疊異質摻雜邊緣及漸進漂移區域之改良式減少表面場的高壓ｐ型金屬氧化半導體裝置
JP5063352B2 (ja) 高移動性バルク・シリコンｐｆｅｔ
US7709330B2 (en) High voltage MOSFET having Si/SiGe heterojunction structure and method of manufacturing the same
US7608510B2 (en) Alignment of trench for MOS
US8198673B2 (en) Asymmetric epitaxy and application thereof
US9875908B2 (en) LDMOS device
US9660020B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
US10014406B2 (en) Semiconductor device and method of forming the same
JP2008270806A (ja) 半導体素子及びその製造方法
US10910493B2 (en) Semiconductor device and method of manufacturing the same
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
KR101530579B1 (ko) 반도체 소자 및 이의 제조 방법
CN103762177A (zh) 具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的减少
US7488638B2 (en) Method for fabricating a voltage-stable PMOSFET semiconductor structure
US8698240B2 (en) Double diffused drain metal-oxide-simiconductor devices with floating poly thereon and methods of manufacturing the same
KR101091195B1 (ko) 횡방향 탄화규소 전계효과 트랜지스터

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees