TWI761268B - 非揮發性記憶體的記憶胞 - Google Patents

非揮發性記憶體的記憶胞 Download PDF

Info

Publication number
TWI761268B
TWI761268B TW110127693A TW110127693A TWI761268B TW I761268 B TWI761268 B TW I761268B TW 110127693 A TW110127693 A TW 110127693A TW 110127693 A TW110127693 A TW 110127693A TW I761268 B TWI761268 B TW I761268B
Authority
TW
Taiwan
Prior art keywords
channel
spacer
gate structure
region
memory cell
Prior art date
Application number
TW110127693A
Other languages
English (en)
Other versions
TW202213724A (zh
Inventor
陳英哲
孫文堂
黎俊霄
陳學威
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Publication of TW202213724A publication Critical patent/TW202213724A/zh
Application granted granted Critical
Publication of TWI761268B publication Critical patent/TWI761268B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Abstract

本發明為一種非揮發性記憶體的記憶胞，包括一記憶元件。記憶元件為一電晶體，且記憶元件具有不對稱的間隙壁。在記憶元件中，較寬間隙壁的下方具有較長的通道。當記憶元件進行編程動作時，將有更多的載子(carrier)經由較長通道注入間隙壁的電荷抓取層。因此，本發明的記憶胞可更有效率的進行編程動作，並縮短編程動作的時間。

Description

非揮發性記憶體的記憶胞
本發明是有關於一種非揮發性記憶體的記憶胞，且特別是有關於一種非揮發性記憶體的記憶胞中具有不對稱間隙壁(spacer)的記憶元件(memory device)。
請參照第1圖，其所繪示為習知運用於非揮發性記憶體的記憶元件示意圖。該記憶元件揭露於美國專利US 7,551,494。記憶元件10為一P通道電晶體(P-channel transistor)。
如第1圖所示，記憶元件10製作於隔離結構15之間，隔離結構15為淺溝渠隔離結構(shallow trench isolation structure，簡稱STI)。記憶元件10包括：N型井區(N well region)11、控制閘極層(gate layer)18、閘極介電層(gate dielectric layer)16、氧-氮-氧間隙壁(ONO spacer)20、P型源極摻雜區(P+  source doped region)12與P型汲極摻雜區(P+  drain doped region)14。
閘極介電層16與控制閘極層18堆疊於N型井區11表面上方。再者，氧-氮-氧間隙壁20圍繞於閘極介電層16與控制閘極層18的側壁(side wall)。在N型井區11表面下方，P型源極摻雜區12位於氧-氮-氧間隙壁20的一側，而P型汲極摻雜區14位於氧-氮-氧間隙壁20的另一側。換句話說，閘極介電層16、控制閘極層18與氧-氮-氧間隙壁20位於P型源極摻雜區12與P型汲極摻雜區14之間的N型井區11表面上方。
在N型井區11表面下方，P型源極摻雜區12與P型汲極摻雜區14之間為通道區域(channel region)。通道區域包括：第一通道(first channel)19、第二通道(second channel)29與第三通道(third channel)39。第一通道19、第二通道29與第三通道39的通道長度(channel length)分別為L1、L2與L3。第一通道19位於控制閘極層18正下方，第二通道29位於P型汲極摻雜區14與第一通道19之間，第三通道39位於第一通道19與P型源極摻雜區12之間。
再者，氧-氮-氧間隙壁20包括：氧化矽層(silicon oxide layer)22、氮化矽層(silicon nitride layer)24與氧化矽層26。氧化矽層22接觸於閘極介電層16與控制閘極層18的側壁，且氧化矽層22接觸於N型井區11表面並延伸至P型源極摻雜區12與P型汲極摻雜區14。再者，氮化矽層24覆蓋於氧化矽層22上，且氧化矽層26覆蓋於氮化矽層24上。基本上，氮化矽層24為電荷抓取層(charge-trapping layer)。
請參照第2圖，其所繪示為習知記憶元件進行編程動作(program operation)的偏壓示意圖。對記憶元件10進行編程動作時， P型汲極摻雜區14接收汲極電壓V D，P型源極摻雜區12為浮接(floating)，N型井區11接收接地電壓(亦即，V NW=0V)，控制閘極層18接收閘極電壓V G。舉例來說，汲極電壓V D=-3V~-5V，閘極電壓V G=0V~2V。在上述的偏壓條件下，控制閘極層18下方的第一通道19會被關閉(turn off)。再者，N型井區11與P型汲極摻雜區14之間的接面(junction)會產生電子電洞對(electron-hole pairs)，並發生帶間熱電子注入效應(band-to-band hot electron injection，簡稱BBHE效應)，使得電子由第二通道29注入汲極側(drain side)的氮化矽層24中。
當然，除了利用BBHE效應之外，也可以利用其他的偏壓方式來對記憶元件10進行編程動作。舉例來說，提供閘極電壓V G來開啟(turn on)第一通道19，並發生通道熱電洞感應熱電子注入效應(channel hot hole induced hot electron injection，簡稱CHHIHE效應)，使得電子由第二通道29注入汲極側(drain side)的氮化矽層24中。另外，由於電子是由第二通道29注入氮化矽層24，所以注入通道長度與總通道長度之間的比值為
Figure 02_image001
。
換句話說，於編程動作時，控制電子注入或者不注入第二通道29上方的氮化矽層24可以使得記憶元件10呈現二種不同的儲存狀態(storage state)。再者，提供其他的偏壓也可以對記憶元件10進行抹除動作(erase operation)與讀取動作(read operation)，其詳細運作原理不再贅述。
利用現今半導體製程來製作記憶元件10，接觸於控制閘極層18側壁的氧-氮-氧間隙壁20會呈現對稱的形狀。因此，記憶元件10中的第二通道29與第三通道39的長度幾乎相同。
本發明之主要目的在於提出一種非揮發性記憶體的記憶胞，記憶胞中的記憶元件具有不對稱間隙壁。於編程動作時，更多載子可注入較寬間隙壁的電荷抓取層(charge- trapping layer)。再者，本發明設計出特別結構的記憶胞。舉例來說，設計較長的第二通道，用以提高注入通道長度與總通道長度之間的比值。因此，能夠更有效率地進行編程動作。
本發明係有關於一種非揮發性記憶體的記憶胞，該記憶胞具有一記憶元件，該記憶元件包括：一井區；一閘極結構，形成於該井區的一表面上，且該閘極結構包括至少一凸出部；一間隙壁，圍繞於該閘極結構的一側壁，且該間隙壁接觸該井區的該表面，其中該間隙壁包括一第一部份與一第二部份；以及，一第一摻雜區與一第二摻雜區，形成於該井區的該表面下方，且該第一摻雜區與該第二摻雜區之間為一通道區域，該通道區域包括一第一通道與一第二通道；其中，該閘極結構的該側壁包括複數個表面，且該至少一凸出部的一第一表面平行於該通道區域中的一通道長度方向；其中，該第一通道位於該閘極結構下方，該第二通道位於該第一通道與該第二摻雜區域之間，且該第一部份的該間隙壁位於該第二通道上方；其中，於一編程動作時，複數個載子經由該第二通道注入該第一部份的該間隙壁中的一電荷抓取層。
本發明係有關於一種非揮發性記憶體的記憶胞，該記憶胞包括：一記憶元件，包括：一井區、一第一閘極結構、一第一間隙壁、一第一摻雜區與一第二摻雜區；該第一閘極結構形成於該井區的一表面上，且該第一閘極結構包括至少一凸出部；該第一間隙壁圍繞於該第一閘極結構的一側壁，該第一間隙壁接觸該井區的該表面，且該第一間隙壁包括一第一部份與一第二部份；該第一摻雜區與該第二摻雜區形成於該井區的該表面下方，且該第一摻雜區與該第二摻雜區之間為一通道區域，該通道區域包括一第一通道與一第二通道；該第一閘極結構的該側壁包括複數個表面，且該至少一凸出部的一第一表面平行於該通道區域中的一通道長度方向；該第一通道位於該第一閘極結構下方，該第二通道位於該第一通道與該第二摻雜區域之間，該第一部份的該第一間隙壁位於該第二通道上方；以及，一選擇電晶體，包括：該井區、一第二閘極結構、一第二間隙壁與一第三摻雜區；該第二閘極結構形成於該井區的該表面上；該第二間隙壁圍繞於該第二閘極結構的一側壁，且該第二間隙壁接觸該井區的該表面；該第三摻雜區形成於該井區的該表面下方；該第一摻雜區與該第三摻雜區之間為一第四通道，且該第四通道位於該第二閘極結構下方；其中，於一編程動作時，複數個載子經由該記憶元件的該第二通道注入該第一部份的該第一間隙壁中的一電荷抓取層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下:
請參照第3A圖至第3F圖，其所繪示為本發明第一實施例非揮發性記憶體的記憶胞之製作流程上視圖與A-B方向的剖面圖。
如第3A圖與第3B圖所示，於井區(well region)310上形成一C形(C-shaped)的閘極結構380。閘極結構380具有二個互相平行的凸出部(protrusion part)380a、380b，二個凸出部380a、380b有面對面的表面(surface)380c、380d。換句話說，二個凸出部380a、380b可建構成C形的閘極結構380，並定義出一開口(notch)386。再者，閘極結構380包括閘極介電層382與控制閘極層(control gate layer)384。閘極介電層382先形成於井區310表面上，而控制閘極層384再覆蓋於閘極介電層382。其中，控制閘極層384為多晶矽(polysilicon)控制閘極層，閘極介電層382為氧化矽層(silicon oxide layer)。
如第3C圖與第3D圖所示，形成一間隙壁330圍繞於閘極結構380的側壁(side wall)。其中，間隙壁330為氧-氮-氧間隙壁(ONO spacer)。間隙壁330包括：氧化矽層332、氮化矽層334與氧化矽層336。氧化矽層332接觸於閘極結構380的側壁，且氧化矽層332接觸於井區310的表面。氮化矽層334覆蓋於氧化矽層332上。氧化矽層336覆蓋於氮化矽層334上。其中，氮化矽層334為電荷抓取層(charge-trapping layer)。
根據本發明的實施例，於進行間隙壁330製程時，由於間隙壁330的材料同時填充並接觸於C形閘極結構380開口386處的三個表面(亦即，二個表面380c與380d加上二個表面380c與380d之間的表面)，因此進行蝕刻後C形閘極結構380開口386處會殘留較多的間隙壁330材料，使得閘極結構380二側形成不對稱間隙壁330。換句話說，間隙壁330包括右側部份與左側部份，右側部份與左側部份的寬度相異，且右側部份的物理高度會比左側部份高。右側部份間隙壁330位於二個凸出部380a、380b並接觸於C形閘極結構380開口386處的三個表面。因此，如第3D圖所示，寬度相異的右側部份間隙壁330的寬度大於左側部份間隙壁330的寬度。
如第3E圖與第3F圖所示，進行源/汲摻雜製程(source/drain doping process)，於閘極結構380與間隙壁330的二側形成第一摻雜區320與第二摻雜區340。而利用金屬電極322、342分別連接至第一摻雜區320與第二摻雜區340後，即完成記憶元件300。其中，第一摻雜區320與第二摻雜區340為P型摻雜區，井區310為N型井區。換言之，本發明第一實施例非揮發性記憶體的記憶胞包括一記憶元件300，記憶元件300為一P通道電晶體(P-channel transistor)，第一摻雜區320為源極(source)，第二摻雜區340為汲極(drain)。
如第3E圖與第3F圖所示，井區310表面下方第一摻雜區320與第二摻雜區340之間為通道區域(channel region)。其中，閘極結構380的二個表面380c、380d平行於通道區域的通道長度方向(length direction)。通道區域包括：第一通道391、第二通道392與第三通道393。第一通道391、第二通道392與第三通道393的通道長度分別為L1、L2與L3。第一通道391位於閘極結構380正下方，位於第二通道392與第三通道393之間。第二通道392位於第二摻雜區340與第一通道391之間。第三通道393位於第一摻雜區320與第一通道391之間。另外，右側部份較寬的間隙壁330位於第二通道392上方，左側部份較窄的間隙壁330位於第三通道393上方。
在本發明的實施例中，記憶元件300具有 C形的閘極結構380，亦即閘極結構380的側壁中，有三個表面相鄰於第二通道392，可殘留較多間隙壁330的材料，造成較寬的間隙壁330。如第3F圖所示，間隙壁330的氧化矽層332接觸於閘極結構380的側壁，且氧化矽層332接觸於井區310的表面並分別延伸至第一摻雜區320與第二摻雜區340。在氧化矽層332上覆蓋氮化矽層334與氧化矽層336，並進行蝕刻後，將可形成不對稱的間隙壁330。由於閘極結構380二側形成寬度不同的間隙壁330，將使得第二通道392與第三通道393的長度不同。根據本發明的實施例，第二通道392的長度大於第三通道393的長度，且第二通道392的長度小於等於第三通道393的三倍長度。也就是說，右側間隙壁330的寬度大於左側間隙壁330的寬度，右側間隙壁330的寬度小於3倍左側間隙壁330的寬度。  再者，由於右側間隙壁330較寬，所以右側間隙壁330有更長的氮化矽層334可以儲存更多的電子。
基此，由於右側部份間隙壁330在物理高度上較高，可在進行源/汲摻雜製程時阻擋更多摻雜離子(dopant ion)以防止氧化矽層332下方形成第二摻雜區340，如此可提高第二通道392的長度，使記憶元件300具有較長的第二通道392，所以注入通道長度與總通道長度之間的比值(亦即，
Figure 02_image003
)會增加。當記憶元件300進行編程動作時，將有更多的載子(carrier)經由第二通道392注入間隙壁330的氮化矽層334。因此，本發明的記憶元件300可更有效率的進行編程動作，並縮短編程動作的時間。
請參照第3G圖，其所繪示為第一實施例記憶胞進行各種動作時的偏壓示意圖。其中，第一摻雜區320接收源極線電壓V SL、第二摻雜區340接收位元線電壓V BL、控制閘極層384接收閘極電壓V G、井區310接收井區電壓(well voltage，V NW)。值得注意的是，第3E圖與第3F圖為簡化繪圖，所以連接於控制閘極層384上用來接收閘極電壓V G的接觸點會予以省略並未繪示。
利用帶間熱電子注入效應(BBHE效應)來對記憶元件300進行編程動作(PGM)時，源極線電壓V SL為浮接(floating)、閘極電壓V G為大於等於0V的電壓、位元線電壓V BL為-6V、井區電壓V NW為0V。由於閘極電壓V G大於位元線電壓V BL，閘極結構380下方的第一通道391會被關閉(turn off)。再者，井區310與第二摻雜區340之間的接面(junction)會產生電子電洞對(electron-hole pairs)，並發生BBHE效應，使得電子由第二通道392注入汲極側(drain side)的氮化矽層334中。也就是說，電子由第二通道392注入靠近第二摻雜區340側較寬間隙壁330中的電荷抓取層。
利用通道熱電子注入效應(channel hot electron injection，簡稱CHE效應)來對記憶元件300進行編程動作(PGM)時，源極線電壓V SL為0V、閘極電壓V G為-1V、位元線電壓V BL為-6V、井區電壓V NW為0V。由於閘極電壓V G小於源極線電壓V SL，閘極結構380下方的第一通道391會被開啟(turn on)，第一摻雜區320與第二摻雜區340之間的通道區域(channel region)開啟，產生編程電流(program current)。當電子經過第二通道392時，CHE效應發生，使得電子由第二通道392注入汲極側(drain side)的氮化矽層334中。也就是說，電子由第二通道392注入靠近第二摻雜區340側較寬間隙壁330中的電荷抓取層。
利用通道熱電洞注入效應(channel hot hole injection，簡稱CHH效應)來對記憶元件300進行抹除動作(ERS)時，源極線電壓V SL為0V、閘極電壓V G為-6V、位元線電壓V BL為-6V、井區電壓V NW為0V。由於閘極電壓V G小於源極線電壓V SL，閘極結構380下方的第一通道391會被開啟(turn on)，第一摻雜區320與第二摻雜區340之間的通道區域(channel region)開啟。當電洞經過第二通道392時， CHH效應發生，使得電洞由第二通道392注入汲極側(drain side)的氮化矽層334中，使得氮化矽層334中的電子與電洞結合以完成抹除動作(ERS)。
利用通道FN穿隧效應(Fowler-Nordheim Tunneling，簡稱FN效應)來對記憶元件300進行抹除動作(ERS)時，源極線電壓V SL為+6V、閘極電壓V G為-6V、位元線電壓V BL為+6V、井區電壓V NW為+6V。由於閘極電壓V G小於井區電壓V NW，FN效應發生，使得氮化矽層334中的電子由氮化矽層334退出(eject)至井區310以完成抹除動作(ERS)。
利用帶間熱電洞注入效應(band-to-band hot hole injection，簡稱BBHH效應)來對記憶元件300進行抹除動作(ERS)時，源極線電壓V SL為浮接、閘極電壓V G為-6V、位元線電壓V BL為-6V、井區電壓V NW為0V。由於閘極電壓V G以及位元線電壓V BL為-6V，閘極結構380下方的第一通道391會被關閉(turn off)。再者，井區310與第二摻雜區340之間的接面(junction)會產生電子電洞對(electron-hole pair)並產生帶間熱電洞注入效應(BBHH效應)。因此，電洞由第二通道392注入汲極側(drain side)的氮化矽層334中，使得氮化矽層334中的電子與電洞結合以完成抹除動作(ERS)。
對記憶元件300進行讀取動作(READ)時，源極線電壓V SL為-1V、閘極電壓V G為-1V、位元線電壓V BL為0V、井區電壓V NW為0V。此時，第一摻雜區320與第二摻雜區340之間的通道區域(channel region)開啟，並產生讀取電流(read current)。基本上，當記憶元件300的氮化矽層334中儲存電子時，讀取電流比較大，可視為記憶元件300的第一儲存狀態。反之，當記憶元件300的氮化矽層334中未儲存電子/電洞時，讀取電流比較小，可視為記憶元件300的第二儲存狀態。換言之，根據讀取電流的大小可以決定記憶元件300的儲存狀態。
基本上，上述記憶胞中，記憶元件300的各種動作所提供的偏壓僅是本發明的範例而已，並非用來限制本發明。在此領域的技術人員可以修改各種動作的偏壓，並對記憶元件300進行編程動作、抹除動作與讀取動作。
另外，本發明第一實施例記憶胞內的記憶元件也不限定於P通道電晶體(P-channel transistor)，第一實施例記憶胞中的記憶元件也可以是N通道電晶體(N-channel transistor)。
請參照第4A圖，其所繪示為根據第一實施例來修改的第一變化型記憶元件。記憶胞中的第一變化型記憶元件300a為N通道電晶體。第4B圖為第一變化型記憶元件進行各種動作的偏壓示意圖。其中，記憶元件300a與記憶元件300的結構類似，以下說明之。
如第4A圖所示，記憶胞中的記憶元件300a包括：井區310a、閘極介電層382、控制閘極層384、間隙壁330、第一摻雜區320a與第二摻雜區340a。間隙壁330包括：氧化矽層332、氮化矽層334與氧化矽層336。另外，第一摻雜區320a與第二摻雜區340a為N型摻雜區，且井區310a為P型井區。相同地，在井區310a表面下方第一摻雜區320a與第二摻雜區340a之間為通道區域(channel region)。通道區域包括：第一通道391、第二通道392與第三通道393。
由於記憶元件300a具有C形的閘極結構，亦即閘極結構的側壁三個表面相鄰於第二通道392。因此，可在閘極結構二側形成寬度不同的間隙壁330，將使得第二通道392與第三通道393的長度不同。根據本發明的實施例，第二通道392的長度大於第三通道393的長度，且第二通道392的長度小於等於第三通道393的三倍長度。
如第4B圖所示，第一摻雜區320a接收源極線電壓V SL、第二摻雜區340a接收位元線電壓V BL、控制閘極層484接收閘極電壓V G、井區310a接收井區電壓V PW。
利用帶間熱電洞注入效應(band-to-band hot hole injection，簡稱BBHH效應)來對記憶元件300a進行編程動作(PGM)時，源極線電壓V SL為浮接(floating)、閘極電壓V G為小於等於0V的電壓、位元線電壓V BL為+6V、井區電壓V PW為0V。由於閘極電壓V G小於位元線電壓V BL，第一通道391會被關閉(turn off)。再者，井區310a與第二摻雜區340a之間的接面(junction)會產生電子電洞對(electron-hole pairs)，並發生BBHH效應，使得電洞由第二通道392注入汲極側(drain side)的氮化矽層334中。也就是說，電洞由第二通道392注入靠近第二摻雜區340側較寬間隙壁330中的電荷抓取層。
利用通道熱電子注入效應(channel hot electron injection，簡稱CHE效應)來對記憶元件300a進行抹除動作(ERS)時，源極線電壓V SL為0V、閘極電壓V G為+6V、位元線電壓V BL為+6V、井區電壓V PW為0V。由於閘極電壓V G大於源極線電壓V SL，第一通道391會被開啟(turn on)，第一摻雜區320a與第二摻雜區340a之間的通道區域(channel region)開啟。當電子經過第二通道392時， CHE效應發生，使得電子由第二通道392注入汲極側(drain side)的氮化矽層334中，使得氮化矽層334中的電子與電洞結合，以完成抹除動作。
對記憶元件300a進行讀取動作(READ)時，源極線電壓V SL為+1V、閘極電壓V G為+1V、位元線電壓V BL為0V、井區電壓V PW為0V。此時，第一摻雜區320a與第二摻雜區340a之間的通道區域(channel region)開啟，並產生讀取電流(read current)。因此，根據讀取電流的大小可以決定記憶元件300a的儲存狀態。
再者，本發明第一實施例記憶胞中的記憶元件之閘極結構也不限定為C形(C-shaped)的閘極結構，在此領域的技術人員也可以將C形的閘極結構修改為其他形狀的閘極結構，並且製造出不對稱的間隙壁。
請參照第4C圖，其所繪示為根據第一實施例來修改的第二變化型記憶元件。相較於第3F圖中的記憶元件300，第4C圖記憶元件300c內的第一摻雜區320c更包括一延伸部400，其為輕摻雜汲極區(lightly doped drain region，簡稱LDD區)。也就是說，在較窄間隙壁300的那一側會額外進行一輕摻雜汲極製程(lightly doped drain process，簡稱LDD製程)。當第一摻雜區320c的延伸部400完成後，較窄間隙壁300下方的第三通道將會消失，使得注入通道長度與總通道長度之間的比值(亦即，
Figure 02_image004
)增加。因此，記憶元件300c可更有效率的進行編程動作。值得注意地，較寬間隙壁300的那一側可以不進行LDD製程，亦即讓第二通道392存在而不消失。由於第二通道392仍存在，所以電子即可經由第二通道392注入汲極側(drain side)的氮化矽層334中。
請參照第4D圖，其所繪示為根據第一實施例來修改的第三變化型記憶元件。記憶元件300d具有L形的控制閘極層384d，亦即記憶元件300d具有L形的閘極結構。閘極結構具有一個凸出部410，凸出部410的表面411則平行於通道區域的通道區域長度方向。再者，間隙壁330d圍繞於閘極結構的側壁。於進行源/汲摻雜製程後，於井區310d內所形成之第一摻雜區320d與第二摻雜區340d分別位於間隙壁330d的二側。將金屬電極322d、342d分別連接至第一摻雜區320d與第二摻雜區340d，即完成記憶元件300d。
基本上，於進行間隙壁330d形成製程時，由於間隙壁330d的材料同時填充於L形閘極結構角落(corner)處，因此進行蝕刻後L形閘極結構角落處會殘留較多的間隙壁330d材料。也就是說，形成於右側部份的間隙壁330d會接觸於凸出部410的表面411，並接觸於L型閘極結構中垂直於表面411的另一側壁表面。因此，在L型閘極結構的左右二側即形成寬度不同的間隙壁330d。
另外，記憶元件300d沿A-B線的剖面圖則類似於第3F圖，此處不再贅述。再者，由於記憶元件300d具有L型的閘極結構，將使得閘極結構的側壁二個表面相鄰於第二通道。
請參照第4E圖，其所繪示為根據第一實施例來修改的第四變化型記憶元件。相較於第3E圖的記憶元件300，記憶元件300e的閘極結構更延伸至相鄰記憶元件300g、300h。亦即，記憶元件300e、300g、300h共用(shared)控制閘極層384e，且記憶元件300e、300g、300h的結構完全相同。
相同地，記憶元件300e的控制閘極層384e的開口處會殘留較多的間隙壁330e材料，使得閘極結構二側形成寬度不同的間隙壁330e。再者，進行源/汲摻雜製程後所形成之第一摻雜區320e與第二摻雜區340e分別位於間隙壁330e的二側。將金屬電極322e、342e分別連接至第一摻雜區320e與第二摻雜區340e，即完成記憶元件300e。
另外，記憶元件300e沿A-B線的剖面圖則類似於第3F圖，此處不再贅述。再者，由於記憶元件300e具有C型的閘極結構，將使得閘極結構的側壁三個表面相鄰於第二通道。
請參照第4F圖，其所繪示為根據第一實施例來修改的第五變化型記憶元件。相較於第3E圖的記憶元件300，記憶元件300f的通道寬度(channel width)較窄。也就是說，本發明可以根據半導體的製程規範，設計出較窄的通道，以降低記憶元件300f的尺寸(size)。
相同地，記憶元件300f的控制閘極層384f的開口處會殘留較多的間隙壁330f材料，使得閘極結構二側形成寬度不同的間隙壁330f。再者，進行源/汲摻雜製程後所形成之第一摻雜區320f與第二摻雜區340f分別位於間隙壁330f的二側。將金屬電極322f、342f分別連接至第一摻雜區320f與第二摻雜區340f，即完成記憶元件300f。
另外，記憶元件300f沿A-B線的剖面圖則類似於第3F圖，此處不再贅述。再者，由於記憶元件300f具有C型的閘極結構，將使得閘極結構的側壁三個表面相鄰於第二通道。
由以上的說明可知，為了讓記憶元件具有不對稱的間隙壁330。本發明的記憶元件具有特殊形狀的閘極結構，閘極結構的側壁有複數個面，而設計閘極結構380至少有側壁的二個表面相鄰於第二通道，使得第二通道上方形成較寬的間隙壁。
請參照第5A圖與第5B圖，其所繪示為本發明第二實施例非揮發性記憶體的記憶胞上視圖與A-B方向的剖面圖。第二實施例的記憶胞包括一記憶元件500，此記憶元件500是在第一實施例記憶元件300的基礎上再設計一輔助電極(assisted electrode)502用以加強記憶元件500的編程與抹除效率。亦即，第二實施例記憶胞中的記憶元件500更具有一輔助電極502。以下僅介紹輔助電極502，記憶元件的其他結構不再贅述。
輔助電極502位於閘極結構380與第二摻雜區域340之間的間隙壁330上方。亦即，輔助電極502位於較寬間隙壁330的上方。再者，介電層(dielectric layer)504位於輔助電極502與間隙壁330之間，介電層504可為電阻保護氧化層(Resistance Protection Oxide layer，簡稱RPO層)。另外，為了簡化繪圖，第5A圖中並未繪示介電層504。
請參照第5C圖，其所繪示為第二實施例記憶胞中的記憶元件進行各種動作時的偏壓示意圖。相較於第3G圖，其差異僅在於增加輔助電壓V A。以下僅說明輔助電壓V A，其他的偏壓則不再贅述。
如第5C圖所示，當記憶元件500為P通道電晶體時，輔助電極502接收輔助電壓V A。在編程動作時，輔助電壓V A可控制電子注入氮化矽層334。另外，於抹除動作時，輔助電壓V A可控制電洞注入氮化矽層334，或者控制電子退出氮化矽層334。
如第5C圖所示，針對P通道電晶體的記憶元件500，利用BBHE效應來進行編程動作(PGM)時，輔助電壓V A為+3V。利用CHE效應來進行編程動作(PGM)時，輔助電壓V A為-3V。利用CHH效應來進行抹除動作(ERS)時，輔助電壓V A為-3V。利用FN穿隧效應來進行抹除動作(ERS)時，輔助電壓V A為-6V。利用BBHH效應來進行抹除動作(ERS)時，輔助電壓V A為-3V。進行讀取動作時，輔助電壓V A為-1V。
基本上，上述記憶胞中，記憶元件500的各種動作所提供的偏壓僅是本發明的範例而已，並非用來限制本發明。在此領域的技術人員可以修改各種動作的偏壓，並對記憶元件500進行編程動作、抹除動作與讀取動作。
另外，上述本發明第二實施例的記憶元件為P通道電晶體(P-channel transistor)。在此領域的技術人員也可以根據第二實施例來修改成第一變化型記憶元件。舉例來說，第一變化型記憶元件為N通道電晶體(N-channel transistor)。由於N通道電晶體的記憶元件之結構相同於第5B圖，此處不再贅述。
請參照第5D圖，其所繪示為N通道電晶體作為記憶元件並進行各種動作時的偏壓示意圖。針對N通道電晶體的記憶元件，利用BBHH效應來進行編程動作(PGM)時，輔助電壓V A小於等於0V；利用CHE效應來進行抹除動作(ERS)時，輔助電壓V A為+6V；進行讀取動作時，輔助電壓V A為+1V。
請參照第5E圖，其所繪示為根據第二實施例來修改的第二變化型記憶元件。相較於第5B圖之記憶元件500，記憶元件500e的輔助電極502e直接接觸於間隙壁330。舉例來說，輔助電極502e可直接接觸於間隙壁330的氧化矽層332、氮化矽層334與氧化矽層336。由於間隙壁330的材料為非導體。因此，輔助電極502e接觸於間隙壁330時，記憶元件500e仍舊可以進行編程動作、抹除動作與讀取動作。而各種動作的偏壓類似於第5C圖與第5D圖，此處不再贅述。
當然，本發明更可以修改第二實施例記憶元件。例如，修改閘極結構，使得記憶元件具有如第4C圖所示之L型閘極結構，或者如第4D圖所示之具有延伸至相鄰記憶元件的閘極結構。當然，也可以如第4E圖所示，修改記憶元件的通道寬度。另外，第5B圖與第5E圖中的輔助電極520、520e也可以與控制閘極層384互相接觸。
請參照第6A圖與第6B圖，其所繪示為本發明第三實施例非揮發性記憶體的記憶胞上視圖與A-B方向的剖面圖。相較於第一實施例記憶胞中僅有單一記憶元件300，第三實施例的記憶胞包括一記憶元件與一選擇電晶體(select transistor)。基本上，第三實施例的製作流程與第一實施例的製作流程類似，此處不再贅述。
記憶元件包括：井區610、第一摻雜區620、第二摻雜區640、閘極結構680與間隙壁630。閘極結構680包括：閘極介電層682、控制閘極層684。間隙壁630為氧-氮-氧間隙壁(ONO spacer)，其包括：氧化矽層632、氮化矽層634與氧化矽層636。
在記憶元件中，井區(well region)610表面下方具有第一摻雜區620與第二摻雜區640，金屬電極642接觸於第二摻雜區640。閘極結構與間隙壁630則形成於井區610表面上方，第一摻雜區620與第二摻雜區640之間。C形(C-shaped)的閘極結構接觸於井區610上表面。間隙壁630圍繞於閘極結構的側壁(side wall)。其中，氧化矽層632接觸於閘極結構的側壁，且氧化矽層632接觸於井區610的表面並延伸至第一摻雜區620與第二摻雜區640。氮化矽層634覆蓋於氧化矽層632上。氧化矽層636覆蓋於氮化矽層634上。其中，氮化矽層334為電荷抓取層(charge-trapping layer)。
再者，井區610表面下方第一摻雜區620與第二摻雜區640之間為通道區域(channel region)。通道區域包括：第一通道691、第二通道692與第三通道693。第一通道691位於閘極結構正下方，第二通道692位於第二摻雜區640與第一通道691之間，第三通道693位於第一摻雜區620與第一通道691之間。另外，右側較寬部份的間隙壁630位於第二通道692上方，左側部份較窄的間隙壁630位於第三通道693上方。
根據本發明的實施例，由於C形閘極結構的側壁三個表面相鄰於第二通道692，因此閘極結構二側會形成寬度不同的間隙壁630，並使得第二通道692的長度大於第三通道693的長度，且第二通道692的長度小於等於第三通道693的三倍長度。
選擇電晶體包括：井區610、第一摻雜區620、第三摻雜區650、閘極結構660與間隙壁670。閘極結構包括：閘極介電層662、選擇閘極層664。間隙壁670為氧-氮-氧間隙壁(ONO spacer)，其包括：氧化矽層672、氮化矽層674與氧化矽層676。
在選擇電晶體的製造過程中會增加一輕摻雜汲極(lightly doped drain，簡稱LDD)製程，使得第一摻雜區620與第三摻雜區650各自包括一延伸部622與652，且延伸部622與652位於間隙壁670下方。其中，延伸部662與652為輕摻雜汲極區(LDD region)。
因此，在選擇電晶體中，井區(well region)610表面下方具有第一摻雜區620與第三摻雜區650，金屬電極652接觸於第三摻雜區650。閘極結構形成於井區610表面上方，第一摻雜區620與第三摻雜區650之間。閘極結構接觸於井區610上表面。間隙壁670圍繞於閘極結構的側壁(side wall)，並接觸於井區表面。再者，井區610表面下方第一摻雜區620與第二摻雜區650之間為第四通道694。
根據本發明的第三實施例，提供適當的偏壓開啟選擇電晶體後，即可對記憶元件進行編程動作、抹除動作與讀取動作。再者，由於選擇電晶體的間隙壁670下方並未存在任何通道，因此於編程動作時不會有任何載子注入選擇電晶體的間隙壁670。
相同地，本發明第三實施例的記憶胞中的記憶元件與選擇電晶體可以同為P通道電晶體(P-channel transistor)，或者同為N通道電晶體(N-channel transistor)。
當然，本發明更可以修改第三實施例中的記憶元件。例如，修改閘極結構，使得記憶元件具有如第4C圖所示之L型閘極結構，或者如第4D圖所示之具有延伸至相鄰記憶元件的閘極結構。當然，也可以如第4E圖所示，修改記憶元件的通道寬度。
請參照第7A圖與第7B圖，其所繪示為本發明第四實施例非揮發性記憶體的記憶胞上視圖與A-B方向的剖面圖。第四實施例的記憶胞包括一選擇電晶體與一記憶元件，此記憶胞是在第三實施例記憶胞的基礎上再設計一輔助電極(assisted electrode)702用以加強記憶元件的編程與抹除效率。以下僅介紹輔助電極702，記憶胞的其他結構不再贅述。另外，為了簡化繪圖，第7A圖中並未繪示介電層704。
輔助電極702位於記憶元件的閘極結構與第二摻雜區域640之間的間隙壁630上方。亦即，輔助電極702位於較寬間隙壁630的上方。再者，介電層(dielectric layer)704位於輔助電極702與間隙壁630之間，介電層704可為電阻保護氧化層(Resistance Protection Oxide layer，簡稱RPO層)。
根據本發明的第四實施例，提供適當的偏壓開啟選擇電晶體後，即可對記憶元件進行編程動作、抹除動作與讀取動作。再者，由於選擇電晶體的間隙壁670下方並未存在任何通道，因此於編程動作時不會有任何載子注入選擇電晶體的間隙壁670。
相同地，本發明第四實施例的記憶胞中的記憶元件與選擇電晶體可以同為P通道電晶體(P-channel transistor)，或者同為N通道電晶體(N-channel transistor)。
當然，本發明更可以修改第四實施例中的記憶元件。例如，修改閘極結構，使得記憶元件具有如第4C圖所示之L型閘極結構，或者如第4D圖所示之具有延伸至相鄰記憶元件的閘極結構。當然，也可以如第4E圖所示，修改記憶元件的通道寬度。另外，輔助電極702也可以與控制閘極層684互相接觸。或者，輔助電極702也可以接觸於間隙壁630。
綜上所述，本發明提出一種非揮發性記憶體的記憶胞。記憶胞中的記憶元件為一電晶體，且記憶元件具有不對稱的間隙壁。在記憶元件中，較寬間隙壁的下方具有較長的通道。當記憶元件進行編程動作時，將有更多的載子(carrier)經由較長通道注入間隙壁的電荷抓取層。因此，本發明的記憶胞可更有效率的進行編程動作，並縮短編程動作的時間。
再者，本發明記憶元件具有特殊形狀的閘極結構，閘極結構的側壁有複數個面，而設計閘極結構至少有側壁的二個表面相鄰於第二通道，用以形成較寬的間隙壁。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10: 記憶元件 11: N型井區 12, 14: 摻雜區 15: 隔離結構 16: 閘極介電層 18: 控制閘極層 19: 第一通道 20: 間隙壁 22, 26: 氧化矽層 24: 氮化矽層 29: 第二通道 39: 第三通道 300, 300a, 300c, 300d, 300e, 300f, 300g, 300h, 500, 500e: 記憶元件 310, 310a, 310d, 310e, 310f, 610: 井區 320, 340, 320a, 340a, 320c, 320d, 340d, 320e, 340e, 320f, 340f: 摻雜區 322, 342, 322d, 342d, 322e, 342e, 322f, 342f, 641, 652: 金屬電極 330, 330d, 330e, 330f, 630, 670: 間隙壁 332, 336, 632, 636, 672, 676: 氧化矽層 334, 634, 674: 氮化矽層 380, 660, 680: 閘極結構 380a, 380b, 410: 凸出部 380c, 380d, 411: 表面 382, 662, 682: 閘極介電層 384, 384d, 384e, 384f, 664, 684: 控制閘極層 386: 開口 391, 691: 第一通道 392, 692: 第二通道 393, 693: 第三通道 400, 622, 652: 延伸部 502, 502e, 702: 輔助電極 504, 704: 介電層 620, 640, 650: 摻雜區 694: 第三通道
第1圖為習知運用於非揮發性記憶體的記憶元件示意圖； 第2圖為習知記憶元件進行編程動作的偏壓示意圖； 第3A圖至第3F圖為本發明第一實施例非揮發性記憶體的記憶胞之製作流程上視圖與A-B方向的剖面圖； 第3G圖為第一實施例記憶胞進行各種動作時的偏壓示意圖； 第4A圖與第4B圖為根據第一實施例來修改的第一變化型記憶元件及其進行各種動作的偏壓示意圖； 第4C圖為根據第一實施例來修改的第二變化型記憶元件； 第4D圖為根據第一實施例來修改的第三變化型記憶元件； 第4E圖為根據第一實施例來修改的第四變化型記憶元件； 第4F圖為根據第一實施例來修改的第五變化型記憶元件； 第5A圖與第5B圖為本發明第二實施例非揮發性記憶體的記憶胞上視圖與A-B方向的剖面圖； 第5C圖為第二實施例記憶胞中的記憶元件進行各種動作時的偏壓示意圖； 第5D圖為N通道電晶體作為記憶元件並進行各種動作時的偏壓示意圖； 第5E圖為根據第二實施例來修改的第二變化型記憶元件； 第6A圖與第6B圖為本發明第三實施例非揮發性記憶體的記憶胞上視圖與A-B方向的剖面圖；以及 第7A圖與第7B圖為本發明第四實施例非揮發性記憶體的記憶胞上視圖與A-B方向的剖面圖。
300: 記憶元件 310: 井區 320, 340: 摻雜區 322, 342: 金屬電極 330: 間隙壁 332, 336: 氧化矽層 334: 氮化矽層 382: 閘極介電層 384: 控制閘極層 391: 第一通道 392: 第二通道 393: 第三通道

Claims (20)

  1. 一種非揮發性記憶體的記憶胞，該記憶胞具有一記憶元件，該記憶元件包括： 一井區； 一閘極結構，形成於該井區的一表面上，且該閘極結構包括至少一凸出部； 一間隙壁，圍繞於該閘極結構的一側壁，且該間隙壁接觸該井區的該表面，其中該間隙壁包括一第一部份與一第二部份；以及 一第一摻雜區與一第二摻雜區，形成於該井區的該表面下方，且該第一摻雜區與該第二摻雜區之間為一通道區域，該通道區域包括一第一通道與一第二通道； 其中，該閘極結構的該側壁包括複數個表面，且該至少一凸出部的一第一表面平行於該通道區域中的一通道長度方向； 其中，該第一通道位於該閘極結構下方，該第二通道位於該第一通道與該第二摻雜區域之間，且該第一部份的該間隙壁位於該第二通道上方； 其中，於一編程動作時，複數個載子經由該第二通道注入該第一部份的該間隙壁中的一電荷抓取層。
  2. 如請求項1所述之非揮發性記憶體的記憶胞，其中該通道區域更包括一第三通道，該第三通道位於該第一通道與該第一摻雜區之間，該第二部份的該間隙壁位於該第三通道上方，且該第二通道的長度大於該第三通道的長度。
  3. 如請求項1所述之非揮發性記憶體的記憶胞，其中該第一部份的該間隙壁圍繞於該至少一凸出部，該第一部份的該間隙壁具有一第一寬度，該第二部份的該間隙壁具有一第二寬度，該第一寬度大於該第二寬度，且該第一寬度小於等於三倍的該第二寬度。
  4. 如請求項1所述之非揮發性記憶體的記憶胞，其中該間隙壁包括一第一氧化矽層、一氮化矽層與一第二氧化矽層，該第一氧化矽層接觸於該井區的該表面以及該閘極結構的該側壁，該第一氧化矽層位於該第二通道上方，該氮化矽層覆蓋於該第一氧化矽層，該第二氧化矽層覆蓋於該氮化矽層，且該氮化矽層為該電荷抓取層。
  5. 如請求項1所述之非揮發性記憶體的記憶胞，其中該閘極結構的該側壁具有二個表面相鄰於該第二通道。
  6. 如請求項1所述之非揮發性記憶體的記憶胞，其中該記憶元件更包括:一輔助電極與一介電層，該輔助電極位於該第一部份的該間隙壁上方，且該介電層位於該輔助電極與該第一部份的該間隙壁之間。
  7. 如請求項6所述之非揮發性記憶體的記憶胞，其中該輔助電極接觸於該閘極結構上的一控制閘極層。
  8. 如請求項1所述之非揮發性記憶體的記憶胞，其中該記憶元件更包括:一輔助電極接觸於該第一部份的該間隙壁。
  9. 如請求項8所述之非揮發性記憶體的記憶胞，其中該輔助電極接觸於該閘極結構上的一控制閘極層。
  10. 如請求項1所述之非揮發性記憶體的記憶胞，其中該閘極結構包括一第一凸出部與一第二凸出部，該第一凸出部的一表面與該第二凸出部的一表面為面對面並定義出該閘極結構的一開口，且該第一部份的該間隙壁接觸於該第一凸出部的該表面與該第二凸出部的該表面。
  11. 一種非揮發性記憶體的記憶胞，該記憶胞包括： 一記憶元件，包括：一井區、一第一閘極結構、一第一間隙壁、一第一摻雜區與一第二摻雜區；該第一閘極結構形成於該井區的一表面上，且該第一閘極結構包括至少一凸出部；該第一間隙壁圍繞於該第一閘極結構的一側壁，該第一間隙壁接觸該井區的該表面，且該第一間隙壁包括一第一部份與一第二部份；該第一摻雜區與該第二摻雜區形成於該井區的該表面下方，且該第一摻雜區與該第二摻雜區之間為一通道區域，該通道區域包括一第一通道與一第二通道；該第一閘極結構的該側壁包括複數個表面，且該至少一凸出部的一第一表面平行於該通道區域中的一通道長度方向；該第一通道位於該第一閘極結構下方，該第二通道位於該第一通道與該第二摻雜區域之間，該第一部份的該第一間隙壁位於該第二通道上方；以及 一選擇電晶體，包括：該井區、一第二閘極結構、一第二間隙壁與一第三摻雜區；該第二閘極結構形成於該井區的該表面上；該第二間隙壁圍繞於該第二閘極結構的一側壁，且該第二間隙壁接觸該井區的該表面；該第三摻雜區形成於該井區的該表面下方；該第一摻雜區與該第三摻雜區之間為一第四通道，且該第四通道位於該第二閘極結構下方； 其中，於一編程動作時，複數個載子經由該記憶元件的該第二通道注入該第一部份的該第一間隙壁中的一電荷抓取層。
  12. 如請求項11所述之非揮發性記憶體的記憶胞，其中該通道區域更包括一第三通道，該第三通道位於該第一通道與該第一摻雜區之間，該第二部份的該間隙壁位於該第三通道上方，且該第二通道的長度大於該第三通道的長度。
  13. 如請求項11所述之非揮發性記憶體的記憶胞，其中該第一部份的該第一間隙壁圍繞於該至少一凸出部，該第一部份的第一該間隙壁具有一第一寬度，該第二部份的該第一間隙壁具有一第二寬度，該第一寬度大於該第二寬度，且該第一寬度小於等於三倍的該第二寬度。
  14. 如請求項11所述之非揮發性記憶體的記憶胞，其中該第一間隙壁包括一第一氧化矽層、一氮化矽層與一第二氧化矽層，該第一氧化矽層接觸於該井區的該表面以及該第一閘極結構的該側壁，該第一氧化矽層位於該第二通道上方，該氮化矽層覆蓋於該第一氧化矽層，該第二氧化矽層覆蓋於該氮化矽層，且該氮化矽層為該電荷抓取層。
  15. 如請求項11所述之非揮發性記憶體的記憶胞，其中該第一閘極結構的該側壁具有二個表面相鄰於該第二通道。
  16. 如請求項11所述之非揮發性記憶體的記憶胞，其中該記憶元件更包括:一輔助電極與一介電層，該輔助電極位於該第一部份的該第一間隙壁上方，且該介電層位於該輔助電極與該第一部份的該第一間隙壁之間。
  17. 如請求項16所述之非揮發性記憶體的記憶胞，其中該輔助電極接觸於該第一閘極結構上的一控制閘極層。
  18. 如請求項11所述之非揮發性記憶體的記憶胞，其中該記憶元件更包括:一輔助電極接觸於該第一部份的該第一間隙壁。
  19. 如請求項18所述之非揮發性記憶體的記憶胞，其中該輔助電極接觸於該第一閘極結構上的一控制閘極層。
  20. 如請求項11所述之非揮發性記憶體的記憶胞，其中該第一閘極結構包括一第一凸出部與一第二凸出部，該第一凸出部的一表面與該第二凸出部的一表面為面對面並定義出該第一閘極結構的一開口，且該第一部份的該第一間隙壁接觸於該第一凸出部的該表面與該第二凸出部的該表面。
TW110127693A 2020-09-15 2021-07-28 非揮發性記憶體的記憶胞 TWI761268B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063078343P 2020-09-15 2020-09-15
US63/078,343 2020-09-15
US17/381,468 US11877456B2 (en) 2020-09-15 2021-07-21 Memory cell of non-volatile memory
US17/381,468 2021-07-21

Publications (2)

Publication Number Publication Date
TW202213724A TW202213724A (zh) 2022-04-01
TWI761268B true TWI761268B (zh) 2022-04-11

Family

ID=80600981

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110127693A TWI761268B (zh) 2020-09-15 2021-07-28 非揮發性記憶體的記憶胞

Country Status (3)

Country Link
US (1) US11877456B2 (zh)
CN (1) CN114188419A (zh)
TW (1) TWI761268B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230207020A1 (en) * 2021-12-28 2023-06-29 Winbond Electronics Corp. Writing method of flash memory and memory storage device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI421951B (zh) * 2009-11-18 2014-01-01 Micrel Inc 以不對稱間隔物作為閘極之橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體
US8643090B2 (en) * 2009-03-23 2014-02-04 Infineon Technologies Ag Semiconductor devices and methods for manufacturing a semiconductor device
US20180212042A1 (en) * 2013-01-11 2018-07-26 Stmicroelectronics S.R.L. Ldmos power semiconductor device and manufacturing method of the same
US20180212041A1 (en) * 2016-05-06 2018-07-26 Silicet, LLC Devices and methods for a power transistor having a schottky or schottky-like contact

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100409428C (zh) * 2005-04-28 2008-08-06 旺宏电子股份有限公司 非易失性存储器及其制造方法以及操作方法
TWI311796B (en) * 2005-11-17 2009-07-01 Ememory Technology Inc Semiconductor device and manufacturing method thereof
TWI287868B (en) 2005-11-17 2007-10-01 Ememory Technology Inc Single-poly non-volatile memory device
TWI333691B (en) 2006-05-23 2010-11-21 Ememory Technology Inc Nonvolatile memory with twin gate and method of operating the same
TWI406397B (zh) 2008-11-12 2013-08-21 Ememory Technology Inc 非揮發性記憶體
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9966141B2 (en) 2016-02-19 2018-05-08 Nscore, Inc. Nonvolatile memory cell employing hot carrier effect for data storage
US11245004B2 (en) 2019-12-11 2022-02-08 Ememory Technology Inc. Memory cell with isolated well region and associated non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643090B2 (en) * 2009-03-23 2014-02-04 Infineon Technologies Ag Semiconductor devices and methods for manufacturing a semiconductor device
TWI421951B (zh) * 2009-11-18 2014-01-01 Micrel Inc 以不對稱間隔物作為閘極之橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體
US20180212042A1 (en) * 2013-01-11 2018-07-26 Stmicroelectronics S.R.L. Ldmos power semiconductor device and manufacturing method of the same
US20180212041A1 (en) * 2016-05-06 2018-07-26 Silicet, LLC Devices and methods for a power transistor having a schottky or schottky-like contact

Also Published As

Publication number Publication date
US11877456B2 (en) 2024-01-16
US20220085038A1 (en) 2022-03-17
TW202213724A (zh) 2022-04-01
CN114188419A (zh) 2022-03-15

Similar Documents

Publication Publication Date Title
US8466505B2 (en) Multi-level flash memory cell capable of fast programming
US7075144B2 (en) Non-volatile memory device
JP3951443B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP5149539B2 (ja) 半導体装置
JP4923318B2 (ja) 不揮発性半導体記憶装置およびその動作方法
US7259984B2 (en) Multibit metal nanocrystal memories and fabrication
US7046556B2 (en) Twin insulator charge storage device operation and its fabrication method
US20090101961A1 (en) Memory devices with split gate and blocking layer
US7407857B2 (en) Method of making a scalable flash EEPROM memory cell with notched floating gate and graded source region
US6222766B1 (en) EEPROM memory cell and method of fabricating the same
KR100745766B1 (ko) 네 개의 스토리지 노드막을 구비하는 비휘발성 메모리 소자및 그 동작 방법
US7292478B2 (en) Non-volatile memory including charge-trapping layer, and operation and fabrication of the same
TW201826500A (zh) 半導體裝置
US7652320B2 (en) Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof
US20090184359A1 (en) Split-gate non-volatile memory devices having nitride tunneling layers
US8081515B2 (en) Trench monos memory cell and array
KR100995720B1 (ko) 비휘발성 반도체 기억 장치를 구동하기 위한 방법
KR100546691B1 (ko) 플래시 메모리 소자 및 그의 제조 방법과 프로그래밍/소거방법
TWI761268B (zh) 非揮發性記憶體的記憶胞
KR20040031655A (ko) 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법
US6735124B1 (en) Flash memory device having four-bit cells
US11621335B2 (en) Method of making split-gate non-volatile memory cells with erase gates disposed over word line gates
US7135737B2 (en) Non-volatile flash memory device
KR20110068769A (ko) 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법
US20090096013A1 (en) Non-volatile memory devices with charge storage regions