KR20110068769A - 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법 Download PDF

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KR20110068769A
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Abstract

실시예에 따른 플래시 메모리 소자의 제조 방법은 기판의 셀 영역 위에 소정 거리 이격된 제1절연층과 제2절연층을 형성하고, 상기 제1절연층과 상기 제2절연층 위에 각각 제1게이트와 제2게이트를 형성하는 단계; 상기 제1게이트 및 상기 제2게이트 양측벽과 상기 기판 일부 위에 각각 제3절연층 및 제4절연층을 형성하고, 상기 제3절연층 및 상기 제4절연층 위에 각각 제3게이트와 제4게이트를 형성하며, 상기 기판의 주변 영역 일부 위에 제5절연층과 제5게이트를 형성하는 단계; 상기 제1게이트와 상기 제2게이트 사이의 상기 제3절연층, 상기 제4절연층, 상기 제3게이트, 상기 제4게이트를 제거하는 단계; 상기 제3게이트, 상기 제1게이트, 상기 제2게이트, 상기 제4게이트 옆에 각각 제1스페이서, 제2스페이서, 제3스페이서, 제4스페이서를 형성하고, 상기 제5게이트 양측에 제5스페이서를 형성하는 단계; 및 상기 제1스페이서 및 상기 제4스페이서 옆의 상기 셀 영역 일부에 각각 제1드레인 영역 및 제2드레인 영역을 형성하고, 상기 제2스페이서 및 상기 제3스페이서 사이의 상기 셀 영역 일부에 공통소스영역을 형성하며, 상기 제5스페이서 양측에 각각 소스 영역 및 제3드레인 영역을 형성하는 단계를 포함한다.

Description

플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법{Flash memory device and method for manufacturing Flash memory device}
실시예는 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
플래시 메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있으며, 이러한 SONOS 메모리소자는 패턴 형성을 위한 많은 마스크를 이용하여 진행되어 형성된다.
SONOS 메모리 소자의 절연층(가령, 질화막)에 주입된 전하는 실리콘 기판에 댕글링 본딩(dangling bonding)되어 포획(trap)된다. 쓰기(program) 동작시 전자가 주입되고, 삭제(erase) 동작시 홀이 주입되는데, 기판에서 절연층으로 주입되는 경우 홀의 에너지 장벽이 전자보다 높다. 따라서, SONOS 메모리 소자의 경우 삭제 동작의 효율이 낮고 이는 메모리 셀의 중요한 특성 중의 하나이다.
삭제 동작은 크게 FN 터널링 방식, BTBT(band-to-band-tunneling) hot hole injcetion 방식이 있는데, 이들은 프로그램 방식의 종류에 따라 결정된다.
첫째, FN 터널링 방식의 쓰기 동작의 경우, 채널 전체에 결쳐 전자가 분포되므로 이를 소거하가 위해서는 삭제 동작 역시 FN 터널링 방식으로 이루어져야 한다. 이 경우, 삭제가 잘 이루어지기 위해 터널 옥사이드의 두께가 약 20~30 Å 정도로 얇게 형성되어야 하는데, 이는 전자의 유지(retention) 특성을 저하시킨다. 그러나, 터널 옥사이드의 두께를 증가시키거나, 삭제 시의 전압을 높이거나, 삭제 시간을 늘리는 경우 게이트로부터 절연층으로 전자가 유입되는 백-터널링(back-tunneling) 현상이 발생된다.
둘째, CHE(Channel hot electron) 방식의 쓰기 동작의 경우, 전자는 게이트 및 게이트 측면의 이온주입영역에 분포되므로, 삭제 동작은 BTBT-Hot hole injection 방식으로 이루어진다. 이 경우, 이온주입영역에서의 전자 및 전하의 분포가 셀 특성을 결정하는 중요 요인이 되므로 이온주입영역의 졍선(junction) 구조 및 동작 전압의 인가 조건이 매우 중요하다고 볼 수 있다.
한편, 전하는 이온주입영역으로부터 약 100nm 이내에 분포되므로 이 분포 영역을 초과하는 절연층 영역은 불필요하며, 삭제 전압을 증가시키고 셀 전류를 낮추는 요인이 된다. 이에 따라 불필요한 측단을 제거하여 절연층의 길이를 감소시키거나 선택/메모리 게이트를 두 부분으로 나누어 절연층의 중간 부분이 짧게 자가 정렬(self align)되도록 하는 기술이 제안되고 있다.
그러나, 전자의 경우 포토공정의 CD와 제거 영역의 정의(defien)가 힘드므로 셀특성이 칩마다 상이해지는 문제점이 있고, 후자의 경우 공정이 복잡하고 셀 특성이 저하되는 문제점이 있다.
또한, 선택 게이트를 형성하고, 선택 게이트 옆에 "L"자형의 절연층을 형성한 후 메모리 게이트를 형성하는 경우, SSI(Source Side Injection) 방식으로 전자가 절연층에 주입되면 절연층의 모서리 부분에 포획된 전자가 소거되지 않으므로 지속(eneurance) 특성을 저하시키는 원인이 된다.
실시예는 홀, 짝의 셀 특성을 갖지 않으며, 다양한 셀 어레이를 구성할 수 있으며, 동작 전압의 인가 방식이 효율적으로 이루어질 수 있고, 셀 어레이 동작시 발생되는 스트레스 및 디스터번스(distrubance)와 같은 영향을 배제할 수 있는 플래시 메모리 소자를 제공한다.
또한, 실시예는 SONOS구조의 플래시 메모리를 형성할 때, 공정 마스크의 수를 줄여 공정을 간소화시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 기판의 셀 영역 위에 소정 거리 이격된 제1절연층과 제2절연층을 형성하고, 상기 제1절연층과 상기 제2절연층 위에 각각 제1게이트와 제2게이트를 형성하는 단계; 상기 제1게이트 및 상기 제2게이트 양측벽과 상기 기판 일부 위에 각각 제3절연층 및 제4절연층을 형성하고, 상기 제3절연층 및 상기 제4절연층 위에 각각 제3게이트와 제4게이트를 형성하며, 상기 기판의 주변 영역 일부 위에 제5절연층과 제5게이트를 형성하는 단계; 상기 제1게이트와 상기 제2게이트 사이의 상기 제3절연층, 상기 제4절연층, 상기 제3게이트, 상기 제4게이트를 제거하는 단계; 상기 제3게이트, 상기 제1게이트, 상기 제2게이트, 상기 제4게이트 옆에 각각 제1스페이서, 제2스페이서, 제3스페이서, 제4스페이서를 형성하고, 상기 제5게이트 양측에 제5스페이서를 형성하는 단계; 및 상기 제1스페이서 및 상기 제4스페이서 옆의 상기 셀 영역 일부에 각각 제1드레인 영역 및 제2드레인 영역을 형성하고, 상기 제2스페이서 및 상기 제3스페이서 사이의 상기 셀 영역 일부에 공통소스영역을 형성하며, 상기 제5스페이서 양측에 각각 소스 영역 및 제3드레인 영역을 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자는 기판의 셀 영역에 형성된 제1게이트 및 제2게이트, 상기 기판의 주변 영역에 형성된 제5게이트; 상기 제1게이트, 상기 제2게이트 및 상기 제5게이트 밑에 각각 형성된 제1절연층, 제2절연층 및 제5절연층; 대향하지 않는 상기 제1게이트 및 상기 제2게이트의 일측면 및 상기 일측면 옆의 상기 기판 일부 위에 각각 형성된 제3절연층 및 제4절연층; 상기 제3절연층 및 상기 제4절연층 위에 각각 형성된 제3게이트 및 제4게이트; 상기 제3게이트, 상기 제1게이트, 상기 제2게이트 및 상기 제4게이트 측면 일부에 각각 형성된 제1스페이서, 제2스페이서, 제3스페이서 및 제4스페이서; 상기 제5게이트 양측에 형성된 제5스페이서; 상기 제2스페이서와 상기 제3스페이서 사이의 상기 기판에 형성된 공통소스 영역; 상기 제1스페이서 및 상기 제4스페이서 일측의 상기 기판에 각각 형성된 제1드레인 영역 및 제2드레인 영역; 및 상기 제5스페이서 양측의 상기 기판에 각각 형성된 소스 영역 및 제3드레인 영역을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 기판의 셀 영역 위에 제1절연층을 형성하고, 상기 제1절연층 위에 제1게이트를 형성하는 단계; 상기 제1게이트 일측벽과 상기 기판 일부 위에 제3절연층을 형성하고, 상기 제3절연층 위에 제3게이트를 형성하는 단계; 상기 제1게이트 타측의 상기 셀 영역에 공통소스 영역을 형성하는 단계; 및 상기 제3게이트 옆의 상기 셀 영역 일부에 제1드레인 영역을 형성하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자는 기판의 셀 영역에 형성된 제1게이트; 상기 제1게이트 밑에 형성된 제1절연층; 상기 제1게이트 일측의 상기 기판에 형성된 공통소스 영역; 상기 제1게이트 타측면 및 상기 타측면 옆의 상기 기판 일부 위에 형성된 제3절연층; 상기 제3절연층 위에 형성된 제3게이트; 및 상기 제3게이트 일측의 상기 기판에 형성된 제1드레인 영역을 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 실시예에 따른 플래시 메모리 소자는 2개의 워드라인 및 1개의 비트라인 구조의 단위셀을 이루는 새로운 개념의 소자로서, 홀, 짝의 셀 특성을 갖지 않으며, 새롭고 다양한 셀 어레이를 구성할 수 있다.
둘째, 메모리 게이트 하부의 ONO막 형성시, 주변 영역의 ONO막을 제거하지 않고, 메모리 게이트인 폴리실리콘 패턴을 형성을 위한 식각공정시 주변 영역의 ONO막도 함께 제거되므로, 마스크의 수를 줄일 수 있다. 따라서, 공정을 간소화할 수 있다.
셋째, 따라서 동작 전압의 인가 방식이 효율적으로 이루어질 수 있다. 또한, 셀 어레이 동작시 발생되는 스트레스 및 디스터번스(distrubance)와 같은 영향을 배제할 수 있으므로 셀 어레이의 동작이 안정적으로 이루어질 수 있는 효과가 있다.
넷째, CHE(Channel hot electron) 방식의 쓰기 동작 및 BTBT-Hot hole injection 방식의 삭제 동작의 경우, 전하의 분포를 고려하여 선택 게이트, 메모리 게이트, 게이트 절연층 및 이온주입영역의 정션 구조와 인가 전압 조건을 최적화함으로써 셀특성을 향상시킬 수 있다.
다섯째, 포획층(trap layer)으로 기능되는 절연층을 일자 형태로 형성함으로써, 삭제 동작 시 절연층에 포획된 전자를 완전히 소거시킬 수 있다. 따라서, 절연층 영역을 용이하게 정의할 수 있고, 최소화된 공정을 통하여 지속(eneurance) 특성과 같은 셀 특성을 향상시킬 수 있다.
도 1은 실시예에 따른 제1웰 및 제2웰이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 2는 실시예에 따른 제1폴리실리콘막이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 3은 실시예에 따른 제1게이트 및 제2게이트가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 4는 실시예에 따른 제2폴리실리콘막이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 5는 실시예에 따른 제3게이트 내지 제5게이트가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 6은 실시예에 따른 제1게이트와 제2게이트 사이의 제3절연층, 제4절연층, 제3게이트 및 제4게이트가 제거된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 7은 실시예에 따른 공통소스 영역이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 8은 실시예에 따른 LDD 영역이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 9는 실시예에 따른 제1스페이서 내지 제5스페이서가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 10은 실시예에 따른 실리사이드층이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
도 11은 실시예에 따른 층간 절연층이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시예에 따른 제1웰(12) 및 제2웰(14)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
우선, 도 1에 도시된 바와 같이, 셀 영역(cell area)과 주변 영역(peripheral area)을 포함하는 반도체 기판(10)에 소자분리막(미도시)을 형성하여 활성 영역(active area)을 정의한다.
그리고, 상기 반도체 기판(10)에 제1이온주입 공정을 진행하여 상기 셀 영역에 제1웰(12)을 형성하고, 제2이온주입 공정을 진행하여 상기 주변 영역에 제2웰(14)을 형성한다.
이때, 상기 제1이온주입 공정 및 제2이온주입 공정은 여러 스텝의 마스크를 이용하여 진행될 수 있는데, 이는 게이트에서 사용되는 전압 값에 따라 이온주입 농도와 이온의 종류가 다르기 때문에, 마스크를 이용하여 각각의 게이트에 따라 이온주입을 할 수 있다.
상기 제1웰(12)은 고전압(high voltage)을 사용하는 게이트가 형성될 영역의 웰일 수 있다.
도 2는 실시예에 따른 제1폴리실리콘막(30)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
이어서, 도 2에 도시된 바와 같이, 상기 제1웰(12) 및 상기 제2웰(14)이 형성된 상기 반도체 기판(10) 상에 제1산화막(21), 제1질화막(22) 및 제2산화막(23)으로 이루어진 ONO막(Oxide-Nitride-Oxide), 제1폴리실리콘막(30)을 형성한다.
그리고 상기 제1폴리실리콘막(30) 위에 제1게이트와 제2게이트 영역을 정의하는 제1포토레지스트 패턴(P1)이 형성된다.
이때, 상기 제1산화막(21), 상기 제1질화막(22), 상기 제2산화막(23), 상기 제1폴리실리콘막(30)은 상기 셀 영역과 상기 주변 영역 모두에 형성될 수 있다.
참고로, 상기 제1산화막(21) 및 제2산화막(23)은 유전상수(k)가 약 4인 SiO2 또는 유전상수가 4보다 큰 HfO2, ZrO2, HfSixOy(x, y는 자연수)등의 고유전상수(high-k)를 사용할 수 있다.
또한, 이후 트랩층이 되는 상기 제1질화막(22) 대신 메탈 나노크리스탈(metal nano-crystal) 또는 Ge, Si 등의 나노 크리스탈을 사용할 수 있다.
도 3은 실시예에 따른 제1게이트(31) 및 제2게이트(32)가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
그리고, 상기 제1포토레지스트 패턴(P1)을 마스크로 제1식각공정을 진행하여, 셀 영역의 상기 반도체 기판(10)에 제1절연층(24), 제1게이트(31), 제2절연층(25) 및 제2게이트(32)를 형성한다.
이후, 상기 제1포토레지스트 패턴(P1)은 제거된다.
상기 제1절연층(24)과 상기 제2절연층(25)은 각각 상기 제1식각공정을 통하여 형성된 제1산화막 패턴(21a, 21b), 제1질화막 패턴(22a, 22b), 제2산화막 패턴(23a, 23b)을 포함하여 ONO 구조로 형성된다.
상기 제1게이트(31)와 상기 제2게이트(32)는 상기 제1폴리실리콘막(30) 패턴으로 이루어지며, 실시예에 따른 플래시 메모리 소자의 메모리 게이트로 기능될 수 있다.
따라서, 상기 제1절연층(24)과 상기 제1게이트(31), 그리고 상기 제2절연층(25)과 상기 제2게이트(32)는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이룰 수 있다.
또한, 상기 제1게이트(31), 상기 제2게이트(32)에 대하여 고온 열처리 공정이 수행되는데, 이렇게 메모리 게이트에 대한 열처리 공정이 먼저 진행됨으로써 이후의 이온주입공정에 영향이 미치는 현상을 배제할 수 있다.
이때, 상기 주변 영역에 형성된 상기 제1산화막(21), 상기 제1질화막(22) 및 상기 제2산화막(23), 상기 제1폴리실리콘막(30)은 상기 제1식각공정으로 모두 제거될 수 있다.
다음으로, 상기 제1절연층(24), 상기 제1게이트(31), 상기 제2절연층(25), 상기 제2게이트(32)를 포함한 상기 반도체 기판(10) 위에 제3산화막(40)을 형성하고, 상기 셀 영역의 상기 반도체 기판(10) 위에 제2포토레지스트 패턴(P2)을 형성한다.
상기 제2포토레지스트 패턴(P2)을 식각 마스크로 하여 제2식각 공정을 진행하여 상기 주변 영역에 형성된 상기 제3산화막(40)을 제거하고, 상기 주변 영역의 상기 반도체 기판(10) 위에 제4산화막(42)을 형성한다.
상기 제4산화막(42)은 상기 제3산화막(40) 보다 얇은 두께로 형성될 수 있다.
이후, 상기 제2포토레지스트 패턴(P2)은 제거된다.
후속 공정을 통하여, 상기 제3산화막(40)은 고전압(HV: High Voltage) 트랜지스터를 위한 게이트 절연층이 되고, 상기 제4산화막(42)은 저전압(LV: Low Voltage) 트랜지스터를 위한 게이트 절연층이 된다(도 5 참조).
예를 들어, 상기 제3산화막(40)은 HTO(High Temperature Oxide) 공정을 통하여 두껍게 형성될 수 있으며, 이후 셀렉트 게이트(제3게이트 및 제4게이트)가 형성될 때 메모리 게이트(제1게이트(31) 및 제2 게이트(32))를 보호하는 기능을 한다.
또한, 상기 제3산화막(40)을 통하여 상기 셀렉트 게이트 및 상기 메모리 게이트는 동시에 고전압(High Voltage)을 인가받을 수 있다.
도 4는 실시예에 따른 제2폴리실리콘막(45)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
다음으로, 상기 제3산화막(40)과 상기 제4산화막(42) 위에 제2폴리실리콘막(45)을 형성하고, 상기 주변 영역의 제5게이트 영역을 정의하는 제3포토레지스트 패턴(P3)이 형성된다.
도 5는 실시예에 따른 제3게이트(45a) 내지 제5게이트(45c)가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
이어서, 제3식각 공정을 진행하여 상기 제1게이트(31)와 상기 제1절연층(24) 양측벽 및 상기 제1게이트(31) 옆의 상기 반도체 기판(10) 일부 위에 상기 제3산화막(40) 패턴으로 이루어지는 제3절연층(40a)을 "L"자 형태로 형성한다.
또한, 상기 제3식각 공정을 진행하여 상기 제2게이트(32)와 상기 제2절연층(25) 양측벽 및 상기 제2게이트(32) 옆의 상기 반도체 기판(10) 일부 위에 상기 제3산화막(40) 패턴으로 이루어지는 제4절연층(40b)을 "L"자 형태로 형성한다.
이때, 상기 제3절연층(40a)과 상기 제4절연층(40b) 위에 각각 상기 제2폴리실리콘막(45) 패턴으로 이루어지는 제3게이트(45a)와 제4게이트(45b)를 형성한다.
또한, 상기 제3식각 공정을 통하여, 상기 주변 영역의 상기 반도체 기판(10) 위에 상기 제4산화막(42) 패턴으로 이루어지는 제5절연층(42a)을 형성하고, 그 위에 상기 제2폴리실리콘막(45) 패턴으로 이루어지는 제5게이트(45c)를 형성한다.
이후, 상기 제3포토레지스트 패턴(P3)은 제거된다.
즉, 상기 제3식각 공정은 상기 셀 영역에 대해서는 블랑킷 방식으로 진행되고, 상기 주변 영역에 대해서는 상기 제3포토레지스트 패턴(P3)을 식각 마스크로 하여 진행될 수 있다.
도 6은 실시예에 따른 제1게이트(31)와 제2게이트(32) 사이의 제3절연층(40a), 제4절연층(40b), 제3게이트(45a) 및 제4게이트(45b)가 제거된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
다음으로, 상기 제1게이트(31)와 상기 제2게이트(32) 사이의 영역을 개방시키는 제4포토레지스트 패턴(P4)을 형성하고, 제4식각 공정을 진행한다.
따라서, 상기 제1게이트(31)와 상기 제2게이트(32) 사이의 상기 제3절연층(40a), 상기 제4절연층(40b), 상기 제3게이트(45a) 및 상기 제4게이트(45b)가 제거될 수 있다.
이때 잔존된 상기 제3게이트(45a)와 상기 제4게이트(45b)는 각각 선택 게이트(select gate)로 기능될 수 있다.
도 7은 실시예에 따른 소스측 LDD 영역(50)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
이후, 상기 제4포토레지스트 패턴(P4)과 상기 제1게이트(31) 및 상기 제2게이트(32)를 마스크로 하여 제3이온주입 공정을 진행한다.
따라서, 상기 제1게이트(31)와 상기 제2게이트(32) 사이의 상기 반도체 기판(10) 상측 일부에 소스측 LDD(Lightly Doped Drain) 영역(50)이 형성될 수 있다.
이후, 상기 제4포토레지스트 패턴(P4)은 제거된다.
도 8은 실시예에 따른 LDD 영역(51)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
도 8을 참조하면, 상기 소스측 LDD 영역(50)이 형성되면, 상기 제1게이트(31), 상기 제2게이트(32) 및 상기 소스측 LDD 영역(50)을 덮는 제5포토레지스트 패턴(P5)을 형성하고, 제4이온주입 공정을 진행한다.
따라서, 상기 제3게이트(45a) 옆의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부, 상기 제4게이트(45b) 옆의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부, 그리고 상기 제5게이트(45c) 양측의 상기 주변 영역의 상기 반도체 기판(10) 상측 일부에 각각 드레인측 LDD(Lighty Doped Drain) 영역(51)이 형성된다.
이후, 상기 제5포토레지스트 패턴(P5)은 제거된다.
도 9는 실시예에 따른 제1스페이서(61) 내지 제5스페이서(65)가 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
도 9를 참조하면, 상기 반도체 기판(10)의 셀 영역과 주변 영역 모두에 산화막, 질화막, 산화막을 차례로 적층하고, 제5식각 공정을 블랑킷(blanket) 방식으로진행한다.
따라서, 상기 제3게이트(45a) 옆에 제1스페이서(61)가 형성되고, 상기 제1게이트(31) 옆에 제2스페이서(62)가 형성되며, 상기 제2게이트(32) 옆에 제3스페이서(63)가 형성되고, 상기 제4게이트(45b) 옆에 제4스페이서(64)가 형성된다.
또한, 상기 제5게이트(45c) 양측벽에 제5스페이서(65)가 형성된다.
그외 나머지 영역의 산화막/질화막/산화막 층구조는 제거된다.
실시예에서 상기 스페이서들(61 내지 65)은 ONO(Oxide-Nitride-Oxide)의 구조로 형성되지만, 이에 한정되지 않고, ON(Oxide-Nitride)의 구조로 형성될 수 있다.
도 10은 실시예에 따른 실리사이드층(70)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
상기 제1스페이서(61) 내지 제5스페이서(65)가 형성되면, 제5이온주입 공정을 진행하여 상기 제1스페이서(61) 옆의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부에 제1드레인 영역(52)을 형성하고, 상기 제4스페이서(64) 옆의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부에 제2드레인 영역(54)을 형성한다.
또한, 상기 제2스페이서(62)와 제3스페이서(63) 사이의 상기 셀 영역의 상기 반도체 기판(10) 상측 일부에 공통소스영역(59)을 형성한다.
또한, 상기 제5스페이서(65) 일측의 상기 주변 영역의 상기 반도체 기판(10) 상측 일부에 소스 영역(56)을 형성하고, 상기 제5스페이서(65) 타측의 상기 주변 영역의 상기 반도체 기판(10) 상측 일부에 제3드레인 영역(58)을 형성한다.
이때, 제5이온주입 공정은 여러 스텝의 마스크를 이용하여 진행될 수 있는데, 이는 게이트의 종류에 따라 n형, p형 등의 이온주입을 다르게 진행하기 때문에, 마스크를 이용하여 각각의 게이트에 따라 이온주입을 할 수 있다.
그리고, 상기 제1스페이서(61)에 의하여 노출된 상기 제3게이트(45a), 상기 제4스페이서(64)에 의하여 노출된 상기 제4게이트(45b), 상기 제1게이트(31), 상기 제2게이트(32), 상기 제1드레인 영역(52), 상기 공통소스 영역(59), 상기 제2드레인 영역(54), 상기 소스 영역(56) 및 상기 제3드레인 영역(58) 위에 실리사이드(silicide)층(70)을 형성한다.
상기 실리사이드층(70)은 반도체 기판(10)에 타이타늄(Ti), 코발트(Co), 니켈(Ni) 등의 물질을 이용한 샐리사이드(salicide) 공정을 진행하여 형성될 수 있으며, 이후 콘택이 형성될 영역에 형성될 수 있다.
도 11은 실시예에 따른 층간 절연층(80)이 형성된 후의 플래시 메모리 소자의 형태를 개략적으로 도시한 측단면도이다.
도 11을 참조하면, 상기 반도체 구조물들을 포함한 상기 반도체 기판(10) 위에 층간 절연층(80)이 형성되고, 상기 층간 절연층(80) 상에 다수의 컨택(81 내지 87)이 형성된다.
제1컨택(81)은 상기 실리사이드층(70)을 통하여 상기 제1드레인 영역(52)과 연결되고, 제2컨택(82)은 상기 실리사이드층(70)을 통하여 상기 제2드레인 영역(54)과 연결된다.
또한, 제3컨택(83)은 공통 컨택으로서, 상기 제1스페이서(61)에 의하여 노출된 상기 제3게이트(45a) 및 상기 제1게이트(31)와 상기 실리사이드층(70)을 통하여 연결된다.
제4컨택(84) 역시 공통 컨택으로서, 상기 제4스페이서(64)에 의하여 노출된 상기 제4게이트(45b) 및 상기 제2게이트(32)와 상기 실리사이드층(70)을 통하여 연결된다.
제5컨택(85)은 상기 실리사이드층(70)을 통하여 상기 공통소스 영역(59)과 연결되고, 제6컨택(86)과 제7컨택(87)은 각각 상기 소스 영역(56) 및 상기 제3드레인 영역(58)과 상기 실리사이드층(70)을 통하여 연결된다.
이상에서 설명한 실시예에 따른 플래시 메모리 소자는 반도체 기판이 셀영역과 주변영역으로 구분되고, 상기 공통소스영역(59)을 기준으로 대칭되는 2개의 반도체 구조물이 형성되어 단위셀을 이루는 것으로 설명하였다.
그러나, 상기 셀영역의 하나의 반도체 구조물, 즉 상기 제1게이트(31), 상기 제1절연층(24), 상기 제3절연층(40a), 상기 제1스페이서(61), 상기 제2스페이서(62), 상기 드레인 영역(51), 상기 공통소스영역(59)이 하나의 단위셀을 이룰 수 있음은 물론이다.
이에 대하여 간단히 설명하면 다음과 같다.
상기 기판(10)의 셀 영역 위에 상기 제1웰(12)을 형성하고, 상기 제1웰(12) 위에 상기 제1절연층(24)을 형성한다. 또한, 상기 제1절연층(24) 위에 상기 제1게이트(31)를 형성한다.
상기 제1절연층(24)과 상기 제1게이트(31)는 도 1 내지 도 11을 참조하여 설명한 실시예와 유사하게 형성될 수 있다. 즉, 상기 셀 영역 위에 제1산화막(21), 제1질화막(22), 제2산화막(23) 및 제1폴리실리콘막(30)을 순차적으로 형성하고, 상기 제1게이트 영역을 정의하는 제1포토레지스트 패턴(P1)을 상기 셀 영역 위에 형성한다.
이어서, 제1식각공정을 통하여 상기 제1산화막 패턴(21a), 상기 제1질화막 패턴(22a), 상기 제2산화막 패턴(23a)으로 이루어지는 상기 제1절연층(24)을 형성하고, 상기 제1폴리실리콘막 패턴으로 이루어지는 상기 제1게이트(31)를 형성한다(도 2 및 도 3 참조).
이후, 상기 제1포토레지스트 패턴(P1)은 제거된다.
상기 제1게이트(31)가 형성되면, 상기 제1게이트(31) 일측벽과 상기 기판(10) 일부 위에 상기 제3절연층(40a)을 형성하고, 상기 제3절연층(40a) 위에 상기 제3게이트(45a)를 형성한다.
이때, 도 1 내지 도 11을 참조하여 설명한 실시예처럼, 상기 제1게이트(31) 양측벽과 상기 기판(10) 일부 위에 제3절연층(40a)을 형성하고, 상기 제3절연층(40a) 위에 제3게이트(45a)를 형성한다(도 5 참조).
이어서, 상기 제1게이트(31) 타측의 상기 제3절연층(40a) 및 상기 제3게이트(45a)를 제거함으로써, 상기 제3절연층(40a)은 상기 제1게이트(31) 일측벽과 상기 기판(10) 일부 위에만 형성될 수 있다(도 6 참조).
즉, 상기 제3게이트(45a)가 블랑킷 방식의 식각 공정을 통하여 제2폴리실리콘막 패턴으로 형성되고, 상기 제3절연층(40a)이 블랑킷 방식의 식각 공정을 통하여 제3산화막 패턴으로 이루어질 수 있다.
다음으로, 상기 셀 영역 위에 산화막, 질화막, 산화막을 차례로 적층하고, 이를 블랑킷 방식의 제5식각공정을 통하여 식각함으로써 상기 제3게이트(45a), 상기 제1게이트(31) 옆에 각각 상기 제1스페이서(61), 상기 제2스페이서(62)를 형성한다.
이후, 상기 제1게이트(31) 타측의 상기 셀 영역에 공통소스 영역(50)을 형성하고, 상기 제3게이트(45a) 옆의 상기 셀 영역 일부에 제1드레인 영역(51)을 형성한다.
이와 같은 단일 반도체 구조물 형태의 단위셀은 상기 제3게이트(45a)와 상기 제1게이트(31)가 공통 컨택(83)을 통하여 연결된 것을 특징으로 한다(도 11 참조).
한편, 도 1 내지 도 11을 참조하여 설명한 2개의 반도체 구조물이 단위셀을 이루는 플래시 메모리 소자는 셀 어레이를 구성하며, 전술한 대로 상기 제1게이트(31)는 메모리 게이트로 동작되고 상기 제3게이트(45a)는 선택 게이트로 동작되는데, 상기 제1게이트(31)와 상기 제3게이트(45a)는 상기 제3컨택(83)을 통하여 제(n) 워드라인(WL)과 연결됨으로써 셀 어레이를 구성한다.
상기 제2게이트(32)는 메모리 게이트로 동작되고 상기 제4게이트(45b)는 선택 게이트로 동작되는데, 상기 제2게이트(32)와 상기 제4게이트(45b)는 상기 제4컨택(84)을 통하여 제(n+1) 워드라인과 연결됨으로써 셀 어레이를 구성한다.
여기서, 상기 "n"은 정수로서, "1≤n≤상기 단위셀의 개수"이다.
상기 제1드레인 영역(52) 및 상기 제2드레인 영역(54)은 각각 상기 제1컨택(81) 및 상기 제2컨택(82)을 통하여 제(m) 비트라인(BL)과 연결된다.
여기서, 상기 "m"은 정수로서, "1≤m≤상기 비트라인의 개수"이다.
상기 공통소스 영역(50)은 상기 제5컨택(85)을 통하여 하나의 소스라인(SL)과 공통으로 연결되고, 상기 소스라인은 소정의 바이어스 전압이 인가된다.
일반적인 플래시 메모리 소자가 셀 어레이를 구성하는 경우, 소스에는 바이어스 전압이 인가되지 않는다. 그러나, 실시예에 따른 플래시 메모리 소자는 새로운 개념의 구조로서, 상기 공통소스 영역(50)에 바이어스 전압이 인가되는 것은 본원의 다양한 특징 중 하나이다.
이하, 실시예에 따른 플래시 메모리 소자의 셀 어레이가 쓰기, 삭제, 읽기로 동작되는 경우, 전압 인가 방식에 대하여 설명한다.
첫째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 쓰기(program) 동작을 위하여 어느 하나가 선택되는 경우.
(1) 선택된 메모리(Selected Memory Cell) 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가된다.
(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리(Unselected Memory Cell) 게이트의 워드라인에 소정의 양전압이 인가되고, 비트라인에 플로팅 상태 또는 소정의 양전압이 인가된다.
(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가된다.
(4) 상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인에 0V가 인가되고, 비트라인에 플로팅 상태 또는 소정의 양전압이 인가된다.
(5) 상기 소스라인에 소정의 양전압이 인가된다.
둘째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 삭제(erase) 동작을 위하여 어느 하나가 선택되는 경우.
(1) 선택된 메모리 게이트의 워드라인 및 소스라인에 각각 소정의 음전압 및 양전압이 인가된다.
(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인에 소정의 음전압이 인가되고 소스라인에 플로팅 상태 또는 0V가 인가된다.
(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0V가 인가되고 비트라인에 플로팅 상태 또는 0V가 인가된다.
(4) 상기 선택된 메모리 게이트와 소스라인을 공유하는 비선택 메모리 게이트의 워드라인에 0V가 인가되고, 비트라인에 플로팅 상태 또는 0V가 인가된다.
셋째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 읽기 동작을 위하여 어느 하나가 선택되는 경우.
(1) 선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압이 인가된다.
(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가된다.
(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V 및 소정의 양전압이 인가된다.
(4) 상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가된다.
(5) 상기 소스라인에 0V가 인가된다.
참고로, 실시예에 따른 셀 어레이가 쓰기/삭제/읽기로 동작되는 경우 상기 기판(100)에 인가되는 벌크(bulk) 전압은 0V일 수 있다.
이와 같이 전압이 인가되는 경우, 실시예에 따른 플래시 메모리 소자는 쓰기 동작시 CHE(Channel hot electron) 방식으로 동작되고, 삭제 동작시 BTBT(band-to-band-tunneling) induced hot hole 방식으로 동작되며, 읽기 동작시 리버스(reverse) 방식으로 동작된다.
또한, 실시예에 따른 플래시 메모리 소자는 쓰기 동작시 비트 단위로 이루어지고, 삭제 동작시 섹터 단위로 이루어지며, 읽기 동작시 랜덤 억세스 방식으로 이루어질 수 있다.
이와 같은 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 쓰기, 삭제, 읽기 동작을 위하여 어느 하나가 선택되는 경우의 전압 인가 방식을 테이블로 예시하면 다음과 같다.
메모리 게이트의 동작 종류 쓰기(program) 삭제(erase) 읽기(read)
동작 방식 Hot electron BTBT Hot Hole reverse
최소 동작 유닛 Bit Sector Random Access
Selected Cell Word Line(W/L) +6.0V -6.0V 3.3V
Source Line(S/L) +4.5V +6.0V 0V
Bit Line(B/L) 0V FL 0.8V
Un-selected Cell(Same Word Line) W/L +6.0V -6.0V 3.3V
S/L +4.5V FL or 0V 0V
B/L Floating(FL) or +4.5V option 0V
Un-selected
Cell(Same Bit
Line)		 W/L 0V 0V 0V
S/L +4.5V 0V 0V
B/L 0V FL or 0V 0.8V
Un-selected
Cell(No same
Bit/Word Line)		 W/L 0V 0V 0V
S/L +4.5V option 0V
B/L FL or +4.5V FL or 0V 0V
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응는 것으로 해석되어야 할 것이다.

Claims (29)

  1. 기판의 셀 영역 위에 소정 거리 이격된 제1절연층과 제2절연층을 형성하고, 상기 제1절연층과 상기 제2절연층 위에 각각 제1게이트와 제2게이트를 형성하는 단계;
    상기 제1게이트 및 상기 제2게이트 양측벽과 상기 기판 일부 위에 각각 제3절연층 및 제4절연층을 형성하고, 상기 제3절연층 및 상기 제4절연층 위에 각각 제3게이트와 제4게이트를 형성하며, 상기 기판의 주변 영역 일부 위에 제5절연층과 제5게이트를 형성하는 단계;
    상기 제1게이트와 상기 제2게이트 사이의 상기 제3절연층, 상기 제4절연층, 상기 제3게이트, 상기 제4게이트를 제거하는 단계;
    상기 제3게이트, 상기 제1게이트, 상기 제2게이트, 상기 제4게이트 옆에 각각 제1스페이서, 제2스페이서, 제3스페이서, 제4스페이서를 형성하고, 상기 제5게이트 양측에 제5스페이서를 형성하는 단계; 및
    상기 제1스페이서 및 상기 제4스페이서 옆의 상기 셀 영역 일부에 각각 제1드레인 영역 및 제2드레인 영역을 형성하고, 상기 제2스페이서 및 상기 제3스페이서 사이의 상기 셀 영역 일부에 공통소스영역을 형성하며, 상기 제5스페이서 양측에 각각 소스 영역 및 제3드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1절연층과 상기 제2절연층이 형성되기 전에 상기 셀 영역에 제1웰이 형성되고, 상기 주변 영역에 제2웰이 형성되는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제1게이트와 상기 제2게이트를 형성하는 단계는
    상기 셀 영역과 상기 주변 영역 위에 제1산화막, 제1질화막, 제2산화막 및 제1폴리실리콘막을 순차적으로 형성하는 단계;
    상기 제1게이트 및 상기 제2게이트 영역을 정의하는 제1포토레지스트 패턴을 상기 셀 영역 위에 형성하는 단계;
    제1식각공정을 통하여 상기 제1산화막 패턴, 상기 제1질화막 패턴, 상기 제2산화막 패턴으로 이루어지는 상기 제1절연층 및 상기 제2절연층을 형성하고, 상기 제1폴리실리콘막 패턴으로 이루어지는 상기 제1게이트 및 상기 제2게이트를 형성하는 단계; 및
    상기 제1포토레지스트 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제3게이트 내지 상기 제5게이트를 형성하는 단계는
    상기 제1게이트 및 상기 제2게이트를 포함한 상기 셀 영역 위에 제3산화막을 형성하는 단계;
    상기 셀 영역 위에 제2포토레지스트 패턴을 형성하고, 제2식각공정을 통하여 상기 주변 영역의 상기 제3산화막을 제거하는 단계;
    상기 주변 영역 위에 제4산화막을 형성하는 단계;
    상기 제2포토레지스트 패턴을 제거하는 단계;
    상기 제3산화막 및 상기 제4산화막 위에 제2폴리실리콘막을 형성하는 단계;
    제3식각공정을 통하여 상기 제3산화막 패턴으로 이루어지는 상기 제3절연층 및 상기 제4절연층을 형성하고, 상기 제2폴리실리콘막 패턴으로 이루어지는 상기 제3게이트 및 상기 제4게이트를 형성하며, 상기 제4산화막 패턴으로 이루어지는 상기 제5절연층 및 상기 제2폴리실리콘막 패턴으로 이루어지는 상기 제5게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제2폴리실리콘막을 형성한 후, 상기 주변 영역에 상기 제5게이트 영역을 정의하는 제3포토레지스트 패턴을 형성하는 단계를 포함하고,
    상기 제3식각공정은 상기 셀 영역에 대해서는 블랑킷 방식으로 진행되고, 상기 주변 영역에 대해서는 상기 제3포토레지스트 패턴을 마스크로 하여 진행되며,
    상기 제3식각공정 이후, 상기 제3포토레지스트 패턴은 제거되는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 상기 제1스페이서 내지 상기 제5스페이서를 형성하는 단계는
    상기 셀 영역 및 상기 주변 영역 위에 산화막, 질화막, 산화막 중 하나 이상의 막을 차례로 적층하는 단계; 및
    블랑킷 방식의 제5식각공정을 진행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1스페이서에 의하여 노출된 상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결되고, 상기 제4스페이서에 의하여 노출된 상기 제4게이트는 상기 제2게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1게이트와 상기 제2게이트 사이의 상기 제3절연층, 상기 제4절연층, 상기 제3게이트, 상기 제4게이트를 제거한 후,
    상기 제1게이트 및 상기 제2게이트 사이의 상기 셀 영역에 소스측 LDD 영역을 형성하는 단계; 및
    상기 제3게이트 및 상기 제4게이트 일측에 각각 드레인측 LDD 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  9. 기판의 셀 영역에 형성된 제1게이트 및 제2게이트, 상기 기판의 주변 영역에 형성된 제5게이트;
    상기 제1게이트, 상기 제2게이트 및 상기 제5게이트 밑에 각각 형성된 제1절연층, 제2절연층 및 제5절연층;
    대향하지 않는 상기 제1게이트 및 상기 제2게이트의 일측면 및 상기 일측면 옆의 상기 기판 일부 위에 각각 형성된 제3절연층 및 제4절연층;
    상기 제3절연층 및 상기 제4절연층 위에 각각 형성된 제3게이트 및 제4게이트;
    상기 제3게이트, 상기 제1게이트, 상기 제2게이트 및 상기 제4게이트 측면 일부에 각각 형성된 제1스페이서, 제2스페이서, 제3스페이서 및 제4스페이서;
    상기 제5게이트 양측에 형성된 제5스페이서;
    상기 제2스페이서와 상기 제3스페이서 사이의 상기 기판에 형성된 공통소스 영역;
    상기 제1스페이서 및 상기 제4스페이서 일측의 상기 기판에 각각 형성된 제1드레인 영역 및 제2드레인 영역; 및
    상기 제5스페이서 양측의 상기 기판에 각각 형성된 소스 영역 및 제3드레인 영역을 포함하는 플래시 메모리 소자.
  10. 제9항에 있어서,
    상기 셀 영역에 형성된 제1웰; 및
    상기 주변 영역에 형성된 제2웰을 포함하는 플래시 메모리 소자.
  11. 제9항에 있어서, 상기 제1절연층, 상기 제2절연층, 상기 제1스페이서 내지 상기 제5스페이서 중 하나 이상은 ONO(Oxide-Nitride-Oxide) 구조을 이루는 것을 특징으로 하는 플래시 메모리 소자.
  12. 제9항에 있어서,
    상기 제1스페이서에 의하여 노출된 상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결되고, 상기 제4스페이서에 의하여 노출된 상기 제4게이트는 상기 제2게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자.
  13. 기판의 셀 영역 위에 제1절연층을 형성하고, 상기 제1절연층 위에 제1게이트를 형성하는 단계;
    상기 제1게이트 일측벽과 상기 기판 일부 위에 제3절연층을 형성하고, 상기 제3절연층 위에 제3게이트를 형성하는 단계;
    상기 제1게이트 타측의 상기 셀 영역에 공통소스 영역을 형성하는 단계; 및
    상기 제3게이트 옆의 상기 셀 영역 일부에 제1드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제3게이트를 형성하는 단계는,
    상기 제1게이트 양측벽과 상기 기판 일부 위에 제3절연층을 형성하고, 상기 제3절연층 위에 제3게이트를 형성하는 단계; 및
    상기 제1게이트 타측의 상기 제3절연층 및 상기 제3게이트를 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 제1절연층이 형성되기 전에 상기 셀 영역에 제1웰이 형성되는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  16. 제13항에 있어서, 상기 제1게이트를 형성하는 단계는
    상기 셀 영역 위에 제1산화막, 제1질화막, 제2산화막 및 제1폴리실리콘막을 순차적으로 형성하는 단계;
    상기 제1게이트 영역을 정의하는 제1포토레지스트 패턴을 상기 셀 영역 위에 형성하는 단계;
    제1식각공정을 통하여 상기 제1산화막 패턴, 상기 제1질화막 패턴, 상기 제2산화막 패턴으로 이루어지는 상기 제1절연층을 형성하고, 상기 제1폴리실리콘막 패턴으로 이루어지는 상기 제1게이트를 형성하는 단계; 및
    상기 제1포토레지스트 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  17. 제13항에 있어서, 상기 제3게이트를 형성하는 단계는
    상기 제1게이트를 포함한 상기 셀 영역 위에 제3산화막을 형성하는 단계;
    상기 제3산화막 위에 제2폴리실리콘막을 형성하는 단계;
    블랑킷 방식의 제3식각공정을 통하여 상기 제3산화막 패턴으로 이루어지는 상기 제3절연층을 형성하고, 상기 제2폴리실리콘막 패턴으로 이루어지는 상기 제3게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  18. 제13항에 있어서,
    상기 제3게이트, 상기 제1게이트 옆에 각각 제1스페이서, 제2스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  19. 제13항에 있어서, 상기 제1스페이서, 상기 제2스페이서를 형성하는 단계는
    상기 셀 영역 위에 산화막, 질화막, 산화막 중 하나 이상의 막을 차례로 적층하는 단계; 및
    블랑킷 방식의 제5식각공정을 진행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  20. 제13항에 있어서,
    상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  21. 기판의 셀 영역에 형성된 제1게이트;
    상기 제1게이트 밑에 형성된 제1절연층;
    상기 제1게이트 일측의 상기 기판에 형성된 공통소스 영역;
    상기 제1게이트 타측면 및 상기 타측면 옆의 상기 기판 일부 위에 형성된 제3절연층;
    상기 제3절연층 위에 형성된 제3게이트; 및
    상기 제3게이트 일측의 상기 기판에 형성된 제1드레인 영역을 포함하는 플래시 메모리 소자.
  22. 제21항에 있어서,
    상기 제1게이트 및 상기 제3게이트 측면 일부에 각각 형성된 제1스페이서 및 제2스페이서를 포함하는 플래시 메모리 소자.
  23. 제21항에 있어서,
    상기 셀 영역에 형성된 제1웰을 포함하는 플래시 메모리 소자.
  24. 제21항에 있어서, 상기 제1절연층, 상기 제1스페이서, 상기 제2스페이서 중 하나 이상은 ONO(Oxide-Nitride-Oxide) 구조을 이루는 것을 특징으로 하는 플래시 메모리 소자.
  25. 제21항에 있어서,
    상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자.
  26. 제21항에 있어서, 플래시 메모리 소자가 셀 어레이의 단위셀인 경우,
    메모리 게이트로 동작되는 상기 제1게이트 및 선택 게이트로 동작되는 상기 제3게이트는 제(n) 워드라인과 연결되고,
    상기 제1드레인 영역은 제(m) 비트라인과 연결되고,
    상기 공통소스 영역은 하나의 소스라인과 공통으로 연결되고,
    상기 소스라인에 소정의 바이어스 전압이 인가되며,
    상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 하는 플래시 메모리 소자.
  27. 제26항에 있어서, 어느 하나의 메모리 게이트가 쓰기 동작을 위하여 선택되면,
    선택된 메모리(Selected Memory Cell) 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가되고,
    상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리(Unselected Memory Cell) 게이트의 워드라인에 소정의 양전압이 인가되고, 비트라인에 플로팅 상태 또는 소정의 양전압이 인가되며,
    상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가되고,
    상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인에 0V가 인가되고, 비트라인에 플로팅 상태 또는 소정의 양전압이 인가되며,
    상기 소스라인에 소정의 양전압이 인가되는 것을 특징으로 하는 플래시 메모리 소자.
  28. 제26항에 있어서, 어느 하나의 메모리 게이트가 삭제 동작을 위하여 선택되면,
    선택된 메모리 게이트의 워드라인 및 소스라인에 각각 소정의 음전압 및 양전압이 인가되고,
    상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인에 소정의 음전압이 인가되고 소스라인에 플로팅 상태 또는 0V가 인가되며,
    상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0V가 인가되고 비트라인에 플로팅 상태 또는 0V가 인가되며,
    상기 선택된 메모리 게이트와 소스라인을 공유하는 비선택 메모리 게이트의 워드라인에 0V가 인가되고, 비트라인에 플로팅 상태 또는 0V가 인가되는 것을 특징으로 하는 플래시 메모리 소자.
  29. 제26항에 있어서, 어느 하나의 메모리 게이트가 읽기 동작을 위하여 선택되면,
    선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압이 인가되고,
    상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가되고,
    상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V 및 소정의 양전압이 인가되고,
    상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가되고,
    상기 소스라인에 0V가 인가되는 것을 특징으로 하는 플래시 메모리 소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140081390A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR20150026781A (ko) * 2013-08-29 2015-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 플래시 메모리 구조물 및 이의 형성 방법
CN110875333A (zh) * 2018-08-29 2020-03-10 台湾积体电路制造股份有限公司 存储器结构、集成芯片和形成存储器结构的方法
KR20200026668A (ko) * 2018-08-29 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 임베디드 강유전체 메모리 셀

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140081390A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR20150026781A (ko) * 2013-08-29 2015-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 플래시 메모리 구조물 및 이의 형성 방법
US9564448B2 (en) 2013-08-29 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure
US9859295B2 (en) 2013-08-29 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming flash memory structure
US10355011B2 (en) 2013-08-29 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming flash memory structure
US10825825B2 (en) 2013-08-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure
CN110875333A (zh) * 2018-08-29 2020-03-10 台湾积体电路制造股份有限公司 存储器结构、集成芯片和形成存储器结构的方法
KR20200026668A (ko) * 2018-08-29 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 임베디드 강유전체 메모리 셀
US10930333B2 (en) 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
US11437084B2 (en) 2018-08-29 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric memory cell
CN110875333B (zh) * 2018-08-29 2023-12-26 台湾积体电路制造股份有限公司 存储器结构、集成芯片和形成存储器结构的方法
US11869564B2 (en) 2018-08-29 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric memory cell

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