CN110875333B - 存储器结构、集成芯片和形成存储器结构的方法 - Google Patents

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Abstract

在一个实施例中，本发明涉及存储器结构。存储器结构具有设置在衬底内的源极区和漏极区。选择栅极设置在源极区和漏极区之间的衬底上方。铁电随机存取存储器(FeRAM)器件设置在选择栅极和源极区之间的衬底上方。FeRAM器件包括布置在衬底和导电电极之间的铁电材料。本发明的实施例还涉及存储器结构、集成芯片和形成存储器结构的方法。本发明的实施例还涉及嵌入式铁电存储器单元。

Description

存储器结构、集成芯片和形成存储器结构的方法
技术领域
本发明的实施例涉及存储器结构、集成芯片和形成存储器结构的方法。
背景技术
许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在供电时存储数据，而非易失性存储器在断电时能够存储数据。铁电随机存取存储器(FeRAM)器件是下一代非易失性存储器技术的有前景的候选。这是因为FeRAM器件具有许多优点，包括快速写入时间、高耐久性、低功耗以及对辐射损坏的低敏感性。
发明内容
本发明的实施例提供了一种存储器结构，包括：源极区和漏极区，设置在衬底内；选择栅极，设置在所述源极区和所述漏极区之间的所述衬底上方；以及铁电随机存取存储器(FeRAM)器件，设置在所述选择栅极和所述源极区之间的所述衬底上方，所述铁电随机存取存储器器件包括布置在所述衬底和导电电极之间的铁电材料。
本发明的另一实施例提供了一种集成芯片，包括：公共源极区，设置在第一漏极区和第二漏极区之间的衬底的凹陷表面内，其中，所述凹陷表面凹陷在所述衬底的上表面下方非零距离；边界隔离结构，横向布置在所述凹陷表面和所述上表面之间；第一铁电随机存取存储器(FeRAM)单元，包括设置在所述公共源极区和所述第一漏极区之间的所述凹陷表面上方的第一选择栅极，以及设置在所述第一选择栅极和所述公共源极区之间的所述凹陷表面上方的第一铁电随机存取存储器器件；以及第二铁电随机存取存储器单元，包括设置在所述公共源极区和所述第二漏极区之间的所述凹陷表面上方的第二选择栅极，以及设置在所述第二选择栅极和所述公共源极区之间的所述凹陷表面上方的第二铁电随机存取存储器器件。
本发明的又一实施例提供了一种形成存储器结构的方法，包括：在衬底上方形成界面介电层；在所述界面介电层上方沉积铁电随机存取存储器(FeRAM)堆叠件，其中，所述铁电随机存取存储器堆叠件包括铁电层和位于所述铁电层上方的一个或多个导电层；图案化所述铁电随机存取存储器堆叠件以限定铁电随机存取存储器器件堆叠件；形成横向围绕所述铁电随机存取存储器器件堆叠件的选择栅极层；图案化所述选择栅极层以沿所述铁电随机存取存储器器件堆叠件的第二侧限定选择栅极；沿着所述铁电随机存取存储器器件堆叠件的第一侧在所述衬底内形成公共源极区；以及在所述衬底内形成漏极区，其中，所述漏极区通过所述选择栅与所述铁电随机存取存储器器件堆叠件分离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出具有铁电随机存取存储器(FeRAM)单元的存储器结构的一些实施例的截面图。
图2A示出具有FeRAM单元的存储器结构的一些另外的实施例的截面图。
图2B示出了FeRAM单元的一些替代实施例的截面图。
图3示出了具有嵌入式FeRAM单元的集成芯片的一些实施例的截面图。
图4A示出了所公开的FeRAM单元的一些实施例的示意图。
图4B示出了示出所公开的FeRAM单元的示例性操作条件的一些实施例的图。
图4C示出了具有多个FeRAM单元的存储器结构的一些实施例的示意图。
图5至图26示出了形成具有嵌入式FeRAM单元的集成芯片的方法的一些实施例的截面图。
图27示出了形成具有嵌入式FeRAM单元的集成芯片的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
嵌入式存储器在现代集成芯片中已经变得普遍。嵌入式存储器是电子存储器器件，其位于与逻辑器件(例如，处理器或ASIC)相同的集成芯片管芯上。通过将存储器器件和逻辑器件嵌入在同一集成芯片管芯上，可以缩短存储器器件和逻辑器件之间的导电互连，从而降低功率和/或提高集成芯片的性能。
FeRAM(铁电随机存取存储器)器件是嵌入式存储器应用的有前景的候选。FeRAM器件可以作为多个1T(一个晶体管)单元集成在FeRAM阵列中。多个1T单元分别包括横向设置在源极区和漏极区之间的沟道区。铁电材料垂直地布置在沟道区和上面的导电电极之间。根据在沟道区内累积的电荷和/或施加到导电电极的偏置电压，铁电材料能够存储数据状态(例如，对应于逻辑“0”或“1”)。
然而，已经意识到不需要的电流可以在未选择的1T FeRAM单元的沟道区中流动。不需要的电流会增加FeRAM阵列的功耗和/或对FeRAM阵列的读取操作产生负面影响。还应当理解，随着1T FeRAM单元的尺寸减小，未选择的1T FeRAM单元的沟道区中的不需要的电流可能对FeRAM阵列的功耗和/或读取操作具有更大的影响。
在一些实施例中，本发明涉及具有嵌入式FeRAM单元的集成芯片。嵌入式FeRAM单元包括设置在衬底内的源极区和漏极区。选择栅极设置在源极区和漏极区之间的衬底上，并且FeRAM器件设置在选择栅极和源极区之间的衬底上。FeRAM器件包括布置在衬底和导电电极之间的铁电层。选择栅极和/或导电电极配置为选择性地为FeRAM器件提供访问(例如，读取和/或写入数据)。通过使用选择栅极选择性地提供对FeRAM器件的访问，存储器单元有效地操作为1.5晶体管FERAM单元(例如，配置为基于多于一个导电电极处接收的栅极电压来切换提供对FeRAM器件的访问的FE RAM单元)，使得在未选择的FeRAM单元的沟道区中实现相对低的电流，从而改善FeRAM阵列的功耗和/或读取操作。
图1示出包括铁电随机存取存储器(FeRAM)单元的存储器结构100的一些实施例的截面图。
存储器结构100包括多个FeRAM单元104a-104b，FeRAM单元104a-104b配置为分别存储数据状态(例如，逻辑“0”或“1”)。多个FeRAM单元104a-104b布置在衬底102内的漏极区106a-106b与公共源极区108之间的衬底102上。例如，在一些实施例中，多个FeRAM单元104a-104b包括布置在第一漏极区106a和公共源极区108之间的第一FeRAM单元104a以及布置在第二漏极区106b和公共源极区108之间的第二FeRAM单元104b。
多个FeRAM单元104a-104b分别包括FeRAM器件110和选择栅极112。FeRAM器件110具有布置在衬底102和上面的导电电极116之间的铁电材料114。选择栅极112布置为沿着FeRAM器件110的第一侧，在FeRAM器件110和最接近的漏极区106a-106b之间。
在一些实施例中，选择栅极112的第一侧通过第一侧壁间隔件118a与FeRAM器件110的第一侧横向分离。在一些实施例中，第二侧壁间隔件118b沿着FeRAM器件110的第二侧布置，并且第三侧壁间隔件118c沿着选择栅极112的第二侧布置。在一些实施例中，第一侧壁间隔件118a、第二侧壁间隔件118b和第三侧壁间隔件118c包括一种或多种相同的材料。在一些实施例中，第一侧壁间隔件118a、第二侧壁间隔件118b和第三侧壁间隔件118c包括一种或多种不同的材料。
在一些实施例中，铁电材料114和选择栅极112通过界面介电层120与衬底102分离。在一些实施例中，界面介电层120从铁电材料114的正下方连续延伸到选择栅极112的正下方。层间介电(ILD)结构122布置在衬底102上方并横向围绕多个FeRAM单元104a-104b。导电接触件124延伸穿过ILD结构122以接触漏极区106a-106b、公共源极区108、导电电极116和选择栅极112。
在操作期间，可以将一个或多个偏置电压施加到导电电极116和选择栅极112。一个或多个偏置电压使电荷载流子(例如，电子和/或空穴)累积在沟道区126内，沟道区126位于漏极区106a-106b和公共源极区108之间。偏置电压和/或电荷载流子产生电场，电场延伸通过铁电材料114。取决于施加的偏置电压和/或电荷载流子，电场配置为改变铁电材料114内的电偶极子的位置。如果铁电材料114的磁极化具有第一极化，则FeRAM器件110将数据存储为第一位值(例如，逻辑“0”)。或者，如果铁电材料114的磁极化具有第二极化，则FeRAM器件110将数据存储为第二位值(例如，逻辑“1”)。
通常，FeRAM单元可能在未选择的FeRAM单元的沟道区内经历小的漏电流。然而，选择栅极112配置为减小未选择的FeRAM单元的沟道电流，从而降低FeRAM阵列的功耗。此外，与其他常用的嵌入式存储器类型(例如，可以利用擦除栅极的嵌入式闪存)相比，FeRAM器件110的相对简单的操作使得FeRAM器件110能够通过相对简单的制造工艺形成，从而允许以低成本形成FeRAM器件110。
图2A示出包括FeRAM单元的存储器结构200的一些额外实施例的截面图。
存储器结构200包括布置在衬底102上方的多个FeRAM单元104a-104b。在一些实施例中，隔离结构202可以在多个FeRAM单元104a-104b的相对侧上布置在衬底102内。隔离结构202可以包括布置在由衬底102的内表面限定的沟槽内的一种或多种介电材料。在一些实施例中，隔离结构202可以包括浅沟槽隔离(STI)结构。在一些这样的实施例中，隔离结构202可以包括在围绕多个FeRAM单元104a-104b的周边的闭环中连续延伸的相同隔离结构。
多个FeRAM单元104a-104b分别包括布置在漏极区106a-106b和公共源极区108之间的FeRAM器件110和选择栅极112。在一些实施例中，选择栅极112可以包括导电材料，例如掺杂的多晶硅、金属等。在一些实施例中，漏极区106a-106b和公共源极区108可以具有与衬底102的第二掺杂类型相反的第一掺杂类型。在一些实施例中，公共源极区108连续地垂直于两个或更多个FeRAM单元之间的纸平面(例如，向里)延伸(未示出)以形成源极线。在一些实施例中，硅化物层204布置在漏极区106a-106b和公共源极区108上。硅化物层204可以包括镍、钴等。
在一些实施例中，漏极区106a-106b可以具有与公共源极区108不同的掺杂浓度和/或形状。例如，在一些实施例中，漏极区106a-106b可以具有比公共源极区108更低的掺杂浓度。漏极区106a-106b的较低掺杂浓度减轻了FeRAM单元104a-104b中的栅极感应漏极泄漏(GIDL)电流。
FeRAM器件110包括铁电材料114和设置在铁电材料114上的导电电极116。在一些实施例中，铁电材料114通过界面介电层120与衬底102分离。在一些实施例中，界面介电层120在第一FeRAM单元104a和第二FeRAM单元104b之间具有基本平坦的表面。在一些实施例中，界面介电层120可以包括氧化物、氮化物、碳化物等。在一些实施例中，导电电极116可以包括蚀刻停止层208和导电材料210。在各种实施例中，铁电材料114可以包括掺杂硅的氧化铪(掺杂硅的HfO2)、钛酸铅、钛酸铅锆(PZT)、钛酸铅镧锆、钽酸锶铋(SBT)、钛酸铋镧(BLT)、钛酸铋钕(BNT)等。在一些实施例中，蚀刻停止层208可以包括铝、钌、钯、铪、锆、钛等。在一些实施例中，导电材料210可以包括多晶硅、铝、铜等。在一些实施例中，导电材料210可以是与选择栅极112相同的材料(例如，多晶硅)。
第一侧壁间隔件材料212沿着FeRAM器件110的相对侧布置。在一些实施例中，第一侧壁间隔件材料212连续延伸以直接接触导电材料210、蚀刻停止层208和铁电材料114的侧壁。在一些实施例中，第一侧壁间隔件材料212可以连续地延伸以直接接触并完全覆盖导电材料210、蚀刻停止层208和铁电材料114的侧壁。第二侧壁间隔件材料214通过第一侧壁间隔件材料212与FeRAM器件110的相对侧分离。第二侧壁间隔件材料214还将第一侧壁间隔件材料212与选择栅极112分离。第三侧壁间隔件材料216沿着FeRAM器件110的面向远离最近的选择栅极112的侧面以及沿着选择栅极112的面向远离最近的FeRAM器件110的侧面布置。
第一侧壁间隔件材料212、第二侧壁间隔件材料214和第三侧壁间隔件材料216具有基本相等的高度。在一些实施例中，第一侧壁间隔件材料212、第二侧壁间隔件材料214和第三侧壁间隔件材料216分别从沿铁电材料114的底部延伸的第一水平面延伸到沿导电材料210的顶部延伸的第二水平面。在一些实施例中，第一侧壁间隔件材料212、第二侧壁间隔件材料214和第三侧壁间隔件材料216包括不同的材料。例如，第一侧壁间隔件材料212可以包括氮化物(例如，氮化硅)，第二侧壁间隔件材料214可以包括氧化物(例如，氧化硅)，并且第三侧壁间隔件材料216可以包括碳化物(例如，碳化硅)。
接触蚀刻停止层(CESL)218布置在衬底102上并且沿着第三侧壁间隔件材料216的侧壁。CESL 218将第三侧壁间隔件材料216与第一层间介电(ILD)层122a横向分离，ILD层122a横向围绕多个FeRAM单元104a-104b。在一些实施例中，CESL 218具有最上表面，该最上表面与导电电极116、选择栅极112和第一ILD层122a的上表面基本上是平坦的。在一些实施例中，CESL 218可以包括碳化物(例如，碳化硅)、氮化物(例如，氮化硅)等。在一些实施例中，第一ILD层122a可以包括氧化物(例如，氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)等。
第二ILD层122b布置在第一ILD层122a上方，并且IMD(金属间电介质)层122c布置在第二ILD层122b上方。在一些实施例中，第二ILD层122b和/或IMD层122c可以包括硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、氟掺杂的二氧化硅、碳掺杂的二氧化硅等。导电接触件124从第二ILD层122b的顶部延伸到漏极区106a-106b、公共源极区108、选择栅极112(未示出)和导电电极116(未示出)。导电互连线220设置在IMD层122c内。导电互连线220电耦合到导电接触件124。在一些实施例中，导电接触件124和/或导电互连线220可以包括诸如钨、铜等的金属。
在一些实施例中，在公共源极区108正上方的导电接触件124中的一个可以横向接触第一ILD层122a(例如，使得导电接触件通过第一ILD层122a与CESL 218分离)。在其他实施例(未示出)中，在公共源极区108正上方的导电接触件124中的一个与CESL 218之间的界面垂直延伸到沿着FeRAM器件110的顶部延伸的水平面。
图2B示出了FeRAM单元222的一些替代实施例的截面图。
FeRAM单元222包括铁电材料114和导电电极116。在一些实施例中，可以通过在铁电材料层上沉积导电材料层并随后图案化导电层和铁电材料来形成FeRAM单元222。由于用于限定FERAM单元222的选择性蚀刻工艺，这种图案化导致铁电材料114和导电电极116的宽度随着与衬底102的距离的增加而减小。在一些实施例中，铁电材料114和导电电极116的侧壁相对于垂直于衬底102的上表面的线224以一个或多个非零角度成角度。例如，在一些实施例中，铁电材料114的侧壁相对于垂直于衬底102的上表面的线224成角度α，导电电极116的侧壁相对于垂直于衬底102的上表面的线224成角度β。在一些实施例中，α和β可以基本相等。在其他实施例中，α和β可以不同。在一些实施例中，α和β可以在约0°和约30°的范围内。在一些实施例中，α和β可以在0°和30°之间的范围内。
在一些实施例中，用于蚀刻导电电极116和铁电材料114的蚀刻剂的选择性可以不同，使得导电电极116和铁电材料114以不同的速率蚀刻。不同的蚀刻选择性可以使蚀刻剂以不同的横向蚀刻速率蚀刻导电电极和铁电材料，导致导电电极116的底面具有比铁电材料114的顶面更小的宽度。导电电极116的底面的更小的宽度使得铁电材料的顶面连续地延伸超过导电电极116的相对侧非零距离。在其他实施例中，导电电极116的底面的宽度可以基本上等于铁电材料114的顶面的宽度。
在一些实施例中，界面介电层120可以具有在铁电材料114正下方的第一厚度t1和在选择栅极112正下方的第二厚度t2。在一些实施例中，第一厚度t1与第二厚度t2不同(例如，大于第二厚度t2)。例如，在一些实施例中，第一厚度t1可以比第二厚度t2大约0nm和约5nm之间的范围内。在这样的实施例中，第一侧壁间隔件材料212、第二侧壁间隔件材料214和第三侧壁间隔件材料216分别从铁电材料114下方延伸到导电电极116的顶部。在其他实施例中(未示出)，第一厚度t1基本上等于第二厚度t2。在其他实施例(未示出)中，界面介电层120可以具有位于铁电材料114正下方的第一厚度、位于选择栅极112正下方的第二厚度以及位于选择栅极112和铁电材料114外部的第三厚度。在这样的实施例中，第一厚度可以大于第二厚度(例如，大约0nm和约5nm之间)，并且第二厚度可以大于第三厚度(例如，大约0nm和约5nm之间)。
图3示出了包括嵌入式FeRAM单元的集成芯片300的一些另外实施例的截面图。
集成芯片300包括衬底102，衬底102具有通过边界区302b与逻辑区302c分离的嵌入式存储区302a。在一些实施例中，衬底102可以在嵌入式存储区302a内具有凹陷表面101a。凹陷表面101a凹陷进衬底102的上表面101u下方非零距离d。在一些实施例中，隔离结构202可以布置在嵌入式存储区302a和逻辑区302c内的衬底102中的沟槽中。
多个FeRAM单元104a-104b布置在凹陷表面101a上方。多个FeRAM单元104a-104b分别包括FeRAM器件110和选择栅极112。在一些实施例中，FeRAM器件110的高度在约500埃和约1000埃之间的范围内。在其他实施例中，FeRAM器件110的高度在约600埃至约900埃的范围内。在一些实施例中，非零距离d在约100埃和约200埃之间的范围内。在逻辑区302c内形成晶体管器件(例如，高k金属栅极晶体管器件)期间，FeRAM器件110的高度和非零距离d增加了FeRAM器件110的化学机械平坦化(CMP)窗口。
在一些实施例中，边界区302b包括布置在衬底102上方并将嵌入式存储区302a与逻辑区302c分离的边界结构304。边界结构304包括边界隔离结构306、伪存储器结构308和伪逻辑结构310。
边界隔离结构306延伸到设置在衬底102的上表面101u和衬底102的凹陷表面101a之间的沟槽中。边界隔离结构306可以包括设置在沟槽内的一种或多种介电材料，例如，氧化物、氮化物、碳化物等。边界隔离结构306包括沿着边界隔离结构306的顶部限定小丘306h的第一倾斜侧壁306a和第二倾斜侧壁306b。在一些实施例中，小丘306h可以更靠近嵌入式存储区302a而不是逻辑区302c。在一些实施例中，第一倾斜侧壁306a以比第二倾斜侧壁306b更浅的角度倾斜。
伪存储器结构308位于小丘306h上面。伪存储器结构308包括下伪存储器层312和位于下伪存储器层312上方的上伪存储器层314。在一些实施例中，下伪存储器层312可以包括例如氧化硅、氮化硅、氮氧化硅、碳化硅、多晶硅、铝铜、钽、氮化钽、氮化钛等。下伪存储器层312是与上伪存储器层314不同的材料，并且可以是或包括例如氧化硅、氮化硅等。在一些实施例中，下伪存储器层312包括氧化硅，上伪存储器层314包括多晶硅。在一些实施例中，伪存储器结构308具有面向嵌入式存储区302a的基本垂直的侧壁和面向逻辑区302c的倾斜侧壁。在一些实施例中，第三侧壁间隔件材料216布置在基本垂直的侧壁和CESL 218之间，而倾斜侧壁直接接触CESL 218。
伪逻辑结构310位于伪存储器结构308和逻辑区302c之间的边界隔离结构306上。伪逻辑结构310包括栅极介电层316和上面的上伪逻辑层322.在一些实施例中，蚀刻停止层320可以布置在栅极介电层316和上伪逻辑层322之间。在一些实施例中，上伪逻辑层322可以包括多晶硅或一些其他合适的材料。
逻辑区302c包括晶体管器件324。晶体管器件324具有在第二源极区328a和第二漏极区328b之间布置在衬底102的上表面101u上的栅电极326。在一些实施例中，第二源极区328a和第二漏极区328b可以接触阱区330，阱区330位于栅电极326下面并且具有与第二源极区328a和第二漏极区328b不同的掺杂类型。在一些实施例中，栅电极326通过栅极介电层316与衬底102分离。在一些实施例中，蚀刻停止层320可以布置在栅极介电层316和栅电极326之间。在一些实施例中，界面介电层332可以布置在栅极介电层316和衬底102之间。
在一些实施例中，栅电极326可以包括金属栅电极(例如，包括铝、钌、钯等)，并且栅极介电层316可以包括高k电介质(例如，包括氧化铝、氧化铪等)。在一些实施例中，蚀刻停止层320可以包括氮化钽等。在一些实施例中，界面介电层332可以包括氧化物(例如，氧化硅等)。在其他实施例(未示出)中，栅电极326可以包括多晶硅，栅极介电层316可以包括氧化物或高k电介质(例如，二氧化硅)。在这样的实施例中，可以省略蚀刻停止层320。
第一逻辑侧壁间隔件材料334沿晶体管器件324的相对侧布置。在一些实施例中，第二逻辑侧壁间隔件材料336沿晶体管器件324的相对侧布置。在一些实施例中，第一逻辑侧壁间隔件材料334可以包括与第二逻辑侧壁间隔件材料336(例如，氧化硅)不同的介电材料(例如，氮化硅)。在一些实施例中，第一逻辑侧壁间隔件材料334可以包括与嵌入式存储器区302a内的第一侧壁间隔件材料(图2A中的212)相同的材料，并且第二逻辑侧壁间隔件材料336可以包括与第三侧壁间隔件材料(图2A的216)相同的材料。
图4A示出了所公开的FeRAM单元400的示意图。
FeRAM单元400包括布置在位线(例如，对应于图1的第一漏极区106a)和源极线(例如，对应于图1的公共源极区108)之间的选择栅极112和FeRAM器件110。FeRAM器件110包括布置在沟道区126和导电电极116之间的铁电材料114。选择栅极112耦合到字线，而导电电极116耦合到控制栅极线，控制栅极线配置为独立于字线偏置。
图4B示出了图表402，其示出了图4A的所公开的FeRAM单元400的示例性操作条件的一些实施例。应当理解，基于施加的电压将数据状态写入FeRAM单元。例如，在FeRAM单元上施加正电压将第一数据状态写入FeRAM单元，而在FeRAM单元上施加负电压将第二数据状态写入FeRAM单元。
如图表402的线404所示，为了将第一数据状态(例如，对应于逻辑“1”)写入FeRAM器件(图4A的110)，源极线(SL)和位线(BL)保持在约0V，耦合到选择栅极(图4A的112)的字线(WL)保持在约0V和约1V之间，并且控制栅极线(CGL)保持在非零偏置电压Vprog。如图表402的线406所示，为了将第二数据状态(例如，对应于逻辑“0”)写入FeRAM器件(图4A的110)，源极线(SL)和位线(BL)保持在非零偏置电压Vprog，并且字线(WL)和控制栅极线(CGL)保持在约0V。
铁电材料(图4A的114)的极化能够改变FeRAM器件(图4A的110)的阈值电压，使得通过检测FeRAM器件(图4A的110)的阈值电压的变化，可以从FeRAM器件(图4A的110)读取数据状态。如图表402的线408所示，为了从FeRAM器件(图4A的110)读取数据状态，位线(BL)保持在约0V，字线(WL)保持在在约0.5V和1.8V之间，源极线(SL)保持在约0.5V和Vdd之间，并且控制栅极线(CGL)保持在约0V和Vdd之间。
应当理解，非零偏置电压Vprog的值可以根据FeRAM器件(图4A的110)的铁电材料而变化。例如，具有氧化铪的铁电材料的FeRAM器件可以使用与具有PZT的铁电材料的FeRAM器件不同的非零偏置电压Vprog(例如，Vprog约等于6V)。
图4C示出了包括多个FeRAM单元400a-400d的存储器结构410。
多个FeRAM单元400a-400d以行和/或列布置在存储器阵列412内。行内的多个FeRAM单元400a-400d通过选择栅极112可操作地耦合到字线WL1-WL2和控制栅极线CGL1-CGL2。列内的多个FeRAM单元400a-400d可操作地耦合到位线BL1-BL2和源极线SL1-SL2。
字线WL1-WL2、位线BL1-BL2、源极线SL1-SL2和控制栅极线CGL1-CGL2耦合到控制电路414。在一些实施例中，控制电路414包括耦合到字线WL1-WL2的字线解码器416、耦合到位线BL1-BL2的位线解码器418、耦合到源极线SL1-SL2的源极线解码器420以及耦合到控制栅极线CGL1-CGL2的控制栅极解码器422。字线解码器416配置为选择性地将偏置电压施加到字线WL1-WL2之一。同时，位线解码器418配置为选择性地将偏置电压施加到位线BL1-BL2之一，源极线解码器420配置为选择性地将偏置电压施加到源极线SL1-SL2之一，并且控制栅极解码器422配置为选择性地将偏置电压施加到控制栅极线CGL1-CGL2之一。通过向字线WL1-WL2、位线BL1-BL2、源极线SL1-SL2和控制栅极线CGL1-CGL2中的选择的一些施加偏置电压，多个FeRAM单元400a-400d可以用于存储不同的数据状态。
图5至图25示出了形成具有嵌入式FeRAM单元的集成芯片的方法的一些实施例的截面图500-2500。虽然关于方法描述了图5至图25，应当理解，图5至图25中所公开的结构不限于这种方法，而是可以单独作为独立于该方法的结构。
如图5的截面图500所示，提供衬底102。在各种实施例中，衬底102可以包括任何类型的半导体主体(例如，硅/CMOS体、SiGe、SOI等)，诸如半导体晶圆或晶圆上的一个或多个管芯以及在其上形成和/或以其他方式与其相关联的任何其他类型的半导体和/或外延层。衬底102具有由边界区302b横向分开的嵌入式存储区302a和逻辑区302c。
在衬底102上方形成第一掩模结构501。在一些实施例中，第一掩模结构501可以包括多层掩模结构，多层掩模结构包括第一掩模层502和第二掩模层504。例如，在一些实施例中，第一掩模层502可以包括氧化物(例如，氧化硅)，第二掩模层504可以包括氮化物(例如，氮化硅)。
如图6的截面图600所示，选择性地图案化第一掩模结构501，使得第一掩模结构501覆盖逻辑区302c并暴露嵌入式存储区302a。在一些实施例中，第一掩模结构501还覆盖边界区302b的一部分。在一些实施例中，通过在第一掩模结构501上方形成光刻胶层604并随后将第一掩模结构501暴露于未被光刻胶层604覆盖的区域中的第一蚀刻剂602来选择性地图案化第一掩模结构501。在一些实施例中，在形成光刻胶层604之前，可以在第一掩模结构501的一部分上沉积光刻胶保护氧化物606。
如图7的截面图700所示，对衬底102执行热氧化工艺。热氧化工艺在衬底102的未被第一掩模结构501覆盖的表面上形成热氧化物704。热氧化物704的形成消耗嵌入式存储区302a内的衬底102的一部分，从而在嵌入式存储区302a内形成具有衬底102的凹陷表面101a的凹陷区。凹陷表面101a在衬底102的上表面101u下方凹陷非零距离d。
如图8的截面图800所示，去除热氧化物(图7的704)。去除热氧化物(图7中的704)暴露出衬底102的凹陷表面101a。虽然在图6至图8中使用热氧化工艺使衬底的嵌入式存储区302a凹陷，应当理解，在替代实施例中，可以通过在未被第一掩模结构501覆盖的区域中选择性地蚀刻衬底102而使衬底102凹入嵌入式存储区302a内。
如图9的截面图900所示，在衬底102上形成衬垫介电层902，并且在衬垫介电层902上形成第一保护层904。在一些实施例中，衬垫介电层902可以包括通过热氧化工艺形成的氧化物。在一些实施例中，第一保护层904可以包括氮化物、碳化物等。在一些实施例中，第一保护层904可以通过沉积工艺(例如，物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PE-CVD)工艺、原子层沉积(ALD)工艺等)形成。
如图10的截面图1000所示，在嵌入式存储区302a和逻辑区302c内形成多个隔离结构202。边界隔离结构306也形成在边界区302b内。
在一些实施例中，可以通过选择性地图案化衬垫介电层902和第一保护层904以形成延伸穿过衬垫介电层902和第一保护层904的多个开口来形成多个隔离结构202和边界隔离结构306。随后根据多个开口蚀刻衬底102，以在衬底102内形成多个沟槽1002。多个沟槽1002填充有一种或多种介电材料。在一些实施例中，可以通过沉积工艺形成一种或多种介电材料以填充多个沟槽1002并且在第一保护层904的最上表面上延伸。随后可以执行第一平坦化工艺(例如，化学机械平坦化工艺)(沿着线1004)以从第一保护层904的最上表面上去除一种或多种介电材料并且限定多个隔离结构202和边界隔离结构306。在一些实施例中，一种或多种介电材料可以包括氧化物(例如，氧化硅)、氮化物等。
如图11的截面图1100所示，在嵌入式存储区302a和边界区302b的一部分上形成第三掩模层1102。未被第三掩模层1102覆盖的隔离结构202和边界隔离结构306的一部分随后暴露于第二蚀刻剂1104。第二蚀刻剂1104使未被第三掩模层1102覆盖的隔离结构202和边界隔离结构306的一部分凹陷。在一些实施例中，第二蚀刻剂1104给边界隔离结构提供第一倾斜侧壁。第三掩模层1102将第一保护层904保持在逻辑区302c中，使得随后在逻辑区302c中形成逻辑器件期间的单独的蚀刻期间可以去除第一保护层904。这提供了对逻辑器件的形成的更多控制，从而增加了逻辑器件与嵌入式存储器区302a的兼容性。
如图12的截面图1200所示，从嵌入式存储区302a内去除衬垫介电层902和第一保护层904。在一些实施例中，可以根据第三掩模层(图11的1102)通过选择性地蚀刻衬垫介电层902和第一保护层904来去除衬垫介电层902和第一保护层904。
如图13的截面图1300所示，界面介电层120形成在衬底102上方的嵌入式存储区302a内。在一些实施例中，界面介电层120可以包括由热氧化工艺形成的氧化物。在其他实施例中，界面介电层120可以包括通过沉积工艺形成的不同介电层(例如，氮化物和/或碳化物)。
在嵌入式存储区302a、边界区302b和逻辑区302c内的界面介电层120上方形成FeRAM堆叠件1301。FeRAM堆叠件1301包括铁电层1302和位于铁电层1302上的一个或多个导电层。在一些实施例中，一个或多个导电层可以包括蚀刻停止层1304和导电电极层1306。在一些实施例中，可以通过多个单独的沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)形成铁电层1302和一个或多个导电层。
在各种实施例中，铁电层1302可以包括掺杂硅的氧化铪(掺杂硅的HfO2)、钛酸铅、钛酸铅锆(PZT)、钛酸铅镧锆、钽酸锶铋(SBT)、钛酸铋镧(BLT)、钛酸铋钕(BNT)等。在一些实施例中，蚀刻停止层1304可以包括铝、钌、钯、铪、锆、钛等。在一些实施例中，导电电极层1306可以包括多晶硅等。
如图14的截面图1400所示，选择性地图案化FeRAM堆叠件(图13的1301)以在嵌入式存储区302a内形成多个FeRAM器件堆叠件1402a-1402b。多个FeRAM器件堆叠件1402a-1402b分别包括铁电材料114、蚀刻停止层208和导电材料210。选择性地蚀刻FeRAM堆叠件(图13的1301)以在边界区302b和逻辑区302c内形成牺牲伪堆叠件1404。牺牲伪堆叠件1404配置为通过为平坦化工艺提供结构支撑来增加后续平坦化工艺(例如，CMP工艺)的工艺窗口。
在一些实施例中，可以通过在FeRAM堆叠件上方形成硬掩模1405来选择性地图案化FeRAM堆叠件(图13的1301)。随后可以将FeRAM堆叠件暴露于第三蚀刻剂1410，该第三蚀刻剂1410去除未被硬掩模1405覆盖的区域中的FeRAM堆叠件。在一些实施例中，硬掩模1405可以包括多层硬掩模，多层硬掩模具有第一硬掩模层1406和位于第一硬掩模层1406上方的第二硬掩模层1408。在一些实施例中，第一硬掩模层1406可以包括电介质，例如氮化硅、碳化硅等。在一些实施例中，第二硬掩模层1408可以包括氧化硅等。
如图15的截面图1500所示，沿着多个FeRAM器件堆叠件1402a-1402b的相对侧壁形成第一侧壁间隔件材料212。随后沿着第一侧壁间隔件材料212的相对侧壁形成第二侧壁间隔件材料214。在一些实施例中，可以通过在多个FeRAM器件堆叠件1402a-1402b上沉积单独的间隔件层来形成第一侧壁间隔件材料212和第二侧壁间隔件材料214。随后蚀刻单独的间隔件层以从水平表面去除单独的间隔件层，沿着多个FeRAM器件堆叠件1402a-1402b的相对侧留下第一侧壁间隔件材料212和第二侧壁间隔件材料214。在各种实施例中，单独的间隔层可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)或类似材料。
选择栅极层1502形成在衬底102上方并且沿着第二侧壁间隔件材料214的侧壁。在各种实施例中，选择栅极层1502可以包括掺杂多晶硅、金属或另一种导电材料。选择栅极层1502可以形成为高度小于多个FeRAM器件堆叠件1402a-1402b的高度。例如，在一些实施例中，可以使用沉积工艺(例如，PVD、CVD、ALD、PE-CVD等)来形成选择栅极层1502，以沉积覆盖多个FeRAM器件堆叠件1402a-1402b的选择栅极材料(例如，掺杂多晶硅)。随后将选择栅极材料回蚀刻到小于选择栅极层1502的高度(例如，在约50nm和约150nm之间的范围内的高度)。在一些实施例中，可以形成平坦化层(例如，底层抗反射涂层(BARC))以在执行回蚀刻之前覆盖选择栅极材料。平坦化层在多个FeRAM器件堆叠件1402a-1402b上形成平坦的上表面，并使得到的选择栅极层1502具有与多个FeRAM器件堆叠件1402a-1402b相邻的基本平坦的上表面。在一些实施例中，可以使用干蚀刻工艺执行回蚀刻。
在选择栅极层1502上方形成硬掩模层1504。可以通过沉积工艺(例如，PVD、CVD、ALD、PE-CVD等)将硬掩模层1504形成为厚度在约30nm和约80nm之间的范围内。在一些实施例中，硬掩模层1504包括位于多个FeRAM器件堆叠件1402a-1402b正上方的突起1506。在一些实施例中，硬掩模层1504可以包括氮化硅、碳化硅等。
如图16的截面图1600所示，选择性地图案化硬掩模层1504，并且随后根据硬掩模层1504图案化选择栅极层(图15的1502)以限定沿着FeRAM器件堆叠件1402a-1402b的第一侧布置的选择栅极112。在一些实施例中，可以通过毯式(例如，未掩模)蚀刻来图案化硬掩模层1504和选择栅极层(图15的1502)，该蚀刻从未被硬掩模层1504的较薄的层覆盖的区域去除选择栅极层(图15的1502)。在一些实施例中，选择栅极112可以具有在约50nm和约150nm之间的范围内的高度h1，以及在约30nm和约80nm之间的范围内的宽度w1。选择栅极112的高度限定了选择栅极112a的电性能(例如，器件泄漏、导通电流等)。
如图17的截面图1700所示，在FeRAM器件堆叠件1402a-1402b的第二侧之间去除选择栅极层(图15的1502)的剩余部分。在一些实施例中，可以通过光刻工艺以及随后通过选择性蚀刻工艺去除选择栅极层(图15的1502)的剩余部分。例如，掩模层(例如，光刻胶层)可以形成在衬底102上方并且具有侧壁，所述侧壁限定位于FeRAM器件堆叠件1402a-1402b的第二侧之间的选择栅极层(图15的1502)正上方的开口。随后根据掩模层中的开口将选择栅极层(图15的1502)暴露于蚀刻剂，以去除选择栅极层(图15的1502)的剩余部分。在完成蚀刻工艺之后，可以去除掩模层。
在去除选择栅极层(图15的1502)的剩余部分之后，在FeRAM器件堆叠件1402a-1402b的第二侧之间的衬底102内形成公共源极区108。在一些实施例中，通过选择性地将掺杂剂物质注入到衬底102中来形成公共源极区108。
在衬底102上方形成下伪存储器层312。下伪存储器层312在FeRAM器件堆叠件1402a-1402b和牺牲伪堆叠件1404上连续延伸。在一些实施例中，下伪存储器层312可以例如包括氧化物，例如二氧化硅。在其他实施例中，下伪存储器层312可以包括多晶硅。
在衬底102上形成第四掩模层1702。第四掩模层1702覆盖嵌入式存储区302a、边界区302b和逻辑区302c。在一些实施例中，第四掩模层1702可以具有上表面，该上表面具有在嵌入式存储区302a上方的第一高度与逻辑区302c上方的第二高度之间的曲线。在一些实施例中，第四掩模层1702可以包括多晶硅层。
如图18的截面图1800所示，对第四掩模层1702执行平坦化工艺。沿线1802执行平坦化工艺，以便形成从嵌入式存储器延伸至到逻辑区302c上方的平坦表面。在一些实施例中，平坦化工艺可以包括CMP工艺。
如图19的截面图1900所示，选择性地蚀刻第四掩模层1702以从逻辑区302c和边界区302b的一部分内去除第四掩模层1702。随后蚀刻边界隔离结构306以形成第二倾斜侧壁306b。第一倾斜侧壁和第二倾斜侧壁沿边界隔离结构306的顶部限定小丘306h。
在一些实施例中，根据在嵌入式存储区302a和边界区302b的一部分上形成的第五掩模层1904，第四掩模层1702和边界隔离结构306可以选择性地暴露于一种或多种蚀刻剂1902。在一些实施例中，可以使用相同的蚀刻剂选择性地蚀刻第四掩模层1702和边界隔离结构306。在其他实施例中，可以使用第四蚀刻剂选择性地蚀刻第四掩模层1702，并且可以使用与第四蚀刻剂不同的第五蚀刻剂选择性地蚀刻边界隔离结构306。例如，在一些实施例中，可以使用包含磷酸(HP3O4)等的蚀刻剂选择性地蚀刻第四掩模层1702。随后可以使用包含氢氟酸(HF)等的湿蚀刻剂来蚀刻边界隔离结构306。
在一些实施例中，一种或多种蚀刻剂1902还可以去除牺牲伪堆叠件(图18的1404)、第一掩模层(图18的502)和第二掩模层(图18的504)。在一些实施例中，在去除第一掩模层502和第二掩模层504之后，可以在逻辑区302c内的衬底102上形成界面介电层332。在一些实施例中，界面介电层332可以包括氧化物(例如，氧化硅等)。在一些实施例中，逻辑区302c内的界面介电层332可以具有与嵌入式存储区302a内的界面介电层(图13的120)不同的厚度。在一些实施例中，在去除第一掩模层502和第二掩模层504之后，还可以在逻辑区302c中的衬底102内形成阱区330。
如图20的截面图2000所示，在衬底102上形成牺牲栅极堆叠件2002。牺牲栅极堆叠件2002从逻辑区302c内连续延伸到嵌入式存储区302a内的第四掩模层1702上方。在一些实施例中，牺牲栅极堆叠件2002可以包括栅极介电层316、牺牲栅电极层2004和硬掩模2006。在一些实施例中，蚀刻停止层320可以布置在栅极介电层316和牺牲栅电极层2004之间。在一些实施例中，牺牲栅电极层2004可以包括多晶硅。在一些实施例中，硬掩模2006可以包括多层硬掩模，该多层硬掩模具有第一硬掩模层2008(例如，SiN)和位于第一硬掩模层2008上的第二硬掩模层2010(例如，氧化硅)。
在一些实施例中，栅极介电层316可以包括高k电介质，例如氧化铝、氧化铪等。在一些实施例中，蚀刻停止层320可以包括氮化钽等。在一些实施例中，第一硬掩模层2008可以包括电介质，例如氮化硅、碳化硅等。在一些实施例中，第二硬掩模层2010可以包括氧化硅等。
如图21的截面图2100所示，牺牲栅电极层2004的厚度在嵌入式存储区302a内并且在边界区302b的一部分内减小。在一些实施例中，牺牲栅电极层2004的厚度可减小约50％至约75％之间。在一些实施例中，通过在逻辑区302c内和边界区302b的一部分内的硬掩模2006上形成第六掩模层2102来减小牺牲栅电极层2004的厚度。随后将硬掩模2006和牺牲栅电极层2004暴露于未被第六掩模层2102覆盖的区域中的第六蚀刻剂2104。
如图22的截面图2200所示，根据图案化工艺图案化牺牲栅极堆叠件2002，以在逻辑区302c内限定伪栅极结构2202并在边界隔离结构上方限定伪逻辑结构310。在一些实施例中，图案化工艺将垂直地和横向地蚀刻第二硬掩模层2010。在一些这样的实施例中，伪逻辑结构310与第二硬掩模层2010的边缘的接近将导致第二硬掩模层2010沿着伪逻辑结构310的顶部保留(在图案化工艺之后)以使外侧壁以不同的角度取向。还蚀刻第四掩模层(图21的1702)以在边界隔离结构306中的小丘306h上方限定伪存储器结构308。
在一些实施例中，第一逻辑侧壁间隔件材料334可以沿着牺牲栅极堆叠件2002和伪存储器结构308的侧壁形成。第三侧壁间隔件材料216也可以沿着FeRAM器件堆叠件1402a-1402b的侧壁形成，可以沿着牺牲栅极堆叠件2002、伪存储器结构308、伪逻辑结构310和选择栅极112的侧壁形成第二逻辑侧壁间隔件材料336。在一些实施例中，可以通过在衬底102上沉积一种或多种介电材料并随后蚀刻一种或多种介电材料以从水平表面去除一种或多种介电材料来形成第一逻辑侧壁间隔件材料334、第二逻辑侧壁间隔件材料336和第三侧壁间隔件材料216。在一些实施例中，蚀刻一种或多种介电材料还可以从第二硬掩模层2010的面向FeRAM器件堆叠件1402a-1402b的侧壁去除一种或多种介电材料。在一些这样的实施例中，第一逻辑侧壁间隔件材料334和/或第二逻辑侧壁间隔件材料336沿着伪存储器结构308的相对侧壁具有不同的高度。在一些实施例中，一种或多种介电材料可以包括氧化物、氮化物、碳化物等。
漏极区106a-106b形成在嵌入式存储区302a内，第二源极区328a和第二漏极区328b形成在逻辑区302c内。在一些实施例中，漏极区106a-106b通过第一注入工艺形成，而第二源极区328a和第二漏极区328b通过第二注入工艺形成。在一些实施例中，第一和第二注入工艺是相同的注入工艺。在一些实施例中，漏极区106a-106b具有与公共源极区108相同的掺杂类型，而第二源极区328a和第二漏极区328b具有与阱区330相反的掺杂类型。
执行硅化工艺以沿着漏极区106a-106b、公共源极区108、第二源极区328a和第二漏极区328b的上表面形成硅化物层204。在一些实施例中，硅化工艺还可以在导电电极116和/或选择栅极112上形成硅化物。在一些实施例中，可以通过沉积金属层(例如，镍层)以及然后执行来执行热退火工艺(例如，快速热退火)以形成硅化物层204来执行硅化工艺。
如图23的截面图2300所示，在衬底102上形成第一层间介电(ILD)层122a。第一ILD层122a横向围绕多个FeRAM器件堆叠件(图22的1402a-1402b)、伪存储器结构308、伪逻辑结构310和伪栅极结构2202。在各种实施例中，可通过使用高纵横比工艺(即，HARP氧化物)的化学气相沉积(CVD)工艺将第一ILD层122a沉积到衬底102上。例如，在一些实施例中，第一ILD层122a可以包括通过CVD工艺沉积的氧化物或硼-磷-硅酸盐玻璃。在形成第一ILD层122a之后，可以沿着线2302执行第四平坦化工艺，以暴露逻辑区302c内的伪栅极结构2202的上表面，并且在嵌入式存储区302a内限定FeRAM单元104a-104b。
如图24的截面图2400所示，从伪栅极结构(图23的2004)去除牺牲栅电极层(图23的2004)以限定栅电极腔2402。在一些实施例中，可以通过选择性地将牺牲栅电极层(图23的2004)暴露于第七蚀刻剂2404来去除牺牲栅电极层(图23的2004)。
如图25的截面图2500所示，栅电极326形成在栅电极腔2402内。在一些实施例中，可以通过在栅电极腔2402内和第一ILD层122a上方形成一种或多种金属栅极材料2502来形成栅电极326。在一些实施例中，可以使用沉积工艺(例如，PVD、CVD、ALD、PE-CVD等)来形成一种或多种金属栅极材料2502。随后沿着线2504执行第五平坦化工艺。第五平坦化工艺从第一ILD层122a上方去除一种或多种金属栅极材料2502的一部分以限定栅电极326。在一些实施例中，一种或多种金属栅极材料2502可以包括n型栅极金属，例如铝、钽、钛、铪、锆、硅化钛、氮化钽、氮化钽硅、铬、钨、铜、钛铝等。在其他实施例中，一种或多种金属栅极材料2502可以包括p型栅极金属，例如镍、钴、钼、铂、铅、金、氮化钽、硅化钼、钌、铬、钨、铜等。
如图26的截面图2600所示，导电接触件124形成在第一ILD层122a上面的第二ILD层122b内。导电互连线也形成在第二ILD层122b上面的IMD层122c内。
在一些实施例中，导电接触件124和/或导电互连线220可以使用镶嵌工艺形成。例如，在一些实施例中，可以通过在第一ILD层122a上形成第二ILD层122b，选择性地蚀刻第二ILD层122b以形成通孔，以及随后在通孔内沉积第一导电材料来形成导电接触件124。在一些实施例中，第一导电材料可以包括例如钨(W)或氮化钛(TiN)。类似地，在一些实施例中，可以通过在第二ILD层122b上形成第三ILD层122c，选择性地蚀刻IMD层122c以形成沟槽，以及随后在沟槽内沉积第二导电材料来形成导电互连线220。在一些实施例中，第二导电材料可以包括例如铜(Cu)和/或铝(Al)。
图27示出了形成具有嵌入式FeRAM单元的集成芯片的方法2700的一些实施例的流程图。
虽然方法2700在下面示出和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在2702处，提供衬底。衬底具有通过边界区与逻辑区分离的嵌入式存储区。图5示出了对应于动作2702的一些实施例的截面图500。
在2704处，衬底凹入嵌入式存储区内。图6至图8示出了对应于动作2704的一些实施例的截面图600-800。
在2706处，在嵌入式存储器区和逻辑区内形成多个隔离结构。图9至图12示出了对应于动作2706的一些实施例的截面图900-1200。
在2708处，在边界区内形成边界隔离结构。图9至图12示出了对应于动作2708的一些实施例的截面图900-1200。
在2710处，在嵌入式存储器区内形成多个存储器器件堆叠件。图13至图14示出了对应于动作2710的一些实施例的截面图1300-1400。
在2712处，沿着存储器件堆叠件的侧壁形成选择栅极。图15至图16示出了对应于动作2712的一些实施例的截面图1500-1600。
在2714处，在嵌入式存储器区上方形成掩模层。掩模层暴露逻辑区和嵌入式存储区的一部分。图17至图18示出了对应于动作2714的一些实施例的截面图1700-1800。
在2716处，根据掩模层图案化边界隔离结构。图19示出了对应于动作2716的一些实施例的截面图1900。
在2718处，在掩模层上方和逻辑区内形成牺牲晶体管堆叠件。牺牲晶体管堆叠件包括牺牲栅电极。图20至图22示出了对应于动作2718的一些实施例的截面图2000-2200。
在2720处，图案化牺牲栅极堆叠件以在逻辑区内限定牺牲晶体管堆叠件，并在边界隔离结构上限定伪存储器结构和伪逻辑结构。图20至图22示出了对应于动作2720的一些实施例的截面图2000-2200。
在2722处，在衬底上沉积第一层间介电(ILD)层。图23示出了对应于动作2722的一些实施例的截面图2300。
在2724处，执行平坦化工艺以暴露牺牲栅极堆叠内的牺牲栅电极的顶部。图23示出了对应于动作2724的一些实施例的截面图2300。
在2726处，用金属栅极代替牺牲栅电极。图24至图25示出了对应于动作2726的一些实施例的截面图2400-2500。
在2728处，在衬底上方的第二ILD层内形成导电接触件。图26示出了对应于动作2728的一些实施例的截面图2600。
因此，在一些实施例中，本发明涉及具有嵌入式FeRAM单元的集成芯片，该嵌入式FeRAM单元包括选择栅极，该选择栅极配置为选择性地提供对FeRAM器件的访问。选择栅极在未选择的FeRAM单元的沟道区中提供相对低的电流，从而改善FeRAM阵列的功耗和/或读取操作。
在一些实施例中，本发明涉及存储器结构。存储器结构包括设置在衬底内的源极区和漏极区；选择栅极，设置在源极区和漏极区之间的衬底上方；以及铁电随机存取存储器(FeRAM)器件，设置在选择栅极和源极区之间的衬底上方，FeRAM器件包括布置在衬底和导电电极之间的铁电材料。在一些实施例中，选择栅极和导电电极包括多晶硅。在一些实施例中，导电电极具有接触铁电材料的上表面的蚀刻停止层。在一些实施例中，存储器结构还包括布置在选择栅极和FeRAM器件之间的侧壁间隔件。在一些实施例中，侧壁间隔件包括介电材料，该介电材料连续地延伸以直接接触并且完全覆盖导电电极的侧壁和铁电材料的侧壁。在一些实施例中，存储器结构还包括界面介电层，该界面介电层从选择栅极和衬底之间连续地延伸到铁电材料和衬底之间。在一些实施例中，界面介电层具有在铁电材料正下方的第一厚度和在选择栅极正下方的第二厚度；第一厚度不同于第二厚度。在一些实施例中，存储器结构还包括布置在衬底上方的层间介电(ILD)层；第一导电接触件，从层间介电层的顶部延伸到选择栅极；以及第二导电接触件，从层间介电层的顶部延伸到导电电极。在一些实施例中，衬底具有在衬底的第一侧壁和第二侧壁之间延伸的凹陷表面，以在衬底的上表面内限定凹陷区；FeRAM器件布置在凹陷表面上方并且直接位于第一侧壁和第二侧壁之间。在一些实施例中，存储器结构还包括通过字线耦合到选择栅极的字线解码器；控制栅极解码器，通过与字线平行延伸的控制栅极线耦合到导电电极。
在其他实施例中，本发明涉及集成芯片。集成芯片包括设置在第一漏极区和第二漏极区之间的衬底的凹陷表面内的公共源极区，凹陷表面凹陷在衬底的上表面下方非零距离；边界隔离结构，横向布置在凹陷表面和上表面之间；第一铁电随机存取存储器(FeRAM)单元，具有设置在公共源极区和第一漏极区之间的凹陷表面上方的第一选择栅极，以及设置在第一选择栅极和公共源极区之间的凹陷表面上方的第一FeRAM器件；以及第二FeRAM单元，具有设置在公共源极区和第二漏极区之间的凹陷表面上方的第二选择栅极，以及设置在第二选择栅极和公共源极区之间的凹陷表面上方的第二FeRAM器件。在一些实施例中，第一FeRAM器件包括通过蚀刻停止层与铁电材料分离的导电材料。在一些实施例中，第一FeRAM器件和第一选择栅极包括相同的材料。在一些实施例中，第一FeRAM器件包括铁电材料和设置在铁电材料上方的导电电极。在一些实施例中，第一选择栅极耦合到字线，并且导电电极耦合到控制栅极线，控制栅极线配置为独立于字线偏置。在一些实施例中，集成芯片还包括侧壁间隔件，侧壁间隔件横向地设置在第一选择栅极和第一FeRAM器件之间。在一些实施例中，侧壁间隔件包括直接接触铁电材料和导电电极的第一侧壁间隔件材料；以及直接接触第一选择栅极的第二侧壁间隔件材料，第一侧壁间隔件材料和第二侧壁间隔件材料具有基本相等的高度。在一些实施例中，侧壁间隔件从沿第一FeRAM器件的底部延伸的第一水平面延伸到沿第一FeRAM器件的顶部延伸的第二水平面。
在其他实施例中，本发明涉及一种形成存储器结构的方法。该方法包括在衬底上方形成界面介电层；在界面介电层上方沉积铁电随机存取存储器(FeRAM)堆叠件，FeRAM堆叠件具有铁电层和位于铁电层上方的一个或多个导电层；图案化FeRAM堆叠件以限定FeRAM器件堆叠件；形成横向围绕FeRAM器件堆叠件的选择栅极层；图案化选择栅极层以沿FeRAM器件堆叠件的第二侧限定选择栅极；沿着FeRAM器件堆叠件的第一侧在衬底内形成公共源极区；以及在所述衬底内形成漏极区，其中所述漏极区通过所述选择栅与所述FeRAM器件堆叠件分离。在一些实施例中，该方法还包括使衬底的一部分凹陷以形成衬底的凹陷表面，该凹陷表面凹陷在衬底的上表面下方，FeRAM器件堆叠件和选择栅极直接形成在凹陷表面上方。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器结构，包括：
源极区和漏极区，设置在衬底内；
选择栅极，设置在所述源极区和所述漏极区之间的所述衬底上方；
铁电随机存取存储器器件，设置在所述选择栅极和所述源极区之间的所述衬底上方，所述铁电随机存取存储器器件包括布置在所述衬底和导电电极之间的铁电材料；
第一侧壁间隔件，包括沿着所述选择栅极的第一侧布置且横向位于所述选择栅极的第一侧和所述铁电随机存取存储器器件的第一侧之间的一个或多个第一介电材料；以及
第二侧壁间隔件，包括沿着所述选择栅极的第二侧布置且通过所述选择栅极与所述第一侧壁间隔件横向隔离的一个或多个第二介电材料。
2.根据权利要求1所述的存储器结构，其中，所述选择栅极和所述导电电极包括多晶硅。
3.根据权利要求1所述的存储器结构，其中，所述导电电极包括接触所述铁电材料的上表面的蚀刻停止层。
4.根据权利要求1所述的存储器结构，其中：
所述第一侧壁间隔件包括第一介电材料和通过所述第一介电材料与所述铁电随机存取存储器器件分隔的第二介电材料；以及
其中，所述第一介电材料和所述第二介电材料分别具有等于所述选择栅极的高度的高度。
5.根据权利要求4所述的存储器结构，还包括：界面介电层，从所述选择栅极和所述衬底之间连续地延伸到所述铁电材料和所述衬底之间；以及
介电层，从所述选择栅极和所述衬底之间连续延伸到所述铁电材料和所述衬底之间，其中，所述第一介电材料和所述第二介电材料具有直接接触所述界面介电层的上表面的最底表面和直接接触所述介电层的下表面的最顶表面。
6.根据权利要求1所述的存储器结构，还包括：
界面介电层，所述界面介电层从所述选择栅极和所述衬底之间连续地延伸到所述铁电材料和所述衬底之间，
其中，所述界面介电层具有在所述铁电材料正下方的第一厚度和在所述选择栅极正下方的第二厚度；以及
其中，所述第一厚度不同于所述第二厚度。
7.根据权利要求1所述的存储器结构，还包括：
界面介电层，从所述选择栅极的正下方连续地延伸到所述铁电材料的正下方，其中，所述界面介电层还延伸至所述第一侧壁间隔件和所述第二侧壁间隔件的正下方。
8.根据权利要求1所述的存储器结构，还包括：
层间介电层，布置在所述衬底上方；
第一导电接触件，从所述层间介电层的顶部延伸到所述选择栅极；以及
第二导电接触件，从所述层间介电层的顶部延伸到所述导电电极。
9.根据权利要求1所述的存储器结构，
其中，所述衬底具有在所述衬底的第一侧壁和第二侧壁之间延伸的凹陷表面，以在所述衬底的上表面内限定凹陷区；
其中，所述铁电随机存取存储器器件布置在所述凹陷表面上方并且直接位于所述第一侧壁和所述第二侧壁之间。
10.根据权利要求1所述的存储器结构，还包括：
字线解码器，通过字线耦合到所述选择栅极；以及
控制栅极解码器，通过与所述字线平行延伸的控制栅极线耦合到所述导电电极。
11.一种集成芯片，包括：
公共源极区，设置在第一漏极区和第二漏极区之间的衬底的凹陷表面内，其中，所述凹陷表面凹陷在所述衬底的上表面下方非零距离；
边界隔离结构，横向布置在所述凹陷表面和所述上表面之间；
第一铁电随机存取存储器单元，包括设置在所述公共源极区和所述第一漏极区之间的所述凹陷表面上方的第一选择栅极，以及设置在所述第一选择栅极和所述公共源极区之间的所述凹陷表面上方的第一铁电随机存取存储器器件；
第二铁电随机存取存储器单元，包括设置在所述公共源极区和所述第二漏极区之间的所述凹陷表面上方的第二选择栅极，以及设置在所述第二选择栅极和所述公共源极区之间的所述凹陷表面上方的第二铁电随机存取存储器器件；
第一侧壁间隔件，包括沿着所述第一选择栅极的第一侧布置且横向位于所述第一选择栅极的第一侧和所述第一铁电随机存取存储器器件的第一侧之间的一个或多个第一介电材料；以及
第二侧壁间隔件，包括沿着所述第一选择栅极的第二侧布置且通过所述第一选择栅极与所述第一侧壁间隔件横向隔离的一个或多个第二介电材料。
12.根据权利要求11所述的集成芯片，其中，所述第一铁电随机存取存储器器件包括通过蚀刻停止层与铁电材料分离的导电材料。
13.根据权利要求11所述的集成芯片，其中，所述第一铁电随机存取存储器器件和所述第一选择栅极包括相同的材料。
14.根据权利要求11所述的集成芯片，其中，所述第一铁电随机存取存储器器件包括铁电材料和设置在所述铁电材料上方的导电电极。
15.根据权利要求14所述的集成芯片，其中，所述第一选择栅极耦合到字线，并且所述导电电极耦合到控制栅极线，所述控制栅极线配置为独立于所述字线偏置。
16.根据权利要求11所述的集成芯片，其中，所述第一选择栅极具有50nm至150nm之间的高度。
17.根据权利要求14所述的集成芯片，
其中，所述第一侧壁间隔件包括：
第一侧壁间隔件材料，直接接触所述铁电材料和所述导电电极；以及
第二侧壁间隔件材料，直接接触所述第一选择栅极；并且
其中，所述第一侧壁间隔件材料和所述第二侧壁间隔件材料具有相等的高度。
18.根据权利要求17所述的集成芯片，其中，所述第一侧壁间隔件从沿所述第一铁电随机存取存储器器件的底部延伸的第一水平面延伸到沿所述第一铁电随机存取存储器器件的顶部延伸的第二水平面。
19.一种形成存储器结构的方法，包括：
在衬底上方形成界面介电层；
在所述界面介电层上方沉积铁电随机存取存储器堆叠件，其中，所述铁电随机存取存储器堆叠件包括铁电层和位于所述铁电层上方的一个或多个导电层；
图案化所述铁电随机存取存储器堆叠件以限定铁电随机存取存储器器件堆叠件；
沿着所述铁电随机存取存储器器件堆叠件的第一侧形成第一侧壁间隔件，其中，所述第一侧壁间隔件包括一个或多个第一介电材料；
形成横向围绕所述铁电随机存取存储器器件堆叠件和所述第一侧壁间隔件的选择栅极层；
图案化所述选择栅极层以沿所述第一侧壁间隔件的一侧限定选择栅极；
沿着所述铁电随机存取存储器器件堆叠件的第二侧在所述衬底内形成公共源极区；
沿着所述选择栅极的一侧形成第二侧壁间隔件，其中，所述第二侧壁间隔件包括通过所述选择栅极与所述第一侧壁间隔件横向隔离的一个或多个第二介电材料；以及
在所述衬底内形成漏极区，其中，所述漏极区通过所述选择栅极与所述铁电随机存取存储器器件堆叠件分离。
20.根据权利要求19所述的方法，还包括：
使所述衬底的一部分凹陷以形成所述衬底的凹陷表面，所述凹陷表面凹陷在所述衬底的上表面下方，所述铁电随机存取存储器器件堆叠件和所述选择栅极直接形成在所述凹陷表面上方。
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US10720487B2 (en) 2018-06-28 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
DE102019104255B4 (de) * 2018-08-29 2023-03-16 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
US11393846B2 (en) * 2019-08-06 2022-07-19 SK Hynix Inc. Ferroelectric memory device having ferroelectric induction layer and method of manufacturing the same
DE102020127584B4 (de) * 2020-05-28 2024-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale speichervorrichtung mit ferroelektrischemmaterial
US11997855B2 (en) * 2020-05-28 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line selector for memory device
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
DE102021101243A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherblock-kanalregionen
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
DE102020128720B4 (de) * 2020-05-29 2023-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung und verfahren zum bilden einer speichervorrichtung
US11737288B2 (en) * 2020-05-29 2023-08-22 Taiwan Semiconductor Manufacturing Company Limited High-density memory device with planar thin film transistor (TFT) selector and methods for making the same
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11482571B2 (en) * 2020-06-23 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with asymmetric bit-line architecture
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11706928B2 (en) 2020-10-30 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
US12014997B2 (en) 2021-07-01 2024-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy stacked structures surrounding TSVs and method forming the same
US11443792B1 (en) * 2021-08-12 2022-09-13 Ferroelectric Memory Gmbh Memory cell, memory cell arrangement, and methods thereof
US11915736B2 (en) 2021-11-04 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory operation bias and power domains

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100080190A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
KR20110068769A (ko) * 2009-12-16 2011-06-22 주식회사 동부하이텍 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법
CN106298796A (zh) * 2015-06-25 2017-01-04 台湾积体电路制造股份有限公司 用于制造带有分裂栅极闪存单元的指状沟槽电容器的方法
CN106935591A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 嵌入式hkmg非易失性存储器
TW201740544A (zh) * 2016-04-20 2017-11-16 美光科技公司 記憶體陣列、鐵電電晶體以及與記憶體陣列之記憶體單元相關之讀取與寫入方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3144599B2 (ja) 1992-09-30 2001-03-12 ローム株式会社 半導体装置、その製造方法、および使用方法
JP3144597B2 (ja) 1992-09-30 2001-03-12 ローム株式会社 強誘電体不揮発性メモリの構造および製造方法
US5541870A (en) 1994-10-28 1996-07-30 Symetrix Corporation Ferroelectric memory and non-volatile memory cell for same
JP2001168296A (ja) 1999-12-14 2001-06-22 Matsushita Electronics Industry Corp 不揮発性記憶装置およびその駆動方法
KR100406536B1 (ko) 2001-03-28 2003-11-20 주식회사 하이닉스반도체 산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법
US6960801B2 (en) * 2001-06-14 2005-11-01 Macronix International Co., Ltd. High density single transistor ferroelectric non-volatile memory
KR100355662B1 (ko) 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
US6587367B1 (en) * 2002-03-19 2003-07-01 Texas Instruments Incorporated Dummy cell structure for 1T1C FeRAM cell array
US7419895B2 (en) * 2003-10-23 2008-09-02 Micron Technology, Inc. NAND memory arrays
JP2010123590A (ja) 2008-11-17 2010-06-03 Toshiba Corp 半導体記憶装置
US20130264620A1 (en) * 2012-04-06 2013-10-10 Texas Instruments Incorporated Integrated circuit having ferroelectric memory with dense via barrier
US9768181B2 (en) * 2014-04-28 2017-09-19 Micron Technology, Inc. Ferroelectric memory and methods of forming the same
US9460770B1 (en) 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
US10090036B2 (en) * 2015-12-21 2018-10-02 Imec Vzw Non-volatile memory cell having pinch-off ferroelectric field effect transistor
US9852785B2 (en) * 2016-05-27 2017-12-26 Taiwan Semiconductor Manufacturing Company Limited Memories with metal-ferroelectric-semiconductor (MFS) transistors
US20190237470A1 (en) * 2018-01-31 2019-08-01 Sandisk Technologies Llc Vertical 1t ferroelectric memory cells, memory arrays and methods of forming the same
KR102578816B1 (ko) * 2018-03-16 2023-09-15 에스케이하이닉스 주식회사 강유전성 메모리 장치
JP7123622B2 (ja) * 2018-05-18 2022-08-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102019104255B4 (de) * 2018-08-29 2023-03-16 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
US11723213B2 (en) * 2018-09-28 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structures pertaining to improved ferroelectric random-access memory (FeRAM)
US11309353B2 (en) * 2020-04-30 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-defined back-end transistor as memory selector

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100080190A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
KR20110068769A (ko) * 2009-12-16 2011-06-22 주식회사 동부하이텍 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법
CN106298796A (zh) * 2015-06-25 2017-01-04 台湾积体电路制造股份有限公司 用于制造带有分裂栅极闪存单元的指状沟槽电容器的方法
CN106935591A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 嵌入式hkmg非易失性存储器
TW201740544A (zh) * 2016-04-20 2017-11-16 美光科技公司 記憶體陣列、鐵電電晶體以及與記憶體陣列之記憶體單元相關之讀取與寫入方法

Also Published As

Publication number Publication date
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