CN110957343B - 集成芯片和形成集成芯片的方法 - Google Patents

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Abstract

在一些实施例中，本公开涉及集成芯片。集成芯片包括设置在衬底上方的介电结构内的一个或多个下互连层。在一个或多个下互连层中的其中一个上的底部电极。底部电极的下表面包括具有第一电负性的材料。将底部电极与顶部电极隔开的数据存储层。与底部电极的下表面接触的反应性降低层。反应性降低层具有大于或等于第一电负性的第二电负性。根据本申请的其他实施例，还提供了另外的集成芯片和形成集成芯片的方法。

Description

集成芯片和形成集成芯片的方法
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及集成芯片和形成集成芯片的方法。
背景技术
许多现代电子器件包含被配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在供电时存储数据，而非易失性存储器在断电时能够存储数据。电阻随机存取存储器(RRAM)器件是下一代非易失性存储器技术的有希望的候选者。这是因为RRAM器件具有许多优点，包括快速写入时间、高耐久性、低功耗以及对辐射损坏的低敏感性。
发明内容
根据本申请的实施例，提供了一种集成芯片，包括：一个或多个下互连层，设置在衬底上的介电结构内；底部电极，设置在所述一个或多个下互连层中的其中一个上，其中，所述底部电极的下表面包括具有第一电负性的材料；数据存储层，将所述底部电极与顶部电极隔开；以及反应性降低层，与所述底部电极的下表面接触并且具有大于或等于第一电负性的第二电负性。
根据本申请的实施例，提供了一种集成芯片，包括：下绝缘层，设置在一个或多个层间电介质层上，其中，所述下绝缘层包括侧壁，所述侧壁限定开口，所述开口直接位于由所述一个或多个层间电介质层围绕的一个或多个互连层上；底部电极扩散阻挡件，设置在所述开口内；底部电极，位于所述底部电极扩散阻挡件上并具有第一电负性；数据存储层，将所述底部电极与顶部电极隔开；以及反应性降低层，直接设置在所述底部电极扩散阻挡件和所述底部电极之间，其中所述反应性降低层具有大于所述第一电负性的第二电负性。
根据本申请的实施例，提供了一种形成集成芯片的方法，包括：在设置在衬底上的一个或多个下互连层上形成反应性降低涂层；形成在所述反应性降低涂层上并与所述反应性降低涂层接触的底部电极层，其中，所述底部电极层具有小于或等于所述反应性降低涂层的第二电负性的第一电负性；在所述底部电极层上形成数据存储元件；在所述数据存储元件上形成顶部电极层；以及图案化所述顶部电极层、所述数据存储元件、所述反应性降低涂层和所述底部电极层以限定存储器器件。
附图说明
当结合附图进行阅读时，根据以下详细的描述中可以更好地理解本公开的各方面。应该强调的是，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了具有电阻随机存取存储器(RRAM)器件的集成芯片的一些实施例的截面图，包括位于反应性降低层上的底部电极。
图2A至图2C示出了包括在反应性降低层上的底部电极的RRAM器件的一些另外的实施例的截面图。
图3至图7示出了具有在反应性降低层上的RRAM器件的集成芯片的一些另外的实施例的截面图。
图8A至图8B示出了在反应性降低层上具有RRAM器件的集成芯片的一些另外的实施例。
图9A至图9B示出了在反应性降低层上具有RRAM器件的集成芯片的一些另外的实施例的截面图。
图10示出了在反应性降低层上具有RRAM器件的集成芯片的一些另外的实施例的截面图。
图11示出了显示所公开的在反应性降低层上的RRAM器件的数据循环的一些实施例的附图。
图12至图21示出了形成在反应性降低层上具有RRAM器件的集成芯片的方法的一些实施例的截面图。
图22示出了形成在反应性降低层上具有RRAM器件的集成芯片的方法的一些实施例的流程图。
具体实施方式
为了实施本公开的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和设置的特定示例以简化本公开。当然，这些仅仅是示例而不打算限定。例如，以下本公开中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中额外的部件形成插入到第一部件和第二部件中的实施例，使得第一部件和第二部件不直接接触。此外，本公开可以在各个实施例中重复引用数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
电阻随机存取存储器(RRAM)器件通常包括数据存储层(例如，高k介电材料层)，该层设置在后端制程(BEOL)互连堆叠件内的导电底部和顶部电极之间。RRAM器件被配置为基于电阻状态之间的可逆切换的过程来操作。通过数据存储层选择性地形成导电丝实现这种可逆切换。例如，通过在导电电极上施加电压以形成延伸通过数据存储层的导电丝，使通常绝缘的数据存储层可以导电。具有第一(例如，高)电阻状态的RRAM器件对应于第一数据值(例如，逻辑‘0’)，并且具有第二(例如，低)电阻状态的RRAM器件对应于第二数据值(例如，逻辑‘1’)。
RRAM器件是替代现有非易失性存储器(NVM)器件(例如，闪存)的强有力的候选者，因为它们具有高密度、高速度、良好耐久性以及与CMOS工艺的兼容性。然而，形成RRAM器件以具有良好的可靠性(例如，足够的循环和稳定的数据保持)对于集成芯片制造商来说是一个挑战。已经认识到，RRAM器件的可靠性(例如，循环和数据保持)与数据存储层中的底部电极与氧的反应性有关。例如，对氧具有低反应性的底部电极将提供相对良好的可靠性，而对氧具有高反应性的底部电极将提供相对差的可靠性。还认识到，底部电极与氧的反应性可受到底部电极的材料和底部电极正下方的材料的影响。
本公开在一些实施例中涉及包括RRAM器件的集成芯片，RRAM器件在反应性降低层上具有底部电极，反应性降低层配置成降低底部电极与氧的反应性。该集成芯片包括RRAM器件，该RRAM器件具有设置在一个或多个下互连层上的底部电极。底部电极的下表面包括具有第一电负性的材料。数据存储层将底部电极与顶部电极隔开。反应性降低层与底部电极的下表面接触并具有大于或等于第一电负性的第二电负性。反应性降低层的电负性降低了底部电极对数据存储层内的氧的反应性，从而提高了RRAM器件的可靠性(例如，数据循环和/或数据保持)。
图1示出了集成芯片100的一些实施例的截面图，该集成芯片100包括在反应性降低层上的电阻随机存取存储器(RRAM)器件。
集成芯片100包括设置在衬底102上方的介电结构106内的RRAM器件111。RRAM器件111通过设置在介电结构106内的一个或多个下互连层108与衬底102隔开。在一些实施例中，一个或多个下互连层108可以包括耦合到互连通孔109和互连线110的覆盖和交替层的导电接触件107。一个或多个下互连层108被配置为将RRAM器件111耦合到设置在衬底102内的存取器件104。在一些实施例中，存取器件可包括晶体管器件(例如，MOSFET、双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。
RRAM器件111包括设置在底部电极114和顶部电极118之间的数据存储层116。底部电极114耦合到一个或多个下互连层108，并且顶部电极118耦合到上互连结构120，上互连结构120包括互连线或通孔。数据存储层116被配置为通过在与第一数据状态(例如，‘0’)相关联的高电阻状态和与第二数据状态(例如，‘1’)相关联的低电阻状态之间进行可逆变化来存储数据状态。例如，在操作期间，为了在数据存储层116内实现低电阻状态，可以将第一组偏置条件应用于底部电极114和顶部电极118。第一组偏置条件将氧气从数据存储器层116驱动至顶部电极118，从而形成穿过数据存储层116的氧空位的导电丝117。或者，为了在数据存储层116内实现高电阻状态，可以将第二组偏置条件应用于底部电极114和顶部电极118。第二组偏置条件通过将氧从顶部电极118驱动到数据存储层116来破坏导电丝117。
底部电极114包括下表面114b和顶面114t。下表面114b包括具有第一电负性的材料。在一些实施例中，材料在下表面114b和顶面114t之间连续延伸。反应性降低层112与底部电极114的下表面114b接触。反应性降低层112具有大于或等于第一电负性的第二电负性。例如，在一些实施例中，底部电极114的材料可以具有1.5的第一电负性，并且反应性降低层112可以具有大于或等于1.5的第二电负性。反应性降低层112的电负性降低了底部电极114对数据存储层116内的氧的反应性。通过降低底部电极114对氧的反应性，RRAM器件111的可靠性得到改善，从而增加了数据保持时间和多个无误差的读/写周期。
图2A至图2C示出了反应性降低层上的RRAM器件的一些另外的实施例的截面图。
如图2A的截面图200所示，RRAM器件111包括通过数据存储层116与顶部电极118隔开的底部电极114。在一些实施例中，覆盖层202设置在数据存储层116和顶部电极118之间，覆盖层202被配置为存储氧，这可以促进数据存储层116内的电阻变化。
在一些实施例中，顶部电极118可包括金属、金属氮化物或掺杂的多晶硅。例如，在各种实施例中，顶部电极118可包括铝、钛、钽、金、铂、钨、镍、铱、氮化钛、氮化钽、n型掺杂多晶硅、p型掺杂多晶硅等。在一些实施例中，顶部电极118的厚度tTE在约0nm(纳米)至约500nm之间的范围内。在一些另外的实施例中，顶部电极118的厚度tTE在约50埃至约200埃之间的范围内。
在一些实施例中，覆盖层202可包括金属或金属氧化物。例如，在一些实施例中，覆盖层202可包括铪、钛、钽、铝、锆等。在其他实施例中，覆盖层202可包括氧化铪、氧化钛、氧化锆、氧化铯、氧化锗等。在一些实施例中，覆盖层202的厚度TC在约0nm至约500nm之间的范围内。在一些实施例中，覆盖层202的厚度TC可以在约70埃至约200埃之间的范围内。
在一些实施例中，数据存储层116可包括金属、金属氮氧化物或化合物金属氧化物。例如，在各种实施例中，数据存储层116可包括二氧化钛(TiO2)、二氧化铪((HfO2)、二氧化铪铝(HfxAl1-xO2)、五氧化二钽(Ta2O5)、二氧化物铪钽(HfxTa1-xO2)、二氧化钨(WO2)、二氧化锆(ZrO2)、氧化铝(Al2O3)、氧化锶(StO)、二氧化硅(SiO2)等。在一些实施例中，数据存储层116的厚度tDS可在约1nm至约100nm之间的范围内。在一些另外的实施例中，数据存储层116的厚度可以在约30埃至约100埃之间的范围内。
在一些实施例中，底部电极114的下表面(例如，底面)可包括包含金属、金属氮化物、金属氧化物、掺杂多晶硅等的材料。例如，在一些实施例中，材料可包括铝、钛、钽、钨、镍、氮化钛、氮化钽、氧化铱、n型掺杂多晶硅、p型掺杂多晶硅等。在一些实施例中，该材料可包含贵金属(即惰性金属)，例如铼、钌、铑、钯、银、锇、铱、铂或金。在一些实施例中，底部电极114的整体可以是上述材料。在一些实施例中，底部电极114的厚度TBE可在约1nm至约200nm之间的范围内。
反应性降低层112接触底部电极114的下表面(例如，底面)。在一些实施例中，反应性降低层112包括金属、金属氮化物、金属氧化物、掺杂的多晶硅等。例如，在各种实施例中，反应性降低层112可包括铝、钛、钽、金、铂、钨、镍铱、氮化钛、氮化钽、氧化铱、n型掺杂多晶硅、p型掺杂的多晶硅等。在一些实施例中，底部电极114和反应性降低层112是不同的材料。在一些实施例中，反应性降低层112和一个或多个下互连层108是不同的材料。在一些实施例中，反应性降低层112不是铜。反应性降低层112的厚度TRR可以在约1nm至约200nm之间的范围内。在一些另外的实施例中，反应性降低层112的厚度TRR可以在约5nm至约20nm之间的范围内。
在一些实施例中，反应性降低层112具有第一电负性，并且沿着底部电极114的下表面的材料具有小于或等于第一电负性的第二电负性。具有第一电负性的反应性降低层112的材料沿着界面与第二电负性的底部电极114的材料接触。反应性降低层112的电负性降低了底部电极114对数据存储层116内的氧的反应性。例如，如果反应性降低层112的电负性比沿着底部电极114的下表面的材料更大，则可以将底部电极114和反应性降低层112的键合电子拉向反应性降低层112。将键合电子拉向反应性降低层112可以降低底部电极114与数据存储层116中的氧反应的能力，从而提高RRAM器件111的可靠性。
在一些实施方案中，反应性降低层112的第一电负性大于或等于约1.5。在一些另外的实施方案中，第一电负性可以大于约1.9以降低底部电极114的反应性。在一些另外的实施方案中，第一电负性可以大于约2.2以降低底部电极114的反应性。在一些实施例中，第二电负性可以约等于1.5。在其他实施例中，第二电负性可以大于1.5。例如，在一些实施例中，第二电负性可以大于约2.0。在一些实施例中，第一电负性和第二电负性之间的差值大于约0.1。在其他实施例中，第一电负性和第二电负性之间的差异大于约0.2。
如图2B至图2C的截面图204和208所示，在一些实施例中，一个或多个附加材料206可以设置在反应性降低层112下方。在一些实施例中，一个或多个附加材料206可以设置在反应性降低层112和最接近的下方的(例如，相邻下方的)其中一个互连线110(例如，相邻下方的铜互连线)之间。在一些实施例中，一个或多个附加材料206可包括底部电极扩散阻挡件、衬垫、导电层和/或类似物。在一些实施例中，一个或多个附加材料206可以包括与反应性降低层112不同的材料。在一些实施例中，一个或多个附加材料206的电负性可以小于反应性降低层112。例如，在一些实施例中，反应性降低层112的电负性可以为约2.5，并且可以与电负性小于
2.5的一个或多个附加材料206中的一个接触。在其他实施例中，一个或多个附加材料206的电负性可以大于反应性降低层112的电负性。
在一些实施例中，如图2B的截面图204所示，一个或多个附加材料206可包括与反应性降低层112的下表面接触的第一附加材料206a。在一些这样的实施例中，第一附加材料206a可包括金属、金属氮化物、金属氧化物、掺杂多晶硅等。例如，第一附加材料206a可包括铝、钛、钽、钨、金、铂、镍、铱、氮化钛、氮化钽、氧化铱、n型掺杂多晶硅或p型掺杂多晶硅。
在一些另外的实施例中，如图2C的截面图208所示，一个或多个附加材料206可包括多个附加材料。例如，一个或多个附加材料206可包括与反应性降低层112的下表面接触的第一附加材料206a、与第一附加材料206a的下表面接触的第二附加材料206b、以及与第二附加材料206b的下表面接触的第三附加材料206c。在一些实施例中，第一附加材料206a、第二附加材料206b和/或第三附加材料206c可包括金属(例如、铝、钛、钽、钨、金、铂、镍、铱)、金属氮化物(例如，氮化钛、氮化钽)、金属氧化物(例如，氧化铱)、掺杂的多晶硅(例如，n型掺杂的多晶硅、或p型掺杂的多晶硅)等。在一些实施例中，第一附加材料206a、第二附加材料206b和/或第三附加材料206c可包括不同的材料。例如，第一附加材料206a可以包括钛，第二附加材料206b包括氧化物(例如，氧化钽)，第三附加材料206c可以包括钴。在一些另外的实施例中(未示出)，一个或多个附加材料206可以包括其他材料(例如，第五另外材料、第六另外材料等)。
图3示出了在反应性降低层上具有RRAM器件的集成芯片300的截面图的另一实施例。
集成芯片300包括设置在衬底102上的介电结构106内的RRAM器件111。在一些实施例中，介电结构106包括多个堆叠的层间电介质(ILD)层302a至302d。多个堆叠的ILD层302a至302d包括一个或多个下ILD层302a至302c，其横向围绕一个或多个下互连层108，包括导电接触件107、互连通孔109和互连线110。在一些实施例中，多个堆叠的ILD层302a至302d可包括二氧化硅、SiCOH、氟硅酸盐玻璃、磷酸盐玻璃(例如，硼磷酸盐硅酸盐玻璃)等中的一个或多个。一个或多个下互连层108被配置为将RRAM器件111与设置在衬底102内的存取器件104耦合。在一些实施例中，存取器件104可以包括具有栅电极104d的MOSFET器件，栅电极104d横向地设置在源极区104a和漏极区104b之间，并且通过栅极电介质104c与衬底102垂直地隔开。
RRAM器件111包括设置在底部电极114和顶部电极118之间的数据存储层116。底部电极114设置在一个或多个下互连层108上。在一些实施例中，下绝缘层304可以设置在一个或多个下ILD层302a至302c上。下绝缘层304包括限定开口的侧壁，该开口位于底部电极114和一个或多个下互连层108之间。在各种实施例中，下绝缘层304可包括氮化硅、二氧化硅、碳化硅等。在一些实施例中，底部电极扩散阻挡件306设置在下绝缘层304的侧壁之间。底部电极扩散阻挡件306可以具有覆盖下绝缘层304的基本平坦的上表面。在一些实施例中，底部电极扩散阻挡件306可包括氮化钛、氮化钽等。
反应性降低层112设置在底部电极扩散阻挡件306上方。在一些实施例中，底部电极扩散阻挡件306设置在反应性降低层112和一个或多个下互连层108之间。反应性降低层112从底部电极扩散阻挡件306的顶部连续延伸以接触底部电极114的下表面。在一些实施例中，反应性降低层112的最底部表面完全位于下绝缘层304的最顶部表面上方。在一些实施例中，反应性降低层112的侧壁与底部电极114和底部电极扩散阻挡件306的侧壁沿线对齐。
在一些实施例中，数据存储层116可具有底面和顶面，底面具有第一宽度，顶面具有小于第一宽度的第二宽度。在这样的实施例中，数据存储层116可以具有通过覆盖数据存储层116的水平延伸表面耦合到上侧壁的下侧壁。在一些实施例中，下侧壁可以沿着第一线与底部电极114的侧壁对齐，并且上侧壁可以沿着第二线与顶部电极118的侧壁对齐。
在一些实施例中，反应性降低层112的侧壁可以相对于下绝缘层304的上表面以第一角度α定向。第一角度α可以大于90°。在一些实施例中，反应性降低层112的侧壁可以与底部电极114和数据存储层116的侧壁沿线对齐。在一些实施例中，覆盖层202的侧壁可以相对于沿数据存储层116的上表延伸的水平面以第二角度β定向。第二角度β也可以大于90°。在一些实施例中，第一角度α不同于(例如，大于)第二角度β。
在一些实施例中，侧壁间隔件308可沿覆盖层202和顶部电极118的侧壁设置。在一些实施例中，侧壁间隔件308还可以沿着数据存储层116的侧壁设置。在一些实施例中，侧壁间隔件308可设置在顶部电极118和/或数据存储层116的水平延伸表面上。在一些实施例中，侧壁间隔件308可包含氮化物(例如，氮化硅)、氧化物(例如，氧化硅)、碳化物(例如，碳化硅)或类似物。上ILD层302d位于RRAM器件111上方。在一些实施例中，上ILD层302d可包含二氧化硅、SiCOH、氟硅酸盐玻璃、磷酸盐玻璃(例如，硼磷酸盐硅酸盐玻璃)或类似物中的一种或多种。
图4示出了在反应性降低层上具有RRAM器件的集成芯片400的一些另外的实施例的截面图。
集成芯片400包括设置在衬底102上方的一个或多个下ILD层302a至302c内的一个或多个下互连层108。下绝缘层304位于一个或多个下ILD层302a至302c上方并包括侧壁，侧壁限定了延伸穿过下绝缘层304的开口。
底部电极扩散阻挡件306沿着下绝缘层304的侧壁设置，并且位于一个或多个下互连层108上方。底部电极扩散阻挡件306可以从下绝缘层304的第一侧壁连续地延伸到下绝缘层304的第二侧壁。在一些实施例中，底部电极扩散阻挡件306具有在底部电极扩散阻挡件306的最外层侧壁之间的基本恒定的厚度。在一些实施例中，底部电极扩散阻挡件306可以包括难熔金属或难熔金属氮化物，如钽、氮化钽、钛、氮化钛等。
反应性降低层112设置在底部电极扩散阻挡件306上方并具有第二电负性。反应性降低层112从下绝缘层304的侧壁之间直接延伸到下绝缘层304上方。在一些实施例中，反应性降低层112可以完全覆盖底部电极扩散阻挡件306。在一些实施例中，反应性降低层112中心处的厚度可以比最外边缘处的厚度更大。在一些实施例中，反应性降低层112可具有背离衬底102的基本平坦的上表面。
RRAM器件111设置在反应性降低层112上。RRAM器件111具有通过数据存储层116与顶部电极118隔开的底部电极114。底部电极114设置在反应性降低层112上。底部电极114具有下表面，该下表面包括具有第一电负性的材料，该第一电负性小于或等于反应性降低层112的第二电负性。底部电极114的下表面内的材料沿着界面与反应性降低层112接触。
图5示出了在反应性降低层上具有RRAM器件的集成芯片500的一些另外实施例的截面图。
集成芯片500包括设置在衬底102上方的一个或多个下ILD层302a至302b内的一个或多个下互连层108。下ILD层302c设置在一个或多个下ILD层302a至302b上。反应性降低层112被下ILD层302c横向围绕。反应性降低层112具有第二电负性。下绝缘层304位于下ILD层302c和反应性降低层112之上，使得下ILD层302c和反应性降低层112具有位于下绝缘层304的底部下方的上表面。下绝缘层304包括侧壁，侧壁限定延伸穿过下绝缘层304的开口。下绝缘层304中的开口直接位于反应性降低层112上方。
RRAM器件111设置在下绝缘层304上。RFAM器件111具有通过数据存储层116与顶部电极118隔开的底部电极114。底部电极114直接从下绝缘层304的侧壁之间延伸到下绝缘层304上方。底部电极114具有与反应性降低层112接触的下表面。底部电极114的下表面包括具有小于或等于第二电负性的第一电负性的材料。
图6示出了在反应性降低层上具有RRAM器件的集成芯片600的一些另外的实施例的截面图。
集成芯片600包括设置在衬底102上方的一个或多个下ILD层302a至302c内的一个或多个下互连层108。下绝缘层304位于一个或多个下ILD层302a至302c上方并包括侧壁，侧壁限定了延伸穿过下绝缘层304的开口。
反应性降低层112设置在一个或多个下互连层108上。反应性降低层112具有第二电负性。反应性降低层112从下绝缘层304的侧壁之间直接延伸到下绝缘层304上方。在一些实施例中，反应性降低层112包括材料(例如，钛、氮化钛等)，其被配置为作为扩散阻挡件。反应性降低层112可以具有侧壁和下表面，其直接接触下绝缘层304。在一些实施例中，反应性降低层112可以具有背离衬底102的基本平坦的上表面。
RRAM器件111设置在反应性降低层112上。RRAM器件111具有通过数据存储层116与顶部电极118隔开的底部电极114。底部电极114具有包含第一电负性的材料的下表面，第一电负性小于或等于第二电负性。底部电极114的下表面可以与反应性降低层112接触。
图7示出了在反应性降低层上具有RRAM器件的集成芯片700的一些另外的实施例的截面图。
集成芯片700包括围绕一个或多个下互连层108的一个或多个下ILD层302a至302c上的下绝缘层304。下绝缘层304包括限定延伸穿过下绝缘层304的开口的侧壁。
底部电极扩散阻挡件306设置在开口内。底部电极扩散阻挡件306沿着下绝缘层304的侧壁设置。反应性降低层112直接设置在底部电极扩散阻挡件306上。反应性降低层112具有与反应性降低层112的顶面基本共面的顶面。反应性降低层112具有第二电负性。
RRAM器件111设置在反应性降低层112上。RRAM器件111具有通过数据存储层116与顶部电极118隔开的底部电极114。底部电极114具有包括具有第一电负性的材料的下表面，第一电负性小于或等于第二电负性。底部电极114的下表面可以与反应性降低层112、底部电极扩散阻挡件306接触。
图8A至图8B示出了在反应性降低层上具有RRAM器件的集成芯片的一些另外的实施例。
如图8A的截面图800所示，集成芯片包括设置在衬底102上方的一个或多个下ILD层302a至302c内的一个或多个下互连层108。下绝缘层304位于一个或多个下ILD层302a至302c上并包括侧壁，侧壁限定开口，开口穿过下绝缘层304直接延伸至一个或多个下互连层108上方。
底部电极扩散阻挡件306沿着下绝缘层304的侧壁设置，并且位于一个或多个下互连层108上方。反应性降低层112设置在底部电极扩散阻挡件306上方并具有第二电负性。RRAM器件111设置在反应性降低层112上方。RRAM器件111包括设置在底部电极114和顶部电极118之间的数据存储层116。底部电极114包括具有第一电负性的材料的下表面，第一电负性小于或等于反应性降低层112的第二电负性。
底部电极扩散阻挡件306、反应性降低层112、底部电极114、数据存储层116、覆盖层202和顶部电极118分别具有由外部区域804横向围绕的内部区域802。内部区域802内的层分别具有凹入的上表面，其横向地位于外部区域804内的相应层的上表面之间，并且垂直地位于外部区域804中的相应层的上表面的下方。例如，反应性降低层112在内部区域802内具有上表面，其横向地位于在外部区域804内的反应性降低层112的上表面之间，垂直地位于在外部区域804内的反应性降低层112的上表面的下方。如图8B的顶视图806所示，底部电极扩散阻挡件306的外部区域804沿着底部电极扩散阻挡件306的最外围延伸。在一些实施例中，外部区域804可以在内部区域802周围的不间断的环中连续延伸。
在一些实施例中，底部电极扩散阻挡件306、反应性降低层112、底部电极114、数据存储层116、覆盖层202和顶部电极118可以分别在最外层侧壁之间具有基本相等的厚度。在一些替代实施例中，数据存储层116的内部区域802可以具有第一厚度，并且数据存储层116的外部区域804可以具有小于第一厚度的第二厚度。
图9A示出了在反应性降低层上具有RRAM器件的集成芯片900的一些另外的实施例的截面图。
集成芯片900包括衬底102，衬底102包括逻辑区域902和嵌入式存储区域904。介电结构106设置在衬底102上。介电结构106包括由蚀刻停止层906隔开的多个堆叠的ILD层302a至302d。在一些实施例中，蚀刻停止层906可包括氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等。
逻辑区域902包括设置在衬底102内的晶体管器件908。晶体管器件908包括源极区908a、通过沟道区与源极区908a隔开的漏极区908b、以及在沟道区上方的栅极结构908g。在一些实施例中，晶体管器件908可以包括高k金属栅极(HKMG)晶体管。在这样的实施例中，栅极结构908g可以包括金属栅电极(例如，包括铝、钌、钯等)和包括高k电介质(例如，包括氧化铝、氧化铪等)的栅极电介质。在其他实施例中，栅极结构908g可以包括多晶硅栅电极和包括氧化物(例如，二氧化硅)的栅极电介质。
源极区908a和/或漏极区908b耦合到由介电结构106围绕的多个互连层。多个互连层包括导电接触件910、互连线912和互连通孔914。在一些实施例中，多个互连层可包括铜、钨、铝和/或类似物。
嵌入式存储区域904包括设置在衬底102内的存取器件104(例如，存取晶体管)。存取器件104耦合到RRAM器件111，RRAM器件111具有通过数据存储层116与顶部电极118隔开的底部电极114。底部电极114与反应性降低层112接触。反应性降低层112沿着与逻辑区域902内的其中一个互连通孔914的侧壁相交的水平面设置。在一些实施例中，一个或多个隔离结构905可以设置在存取器件104的相对侧上的衬底102内。隔离结构905可以包括设置在由衬底102的内表面限定的沟槽内的一个或多个介电材料。在一些实施例中，隔离结构905可以包括浅沟槽隔离(STI)结构。在一些这样的实施例中，隔离结构905可以包括在存取器件104的周边以闭环连续延伸的相同隔离结构。
图9B示出了在反应性降低层上具有RRAM器件的集成芯片916的一些替代实施例的截面图。
集成芯片916包括具有逻辑区域902和嵌入式存储区域904的衬底102。嵌入式存储区域904包括设置在衬底102内的存取器件104(例如，存取晶体管)。存取器件104耦合到RRAM器件111，RRAM器件111具有通过数据存储层116与顶部电极118隔开的底部电极114。底部电极114与反应性降低层112接触。反应性降低层112沿着与逻辑区域902内的其中一个互连线912的侧壁相交的水平面设置。
图10示出了在反应性降低层上具有RRAM器件的集成芯片1000的一些另外的实施例的截面图。
集成芯片1000包括1T1R RRAM单元架构，其具有连接到RRAM器件111的存取器件104。存取器件104设置在衬底102内。在一些实施例中，存取器件104可以包括具有栅电极104d的MOSFET器件，栅电极104d设置在源极区104a和漏极区104b之间，并且通过栅极电介质104c与衬底102隔开。在其他实施例中，存取器件104可以包括HEMT、BJT等。
介电结构106设置在衬底102上。包括导电接触件107、互连通孔109和互连线110的一个或多个下互连层108由介电结构106围绕。互连线110包括源极线SL，源极线SL包括电耦合到源极区104a的第一互连线。在一些实施例中，源极线SL可以设置在第二互连线层中，该第二互连线层通过导电接触件、第一互连线和第一互连通孔连接到源极区104a。互连线110还包括字线WL，字线WL包括电耦合到栅电极104d的第二互连线。在一些实施例中，字线WL可以设置在第一互连线层中并且通过导电接触件连接到栅电极104d。
RRAM器件111设置在位于反应性降低层112上方的介电结构106内。RRAM器件包括通过数据存储层116与顶部电极118隔开的底部电极114。底部电极114通过反应性降低层112和一个或多个下互连层108直接连接到漏极区104b。顶部电极118还通过上部互连结构120耦合到位线BL。
在一些实施例中，侧壁间隔件308沿顶部电极118的相对侧设置。在一些实施例中，侧壁间隔件308可具有水平延伸段308a，水平延伸段308a从侧壁间隔件308的侧壁向外突出。在一些实施例中，水平延伸段308a可以从侧壁间隔件308的相对侧向外突出。在其他实施例(未示出)中，水平延伸段308a可以从侧壁间隔件308的一侧向外突出而不是从侧壁间隔件308的相对侧突出。
尽管集成芯片1000示出了字线WL、源极线SL、位线BL和RRAM器件111位于BEOL(后端制程)堆叠件内的一定的层中，应当理解，这些元件的位置不限于所示的那些位置。相反，元件可以位于BEOL堆叠件内的不同位置。例如，在一些替代实施例中，RRAM器件111可以位于第二和第三金属互连线之间。
图11示出了曲线图1100，其示出了所公开的在反应性降低层上的RRAM器件的数据循环的一些实施例。曲线图1100示出了沿y轴的读取电流和沿x轴的循环计数(即，多个读取/写入循环)。
如曲线图1100所示，读取电流具有用于存储的数据状态的第一电流范围1102，具有第一值(例如，具有“1”的数据状态)、以及具有用于存储的数据状态的第二电流范围1104，具有第二值(例如，具有“0”的数据状态)。读取窗口1106是从RRAM器件读出的在“1”和“0”之间的信号(例如，电流)的差异。在RRAM器件(例如，图1的RRAM器件111)的操作期间，要保持足够大的读取窗口，因为较大的读取窗口1106使得在读取操作期间更容易区分彼此不同的数据状态。
不具有反应性降低层(例如，图1的反应性降低层112)的RRAM器件将具有在多次读取和/或写入操作(用线1108表示)之后变得太小而不可靠的读取窗口。然而，反应性降低层(例如，图1的反应性降低层112)提供了能够为相对大量的读取和/或写入操作维持足够读取窗口的RRAM器件(例如，多个读取和/或写入操作能够比由不具有反应性降低层的RRAM器件执行的读取和/或写入操作的数量大三倍或更多倍)。
图12至图21示出了形成在反应性降低层上具有RRAM器件的集成芯片的方法的一些实施例的截面图1200至2100。尽管图12至图21描述了一种方法，但是应当理解，图12至图21中公开的结构不限于这种方法，而是可以单独作为独立于该方法的结构。
如图12的截面图1200所示，在衬底102内形成存取器件104。在各种实施例中，衬底102可以是任何类型的半导体本体(例如，硅、SiGe、SOI等)，例如半导体晶圆和/或晶圆上的一个或多个管芯、以及与其相关的任何其他类型的半导体和/或外延层。在一些实施例中，存取器件104可包括通过在衬底102上方沉积栅极电介质膜和栅电极膜而形成的晶体管器件。随后图案化栅极电介质膜和栅电极膜以形成栅极电介质104c和栅电极104d。随后可以注入衬底102，以在栅电极104d的相对侧上在衬底102内形成源极区104a和漏极区104b。
在一些实施例中，一个或多个隔离结构905可以形成在存取器件104的相对侧上的衬底102内。在一些实施例中，可以通过选择性地蚀刻衬底102形成一个或多个浅沟槽1202并随后在一个或多个浅沟槽1202内形成一个或多个介电材料来形成一个或多个隔离结构905。在一些实施例中，蚀刻工艺可包括干蚀刻工艺。例如，蚀刻工艺可以包括耦合等离子体蚀刻工艺，例如电感耦合等离子体(ICP)蚀刻工艺或电容耦合等离子体(CCP)蚀刻工艺。在其他实施例中，蚀刻工艺可以包括湿蚀刻工艺。
如图13的截面图1300所示，在衬底102上方的一个或多个下层间电介质(ILD)层302a至302c内形成一个或多个下互连层108。一个或多个下互连层108可以包括导电接触件107、互连通孔109和互连线110。一个或多个下互连层108可以形成为形成衬底102上的一个或多个ILD层302a至302c中的一个，选择性地蚀刻ILD层(例如，氧化物、低k电介质或超低k电介质)在ILD层内限定通孔和/或沟槽，在通孔和/或沟槽内形成导电材料(例如，铜、铝等)以填充开口，并执行平坦化工艺(例如，化学机械平坦化工艺)。
如图14的截面图1400所示，下绝缘层304形成在一个或多个下互连层108和一个或多个下ILD层302a至302c上。在一些实施例中，下绝缘层304可包括氮化硅、碳化硅等。在一些实施例中，下绝缘层304可以通过沉积技术(例如，物理汽相沉积(PVD)、化学汽相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成为厚度在约200埃至约300埃的范围内。在沉积之后，下绝缘层304被选择性地图案化以限定延伸穿过下绝缘层304到一个或多个下互连层108的开口1404。在一些实施例中，下绝缘层304可以根据蚀刻剂1402(例如，干蚀刻剂或湿蚀刻剂)选择性地图案化。
如图15的截面图1500所示，在一些实施例中，在下绝缘层304和一个或多个下互连层108上形成底部电极扩散阻挡件1502。底部电极扩散阻挡件层1502从开口1404内延伸到覆盖下绝缘层304的位置。在一些实施例中，底部电极扩散阻挡件1502可包括氮化钽、氮化钛等。随后可以执行平坦化工艺(例如，化学机械平坦化工艺)。在一些实施例中，平坦化工艺导致底部电极扩散阻挡件1502在下绝缘层304上的厚度在约100埃至约300埃之间的范围内。在一些实施例中，底部电极扩散阻挡件1502可以通过沉积工艺(例如，CVD、PVD、ALD、PE-CVD等)形成。
在底部电极扩散阻挡件1502上形成反应性降低涂层1504。反应性降低涂层1504具有第二电负性。在一些实施例中，第二电负性可以大于或等于1.5。在其他实施例中，第二电负性可以大于或等于2.0。在一些实施例中，反应性降低涂层1504可以通过沉积工艺(例如，CVD、PVD、ALD、PE-CVD等)形成。在一些实施例中，反应性降低涂层1504的厚度可以在约1nm至约200nm之间的范围内。
如图16的截面图1600所示，底部电极层1602形成在反应性降低涂层1504上。在一些实施例中，底部电极层1602具有包括具有第一电负性的材料的下表面，第一电负性小于或等于反应性降低涂层1504的第二电负性。在一些实施例中，底部电极层1602的整体可以是该材料。在一些实施例中，第一电负性可以约为1.5。在其他实施例中，第一电负性可以大于1.5。在一些实施例中，底部电极层1602可以包括通过沉积工艺(例如，PVD、CVD等)形成的金属、金属氮化物、金属氧化物或掺杂的多晶硅。
在一些实施例中，底部电极层1602可以与反应性降低涂层1504原位形成(例如，不破坏其中执行沉积的处理室的真空)。在该实施例中，具有第二电负性的反应性降低涂层1504的材料沿界面与具有的第一电负性的底部电极层1602的材料直接接触。在一些实施例中，底部电极层1602的厚度TBE可以形成在约1nm至约200nm之间的范围内。在其他实施例中，底部电极层1602可以与反应性降低涂层1504非原位形成。在一些这样的实施例中，可以执行额外的蚀刻工艺以在形成底部电极层1602之前从反应性降低涂层1504的顶部去除任何自然氧化物，使得具有第二电负性的反应性降低涂层1504的材料沿着界面与具有第一电负性的底部电极层1602的材料直接接触。
如图17的截面图1700所示，数据存储元件1702形成在反应性降低涂层1504上。在一些实施例中，数据存储元件1702可包括具有可变电阻的高k介电材料。例如，在一些实施例中，数据存储元件1702可包括氧化铪(HfOX)、氧化锆(ZrOX)、氧化铝(AlOX)、氧化镍(NiOX)、氧化钽(TaOX)、氧化钛(TiOX)等。在一些实施例中，数据存储元件1702可以通过沉积技术(例如，PVD、CVD、PE-CVD、溅射、ALD等)形成，其厚度在约25埃至约75埃之间的范围内。
在一些实施例中，可以在数据存储元件1702上形成覆盖膜1704。在各种实施例中，覆盖膜1704可以包括金属或金属氧化物。在一些实施例中，可以通过沉积技术(例如，PVD、CVD、PE-CVD、溅射、ALD等)形成覆盖膜1704。
在数据存储元件1702上形成顶部电极层1706。顶部电极层1706可以包括金属，例如钛、钽等。在一些实施例中，顶部电极层1706可以通过沉积技术(例如，PVD、CVD、PE-CVD、溅射、ALD等)形成。在一些实施例中，顶部电极层1706的厚度可以在约100埃至约400埃之间的范围内。
如图18的截面图1800所示，在顶部电极层(图17的1706)上执行第一图案化工艺。在一些实施例中，第一图案化工艺包括在顶部电极层(图17的1706)上方形成掩模层1804，并随后将顶部电极层(图17的1706)暴露于第一蚀刻剂1802，其被配置为通过选择性地去除顶部电极层(图17的1706)的未掩蔽部分限定顶部电极118。在一些实施例中，第一蚀刻剂1802还可以去除覆盖膜1704的未掩蔽部分以限定覆盖层202。
在各种实施例中，第一蚀刻剂1802可包括具有蚀刻化学物质的干蚀刻剂，蚀刻化学物质包括氟物质(例如，CF4、CHF3、C4F8等)或包含氢氟酸(HF)的湿蚀刻剂。在一些实施例中，第一图案化工艺可以减小掩模层1804的厚度。例如，在一些实施例中，第一图案化工艺可以将掩模层1804的厚度减小约70％至约85％(例如，从约550埃到约100埃)之间的范围。
在一些实施例中，顶部电极层(图17的1706)的过蚀刻可以蚀刻数据存储元件1702部分。例如，在一些实施例中，可以蚀刻数据存储元件1702的部分，使得数据存储元件1702具有从数据存储元件1702的最外侧壁横向后退的侧壁。
如图19的截面图1900所示，侧壁间隔件308可以形成在顶部电极118的相对侧上。在一些实施例中，可以通过使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)在衬底102上沉积间隔件层来形成侧壁间隔件308。随后蚀刻间隔件层以将间隔件层从水平表面移除，沿着顶部电极118的相对侧留下间隔件层作为侧壁间隔件308。在各种实施例中，间隔件层可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)等。在各种实施例中，间隔件层的厚度可以形成在约400埃至约600埃的范围内。
在形成侧壁间隔件308之后，执行第二图案化工艺以限定数据存储层116、底部电极114、反应性降低层112和底部电极扩散阻挡件306。在一些实施例中，第二图案化工艺根据包括掩模层1804和侧壁间隔件308的掩模选择性地暴露数据存储元件(图18的1702)、底部电极层(图18的1602)、反应性降低涂层(图18的1504)、以及底部电极扩散阻挡层(图18的1502)于第二蚀刻剂1902。第二蚀刻剂1902被配置为去除数据存储元件(图18的1702)、底部电极层(图18的1602)、反应性降低涂层(图18的1504)和下部底部电极扩散阻挡件(图18的1502)的未掩蔽部分。在各种实施例中，第二蚀刻剂1902可包括干蚀刻剂或湿蚀刻剂。
在一些实施例中，第二图案化工艺可以减小下绝缘层304的未掩蔽区域的厚度。例如，在一些实施例中，第二图案化工艺可以将下绝缘层304的未掩蔽区域的厚度减小约20％至约35％(例如，从约270埃到约220埃)之间的范围。减小下绝缘层304的未掩蔽区域的厚度使得下绝缘层304在反应性降低层112正下方具有比在反应性降低层112的外部更大的厚度。
如图20的截面图2000所示，在衬底102上形成上介电层2002。随后在上介电层2002上形成上层间电介质(ILD)层302d。上介电层2002具有邻接下绝缘层304的第一侧和邻接上ILD层302d的第二侧。
如图21的截面图2100所示，上互连结构120形成在邻接顶部电极118的位置处。在各种实施例中，上互连结构120可包括互连通孔或互连线。在一些实施例中，可以通过蚀刻上ILD层302d以形成开口2102来形成上互连结构120，开口2102穿过上ILD层302d、上介电层2002和掩模层1804延伸至顶部电极118。然后用导电材料(例如，铜和/或铝)填充开口2102以形成上互连结构120。
图22示出了形成在反应性降低层上具有RRAM器件的集成芯片的方法2200的一些实施例的流程图。
虽然方法2200在下面被图示和描述为一系列步骤或事件，但是应当理解，这些步骤或事件的所示顺序不应被解释为限制意义。例如，一些步骤可以以不同的顺序发生，并且/或者与除了这里示出和/或描述的步骤或事件之外的其他步骤或事件同时发生。另外，可能不需要所有示出的步骤来实现本文描述的一个或多个方面或实施例。此外，本文描绘的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。
在2202处，在衬底内形成存取器件。图12示出了对应于步骤2202的一些实施例的截面图1200。
在2204处，在衬底上的一个或多个下ILD层内形成一个或多个下互连层。图13示出了对应于步骤2204的一些实施例的截面图1300。
在2206处，在一个或多个下ILD层上形成下绝缘层。图14示出了对应于步骤2206的一些实施例的截面图1400。
在2208处，在一些实施例中，可以在下绝缘层和一个或多个下互连层上形成底部电极扩散阻挡层。图15示出了对应于步骤2208的一些实施例的截面图1500。
在2210处，在底部电极扩散阻挡层上形成具有第二电负性的反应性降低涂层。图15示出了对应于步骤2210的一些实施例的截面图1500。
在2212处，在反应性降低涂层上形成具有第一电负性的底部电极层。第二电负性大于或等于第一电负性。图16示出了对应于步骤2212的一些实施例的截面图1600。
在2214处，在底部电极层上形成数据存储元件。图17示出了对应于步骤2214的一些实施例的截面图1700。
在2216处，在数据存储元件上形成覆盖膜。图17示出了对应于步骤2216的一些实施例的截面图1700。
在2218处，在数据存储元件上形成顶部电极层。图17示出了对应于步骤2218的一些实施例的截面图1700。
在2220处，选择性地图案化顶部电极层以限定顶部电极。图18示出了对应于步骤2220的一些实施例的截面图1800。
在2222处，侧壁间隔件形成在顶部电极的相对侧上。图19示出了对应于步骤2222的一些实施例的截面图1900。
在2224处，选择性地图案化数据存储元件、底部电极层、反应性降低涂层和底部电极扩散阻挡层，以分别限定数据存储层、底部电极、反应性降低层和底部电极扩散阻挡件。图19示出了对应于步骤2224的一些实施例的截面图1900。
在2226处，在顶部电极上形成上ILD层。图20示出了对应于步骤2226的一些实施例的截面图2000。
在2228处，在顶部电极上形成上互连结构。图21示出了对应于步骤2228的一些实施例的截面图2100。
尽管所公开的附图和描述是关于电阻随机存取存储器(RRAM)器件的，但是应当理解，所公开的反应性降低层不限于这种存储器器件。而是，在一些替代实施例中，所公开的反应性降低层还可以应用于其他类型的存储器器件，例如但不限于相变随机存取存储器(PCRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、可编程金属化存储器、碳纳米管存储器等。
因此，在一些实施例中，本公开涉及包含RRAM器件的集成芯片，RRAM器件在反应性降低层上具有底部电极，底部电极配置成降低底部电极与氧的反应性。通过降低底部电极与氧的反应性，反应性降低层改善了RRAM器件的可靠性(例如，可以可靠地执行的读取和/或写入循环的数量)。
在一些实施例中，本公开涉及集成芯片。集成芯片包括设置在衬底上的介电结构内的一个或多个下互连层；底部电极设置在一个或多个下互连层的其中一个上，底部电极的下表面包括具有第一电负性的材料；将底部电极与顶部电极分开的数据存储层；以及与底部电极的下表面接触并具有大于或等于第一电负性的第二电负性的反应性降低层。在一些实施例中，集成芯片还包括设置在反应性降低层和一个或多个下互连层之间的底部电极扩散阻挡件。在一些实施例中，集成芯片还包括下绝缘层，该下绝缘层设置在介电结构上并且具有限定在底部电极正下方的开口的侧壁，下绝缘层围绕反应性降低层。在一些实施例中，集成芯片还包括设置在反应性降低层和相邻下方的互连线之间的一个或多个附加材料。在一些实施例中，第二电负性大于约2.2。在一些实施例中，底部电极的下表面包括贵金属。在一些实施例中，第一电负性小于第二电负性。在一些实施例中，反应性降低层的侧壁与底部电极的侧壁沿直线对齐。在一些实施例中，反应性降低层包括金属、金属氮化物、金属氧化物或掺杂的多晶硅。在一些实施例中，反应性降低层包括铝、钛、钽、钨、金、铂、镍、铱、氮化钛、氮化钽、氧化铱、n型掺杂多晶硅或p型掺杂多晶硅。
在其他实施例中，本公开涉及集成芯片。集成芯片包括设置在一个或多个层间电介质(ILD)层上的下绝缘层，下绝缘层具有侧壁，侧壁限定直接位于由一个或多个ILD层围绕的一个或多个互连层上的开口；设置在开口内的底部电极扩散阻挡件；位于底部电极扩散阻挡件上方并具有第一电负性的底部电极；将底部电极与顶部电极隔开的数据存储层；反应性降低层直接设置在底部电极扩散阻挡件和底部电极之间，反应性降低层具有大于第一电负性的第二电负性。在一些实施例中，反应性降低层包括金属氮化物或金属氧化物。在一些实施例中，反应性降低层覆盖底部电极的整个下表面。在一些实施方案中，反应性降低层完全位于下绝缘层上。在一些实施例中，底部电极包括从反应性降低层连续延伸到数据存储层的贵金属。在一些实施例中，反应性降低层不是铜。在一些实施方案中，底部电极由贵金属组成。
在其他实施例中，本公开涉及一种形成集成芯片的方法。该方法包括在设置在衬底上的一个或多个下互连层上形成反应性降低涂层；在反应性降低涂层上形成底部电极层并与之接触，底部电极层具有小于或等于反应性降低涂层的第二电负性的第一电负性；在底部电极层上形成数据存储元件；在数据存储元件上形成顶部电极层；并且图案化顶部电极层、数据存储元件、反应性降低涂层和底部电极层以限定存储器件。在一些实施例中，该方法还包括在一个或多个下互连层上形成底部电极扩散阻挡层；在底部电极扩散阻挡层上形成反应性降低涂层。在一些实施例中，该方法还包括在围绕一个或多个下互连层的介电结构上形成下绝缘层；图案化下绝缘层以形成下绝缘层的侧壁，该侧壁限定在底部电极层正下方的开口，该反应性降低涂层的最下表面位于下绝缘层的最下表面的上方。
根据本申请的实施例，提供了一种集成芯片，包括：一个或多个下互连层，设置在衬底上的介电结构内；底部电极，设置在所述一个或多个下互连层中的其中一个上，其中，所述底部电极的下表面包括具有第一电负性的材料；数据存储层，将所述底部电极与顶部电极隔开；以及反应性降低层，与所述底部电极的下表面接触并且具有大于或等于第一电负性的第二电负性。
根据本申请的实施例，还包括：底部电极扩散阻挡件，设置在所述反应性降低层和所述一个或多个下互连层之间。
根据本申请的实施例，还包括：下绝缘层，设置在所述介电结构上并且包括限定在所述底部电极正下方的开口的侧壁，其中所述下绝缘层围绕所述反应性降低层。
根据本申请的实施例，还包括：一个或多个附加材料，设置在所述反应性降低层以及相邻下方的互连线之间。
根据本申请的实施例，其中，所述一个或多个附加材料包括一个或多个不同于反应性降低层的材料；并且其中，所述一个或多个附加材料包括金属、金属氮化物、金属氧化物或掺杂的多晶硅。
根据本申请的实施例，其中，所述第二电负性大于2.2。
根据本申请的实施例，其中，所述底部电极的下表面包括贵金属。
根据本申请的实施例，其中，所述第一电负性小于所述第二电负性。
根据本申请的实施例，其中，所述反应性降低层包括金属、金属氮化物、金属氧化物或掺杂的多晶硅。
根据本申请的实施例，其中，所述反应性降低层包括铝、钛、钽、钨、金、铂、镍、铱、氮化钛、氮化钽、氧化铱、n型掺杂多晶硅或p型掺杂多晶硅。
根据本申请的实施例，提供了一种集成芯片，包括：下绝缘层，设置在一个或多个层间电介质层上，其中，所述下绝缘层包括侧壁，所述侧壁限定开口，所述开口直接位于由所述一个或多个层间电介质层围绕的一个或多个互连层上；底部电极扩散阻挡件，设置在所述开口内；底部电极，位于所述底部电极扩散阻挡件上并具有第一电负性；数据存储层，将所述底部电极与顶部电极隔开；以及反应性降低层，直接设置在所述底部电极扩散阻挡件和所述底部电极之间，其中所述反应性降低层具有大于所述第一电负性的第二电负性。
根据本申请的实施例，其中，所述反应性降低层包括金属氮化物或金属氧化物。
根据本申请的实施例，其中，所述反应性降低层覆盖所述底部电极的整个下表面。
根据本申请的实施例，其中，所述反应性降低层完全在所述下绝缘层上。
根据本申请的实施例，其中，所述底部电极包括从所述反应性降低层连续延伸到所述数据存储层的贵金属。
根据本申请的实施例，其中，所述反应性降低层不是铜。
根据本申请的实施例，还包括：一个或多个附加材料，设置在所述反应性降低层的下表面以及最接近的下方的互连线的上表面之间。
根据本申请的实施例，提供了一种形成集成芯片的方法，包括：在设置在衬底上的一个或多个下互连层上形成反应性降低涂层；形成在所述反应性降低涂层上并与所述反应性降低涂层接触的底部电极层，其中，所述底部电极层具有小于或等于所述反应性降低涂层的第二电负性的第一电负性；在所述底部电极层上形成数据存储元件；在所述数据存储元件上形成顶部电极层；以及图案化所述顶部电极层、所述数据存储元件、所述反应性降低涂层和所述底部电极层以限定存储器器件。
根据本申请的实施例，还包括：在所述一个或多个下互连层上形成底部电极扩散阻挡层；以及在所述底部电极扩散阻挡层上形成所述反应性降低涂层。
根据本申请的实施例，还包括：在围绕所述一个或多个下互连层的介电结构上形成下绝缘层；以及图案化所述下绝缘层以形成下绝缘层的侧壁，所述侧壁限定所述底部电极层正下方的开口，其中，所述反应性降低涂层的最下表面位于所述下绝缘层的最下表面的上方。
前述内容概述了若干实施例的部件，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域技术人员还应意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变/替换和变更而不背离本公开的精神和范围。

Claims (20)

1.一种集成芯片，包括：
一个或多个下互连层，设置在衬底上的介电结构内；
底部电极，设置在所述一个或多个下互连层中的其中一个上，其中，所述底部电极的下表面包括具有第一电负性的第一材料，其中，所述第一材料包括包含金属氮化物、金属氧化物、掺杂多晶硅的材料；
数据存储层，将所述底部电极与顶部电极隔开；以及
反应性降低层，包括与所述底部电极的下表面接触并且具有大于或等于第一电负性的第二电负性的第二材料，
其中，所述数据存储层的靠近所述底部电极的底面具有第一宽度，并且所述数据存储层的与所述底面相对的顶面具有第二宽度，所述第二宽度小于所述第一宽度。
2.根据权利要求1所述的集成芯片，还包括：
底部电极扩散阻挡件，设置在所述反应性降低层和所述一个或多个下互连层之间。
3.根据权利要求1所述的集成芯片，还包括：
下绝缘层，设置在所述介电结构上并且包括限定在所述底部电极正下方的开口的侧壁，其中所述下绝缘层围绕所述反应性降低层。
4.根据权利要求1所述的集成芯片，还包括：
一个或多个附加材料，设置在所述反应性降低层以及相邻下方的互连线之间。
5.根据权利要求4所述的集成芯片，
其中，所述一个或多个附加材料包括一个或多个不同于反应性降低层的材料；并且
其中，所述一个或多个附加材料包括金属、金属氮化物、金属氧化物或掺杂的多晶硅。
6.根据权利要求1所述的集成芯片，其中，所述第二电负性大于2.2。
7.根据权利要求1所述的集成芯片，其中，所述底部电极的下表面包括贵金属。
8.根据权利要求1所述的集成芯片，其中，所述第一电负性小于所述第二电负性。
9.根据权利要求1所述的集成芯片，其中，所述反应性降低层包括金属、金属氮化物、金属氧化物或掺杂的多晶硅。
10.根据权利要求1所述的集成芯片，其中，所述反应性降低层包括铝、钛、钽、钨、金、铂、镍、铱、氮化钛、氮化钽、氧化铱、n型掺杂多晶硅或p型掺杂多晶硅。
11.一种集成芯片，包括：
下绝缘层，设置在一个或多个层间电介质层上，其中，所述下绝缘层包括侧壁，所述侧壁限定开口，所述开口直接位于由所述一个或多个层间电介质层围绕的一个或多个互连层上；
底部电极扩散阻挡件，设置在所述开口内；
底部电极，位于所述底部电极扩散阻挡件上并包括具有第一电负性的第一材料，所述第一材料包括包含金属氮化物、金属氧化物、掺杂多晶硅的材料；
数据存储层，将所述底部电极与顶部电极隔开；以及
反应性降低层，包括直接设置在所述底部电极扩散阻挡件和所述底部电极之间的第二材料，其中所述第二材料具有大于所述第一电负性的第二电负性，
其中，所述数据存储层的靠近所述底部电极的底面具有第一宽度，并且所述数据存储层的与所述底面相对的顶面具有第二宽度，所述第二宽度小于所述第一宽度。
12.根据权利要求11所述的集成芯片，其中，所述反应性降低层包括金属氮化物或金属氧化物。
13.根据权利要求11所述的集成芯片，其中，所述反应性降低层覆盖所述底部电极的整个下表面。
14.根据权利要求13所述的集成芯片，其中，所述反应性降低层完全在所述下绝缘层上。
15.根据权利要求11所述的集成芯片，其中，所述底部电极包括从所述反应性降低层连续延伸到所述数据存储层的贵金属。
16.根据权利要求11所述的集成芯片，其中，所述反应性降低层不是铜。
17.根据权利要求11所述的集成芯片，还包括：
一个或多个附加材料，设置在所述反应性降低层的下表面以及最接近的下方的互连线的上表面之间。
18.一种形成集成芯片的方法，包括：
在设置在衬底上的一个或多个下互连层上形成反应性降低涂层；
形成在所述反应性降低涂层上并与所述反应性降低涂层接触的底部电极层，其中，所述底部电极层具有小于或等于所述反应性降低涂层的第二电负性的第一电负性；
在所述底部电极层上形成数据存储元件；
在所述数据存储元件上形成顶部电极层；以及
图案化所述顶部电极层、所述数据存储元件、所述反应性降低涂层和所述底部电极层以限定存储器器件，从而分别限定顶部电极、数据存储层、反应性降低层和底部电极，
其中，在所述图案化之后，所述数据存储层具有通过覆盖所述数据存储层的水平延伸表面耦合到上侧壁的下侧壁，其中，所述下侧壁沿着第一线与所述底部电极的侧壁对齐，并且所述上侧壁可以沿着第二线与所述顶部电极的侧壁对齐，
其中，所述底部电极的下表面包括具有第一电负性的第一材料，其中，所述第一材料包括包含金属氮化物、金属氧化物、掺杂多晶硅的材料，并且反应性降低层包括与所述底部电极的下表面接触并且具有第二电负性的第二材料。
19.根据权利要求18所述的方法，还包括：
在所述一个或多个下互连层上形成底部电极扩散阻挡层；以及
在所述底部电极扩散阻挡层上形成所述反应性降低涂层。
20.根据权利要求19所述的方法，还包括：
在围绕所述一个或多个下互连层的介电结构上形成下绝缘层；以及
图案化所述下绝缘层以形成下绝缘层的侧壁，所述侧壁限定所述底部电极层正下方的开口，其中，所述反应性降低涂层的最下表面位于所述下绝缘层的最下表面的上方。
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