DE102019107906A1 - Untere Elektrodenstruktur in Speichervorrichtungen - Google Patents

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Chung-Yang Tsai
Kuo-Ching Huang
Wen-Ting Chu
Pili Huang
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Abstract

In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine oder mehrere untere Verbindungsschichten, die in einer dielektrischen Struktur über einem Substrat angeordnet sind. Eine untere Elektrode ist über einer der einen oder mehreren unteren Verbindungsschichten angeordnet. Eine untere Fläche der unteren Elektrode umfasst ein Material mit einer ersten Elektronegativität. Eine Datenspeicherschicht trennt die untere Elektrode von einer oberen Elektrode. Eine Reaktivitätsverringerungsschicht berührt die untere Fläche der unteren Elektrode. Die Reaktivitätsverringerungsschicht weist eine zweite Elektronegativität auf, die größer oder gleich der ersten Elektronegativität ist.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/737,317 eingereicht am 27. September 2018, deren Inhalt hiermit durch Bezugnahme vollständig aufgenommen wird.
  • HINTERGRUND
  • Viele moderne elektronische Geräte enthalten einen elektronischen Speicher, der zum Speichern von Daten konfiguriert ist. Der elektronische Speicher kann ein flüchtiger Speicher oder ein nichtflüchtiger Speicher sein. Flüchtige Speicher speichern Daten, wenn sie eingeschaltet sind, während nichtflüchtige Speicher Daten speichern können, wenn die Stromversorgung unterbrochen ist. Resistive Direktzugriffsspeichervorrichtungen (RRAM-Vorrichtungen) sind ein vielversprechender Kandidat für eine nichtflüchtige Speichertechnologie der nächsten Generation. Dies liegt daran, dass RRAM-Vorrichtungen viele Vorteile bieten, darunter eine schnelle Schreibzeit, hohe Lebensdauer, geringen Stromverbrauch und eine geringe Anfälligkeit für Strahlungsschäden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips mit einer resistiven Direktzugriffsspeichervorrichtung (RRAM-Vorrichtung), die eine untere Elektrode über einer Reaktivitätsverringerungsschicht aufweist.
    • Die 2A - 2C zeigen Querschnittsansichten einiger zusätzlicher Ausführungsformen einer RRAM-Vorrichtung, die eine untere Elektrode über einer Reaktivitätsverringerungsschicht umfasst.
    • Die 3 - 7 zeigen Querschnittsansichten einiger zusätzlicher Ausführungsformen eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
    • Die 8A - 8B zeigen einige zusätzliche Ausführungsformen eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
    • Die 9A - 9B zeigen Querschnittsansichten einiger zusätzlicher Ausführungsformen eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
    • 10 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
    • 11 zeigt ein Diagramm, das einige Ausführungsformen eines Datenzyklus einer offenbarten RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht zeigt.
    • Die 12 - 21 zeigen Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
    • 22 zeigt ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Resistive Direktzugriffsspeichervorrichtungen (RRAM-Vorrichtungen) umfassen im Allgemeinen eine Datenspeicherschicht (z. B. eine Schicht aus einem High-k-Dielektrikum), die zwischen einer leitfähigen unteren und einer leitfähigen oberen Elektrode angeordnet ist, die in einem Back-End-of-Line-Verbindungsstapel (BEOL-Verbindungsstapel) angeordnet sind. RRAM-Vorrichtungen sind so konfiguriert, dass sie auf Grundlage eines Prozesses des reversiblen Schaltens zwischen Widerstandszuständen arbeiten. Dieses reversible Schalten wird durch selektives Bilden eines leitfähigen Filaments durch die Datenspeicherschicht hindurch ermöglicht. Zum Beispiel kann die Datenspeicherschicht, die normalerweise isolierend ist, durch Anlegen einer Spannung an die leitfähigen Elektroden leitfähig gemacht werden, so dass ein leitfähiges Filament gebildet wird, das sich durch die Datenspeicherschicht erstreckt. Eine RRAM-Vorrichtung mit einem ersten (z. B. hohen) Widerstandszustand entspricht einem ersten Datenwert (z. B. einer logischen „o“) und eine RRAM-Vorrichtung mit einem zweiten (z. B. niedrigen) Widerstandszustand entspricht einem zweiten Datenwert (z. B. einer logischen „1“).
  • RRAM-Vorrichtungen sind aufgrund ihrer hohen Dichte, hohen Geschwindigkeit, guten Lebensdauer und Kompatibilität mit CMOS-Prozessen gute Kandidaten, um vorhandene nichtflüchtige Speichervorrichtungen (NVM-Vorrichtungen, z. B. Flash) zu ersetzen. RRAM-Vorrichtungen so zu gestalten, dass sie eine gute Zuverlässigkeit haben (z. B. ausreichende Zyklen und stabilen Datenerhalt), ist eine Herausforderung für Hersteller von integrierten Chips. Es wurde erkannt, dass die Zuverlässigkeit von RRAM-Vorrichtungen (z. B. Zyklen und Datenerhalt) mit einer Reaktivität der unteren Elektrode gegenüber Sauerstoff in der Datenspeicherschicht korreliert ist. Beispielsweise bietet eine untere Elektrode mit einer geringen Reaktivität gegenüber Sauerstoff eine relativ gute Zuverlässigkeit, während eine untere Elektrode mit einer hohen Reaktivität gegenüber Sauerstoff eine relativ schlechte Zuverlässigkeit bietet. Es wurde auch erkannt, dass die Reaktivität der unteren Elektrode gegenüber Sauerstoff sowohl durch ein Material der unteren Elektrode als auch durch ein Material direkt unter der unteren Elektrode beeinflusst werden kann.
  • Die vorliegende Offenbarung bezieht sich in einigen Ausführungsformen auf einen integrierten Chip, der eine RRAM-Vorrichtung mit einer unteren Elektrode über einer Reaktivitätsverringerungsschicht umfasst, die so konfiguriert ist, dass sie eine Reaktivität der unteren Elektrode gegenüber Sauerstoff verringert. Der integrierte Chip umfasst eine RRAM-Vorrichtung mit einer unteren Elektrode, die über einer oder mehreren unteren Verbindungsschichten angeordnet ist. Eine untere Fläche der unteren Elektrode umfasst ein Material, das eine erste Elektronegativität aufweist. Eine Datenspeicherschicht trennt die untere Elektrode von einer oberen Elektrode. Eine Reaktivitätsverringerungsschicht berührt die untere Fläche der unteren Elektrode und weist eine zweite Elektronegativität auf, die größer oder gleich der ersten Elektronegativität ist. Die Elektronegativität der Reaktivitätsverringerungsschicht verringert eine Reaktivität der unteren Elektrode gegenüber Sauerstoff in der Datenspeicherschicht und verbessert dadurch die Zuverlässigkeit (z. B. Datenzyklus und/oder Datenerhalt) der RRAM-Vorrichtung.
  • 1 zeigt eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips 100, der eine resistive Direktzugriffsspeichervorrichtung (RRAM-Vorrichtung) über einer Reaktivitätsverringerungsschicht umfasst.
  • Der integrierte Chip 100 umfasst eine RRAM-Vorrichtung 111, die in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Die RRAM-Vorrichtung 111 ist von dem Substrat 102 durch eine oder mehrere untere Verbindungsschichten 108 getrennt, die in der dielektrischen Struktur 106 angeordnet sind. In einigen Ausführungsformen können die eine oder mehreren unteren Verbindungsschichten 108 einen leitfähigen Kontakt 107 umfassen, der mit darüber liegenden und alternierenden Schichten von Verbindungsdurchkontaktierungen 109 und Verbindungsdrähten 110 verbunden ist. Die eine oder mehreren unteren Verbindungsschichten 108 sind so konfiguriert, dass sie die RRAM-Vorrichtung 111 mit einer in dem Substrat 102 angeordneten Zugriffsvorrichtung 104 verbinden. In einigen Ausführungsformen kann die Zugriffsvorrichtung eine Transistorvorrichtung (z. B. einen MOSFET, einen Bipolartransistor (BJT), einen Transistor mit hoher Elektronenbeweglichkeit (HEMT) oder dergleichen) umfassen.
  • Die RRAM-Vorrichtung 111 umfasst eine Datenspeicherschicht 116, die zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 angeordnet ist. Die untere Elektrode 114 ist mit der einen oder den mehreren unteren Verbindungsschichten 108 verbunden und die obere Elektrode 118 ist mit einer oberen Verbindungsstruktur 120 verbunden, die einen Verbindungsdraht oder eine Durchkontaktierung umfasst. Die Datenspeicherschicht 116 ist so konfiguriert, dass sie Datenzustände speichert, indem sie reversible Änderungen zwischen einem hohen Widerstandszustand, der einem ersten Datenzustand (z. B. einer „o“) entspricht, und einem niedrigen Widerstandszustand, der einem zweiten Datenzustand (z. B. einer „1“) entspricht, durchläuft. Um zum Beispiel während des Betriebs einen niedrigen Widerstandszustand in der Datenspeicherschicht 116 zu erreichen, kann ein erster Satz von Vorspannungszuständen an die untere Elektrode 114 und die obere Elektrode 118 angelegt werden. Der erste Satz von Vorspannungszuständen treibt Sauerstoff aus der Datenspeicherschicht 116 zu der oberen Elektrode 118, wodurch ein leitfähiges Filament 117 aus Sauerstofffehlstellen durch die Datenspeicherschicht 116 gebildet wird. Um umgekehrt einen niedrigen Widerstandszustand in der Datenspeicherschicht 116 zu erzeugen, kann ein zweiter Satz von Vorspannungszuständen an die untere Elektrode 114 und die obere Elektrode 118 angelegt werden. Der zweite Satz von Vorspannungszuständen unterbricht das leitfähige Filament 117, indem er Sauerstoff von der oberen Elektrode 118 zur Datenspeicherschicht 116 treibt.
  • Die untere Elektrode 114 umfasst eine untere Fläche 114b und eine obere Fläche 114t. Die untere Fläche 114b umfasst ein Material, das eine erste Elektronegativität aufweist. In einigen Ausführungsformen erstreckt sich das Material durchgängig zwischen der unteren Fläche 114b und der oberen Fläche 114t. Eine Reaktivitätsverringerungsschicht 112 berührt die untere Fläche 114b der unteren Elektrode 114. Die Reaktivitätsverringerungsschicht 112 weist eine zweite Elektronegativität auf, die größer oder gleich der ersten Elektronegativität ist. Beispielsweise kann in einigen Ausführungsformen das Material der unteren Elektrode 114 eine erste Elektronegativität von 1,5 aufweisen und die Reaktivitätsverringerungsschicht 112 kann eine zweite Elektronegativität aufweisen, die größer oder gleich 1,5 ist. Die Elektronegativität der Reaktivitätsverringerungsschicht 112 verringert die Reaktivität der unteren Elektrode 114 gegenüber Sauerstoff in der Datenspeicherschicht 116. Durch Verringern einer Reaktivität der unteren Elektrode 114 gegenüber Sauerstoff wird eine Zuverlässigkeit der RRAM-Vorrichtung 111 verbessert, wodurch eine Datenhaltezeit und eine Anzahl von fehlerfreien Lese/Schreibzyklen erhöht werden.
  • Die 2A - 2C zeigen Querschnittsansichten einiger zusätzlicher Ausführungsformen einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Wie in der Querschnittsansicht 200 von 2A gezeigt, umfasst die RRAM-Vorrichtung 111 eine untere Elektrode 114, die von einer oberen Elektrode 118 durch eine Datenspeicherschicht 116 getrennt ist. In einigen Ausführungsformen ist eine Deckschicht 202 zwischen der Datenspeicherschicht 116 und der oberen Elektrode 118 angeordnet. Die Deckschicht 202 ist so konfiguriert, dass sie Sauerstoff speichert, was Widerstandsänderungen in der Datenspeicherschicht 116 erleichtern kann.
  • In einigen Ausführungsformen kann die obere Elektrode 118 ein Metall, ein Metallnitrid oder dotiertes Polysilizium umfassen. Beispielsweise kann die obere Elektrode 118 in verschiedenen Ausführungsformen Aluminium, Titan, Tantal, Gold, Platin, Wolfram, Nickel, Iridium, Titannitrid, Tantalnitrid, n-dotiertes Polysilizium, p-dotiertes Polysilizium oder dergleichen umfassen. In einigen Ausführungsformen kann die obere Elektrode 118 eine Dicke tTE in einem Bereich zwischen ungefähr 0 nm (Nanometern) und ungefähr 500 nm aufweisen. In einigen zusätzlichen Ausführungsformen kann die obere Elektrode 118 eine Dicke tTE in einem Bereich zwischen ungefähr 50 Angström und ungefähr 200 Angström aufweisen.
  • In einigen Ausführungsformen kann die Deckschicht 202 ein Metall oder ein Metalloxid umfassen. Beispielsweise kann die Deckschicht 202 in einigen Ausführungsformen Hafnium, Titan, Tantal, Aluminium, Zirkonium oder dergleichen umfassen. In weiteren Ausführungsformen kann die Deckschicht 202 Hafniumoxid, Titanoxid, Zirkoniumoxid, Cäsiumoxid, Germaniumoxid oder dergleichen umfassen. In einigen Ausführungsformen kann die Deckschicht 202 eine Dicke Tc in einem Bereich zwischen ungefähr 0 nm und ungefähr 500 nm aufweisen. In einigen Ausführungsformen kann die Deckschicht 202 eine Dicke Tc in einem Bereich zwischen ungefähr 70 Angström und ungefähr 200 Angström aufweisen.
  • In einigen Ausführungsformen kann die Datenspeicherschicht 116 ein Metall, ein Metalloxynitrid oder ein Verbindungsmetalloxid umfassen. In verschiedenen Ausführungsformen kann die Datenspeicherschicht 116 beispielsweise Titandioxid (TiO2), Hafniumdioxid (HfO2), Hafnium-Aluminiumdioxid (HfxAl1-xO2), Tantalpentoxid (Ta2O5), Hafnium-Tantaldioxid (HfxTa1-xO2), Wolframdioxid (WO2), Zirkoniumdioxid (ZrO2), Aluminiumoxid (Al2O3), Strontiumoxid (StO), Siliziumdioxid (SiO2), oder dergleichen umfassen. In einigen Ausführungsformen kann die Datenspeicherschicht 116 eine Dicke tDS in einem Bereich zwischen ungefähr 1 nm und ungefähr 100 nm aufweisen. In einigen zusätzlichen Ausführungsformen kann die Datenspeicherschicht 116 eine Dicke in einem Bereich zwischen ungefähr 30 Angström und ungefähr 100 Angström aufweisen.
  • In einigen Ausführungsformen kann eine untere Fläche (z. B. eine Bodenfläche) der unteren Elektrode 114 ein Material umfassen, das ein Metall, ein Metallnitrid, ein Metalloxid, dotiertes Polysilizium oder dergleichen aufweist. Zum Beispiel kann das Material in einigen Ausführungsformen Aluminium, Titan, Tantal, Wolfram, Nickel, Titannitrid, Tantalnitrid, Iridiumoxid, n-dotiertes Polysilizium, p-dotiertes Polysilizium oder dergleichen umfassen. In einigen Ausführungsformen kann das Material ein Edelmetall (d. h. ein inertes Metall), wie Rhenium, Ruthenium, Rhodium, Palladium, Silber, Osmium, Iridium, Platin oder Gold umfassen. In einigen Ausführungsformen kann die Gesamtheit der unteren Elektrode 114 aus diesem Material bestehen. In einigen Ausführungsformen kann die untere Elektrode 114 eine Dicke TBE in einem Bereich zwischen ungefähr 1 nm und ungefähr 200 nm aufweisen.
  • Eine Reaktivitätsverringerungsschicht 112 berührt die untere Fläche (z. B. eine Bodenfläche) der unteren Elektrode 114. In einigen Ausführungsformen besteht die Reaktivitätsverringerungsschicht 112 aus einem Metall, einem Metallnitrid, einem Metalloxid, dotiertem Polysilizium oder dergleichen. Beispielsweise kann in verschiedenen Ausführungsformen die Reaktivitätsverringerungsschicht 112 Aluminium, Titan, Tantal, Gold, Platin, Wolfram, Nickel-Iridium, Titannitrid, Tantalnitrid, Iridiumoxid, n-dotiertes Polysilizium, p-dotiertes Polysilizium oder dergleichen umfassen. In einigen Ausführungsformen bestehen die untere Elektrode 114 und die Reaktivitätsverringerungsschicht 112 aus unterschiedlichen Materialien. In einigen Ausführungsformen bestehen die Reaktivitätsverringerungsschicht 112 und die eine oder mehreren unteren Verbindungsschichten 108 aus unterschiedlichen Materialien. In einigen Ausführungsformen besteht die Reaktivitätsverringerungsschicht 112 nicht aus Kupfer. Die Reaktivitätsverringerungsschicht 112 kann eine Dicke TRR in einem Bereich zwischen ungefähr 1 nm und ungefähr 200 nm haben. In einigen zusätzlichen Ausführungsformen kann die Reaktivitätsverringerungsschicht 112 eine Dicke TRR in einem Bereich zwischen ungefähr 5 nm und ungefähr 20 nm haben.
  • In einigen Ausführungsformen weist die Reaktivitätsverringerungsschicht 112 eine erste Elektronegativität auf und das Material entlang der unteren Fläche der unteren Elektrode 114 weist eine zweite Elektronegativität auf, die kleiner oder gleich der ersten Elektronegativität ist. Ein Material der Reaktivitätsverringerungsschicht 112 mit der ersten Elektronegativität berührt das Material der unteren Elektrode 114 mit einer zweiten Elektronegativität entlang einer Grenzfläche. Die Elektronegativität der Reaktivitätsverringerungsschicht 112 verringert die Reaktivität der unteren Elektrode 114 gegenüber Sauerstoff in der Datenspeicherschicht 116. Wenn beispielsweise die Reaktivitätsverringerungsschicht 112 eine größere Elektronegativität als das Material entlang der unteren Fläche der unteren Elektrode 114 aufweist, können Bindungselektronen der unteren Elektrode 114 und der Reaktivitätsverringerungsschicht 112 in Richtung der Reaktivitätsverringerungsschicht 112 gezogen werden. Das Ziehen der Bindungselektronen zu der Reaktivitätsverringerungsschicht 112 kann die Fähigkeit der unteren Elektrode 114 verringern, mit Sauerstoff in der Datenspeicherschicht 116 zu reagieren, wodurch die Zuverlässigkeit der RRAM-Vorrichtung 111 erhöht wird.
  • In einigen Ausführungsformen ist die erste Elektronegativität der Reaktivitätsverringerungsschicht 112 größer als oder gleich etwa 1,5. In einigen zusätzlichen Ausführungsformen kann die erste Elektronegativität größer als etwa 1,9 sein, um eine Reaktivität der unteren Elektrode 114 zu verringern. In einigen zusätzlichen Ausführungsformen kann die erste Elektronegativität größer als etwa 2,2 sein, um eine Reaktivität der unteren Elektrode 114 zu verringern. In einigen Ausführungsformen kann die zweite Elektronegativität ungefähr gleich 1,5 sein. In weiteren Ausführungsformen kann die zweite Elektronegativität größer als 1,5 sein. In einigen Ausführungsformen kann die zweite Elektronegativität beispielsweise größer als ungefähr 2,0 sein. In einigen Ausführungsformen ist eine Differenz zwischen der ersten Elektronegativität und der zweiten Elektronegativität größer als ungefähr 0,1. In weiteren Ausführungsformen ist eine Differenz zwischen der ersten Elektronegativität und der zweiten Elektronegativität größer als ungefähr 0,2.
  • Wie in den Querschnittsansichten 204 und 208 der 2B - 2C gezeigt, können in einigen Ausführungsformen ein oder mehrere zusätzliche Materialien 206 unter der Reaktivitätsverringerungsschicht 112 angeordnet sein. In einigen Ausführungsformen können das eine oder die mehreren zusätzlichen Materialien 206 zwischen der Reaktivitätsverringerungsschicht 112 und einem der nächstgelegenen darunterliegenden (z. B. unmittelbar darunterliegenden) Verbindungsdrähte 110 (z. B. einem unmittelbar darunterliegenden Kupferverbindungsdraht) angeordnet sein. In einigen Ausführungsformen können das eine oder die mehreren zusätzlichen Materialien 206 eine untere Elektroden-Diffusionsbarriere, eine Auskleidung, eine leitfähige Schicht und/oder dergleichen umfassen. In einigen Ausführungsformen können das eine oder die mehreren zusätzlichen Materialien 206 ein anderes Material als die Reaktivitätsverringerungsschicht 112 umfassen. In einigen Ausführungsformen können das eine oder die mehreren zusätzlichen Materialien 206 Elektronegativitäten aufweisen, die kleiner als die der Reaktivitätsverringerungsschicht 112 sind. Beispielsweise kann in einigen Ausführungsformen die Reaktivitätsverringerungsschicht 112 eine Elektronegativität von ungefähr 2,5 aufweisen und kann eines des einen oder der mehreren zusätzlichen Materialien 206 berühren, die eine Elektronegativität von weniger als 2,5 aufweisen. In weiteren Ausführungsformen können das eine oder die mehreren zusätzlichen Materialien 206 Elektronegativitäten aufweisen, die größer als die der Reaktivitätsverringerungsschicht 112 sind.
  • In einigen Ausführungsformen, die in der Querschnittsansicht 204 von 2B gezeigt sind, können das eine oder die mehreren zusätzlichen Materialien 206 ein erstes zusätzliches Material 206a umfassen, das die untere Fläche der Reaktivitätsverringerungsschicht 112 berührt. In einigen dieser Ausführungsformen kann das erste zusätzliche Material 206a ein Metall, ein Metallnitrid, ein Metalloxid, dotiertes Polysilizium oder dergleichen umfassen. Beispielsweise kann das erste zusätzliche Material 206a Aluminium, Titan, Tantal, Wolfram, Gold, Platin, Nickel, Iridium, Titannitrid, Tantalnitrid, Iridiumoxid, n-dotiertes Polysilizium oder p-dotiertes Polysilizium umfassen.
  • In einigen zusätzlichen Ausführungsformen, die in der Querschnittsansicht 208 von 2C gezeigt sind, können das eine oder die mehreren zusätzlichen Materialien 206 eine Mehrzahl von zusätzlichen Materialien umfassen. Zum Beispiel können das eine oder die mehreren zusätzlichen Materialien 206 ein erstes zusätzliches Material 206a, das eine untere Fläche der Reaktivitätsverringerungsschicht 112 berührt, ein zweites zusätzliches Material 206b, das eine untere Fläche des ersten zusätzlichen Materials 206a berührt, und ein drittes zusätzliches Material 206c umfassen, das eine untere Fläche des zweiten zusätzlichen Materials 206b berührt. In einigen Ausführungsformen können das erste zusätzliche Material 206a, das zweite zusätzliche Material 206b und/oder das dritte zusätzliche Material 206c ein Metall (z. B. Aluminium, Titan, Tantal, Wolfram, Gold, Platin, Nickel, Iridium), ein Metallnitrid (z. B. Titannitrid, Tantalnitrid), ein Metalloxid (z. B. Iridiumoxid), dotiertes Polysilizium (z. B. n-dotiertes Polysilizium oder p-dotiertes Polysilizium) oder dergleichen umfassen. In einigen Ausführungsformen können das erste zusätzliche Material 206a, das zweite zusätzliche Material 206b und/oder das dritte zusätzliche Material 206c unterschiedliche Materialien umfassen. Zum Beispiel kann das erste zusätzliche Material 206a Titan umfassen, während das zweite zusätzliche Material 206b ein Oxid (z. B. Tantaloxid) und das dritte zusätzliche Material 206c Kobalt umfassen kann. In einigen zusätzlichen Ausführungsformen (nicht gezeigt) können das eine oder die mehreren zusätzlichen Materialien 206 weitere Materialien umfassen (z. B. ein fünftes zusätzliches Material, ein sechstes zusätzliches Material usw.).
  • 3 zeigt eine zusätzliche Ausführungsform einer Querschnittsansicht eines integrierten Chips 300 mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Der integrierte Chip 300 umfasst eine RRAM-Vorrichtung 111, die in einer dielektrischen Struktur 106 angeordnet ist, die über einem Substrat 102 angeordnet ist. In einigen Ausführungsformen umfasst die dielektrische Struktur 106 eine Mehrzahl von gestapelten dielektrischen Zwischenschichten (ILD-Schichten) 302a - 302d. Die Mehrzahl von gestapelten ILD-Schichten 302a - 302d umfassen eine oder mehrere untere ILD-Schichten 302a - 302c, die eine oder mehrere untere Verbindungsschichten 108 seitlich umgeben, die leitfähige Kontakte 107, Verbindungsdurchkontaktierungen 109 und Verbindungsdrähte 110 umfassen. In einigen Ausführungsformen können die mehreren gestapelten ILD-Schichten 302a - 302d eines oder mehrere von Siliziumdioxid, SiCOH, einem Fluorsilikatglas, einem Phosphatglas (z. B. Bor-Phosphorsilikatglas) oder dergleichen umfassen. Die eine oder mehreren unteren Verbindungsschichten 108 sind so konfiguriert, dass sie die RRAM-Vorrichtung 111 mit einer in dem Substrat 102 angeordneten Zugriffsvorrichtung 104 verbinden. In einigen Ausführungsformen kann die Zugriffsvorrichtung 104 eine MOSFET-Vorrichtung mit einer Gateelektrode 104d umfassen, die seitlich zwischen einem Sourcebereich 104a und einem Drainbereich 104b angeordnet ist und die durch ein Gatedielektrikum 104c vertikal von dem Substrat 102 getrennt ist.
  • Die RRAM-Vorrichtung 111 umfasst eine Datenspeicherschicht 116, die zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 angeordnet ist. Die untere Elektrode 114 ist über der einen oder den mehreren unteren Verbindungsschichten 108 angeordnet. In einigen Ausführungsformen kann eine untere Isolierschicht 304 über der einen oder den mehreren unteren ILD-Schichten 302a - 302c angeordnet sein. Die untere Isolierschicht 304 umfasst Seitenwände, die eine Öffnung definieren, die zwischen der unteren Elektrode 114 und der einen oder den mehreren unteren Verbindungsschichten 108 liegt. In verschiedenen Ausführungsformen kann die untere Isolierschicht 304 Siliziumnitrid, Siliziumdioxid, Siliziumkarbid oder dergleichen umfassen. In einigen Ausführungsformen ist eine untere Elektroden-Diffusionsbarriere 306 zwischen Seitenwänden der unteren Isolierschicht 304 angeordnet. Die untere Elektroden-Diffusionsbarriere 306 kann eine im Wesentlichen flache obere Fläche haben, die über der unteren Isolierschicht 304 liegt. In einigen Ausführungsformen kann die untere Elektroden-Diffusionsbarriere 306 Titannitrid, Tantalnitrid oder dergleichen umfassen.
  • Eine Reaktivitätsverringerungsschicht 112 ist über der unteren Elektroden-Diffusionsbarriere 306 angeordnet. In einigen Ausführungsformen ist die untere Elektroden-Diffusionsbarriere 306 zwischen der Reaktivitätsverringerungsschicht 112 und der einen oder den mehreren unteren Verbindungsschichten 108 angeordnet. Die Reaktivitätsverringerungsschicht 112 erstreckt sich durchgängig von einer Oberseite der unteren Elektroden-Diffusionsbarriere 306 so, dass sie eine untere Fläche der unteren Elektrode 114 berührt. In einigen Ausführungsformen hat die Reaktivitätsverringerungsschicht 112 eine unterste Fläche, die vollständig über einer obersten Fläche der unteren Isolierschicht 304 liegt. In einigen Ausführungsformen hat die Reaktivitätsverringerungsschicht 112 Seitenwände, die entlang einer Linie mit Seitenwänden der unteren Elektrode 114 und der unteren Elektroden-Diffusionsbarriere 306 ausgerichtet sind.
  • In einigen Ausführungsformen kann die Datenspeicherschicht 116 eine untere Fläche mit einer ersten Breite und eine obere Fläche mit einer zweiten Breite aufweisen, die kleiner als die erste Breite ist. In solchen Ausführungsformen kann die Datenspeicherschicht 116 eine untere Seitenwand aufweisen, die mit einer oberen Seitenwand durch eine sich horizontal erstreckende Oberfläche verbunden ist, die über der Datenspeicherschicht 116 liegt. In einigen Ausführungsformen kann die untere Seitenwand entlang einer ersten Linie mit einer Seitenwand der unteren Elektrode 114 ausgerichtet sein und die obere Seitenwand kann entlang einer zweiten Linie mit einer Seitenwand der oberen Elektrode 118 ausgerichtet sein.
  • In einigen Ausführungsformen können Seitenwände der Reaktivitätsverringerungsschicht 112 in einem ersten Winkel α in Bezug auf eine obere Fläche der unteren Isolierschicht 304 ausgerichtet sein. Der erste Winkel α kann größer als 90° sein. In einigen Ausführungsformen können die Seitenwände der Reaktivitätsverringerungsschicht 112 entlang einer Linie mit Seitenwänden der unteren Elektrode 114 und der Datenspeicherschicht 116 ausgerichtet sein. In einigen Ausführungsformen können die Seitenwände der Deckschicht 202 in einem zweiten Winkel β in Bezug auf eine horizontale Ebene ausgerichtet sein, die sich entlang einer oberen Fläche der Datenspeicherschicht 116 erstreckt. Der zweite Winkel β kann auch größer als 90° sein. In einigen Ausführungsformen unterscheidet sich der erste Winkel α (ist z. B. größer als) der zweite Winkel β.
  • In einigen Ausführungsformen können Seitenwandabstandshalter 308 entlang Seitenwänden der Deckschicht 202 und der oberen Elektrode 118 angeordnet sein. In einigen Ausführungsformen können die Seitenwandabstandshalter 308 auch entlang einer Seitenwand der Datenspeicherschicht 116 angeordnet sein. In einigen Ausführungsformen können die Seitenwandabstandshalter 308 auf einer sich horizontal erstreckenden Oberfläche der oberen Elektrode 118 und/oder der Datenspeicherschicht 116 angeordnet sein. In einigen Ausführungsformen können die Seitenwandabstandshalter 308 ein Nitrid (z. B. Siliziumnitrid), ein Oxid (z. B. Siliziumoxid), ein Karbid (z. B. Siliziumkarbid) oder dergleichen umfassen. Eine obere ILD-Schicht 302d befindet sich über der RRAM-Vorrichtung 111. In einigen Ausführungsformen kann die obere ILD-Schicht 302d eines oder mehrere von Siliziumdioxid, SiCOH, einem Fluorsilikatglas, einem Phosphatglas (z. B. Bor-Phosphorsilikatglas) oder dergleichen umfassen.
  • 4 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 400 mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Der integrierte Chip 400 umfasst eine oder mehrere untere Verbindungsschichten 108, die in einer oder mehreren unteren ILD-Schichten 302a - 302c über einem Substrat 102 angeordnet sind. Eine untere Isolierschicht 304 befindet sich über der einen oder den mehreren unteren ILD-Schichten 302a - 302c und umfasst Seitenwände, die eine Öffnung definieren, die sich durch die untere Isolierschicht 304 erstreckt.
  • Eine untere Elektroden-Diffusionsbarriere 306 ist entlang der Seitenwände der unteren Isolierschicht 304 und über der einen oder den mehreren unteren Verbindungsschichten 108 angeordnet. Die untere Elektroden-Diffusionsbarriere 306 kann sich durchgängig von einer ersten Seitenwand der unteren Isolierschicht 304 zu einer zweiten Seitenwand der unteren Isolierschicht 304 erstrecken. In einigen Ausführungsformen hat die untere Elektroden-Diffusionsbarriere 306 eine im Wesentlichen gleichbleibende Dicke über die äußersten Seitenwände der unteren Elektroden-Diffusionsbarriere 306. In einigen Ausführungsformen kann die untere Elektroden-Diffusionsbarriere 306 ein Refraktärmetall oder ein Refraktärmetallnitrid umfassen, wie etwa Tantal, Tantalnitrid, Titan, Titannitrid oder dergleichen.
  • Eine Reaktivitätsverringerungsschicht 112 ist über der unteren Elektroden-Diffusionsbarriere 306 angeordnet und weist eine zweite Elektronegativität auf. Die Reaktivitätsverringerungsschicht 112 erstreckt sich von direkt zwischen den Seitenwänden der unteren Isolierschicht 304 bis über die untere Isolierschicht 304. In einigen Ausführungsformen kann die Reaktivitätsverringerungsschicht 112 die untere Elektroden-Diffusionsbarriere 306 vollständig bedecken. In einigen Ausführungsformen kann die Reaktivitätsverringerungsschicht 112 in einer Mitte der Reaktivitätsverringerungsschicht 112 eine größere Dicke aufweisen als entlang der äußersten Ränder. In einigen Ausführungsformen kann die Reaktivitätsverringerungsschicht 112 eine im Wesentlichen ebene obere Fläche aufweisen, die von dem Substrat 102 abgewandt ist.
  • Eine RRAM-Vorrichtung 111 ist auf der Reaktivitätsverringerungsschicht 112 angeordnet. Die RRAM-Vorrichtung 111 weist eine untere Elektrode 114 auf, die durch eine Datenspeicherschicht 116 von einer oberen Elektrode 118 getrennt ist. Die untere Elektrode 114 ist auf der Reaktivitätsverringerungsschicht 112 angeordnet. Die untere Elektrode 114 hat eine untere Fläche, die ein Material mit einer ersten Elektronegativität aufweist, die kleiner oder gleich einer zweiten Elektronegativität der Reaktivitätsverringerungsschicht 112 ist. Das Material in der unteren Fläche der unteren Elektrode 114 berührt die Reaktivitätsverringerungsschicht 112 entlang einer Grenzfläche.
  • 5 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 500 mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Der integrierte Chip 500 umfasst eine oder mehrere untere Verbindungsschichten 108, die in einer oder mehreren unteren ILD-Schichten 302a - 302b über einem Substrat 102 angeordnet sind. Eine untere ILD-Schicht 302c ist über der einen oder den mehreren unteren ILD-Schichten 302a - 302b angeordnet. Eine Reaktivitätsverringerungsschicht 112 ist seitlich von der unteren ILD-Schicht 302c umgeben. Die Reaktivitätsverringerungsschicht 112 weist eine zweite Elektronegativität auf. Eine untere Isolierschicht 304 liegt so über der unteren ILD-Schicht 302c und der Reaktivitätsverringerungsschicht 112, dass die untere ILD-Schicht 302c und die Reaktivitätsverringerungsschicht 112 obere Flächen aufweisen, die sich unterhalb einer Unterseite der unteren Isolierschicht 304 befinden. Die untere Isolierschicht 304 umfasst Seitenwände, die eine Öffnung definieren, die sich durch die untere Isolierschicht 304 erstreckt. Die Öffnung in der unteren Isolierschicht 304 befindet sich direkt über der Reaktivitätsverringerungsschicht 112.
  • Eine RRAM-Vorrichtung 111 ist über der unteren Isolierschicht 304 angeordnet. Die RRAM-Vorrichtung 111 weist eine untere Elektrode 114 auf, die durch eine Datenspeicherschicht 116 von einer oberen Elektrode 118 getrennt ist. Die untere Elektrode 114 erstreckt sich von direkt zwischen Seitenwänden der unteren Isolierschicht 304 bis über die untere Isolierschicht 304. Die untere Elektrode 114 hat eine untere Fläche, die die Reaktivitätsverringerungsschicht 112 berührt. Die untere Fläche der unteren Elektrode 114 umfasst ein Material mit einer ersten Elektronegativität, die kleiner oder gleich der zweiten Elektronegativität ist.
  • 6 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 600 mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Der integrierte Chip 600 umfasst eine oder mehrere untere Verbindungsschichten 108, die in einer oder mehreren unteren ILD-Schichten 302a - 302c über einem Substrat 102 angeordnet sind. Eine untere Isolierschicht 304 befindet sich über der einen oder den mehreren unteren ILD-Schichten 302a - 302c und umfasst Seitenwände, die eine Öffnung definieren, die sich durch die untere Isolierschicht 304 erstreckt.
  • Eine Reaktivitätsverringerungsschicht 112 ist auf der einen oder den mehreren unteren Verbindungsschichten 108 angeordnet. Die Reaktivitätsverringerungsschicht 112 weist eine zweite Elektronegativität auf. Die Reaktivitätsverringerungsschicht 112 erstreckt sich von direkt zwischen den Seitenwänden der unteren Isolierschicht 304 bis über die untere Isolierschicht 304. In einigen Ausführungsformen umfasst die Reaktivitätsverringerungsschicht 112 ein Material (z. B. Titan, Titannitrid oder dergleichen), das so konfiguriert ist, dass es als Diffusionsbarriere wirkt. Die Reaktivitätsverringerungsschicht 112 kann Seitenwände und eine untere Fläche haben, die die untere Isolierschicht 304 direkt berühren. In einigen Ausführungsformen kann die Reaktivitätsverringerungsschicht 112 eine im Wesentlichen ebene obere Fläche aufweisen, die von dem Substrat 102 abgewandt ist.
  • Eine RRAM-Vorrichtung 111 ist über der Reaktivitätsverringerungsschicht 112 angeordnet. Die RRAM-Vorrichtung 111 weist eine untere Elektrode 114 auf, die durch eine Datenspeicherschicht 116 von einer oberen Elektrode 118 getrennt ist. Die untere Elektrode 114 hat eine untere Fläche, die ein Material mit einer ersten Elektronegativität aufweist, die kleiner oder gleich der zweiten Elektronegativität ist. Die untere Fläche der unteren Elektrode 114 kann die Reaktivitätsverringerungsschicht 112 berühren.
  • 7 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 700 mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Der integrierte Chip 700 umfasst eine untere Isolierschicht 304 über einer oder mehreren unteren ILD-Schichten 302a - 302c, die eine oder mehrere untere Verbindungsschichten 108 umgeben. Die untere Isolierschicht 304 umfasst Seitenwände, die eine Öffnung definieren, die sich durch die untere Isolierschicht 304 erstreckt.
  • Eine untere Elektroden-Diffusionsbarriere 306 ist in der Öffnung angeordnet. Die untere Elektroden-Diffusionsbarriere 306 kleidet Seitenwände der unteren Isolierschicht 304 aus. Eine Reaktivitätsverringerungsschicht 112 ist direkt auf der unteren Elektroden-Diffusionsbarriere 306 angeordnet. Die Reaktivitätsverringerungsschicht 112 hat eine obere Fläche, die im Wesentlichen koplanar mit einer oberen Fläche der Elektroden-Diffusionsbarriere 306 ist. Die Reaktivitätsverringerungsschicht 112 weist eine zweite Elektronegativität auf.
  • Eine RRAM-Vorrichtung 111 ist über der Reaktivitätsverringerungsschicht 112 angeordnet. Die RRAM-Vorrichtung 111 weist eine untere Elektrode 114 auf, die durch eine Datenspeicherschicht 116 von einer oberen Elektrode 118 getrennt ist. Die untere Elektrode 114 hat eine untere Fläche, die ein Material mit einer ersten Elektronegativität aufweist, die kleiner oder gleich der zweiten Elektronegativität ist. Die untere Fläche der unteren Elektrode 114 kann die Reaktivitätsverringerungsschicht 112 und die untere Elektroden-Diffusionsbarriere 306 berühren.
  • Die 8A - 8B zeigen einige zusätzliche Ausführungsformen eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Wie in der Querschnittsansicht 800 von 8A gezeigt, umfasst der integrierte Chip eine oder mehrere untere Verbindungsschichten 108, die in einer oder mehreren unteren ILD-Schichten 302a - 302c über einem Substrat 102 angeordnet sind. Eine untere Isolierschicht 304 befindet sich über der einen oder den mehreren unteren ILD-Schichten 302a - 302c und umfasst Seitenwände, die eine Öffnung definieren, die sich durch die untere Isolierschicht 304 direkt über der einen oder den mehreren unteren Verbindungsschichten 108 erstreckt.
  • Eine untere Elektroden-Diffusionsbarriere 306 ist entlang der Seitenwände der unteren Isolierschicht 304 und über der einen oder den mehreren unteren Verbindungsschichten 108 angeordnet. Eine Reaktivitätsverringerungsschicht 112 ist über der unteren Elektroden-Diffusionsbarriere 306 angeordnet und weist eine zweite Elektronegativität auf. Eine RRAM-Vorrichtung 111 ist über der Reaktivitätsverringerungsschicht 112 angeordnet. Die RRAM-Vorrichtung 111 umfasst eine Datenspeicherschicht 116, die zwischen einer unteren Elektrode 114 und einer oberen Elektrode 118 angeordnet ist. Die untere Elektrode 114 hat eine untere Fläche mit einem Material mit einer ersten Elektronegativität, die kleiner oder gleich einer zweiten Elektronegativität der Reaktivitätsverringerungsschicht 112 ist.
  • Die untere Elektroden-Diffusionsbarriere 306, die Reaktivitätsverringerungsschicht 112, die untere Elektrode 114, die Datenspeicherschicht 116, die Deckschicht 202 und die obere Elektrode 118 weisen jeweils einen inneren Bereich 802 auf, der seitlich von einem äußeren Bereich 804 umgeben ist. Schichten in dem inneren Bereichs 802 weisen jeweils eine vertiefte obere Fläche auf, die seitlich zwischen und vertikal unter oberen Flächen einer entsprechenden Schicht in dem äußeren Bereich 804 angeordnet ist. Zum Beispiel hat die Reaktivitätsverringerungsschicht 112 eine obere Fläche in dem Innenbereich 802, die seitlich zwischen und vertikal unter oberen Flächen der Reaktivitätsverringerungsschicht 112 in dem Außenbereich 804 liegt. Wie in der Draufsicht 806 von 8B gezeigt, erstreckt sich der äußere Bereich 804 der unteren Elektroden-Diffusionsbarriere 306 entlang eines äußersten Umfangs der unteren Elektroden-Diffusionsbarriere 306. In einigen Ausführungsformen kann sich der äußere Bereich 804 durchgängig in einem ununterbrochenen Ring um den inneren Bereich 802 erstrecken.
  • In einigen Ausführungsformen können die untere Elektroden-Diffusionsbarriere 306, die Reaktivitätsverringerungsschicht 112, die untere Elektrode 114, die Datenspeicherschicht 116, die Deckschicht 202 und die obere Elektrode 118 zwischen äußersten Seitenwänden jeweils eine im Wesentlichen gleiche Dicke aufweisen. In einigen alternativen Ausführungsformen kann der innere Bereich 802 der Datenspeicherschicht 116 eine erste Dicke haben und der äußere Bereich 804 der Datenspeicherschicht 116 kann eine zweite Dicke haben, die kleiner als die erste Dicke ist.
  • 9A zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 900 mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Der integrierte Chip 900 umfasst ein Substrat 102 mit einem Logikbereich 902 und einem eingebetteten Speicherbereich 904. Eine dielektrische Struktur 106 ist über dem Substrat 102 angeordnet. Die dielektrische Struktur 106 umfasst mehrere gestapelte ILD-Schichten 302a - 302d, die durch Ätzstoppschichten 906 getrennt sind. In einigen Ausführungsformen können die Ätzstoppschichten 906 ein Nitrid (z. B. Siliziumnitrid), ein Karbid (z. B. Siliziumkarbid) oder dergleichen umfassen.
  • Der Logikbereich 902 umfasst eine Transistorvorrichtung 908, die in dem Substrat 102 angeordnet ist. Die Transistorvorrichtung 908 umfasst einen Sourcebereich 908a, einen Drainbereich 908b, der von dem Sourcebereich 908a durch einen Kanalbereich getrennt ist, und eine Gatestruktur 908g über dem Kanalbereich. In einigen Ausführungsformen kann die Transistorvorrichtung 908 einen High-k-Metallgatetransistor (HKMG-Transistor) umfassen. In solchen Ausführungsformen kann die Gatestruktur 908g eine Metallgateelektrode (die z. B. Aluminium, Ruthenium, Palladium oder dergleichen aufweist) und ein Gatedielektrikum umfassen, das ein High-k-Dielektrikum (das z. B. Aluminiumoxid, Hafniumoxid oder dergleichen aufweist) umfassen. In weiteren Ausführungsformen kann die Gatestruktur 908g eine Polysilizium-Gateelektrode und ein Gatedielektrikum umfassen, das ein Oxid (z. B. Siliziumdioxid) aufweist.
  • Der Sourcebereich 908a und/oder der Drainbereich 908b sind mit einer Mehrzahl von Verbindungsschichten verbunden, die von der dielektrischen Struktur 106 umgeben sind. Die Mehrzahl von Verbindungsschichten umfassen leitfähige Kontakte 910, Verbindungsdrähte 912 und Verbindungsdurchkontaktierungen 914. In einigen Ausführungsformen kann die Mehrzahl von Verbindungsschichten Kupfer, Wolfram, Aluminium und/oder dergleichen umfassen.
  • Der eingebetteter Speicherbereich 904 umfasst eine Zugriffsvorrichtung 104 (z. B. einen Zugriffstransistor), die in dem Substrat 102 angeordnet ist. Die Zugriffsvorrichtung 104 ist mit einer RRAM-Vorrichtung 111 verbunden, die eine untere Elektrode 114 aufweist, die von einer oberen Elektrode 118 durch eine Datenspeicherschicht 116 getrennt ist. Die untere Elektrode 114 berührt eine Reaktivitätsverringerungsschicht 112. Die Reaktivitätsverringerungsschicht 112 ist entlang einer horizontalen Ebene angeordnet, die Seitenwände einer der Verbindungsdurchkontaktierungen 914 in dem Logikbereich 902 schneidet. In einigen Ausführungsformen können eine oder mehrere Isolationsstrukturen 905 auf gegenüberliegenden Seiten der Zugriffsvorrichtung 104 in dem Substrat 102 angeordnet sein. Die Isolationsstrukturen 905 können ein oder mehrere Dielektrika umfassen, die in Gräben angeordnet sind, die durch Innenflächen des Substrats 102 definiert sind. In einigen Ausführungsformen können die Isolationsstrukturen 905 Flachgraben-Isolationsstrukturen (STI-Strukturen) umfassen. In einigen dieser Ausführungsformen können die Isolationsstrukturen 905 eine gleiche Isolationsstruktur aufweisen, die sich durchgängig in einer geschlossenen Schleife um einen Umfang der Zugriffsvorrichtung 104 erstreckt.
  • 9B zeigt eine Querschnittsansicht einiger alternativer Ausführungsformen eines integrierten Chips 916 mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Der integrierte Chip 916 umfasst ein Substrat 102 mit einem Logikbereich 902 und einem eingebetteten Speicherbereich 904. Der eingebetteter Speicherbereich 904 umfasst eine Zugriffsvorrichtung 104 (z. B. einen Zugriffstransistor), die in dem Substrat 102 angeordnet ist. Die Zugriffsvorrichtung 104 ist mit einer RRAM-Vorrichtung 111 verbunden, die eine untere Elektrode 114 aufweist, die von einer oberen Elektrode 118 durch eine Datenspeicherschicht 116 getrennt ist. Die untere Elektrode 114 berührt eine Reaktivitätsverringerungsschicht 112. Die Reaktivitätsverringerungsschicht 112 ist entlang einer horizontalen Ebene angeordnet, die Seitenwände eines der Verbindungsdrähte 912 in dem Logikbereich 902 schneidet.
  • 10 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 1000 mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Der integrierte Chip 1000 umfasst eine 1T1R-RRAM-Zellenarchitektur mit einer Zugriffsvorrichtung 104, die mit einer RRAM-Vorrichtung 111 verbunden ist. Die Zugriffsvorrichtung 104 ist in einem Substrats 102 angeordnet. In einigen Ausführungsformen kann die Zugriffsvorrichtung 104 eine MOSFET-Vorrichtung mit einer Gateelektrode 104d umfassen, die zwischen einem Sourcebereich 104a und einem Drainbereich 104b angeordnet ist und die durch ein Gatedielektrikum 104c von dem Substrat 102 getrennt ist. In weiteren Ausführungsformen kann die Zugriffsvorrichtung 104 einen HEMT, einen BJT oder dergleichen umfassen.
  • Eine dielektrische Struktur 106 ist über dem Substrat 102 angeordnet. Eine oder mehrere untere Verbindungsschichten 108, die leitfähige Kontakte 107, Verbindungsdurchkontaktierungen 109 und Verbindungsdrähte 110 umfassen, sind von der dielektrischen Struktur 106 umgeben. Die Verbindungsdrähte 110 umfassen eine Sourceleitung SL, die einen ersten Verbindungsdraht aufweist, der elektrisch mit dem Sourcebereich 104a verbunden ist. In einigen Ausführungsformen kann die Sourceleitung SL in einer zweiten Verbindungsdrahtschicht angeordnet sein, die mit dem Sourcebereich 104a durch einen leitfähigen Kontakt, einen ersten Verbindungsdraht und eine erste Verbindungsdurchkontaktierung verbunden ist. Die Verbindungsdrähte 110 umfassen ferner eine Wortleitung WL, die einen zweiten Verbindungsdraht umfasst, der elektrisch mit der Gateelektrode 104d verbunden ist. In einigen Ausführungsformen kann die Wortleitung WL in der ersten Verbindungsdrahtschicht angeordnet sein und ist mit der Gateelektrode 104d über einen leitfähigen Kontakt verbunden.
  • Eine RRAM-Vorrichtung 111 ist in der dielektrischen Struktur 106 über einer Reaktivitätsverringerungsschicht 112 angeordnet. Die RRAM-Vorrichtung umfasst eine untere Elektrode 114, die von einer oberen Elektrode 118 durch eine Datenspeicherschicht 116 getrennt ist. Die untere Elektrode 114 ist durch die Reaktivitätsverringerungsschicht 112 und die eine oder mehreren unteren Verbindungsschichten 108 direkt mit dem Drainbereich 104b verbunden. Die obere Elektrode 118 ist ferner mit einer Bitleitung BL über eine obere Verbindungsstruktur 120 verbunden.
  • In einigen Ausführungsformen sind Seitenwandabstandshalter 308 entlang gegenüberliegenden Seiten der oberen Elektrode 118 angeordnet. In einigen Ausführungsformen können die Seitenwandabstandshalter 308 ein sich horizontal erstreckendes Segment 308a aufweisen, das von einer Seitenwand der Seitenwandabstandshalter 308 nach außen vorsteht. In einigen Ausführungsformen können sich horizontal erstreckende Segmente 308a von gegenüberliegenden Seiten der Seitenwandabstandshalter 308 nach außen vorstehen. In weiteren Ausführungsformen (nicht gezeigt) kann ein horizontal sich erstreckendes Segment 308a von einer Seite der Seitenwandabstandshalter 308, und nicht von einer gegenüberliegenden Seite der Seitenwandabstandshalter 308 nach außen vorstehen.
  • Obwohl der integrierte Chip 1000 die Wortleitung WL, die Sourceleitung SL, die Bitleitung BL und die RRAM-Vorrichtung 111 so zeigt, dass sie auf bestimmten Niveaus in einem BEOL-Stapel (Back-End-of-Line-Stapel) liegen, ist zu erkennen, dass die Position dieser Elemente nicht auf diese gezeigten Positionen beschränkt ist. Die Elemente können sich vielmehr an anderen Orten in einem BEOL-Stapel befinden. In einigen alternativen Ausführungsformen kann sich beispielsweise die RRAM-Vorrichtung 111 zwischen einem zweiten und einem dritten Metallverbindungsdraht befinden.
  • 11 zeigt ein Diagramm 1100, das einige Ausführungsformen eines Datenzyklus einer offenbarten RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht zeigt. Das Diagramm 1100 zeigt einen Lesestrom entlang einer y-Achse und eine Zykluszahl (d. h. eine Anzahl von Lese/Schreibzyklen) entlang einer x-Achse.
  • Wie in dem Diagramm 1100 gezeigt, weist ein Lesestrom einen ersten Strombereich 1102 für gespeicherte Datenzustände mit einem ersten Wert (z. B. für Datenzustände mit einer „1“) und einen zweiten Strombereich 1104 für gespeicherte Datenzustände mit einem zweiten Wert (z. B. für Datenzustände mit einer „0“) auf. Ein Lesefenster 1106 ist eine Differenz der Signale (z. B. des Stroms) aus einer RRAM-Vorrichtung zwischen einer „1“ und einer „0“. Während des Betriebs einer RRAM-Vorrichtungen (z. B. der RRAM-Vorrichtung 111 von 1) ist ein ausreichend großes Lesefenster beizubehalten, da ein größeres Lesefenster 1106 es einfacher macht, verschiedene Datenzustände während einer Leseoperation voneinander zu unterscheiden.
  • Eine RRAM-Vorrichtung ohne Reaktivitätsverringerungsschicht (z. B. die Reaktivitätsverringerungsschicht 112 von 1) hat ein Lesefenster, das nach einer bestimmten Anzahl von Lese- und/oder Schreiboperationen (durch die Linie 1108 bezeichnet) zu klein wird, um zuverlässig zu sein. Die Reaktivitätsverringerungsschicht (z. B. die Reaktivitätsverringerungsschicht 112 von 1) sorgt jedoch für eine RRAM-Vorrichtung, die ein ausreichendes Lesefenster für eine relativ große Anzahl von Lese- und/oder Schreiboperationen aufrechterhalten kann (z. B. eine Anzahl von Lese- und/oder Schreiboperationen, die drei- oder mehrmals größer als eine Anzahl von Lese- und/oder Schreiboperationen ist, die von einer RRAM-Vorrichtung ausgeführt werden können, die keine Reaktivitätsverringerungsschicht aufweist).
  • Die 12 - 21 zeigen Querschnittsansichten 1200 - 2100 einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht. Obwohl die 12 - 21 in Bezug auf ein bestimmtes Verfahren beschrieben sind, ist zu erkennen, dass die in den 12 - 21 gezeigten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern stattdessen als Strukturen allein stehen können, die von dem Verfahren unabhängig sind.
  • Wie in der Querschnittsansicht 1200 von 12 gezeigt, ist eine Zugriffsvorrichtung 104 in einem Substrat 102 ausgebildet. In verschiedenen Ausführungsformen kann das Substrat 102 aus einer beliebigen Art von Halbleiterkörper (z. B. Silizium, SiGe, SOI usw.) bestehen, wie z. B. einem Halbleiterwafer und/oder einem oder mehreren Dies auf einem Wafer sowie jeder anderen Art von damit verbundenen Halbleiter- und/oder Epitaxieschichten. In einigen Ausführungsformen kann die Zugriffsvorrichtung 104 eine Transistorvorrichtung umfassen, die ausgebildet wird, indem ein Gatedielektrikumsfilm und ein Gateelektrodenfilm über dem Substrat 102 abgeschieden werden. Der Gatedielektrikumsfilm und der Gateelektrodenfilm werden anschließend strukturiert, um ein Gatedielektrikum 104c und eine Gateelektrode 104d auszubilden. Das Substrat 102 kann anschließend implantiert werden, um einen Sourcebereich 104a und einen Drainbereich 104b in dem Substrat 102 auf gegenüberliegenden Seiten der Gateelektrode 104d auszubilden.
  • In einigen Ausführungsformen können eine oder mehrere Isolationsstrukturen 905 in dem Substrat 102 auf gegenüberliegenden Seiten der Zugriffsvorrichtung 104 ausgebildet werden. In einigen Ausführungsformen können die eine oder mehreren Isolationsstrukturen 905 ausgebildet werden, indem das Substrat 102 selektiv geätzt wird, um einen oder mehrere flache Gräben 1202 auszubilden, und anschließend ein oder mehrere Dielektrika in dem einen oder den mehreren flachen Gräben 1202 ausgebildet werden. In einigen Ausführungsformen kann der Ätzprozess einen Trockenätzprozess umfassen. Zum Beispiel kann der Ätzprozess einen gekoppelten Plasmaätzprozess umfassen, wie beispielsweise einen induktiv gekoppelten Plasmaätzprozess (ICP-Prozess) oder einen kapazitiv gekoppelten Plasmaätzprozess (CCP-Prozess). In weiteren Ausführungsformen kann der Ätzprozess einen Nassätzprozess umfassen.
  • Wie in der Querschnittsansicht 1300 von 13 gezeigt, werden eine oder mehrere untere Verbindungsschichten 108 in einer oder mehreren unteren dielektrischen Zwischenschichten (ILD-Schichten) 302a - 302c über dem Substrat 102 ausgebildet. Die eine oder mehreren unteren Verbindungsschichten 108 können leitfähige Kontakte 107, Verbindungsdurchkontaktierungen 109 und Verbindungsdrähte 110 umfassen. Die eine oder mehreren unteren Verbindungsschichten 108 können durch Ausbilden einer der einen oder mehreren ILD-Schichten 302a - 302c über dem Substrat 102, selektives Ätzen der ILD-Schicht (z. B. eine Oxid, ein Low-k-Dielektrikum oder ein Ultra-Low-k-Dielektrikum), um ein Durchgangsloch und/oder einen Graben in der ILD-Schicht zu definieren, Ausbilden eines leitfähigen Materials (z. B. Kupfer, Aluminium usw.) in dem Durchgangsloch und/oder einem Graben zum Füllen der Öffnung und Durchführen eines Planarisierungsprozesses (z. B. eines chemisch-mechanischen Planarisierungsprozesses) ausgebildet werden.
  • Wie in der Querschnittsansicht 1400 von 14 gezeigt, wird eine untere Isolierschicht 304 auf der einen oder den mehreren unteren Verbindungsschichten 108 und der einen oder den mehreren unteren ILD-Schichten 302a - 302c ausgebildet. In einigen Ausführungsformen kann die untere Isolierschicht 304 Siliziumnitrid, Siliziumkarbid oder dergleichen umfassen. In einigen Ausführungsformen kann die untere Isolierschicht 304 durch eine Abscheidungstechnik (z. B. physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), PE-CVD, Atomlagenabscheidung (ALD), Sputtern usw.) auf eine Dicke in einem Bereich zwischen ungefähr 200 Angström und ungefähr 300 Angström ausgebildet werden. Nach der Abscheidung wird die untere Isolierschicht 304 selektiv strukturiert, um eine Öffnung 1404 zu definieren, die sich durch die untere Isolierschicht 304 zu der einen oder den mehreren unteren Verbindungsschichten 108 erstreckt. In einigen Ausführungsformen kann die untere Isolierschicht 304 durch ein Ätzmittel 1402 (z. B. ein Trockenätzmittel oder Nassätzmittel) selektiv strukturiert werden.
  • Wie in der Querschnittsansicht 1500 von 15 gezeigt, wird in einigen Ausführungsformen eine untere Elektroden-Diffusionsbarriereschicht 1502 über der unteren Isolierschicht 304 und der einen oder den mehreren unteren Verbindungsschichten 108 ausgebildet. Die untere Elektroden-Diffusionsbarriereschicht 1502 erstreckt sich von innerhalb der Öffnung 1404 zu einer Position, die über der unteren Isolierschicht 304 liegt. In einigen Ausführungsformen kann die untere Elektroden-Diffusionsbarriereschicht 1502 Tantalnitrid, Titannitrid oder dergleichen umfassen. Ein Planarisierungsprozess (z. B. ein chemischmechanischer Planarisierungsprozess) kann anschließend durchgeführt werden. In einigen Ausführungsformen führt der Planarisierungsprozess dazu, dass die untere Elektroden-Diffusionsbarriereschicht 1502 eine Dicke in einem Bereich zwischen ungefähr 100 Angström und ungefähr 300 Angström über der unteren Isolierschicht 304 hat. In einigen Ausführungsformen kann die untere Elektroden-Diffusionsbarriereschicht 1502 durch einen Abscheidungsprozess ausgebildet werden (z. B. CVD, PVD, ALD, PE-CVD oder dergleichen).
  • Eine Reaktivitätsverringerungsbeschichtung 1504 wird über der unteren Elektroden-Diffusionsbarriereschicht 1502 ausgebildet. Die Reaktivitätsverringerungsbeschichtung 1504 weist eine zweite Elektronegativität auf. In einigen Ausführungsformen kann die zweite Elektronegativität größer oder gleich 1,5 sein. In weiteren Ausführungsformen kann die zweite Elektronegativität größer oder gleich 2,0 sein. In einigen Ausführungsformen kann die Reaktivitätsverringerungsbeschichtung 1504 durch einen Abscheidungsprozess (z. B. CVD, PVD, ALD, PE-CVD oder dergleichen) ausgebildet werden. In einigen Ausführungsformen kann die Reaktivitätsverringerungsbeschichtung 1504 mit einer Dicke ausgebildet werden, die in einem Bereich zwischen ungefähr 1 nm und ungefähr 200 nm liegt.
  • Wie in der Querschnittsansicht 1600 von 16 gezeigt, wird eine untere Elektrodenschicht 1602 auf der Reaktivitätsverringerungsbeschichtung 1504 ausgebildet. In einigen Ausführungsformen hat die untere Elektrodenschicht 1602 eine untere Fläche, die ein Material mit einer ersten Elektronegativität umfasst, die kleiner oder gleich der zweiten Elektronegativität der Reaktivitätsverringerungsbeschichtung 1504 ist. In einigen Ausführungsformen kann die Gesamtheit der unteren Elektrodenschicht 1602 aus dem Material bestehen. In einigen Ausführungsformen kann die erste Elektronegativität ungefähr 1,5 betragen. In weiteren Ausführungsformen kann die erste Elektronegativität größer als 1,5 sein. In einigen Ausführungsformen kann die untere Elektrodenschicht 1602 ein Metall, ein Metallnitrid, ein Metalloxid oder dotiertes Polysilizium umfassen, das mittels eines Abscheidungsprozesses (z. B. PVD, CVD oder dergleichen) ausgebildet wird.
  • In einigen Ausführungsformen kann die untere Elektrodenschicht 1602 in situ (z. B. ohne ein Vakuum einer Verarbeitungskammer zu brechen, in der die Abscheidungen durchgeführt werden) zusammen mit der Reaktivitätsverringerungsbeschichtung 1504 ausgebildet werden. In solchen Ausführungsformen berührt ein Material der Reaktivitätsverringerungsbeschichtung 1504 mit der zweiten Elektronegativität entlang einer Grenzfläche direkt das Material der unteren Elektrodenschicht 1602 mit der ersten Elektronegativität. In einigen Ausführungsformen kann die untere Elektrodenschicht 1602 auf eine Dicke TBE in einem Bereich zwischen ungefähr 1 nm und ungefähr 200 nm ausgebildet werden. In weiteren Ausführungsformen kann die untere Elektrodenschicht 1602 ex situ mit der Reaktivitätsverringerungsbeschichtung 1504 ausgebildet werden. In einigen dieser Ausführungsformen kann ein zusätzlicher Ätzprozess durchgeführt werden, um vor der Ausbildung der unteren Elektrodenschicht 1602 jegliches natürliches Oxid von einer Oberseite der Reaktivitätsverringerungsbeschichtung 1504 zu entfernen, so dass ein Material der Reaktivitätsverringerungsbeschichtung 1504 mit der zweiten Elektronegativität das Material der unteren Elektrodenschicht 1602 mit der ersten Elektronegativität direkt entlang einer Grenzfläche berührt.
  • Wie in der Querschnittsansicht 1700 von 17 gezeigt, wird ein Datenspeicherelement 1702 auf der Reaktivitätsverringerungsbeschichtung 1504 ausgebildet. In einigen Ausführungsformen kann das Datenspeicherelement 1702 ein High-k-Dielektrikum mit einem variablen Widerstand umfassen. In einigen Ausführungsformen kann das Datenspeicherelement 1702 beispielsweise Hafniumoxid (HfOx), Zirkoniumoxid (ZrOx), Aluminiumoxid (AlOx), Nickeloxid (NiOx), Tantaloxid (TaOx) Titanoxid (TiOx) oder dergleichen umfassen. In einigen Ausführungsformen kann das Datenspeicherelement 1702 mittels einer Abscheidungstechnik (z. B. PVD, CVD, PE-CVD, Sputtern, ALD usw.) auf eine Dicke in einem Bereich zwischen ungefähr 25 Angström und ungefähr 75 Angström ausgebildet werden.
  • In einigen Ausführungsformen kann ein Deckfilm 1704 über dem Datenspeicherelement 1702 ausgebildet werden. In verschiedenen Ausführungsformen kann der Deckfilm 1704 ein Metall oder ein Metalloxid umfassen. In einigen Ausführungsformen kann der Deckfilm 1704 mittels einer Abscheidungstechnik (z. B. PVD, CVD, PE-CVD, Sputtern, ALD usw.) ausgebildet werden.
  • Eine obere Elektrodenschicht 1706 wird über dem Datenspeicherelement 1702 ausgebildet. Die obere Elektrodenschicht 1706 kann ein Metall wie Titan, Tantal oder dergleichen umfassen. In einigen Ausführungsformen kann die obere Elektrodenschicht 1706 mittels einer Abscheidungstechnik (z. B. PVD, CVD, PE-CVD, Sputtern, ALD oder dergleichen) ausgebildet werden. In einigen Ausführungsformen kann die obere Elektrodenschicht 1706 eine Dicke in einem Bereich zwischen ungefähr 100 Angström und ungefähr 400 Angström haben.
  • Wie in der Querschnittsansicht 1800 von 18 gezeigt, wird ein erster Strukturierungsprozess an der oberen Elektrodenschicht (1706 von 17) durchgeführt. In einigen Ausführungsformen umfasst der erste Strukturierungsprozess ein Ausbilden einer Maskierungsschicht 1804 über der oberen Elektrodenschicht (1706 von 17) und ein anschließendes Aussetzen der oberen Elektrodenschicht (1706 von 17) einem ersten Ätzmittel 1802, das zum Definieren einer oberen Elektrode 118 konfiguriert ist, indem es nicht maskierte Abschnitte der oberen Elektrodenschicht (1706 von 17) entfernt. In einigen Ausführungsformen kann das erste Ätzmittel 1802 auch nicht maskierte Abschnitte des Deckfilms 1704 entfernen, um eine Deckschicht 202 zu definieren.
  • In verschiedenen Ausführungsformen kann das erste Ätzmittel 1802 ein Trockenätzmittel mit einer Ätzchemie, die eine Fluorspezies umfasst (z. B. CF4, CHF3, C4F8 usw.), oder ein Nassätzmittel umfassen, das Fluorwasserstoffsäure (HF) umfasst. In einigen Ausführungsformen kann der erste Strukturierungsprozess eine Dicke der Maskierungsschicht 1804 verringern. In einigen Ausführungsformen kann der erste Strukturierungsprozess beispielsweise eine Dicke der Maskierungsschicht 1804 um zwischen ungefähr 70 % und ungefähr 85 % (z. B. um ungefähr 550 Angström bis ungefähr 100 Angström) verringern.
  • In einigen Ausführungsformen kann ein Überätzen der oberen Elektrodenschicht (1706 von 17) bewirken, dass ein Teil des Datenspeicherelements 1702 geätzt wird. Zum Beispiel kann in einigen Ausführungsformen ein Teil des Datenspeicherelements 1702 weggeätzt werden, so dass das Datenspeicherelement 1702 eine Seitenwand hat, die von einer äußersten Seitenwand des Datenspeicherelements 1702 seitlich versetzt ist.
  • Wie in der Querschnittsansicht 1900 von 19 gezeigt, können Seitenwandabstandshalter 308 auf gegenüberliegenden Seiten der oberen Elektrode 118 ausgebildet werden. In einigen Ausführungsformen können die Seitenwandabstandshalter 308 ausgebildet werden, indem eine Abstandshalterschicht über dem Substrat 102 unter Verwendung einer Abscheidungstechnik (z. B. PVD, CVD, PE-CVD, ALD, Sputtern usw.) abgeschieden wird. Die Abstandshalterschicht wird anschließend geätzt, um die Abstandshalterschicht von horizontalen Flächen zu entfernen, wobei die Abstandshalterschicht entlang gegenüberliegender Seiten der oberen Elektrode 118 als Seitenwandabstandshalter 308 verbleibt. In verschiedenen Ausführungsformen kann die Abstandshalterschicht Siliziumnitrid, ein Siliziumdioxid (SiO2), Siliziumoxynitrid (z. B. SiON) oder dergleichen umfassen. In verschiedenen Ausführungsformen kann die Abstandshalterschicht mit einer Dicke in einem Bereich zwischen ungefähr 400 Angström und ungefähr 600 Angström ausgebildet werden.
  • Nach dem Ausbilden der Seitenwandabstandshalter 308 wird ein zweiter Strukturierungsprozess durchgeführt, um eine Datenspeicherschicht 116, eine untere Elektrode 114, eine Reaktivitätsverringerungsschicht 112 und eine untere Elektroden-Diffusionsbarriere 306 zu definieren. In einigen Ausführungsformen setzt der zweite Strukturierungsprozess das Datenspeicherelement (1702 von 18), die untere Elektrodenschicht (1602 von 18), die Reaktivitätsverringerungsbeschichtung (1504 von 18) und die untere Elektroden-Diffusionsbarriereschicht (1502 von 18) einem zweiten Ätzmittel 1902 gemäß einer Maske aus, die die Maskierungsschicht 1804 und die Seitenwandabstandshalter 308 umfasst. Das zweite Ätzmittel 1902 ist so konfiguriert, dass es nicht maskierte Abschnitte des Datenspeicherelements (1702 von 18), der unteren Elektrodenschicht (1602 von 18), der Reaktivitätsverringerungsbeschichtung (1504 von 18) und der unteren Elektroden-Diffusionsbarriere (1502 von 18) entfernt. In verschiedenen Ausführungsformen kann das zweite Ätzmittel 1902 ein Trockenätzmittel oder ein Nassätzmittel umfassen.
  • In einigen Ausführungsformen kann der zweite Strukturierungsprozess eine Dicke von nicht maskierten Bereichen der unteren Isolierschicht 304 verringern. Beispielsweise kann der zweite Strukturierungsprozess in einigen Ausführungsformen eine Dicke der nicht maskierten Bereiche der unteren Isolierschicht 304 um ungefähr 20 % bis ungefähr 35 % (z. B. um ungefähr 270 Angström bis ungefähr 220 Angström) verringern. Das Verringern der Dicke der nicht maskierten Bereiche der unteren Isolierschicht 304 bewirkt, dass die untere Isolierschicht 304 direkt unter der Reaktivitätsverringerungsschicht 112 eine größere Dicke aufweist als außerhalb der Reaktivitätsverringerungsschicht 112.
  • Wie in der Querschnittsansicht 2000 von 20 gezeigt, wird eine obere dielektrische Schicht 2002 über dem Substrat 102 ausgebildet. Anschließend wird eine obere dielektrische Zwischenschicht (ILD-Schicht) 302d über der oberen dielektrischen Schicht 2002 ausgebildet. Die obere dielektrische Schicht 2002 hat eine erste Seite, die an die untere Isolierschicht 304 angrenzt, und eine zweite Seite, die an die obere ILD-Schicht 302d angrenzt.
  • Wie in der Querschnittsansicht 2100 von 21 gezeigt, wird eine obere Verbindungsstruktur 120 an einer Position ausgebildet, die an die obere Elektrode 118 angrenzt. In verschiedenen Ausführungsformen kann die obere Verbindungsstruktur 120 eine Verbindungsdurchkontaktierung oder einen Verbindungsdraht umfassen. In einigen Ausführungsformen kann die obere Verbindungsstruktur 120 ausgebildet werden, indem die obere ILD-Schicht 302d geätzt wird, um eine Öffnung 2102 auszubilden, die sich durch die obere ILD-Schicht 302d, die obere dielektrische Schicht 2002 und die Maskierungsschicht 1804 zu der oberen Elektrode 118 erstreckt. Die Öffnung 2102 wird dann mit einem leitfähigen Material gefüllt (z. B. Kupfer und/oder Aluminium), um die obere Verbindungsstruktur 120 auszubilden.
  • 22 zeigt ein Flussdiagramm von einigen Ausführungsformen eines Verfahrens 2200 zum Ausbilden eines integrierten Chips mit einer RRAM-Vorrichtung über einer Reaktivitätsverringerungsschicht.
  • Während das Verfahren 2200 im Folgenden als eine Folge von Vorgängen oder Ereignissen gezeigt und beschrieben wird, versteht es sich, dass die gezeigte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinn interpretiert werden soll. Zum Beispiel können einige Vorgänge in einer anderen Reihenfolge und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen als den hier gezeigten und/oder beschriebenen auftreten. Zusätzlich müssen nicht alle gezeigten Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Ferner können einer oder mehrere der hier gezeigten Vorgänge in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • Bei 2202 wird eine Zugriffsvorrichtung in einem Substrats ausgebildet. 12 zeigt eine Querschnittsansicht 1200 von einigen Ausführungsformen, die zu dem Vorgang 2202 gehören.
  • Bei 2204 werden eine oder mehrere untere Verbindungsschichten in einer oder mehreren unteren ILD-Schichten über dem Substrat ausgebildet. 13 zeigt eine Querschnittsansicht 1300 von einigen Ausführungsformen, die zu dem Vorgang 2204 gehören.
  • Bei 2206 wird eine untere Isolierschicht über der einen oder den mehreren unteren ILD-Schichten ausgebildet. 14 zeigt eine Querschnittsansicht 1400 von einigen Ausführungsformen, die zu dem Vorgang 2206 gehören.
  • Bei 2208 kann in einigen Ausführungsformen eine untere Elektroden-Diffusionsbarriereschicht über der unteren Isolierschicht und der einen oder den mehreren unteren Verbindungsschichten ausgebildet werden. 15 zeigt eine Querschnittsansicht 1500 von einigen Ausführungsformen, die zu dem Vorgang 2208 gehören.
  • Bei 2210 wird eine Reaktivitätsverringerungsbeschichtung mit einer zweiten Elektronegativität über der unteren Elektroden-Diffusionsbarriereschicht ausgebildet. 15 zeigt eine Querschnittsansicht 1500 von einigen Ausführungsformen, die zu dem Vorgang 2210 gehören.
  • Bei 2212 wird eine untere Elektrodenschicht mit einer ersten Elektronegativität auf der Reaktivitätsverringerungsbeschichtung ausgebildet. Die zweite Elektronegativität ist größer oder gleich der ersten Elektronegativität. 16 zeigt eine Querschnittsansicht 1600 von einigen Ausführungsformen, die zu dem Vorgang 2212 gehören.
  • Bei 2214 wird ein Datenspeicherelement über der unteren Elektrodenschicht ausgebildet. 17 zeigt eine Querschnittsansicht 1700 von einigen Ausführungsformen, die zu dem Vorgang 2214 gehören.
  • Bei 2216 wird ein Deckfilm über dem Datenspeicherelement ausgebildet. 17 zeigt eine Querschnittsansicht 1700 von einigen Ausführungsformen, die zu dem Vorgang 2216 gehören.
  • Bei 2218 wird eine obere Elektrodenschicht über dem Datenspeicherelement ausgebildet. 17 zeigt eine Querschnittsansicht 1700 von einigen Ausführungsformen, die zu dem Vorgang 2218 gehören.
  • Bei 2220 wird die obere Elektrodenschicht selektiv strukturiert, um eine obere Elektrode zu definieren. 18 zeigt eine Querschnittsansicht 1800 von einigen Ausführungsformen, die zu dem Vorgang 2220 gehören.
  • Bei 2222 werden Seitenwandabstandshalter auf gegenüberliegenden Seiten der oberen Elektrode ausgebildet. 19 zeigt eine Querschnittsansicht 1900 von einigen Ausführungsformen, die zu dem Vorgang 2222 gehören.
  • Bei 2224 werden das Datenspeicherelement, die untere Elektrodenschicht, die Reaktivitätsverringerungsbeschichtung und die untere Elektroden-Diffusionsbarriereschicht selektiv strukturiert, um eine Datenspeicherschicht, eine untere Elektrode, eine Reaktivitätsverringerungsschicht bzw. eine untere Elektroden-Diffusionsbarriere zu definieren. 19 zeigt eine Querschnittsansicht 1900 von einigen Ausführungsformen, die zu dem Vorgang 2224 gehören.
  • Bei 2226 wird eine obere ILD-Schicht über der oberen Elektrode ausgebildet. 20 zeigt eine Querschnittsansicht 2000 von einigen Ausführungsformen, die zu dem Vorgang 2226 gehören.
  • Bei 2228 wird eine obere Verbindungsstruktur auf der oberen Elektrode ausgebildet. 21 zeigt eine Querschnittsansicht 2100 von einigen Ausführungsformen, die zu dem Vorgang 2228 gehören.
  • Obwohl die offenbarten Figuren und Beschreibung in Bezug auf resistive Direktzugriffsspeichervorrichtungen (RRAM-Vorrichtungen) beschrieben werden, ist es ersichtlich, dass die offenbarte Reaktivitätsverringerungsschicht nicht auf solche Speichervorrichtungen beschränkt ist. Vielmehr kann die offenbarte Reaktivitätsverringerungsschicht in einigen alternativen Ausführungsformen auch auf andere Arten von Speichervorrichtungen angewendet werden, wie beispielsweise Phasenänderungs-Direktzugriffsspeicher (PCRAM), magnetoresistiver Direktzugriffsspeicher (MRAM), ferroelektrischer Direktzugriffsspeicher (FRAM), programmierbarer Metallisierungsspeicher, Kohlenstoffnanoröhrenspeicher oder dergleichen, ohne darauf beschränkt zu sein.
  • Dementsprechend bezieht sich die vorliegende Offenbarung in einigen Ausführungsformen auf einen integrierten Chip, der eine RRAM-Vorrichtung mit einer unteren Elektrode über einer Reaktivitätsverringerungsschicht umfasst, die so konfiguriert ist, dass sie eine Reaktivität der unteren Elektrode gegenüber Sauerstoff verringert. Durch Verringerung der Reaktivität der unteren Elektrode gegenüber Sauerstoff verbessert die Reaktivitätsverringerungsschicht die Zuverlässigkeit (z. B. eine Anzahl von Lese- und/oder Schreibzyklen, die zuverlässig ausgeführt werden können) der RRAM-Vorrichtung.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine oder mehrere untere Verbindungsschichten, die in einer dielektrischen Struktur über einem Substrat angeordnet sind; eine untere Elektrode, die über einer der einen oder mehreren unteren Verbindungsschichten angeordnet ist, wobei eine untere Fläche der unteren Elektrode ein Material mit einer ersten Elektronegativität umfasst; eine Datenspeicherschicht, die die untere Elektrode von einer oberen Elektrode trennt; und eine Reaktivitätsverringerungsschicht, die die untere Fläche der unteren Elektrode berührt und eine zweite Elektronegativität aufweist, die größer oder gleich der ersten Elektronegativität ist. In einigen Ausführungsformen umfasst der integrierte Chip ferner eine untere Elektroden-Diffusionsbarriere, die zwischen der Reaktivitätsverringerungsschicht und der einen oder den mehreren unteren Verbindungsschichten angeordnet ist. In einigen Ausführungsformen umfasst der integrierte Chip ferner eine untere Isolierschicht, die auf der dielektrischen Struktur angeordnet ist und Seitenwände aufweist, die eine Öffnung direkt unter der unteren Elektrode definieren, wobei die untere Isolierschicht die Reaktivitätsreduzierungsschicht umgibt. In einigen Ausführungsformen umfasst der integrierte Chip ferner ein oder mehrere zusätzliche Materialien, die zwischen der Reaktivitätsverringerungsschicht und einemunmittelbar darunter liegenden Verbindungsdraht angeordnet sind. In einigen Ausführungsformen ist die zweite Elektronegativität größer als ungefähr 2,2. In einigen Ausführungsformen umfasst die untere Fläche der unteren Elektrode ein Edelmetall. In einigen Ausführungsformen ist die erste Elektronegativität kleiner als die zweite Elektronegativität. In einigen Ausführungsformen weist die Reaktivitätsverringerungsschicht Seitenwände auf, die entlang einer Linie mit Seitenwänden der unteren Elektrode ausgerichtet sind. In einigen Ausführungsformen umfasst die Reaktivitätsverringerungsschicht ein Metall, ein Metallnitrid, ein Metalloxid oder dotiertes Polysilizium. In einigen Ausführungsformen umfasst die Reaktivitätsverringerungsschicht Aluminium, Titan, Tantal, Wolfram, Gold, Platin, Nickel, Iridium, Titannitrid, Tantalnitrid, Iridiumoxid, n-dotiertes Polysilizium oder p-dotiertes Polysilizium.
  • In weiteren Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine untere Isolierschicht, die über einer oder mehreren dielektrischen Zwischenschichten (ILD-Schichten) angeordnet ist, wobei die untere Isolierschicht Seitenwände aufweist, die eine Öffnung direkt über einer oder mehreren Verbindungsschichten definieren, die von der einen oder den mehreren ILD-Schichten umgeben sind; ein untere Elektroden-Diffusionsbarriere, die in der Öffnung angeordnet ist; eine untere Elektrode über der unteren Elektroden-Diffusionsbarriere und mit einer ersten Elektronegativität; eine Datenspeicherschicht, die die untere Elektrode von einer oberen Elektrode trennt; und eine Reaktivitätsverringerungsschicht, die direkt zwischen der unteren Elektroden-Diffusionsbarriere und der unteren Elektrode angeordnet ist, wobei die Reaktivitätsverringerungsschicht eine zweite Elektronegativität aufweist, die größer als die erste Elektronegativität ist. In einigen Ausführungsformen umfasst die Reaktivitätsverringerungsschicht ein Metallnitrid oder ein Metalloxid. In einigen Ausführungsformen bedeckt die Reaktivitätsverringerungsschicht eine Gesamtheit der unteren Fläche der unteren Elektrode. In einigen Ausführungsformen befindet sich die Reaktivitätsverringerungsschicht vollständig über der unteren Isolierschicht. In einigen Ausführungsformen umfasst die untere Elektrode ein Edelmetall, das sich durchgängig von der Reaktivitätsverringerungsschicht zu der Datenspeicherschicht erstreckt. In einigen Ausführungsformen besteht die Reaktivitätsverringerungsschicht nicht aus Kupfer. In einigen Ausführungsformen besteht die untere Elektrode aus einem Edelmetall.
  • In noch weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips. Das Verfahren umfasst ein Ausbilden einer Reaktivitätsverringerungsbeschichtung über einer oder mehreren unteren Verbindungsschichten, die über einem Substrat angeordnet sind; Ausbilden einer unteren Elektrodenschicht auf und in Kontakt mit der Reaktivitätsverringerungsbeschichtung, wobei die untere Elektrodenschicht eine erste Elektronegativität aufweist, die kleiner oder gleich einer zweiten Elektronegativität der Reaktivitätsverringerungsbeschichtung ist; Ausbilden eines Datenspeicherelements über der unteren Elektrodenschicht; Ausbilden einer oberen Elektrodenschicht über dem Datenspeicherelement; und Strukturieren der oberen Elektrodenschicht, des Datenspeicherelements, der Reaktivitätsverringerungsbeschichtung und der unteren Elektrodenschicht, um eine Speichervorrichtung zu definieren. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden einer unteren Elektroden-Diffusionsbarriereschicht über der einen oder den mehreren unteren Verbindungsschichten; und Ausbilden der Reaktivitätsverringerungsbeschichtung auf der untere Elektroden-Diffusionsbarriereschicht. In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden einer unteren Isolierschicht über einer dielektrischen Struktur, die die eine oder mehreren unteren Verbindungsschichten umgibt; und Strukturieren der unteren Isolierschicht, um Seitenwände der unteren Isolierschicht auszubilden, die eine Öffnung direkt unter der unteren Elektrodenschicht definieren, wobei die Reaktivitätsverringerungsbeschichtung eine unterste Oberfläche aufweist, die über einer untersten Oberfläche der unteren Isolierschicht liegt.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62737317 [0001]

Claims (20)

  1. Integrierter Chip, umfassend: eine oder mehrere untere Verbindungsschichten (108), die in einer dielektrischen Struktur (106) über einem Substrat (102) angeordnet sind; eine untere Elektrode (114), die über einer der einen oder mehreren unteren Verbindungsschichten (108) angeordnet ist, wobei eine untere Fläche (114b) der unteren Elektrode (114) ein Material mit einer ersten Elektronegativität aufweist; eine Datenspeicherschicht (116), die die untere Elektrode (114) von einer oberen Elektrode (118) trennt; und eine Reaktivitätsverringerungsschicht (112), die die untere Fläche (114b) der unteren Elektrode (114) berührt und eine zweite Elektronegativität aufweist, die größer oder gleich der ersten Elektronegativität ist.
  2. Integrierter Chip nach Anspruch 1, ferner umfassend: eine untere Elektroden-Diffusionsbarriere, die zwischen der Reaktivitätsverringerungsschicht und der einen oder den mehreren unteren Verbindungsschichten angeordnet ist.
  3. Integrierter Chip nach Anspruch 1 oder 2, ferner umfassend: eine untere Isolierschicht, die auf der dielektrischen Struktur angeordnet ist und Seitenwände umfasst, die eine Öffnung direkt unter der unteren Elektrode definieren, wobei die untere Isolierschicht die Reaktivitätsverringerungsschicht umgibt.
  4. Integrierter Chip nach einem der vorhergehenden Ansprüche, ferner umfassend: ein oder mehrere zusätzliche Materialien, die zwischen der Reaktivitätsverringerungsschicht und einem unmittelbar darunterliegenden Verbindungsdraht angeordnet sind.
  5. Integrierter Chip nach Anspruch 4, wobei das eine oder die mehreren zusätzlichen Materialien ein oder mehrere andere Materialien als die Reaktivitätsverringerungsschicht umfassen; und wobei das eine oder die mehreren zusätzlichen Materialien ein Metall, ein Metallnitrid, ein Metalloxid oder dotiertes Polysilizium umfassen.
  6. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die zweite Elektronegativität größer als ungefähr 2,2 ist.
  7. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die untere Fläche der unteren Elektrode ein Edelmetall aufweist.
  8. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die erste Elektronegativität kleiner als die zweite Elektronegativität ist.
  9. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Reaktivitätsverringerungsschicht ein Metall, ein Metallnitrid, ein Metalloxid oder dotiertes Polysilizium umfasst.
  10. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Reaktivitätsverringerungsschicht Aluminium, Titan, Tantal, Wolfram, Gold, Platin, Nickel, Iridium, Titannitrid, Tantalnitrid, Iridiumoxid, n-dotiertes Polysilizium oder p-dotiertes Polysilizium umfasst.
  11. Integrierter Chip, umfassend: eine untere Isolierschicht (304), die über einer oder mehreren dielektrischen Zwischenschichten (ILD-Schichten) (302a - 302c) angeordnet ist, wobei die untere Isolierschicht (304) Seitenwände aufweist, die eine Öffnung direkt über einer oder mehreren Verbindungsschichten (108) definieren, die von der einen oder den mehreren ILD-Schichten (302a - 302c) umgeben sind; eine untere Elektroden-Diffusionsbarriere (306), die in der Öffnung angeordnet ist; eine untere Elektrode (114) über der unteren Elektroden-Diffusionsbarriere (306) und mit einer ersten Elektronegativität; eine Datenspeicherschicht (116), die die untere Elektrode (114) von einer oberen Elektrode (118) trennt; und eine Reaktivitätsverringerungsschicht (112), die direkt zwischen der unteren Elektroden-Diffusionsbarriere (306) und der unteren Elektrode (114) angeordnet ist, wobei die Reaktivitätsverringerungsschicht (112) eine zweite Elektronegativität aufweist, die größer als die erste Elektronegativität ist.
  12. Integrierter Chip nach Anspruch 11, wobei die Reaktivitätsverringerungsschicht ein Metallnitrid oder ein Metalloxid aufweist.
  13. Integrierter Chip nach Anspruch 11 oder 12, wobei die Reaktivitätsverringerungsschicht eine Gesamtheit einer unteren Fläche der unteren Elektrode bedeckt.
  14. Integrierter Chip nach einem der Ansprüche 11 bis 13, wobei sich die Reaktivitätsverringerungsschicht vollständig über der unteren Isolierschicht befindet.
  15. Integrierter Chip nach einem der Ansprüche 11 bis 14, wobei die untere Elektrode ein Edelmetall umfasst, das sich durchgängig von der Reaktivitätsverringerungsschicht zu der Datenspeicherschicht erstreckt.
  16. Integrierter Chip nach einem der Ansprüche 11 bis 15, wobei die Reaktivitätsverringerungsschicht nicht aus Kupfer besteht.
  17. Integrierter Chip nach einem der Ansprüche 11 bis 16, ferner umfassend: ein oder mehrere zusätzliche Materialien, die zwischen einer unteren Fläche der Reaktivitätsverringerungsschicht und einer oberen Fläche eines nächstgelegenen darunter liegenden Verbindungsdrahts angeordnet sind.
  18. Verfahren zum Ausbilden eines integrierten Chips, umfassend: Ausbilden einer Reaktivitätsverringerungsbeschichtung (1504) über einer oder mehreren unteren Verbindungsschichten (108), die über einem Substrat (102) angeordnet sind; Ausbilden einer unteren Elektrodenschicht (1602) auf und in Kontakt mit der Reaktivitätsverringerungsbeschichtung (1504), wobei die untere Elektrodenschicht (1602) eine erste Elektronegativität aufweist, die kleiner oder gleich einer zweiten Elektronegativität der Reaktivitätsverringerungsbeschichtung (1504) ist; Ausbilden eines Datenspeicherelements (1702) über der unteren Elektrodenschicht (1602); Ausbilden einer oberen Elektrodenschicht (1706) über dem Datenspeicherelement (1702); und Strukturieren der oberen Elektrodenschicht (1706), des Datenspeicherelements (1702), der Reaktivitätsverringerungsbeschichtung (1504) und der unteren Elektrodenschicht (1602), um eine Speichervorrichtung (111) zu definieren.
  19. Verfahren nach Anspruch 18, ferner umfassend: Ausbilden einer unteren Elektroden-Diffusionsbarriereschicht über der einen oder den mehreren unteren Verbindungsschichten; und Ausbilden der Reaktivitätsverringerungsbeschichtung auf der unteren Elektroden-Diffusionsbarriereschicht.
  20. Verfahren nach Anspruch 18 oder 19, ferner umfassend: Ausbilden einer unteren Isolierschicht über einer dielektrischen Struktur, die die eine oder mehreren unteren Verbindungsschichten umgibt; und Strukturieren der unteren Isolierschicht, um Seitenwände der unteren Isolierschicht auszubilden, die eine Öffnung direkt unter der unteren Elektrodenschicht definieren, wobei die Reaktivitätsverringerungsbeschichtung eine unterste Oberfläche hat, die über einer untersten Oberfläche der unteren Isolierschicht liegt.
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