DE102019100488A1

DE102019100488A1 - Rram-struktur

Info

Publication number: DE102019100488A1
Application number: DE102019100488.8A
Authority: DE
Inventors: Hai-Dang Trinh; Chii-Ming Wu; Hsing-Lien Lin; Fa-Shen JIANG
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-09-21
Filing date: 2019-01-10
Publication date: 2020-03-26
Also published as: CN110943160A; TWI695498B; US10910560B2; TW202013710A; CN110943160B; US11482668B2; US20220367805A1; KR20200034920A; KR102244316B1; US20200098985A1; US11963468B2; US20210159407A1; US20240224822A1

Abstract

Bei einigen Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist eine untere Elektrode, die über einer oder mehreren Verbindungsschichten angeordnet ist; und eine Diffusionssperrschicht auf, die über der unteren Elektrode angeordnet ist. Eine Datenspeicherschicht ist durch die Diffusionssperrschicht von der unteren Elektrode getrennt. Über der Datenspeicherschicht ist eine obere Elektrode angeordnet.

Description

Verweis auf verwandte Anmeldung
Die vorliegende Anmeldung beansprucht die Priorität der am 21. September 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/734.575, die durch Bezugnahme aufgenommen ist.
Hintergrund der Erfindung
Zahlreiche moderne elektronische Geräte enthalten einen elektronischen Speicher, der zum Speichern von Daten konfiguriert ist. Ein elektronischer Speicher kann ein flüchtiger Speicher oder ein nichtflüchtiger Speicher sein. Ein flüchtiger Speicher speichert Daten, solange er eingeschaltet ist, während ein nichtflüchtiger Speicher Daten auch dann speichern kann, wenn kein Strom mehr zugeführt wird. Ein RRAM-Bauelement (RRAM: resistiver Direktzugriffsspeicher) ist ein aussichtsreicher Kandidat für eine nichtflüchtige Speichertechnologie der nächsten Generation. Dies ist darauf zurückzuführen, dass RRAM-Bauelemente zahlreiche Vorteile bieten, wie etwa kurze Schreibzeit, hohe Beständigkeit, niedriger Energieverbrauch und geringe Anfälligkeit für eine Beschädigung durch Strahlung.
Figurenliste
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips mit einem offenbarten RRAM-Bauelement (RRAM: resistiver Direktzugriffsspeicher), das eine Diffusionssperrschicht aufweist, die zwischen einer unteren Elektrode und einer Datenspeicherschicht angeordnet ist.
2 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips mit einem offenbarten RRAM-Bauelement, das eine Diffusionssperrschicht aufweist.
Die 3A und 3B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem offenbarten RRAM-Bauelement, das eine Diffusionssperrschicht aufweist.
Die 4A und 4B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem eingebetteten RRAM-Bauelement, das eine Diffusionssperrschicht aufweist, die zwischen einer unteren Elektrode und einer Datenspeicherschicht angeordnet ist.
Die 5 und 6 zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem offenbarten RRAM-Bauelement, das eine Diffusionssperrschicht aufweist.
Die 7 bis 17 zeigen Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem offenbarten RRAM-Bauelement, das eine Diffusionssperrschicht aufweist, die zwischen einer unteren Elektrode und einer Datenspeicherschicht angeordnet ist.
18 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem offenbarten RRAM-Bauelement, das eine Diffusionssperrschicht aufweist, die zwischen einer unteren Elektrode und einer Datenspeicherschicht angeordnet ist.

Detaillierte Beschreibung
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
RRAM-Bauelemente (RRAM: resistiver Direktzugriffsspeicher) weisen im Allgemeinen eine Datenspeicherschicht (z. B. eine Schicht aus einem dielektrischen High-k-Material) auf, die zwischen einer leitfähigen unteren Elektrode und einer leitfähigen oberen Elektrode angeordnet ist, die in einem BEOL-Metallisierungsstapel (BEOL: Back End of Line) angeordnet ist. RRAM-Bauelemente sind so konfiguriert, dass sie auf Grund eines Prozesses des reversiblen Umschaltens zwischen resistiven Zuständen arbeiten. Dieses reversible Umschalten wird durch selektives Herstellen eines leitfähigen Fadens durch die Datenspeicherschicht ermöglicht. Zum Beispiel kann die Datenspeicherschicht, die normalerweise isolierend ist, dadurch stromführend gemacht werden, dass eine Spannung über den leitfähigen Elektroden angelegt wird, um einen leitfähigen Faden zu erzeugen, der durch die Datenspeicherschicht verläuft. Ein RRAM-Bauelement, das einen ersten (z. B. hohen) resistiven Zustand hat, entspricht einem ersten Datenwert (z. B. einer logischen o), und ein RRAM-Bauelement, das einen zweiten (z. B. niedrigen) resistiven Zustand hat, entspricht einem zweiten Datenwert (z. B. einer logischen 1.)
Um die Zuverlässigkeit eines RRAM-Bauelements zu verbessern, kann seine untere Elektrode ein Edelmetall (z. B. ein inertes Metall) aufweisen. Da ein Edelmetall ein geringeres Reaktionsvermögen hat, kann durch Verwenden eines Edelmetalls in der unteren Elektrode des RRAM-Bauelements eine Leistungsminderung der unteren Elektrode auf Grund von Wechselwirkungen mit Ionen (z. B. Sauerstoffionen) aus einer darüber befindlichen Datenspeicherschicht vermieden werden. Es ist jedoch festgestellt worden, dass bei Hochtemperaturprozessen, die bei der Herstellung von oberen Schichten eines RRAM-Bauelements verwendet werden, Metallatome aus einem Edelmetall in eine darüber befindliche Datenspeicherschicht eindiffundieren können. Durch die Diffusion von Edelmetallatomen aus der unteren Elektrode entstehen Ätzhügel (d. h. Vorsprünge) entlang einer Oberseite der unteren Elektrode. Die Ätzhügel weisen eine Kombination aus den Edelmetallatomen und der Datenspeicherschicht (z. B. Hafnium-Titanoxid) auf. Die Ätzhügel erstrecken sich in die Datenspeicherschicht hinein, sodass die Datenspeicherschicht effektiv gedünnt wird und die Zuverlässigkeit des resultierenden RRAM-Bauelements verringert wird und/oder ein Leckverlust zwischen der unteren und der oberen Elektrode des resultierenden RRAM-Bauelements entsteht.
Die vorliegende Erfindung betrifft bei einigen Ausführungsformen ein RRAM-Bauelement, das eine untere Elektrode aufweist, die durch eine Datenspeicherschicht von einer oberen Elektrode getrennt ist. Zwischen der unteren Elektrode und der Datenspeicherschicht ist eine Diffusionssperrschicht angeordnet. Die Diffusionssperrschicht ist so konfiguriert, dass sie die Diffusion von Metallatomen (z. B. Edelmetallatomen) von der unteren Elektrode in die Datenspeicherschicht verhindert und dadurch die Bildung von Ätzhügeln in der Datenspeicherschicht verhindert. Durch Verhindern der Diffusion von Metallatomen aus der unteren Elektrode in die Datenspeicherschicht kann die Datenspeicherschicht eine im Wesentlichen einheitliche Dicke haben, die die Zuverlässigkeit des RRAM-Bauelements erhöht.
1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips 100 mit einem RRAM-Bauelement (RRAM: resistiver Direktzugriffsspeicher), das eine Diffusionssperrschicht aufweist, die zwischen einer unteren Elektrode und einer Datenspeicherschicht angeordnet ist.
Der integrierte Chip 100 weist ein RRAM-Bauelement 111 auf, das in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Das RRAM-Bauelement 111 ist durch eine oder mehrere untere Verbindungsschichten 108, die in der dielektrischen Struktur 106 angeordnet sind, von dem Substrat 102 getrennt. Bei einigen Ausführungsformen können die eine oder die mehreren unteren Verbindungsschichten 108 leitfähige Kontakte 107 aufweisen, die mit darüber befindlichen abwechselnden Schichten aus Verbindungsdurchkontaktierungen 109 und Verbindungsdrähten 110 verbunden sind. Die eine oder die mehreren unteren Verbindungsschichten 108 sind so konfiguriert, dass sie das RRAM-Bauelement 111 mit einem Zugriffstransistor 104 verbinden, der in dem Substrat 102 angeordnet ist.
Das RRAM-Bauelement 111 weist eine dielektrische Datenspeicherschicht 116 auf, die zwischen einer unteren Elektrode 112 und einer oberen Elektrode 118 angeordnet ist. Die untere Elektrode 112 ist mit einer oder mehreren unteren Verbindungsschichten 108 verbunden, und die obere Elektrode 118 ist mit einer oberen Verbindungsstruktur 120 verbunden, die einen Verbindungsdraht oder -durchkontaktierung aufweist. Die dielektrische Datenspeicherschicht 116 ist so konfiguriert, dass sie Datenzustände dadurch speichert, dass sie reversible Änderungen zwischen einem hochohmigen Zustand, der mit einem ersten Datenzustand (z. B. einer 0) assoziiert ist, und einem niederohmigen Zustand durchläuft, der mit einem zweiten Datenzustand (z. B. einer 1) assoziiert ist. Um während des Betriebs zum Beispiel einen niederohmigen Zustand in der dielektrischen Datenspeicherschicht 116 zu erzielen, kann eine erste Gruppe von Vorspannungsbedingungen für die untere Elektrode 112 und die obere Elektrode 118 verwendet werden. Die erste Gruppe von Vorspannungsbedingungen treibt Sauerstoff aus der dielektrischen Datenspeicherschicht 116 zu der oberen Elektrode 118, sodass ein leitfähiger Faden 117 aus Sauerstoff-Leerstellen über die dielektrische Datenspeicherschicht 116 hinweg entsteht. Um alternativ einen hochohmigen Zustand in der dielektrischen Datenspeicherschicht 116 zu erzielen, kann eine zweite Gruppe von Vorspannungsbedingungen für die untere Elektrode 112 und die obere Elektrode 118 verwendet werden. Die zweite Gruppe von Vorspannungsbedingungen unterbricht den leitfähigen Faden 117, indem sie Sauerstoff von der oberen Elektrode 118 zu der dielektrischen Datenspeicherschicht 116 treibt.
Zwischen der unteren Elektrode 112 und der dielektrischen Datenspeicherschicht 116 ist eine Diffusionssperrschicht 114 angeordnet. Die Diffusionssperrschicht 114 ist so konfiguriert, dass sie die Diffusion von Metallatomen (z. B. Edelmetallatomen) von der unteren Elektrode 112 zu der dielektrischen Durchkontaktierung 608 verhindert. Durch Verhindern der Diffusion von Metallatomen von der unteren Elektrode 112 zu der dielektrischen Datenspeicherschicht 116 wird verhindert, dass Ätzhügel, die die Metallatome aufweisen, entlang einer Oberseite der unteren Elektrode 112 entstehen. Durch Verhindern der Entstehung von Ätzhügeln entlang der Oberseite der unteren Elektrode 112 wird die Einheitlichkeit der Dicke der dielektrischen Datenspeicherschicht 116 verbessert, wodurch die Leistung und/oder Zuverlässigkeit des RRAM-Bauelements 111 verbessert werden. Die Diffusionssperrschicht 114 verbessert auch die Schwankung der Dicken von dielektrischen Datenspeicherschichten zwischen RRAM-Zellen, wodurch die Zelle-Zelle-Schwankung und die Ausbeute verbessert werden.
2 zeigt eine weitere Ausführungsform einer Schnittansicht eines integrierten Chips 200 mit einem RRAM-Bauelement.
Der integrierte Chip 200 weist ein RRAM-Bauelement 111 auf, das in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Bei einigen Ausführungsformen weist die dielektrische Struktur 106 eine Mehrzahl von aufeinander gestapelten ILD-Schichten 202a bis 202d (ILD: Zwischenebenen-Dielektrikum) auf. Die Mehrzahl von aufeinander gestapelten ILD-Schichten 202a bis 202d umschließt seitlich eine oder mehrere untere Verbindungsschichten 108, die Verbindungsdurchkontaktierungen 109 und Verbindungsdrähte 110 aufweisen. Die eine oder die mehreren unteren Verbindungsschichten 108 sind so konfiguriert, dass sie das RRAM-Bauelement 111 mit einem Zugriffstransistor 104 verbinden, der in dem Substrat 102 angeordnet ist. Bei einigen Ausführungsformen kann der Zugriffstransistor 104 ein MOSFET-Bauelement mit einer Gate-Elektrode 104d umfassen, die zwischen einem Source-Bereich 104a und einem Drain-Bereich 104b angeordnet ist und durch ein Gatedielektrikum 104c von dem Substrat 102 getrennt ist.
Das RRAM-Bauelement 111 weist eine dielektrische Datenspeicherschicht 116 auf, die zwischen einer unteren Elektrode 112 und einer oberen Elektrode 118 angeordnet ist. Die untere Elektrode 112 ist über der einen oder den mehreren unteren Verbindungsschichten 108 angeordnet und ist seitlich von einer unteren Isolierschicht 208 umschlossen. Bei verschiedenen Ausführungsformen kann die untere Isolierschicht 208 Siliziumnitrid, Siliziumdioxid, Siliziumcarbid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die dielektrische Datenspeicherschicht 116 eine Unterseite mit einer ersten Breite und eine Oberseite mit einer zweiten Breite haben, die kleiner als die erste Breite ist. Bei diesen Ausführungsformen kann die dielektrische Datenspeicherschicht 116 eine untere Seitenwand haben, die durch eine horizontal verlaufende Fläche, die sich über der dielektrischen Datenspeicherschicht 116 befindet, mit einer oberen Seitenwand verbunden ist. Bei einigen Ausführungsformen kann die dielektrische Datenspeicherschicht 116 eine Dicke von etwa 30 Ä bis etwa 100 Ä haben. Bei anderen Ausführungsformen kann die dielektrische Datenspeicherschicht 116 eine Dicke von etwa 25 Ä bis etwa 75 Ä haben. Bei einigen Ausführungsformen kann die obere Elektrode 118 eine Dicke von etwa 50 Ä bis etwa 200 Ä haben.
Bei einigen Ausführungsformen kann die untere Elektrode 112 eine Untere-Elektrode-Diffusionssperre 112a und ein Untere-Elektrode-Metall 112b aufweisen, das über der Untere-Elektrode-Diffusionssperre 112a angeordnet ist. Die Untere-Elektrode-Diffusionssperre 112a ist seitlich von der unteren Isolierschicht 208 umschlossen. Die Untere-Elektrode-Diffusionssperre 112a füllt eine Öffnung, die von Seitenwänden der unteren Isolierschicht 208 definiert wird. Bei einigen Ausführungsformen kann sich die Untere-Elektrode-Diffusionssperre 112a von einer Position in der Öffnung bis zu einer Position über der unteren Isolierschicht 208 erstrecken. Bei diesen Ausführungsformen kann die Untere-Elektrode-Diffusionssperre 112a eine erste Dicke zwischen den Seitenwänden der unteren Isolierschicht 208 und eine kleinere zweite Dicke über der unteren Isolierschicht 208 haben. Bei einigen Ausführungsformen kann die erste Dicke etwa 200 Ä bis etwa 400 Ä betragen. Bei einigen Ausführungsformen kann das Untere-Elektrode-Metall 112b eine Dicke von etwa 50 Ä bis etwa 300 Ä haben. Bei einigen Ausführungsformen weist die Untere-Elektrode-Diffusionssperre 112a eine gewölbte untere Seitenwand, die von der unteren Isolierschicht 208 umschlossen ist, und eine im Wesentlichen ebene obere Seitenwand über der unteren Isolierschicht 208 auf. Bei einigen Ausführungsformen kann die Untere-Elektrode-Diffusionssperre 112a eine im Wesentlichen ebene Oberseite haben.
Bei einigen Ausführungsformen kann das Untere-Elektrode-Metall 112b ein erstes leitfähiges Material aufweisen, und die Untere-Elektrode-Diffusionssperre 112a und die obere Elektrode 118 können ein oder mehrere leitfähige Materialien aufweisen, die von dem ersten leitfähigen Material verschieden sind. Bei einigen Ausführungsformen kann das Untere-Elektrode-Metall 112b zum Beispiel ein Edelmetall sein, wie etwa Platin, Ruthenium, Iridium, Gold oder dergleichen. Das Edelmetall verleiht dem RRAM-Bauelement 111 eine gute Beständigkeit und Datenspeicherung. Das liegt daran, dass das Edelmetall ein geringes Reaktionsvermögen mit Ionen (z. B. Sauerstoffionen) hat und somit dazu beitragen kann, das Eindringen von Sauerstoffionen in die untere Elektrode 112 während des RRAM-Durchlaufs zu verhindern. Die Untere-Elektrode-Diffusionssperre 112a und die obere Elektrode 118 können ein Metall, wie etwa Titan, Titannidrid, Tantal, Tantalnitrid, Wolfram, Wolframnitrid oder dergleichen, aufweisen. Bei einigen Ausführungsformen können die Untere-Elektrode-Diffusionssperre 112a und die obere Elektrode 118 das gleiche Material aufweisen.
Zwischen der unteren Elektrode 112 und einer dielektrischen Datenspeicherschicht 116 ist eine Diffusionssperrschicht 114 angeordnet. Die Diffusionssperrschicht 114 ist durch das Untere-Elektrode-Metall 112b vertikal von der Untere-Elektrode-Diffusionssperre 112a getrennt. Bei einigen Ausführungsformen kontaktiert die Diffusionssperrschicht 114 das Untere-Elektrode-Metall 112b entlang einer im Wesentlichen ebenen Grenzfläche. Die Diffusionssperrschicht 114 kann ein anderes Material als das Untere-Elektrode-Metall 112b aufweisen. Bei einigen Ausführungsformen kann die Diffusionssperrschicht 114 Tantalnitrid, Titannidrid, Titancarbonitrid, Wolframnitrid oder dergleichen aufweisen. Bei anderen Ausführungsformen kann die Diffusionssperrschicht 114 ein Edelmetalloxid (z. B. Rutheniumoxid, Iridiumoxid, Rhodiumoxid oder dergleichen) oder ein Edelmetallnitrid (z. B. Rutheniumnitrid, Iridiumnitrid oder dergleichen) aufweisen.
Die Diffusionssperrschicht 114 hat eine Dicke t₁ , die so groß ist, dass sie verhindert, dass Ätzhügel, die Metallatome (z. B. Edelmetallatome) der unteren Elektrode 112 aufweisen, entstehen und in die dielektrische Datenspeicherschicht 116 hinein reichen. Bei einigen Ausführungsformen beträgt die Dicke t₁ etwa 5 Ä bis etwa 30 Ä. Eine Dicke der Diffusionssperrschicht 114, die kleiner als 5 Ä ist, kann die Diffusion von Metallatomen aus dem Untere-Elektrode-Metall 112b nicht effektiv und zuverlässig verhindern, während eine Dicke der Diffusionssperrschicht 114, die größer als 30 Ä ist, die Leistung des RRAM-Bauelements 111 beeinträchtigen kann, da die Vorzüge der Verwendung eines Edelmetalls in der unteren Elektrode 112 abgeschwächt werden. Bei anderen Ausführungsformen kann die Dicke t₁ andere Werte haben.
Zwischen der dielektrischen Datenspeicherschicht 116 und der oberen Elektrode 118 ist eine Verkappungsschicht 210 angeordnet. Die Verkappungsschicht 210 ist so konfiguriert, dass sie Sauerstoff speichert, was resistive Änderungen in der dielektrischen Datenspeicherschicht 116 erleichtern kann. Bei verschiedenen Ausführungsformen kann die Verkappungsschicht 210 Hafnium, Titan, Tantal, Aluminium, Zirconium oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Verkappungsschicht 210 eine Dicke von etwa 70 Ä bis etwa 200 Ä haben. Bei einigen Ausführungsformen kann ein dielektrischer Abstandshalter 212 entlang Seitenwänden der Verkappungsschicht 210 und der oberen Elektrode 118 angeordnet werden. Bei einigen Ausführungsformen kann der dielektrische Abstandshalter 212 auch entlang einer Seitenwand der dielektrischen Datenspeicherschicht 116 angeordnet werden. Bei einigen Ausführungsformen kann der dielektrische Abstandshalter 212 auf einer horizontal verlaufenden Fläche der oberen Elektrode 118 und/oder der dielektrischen Datenspeicherschicht 116 angeordnet werden. Bei einigen Ausführungsformen kann der dielektrische Abstandshalter 212 ein Nitrid (z. B. Siliziumnitrid), ein Oxid (z. B. Siliziumoxid), ein Carbid (z. B. Siliziumcarbid) oder dergleichen aufweisen.
Bei einigen Ausführungsformen können Seitenwände der Diffusionssperrschicht 114 mit einem ersten Winkel α in Bezug zu einer Oberseite der unteren Isolierschicht 208 geneigt sein. Der erste Winkel α kann größer als 90° sein. Bei einigen Ausführungsformen können die Seitenwände der Diffusionssperrschicht 114 entlang einer Linie zu Seitenwänden der unteren Elektrode 112 und der dielektrischen Datenspeicherschicht 116 ausgerichtet sein. Bei einigen Ausführungsformen können die Seitenwände der Verkappungsschicht 210 mit einem zweiten Winkel β in Bezug zu einer Oberseite der dielektrischen Datenspeicherschicht 116 ausgerichtet sein. Der zweite Winkel β kann ebenfalls größer als 90° sein. Bei einigen Ausführungsformen ist der erste Winkel α von dem zweiten Winkel β verschieden (z. B. größer als dieser).
3A zeigt eine Schnittansicht einer weiteren Ausführungsform eines integrierten Chips 300 mit einem RRAM-Bauelement.
Der integrierte Chip 300 weist ein RRAM-Bauelement 301 auf, das über einem Substrat 102 angeordnet ist. Das RRAM-Bauelement 301 weist eine dielektrische Datenspeicherschicht 116 auf, die zwischen einer unteren Elektrode 112 und einer oberen Elektrode 118 angeordnet ist. Die untere Elektrode 112 weist eine Untere-Elektrode-Diffusionssperre 112a und ein Untere-Elektrode-Metall 112b über der Untere-Elektrode-Diffusionssperre 112a auf. Zwischen der dielektrischen Datenspeicherschicht 116 und der oberen Elektrode 118 kann eine Verkappungsschicht 210 angeordnet werden.
Die Untere-Elektrode-Diffusionssperre 112a, das Untere-Elektrode-Metall 112b, die dielektrische Datenspeicherschicht 116, die Verkappungsschicht 210 und die obere Elektrode 118 haben jeweils einen inneren Bereich 302, der seitlich von einem äußeren Bereich 304 umschlossen ist. Der innere Bereich 302 hat eine ausgesparte Oberseite, die seitlich zwischen und vertikal unter Oberseiten des äußeren Bereichs 304 angeordnet ist. Wie in einer Draufsicht 306 von 3B gezeigt ist, verläuft der äußere Bereich 304 der Untere-Elektrode-Diffusionssperre 112a entlang einem Außenumfang der Untere-Elektrode-Diffusionssperre 112a. Bei einigen Ausführungsformen kann der äußere Bereich 304 durchgehend in einem nahtlosen Ring um den inneren Bereich 302 verlaufen.
Bei einigen Ausführungsformen können die Untere-Elektrode-Diffusionssperre 112a, das Untere-Elektrode-Metall 112b, die Diffusionssperrschicht 114, die Verkappungsschicht 210 und die obere Elektrode 118 jeweils eine weitgehend gleiche Dicke zwischen äußeren Seitenwänden haben. Zum Beispiel kann die Untere-Elektrode-Diffusionssperre 112a eine weitgehend gleiche Dicke von etwa 30 Ä bis etwa 200 Ä haben. Bei einigen Ausführungsformen kann der innere Bereich 302 der dielektrischen Datenspeicherschicht 116 eine erste Dicke haben, und der äußere Bereich der dielektrischen Datenspeicherschicht 116 kann eine zweite Dicke haben, die kleiner als die erste Dicke ist.
4A zeigt eine Schnittansicht einer weiteren Ausführungsform eines integrierten Chips 400 mit einem RRAM-Bauelement.
Der integrierte Chip 400 weist ein Substrat 102 mit einem Logikbereich 402 und einem eingebetteten Speicherbereich 404 auf. Wie in einer Draufsicht 416 von 4B gezeigt ist, kann bei einigen Ausführungsformen der Logikbereich 402 den eingebetteten Speicherbereich 404 umschließen.
In 4A ist eine dielektrische Struktur 106 über dem Substrat 102 angeordnet. Die dielektrische Struktur 106 weist eine Mehrzahl von aufeinander gestapelten ILD-Schichten 202a bis 202d auf, die durch Ätzstoppschichten 406 getrennt sind. Bei einigen Ausführungsformen kann die Mehrzahl von aufeinander gestapelten ILD-Schichten 202a bis 202d eine Oxidschicht, eine dielektrische Low-k-Schicht und/oder eine dielektrische Ultralow-k-Schicht oder dergleichen umfassen. Bei einigen Ausführungsformen können die Ätzstoppschichten 406 ein Nitrid (z. B. Siliziumnitrid), ein Carbid (z. B. Siliziumcarbid) oder dergleichen aufweisen.
Der Logikbereich 402 weist ein Transistorbauelement 408 auf, das in dem Substrat 102 angeordnet ist. Das Transistorbauelement 408 weist einen Source-Bereich 408a, einen Drain-Bereich 408b, der durch einen Kanalbereich von dem Source-Bereich 408a getrennt ist, und eine Gatestruktur 408g über dem Kanalbereich auf. Bei einigen Ausführungsformen kann das Transistorbauelement 408 einen HKMG-Transistor (HKMG: High-k-Metall-Gate) umfassen. Bei diesen Ausführungsformen kann die Gatestruktur 408g eine Metall-Gate-Elektrode (z. B. aus Aluminium, Ruthenium, Palladium oder dergleichen) und ein Gatedielektrikum aufweisen, das ein High-k-Dielektrikum (z. B. Aluminiumoxid, Hafniumoxid oder dergleichen) ist. Bei anderen Ausführungsformen kann die Gatestruktur 408g eine Polysilizium-Gate-Elektrode und ein Gatedielektrikum umfassen, das ein Oxid (z. B. Siliziumdioxid) aufweist.
Der Source-Bereich 408a ist mit einer Mehrzahl von Verbindungsschichten verbunden, die von der dielektrischen Struktur 106 umschlossen sind. Die Mehrzahl von Verbindungsschichten umfasst leitfähige Kontakte 410, Verbindungsdrähte 412 und Verbindungsdurchkontaktierungen 414. Bei einigen Ausführungsformen kann die Mehrzahl von Verbindungsschichten Kupfer, Wolfram, Aluminium und/oder dergleichen aufweisen.
Der eingebettete Source-Bereich 408a weist einen Zugriffstransistor 104 auf, der in dem Substrat 102 angeordnet ist. Der Zugriffstransistor 104 ist mit einem RRAM-Bauelement 111 verbunden. Das RRAM-Bauelement 111 ist entlang einer horizontalen Ebene angeordnet, die eine der Verbindungsdurchkontaktierungen 414 in dem Logikbereich 402 kreuzt. Bei einigen Ausführungsformen können eine oder mehrere Isolationsstrukturen 405 in dem Substrat 102 auf gegenüberliegenden Seiten des Zugriffstransistors 104 angeordnet werden. Die Isolationsstrukturen 405 können ein oder mehrere dielektrische Materialien aufweisen, die in Gräben angeordnet sind, die von Innenflächen des Substrats 102 definiert werden. Bei einigen Ausführungsformen können die Isolationsstrukturen 405 STI-Strukturen (STI: flache Grabenisolation) umfassen. Bei diesen Ausführungsformen können die Isolationsstrukturen 405 die gleiche Isolationsstruktur umfassen, die in einer geschlossenen Schleife um einen Umfang des Zugriffstransistors 104 verläuft.
5 zeigt einige weitere Ausführungsformen eines integrierten Chips 500 mit einem RRAM-Bauelement.
Der integrierte Chip 500 weist eine 1T1R-RRAM-Zellenarchitektur (1T1R: 1 Transistor, 1 Widerstand) mit einem Zugriffstransistor 104 auf, der mit einem RRAM-Bauelement 111 verbunden ist. Der Zugriffstransistor 104 ist in einem Substrat 102 angeordnet. Bei einigen Ausführungsformen kann der Zugriffstransistor 104 ein MOSFET-Bauelement mit einer Gate-Elektrode 104d umfassen, die zwischen einem Source-Bereich 104a und einem Drain-Bereich 104b angeordnet ist und durch ein Gatedielektrikum 104c von dem Substrat 102 getrennt ist.
Über dem Substrat 102 ist eine dielektrische Struktur 106 angeordnet. Eine oder mehrere untere Verbindungsschichten 108 mit leitfähigen Kontakten 107, Verbindungsdurchkontaktierungen 109 und Verbindungsdrähten 110 sind von der dielektrischen Struktur 106 umschlossen. Die Verbindungsdrähte 110 umfassen eine Source-Leitung SL mit einem ersten Verbindungsdraht, der mit dem Source-Bereich 104a elektrisch verbunden ist. Bei einigen Ausführungsformen kann die Source-Leitung SL in einer zweiten Verbindungsdrahtschicht angeordnet werden, die über einen leitfähigen Kontakt, einen ersten Verbindungsdraht und eine erste Verbindungsdurchkontaktierung mit dem Source-Bereich 104a verbunden ist. Die Verbindungsdrähte 110 umfassen weiterhin eine Wortleitung WL mit einem zweiten Verbindungsdraht, der mit der Gate-Elektrode 104d elektrisch verbunden ist. Bei einigen Ausführungsformen kann die Wortleitung WL in der ersten Verbindungsdrahtschicht angeordnet werden, die mittels eines leitfähigen Kontakts mit der Gate-Elektrode 104d verbunden ist.
Über der dielektrischen Struktur 106 ist ein RRAM-Bauelement 111 angeordnet. Das RRAM-Bauelement 111 weist eine untere Elektrode 112 auf, die durch eine Diffusionssperrschicht 114, eine dielektrische Datenspeicherschicht 116 und eine Verkappungsschicht 210 von einer oberen Elektrode 118 getrennt ist. Die untere Elektrode 112 ist durch eine oder mehrere untere Verbindungsschichten 108 direkt mit dem Drain-Bereich 104b verbunden. Die obere Elektrode 118 ist durch eine obere Verbindungsstruktur 120 mit einer Bitleitung BL verbunden.
Bei einigen Ausführungsformen sind dielektrische Abstandshalter 212 entlang gegenüberliegenden Seiten der oberen Elektrode 118 angeordnet. Bei einigen Ausführungsformen können die dielektrischen Abstandshalter 212 ein horizontal verlaufendes Segment 212a aufweisen, das aus einer Seitenwand der dielektrischen Abstandshalter 212 herausragt. Bei verschiedenen Ausführungsformen können horizontal verlaufende Segmente aus gegenüberliegenden Seiten der dielektrischen Abstandshalter 212 herausragen, oder ein horizontal verlaufendes Segment kann aus nur einer Seite, aber nicht aus einer gegenüberliegenden Seite, der dielektrischen Abstandshalter 212 herausragen.
Bei dem integrierten Chip 500 sind die Wortleitung WL, die Source-Leitung SL, die Bitleitung BL und das RRAM-Bauelement 111 zwar so dargestellt, dass sie auf bestimmten Ebenen in einem BEOL-Stapel (BEOL: Back End of Line) angeordnet sind, aber es dürfte wohlverstanden sein, dass die Positionen dieser Elemente nicht auf die dargestellten Positionen beschränkt sind. Vielmehr können die Elemente an anderen Positionen in einem BEOL-Stapel angeordnet werden. Bei einigen alternativen Ausführungsformen kann zum Beispiel das RRAM-Bauelement 111 zwischen einem zweiten und einem dritten Verbindungsdraht angeordnet werden.
6 zeigt einige weitere Ausführungsformen eines integrierten Chips 600 mit einem RRAM-Bauelement.
Der integrierte Chip 600 weist eine 2T1R-RRAM-Zellenarchitektur (2T1R: 2 Transistoren, 1 Widerstand) mit einem ersten Zugriffstransistor 602 und einem zweiten Zugriffstransistor 604 auf, der mit einem RRAM-Bauelement 111 parallel geschaltet ist. Der erste Zugriffstransistor 602 und der zweite Zugriffstransistor 604 sind in einem Substrat 102 angeordnet. Bei einigen Ausführungsformen hat der erste Zugriffstransistor 602 eine erste Gate-Elektrode 602a, die zwischen einem ersten Source-Bereich 602b und einem gemeinsamen Drain-Bereich 603 angeordnet ist. Der erste Source-Bereich 602b ist mit einer Source-Leitung SL verbunden, und die erste Gate-Elektrode 602a ist mit einer Wortleitung WL verbunden. Der zweite Zugriffstransistor 604 hat eine zweite Gate-Elektrode 604a, die zwischen einem zweiten Source-Bereich 604b und dem gemeinsamen Drain-Bereich 603 angeordnet ist. Der zweite Source-Bereich 604b ist mit der Source-Leitung SL verbunden, und die zweite Gate-Elektrode 604a ist mit der Wortleitung WL verbunden.
Eine oder mehrere untere Verbindungsschichten 108 verbinden den gemeinsamen Drain-Bereich 603 mit dem RRAM-Bauelement 111, das in einer dielektrischen Struktur 106 über dem Substrat 102 angeordnet ist. Durch Verbinden des gemeinsamen Drain-Bereichs 603 mit dem RRAM-Bauelement 111 kann ein Ansteuerstrom, der für das RRAM-Bauelement 111 bereitgestellt wird, über RRAM-Zellen erhöht werden, die nur einen Zugriffstransistor verwenden (wie z. B. in 5 gezeigt ist).
Die 7 bis 17 zeigen Schnittansichten 700 bis 1700 einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem RRAM-Bauelement, das eine Diffusionssperrschicht aufweist, die zwischen einer unteren Elektrode und einer Datenspeicherschicht angeordnet ist. Die 7 bis 17 werden zwar für ein Verfahren beschrieben, aber es dürfte wohlverstanden sein, dass die in den 7 bis 17 offenbarten Strukturen nicht auf dieses Verfahren beschränkt sind, sondern vielmehr eigenständig als Strukturen unabhängig von dem Verfahren verwendet werden können.
Wie in einer Schnittansicht 700 von 7 gezeigt ist, wird ein Substrat 102 bereitgestellt. Bei verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterkörper (z. B. Silizium-/CMOS-Grundmaterial, SiGe, SOI usw.), wie etwa einen Halbleiterwafer oder einen oder mehrere Dies auf einem Wafer, sowie jede andere Art von Halbleiter- und/oder Epitaxialschichten aufweisen, die darauf hergestellt sind und/oder in anderer Weise damit assoziiert sind. Bei einigen Ausführungsformen können in dem Substrat 102 eine oder mehrere Isolationsstrukturen 405 (z. B. STI-Strukturen) hergestellt werden. Die eine oder die mehreren Isolationsstrukturen 405 können durch selektives Ätzen des Substrats 102 hergestellt werden, sodass ein Graben 702 entsteht, der von Seitenwänden des Substrats 102 definiert wird. Der Graben 702 wird anschließend mit einem oder mehreren leitfähigen Materialien gefüllt.
Über dem Substrat 102 wird ein Zugriffstransistor 104 hergestellt. Bei einigen Ausführungsformen kann der Zugriffstransistor 104 dadurch hergestellt werden, dass ein Gatedielektrikum über dem Substrat hergestellt wird und über dem Gatedielektrikum ein Gatematerial abgeschieden wird. Das Gatedielektrikum und das Gatematerial können mit Aufdampfprozessen (z. B. CVD, PECVD, PVD oder ALD) abgeschieden werden. Bei einigen Ausführungsformen kann das Gatematerial dotiertes Polysilizium umfassen. Bei einigen Ausführungsformen kann das Gatematerial ein Opfergatematerial sein, das später durch ein metallisches Gatematerial, wie etwa Aluminium, Cobalt, Ruthenium oder dergleichen, ersetzt wird.
Das Gatedielektrikum und das Gatematerial werden strukturiert, um eine Gatestruktur mit einem Gatedielektrikum 104c und einer Gate-Elektrode 104d über dem Gatedielektrikum 104c zu definieren. Bei einigen Ausführungsformen können das Gatedielektrikum und das Gatematerial entsprechend einer über dem Gatematerial hergestellten Maskierungsschicht (nicht dargestellt) selektiv strukturiert werden. Bei einigen Ausführungsformen kann die Maskierungsschicht ein lichtempfindliches Material (z. B. Fotoresist) aufweisen, das durch Schleuderbeschichtung abgeschieden wird. Bei diesen Ausführungsformen wird das lichtempfindliche Material entsprechend einer Fotomaske selektiv mit elektromagnetischer Strahlung belichtet. Durch die elektromagnetische Strahlung wird eine Löslichkeit von belichteten Bereichen in dem lichtempfindlichen Material modifiziert, um lösliche Bereiche zu definieren. Anschließend wird das lichtempfindliche Material entwickelt, um durch Entfernen der löslichen Bereiche Öffnungen in dem lichtempfindlichen Material zu definieren. Bei anderen Ausführungsformen kann die Maskierungsschicht eine Hartmaskenschicht (z. B. eine Siliziumnitridschicht, eine Siliziumcarbidschicht oder dergleichen) umfassen.
Wie in einer Schnittansicht 800 von 8 gezeigt ist, werden eine oder mehrere untere Verbindungsschichten 108 in einer oder mehreren aufeinander gestapelten unteren ILD-Schichten 202a bis 202c (die z. B. ein Oxid, ein Low-k-Dielektrikum oder ein Ultra-low-k-Dielektrikum aufweisen) über dem Substrat 102 hergestellt. Bei einigen Ausführungsformen können die eine oder die mehreren unteren Verbindungsschichten 108 jeweils durch selektives Ätzen einer der einen oder der mehreren aufeinander gestapelten unteren ILD-Schichten 202a bis 202c so hergestellt werden, dass eine Öffnung in der ILD-Schicht definiert wird. Dann wird ein leitfähiges Material (z. B. Kupfer, Aluminium oder dergleichen) so abgeschieden, dass es die Öffnung füllt, und ein Planarisierungsprozess (z. B. eine chemisch-mechanische Planarisierung) wird durchgeführt, um überschüssiges leitfähiges Material über der ILD-Schicht zu entfernen.
Wie in einer Schnittansicht 900 von 9 gezeigt ist, wird eine untere Isolierschicht 208 auf der einen oder den mehreren unteren Verbindungsschichten 108 und der einen oder den mehreren unteren ILD-Schichten 202a bis 202c hergestellt. Bei einigen Ausführungsformen kann die untere Isolierschicht 208 Siliziumnitrid (SiN) oder Siliziumcarbid (SiC) aufweisen oder eine ähnliche zusammengesetzte dielektrische Schicht sein. Bei einigen Ausführungsformen kann die untere Isolierschicht 208 mit einem Abscheidungsverfahren, wie etwa physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), PECVD, Atomlagenabscheidung (ALD), Sputtern oder dergleichen, mit einer Dicke von etwa 50 Ä bis etwa 250 Ä abgeschieden werden. Nach ihrer Abscheidung wird die untere Isolierschicht 208 selektiv mit einem ersten Ätzmittel 902 (z. B. einem Trockenätzmittel oder einem Nassätzmittel) behandelt, sodass Seitenwände entstehen, die eine Öffnung 904 in der unteren Isolierschicht 208 definieren. Die Öffnung 904 erstreckt sich durch die untere Isolierschicht 208 bis zu einer der einen oder der mehreren unteren Verbindungsschichten 108. Bei einigen Ausführungsformen kann die untere Isolierschicht 208 selektiv mit dem ersten Ätzmittel 902 entsprechend einer Maskierungsschicht (nicht dargestellt) behandelt werden, die über der unteren Isolierschicht 208 hergestellt ist.
Wie in einer Schnittansicht 1000 von 10 gezeigt ist, wird eine untere Elektrodenstruktur 1002 über der einen oder den mehreren unteren Verbindungsschichten 108 und der unteren Isolierschicht 208 hergestellt. Die untere Elektrodenstruktur 1002 verläuft von einer Position in der Öffnung 904 bis zu einer Position über der unteren Isolierschicht 208. Bei einigen Ausführungsformen wird die untere Elektrodenstruktur 1002 dadurch hergestellt, dass getrennte Abscheidungen durchgeführt werden, um eine Untere-Elektrode-Sperrschicht 1002a und anschließend eine Untere-Elektrode-Metallschicht 1002b über der Untere-Elektrode-Sperrschicht 1002a herzustellen. Bei einigen Ausführungsformen können die getrennten Abscheidungen in situ durchgeführt werden (z. B. ohne ein Vakuum in einer Bearbeitungskammer, in der die Abscheidungen durchgeführt werden, aufzuheben). Bei einigen Ausführungsformen kann die Untere-Elektrode-Sperrschicht 1002a Tantalnitrid (TaN), Titannidrid (TiN), Wolfram (W), Wolframnitrid (WN) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Untere-Elektrode-Metallschicht 1002b ein Edelmetall, wie etwa Platin (Pt), Ruthenium (Ru), Iridium (Ir), Gold (Au) oder dergleichen, aufweisen.
Wie in einer Schnittansicht 1100 von 11 gezeigt ist, wird eine Diffusionssperrschicht 1102 auf der unteren Elektrodenstruktur 1002 hergestellt. Die Diffusionssperrschicht 1102 wird mit einer Dicke von etwa 5 Ä bis etwa 30 Ä hergestellt. bei einigen Ausführungsformen kann die Diffusionssperrschicht 1102 Tantalnitrid (TaN), Titannidrid (TiN), Titancarbonitrid (TiCN), Wolframnitrid (WN) oder dergleichen aufweisen. Bei einigen weiteren Ausführungsformen kann die Diffusionssperrschicht 1102 ein Edelmetalloxid (z. B. Rutheniumoxid, Iridiumoxid, Platinoxid, Palladiumoxid oder dergleichen) oder ein Edelmetallnitrid (z. B. Rutheniumnitrid, Iridiumnitrid oder dergleichen) aufweisen.
Bei einigen Ausführungsformen kann die Diffusionssperrschicht 1102 mit einem Abscheidungsverfahren (z. B. PVD, CVD, PECVD, ALD, Sputtern oder dergleichen) abgeschieden werden. Bei anderen Ausführungsformen kann die Diffusionssperrschicht 1102 dadurch hergestellt werden, dass ein Edelmetall auf der unteren Elektrode 112 mit einem Sauerstoffgas (z. B. O₃) bei einer erhöhten Temperatur (z. B. einer Temperatur von mehr als oder gleich etwa 150 °C) behandelt wird, damit ein Edelmetalloxid entsteht. Bei noch weiteren Ausführungsformen kann die Diffusionssperrschicht 1102 dadurch hergestellt werden, dass ein Edelmetall auf der unteren Elektrode 112 mit einem Plasma auf Stickstoffbasis (z. B. einem N₂O-Plasma) behandelt wird, damit ein Edelmetallnitrid entsteht.
Bei einigen Ausführungsformen kann die Diffusionssperrschicht 1102 in situ mit der Untere-Elektrode-Metallschicht 1002b hergestellt werden (d. h., ohne das Vakuum aufzuheben). Bei diesen Ausführungsformen wird die Diffusionssperrschicht 1102 in direktem Kontakt mit der Untere-Elektrode-Metallschicht 1002b hergestellt. Bei anderen Ausführungsformen kann die Diffusionssperrschicht 1102 ex situ mit der Untere-Elektrode-Metallschicht 1002b hergestellt werden. Bei diesen Ausführungsformen kann eine Oxidschicht (die z. B. eine Dicke von etwa 5 Ä oder weniger hat) auf einer Oberseite der Untere-Elektrode-Metallschicht 1002b hergestellt werden. Bei diesen Ausführungsformen kann die Diffusionssperrschicht 1102 durch die Oxidschicht von der Untere-Elektrode-Metallschicht 1002b getrennt werden. Bei anderen Ausführungsformen kann vor der Abscheidung der Diffusionssperrschicht 1102 ein Tauchbad mit Fluorwasserstoffsäure zum Entfernen der Oxidschicht verwendet werden.
Wie in einer Schnittansicht 1200 von 12 gezeigt ist, wird eine dielektrische Datenspeicherschicht 1202 über der Diffusionssperrschicht 1102 hergestellt, über der dielektrischen Datenspeicherschicht 1202 wird eine Verkappungsschicht 1204 hergestellt, und über der Verkappungsschicht 1204 wird eine obere Elektrodenstruktur 1206 hergestellt. Bei einigen Ausführungsformen kann die dielektrische Datenspeicherschicht 1202 ein dielektrisches High-k-Material mit einem veränderlichen Widerstand aufweisen. Zum Beispiel kann bei einigen Ausführungsformen die dielektrische Datenspeicherschicht 1202 Hafniumoxid (HfOx), Zirconiumoxid (ZrOx), Aluminiumoxid (AlOx), Nickeloxid (NiOx), Tantaloxid (TaOx), Titanoxid (TiOx) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Verkappungsschicht 1204 ein Metall, z. B. Titan (Ti), Hafnium (Hf), Platin (Pt), Aluminium (Al) oder dergleichen, oder ein Metalloxid, wie etwa Titanoxid (TiO_x), Hafniumoxid (HfO_x), Zirconiumoxid (ZrO_x), Germaniumoxid (GeO_x), Caesiumoxid (CeO_x) oder dergleichen, aufweisen. Bei einigen Ausführungsformen kann die obere Elektrodenstruktur 1206 ein Metall, wie etwa Titan (Ti), Tantal (Ta) oder dergleichen, aufweisen.
Wie in einer Schnittansicht 1300 von 13 gezeigt ist, wird ein erster RRAM-Strukturierungsprozess durchgeführt. In dem ersten RRAM-Strukturierungsprozess wird die obere Elektrodenstruktur 1206 von 12 selektiv so strukturiert, dass eine obere Elektrode 118 definiert wird. In dem ersten RRAM-Strukturierungsprozess kann auch die Verkappungsschicht 1204 von 12 selektiv so strukturiert werden, dass eine Verkappungsschicht 210 definiert wird. Bei einigen Ausführungsformen umfasst der erste Strukturierungsprozess das Herstellen einer Hartmaskenschicht 1304 über der oberen Elektrodenstruktur 1206 von 12. Dann wird die obere Elektrodenstruktur mit einem zweiten Ätzmittel 1302 (z. B. einem Trockenätzmittel) entsprechend der Hartmaskenschicht 1304 behandelt, um unmaskierte Teile der Verkappungsschicht 1204 von 12 und der oberen Elektrodenstruktur 1206 von 12 zu entfernen. Bei verschiedenen Ausführungsformen kann die Hartmaskenschicht 1304 Siliziumoxid (Si02), Siliziumoxidnitrid (SiON), Siliziumnitrid (SiN), Siliziumcarbid (SiC) oder dergleichen aufweisen.
Bei einigen Ausführungsformen kann mit dem ersten RRAM-Strukturierungsprozess eine Dicke von äußeren Bereichen der dielektrischen Datenspeicherschicht 1202 reduziert werden, sodass die dielektrische Datenspeicherschicht 1202 einen mittleren Bereich mit einer ersten Dicke und äußere Bereiche mit einer zweiten Dicke aufweist, die kleiner als die erste Dicke ist. Bei einigen weiteren Ausführungsformen (nicht dargestellt) kann mit dem ersten Strukturierungsprozess die dielektrische Datenspeicherschicht 1202 in die Diffusionssperrschicht 1102 hinein durchgeätzt werden. Bei diesen Ausführungsformen kann die Diffusionssperrschicht 1102 einen mittleren Bereich mit einer Dicke haben, die größer als die der äußeren Bereiche ist. Bei einigen dieser Ausführungsformen können auf Grund von unterschiedlichen Ätzselektivitäten der Diffusionssperrschicht 1102 und der dielektrischen Datenspeicherschicht 1202 äußere Seitenwände der dielektrischen Datenspeicherschicht 1202 seitlich um einen von Null verschiedenen Abstand von einer äußeren Seitenwand versetzt sein, die den mittleren Bereich der Diffusionssperrschicht 1102 definiert. Bei einigen Ausführungsformen kann die Hartmaskenschicht 1304 nach Beendigung des ersten RRAM-Strukturierungsprozesses entfernt werden.
Wie in einer Schnittansicht 1400 von 14 gezeigt ist, können bei einigen Ausführungsformen dielektrische Abstandshalter 212 auf gegenüberliegenden Seiten der oberen Elektrode 118 und der Verkappungsschicht 210 hergestellt werden. Die dielektrischen Abstandshalter 212 können außerdem über einer Oberseite der oberen Elektrode 118 verlaufen. Bei verschiedenen Ausführungsformen können die dielektrischen Abstandshalter 212 Siliziumnitrid, Siliziumdioxid (Si02), Siliziumoxidnitrid (SiON) oder dergleichen aufweisen. Bei einigen Ausführungsformen können die dielektrischen Abstandshalter 212 äußere Seitenwände haben, die mit einem Winkel Ω in Bezug zu einer Seitenwand der Diffusionssperrschicht 114 ausgerichtet sind. Bei einigen Ausführungsformen kann der Winkel Ω 90° bis 180° betragen.
Die dielektrischen Abstandshalter 212 können durch Abscheiden einer Abstandshalterschicht auf der dielektrischen Datenspeicherschicht 1202 von 13, der Verkappungsschicht 210, der oberen Elektrode 118 und der Hartmaskenschicht 1304 hergestellt werden. Bei einigen Ausführungsformen kann die Abstandshalterschicht mit einem Abscheidungsverfahren wie PVD, CVD, PECVD, ALD, Sputtern oder dergleichen mit einer Dicke von etwa 100 Ä bis etwa 500 Ä hergestellt werden. Anschließend wird die Abstandshalterschicht (z. B. mit einem lithografischen Prozess) so strukturiert, dass die dielektrischen Abstandshalter 212 entlang gegenüberliegenden Seiten der oberen Elektrode 118 und über der oberen Elektrode 118 definiert werden. Bei einigen Ausführungsformen, bei denen mit dem zweiten Ätzmittel 1302 von 13 die dielektrische Datenspeicherschicht 116 durchätzt wird, können die dielektrischen Abstandshalter 212 Seitenwände der Diffusionssperrschicht 114 kontaktieren.
Bei einigen Ausführungsformen kann der gesonderte Strukturierungsprozess, der zum Definieren der dielektrischen Abstandshalter 212 verwendet wird, dazu führen, dass die dielektrischen Abstandshalter 212 ein horizontal verlaufendes Segment 212a haben, das aus einer Seitenwand der dielektrischen Abstandshalter 212 herausragt. Bei einigen Ausführungsformen können horizontal verlaufende Segmente aus gegenüberliegenden Seiten der dielektrischen Abstandshalter 212 herausragen, während bei anderen Ausführungsformen (nicht dargestellt) ein horizontal verlaufendes Segment aus nur einer Seite, aber nicht aus einer gegenüberliegenden Seite, der dielektrischen Abstandshalter 212 herausragen kann.
Nach der Herstellung der dielektrischen Abstandshalter 212 wird ein zweiter RRAM-Strukturierungsprozess durchgeführt. Bei dem zweiten RRAM-Strukturierungsprozess wird ein RRAM-Bauelement 111 dadurch definiert, dass die dielektrische Datenspeicherschicht 1202 von 13, die Diffusionssperrschicht 1102 von 13 und die untere Elektrodenstruktur 1002 von 13 selektiv so entfernt werden, dass eine dielektrische Datenspeicherschicht 116, eine Diffusionssperrschicht 114 und eine untere Elektrode 112 definiert werden. Bei einigen Ausführungsformen werden bei dem zweiten RRAM-Strukturierungsprozess die dielektrische Datenspeicherschicht 1202 von 13, die Diffusionssperrschicht 1102 von 13 und die untere Elektrodenstruktur 1002 von 13 selektiv mit einem dritten Ätzmittel 1402 entsprechend einer Maske behandelt, die die dielektrischen Abstandshalter 212 aufweist.
Wie in einer Schnittansicht 1500 von 15 gezeigt ist, kann eine obere Isolierschicht 1502 über dem RRAM-Bauelement 111 hergestellt werden. Bei verschiedenen Ausführungsformen kann die obere Isolierschicht 1502 Siliziumnitrid, Siliziumdioxid (Si02), Siliziumoxidnitrid (SiON) oder dergleichen aufweisen. Anschließend wird eine obere ILD-Schicht 202d (ILD: Zwischenebenen-Dielektrikum) über der oberen Isolierschicht 1502 hergestellt. Die obere Isolierschicht 1502 hat einer erste Seite, die zu dem Substrat 102 zeigt, und eine zweite Seite, die zu der oberen ILD-Schicht 202d zeigt.
Wie in einer Schnittansicht 1600 von 16 gezeigt ist, wird die obere Isolierschicht 1502 selektiv so strukturiert, dass eine Öffnung 1602 entsteht. Die Öffnung 1602 wird von Seitenwänden der oberen ILD-Schicht 202d, der oberen Isolierschicht 1502 und der Hartmaskenschicht 1304 definiert. Die Öffnung 1602 verläuft vertikal von einer Oberseite der oberen ILD-Schicht 202d bis zu der oberen Elektrode 118 des RRAM-Bauelements 111.
Wie in einer Schnittansicht 1700 von 17 gezeigt ist, wird eine obere Verbindungsstruktur 120 in der Öffnung 1602 in der oberen ILD-Schicht 202d hergestellt. Bei einigen Ausführungsformen kann die obere Verbindungsstruktur 120 einen oberen Verbindungsdraht oder eine obere Verbindungsdurchkontaktierung aufweisen. Bei einigen Ausführungsformen kann die obere Verbindungsstruktur 120 dadurch hergestellt werden, dass die Öffnung 1602 mit einem leitfähigen Material (z. B. Kupfer und/oder Aluminium) gefüllt wird und anschließend ein Planarisierungsprozess (z. B. eine chemisch-mechanische Planarisierung) durchgeführt wird, um überschüssiges leitfähiges Material von der oberen ILD-Schicht 202d zu entfernen.
18 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1800 zum Herstellen eines integrierten Chips mit einem RRAM-Bauelement.
Das Verfahren 1800 wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen stattfinden. Darüber hinaus brauchen nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und ein oder mehrere der hier beschriebenen Schritte können in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
In einem Schritt 1802 wird ein Zugriffstransistor in einem Substrat hergestellt. 7 zeigt eine Schnittansicht 700 einiger Ausführungsformen, die dem Schritt 1802 entspricht.
In einem Schritt 1804 werden eine oder mehrere untere Verbindungsschichten in einer oder mehreren aufeinander gestapelten ILD-Schichten über dem Substrat hergestellt. 8 zeigt eine Schnittansicht 800 einiger Ausführungsformen, die dem Schritt 1804 entspricht.
In einem Schritt 1806 wird eine untere Isolierschicht über der einen oder den mehreren unteren Verbindungsschichten und der einen oder den mehreren aufeinander gestapelten ILD-Schichten hergestellt. Die untere Isolierschicht weist eine Öffnung auf, die sich durch die untere Isolierschicht bis zu der einen oder den mehreren unteren Verbindungsschichten erstreckt. 9 zeigt eine Schnittansicht 900 einiger Ausführungsformen, die dem Schritt 1806 entspricht.
In einem Schritt 1808 wird eine untere Elektrodenstruktur über der unteren Isolierschicht und der einen oder den mehreren unteren Verbindungsschichten hergestellt. 10 zeigt eine Schnittansicht 1000 einiger Ausführungsformen, die dem Schritt 1808 entspricht. Bei einigen Ausführungsformen kann die untere Elektrodenstruktur entsprechend den Schritten 1810 und 1812 hergestellt werden. In dem Schritt 1810 wird eine Untere-Elektrode-Diffusionssperrschicht über der Mehrzahl von unteren Verbindungsschichten und der unteren Isolierschicht hergestellt. In dem Schritt 1812 wird anschließend eine Untere-Elektrode-Metallschicht über der Untere-Elektrode-Diffusionssperrschicht hergestellt.
In einem Schritt 1814 wird eine Diffusionssperrschicht über der unteren Elektrodenstruktur hergestellt. 11 zeigt eine Schnittansicht 1100 einiger Ausführungsformen, die dem Schritt 1814 entspricht.
In einem Schritt 1816 wird eine dielektrische Datenspeicherschicht über der Diffusionssperrschicht hergestellt. 12 zeigt eine Schnittansicht 1200 einiger Ausführungsformen, die dem Schritt 1816 entspricht.
In einem Schritt 1818 wird bei einigen Ausführungsformen eine Verkappungsschicht über der dielektrischen Datenspeicherschicht hergestellt. 12 zeigt eine Schnittansicht 1200 einiger Ausführungsformen, die dem Schritt 1818 entspricht.
In einem Schritt 1820 wird eine obere Elektrodenstruktur über der Verkappungsschicht hergestellt. 12 zeigt eine Schnittansicht 1200 einiger Ausführungsformen, die dem Schritt 1820 entspricht.
In einem Schritt 1822 wird die obere Elektrodenstruktur selektiv strukturiert, um eine obere Elektrode zu definieren. 13 zeigt eine Schnittansicht 1300 einiger Ausführungsformen, die dem Schritt 1822 entspricht.
In einem Schritt 1824 werden dielektrische Abstandshalter auf gegenüberliegenden Seiten der oberen Elektrode hergestellt. 14 zeigt eine Schnittansicht 1400 einiger Ausführungsformen, die dem Schritt 1824 entspricht.
In einem Schritt 1826 werden die dielektrische Datenspeicherschicht, die Diffusionssperrschicht und die untere Elektrodenstruktur selektiv strukturiert, um eine dielektrische Datenspeicherschicht, eine Diffusionssperrschicht und eine untere Elektrode zu definieren. 14 zeigt eine Schnittansicht 1400 einiger Ausführungsformen, die dem Schritt 1826 entspricht.
In einem Schritt 1828 wird eine obere ILD-Schicht (ILD: Zwischenebenen-Dielektrikum) über der oberen Elektrode abgeschieden. 15 zeigt eine Schnittansicht 1500 einiger Ausführungsformen, die dem Schritt 1828 entspricht.
In einem Schritt 1830 wird eine obere Verbindungsstruktur auf der oberen Elektrode hergestellt. Die 16 und 17 zeigen Schnittansichten 1600 und 1700 einiger Ausführungsformen, die dem Schritt 1830 entsprechen.
Die offenbarten Figuren und die offenbarte Beschreibung beziehen sich zwar auf RRAM-Bauelemente (RRAM: resistiver Direktzugriffsspeicher), aber es dürfte wohlverstanden sein, dass die offenbarte Diffusionssperrschicht nicht auf diese Speicher-Bauelemente beschränkt ist. Vielmehr kann bei einigen alternativen Ausführungsformen die offenbarte Diffusionssperrschicht auch für andere Arten von Speicher-Bauelementen (z. B. programmierbare Metallisierungszellen-Speicher-Bauelemente, Phasenänderungs-Speicher-Bauelemente oder dergleichen) verwendet werden.
Somit betrifft bei einigen Ausführungsformen die vorliegende Erfindung einen integrierten Chip mit einer RRAM-Zelle, die eine Diffusionssperrschicht aufweist, die zwischen einer unteren Elektrode und einer dielektrischen Datenspeicherschicht angeordnet ist. Die Diffusionssperrschicht ist so konfiguriert, dass sie eine Diffusion von Metallatomen (z. B. Edelmetallatomen) von der unteren Elektrode in die dielektrische Datenspeicherschicht verhindert, sodass die dielektrische Datenspeicherschicht eine im Wesentlichen einheitliche Dicke haben kann, die die Zuverlässigkeit des RRAM-Bauelements erhöht.
Bei einigen Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: eine untere Elektrode, die über einer oder mehreren Verbindungsschichten angeordnet ist; eine Diffusionssperrschicht, die über der unteren Elektrode angeordnet ist; eine Datenspeicherschicht, die durch die Diffusionssperrschicht von der unteren Elektrode getrennt ist; und eine obere Elektrode, die über der Datenspeicherschicht angeordnet ist. Bei einigen Ausführungsformen weist die Diffusionssperrschicht eine Unterseite, die die untere Elektrode direkt kontaktiert, und eine Oberseite auf, die die Datenspeicherschicht direkt kontaktiert. Bei einigen Ausführungsformen weist die Diffusionssperrschicht Tantalnitrid, Titannidrid, Titancarbonitrid oder Wolframnitrid auf. Bei einigen Ausführungsformen weist die Diffusionssperrschicht ein Edelmetalloxid oder ein Edelmetallnitrid auf. Bei einigen Ausführungsformen weist die untere Elektrode eine Untere-Elektrode-Diffusionssperre und ein Untere-Elektrode-Metall auf, wobei das Untere-Elektrode-Metall direkt zwischen der Diffusionssperrschicht und der Untere-Elektrode-Diffusionssperre angeordnet ist. Bei einigen Ausführungsformen umfasst das Untere-Elektrode-Metall ein Edelmetall. Bei einigen Ausführungsformen weisen die obere Elektrode und die Untere-Elektrode-Diffusionssperre das gleiche Material auf. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin eine Isolierschicht auf, die über einer oder mehreren aufeinander gestapelten ILD-Schichten (ILD: Zwischenebenen-Dielektrikum), die sich über dem Substrat befinden, angeordnet sind, wobei die Untere-Elektrode-Diffusionssperre eine gewölbte untere Seitenwand, die von der Isolierschicht umschlossen ist, und eine im Wesentlichen ebene obere Seitenwand über der Isolierschicht aufweist. Bei einigen Ausführungsformen hat die Diffusionssperrschicht eine Dicke von etwa 5 Ä bis etwa 30 Ä. Bei einigen Ausführungsformen hat die Diffusionssperrschicht eine maximale Breite, die größer als eine Breite einer Oberseite der Datenspeicherschicht ist.
Bei anderen Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: eine oder mehrere Verbindungsschichten, die in einer oder mehreren aufeinander gestapelten ILD-Schichten (ILD: Zwischenebenen-Dielektrikum) über einem Substrat angeordnet sind; eine Untere-Elektrode-Diffusionssperre, die seitlich von einer Isolierschicht umschlossen ist, die über der einen oder den mehreren aufeinander gestapelten ILD-Schichten angeordnet ist; ein Untere-Elektrode-Metall mit einer Unterseite, die die Untere-Elektrode-Diffusionssperre kontaktiert, wobei das Untere-Elektrode-Metall ein Edelmetall umfasst; eine Diffusionssperrschicht, die eine Oberseite des Untere-Elektrode-Metalls kontaktiert; eine dielektrische Datenspeicherschicht, die die Diffusionssperrschicht kontaktiert; und eine obere Elektrode, die durch die dielektrische Datenspeicherschicht und die Diffusionssperrschicht von dem Untere-Elektrode-Metall getrennt ist. Bei einigen Ausführungsformen weisen die obere Elektrode und die Untere-Elektrode-Diffusionssperre ein erstes Material auf, das von einem zweiten Material des Untere-Elektrode-Metalls verschieden ist. Bei einigen Ausführungsformen weisen die obere Elektrode und die Untere-Elektrode-Diffusionssperre Titannidrid, Tantalnitrid, Wolfram oder Wolframnitrid auf. Bei einigen Ausführungsformen hat die Diffusionssperrschicht einen inneren Bereich, der von einem äußeren Bereich umschlossen ist, wobei der innere Bereich eine ausgesparte Oberseite hat, die seitlich zwischen und vertikal unter Oberseiten des äußeren Bereichs angeordnet ist. Bei einigen Ausführungsformen hat die Diffusionssperrschicht eine im Wesentlichen gleiche Dicke zwischen äußeren Seitenwänden. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin dielektrische Abstandshalter auf, die entlang Seitenwänden der oberen Elektrode angeordnet sind, wobei die dielektrischen Abstandshalter ein horizontales Segment aufweisen, das aus einer Seitenwand der dielektrischen Abstandshalter herausragt.
Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines integrierten Chips. Das Verfahren weist die folgenden Schritte auf: Herstellen einer unteren Elektrodenstruktur über einer oder mehreren Verbindungsschichten, wobei die eine oder die mehreren Verbindungsschichten in einer oder mehreren aufeinander gestapelten ILD-Schichten (ILD: Zwischenebenen-Dielektrikum) über einem Substrat angeordnet sind; Herstellen einer Diffusionssperrschicht über der unteren Elektrodenstruktur; Herstellen einer dielektrischen Datenspeicherschicht auf der Diffusionssperrschicht; Herstellen einer oberen Elektrodenstruktur über der dielektrischen Datenspeicherschicht; und Strukturieren der oberen Elektrodenstruktur, der dielektrischen Datenspeicherschicht, der Diffusionssperrschicht und der unteren Elektrodenstruktur, um eine Speichervorrichtung zu definieren. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen der Diffusionssperrschicht mit einer Dicke, die verhindert, dass Ätzhügel, die Edelmetallatome aus der unteren Elektrodenstruktur aufweisen, entstehen und in die dielektrische Datenspeicherschicht hinein reichen. Bei einigen Ausführungsformen umfasst das Herstellen der unteren Elektrodenstruktur das Herstellen einer Untere-Elektrode-Diffusionssperrschicht über der einen oder den mehreren Verbindungsschichten; und das Herstellen einer Untere-Elektrode-Metallschicht in Kontakt mit einer Oberseite der Untere-Elektrode-Diffusionssperrschicht. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen der Diffusionssperrschicht in Kontakt mit einer Oberseite der Untere-Elektrode-Metallschicht; und das Herstellen der dielektrischen Datenspeicherschicht in Kontakt mit einer Oberseite der Diffusionssperrschicht.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Integrierter Chip mit: einer unteren Elektrode, die über einer oder mehreren Verbindungsschichten angeordnet ist; einer Diffusionssperrschicht, die über der unteren Elektrode angeordnet ist; einer Datenspeicherschicht, die durch die Diffusionssperrschicht von der unteren Elektrode getrennt ist; und einer oberen Elektrode, die über der Datenspeicherschicht angeordnet ist.
Integrierter Chip nach Anspruch 1, wobei die Diffusionssperrschicht eine Unterseite, die die untere Elektrode direkt kontaktiert, und eine Oberseite aufweist, die die Datenspeicherschicht direkt kontaktiert.
Integrierter Chip nach Anspruch 1 oder 2, wobei die Diffusionssperrschicht Tantalnitrid, Titannidrid, Titancarbonitrid oder Wolframnitrid aufweist.
Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Diffusionssperrschicht ein Edelmetalloxid oder ein Edelmetallnitrid aufweist.
Integrierter Chip nach Anspruch 1, wobei die untere Elektrode eine Untere-Elektrode-Diffusionssperre und ein Untere-Elektrode-Metall aufweist, und das Untere-Elektrode-Metall direkt zwischen der Diffusionssperrschicht und der Untere-Elektrode-Diffusionssperre angeordnet ist.
Integrierter Chip nach Anspruch 5 oder 6, wobei das Untere-Elektrode-Metall ein Edelmetall umfasst.
Integrierter Chip nach Anspruch 5, wobei die obere Elektrode und die Untere-Elektrode-Diffusionssperre das gleiche Material aufweisen.
Integrierter Chip nach einem der Ansprüche 5 bis 7, der weiterhin eine Isolierschicht aufweist, die über einer oder mehreren aufeinander gestapelten ILD-Schichten (ILD: Zwischenebenen-Dielektrikum), die sich über dem Substrat befinden, angeordnet ist, wobei die Untere-Elektrode-Diffusionssperre eine gewölbte untere Seitenwand, die von der Isolierschicht umschlossen ist, und eine im Wesentlichen ebene obere Seitenwand über der Isolierschicht aufweist.
Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Diffusionssperrschicht eine Dicke von etwa 5 Ä bis etwa 30 Ä hat.
Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die Diffusionssperrschicht eine maximale Breite hat, die größer als eine Breite einer Oberseite der Datenspeicherschicht ist.
Integrierter Chip mit: einer oder mehreren Verbindungsschichten, die in einer oder mehreren aufeinander gestapelten ILD-Schichten (ILD: Zwischenebenen-Dielektrikum) über einem Substrat angeordnet sind; einer Untere-Elektrode-Diffusionssperre, die seitlich von einer Isolierschicht umschlossen ist, die über der einen oder den mehreren aufeinander gestapelten ILD-Schichten angeordnet ist; einem Untere-Elektrode-Metall mit einer Unterseite, die die Untere-Elektrode-Diffusionssperre kontaktiert, wobei das Untere-Elektrode-Metall ein Edelmetall umfasst; einer Diffusionssperrschicht, die eine Oberseite des Untere-Elektrode-Metalls kontaktiert; einer dielektrischen Datenspeicherschicht, die die Diffusionssperrschicht kontaktiert; und einer oberen Elektrode, die durch die dielektrische Datenspeicherschicht und die Diffusionssperrschicht von dem Untere-Elektrode-Metall getrennt ist.
Integrierter Chip nach Anspruch 11, wobei die obere Elektrode und die Untere-Elektrode-Diffusionssperre ein erstes Material aufweisen, das von einem zweiten Material des Untere-Elektrode-Metalls verschieden ist.
Integrierter Chip nach Anspruch 11 oder 12, wobei die obere Elektrode und die Untere-Elektrode-Diffusionssperre Titannidrid, Tantalnitrid, Wolfram oder Wolframnitrid aufweisen.
Integrierter Chip nach einem der Ansprüche 11 bis 13, wobei die Diffusionssperrschicht einen inneren Bereich, der von einem äußeren Bereich umschlossen ist, aufweist, wobei der innere Bereich eine ausgesparte Oberseite aufweist, die seitlich zwischen und vertikal unter Oberseiten des äußeren Bereichs angeordnet ist.
Integrierter Chip nach einem der Ansprüche 11 bis 14, wobei die Diffusionssperrschicht eine im Wesentlichen gleiche Dicke zwischen äußeren Seitenwänden hat.
Integrierter Chip nach einem der Ansprüche 11 bis 15, der weiterhin dielektrische Abstandshalter aufweist, die entlang Seitenwänden der oberen Elektrode angeordnet sind, wobei die dielektrischen Abstandshalter ein horizontal verlaufendes Segment aufweisen, das aus einer Seitenwand der dielektrischen Abstandshalter herausragt.
Verfahren zum Herstellen eines integrierten Chips mit den folgenden Schritten: Herstellen einer unteren Elektrodenstruktur über einer oder mehreren Verbindungsschichten, wobei die eine oder die mehreren Verbindungsschichten in einer oder mehreren aufeinander gestapelten ILD-Schichten (ILD: Zwischenebenen-Dielektrikum) über einem Substrat angeordnet sind; Herstellen einer Diffusionssperrschicht über der unteren Elektrodenstruktur; Herstellen einer dielektrischen Datenspeicherschicht auf der Diffusionssperrschicht; Herstellen einer oberen Elektrodenstruktur über der dielektrischen Datenspeicherschicht; und Strukturieren der oberen Elektrodenstruktur, der dielektrischen Datenspeicherschicht, der Diffusionssperrschicht und der unteren Elektrodenstruktur, um eine Speichervorrichtung zu definieren.
Verfahren nach Anspruch 17, das weiterhin das Herstellen der Diffusionssperrschicht mit einer Dicke umfasst, die etwa 5 Ä bis etwa 30 Ä beträgt.
Verfahren nach Anspruch 17 oder 18, wobei das Herstellen der unteren Elektrodenstruktur Folgendes umfasst: Herstellen einer Untere-Elektrode-Diffusionssperrschicht über der einen oder den mehreren Verbindungsschichten; und Herstellen einer Untere-Elektrode-Metallschicht in Kontakt mit einer Oberseite der Untere-Elektrode-Diffusionssperrschicht.
Verfahren nach Anspruch 19, das weiterhin Folgendes umfasst: Herstellen der Diffusionssperrschicht in Kontakt mit einer Oberseite der Untere-Elektrode-Metallschicht; und Herstellen der dielektrischen Datenspeicherschicht in Kontakt mit einer Oberseite der Diffusionssperrschicht.