DE102016100272B4 - Integrierter Schaltkreis, der zumindest eine Speicherzelle mit einer Datenspeicherschicht enthält, und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Integrierter Schaltkreis, der eine Speicherzelle oder mehrere Speicherzellen (100,100B,302a,302b) enthält, die zwischen einer oberen Metall-Interconnect-Schicht (104,341,342,1600) und einer unteren Metall-Interconnect-Schicht (102,340) angeordnet sind, wobei eine Speicherzelle (100,100B,302a,302b) Folgendes umfasst:eine untere Elektrode (108,354), die mit der unteren Metall-Interconnect-Schicht (102,340) gekoppelt ist;eine Datenspeicherschicht (112,114,358,362), die über der unteren Elektrode (108,354) angeordnet ist;eine Verkappungsschicht (116,364), die über der Datenspeicherschicht (112,114,358,362) angeordnet ist; undeine obere Elektrode (110,356), die über der Verkappungsschicht (116,364) angeordnet ist, wobei eine Oberseite der oberen Elektrode (110,356) in direktem Kontakt mit der oberen Metall-Interconnect-Schicht (104,341,342,1600) steht, ohne dass eine Durchkontaktierung oder ein Kontakt die Oberseite der oberen Elektrode (110,356) mit der oberen Metall-Interconnect-Schicht (104,341,342,1600) koppelt,wobei die obere Elektrode (110,356) eine planare Oberseite hat, die sich durchgängig zwischen Seitenwänden der oberen Elektrode (110,356) erstreckt und die direkt an die obere Metall-Interconnect-Schicht (104,341,342,1600) grenzt,wobei die untere Elektrode (108,354) eine untere Elektrodenbreite (d) hat und die obere Elektrode (110,356) eine obere Elektrodenbreite (d) hat, die kleiner ist als die untere Elektrodenbreite (d), undwobei die Speicherzelle (100,100B,302a,302b) des Weiteren Folgendes umfasst: Seitenwandabstandshalter (122,122a,122b,322), die entlang Seitenwänden der oberen Elektrode (110,356) und entlang Seitenwänden der Verkappungsschicht (116,364) angeordnet sind und Unterseiten aufweisen, die auf einer Oberseite der Datenspeicherschicht (112,114,358,362) ruhen und an äußeren Rändern der Oberseite der Datenspeicherschicht (112,114,358,362) sitzen.

Description

  • HINTERGRUND
  • Viele moderne elektronische Geräte enthalten elektronischen Speicher. Elektronischer Speicher kann flüchtiger Speicher oder nicht-flüchtiger Speicher sein. Nicht-flüchtiger Speicher behält seine gespeicherten Daten auch dann, wenn kein Strom anliegt, während flüchtiger Speicher seine gespeicherten Daten verliert, wenn kein Strom mehr anliegt. Ohmscher Direktzugriffsspeicher (Resistive Random Access Memory, RRAM) ist ein vielversprechender Kandidat für nicht-flüchtigen Speicher der nächsten Generation, weil er eine einfache Struktur besitzt und mit Herstellungsprozessen für komplementäre Metalloxidhalbleiter (CMOS)-Logik kompatibel ist.
  • US 2014/0166961 A1 offenbart eine RRAM Zelle und eine entsprechende Herstellungsmethode, wobei eine resistive Schicht zwischen einer unteren und einer oberen Elektrode angeordnet ist und wobei eine Verkappungsschicht zwischen der resistiven Schicht und der oberen Elektrode liegt. Die Breite der oberen Elektrode ist geringer als die Breite der unteren Elektrode. Eine Ätzstoppschicht umhüllt die RRAM Zelle, wobei eine Durchkontaktierung die Ätzstoppschicht durchdringt und die obere Elektrode mit einem metallischen Element koppelt.
  • US 7 863 598 B2 offenbart ein nichtflüchtiges Speicherelement, wobei ein Widerstandselement mit Bit- und Wort-Leitungen über thermische Diffusionsbarrieren gekoppelt ist.
  • US 2015/0 048 298 A1 offenbart eine Speicherzelle mit einer Schicht mit variablem Widerstand und eine entsprechende Herstellungsmethode, wobei eine Durchkontaktierung eine obere Kopplungsstruktur mit einer oberen Elektrode der Speicherzelle koppelt. Die obere Elektrode ist über eine Verkappungsschicht mit einer Widerstandsschicht verbunden, wobei die Widerstandsschicht auf einer unteren Elektrode angeordnet ist.
  • US 2010/0 244 248 A1 offenbart eine nichtflüchtige Speicherzelle und eine entsprechende Herstellungsmethode, wobei eine Speicherzelle zwischen als Leitungen ausgebildeten unteren und oberen Elektroden angeordnet ist.
  • US 2015/0 295 172 A1 offenbart eine RRAM Zelle mit einer unteren Elektrode, wobei die untere Elektrode ein geringere Breite als eine darüber liegende dielektrische Datenspeicherschicht aufweist. Die Datenspeicherschicht ist über eine Verkappungsschicht mit einer darüber liegenden oberen Elektrode verbunden. Eine obere Durchkontaktierung erlaubt eine Kopplung der oberen Elektrode mit einer oberen metallischen Kopplungsschicht.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass, gemäß der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Klarheit der Darstellung beliebig vergrößert oder verkleinert werden.
    • 1 veranschaulicht eine Querschnittsansicht einer RRAM-Zelle
    • 2 veranschaulicht eine Querschnittsansicht einer RRAM-Zelle gemäß anderen Ausführungsformen.
    • 3A veranschaulicht eine Querschnittsansicht eines integrierten Schaltkreises, der RRAM-Zellen enthält, die in einer Interconnect-Struktur angeordnet sind.
    • 3B veranschaulicht eine Draufsicht eines integrierten Schaltkreises, der RRAM-Zellen enthält, gemäß 3A.
    • 4 veranschaulicht ein Flussdiagramm, das ein Verfahren gemäß einigen Ausführungsformen darstellt.
    • 5 bis 16 veranschaulichen eine Reihe von inkrementellen Fertigungsschritten als eine Reihe von Querschnittansichten.
    • 17 veranschaulicht ein Flussdiagramm, das ein Verfahren gemäß einigen Ausführungsformen darstellt.
    • 18 bis 34 veranschaulichen eine Reihe von inkrementellen Fertigungsschritten als eine Reihe von Querschnittansichten.
  • DETAILLIERTE BESCHREIBUNG
  • Die erfindungsgemäße Lösung einer Struktur eines nicht-flüchtigen Speichers mit einer einfachen Struktur, die mit CMOS-Logik kompatibel ist, wird durch die integrierten Schaltkreise nach Anspruch 1 und 3 sowie durch das Verfahren nach Anspruch 7 bereitgestellt. Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Eine ohmsche Direktzugriffsspeicher (Resistive Random Access Memory, RRAM)-Zelle enthält obere und untere Elektroden und ein Element mit variablem Widerstandswert, das zwischen den oberen und unteren Elektroden angeordnet ist. Das Element mit variablem Widerstandswert kann zwischen verschiedenen Widerstandswerten umgeschaltet werden, die verschiedenen Datenzuständen entsprechen, wodurch die RRAM-Zelle in die Lage versetzt wird, ein oder mehrere Daten-Bits zu speichern. In konventionellen RRAM-Zellen ist die obere Elektrode mit einer darüberliegenden Metallschicht (zum Beispiel Metall 1, Metall 2, Metall 3 usw.) durch einen Kontakt oder eine Durchkontaktierung gekoppelt. Obgleich die Verwendung dieses Kopplungskontakts oder dieser Durchkontaktierung weithin üblich ist, ist die Gesamthöhe dieser RRAM-Zelle plus dieses Kontakts oder dieser Durchkontaktierung darüber im Vergleich zu typischen vertikalen Abständen zwischen benachbarten Metallschichten (zum Beispiel zwischen einer Metall 2-Schicht und einer Metall 3-Schicht) groß. Um diese Höhe besser in Einklang mit den vertikalen Abständen zwischen benachbarten Metallschichten zu bringen, stellen einige Ausführungsformen der vorliegenden Offenbarung Techniken bereit, um die obere Elektrode direkt mit einer darüberliegenden Metallleitung, ohne eine Durchkontaktierung oder einen Kontakt dazwischen, zu koppeln.
  • In 1 ist eine Querschnittsansicht einer RRAM-Zelle 100 gezeigt. Die RRAM-Zelle 100 ist zwischen einer unteren Metallschicht 102 und einer oberen Metallschicht 104 angeordnet und ist von dielektrischem Material 106 umgeben, wie zum Beispiel einer Zwischenmetall-Dielektrikum (Inter-Metall Dielectric, IMD)-Schicht oder einer Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD)-Schicht. In einigen Ausführungsformen bestehen die oberen und unteren Metallschichten 102, 104 aus Aluminium (Al), Kupfer (Cu), Wolfram (W) oder Kombinationen davon, und das dielektrische Material 106 ist ein dielektrisches Material mit niedrigem κ-Wert oder extrem niedrigem κ-Wert (ELK) mit einer Dielektrizitätskonstante von weniger als 3,9.
  • Die RRAM-Zelle 100 enthält eine untere Elektrode 108 und eine obere Elektrode 110, die durch ein Element mit variablem Widerstandswert 112 voneinander getrennt sind. In einigen Ausführungsformen bestehen die untere Elektrode 108 und/oder die obere Elektrode 110 aus Platin (Pt), Aluminium-Kupfer (AlCu), Titannitrid (TiN), Gold (Au), Titan (Ti), Tantal (Ta), Tantalnitrid (TaN), Wolfram (W), Wolframnitrid (WN) oder Kupfer (Cu). In einigen Ausführungsformen können die untere Elektrode 108 und die obere Elektrode 110 aus dem gleichen Material wie die andere bestehen, während in anderen Ausführungsformen die untere Elektrode 108 und die obere Elektrode 110 aus voneinander verschiedenen Materialien bestehen können.
  • Das Element mit variablem Widerstandswert 112 kann eine Widerstandsumschaltschicht 114 und eine Verkappungsschicht 116 enthalten, die zwischen der unteren und der oberen Elektrode 108, 110 gestapelt sind. In einigen Ausführungsformen besteht die Widerstandsumschaltschicht 114 zum Beispiel aus Nickeloxid (NiO), Titanoxid (TiO), Hafniumoxid (HfO), Zirkonoxid (ZrO), Zinkoxid (ZnO), Wolframoxid (WO3), Aluminiumoxid (Al2O3), Tantaloxid (TaO), Molybdänoxid (MoO) oder Kupferoxid (CuO). In einigen Ausführungsformen kann die Verkappungsschicht 116 aus Platin (Pt), Aluminium-Kupfer (AlCu), Titannitrid (TiN), Gold (Au), Titan (Ti), Tantal (Ta), Tantalnitrid (TaN), Wolfram (W), Wolframnitrid (WN) oder Kupfer (Cu) bestehen und kann aus dem gleichen Material wie die untere Elektrode 108 und/oder die obere Elektrode 110 oder aus einem anderen Material als die untere Elektrode 108 und/oder die obere Elektrode 110 bestehen.
  • Eine Ätzstoppschicht 118 ist über der unteren Metallschicht 102 angeordnet, und ein Basisabschnitt der unteren Elektrode 108 erstreckt sich nach unten durch eine Öffnung in die Ätzstoppschicht 118 bis in Kontakt mit der unteren Metallschicht 102. Der Basisabschnitt, der niedrigere Seitenwände hat, die durch eine erste Distanz d1 getrennt sind, ist schmaler als ein oberer Abschnitt der unteren Elektrode, die obere Seitenwände hat, die durch eine zweite Distanz d2 getrennt sind. Eine dielektrische Auskleidung 120 ist konformal über den Seitenwänden der oberen Elektrode 110, entlang Seitenwänden der Verkappungsschicht 116, entlang Seitenwänden der Widerstandsumschaltschicht 114 und entlang oberen Seitenwände der unteren Elektrode 108 angeordnet. Die dielektrische Auskleidung 120 erstreckt sich ebenfalls seitlich über die Oberseite der Ätzstoppschicht 118. In einigen Ausführungsformen bestehen die dielektrische Auskleidung 120 und die Ätzstoppschicht 118 aus Siliziumcarbid (SiC), Siliziumdioxid (SiO2), Siliziumoxynitrid (SiON) oder Siliziumnitrid (Si3N4) und können aus den gleichen oder aus verschiedenen Materialien bestehen.
  • Insbesondere ist die obere Elektrode 110 der RRAM-Zelle 100 direkt mit der oberen Metallschicht 104, ohne eine Durchkontaktierung oder einen Kontakt dazwischen, gekoppelt. Die obere Elektrode 110 hat eine planare Oberseite, die sich durchgängig zwischen Seitenwänden der oberen Elektrode 110 erstreckt und die direkt an die obere Metallschicht 104 grenzt und die ist mit Oberseiten der dielektrische Auskleidung 120 koplanar. Somit kann die obere Elektrode 110 in einigen Ausführungsformen einen rechteckigen Querschnitt haben. Im Vergleich zu konventionellen RRAM-Zellen, die eine Durchkontaktierung oder einen Kontakt haben, der die obere Elektrode mit der darüberliegenden Metallleitung koppelt, besitzt die RRAM-Zelle 100 eine verringerte Höhe, die besser im Einklang mit den vertikalen Abständen zwischen anderen benachbarten Metallschichten steht. Dies kann eine schlankere Integration erlauben, wodurch in einigen Ausführungsformen die Kosten gesenkt werden können und/oder die Zuverlässigkeit des Bauelements erhöht werden kann.
  • Während des Betriebes der RRAM-Zelle 100 hat die Widerstandsumschaltschicht 114 einen variablen Widerstandswert, der eine Dateneinheit darstellt, wie zum Beispiel ein Daten-Bit (oder mehrere Daten-Bits), und es wird angenommen, dass die Verkappungsschicht 116 Sauerstoffionen, die Sauerstoff-Leerstellen entsprechen, zu und von Filamenten in der Widerstandsumschaltschicht 114 überträgt, um den Widerstand der Widerstandsumschaltschicht 114 zu ändern. Ob Ionen von den Filamenten innerhalb der Widerstandsumschaltschicht 114 abgezogen werden oder in die Filamente der Widerstandsumschaltschicht 114 hineingestoßen werden, richtet sich nach der Vorspannung, die an die untere und die obere Elektrode 108, 110 angelegt wird. Um zum Beispiel einen ersten Datenzustand in die RRAM-Zelle 100 zu schreiben (um zum Beispiel eine logische „1“ einzustellen), kann eine erste Vorspannung an die untere und die obere Elektrode 108, 110 angelegt werden, um Sauerstoffionen aus Filamenten in der Widerstandsumschaltschicht 114 abzuziehen und diese Ionen in die Verkappungsschicht 116 zu bewegen, wodurch die Widerstandsumschaltschicht 114 in einen Niedrigwiderstandszustand versetzt wird. Um im Gegensatz dazu einen zweiten Datenzustand in die RRAM-Zelle 100 zu schreiben (um zum Beispiel eine logische „0“ rückzusetzen), kann eine zweite, andere Vorspannung an die untere und die obere Elektrode 108, 110 angelegt werden, um Sauerstoffionen aus der Verkappungsschicht 116 zurück in die Filamente in der Widerstandsumschaltschicht 114 zu stoßen, wodurch die Widerstandsumschaltschicht 114 in einen Hochwiderstandszustand versetzt wird. Des Weiteren kann durch Anlegen eines dritten Vorspannungszustands (der von dem ersten und dem zweiten Vorspannungszustand verschieden ist) an die untere und die obere Elektrode 108, 110 der Widerstand der Widerstandsumschaltschicht 114 gemessen werden, um den gespeicherten Widerstand (d. h. Datenzustand) in der RRAM-Zelle 100 zu bestimmen.
  • 2 zeigt eine andere Ausführungsform einer RRAM-Zelle 100B gemäß anderen Ausführungsformen. Wie die Ausführungsform von 1 enthält die RRAM-Zelle 100B eine obere Elektrode 110 mit einer Oberseite, die in direktem Kontakt mit der oberen Metallschicht 104 steht. Ebenfalls wie die Ausführungsform von 1 hat die obere Elektrode 110 von 2 eine planare Oberseite, die sich durchgängig zwischen Seitenwänden der oberen Elektrode erstreckt und die direkt an die obere Metallschicht 104 grenzt. Die RRAM-Zelle 100B hat außerdem RRAM-Seitenwandabstandshalter 122a, 122b, die an äußere Seitenwände der oberen Elektrode 110 und an die Verkappungsschicht 116 grenzen. Die RRAM-Seitenwandabstandshalter 122a, 122b sitzen an äußeren Rändern der Oberseite der Widerstandsumschaltschicht 114 und können aus einem dielektrischen Material bestehen, wie zum Beispiel Siliziumnitrid (Si3N4), einem mehrschichtigen Oxid-Nitrid-Oxid-Film oder undotiertem Silikatglas (USG). Die RRAM-Seitenwandabstandshalter 122a, 122b können verjüngte oder gerundete Oberseiten haben, und die dielektrische Auskleidung 120 ist konformal über der Struktur angeordnet, so dass sie den äußeren Seitenwänden der RRAM-Seitenwandabstandshalter 122a, 122b folgt, und erstrecken sich nach unten entlang äußeren Seitenwänden der Widerstandsumschaltschicht 114 und der unteren Elektrode 108. Während der obere Abschnitt der unteren Elektrode 108 und der oberen Elektrode 110 von 1 gleiche Breiten d2 hatten, hat die untere Elektrode 108 von 2 eine Breite d2', die größer ist als die Breite d3 der oberen Elektrode 110.
  • 3A veranschaulicht eine Querschnittsansicht eines integrierten Schaltkreises 300, der RRAM-Zellen 302a, 302b enthält, die in einer Interconnect-Struktur 304 des integrierten Schaltkreises 300 angeordnet sind. Der integrierte Schaltkreis 300 enthält ein Substrat 306, das zum Beispiel ein Volumensubstrat (zum Beispiel ein Volumensiliziumsubstrat) oder ein Silizium-auf-Isolator (SOI)-Substrat sein kann, und ist mit einer oder mehreren Shallow Trench Isolation (STI)-Regionen 308 veranschaulicht.
  • Zwei Wortleitungstransistoren 310, 312 sind zwischen den STI-Regionen 308 angeordnet. Die Wortleitungstransistoren 310, 312 enthalten Wortleitungs-Gate-Elektroden 314 bzw. 316, Wortleitungs-Gate-Dielektrika 318 bzw. 320, Wortleitungs-Seitenwandabstandshalter 322 und Source- und Drain-Regionen 324. Die Source- und Drain-Regionen 324 sind innerhalb des Substrats 306 zwischen den Wortleitungs-Gate-Elektroden 314, 316 und den STI-Regionen 308 angeordnet und sind auf einen ersten Leitfähigkeittyp dotiert, der einem zweiten Leitfähigkeittyp einer Kanalregion unter den Gate-Dielektrika 318 bzw. 320 entgegengesetzt ist. Die Wortleitungs-Gate-Elektroden 314, 316 können zum Beispiel dotiertes Polysilizium oder ein Metall wie zum Beispiel Aluminium, Kupfer oder Kombinationen davon sein. Die Wortleitungs-Gate-Dielektrika 318, 320 können zum Beispiel ein Oxid wie zum Beispiel Siliziumdioxid oder ein dielektrisches Material mit hohem κ-Wert sein. Die Wortleitungs-Seitenwandabstandshalter 322 können zum Beispiel aus Siliziumnitrid (Si3N4) bestehen.
  • Die Interconnect-Struktur 304 ist über dem Substrat 306 angeordnet und koppelt Bauelemente (zum Beispiel Transistoren 310, 312) miteinander. Die Interconnect-Struktur 304 enthält mehrere IMD-Schichten 326, 328, 330 und mehrere Metallisierungsschichten 332, 334, 336, die abwechselnd übereinander geschichtet sind. Die IMD-Schichten 326, 328, 330 können aus einem Oxid wie zum Beispiel Siliziumdioxid oder einem Dielektrikum mit niedrigem κ-Wert oder einem Dielektrikum mit extrem niedrigem κ-Wert bestehen. Die Metallisierungsschichten 332, 334, 336 enthalten Metallleitungen 338, 340, 341, 342, die innerhalb von Gräben gebildet werden und die aus einem Metall wie zum Beispiel Kupfer, Aluminium oder Kombinationen davon bestehen können. Kontakte 344 erstrecken sich von der unteren Metallisierungsschicht 332 zu den Source- und Drain-Regionen 324 und/oder Gate-Elektroden 314, 316, und Durchkontaktierungen 346 erstrecken sich zwischen den Metallisierungsschichten 332, 334. Die Kontakte 344 und die Durchkontaktierungen 346 erstrecken sich durch Dielektrikum-Schutzschichten 350, 352, die aus dielektrischem Material bestehen können und während der Fertigung als Ätzstoppschicht fungieren können. Die Dielektrikum-Schutzschichten 350, 352 können zum Beispiel aus einem dielektrischen Material mit extrem niedrigem κ-Wert wie zum Beispiel SiC bestehen. Die Kontakte 344 und die Durchkontaktierungen 346 können zum Beispiel aus einem Metall wie zum Beispiel Kupfer, Aluminium, Wolfram oder Kombinationen davon bestehen.
  • RRAM-Zellen 302a, 302b, die dafür konfiguriert sind, jeweilige Datenzustände zu speichern, sind innerhalb der Interconnect-Struktur 304 zwischen benachbarten Metallschichten angeordnet. Die RRAM-Zellen 302a, 302b enthalten jeweils eine untere Elektrode 354 und eine obere Elektrode 356, die aus leitfähigem Material bestehen. Zwischen ihrer oberen und unteren Elektrode 354, 356 enthält jede RRAM-Zelle 302a, 302b ein Element mit variablem Widerstandswert 358, und eine konformale dielektrische Schicht 360 ist entlang Seitenwänden der RRAM-Zellen und über der dielektrischen Schutzschicht 352 angeordnet. Die Metallleitungen 341, 342 haben jeweils eine unterste Fläche, die koplanar und in direktem elektrischem Kontakt (zum Beispiel ohmisch gekoppelt) mit einer Oberseite der oberen Elektroden 356 ist. Diese Strukturen innerhalb der RRAM-Zelle 302a können jenen entsprechen, die zuvor mit Bezug auf 1 oder 2 beschrieben wurden und wo die obere Elektrode 356 in direktem Kontakt mit der oberen Metallschicht 341, 342 steht.
  • Obgleich 3A die RRAM-Zellen 302a, 302b in der Weise zeigt, dass sie zwischen der zweiten und der dritten Metallschicht 334, 336 angeordnet sind, versteht es sich, dass RRAM-Zellen auch zwischen beliebigen benachbarten Metallschichten in der Interconnect-Struktur 304 angeordnet sein können. Des Weiteren veranschaulicht 3 zum Zweck der Illustration zwar nur drei Metallschichten, doch es kann jede beliebige Anzahl von Metallleitungen in der Interconnect-Struktur 304 enthalten sein. Des Weiteren brauchen die RRAM-Zellen nicht zwischen den zwei obersten Metallisierungsschichten angeordnet zu sein, wie veranschaulicht, sondern zusätzliche Dielektrikum-Schutzschichten und Metallisierungsschichten können über den RRAM-Zellen enthalten sein. Des Weiteren wird diese Offenbarung zwar im Kontext von RRAM-Speicherzellen beschrieben, doch es versteht sich, dass diese Konzepte auch auf andere Arten von Speicherzellen angewendet werden können, wie zum Beispiel ferromagnetischen RAM (FeRAM) oder Phasenänderungs-RAM (PCRAM), die zwischen benachbarten Metallisierungsschichten angeordnet sind, und auch auf Metall-Isolator-Metall (MIM)-Kondensatoren angewendet werden können. Dementsprechend kann in diesen alternativen Ausführungsformen eine Widerstandsumschaltschicht (zum Beispiel 112 in 1 oder 358 in 3) im Kontext von Speicherbauelementen oder MIM-Kondensatoren allgemeiner als eine Datenspeicherschicht oder eine dielektrische Schicht bezeichnet werden.
  • 3B zeigt eine Draufsicht des integrierten Schaltkreises 300 von 3A, der innerhalb der Ausschnittslinien in den 3A-3B dargestellt ist. Wie zu sehen ist, können die RRAM-Zellen 302a, 302b in einigen Ausführungsformen eine quadratische oder rechteckige Form, in der Draufsicht betrachtet, haben. In anderen Ausführungsformen können jedoch zum Beispiel aufgrund der praktischen Gegebenheiten vieler Ätzprozesse die Ecken der veranschaulichten quadratischen Form gerundet sein, was zur Folge hat, dass RRAM-Zellen 302a, 302b eine quadratische oder rechteckige Form mit gerundeten Ecken haben oder eine Kreis- oder ovale Form, in der Draufsicht betrachtet, haben. Die MRAM-Zellen 302a, 302b sind unter Metallleitungen 341 bzw. 342 angeordnet und haben obere Elektroden 356 in direkter elektrischer Verbindung mit den Metallleitungen 341 bzw. 342, ohne Durchkontaktierungen oder Kontakte dazwischen.
  • 4 zeigt ein Flussdiagramm von einigen Ausführungsformen eines Verfahrens 400 zum Herstellen einer RRAM-Zelle gemäß einigen Ausführungsformen. Obgleich das offenbarte Verfahren 400 und andere Verfahren, die im vorliegenden Text veranschaulicht und/oder beschrieben sind, im vorliegenden Text als eine Reihe von Handlungen oder Ereignissen veranschaulicht und/oder beschrieben sein können, versteht es sich, dass die veranschaulichte Reihenfolge solcher Handlungen oder Ereignisse nicht in einem einschränkenden Sinn interpretiert werden darf. Zum Beispiel können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen außer denen stattfinden, die im vorliegenden Text veranschaulicht und/oder beschrieben sind. Des Weiteren müssen nicht alle veranschaulichten Handlungen erforderlich sein, um einen oder mehrere Aspekte oder eine oder mehrere Ausführungsformen der Beschreibung im vorliegenden Text zu implementieren, und eine oder mehrere der im vorliegenden Text gezeigten Handlungen können in einer oder in mehreren separaten Handlungen und/oder Phasen ausgeführt werden.
  • Bei 401 wird ein Substrat bereitgestellt, das obere und untere RRAM-Elektroden aufweist.
  • Zum Herstellen dieser oberen und unteren RRAM-Elektroden wird bei 402 ein Substrat empfangen. Eine Interconnect-Struktur, die mehrere Metallschichten und dielektrische Schichten enthält, die übereinander gestapelt sind, ist über dem Substrat angeordnet.
  • Bei 404 wird eine Ätzstoppschicht über einer Oberseite einer Metallschicht und über einer Oberseite einer dielektrischen Schicht der Interconnect-Struktur gebildet. Eine erste Maske wird über der Ätzstoppschicht gebildet.
  • Bei 406 wird ein erster Ätzvorgang mit der ersten Maske an ihrem Platz ausgeführt, um eine Öffnung in der Ätzstoppschicht zu bilden.
  • Bei 408 wird eine untere Elektrodenschicht gebildet, die sich durch die Öffnung in der Ätzstoppschicht erstreckt und einen Kontakt mit der Metallschicht herstellt. Eine Widerstandsumschaltschicht wird über der unteren Elektrodenschicht gebildet, eine Verkappungsschicht wird über der Widerstandsumschaltschicht gebildet, und eine obere Elektrodenschicht wird über der Verkappungsschicht gebildet. Dann wird eine zweite Maske über der oberen Elektrodenschicht gebildet und strukturiert.
  • Bei 410 wird ein zweiter Ätzvorgang mit der zweiten Maske an ihrem Platz zum Strukturieren der oberen Elektrode und der unteren Elektrode ausgeführt.
  • Bei 412 wird eine konformale dielektrische Auskleidung über einer Oberseite und über Seitenwänden der strukturierten oberen Elektrode gebildet. Die konformale dielektrische Auskleidung erstreckt sich nach unten entlang Seitenwänden der Verkappungsschicht, der Widerstandsumschaltschicht und der unteren Elektrode.
  • Bei 414 werden eine untere Antireflexions (Bottom Antireflective Coating, BARC)-Schicht und/oder eine Photoresist-Schicht über der konformalen dielektrischen Auskleidung gebildet.
  • Bei 416 wird ein dritter Ätzvorgang ausgeführt, um die BARC- und/oder Photoresist-Schicht rückzuätzen. Dieser dritte Ätzvorgang entfernt einen Teil der konformalen dielektrischen Auskleidung, um eine Oberseite der strukturierten oberen Elektrode freizulegen, während ein verbleibender Abschnitt der konformalen dielektrischen Auskleidung, der BARC- und der Photoresist-Schicht an seinem Platz bleibt, um Seitenwände der oberen Elektrode und Seitenwände der unteren Elektrode zu bedecken.
  • Bei 418 wird ein Rest der BARC- und Photoresist-Schicht entfernt, zum Beispiel durch Ashing, wodurch obere und Seitenwandflächen der konformalen dielektrischen Auskleidung freigelegt werden.
  • Bei 420 wird eine Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD)-Schicht über der frei gelegten Oberseite der strukturierten oberen Elektrode und über den Oberseiten und Seitenwänden der konformalen dielektrischen Auskleidung gebildet.
  • Bei 422 werden Durchkontaktöffnungen und Grabenöffnungen in der ILD-Schicht gebildet.
  • Bei 424 werden die Durchkontaktöffnungen und Grabenöffnungen mit Metall ausgefüllt, um leitfähige Metallleitungen und leitfähige Durchkontaktierungen zu bilden, wobei eine Metallleitung in direktem Kontakt mit der strukturierten oberen Elektrode steht.
  • In den 5-16 sind eine Reihe von Querschnittansichten zu sehen, die gemeinsam einen beispielhaften Fertigungsablauf gemäß einem Beispiel von 4 zeigen. Obgleich die 5-16 in Bezug auf das Verfahren 400 beschrieben sind, versteht es sich, dass die in den 5-16 offenbarten Strukturen nicht auf das Verfahren beschränkt sind, sondern statt dessen eigenständig als Strukturen unabhängig von dem Verfahren sein können. Gleichermaßen wird das Verfahren zwar in Bezug auf die 5-16 beschrieben, doch es versteht sich, dass das Verfahren nicht auf die in den 5-16 offenbarten Strukturen beschränkt ist, sondern statt dessen eigenständig und unabhängig von den in den 5-16 offenbarten Strukturen sein können.
  • 5 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 402 von 4 entspricht.
  • 5 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die eine über einem Substrat 306 angeordnete Interconnect-Struktur 304 veranschaulichen. Der veranschaulichte Abschnitt des Substrats enthält eine Speicherregion 502 und eine Logikregion 504, die die Speicherregion 502 umgeben. Die Interconnect-Struktur 304 enthält eine IMD-Schicht 328 und eine oder mehrere Metallleitungen 340, die sich horizontal durch die IMD-Schicht 328 erstrecken. Andere IMD-Schichten und Metallleitungen können ebenfalls in der Interconnect-Struktur 304 enthalten sein, werden aber hier zum Zweck der besseren Übersichtlichkeit weggelassen. Die IMD-Schicht 328 kann ein Oxid wie zum Beispiel Siliziumdioxid, ein dielektrisches Material mit niedrigem κ-Wert oder ein dielektrisches Material mit extrem niedrigem κ-Wert sein. Die Metallleitung 340 kann aus einem Metall wie zum Beispiel Aluminium, Kupfer oder Kombinationen davon bestehen. In einigen Ausführungsformen kann das Substrat 306 ein Volumensiliziumsubstrat oder ein Halbleiter-auf-Isolator (SOI)-Substrat (zum Beispiel ein Silizium-auf-Isolator-Substrat) sein. Das Substrat 306 kann zum Beispiel auch ein binäres Halbleitersubstrat (zum Beispiel GaAs), ein tertiäres Halbleitersubstrat (zum Beispiel AlGaAs) oder ein Halbleitersubstrat höherer Ordnung sein. In vielen Fällen manifestiert sich das Substrat 306 als ein Halbleiterwafer während des Verfahrens 400 und kann beispielsweise einen Durchmesser haben von: 1 Inch (25 mm), 2 Inch (51 mm), 3 Inch (76 mm), 4 Inch (100 mm), 5 Inch (130 mm) oder 125 mm (4,9 Inch), 150 mm (5,9 Inch, gewöhnlich als „6 Inch“ bezeichnet), 200 mm (7,9 Inch, gewöhnlich als „8 Inch“ bezeichnet), 300 mm (11,8 Inch, gewöhnlich als „12 Inch“ bezeichnet), oder 450 mm (17,7 Inch, gewöhnlich als „18 Inch“ bezeichnet). Nachdem die Verarbeitung beendet ist, zum Beispiel nachdem die obere Metallschicht über RRAM-Zellen ausgebildet ist, kann ein solcher Wafer optional mit anderen Wafer oder Dies gestapelt werden und wird dann zu individuellen Dies vereinzelt, die individuellen ICs entsprechen.
  • 6 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 404 von 4 entspricht.
  • In 6 wird eine Dielektrikum-Schutzschicht 352 über der IMD-Schicht 328 und über der Metallleitung 340 gebildet. Die Dielektrikum-Schutzschicht 352 besteht aus dielektrischem Material wie zum Beispiel einem Oxid oder ELK-Dielektrikum und fungiert als eine Ätzstoppschicht. In einigen Ausführungsformen umfasst die Dielektrikum-Schutzschicht 352 SiC mit einer Dicke von ungefähr 200 Angström. Eine Maske 600, wie zum Beispiel eine Hartmaske, eine Antireflexions (Antireflective coating, ARC)-Schicht und/oder eine Photoresist-Schicht, wird dann über der dielektrischen Schutzschicht 352 strukturiert. Die Maske 600 kann zum Beispiel durch Aufschleudern einer Schicht aus Photoresist auf den Wafer, selektives Belichten von Abschnitten der Photoresist-Schicht durch Aufstrahlen von Licht durch einen Retikel und Entwickeln des belichteten Photoresists gebildet werden.
  • 7 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 406 von 4 entspricht.
  • In 7 wird ein erster Ätzvorgang 700 mit der Maske 600 an ihrem Platz ausgeführt, um selektiv Abschnitte der Dielektrikum-Schutzschicht 352 zu entfernen. In der Ausführungsform von 7 ist der erste Ätzvorgang 700 ein anisotroper Ätzvorgang, wie zum Beispiel eine Trocken- oder Plasmaätzung, die Öffnungen 702, die vertikale Seitenwände aufweisen, in der Dielektrikum-Schutzschicht 352 bildet. In anderen Ausführungsformen kann ein isotroper Ätzvorgang, wie zum Beispiel eine Nassätzung, verwendet werden, und die Öffnungen 702 können gewinkelte oder verjüngte Seitenwände haben, die nicht-vertikal sind.
  • 8 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 408 von 4 entspricht.
  • In 8 wird eine untere Elektrodenschicht 354 über der Dielektrikum-Schutzschicht 352 gebildet und erstreckt sich nach unten durch die Öffnung in der Dielektrikum-Schutzschicht 352, um einen elektrischen Kontakt zu der Metallleitung 340 herzustellen. Eine Widerstandsumschaltschicht 362 wird dann über einer Oberseite der unteren Elektrodenschicht 354 gebildet, und eine Verkappungsschicht 364 wird dann über einer Oberseite der Widerstandsumschaltschicht 362 gebildet. Eine obere Elektrodenschicht 356 wird über der Verkappungsschicht 364 gebildet. Des Weiteren kann die obere Elektrodenschicht 356 zum Beispiel etwa 10-100 Nanometer dick sein. Eine zweite Maske 802 wird über einer Oberseite der oberen Elektrodenschicht 356 angeordnet. In einigen Ausführungsformen ist die zweite Maske 802 eine Photoresist-Maske, kann aber auch eine Hartmaske wie zum Beispiel eine Nitridmaske sein.
  • 9 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 410 von 4 entspricht.
  • In 9 wird ein zweiter Ätzvorgang 902 mit der zweiten Maske 802 an ihrem Platz ausgeführt, um selektiv Abschnitte der oberen Elektrode 356, der Verkappungsschicht 364, der Widerstandsumschaltschicht 362 und der unteren Elektrode 354 zu entfernen, bis eine Oberseite der dielektrischem Schutzschicht 352 frei liegt. In einigen Ausführungsformen ist dieser zweite Ätzvorgang 902 ein anisotroper Ätzvorgang wie zum Beispiel einen unidirektionalen oder vertikalen Ätzvorgang.
  • 10 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 412 von 4 entspricht.
  • In 10 wird eine konformale dielektrische Schicht 1002 über der Struktur gebildet, die die Oberseite und Seitenwände der zweiten Maske 802, Seitenwände der oberen Elektrode 356, Seitenwände der Verkappungsschicht 364, Seitenwände der Widerstandsumschaltschicht 362 und die oberen Seitenwände der unteren Elektrode 354 auskleidet. Die konformale dielektrische Schicht 1002 kann zum Beispiel aus Siliziumnitrid, Siliziumcarbid oder einer Kombination aus einem oder mehreren der oben Genannten gebildet werden. Die konformale dielektrische Schicht 1002 kann mit einer Dicke von beispielsweise etwa 500 Ångström gebildet werden.
  • 11 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 414 von 4 entspricht.
  • In 11 wird eine Schutzschicht 1100 über der Struktur gebildet. In einigen Ausführungsformen ist die Schutzschicht 1100 eine BARC-Schicht und/oder eine Photoresist-Schicht.
  • 12 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 416 von 4 entspricht.
  • In 12 wurde die Schutzschicht 1100 zurückgeätzt, um die zweite Maskenschicht 802 und Abschnitte der konformalen dielektrischen Auskleidung 1002 zu entfernen und dadurch eine Oberseite der oberen Elektrode 356 freizulegen. Verbleibende Abschnitte der Schutzschicht 1100' bleiben an ihrem Platz, um Seitenwände der konformalen dielektrischen Schicht 1002 zu bedecken, und erstrecken sich seitlich über die Oberseite der konformalen dielektrischen Schicht 1002.
  • 13 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 418 von 4 entspricht.
  • In 13 wurden verbleibende Abschnitte der Schutzschicht 1100' entfernt. Dieses Entfernen kann zum Beispiel durch Ausführen eines Ashing-Prozesses 1300 wie zum Beispiel einen Plasma-Ashing-Prozess bewerkstelligt werden.
  • 14 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 420 von 4 entspricht.
  • In 14 wird eine IMD-Schicht 1400 wie zum Beispiel eine dielektrische Schicht mit extrem niedrigem k-Wert über der Struktur gebildet.
  • 15 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 422 von 4 entspricht.
  • In 15 wird Photolithografie ausgeführt, um eine oder mehrere (nicht gezeigte) Masken zu strukturieren, und ein oder mehrere entsprechende Ätzvorgänge werden ausgeführt, um Grabenöffnungen 1500 und Durchkontaktöffnungen 1502 zu bilden. In einigen Ausführungsformen können diese Öffnungen Dual-Damascene-Öffnungen sein. In 15 wird die Durchkontaktöffnung 1502 in der Logikregion gebildet und erstreckt sich nach unten zu einer Oberseite der unteren Metallisierungsleitung 340.
  • 16 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 424 von 4 entspricht.
  • In 16 wird eine obere Metallschicht 341, 342, 1600 in den Grabenöffnungen 1500 und der Durchkontaktöffnung 1502 gefüllt. Somit kann die obere Metallschicht 341, 342 in direktem Kontakt mit der Oberseite der oberen Elektroden 356 stehen, ohne dass eine Durchkontaktierung die oberen Elektroden mit der oberen Metallschicht verbindet. Zum Beispiel kann das Ausbilden der oberen Metallschicht 341, 342, 1600 enthalten: oberes Abscheiden einer Sperrschicht in der Durchkontaktierung und den Grabenöffnungen, Ausbilden einer Cu-Keimschicht über der Sperrschicht in der Durchkontaktierung und den Grabenöffnungen, und anschließendes Elektroplattieren von Kupfer unter Verwendung der Keimschicht, um die Durchkontaktierung und die Grabenöffnungen auszufüllen. Somit können die Durchkontaktöffnungen und die Grabenöffnungen in einigen Ausführungsformen gleichzeitig ausgefüllt werden. Nachdem die obere Metallschicht gebildet wurde, kann eine chemisch-mechanische Planarisierung (CMP) verwendet werden, um Oberseiten der oberen Metallschicht und der IMD-Schicht 1400 zu planarisieren.
  • 17 zeigt ein Flussdiagramm von einigen anderen Ausführungsformen eines Verfahrens 1700 zum Herstellen einer RRAM-Zelle gemäß einigen Ausführungsformen.
  • Bei 1701 wird ein Substrat bereitgestellt, das obere und untere RRAM-Elektroden enthält. Aus diesen Strukturen wird bei 1702 ein Substrat erhalten. Das Substrat enthält eine Interconnect-Struktur, die mehrere Metallschichten und dielektrische Schichten enthält, die über dem Substrat aufeinander gestapelt sind.
  • Bei 1704 wird eine Ätzstoppschicht über einer Oberseite einer Metallschicht und über einer Oberseite einer dielektrischen Schicht der Interconnect-Struktur gebildet. Eine erste Maske wird über der Ätzstoppschicht gebildet.
  • Bei 1706 wird ein erster Ätzvorgang mit der ersten Maske an ihrem Platz ausgeführt, um die Ätzstoppschicht zu strukturieren.
  • Bei 1708 wird eine untere Elektrodenschicht über der Ätzstoppschicht gebildet, und eine Widerstandsumschaltschicht wird über der unteren Elektrodenschicht gebildet. Eine Verkappungsschicht wird über der Widerstandsumschaltschicht gebildet, und eine obere Elektrodenschicht wird über der Verkappungsschicht gebildet. Eine zweite Maske wird über der oberen Elektrodenschicht gebildet und strukturiert.
  • Bei 1710 wird ein zweiter Ätzvorgang mit der zweiten Maske an ihrem Platz ausgeführt, um die obere Elektrode und die Verkappungsschicht zu strukturieren.
  • Bei 1712 wird eine konformale dielektrische Abstandshalterschicht über einer Oberseite und Seitenwänden der strukturierten oberen Elektrode gebildet. Der konformalen dielektrischen Abstandshalter erstreckt sich nach unten entlang Seitenwänden der Verkappungsschicht und kann sich auch seitlich über eine Oberseite der Widerstandsumschaltschicht erstrecken.
  • Bei 1714 wird die konformale dielektrische Abstandshalterschicht zurückgeätzt, um RRAM-Seitenwandabstandshalter zu bilden, die über Seitenwänden der strukturierten oberen Elektrode und der Verkappungsschicht angeordnet sind.
  • Bei 1716 wird eine dritte Maske über den oberen Elektroden gebildet, und ein dritter Ätzvorgang wird mit der dritten Maske an ihrem Platz ausgeführt, um einen frei gelegten Abschnitt der Widerstandsumschaltschicht und der unteren Elektrode zu entfernen.
  • Bei 1718 wird eine konformale dielektrische Schicht über der Struktur gebildet. Die konformale dielektrische Schicht erstreckt sich über eine Oberseite und Seitenwände der strukturierten oberen Elektrode, Seitenwände der Verkappungsschicht, Seitenwände der Widerstandsumschaltschicht und Seitenwände der unteren Elektrode.
  • Bei 1720 wird eine BARC und/oder eine Photoresist-Beschichtung über der Struktur gebildet, und die BARC und/oder der Photoresist werden dann zurückgeätzt, um die konformale dielektrische Schicht über der oberen Elektrode zu entfernen, wodurch eine Oberseite der oberen Elektrode frei gelegt wird. Verbleibende Abschnitte der BARC und/oder der Photoresist-Beschichtung bedecken weiterhin die Seitenwände der konformalen dielektrischen Schicht.
  • Bei 1722 werden die verbleibenden Abschnitte der BARC und/oder der Photoresist-Schicht entfernt, wodurch die Seitenwände der konformalen dielektrischen Auskleidung frei gelegt werden.
  • Bei 1724 wird eine ILD-Schicht über der frei gelegten Oberseite der strukturierten oberen Elektrode und über der konformalen dielektrischen Auskleidung gebildet. In einigen Ausführungsformen besteht die ILD-Schicht aus einem dielektrischen ELK-Material.
  • Bei 1726 werden Durchkontaktöffnungen und Grabenöffnungen in der ILD-Schicht gebildet.
  • Bei 1728 werden die Durchkontaktöffnungen und Grabenöffnungen mit Metall ausgefüllt, um leitfähige Metallleitungen und leitfähige Durchkontaktierungen zu bilden, wobei eine Metallleitung in direktem Kontakt mit der strukturierten oberen Elektrode steht.
  • In den 18-34 werden eine Reihe von Querschnittansichten bereitgestellt, die gemeinsam einen beispielhaften Fertigungsablauf gemäß einem Beispiel von 17 veranschaulichen.
  • 18 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1702 von 17 entspricht.
  • 18 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die eine Interconnect-Struktur 304 veranschaulicht, die über einem Substrat 306 angeordnet ist. 5 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die eine Interconnect-Struktur 304 veranschaulicht, die über einem Substrat 306 angeordnet ist, und die die gleiche sein kann wie die, die zuvor mit Bezug auf 5 beschrieben wurde. Der veranschaulichte Abschnitt des Substrats enthält eine Speicherregion 502 und eine Logikregion 504, die die Speicherregion 502 umgibt. Die Interconnect-Struktur 304 enthält eine IMD-Schicht 328 und eine oder mehrere Metallleitungen 340, die sich horizontal durch die IMD-Schicht 328 erstrecken.
  • 19 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1704 von 17 entspricht.
  • In 19 wird eine Dielektrikum-Schutzschicht 352 über der IMD-Schicht 328 und über der Metallleitung 338 gebildet. Die Dielektrikum-Schutzschicht 352 besteht aus dielektrischem Material wie zum Beispiel einem Oxid oder ELK-Dielektrikum und fungiert als eine Ätzstoppschicht. In einigen Ausführungsformen umfasst die Dielektrikum-Schutzschicht 352 SiC mit einer Dicke von ungefähr 200 Angström. Eine Maske 1900 wie zum Beispiel eine Hartmaske, eine Antireflexions (Antireflective Coating, ARC)-Schicht und/oder eine Photoresist-Schicht, wird dann über der dielektrischen Schutzschicht 352 strukturiert.
  • 20 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1706 von 17 entspricht.
  • In 20 wird ein erster Ätzvorgang 2000 mit der Maske 1900 an ihrem Platz ausgeführt, um selektiv Abschnitte der Dielektrikum-Schutzschicht 352 zu entfernen. In der Ausführungsform von 20 ist der erste Ätzvorgang ein isotroper Ätzvorgang, wie zum Beispiel eine Nassätzung, der Öffnungen 2002 bildet, die gerundete oder verjüngte Seitenwände in der Dielektrikum-Schutzschicht 352 aufweisen. In anderen Ausführungsformen kann ein anisotroper Ätzvorgang, wie zum Beispiel ein Trockenätzung oder eine Plasmaätzung, verwendet werden und kann die Öffnungen mit vertikalen Seitenwänden bilden.
  • 21 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1708 von Fig. entspricht. 4.
  • In 21 wird eine untere Elektrodenschicht 354 über der Dielektrikum-Schutzschicht 352 gebildet und erstreckt sich nach unten durch die Öffnung in der Dielektrikum-Schutzschicht 352, um einen elektrischen Kontakt mit der Metallleitung 340 herzustellen. Eine Widerstandsumschaltschicht 362 wird dann über einer Oberseite der unteren Elektrodenschicht 354 gebildet, und dann wird eine Verkappungsschicht 364 über einer Oberseite der Widerstandsumschaltschicht 362 gebildet. Eine obere Elektrodenschicht 356 wird über der Verkappungsschicht 364 gebildet. Des Weiteren kann die obere Elektrodenschicht 356 zum Beispiel etwa 10-100 Nanometer dick sein. Eine zweite Maske 2100 wird über einer Oberseite der oberen Elektrodenschicht 356 angeordnet. In einigen Ausführungsformen ist die zweite Maske 2100 eine Photoresist-Maske, aber kann auch eine Hartmaske wie zum Beispiel eine Nitridmaske sein.
  • 22 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1710 von 4 entspricht.
  • In 22 wird ein zweiter Ätzvorgang 2200 mit der zweiten Maske 2100 an ihrem Platz ausgeführt, um selektiv Abschnitte der oberen Elektrode 356 und der Verkappungsschicht 364 zu entfernen, bis eine Oberseite der Widerstandsumschaltschicht frei liegt. In einigen Ausführungsformen ist der zweite Ätzvorgang ein anisotroper Ätzvorgang wie zum Beispiel ein unidirektionaler oder vertikaler Ätzvorgang. Die zweite Maske 2100 kann optional nach dem zweiten Ätzvorgang 2200 entfernt werden.
  • 23 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1712 von 17 entspricht.
  • In 23 wird eine konformale dielektrische Abstandshalterschicht 2300 über der Struktur gebildet, die die Oberseite und Seitenwände der oberen Elektrode 356 entlang Seitenwänden der Verkappungsschicht 364 auskleidet und die sich über eine Oberseite der Widerstandsumschaltschicht 362 erstreckt. Die konformale dielektrische Abstandshalterschicht 2300 kann zum Beispiel aus Siliziumnitrid, Siliziumcarbid oder einer Kombination aus einem oder mehreren der oben Genannten gebildet werden. Darüber hinaus kann die konformale dielektrische Abstandshalterschicht mit einer Dicke von beispielsweise etwa 500 Angström gebildet werden.
  • 24 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1714 von 17 entspricht.
  • In 24 wird ein Rückätzungsprozess 2400 zum Rückätzen der konformalen dielektrischen Abstandshalterschicht 2300 verwendet, um RRAM-Seitenwandabstandshalter 122 zu bilden.
  • 25 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1716 von 17 entspricht.
  • In 25 wird eine dritte Maske 2500 über der oberen Elektrode 356 gebildet. Die dritte Maske kann zum Beispiel eine Hartmaske oder eine Photomaske sein. Die dritte Maske 2500 kann zum Beispiel durch Aufschleudern einer Schicht aus Photoresist auf den Wafer, selektives Belichten von Abschnitten der Photoresist-Schicht durch Aufstrahlen von Licht durch einen Retikel und Entwickeln des belichteten Photoresists gebildet werden.
  • 26 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1716 von 17 entspricht.
  • In 26 wird ein dritter Ätzvorgang 2600 mit der dritten Maske 2500 an ihrem Platz ausgeführt, um frei gelegte Abschnitte der Widerstandsumschaltschicht 362 und der unteren Elektrode 354 zu entfernen. In 27 wurde die dritte Maske 2500 zum Beispiel durch einen Plasma-Ätzprozess entfernt.
  • 28 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1718 von 17 entspricht.
  • In 28 wird eine konformale dielektrische Schicht 2800 über der Struktur gebildet. Die konformale dielektrische Schicht 2800 kann zum Beispiel aus Siliziumnitrid, Siliziumcarbid oder einer Kombination aus einem oder mehreren der oben Genannten gebildet werden. Die konformale dielektrische Schicht 2800 kann mit einer Dicke von beispielsweise etwa 500 Ångström gebildet werden.
  • 29 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1720 von 17 entspricht.
  • In 29 werden eine BARC-Schicht 2900 und/oder eine Photoresist-Beschichtung über der Struktur gebildet.
  • 30 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1720 von 17 entspricht.
  • In 30 werden die BARC-Schicht 2900 und/oder die Photoresist-Beschichtung zurückgeätzt. Dieses Rückätzen entfernt einen Teil der konformalen dielektrische Schicht 2800 von oberhalb der Oberseite der oberen Elektrode 356 und hinterlässt verbleibende Abschnitte der konformalen dielektrischen Schicht 2800 entlang Seitenwänden der RRAM-Seitenwandabstandshalter 122 und entlang Seitenwänden der untere Elektrode 354. In 30 wurden eine andere Maske und ein anderer Ätzvorgang (nicht gezeigt) verwendet, um die konformale dielektrische Schicht 2800 von oberhalb der Logikregion 504 zu entfernen.
  • 31 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1722 von 17 entspricht.
  • In 31 wird ein in-situ-Ashing-Prozess 3100 ausgeführt, um die verbleibenden Abschnitte der konformalen dielektrischen Schicht 2800 zu entfernen.
  • 32 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1724 von 17 entspricht.
  • In 32 wird eine IMD-Schicht 3200 wie zum Beispiel eine dielektrische Schicht mit extrem niedrigem k-Wert über der Struktur gebildet.
  • 33 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1726 von 17 entspricht.
  • In 33 wird eine Photolithografie ausgeführt, um eine oder mehrere (nicht gezeigte) Masken zu strukturieren, und ein oder mehrere entsprechende Ätzvorgänge werden ausgeführt, um Grabenöffnungen 3300 und Durchkontaktöffnungen 3302 zu bilden. In einigen Ausführungsformen können diese Öffnungen Dual-Damascene-Öffnungen sein. In 33 wird die Durchkontaktöffnung 3302 in der Logikregion gebildet und erstreckt sich nach unten zu einer Oberseite der unteren Metallisierungsleitung 340.
  • 34 veranschaulicht eine Querschnittsansicht von einigen Ausführungsformen, die der Handlung 1728 von 17 entspricht.
  • In 34 wird eine obere Metallschicht 341, 342, 3400 in die Grabenöffnungen 3300 und die Durchkontaktöffnung 3302 gefüllt. Somit kann die obere Metallschicht 341, 342 in direktem Kontakt mit der Oberseite der oberen Elektroden 356 stehen, ohne dass eine Durchkontaktierung die oberen Elektroden mit der oberen Metallschicht verbindet. Zum Beispiel kann das Ausbilden der oberen Metallschicht 341, 342, 3400 enthalten: oberes Abscheiden einer Sperrschicht in der Durchkontaktierung und den Grabenöffnungen, Ausbilden einer Cu-Keimschicht über der Sperrschicht in der Durchkontaktierung und den Grabenöffnungen, und anschließendes Elektroplattieren von Kupfer unter Verwendung der Keimschicht, um die Durchkontaktierung und die Grabenöffnungen auszufüllen. Nachdem die obere Metallschicht gebildet wurde, kann eine chemisch-mechanische Planarisierung (CMP) verwendet werden, um Oberseiten der oberen Metallschicht und der IMD-Schicht 1400 zu planarisieren.
  • Es versteht sich, dass in dieser schriftlichen Beschreibung sowie in den folgenden Ansprüchen die Begriffe „erster“, „zweiter“, „dritter“ usw. lediglich generische Identifikatoren sind, die zur Vereinfachung der Beschreibung verwendet werden, um zwischen verschiedenen Elementen einer Figur oder einer Reihe von Figuren zu unterscheiden. Diese Begriffe implizieren aus sich selbst heraus keine zeitliche Reihenfolge oder strukturelle Nähe für diese Elemente und sollen keine entsprechenden Elemente in anderen veranschaulichten Ausführungsformen und/oder nicht-veranschaulichten Ausführungsformen beschreiben. Zum Beispiel muss „eine erste dielektrische Schicht“, die in Verbindung mit einer ersten Figur beschrieben ist, nicht unbedingt einer „ersten dielektrischen Schicht“ entsprechen, die in Verbindung mit einer zweiten Figur beschrieben ist, und muss nicht unbedingt einer „ersten dielektrischen Schicht“ in einer nicht-veranschaulichten Ausführungsform entsprechen.
  • Einige Ausführungsformen betreffen einen integrierten Schaltkreis, der eine oder mehrere Speicherzellen enthält, die zwischen einer oberen Metall-Interconnect-Schicht und einer unteren Metall-Interconnect-Schicht angeordnet sind. Eine Speicherzelle enthält eine untere Elektrode, die mit der unteren Metall-Interconnect-Schicht gekoppelt ist, eine Datenspeicherschicht, die über der unteren Elektrode angeordnet ist, und eine Verkappungsschicht, die über der Widerstandsumschaltschicht angeordnet ist. Eine obere Elektrode ist über der Verkappungsschicht angeordnet. Eine Oberseite der oberen Elektrode steht in direktem Kontakt mit der oberen Metall-Interconnect-Schicht, ohne dass eine Durchkontaktierung oder ein Kontakt die Oberseite der oberen Elektrode mit der oberen Metall-Interconnect-Schicht koppelt.
  • Andere Ausführungsformen betreffen einen integrierten Schaltkreis (IC). Der IC enthält ein Halbleitersubstrat, das eine Speicherregion und eine Logikregion enthält. Eine Interconnect-Struktur ist über der Speicherregion und der Logikregion angeordnet. Die Interconnect-Struktur enthält mehrere Metall-Interconnect-Schichten, die übereinander und durch ein Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD)-Material voneinander isoliert angeordnet sind. Mehrere Speicherzellen oder MIM-Kondensatoren sind über der Speicherregion angeordnet und sind zwischen einer unteren Metall-Interconnect-Schicht und einer oberen Metall-Interconnect-Schicht neben der unteren Metall-Interconnect-Schicht angeordnet. Eine Speicherzelle oder ein MIM-Kondensator enthält eine untere Elektrode, die mit einem oberen Abschnitt der unteren Metall-Interconnect-Schicht gekoppelt ist. Die Speicherzelle oder der MIM-Kondensator enthält außerdem eine obere Elektrode mit einer planaren Oberseite, die sich durchgängig zwischen Seitenwänden der oberen Elektrode erstreckt und die direkt an eine Unterseite der oberen Metall-Interconnect-Schicht grenzt.
  • Weitere Ausführungsformen betreffen ein Verfahren. In dem Verfahren wird ein Halbleitersubstrat empfangen, die eine Interconnect-Struktur hat, die über dem Substrat angeordnet ist. Eine untere Elektrode und eine obere Elektrode werden über der Interconnect-Struktur über der Speicherregion gebildet. Die untere Elektrode ist mit einer unteren Metallschicht in der Interconnect-Struktur gekoppelt. Die untere und die obere Elektrode sind voneinander durch eine Datenspeicher- oder dielektrische Schicht getrennt. Eine Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD)-Schicht wird über der oberen Elektrode gebildet. Eine Grabenöffnung, die vertikale oder im Wesentlichen vertikale Seitenwände aufweist, wird in der ILD-Schicht gebildet. Die Grabenöffnung legt eine Oberseite der oberen Elektrode frei. Eine obere Metallschicht wird in der Grabenöffnung gebildet. Die obere Metallschicht steht in direktem Kontakt mit der oberen Elektrode.

Claims (12)

  1. Integrierter Schaltkreis, der eine Speicherzelle oder mehrere Speicherzellen (100,100B,302a,302b) enthält, die zwischen einer oberen Metall-Interconnect-Schicht (104,341,342,1600) und einer unteren Metall-Interconnect-Schicht (102,340) angeordnet sind, wobei eine Speicherzelle (100,100B,302a,302b) Folgendes umfasst: eine untere Elektrode (108,354), die mit der unteren Metall-Interconnect-Schicht (102,340) gekoppelt ist; eine Datenspeicherschicht (112,114,358,362), die über der unteren Elektrode (108,354) angeordnet ist; eine Verkappungsschicht (116,364), die über der Datenspeicherschicht (112,114,358,362) angeordnet ist; und eine obere Elektrode (110,356), die über der Verkappungsschicht (116,364) angeordnet ist, wobei eine Oberseite der oberen Elektrode (110,356) in direktem Kontakt mit der oberen Metall-Interconnect-Schicht (104,341,342,1600) steht, ohne dass eine Durchkontaktierung oder ein Kontakt die Oberseite der oberen Elektrode (110,356) mit der oberen Metall-Interconnect-Schicht (104,341,342,1600) koppelt, wobei die obere Elektrode (110,356) eine planare Oberseite hat, die sich durchgängig zwischen Seitenwänden der oberen Elektrode (110,356) erstreckt und die direkt an die obere Metall-Interconnect-Schicht (104,341,342,1600) grenzt, wobei die untere Elektrode (108,354) eine untere Elektrodenbreite (d2) hat und die obere Elektrode (110,356) eine obere Elektrodenbreite (d3) hat, die kleiner ist als die untere Elektrodenbreite (d2), und wobei die Speicherzelle (100,100B,302a,302b) des Weiteren Folgendes umfasst: Seitenwandabstandshalter (122,122a,122b,322), die entlang Seitenwänden der oberen Elektrode (110,356) und entlang Seitenwänden der Verkappungsschicht (116,364) angeordnet sind und Unterseiten aufweisen, die auf einer Oberseite der Datenspeicherschicht (112,114,358,362) ruhen und an äußeren Rändern der Oberseite der Datenspeicherschicht (112,114,358,362) sitzen.
  2. Integrierter Schaltkreis nach Anspruch 1, der des Weiteren Folgendes umfasst: ein konformales Dielektrikum (120,360,1002,2300,2800) entlang äußeren Seitenwänden der Seitenwandabstandshalter (122,122a,122b,322), das sich nach unten entlang äußeren Seitenwänden der Datenspeicherschicht (112,114,358,362) und der unteren Elektrode (108,354) erstreckt.
  3. Integrierter Schaltkreis, der Folgendes umfasst: ein Halbleitersubstrat (306), das eine Speicherregion (502) und eine Logikregion (504) enthält; eine Interconnect-Struktur (304), die über der Speicherregion (502) und der Logikregion (504) angeordnet ist, wobei die Interconnect-Struktur (304) mehrere Metall-Interconnect-Schichten (102,104,340,341,342,1600) enthält, die übereinander und durch ein Zwischenschichtdielektrikum-Material (326,328,330,1400) voneinander isoliert angeordnet sind; und mehrere Speicherzellen (100,100B,302a,302b), die über der Speicherregion (502) und zwischen einer unteren Metall-Interconnect-Schicht (102,340) und einer oberen Metall-Interconnect-Schicht (104,341,342,1600) neben der unteren Metall-Interconnect-Schicht (102,340) angeordnet sind, wobei eine Speicherzelle (100,100B,302a,302b) Folgendes enthält: eine untere Elektrode (108,354), die mit einem oberen Abschnitt der unteren Metall-Interconnect-Schicht (102,340) gekoppelt ist, eine obere Elektrode (110,356) mit einer planaren Oberseite, die sich durchgängig zwischen Seitenwänden der oberen Elektrode (110,356) erstreckt und die direkt an eine Unterseite der oberen Metall-Interconnect-Schicht (104,341,342,1600) grenzt, und eine Datenspeicherschicht (112,114,358,362) und eine Verkappungsschicht (116,364), die aus verschiedenen Materialien bestehen und zwischen der oberen Elektrode (110,356) und der unteren Elektrode (108,354) angeordnet sind, wobei die untere Elektrode (108,354) Seitenwände hat, die um eine erste Distanz (d2) voneinander beabstandet sind, die größer ist als eine zweite Distanz (d3), in der die Seitenwände der oberen Elektrode (110,356) beabstandet sind, und wobei die Speicherzelle (100,100B,302a,302b) des Weiteren Folgendes umfasst: Seitenwandabstandshalter (122,122a,122b,322), die entlang Seitenwänden der oberen Elektrode (110,356) und entlang Seitenwänden der Verkappungsschicht (116,364) angeordnet sind und Unterseiten aufweisen, die auf einer Oberseite der Datenspeicherschicht (112,114,358,362) ruhen und an äußeren Rändern der Oberseite der Datenspeicherschicht (112,114,358,362) sitzen.
  4. Integrierter Schaltkreis nach Anspruch 3, wobei die obere Elektrode (110,356) direkt an eine entsprechende koplanare Fläche der oberen Metall-Interconnect-Schicht (104,341,342,1600) grenzt.
  5. Integrierter Schaltkreis nach Anspruch 3 oder 4, wobei die oberen und unteren Metall-Interconnect-Schichten (102,104,340,341,342,1600) aus Aluminium, Kupfer oder einer Aluminium-Kupfer-Legierung bestehen; und wobei das Zwischenschichtdielektrikum - Material (326,328,330,1400) eine Dielektrizitätskonstante hat, die kleiner ist als die von Siliziumdioxid.
  6. Integrierter Schaltkreis nach einem der Ansprüche 3 bis 5: wobei die obere und die untere Elektrode (108,110,354,356) aus Platin, Aluminium-Kupfer, Titannitrid, Gold, Titan, Tantal, Tantalnitrid, Wolfram, Wolframnitrid oder Kupfer bestehen; und wobei die Datenspeicherschicht (112,114,358,362) aus Nickeloxid (NiO), Titanoxid (TiO), Hafniumoxid (HfO), Zirkonoxid (ZrO), Zinkoxid (ZnO), Wolframoxid (WO3), Aluminiumoxid (Al2O3), Tantaloxid (TaO), Molybdänoxid (MoO) oder Kupferoxid (CuO) besteht.
  7. Verfahren, das Folgendes umfasst: Empfangen eines Halbleitersubstrats (306), das eine Interconnect-Struktur (304) aufweist, die über einer Speicherregion (502) und einer Logikregion (504) des Halbleitersubstrats (306) angeordnet ist; Ausbilden einer unteren Elektrode (108,354) und einer oberen Elektrode (110,356) über der Interconnect-Struktur (304) über der Speicherregion (502), wobei die untere Elektrode (108,354) mit einer unteren Metallschicht (102,340) in der Interconnect-Struktur (304) gekoppelt ist, und wobei die untere und die obere Elektrode (108,354) durch eine Datenspeicherschicht (112,114,358,362) voneinander getrennt sind; Ausbilden einer Verkappungsschicht (116,364) über einer Oberseite der Datenspeicherschicht (112,114,358,362); Ausführen eines ersten Ätzvorgangs mit einer ersten Maske (2100), um selektiv Abschnitte der oberen Elektrode (110,356) und der Verkappungsschicht (116,364) zu entfernen, bis eine Oberseite der Datenspeicherschicht (112,114,358,362) frei liegt; Bilden einer konformalen Abstandshalterschicht (2300), die eine Oberseite und Seitenwände der oberen Elektrode (110,356) entlang Seitenwänden der Verkappungsschicht (116,364) auskleidet und die sich über die Oberseite der Datenspeicherschicht (112,114,358,362) erstreckt; Rückätzen der konformalen dielektrischen Abstandshalterschicht (2300), um Seitenwandabstandshalter (122,122a,122b,322) zu bilden; Ausbilden einer Zwischenschichtdielektrikum-Schicht (326,328,330,1400) über der oberen Elektrode (110,356); Ausbilden einer Grabenöffnung (1500,3300) die vertikale Seitenwände in der Zwischenschichtdielektrikum-Schicht (326,328,330,1400) aufweist und die die Oberseite der oberen Elektrode (110,356) frei legt; und Ausbilden einer oberen Metallschicht (104,341,342,1600) in der Grabenöffnung (1500,3300) die in direktem Kontakt mit der oberen Elektrode (110,356) steht, ohne dass eine Durchkontaktierung die oberen Elektroden (110,356) mit der oberen Metallschicht (104,341,342,1600) verbindet.
  8. Verfahren nach Anspruch 7, das des Weiteren Folgendes umfasst: Ausbilden einer Durchkontaktöffnung (1502,3302), die sich von einer Grabenöffnung (1500,3300) in der Logikregion (504) nach unten erstreckt und eine Oberseite der unteren Metallschicht (102,340) frei legt, wobei die Durchkontaktöffnung (1502,3302) gleichzeitig mit der Grabenöffnung (1500,3300) gefüllt wird.
  9. Verfahren nach Anspruch 7 oder 8, wobei das Ausbilden der unteren Elektrode (108,354) und der oberen Elektrode (110,356) Folgendes umfasst: Ausbilden einer Ätzstoppschicht (118,352) über einer Oberseite einer dielektrischen Schicht (106,328) in der Interconnect-Struktur (304) und über einer Oberseite eines Metallkorpus (102,340) in der Interconnect-Struktur (304), wobei die Oberseite der dielektrischen Schicht (106,328) koplanar mit der Oberseite des Metallkorpus (102,340) ist; Ausbilden einer Öffnung (702,2002) durch die Ätzstoppschicht (118,352), um eine Oberseite des Metallkorpus (102,340) freizulegen; Ausbilden einer unteren Elektrodenschicht (354) über der Ätzstoppschicht (118,352), wobei die untere Elektrodenschicht (354) mit dem Metallkorpus (102,340) gekoppelt ist; Ausbilden einer Datenspeicherschicht (112,114,358,362) über der unteren Elektrodenschicht (354); Ausbilden einer oberen Elektrodenschicht (341,342,1600) über der Verkappungsschicht (116,364).
  10. Verfahren nach Anspruch 9, das des Weiteren Folgendes umfasst: Ausbilden einer konformalen dielektrischen Schicht (120,360,1002,2300,2800) über der strukturierten oberen Elektrode (110,356) und der Verkappungsschicht (116,364); Ausbilden einer unteren Antireflexions-Schicht oder Photoresist-Schicht (1100,2900) über der konformalen dielektrischen Schicht (120,360,1002,2300,2800); und Anwenden eines Ätzprozesses zum Rückätzen der unteren Antireflexions-Schicht oder Photoresist-Schicht (1100,2900), um einen Abschnitt der konformalcn dielektrischen Schicht (120,360,1002,2300,2800) über einer Oberseite der oberen Elektrode (110,356) zu entfernen.
  11. Verfahren nach Anspruch 10, wobei der Ätzprozess einen verbleibenden Abschnitt der unteren Antireflexions-Schicht oder Photoresist-Schicht (1100,2900) entlang Seitenwänden der konformalen dielektrischen Schicht (120,360,1002,2300,2800) hinterlässt.
  12. Verfahren nach Anspruch 11, das des Weiteren Folgendes umfasst: Ausführen eines Ashing-Prozesses, um den verbleibenden Abschnitt der unteren Antireflexions-Schicht oder Photoresist-Schicht (1100,2900) zu entfernen.
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