KR101541056B1 - 합금 전극을 갖는 저항 스위칭 디바이스 및 그 형성 방법 - Google Patents
합금 전극을 갖는 저항 스위칭 디바이스 및 그 형성 방법 Download PDFInfo
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Abstract
본 발명의 실시예에 따르며, 저항 스위칭 디바이스(1)는 하부 전극(115), 하부 전극(115) 위에 배치된 스위칭층(130), 및 스위칭층(130) 위에 배치된 상부 전극(150)을 포함한다. 상부 전극(150)은 메모리 금속과 합금화 원소의 합금을 포함한다. 상부 전극(150)은 메모리 금속의 소스를 제공한다. 메모리 금속은 스위칭층(130)의 상태를 변경하도록 구성된다.
Description
본 출원은 2011 년 9 월 13 일에 출원된 미국 가출원 제61/534,011호에 의거하여 우선권을 주장하고, 그 전문은 참조에 의해 본원에 통합된다.
본 발명은 일반적으로 저항 스위칭 디바이스에 관한 것이고, 보다 구체적으로 합금 전극을 갖는 저항 스위칭 디바이스 및 그 형성 방법에 관한 것이다.
반도체 산업은 저렴한 비용으로 향상된 성능을 제공하기 위해 디바이스 스케일링(scaling)에 의존하고 있다. 플래시 메모리는 현재 시장에서 주류의 비휘발성 메모리이다. 그러나, 플래시 메모리는 메모리 기술의 지속적인 발전에 중대한 위협이 되는 많은 한계를 갖고 있다. 따라서, 업계에서는, 플래시 메모리를 대체하기 위해 대체 메모리를 탐구하고 있다. 향후의 메모리 기술에 대한 후보로는 PMC(programmable metallization cell) 메모리 또는 CBRAM(conductive bridging random access memory) 등의 이온 메모리, 및 금속 산화물계 메모리, PCRAM(phase change RAM) 등의 저항 스위칭 메모리, 및 FeRAM(ferroelectric RAM), MRAM(magnetic storage random access memory)을 포함한다. 이들 메모리를 이머징 메모리(emerging memories)라고도 한다.
상용화되기 위해서는, 이머징 메모리는, 확장성, 성능, 에너지 효율, 온/오프 비율, 동작 온도, CMOS 호환성, 및 신뢰성 등의 하나 이상의 기술적 이점에서 플래시 메모리보다 양호해야 한다. 또한, 이머징 메모리는 비용 우위를 가지거나, 적어도 너무 고가여서는 안 된다. 그러나, 생산 비용은 제조 비용을 현저히 증가시킬 수 있는 공정 수율 등의 많은 요인에 달려있다.
본 발명의 실시예에 따르면, 저항 스위칭 디바이스는, 하부 전극, 하부 전극 위에 배치된 스위칭층, 및 스위칭층 위에 배치된 상부 전극을 포함한다. 상부 전극은 메모리 금속 및 합금화 원소의 합금을 포함한다. 상부 전극은 메모리 금속의 소스를 제공한다. 메모리 금속은 스위칭층의 상태를 변화시키도록 구성된다.
본 발명의 실시예에 따르면, 저항 스위칭 디바이스는, 비활성 전극, 및 비활성 전극에 이격되어 있는 전기 화학적 활성 전극을 포함한다. 전기 화학적 활성 전극은 메모리 금속의 소스를 제공한다. 전기 화학적 활성 전극은 메모리 금속과 합금화 원소의 합금을 포함한다. 스위칭칭은 비활성 전극과 전기 화학적 활성 전극 사이에 배치된다. 메모리 금속은 스위칭층의 상태를 변화시키도록 구성된다.
본 발명의 실시예에 따르면, 저항 스위칭 디바이스를 형성하는 방법은, 기판 위에 하부 전극을 형성하고, 하부 전극 위에 스위칭층을 형성하고, 스위칭층 위에 상부 전극을 형성하는 것을 포함한다. 상부 전극은 메모리 금속의 소스를 제공한다. 상부 전극은 메모리 금속과 합금화 원소의 합금을 포함한다. 메모리 금속은 스위칭층의 상태를 변화시키도록 구성된다.
도 1은 본 발명의 실시예에 따라 반도체 기판 위에 집적된 저항 스위칭 디바이스를 나타내는 도면.
도 2는 도 2a 내지 도 2d를 포함하며, 본 발명의 다른 실시예에 따른 저항 스위칭 디바이스를 나타내고, 도 2a는 단면도를 나타내고, 도 2b 내지 도 2d는 상부 전극층 내의 합금화 소자의 1 차원 프로파일을 나타내는 도면.
도 3은 도 3a 및 도 3b를 포함하며, 본 발명의 다른 실시예에 따라 다양한 입자 모폴로지(morphology)를 갖는 저항 스위칭 디바이스를 나타내는 도면.
도 4는 본 발명의 다른 실시예에 따라 다른 구조적 구성을 갖는 저항 스위칭 디바이스의 단면도.
도 5는 도 5a 내지 도 5d를 포함하며, 본 발명의 실시예에 따라 다양한 제조 단계 중에서의 저항 스위칭 디바이스의 단면도.
도 6은 도 6a 및 도 6b를 포함하며, 본 발명의 다른 실시예에 따라 다양한 제조 단계 중에서의 저항 스위칭 디바이스의 단면도.
도 7은 도 7a 내지 7e를 포함하며, 본 발명의 다른 실시예에 따라 다양한 제조 중에서의 저항 스위칭 디바이스의 단면도.
도 2는 도 2a 내지 도 2d를 포함하며, 본 발명의 다른 실시예에 따른 저항 스위칭 디바이스를 나타내고, 도 2a는 단면도를 나타내고, 도 2b 내지 도 2d는 상부 전극층 내의 합금화 소자의 1 차원 프로파일을 나타내는 도면.
도 3은 도 3a 및 도 3b를 포함하며, 본 발명의 다른 실시예에 따라 다양한 입자 모폴로지(morphology)를 갖는 저항 스위칭 디바이스를 나타내는 도면.
도 4는 본 발명의 다른 실시예에 따라 다른 구조적 구성을 갖는 저항 스위칭 디바이스의 단면도.
도 5는 도 5a 내지 도 5d를 포함하며, 본 발명의 실시예에 따라 다양한 제조 단계 중에서의 저항 스위칭 디바이스의 단면도.
도 6은 도 6a 및 도 6b를 포함하며, 본 발명의 다른 실시예에 따라 다양한 제조 단계 중에서의 저항 스위칭 디바이스의 단면도.
도 7은 도 7a 내지 7e를 포함하며, 본 발명의 다른 실시예에 따라 다양한 제조 중에서의 저항 스위칭 디바이스의 단면도.
본 발명 및 그 이점의 더 완벽한 이해를 위해, 이하 첨부 도면과 함께 다음의 설명을 참조한다.
서로 다른 도면에서 대응하는 숫자 및 기호는, 달리 지시되지 않는 한, 일반적으로 대응하는 부분을 말한다. 도면은 실시예의 관련 양태를 명확하게 나타내기 위해 도시되며, 반드시 축적을 고려하여 도시된 것은 아니다.
이하, 다양한 실시예의 형성 및 이용을 상세하게 논한다. 그러나, 본 발명은 폭 넓은 다양한 상황에서 구현될 수 있는 많은 적용 가능한 발명의 개념을 제공함을 이해해야 한다. 논의되는 실시예는 본 발명을 형성하고 이용하는 몇몇 방식의 예시일뿐이고 본 발명의 범위를 한정하는 것은 아니다.
본 발명의 실시예는 합금 전극을 사용하여 저항 스위칭 메모리의 고속 및 신뢰성 있는 작동을 가능하게 한다. 또한, 바람직하게는, 본 발명의 실시예는 상부 전극의 형성에 관련될 수 있는 수율 문제를 극복한다.
저항 스위칭 디바이스에 대한 본 발명의 구조의 실시예를 도 1을 이용하여 설명한다. 저항 스위칭 디바이스의 추가적인 구조의 실시예를 도 2 내지 도 4를 이용하여 설명한다. 저항 스위칭 디바이스의 제조 방법의 실시예를 도 5 내지 도 7을 이용하여 설명한다.
도 1은 본 발명의 실시예에 따라 반도체 기판 위에 집적된 저항 스위칭 디바이스를 나타내고 있다.
도 1을 참조하면, 저항 스위칭 디바이스(1)가 기판(100) 위에 배치된다. 저항 스위칭 디바이스(1)는 기판(100) 위에 형성된 금속화 레벨 내에 배치된다. 다양한 집적 방식에서, 금속화층 내의 저항 스위칭 디바이스(1)의 위치는 서로 다를 수 있다. 예를 들면, 일 실시예에서, 저항 스위칭 디바이스(1)가 제 1 및 제 2 금속 레벨 위에 형성될 수 있다.
도 1에 나타난 바와 같이, 하나 이상의 실시예에서, 복수의 메탈 라인(metal line)(25) 중 적어도 하나 및 복수의 비아(15) 중 적어도 하나가 기판(100) 위의 제 1 절연층(10) 내에 배치된다.
기판(100)은 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판을 포함할 수 있다. 다양한 실시예에서, 기판(100)은 SiGe, GaN, 또는 다른 반도체 재료를 포함할 수 있다. 하나 이상의 실시예에서, 기판(100)은 임의의 다른 적절한 반도체를 포함할 수 있고, 예를 들면 트랜지스터 또는 다이오드 등의 액세스 디바이스가 제조될 수 있다.
다양한 실시예에서, 저항 스위칭 디바이스(1)는 하부 전극(115), 스위칭층(130), 및 상부 전극층(150)을 포함한다. 하부 전극(115)은 일 실시예에서 제 2 절연층(20) 내에 배치된 복수의 메탈 라인(25) 중의 메탈 라인에 접속될 수 있다. 다양한 실시예에서, 제 2 절연층(20)은 제 1 절연층(10)과 동일한 재료일 수 있거나, 또는 다른 유전체일 수 있다.
다양한 실시예에서, 하부 전극(115)은 비활성 전극일 수 있으며 확산 배리어/접착 증진층으로 둘러싸일 수 있다. 따라서, 하부 전극(115)은 배리어층(110) 및 배리어층(110) 내에 배치된 충전 재료(120)를 포함할 수 있다. 더불어, 배리어층(110) 및 충전 재료(120)는 하부 전극(115)을 형성한다. 일 실시예에서, 텅스텐(W)이 충전 재료(120)로서 사용될 수 있다. 따라서, 텅스텐 플러그가 하부 전극(115)으로서 사용될 수 있다. 다른 실시예에서, 하부 전극(115)은, 백금, 루테늄, 탄탈륨, 질화티탄늄, 질화탄탈륨, 티타늄 텅스텐(TiW), 몰리브덴, 금, 니켈, 코발트, 이리듐, 및 그 조합 및 그러한 종류를 포함할 수 있다. 따라서, 다양한 실시예에서, 충전 재료(120)는 백금, 루테늄, 탄탈륨, 텅스텐, 티타늄 텅스텐(TiW), 몰리브덴, 금, 니켈, 코발트, 이리듐, 및 그 조합 및 그러한 종류를 포함할 수 있다.
배리어층(110)은 복수의 메탈 라인(25) 중의 하부 메탈 라인으로부터 금속 원자의 확산을 방지하도록 설계된다. 또한, 배리어층(110)은 제 3 절연층(30)과의 접착력을 증진함과 함께, 충전 재료(120)로부터 제 3 절연층(30) 내로 금속 원자의 확산을 방지하도록 구성될 수 있다. 일 실시예에서, 배리어층(110)은 복수의 메탈 라인(25) 중의 하부 메탈 라인으로부터의 구리 확산을 방지하도록 질화탄탈륨을 포함할 수 있다. 다른 실시예에서, 배리어층(110)은 질화티타늄을 포함할 수 있다. 다른 실시예에서, 배리어층(110)은 루테늄, 질화텅스텐, 및 반도체 업계에서 배리어로서 사용되는 다른 적절한 재료를 포함할 수 있다.
하부 전극(115)은 일 실시예에서 제 3 절연층(30) 내에 임베드될 수 있다.
하나 이상의 실시예에서, 스위칭층(130)은 도전성 브리지를 형성할 수 있는 이온 도전성 경로를 제공하는 고체 전해질층을 포함할 수 있다. 다양한 실시예에서, 고체 전해질(스위칭층(130))은, 게르마늄계 칼코게나이드 등의 칼코게나이드 재료, 예를 들면 구리 도핑된 GeS2 층을 포함할 수 있다. 다른 실시예에서, 고체 전해질은 은(silver) 도핑된 GeS2를 포함할 수 있다. 다른 실시예에서, 고체 전해질은 구리 도핑된 W03, Cu/Cu2S, Cu/Ta205, Cu/Si02, Ag/ZnxCd1 - xS, Cu/ZnxCd1 -xS, Zn/ZnxCd1 - xS, GeTe, GST, As-S, ZnxCd1 - xS, Ti02, Zr02, Si02를 포함할 수 있다. 일부 실시예에서, 고체 전해질은 복수의 층을 포함할 수 있고, GexSey/SiOx, GexSey/Ta2O5, CuxS/CuxO, CuxS/Si02 및 그 조합 등의 배리어를 포함할 수 있다.
일 실시예에서, 스위칭층(130)은, 금속 도전 상(conducting phase)을 형성하도록, 산소 공공(vacancy) 및 다른 전하 복합체 등의 하전 점 결함(charged point defect)의 형성으로 인해 도전성을 변화시키는 전이 금속 산화물을 포함할 수 있다. 다양한 실시예에서, 스위칭층(130)은 구리 및/또는 은이 도핑된 산화 하프늄, 산화 가돌리늄, 및 그러한 종류의 다른 재료 등의 금속 산화물을 포함할 수 있다. 다른 예에서, 금속 산화물계 스위칭층(130)은 NiOx, TiOx, Al2O3, Ta2O5, CuOx, WOx, CoO, SrZrO3, (Ba, Sr)TiO3, SrTiO3 등의 크롬 도핑된 페로브스카이트 산화물, 구리 도핑된 MoOx, 구리 도핑된 Al2O3, 구리 도핑된 ZrO2, Al 도핑된 ZnO, Pr0.7Ca0.3MnO3를 포함할 수 있다.
저항 스위칭 디바이스는 스위칭층(130) 위에 배치되어 스위칭층(130)에 접촉하는 상부 전극층(150)을 더 포함한다. 예시로서, 상부 전극층(150) 내의 원자 금속(atomic metal) 또는 메모리 금속은 금속 이온으로 변환되고 스위칭층(130) 내로 확산되어 도전성을 갖게 할 수 있다.
상부 전극층(150)은, 다양한 실시예에서 은, 구리, 아연 등의 전기 화학적 활성 금속을 포함할 수 있다. 상부 전극층(150)은 또한 다양한 실시예에서, 질화티타늄 또는 질화탄탈륨(또한 다른 적절한 재료) 등의 캡층을 가질 수 있다.
다양한 실시예에서, 상부 전극층(150)은 결정성 재료 및/또는 비정질 재료를 포함할 수 있다. 예를 들면, 하나 이상의 실시예에서, 상부 전극층(150)은 전기 화학적 활성 금속(메모리 금속)으로 도핑될 수 있는 TaWxSiyBz 또는 TaWxSiyCz를 포함하는 비정질층을 포함할 수 있다.
다양한 실시예에서, 스위칭층(130) 및 상부 전극층(150)은 적절한 레벨간 유전체일 수 있는 제 4 절연층(40) 내에 형성될 수 있다. 제 4 절연층(40)의 예는, 이산화규소, 질화규소, 산질화규소, 및 다른 낮은 k 유전체를 포함할 수 있다. 제 4 절연층(40)은 일부 실시예에서, 이중 층 등의 복수의 층일 수 있다.
하나 이상의 실시예에서, 상부 전극층(150)은 금속 이온의 소스인 상부 전극층(150) 내의 금속의 보다 효율적인 산화를 가능하게 하는 합금을 포함한다. 또한, 상부 전극층(150)은, 전계가 가해질 경우 생성된 금속 이온의 주입을 용이하게 하고, 전계가 반전될 경우 스위칭층(130)으로부터의 금속 이온의 분리를 보다 용이하게 한다.
하나 이상의 실시예에서, 상부 전극층(150)은 메모리 금속과 합금화 원소의 합금인 메모리 금속 합금이다. 메모리 금속은 스위칭층(130) 내에 도전성 경로를 형성하게 되는 확산 금속이다. 하나 이상의 실시예에서, 메모리 금속이 은을 포함한 경우, 합금화 원소는 구리를 포함한다. 다양한 실시예에서, 은 메모리 금속을 갖는 상부 전극층(150)은 루테늄, 티타늄, 인듐, 알루미늄, 니켈, 마그네슘, 게르마늄, 및 그 조합을 더 포함할 수 있다. 다양한 실시예에서, 상부 전극층(150)은 AgCu, AgRu, AgTi, AgAl, AgIn, AgNi, AgMg, AgGe, 및 그 조합을 포함할 수 있다. 다른 실시예에서, 상부 전극층(150)은 CuAg, CuRu, CuTi, CuAl, CuIn, CuNi, CuMg, AgGe, 및 그 조합을 포함할 수 있다.
다양한 실시예에서, 두 개 이상의 합금화 원소가 메모리 금속 합금을 형성하는 데 사용될 수 있다. 다양한 실시예에서, 상부 전극층(150) 내의 합금화 원소의 총 농도는 원자 분률(농도)에서 약 0.1 % 내지 약 80 %에서 변할 수 있다. 일 실시예에서, 상부 전극층(150) 내의 합금화 원소의 총 농도는 원자 분률(농도)에서 약 1 % 내지 약 50 %에서 변할 수 있다. 일 실시예에서, 상부 전극층(150) 내의 합금화 원소의 총 농도는 원자 분률(농도)에서 약 5 % 내지 약 25 %에서 변할 수 있다. 일 실시예에서, 상부 전극층(150)의 합금화 원소의 총 농도는 원자 분률(농도)에서 적어도 약 25 %이다. 일 실시예에서, 상부 전극층(150) 내의 합금화 원소의 총 농도는 적어도 약 5 원자 %(농도)이다.
다양한 실시예에서, 합금화 원소는 또한 스위칭 거동에 영향을 주거나 스위칭 거동을 변화시킬 수 있으며, 예를 들면 합금화 원소는 메모리 금속과 마찬가지로 이온화되어 스위칭층(130) 내에 전달된다. 이러한 경우에, 합금화 원소의 양은 또한 스위칭층(130)과 연관될 수 있다. 따라서, 하나 이상의 실시예에서, 상부 전극층(150) 내의 합금화 원소의 도즈(dose)는 스위칭층(130) 내의 원자의 총 수의 약 1 % 내지 약 50 %일 수 있다. 하나 이상의 실시예에서, 상부 전극층(150) 내의 합금화 원소의 도즈는 스위칭층(130) 내의 원자의 총 수의 약 10 % 내지 약 50 %일 수 있다.
하나 이상의 실시예에서, 상부 전극층(150)에의 합금화 금속의 첨가는 메모리 금속의 내응집성을 향상시킬 수 있기 때문에, 스위칭층(130)과 상부 전극층(150) 사이에 보다 평활한 계면을 제공할 수 있다. 다양한 실시예에서, 금속 합금의 첨가는 스위칭층(130)과 상부 전극층(150) 사이의 계면에서 상부 전극층(150)의 표면 거칠기를 저감시킨다. 하나 이상의 실시예에서, 계면의 표면 거칠기의 제곱평균제곱근(root mean square)은 약 5 ㎚ 미만이다. 하나 이상의 실시예에서, 계면의 표면 거칠기의 제곱평균제곱근은 약 3 ㎚ 미만이다. 하나 이상의 실시예에서, 계면의 표면 거칠기의 제곱평균제곱근은 약 1 ㎚ 내지 약 5 ㎚이다. 하나 이상의 실시예에서, 계면의 표면 거칠기의 제곱평균제곱근은 약 0.3 ㎚ 내지 약 3 ㎚이다.
상부 전극층(150)에의 합금화 금속의 첨가는, 또한 처리 동안에 스위칭층(130) 내로의 메모리 금속의 마이그레이션을 낮추는 "혼합 이온" 효과를 낼 수 있으며, 과포화에 기인한 응집 및 단락을 방지할 수 있는 한편, 디바이스 성능에 악영향을 끼치지 않을 수 있다.
상부 전극층(150)에의 합금화 금속의 첨가는 또한 상부 전극층(150)의 일 함수(work function) 및 이온 주입 효율을 조정하는 데 사용되어, 디바이스의 속도를 제어할 수 있다. 예를 들면, 시간 대 프로그램 데이터는 상부 전극층(150) 내의 합금화 금속의 함유량과 함께 성능 변화를 모니터하는 데 사용될 수 있다. 이러한 합금화를 이용하여, 상부 전극과 하부 전극 사이의 일 함수는 상부 전극층(150) 내의 합금화 금속의 종류 및 농도에 따라 다양하게 변화될 수 있다.
상부 전극층(150)에의 합금화 금속의 첨가는 또한, 향상된 응집 제어로 인해 저항 스위칭 메모리의 스택의 열 안정성을 향상시킬 수 있다. 결과적으로, 저항 스위칭 메모리의 제조성을 향상시킬 수 있다. 예를 들면, 고온의 열적 조건을 포함하는 라인 프로세스의 기존 백엔드는 저항 스위칭 메모리를 열화시키지 않고 상부 전극층(150)을 형성한 후 이용될 수 있다. 또한, 상부 전극층(150)과 스위칭층(130) 사이의 보다 평활한 계면으로 인한 개선이 있을 수 있고, 특히 예를 들면 디바이스에 따라 보다 작은 일 함수의 변화로 인해 변화를 저감할 수 있다.
다양한 실시예에서, 상부 전극층(150) 내에의 합금화 금속의 포함은, 또한 저항 스위칭 메모리 디바이스의 성능 및 신뢰성 응답을 조정할 수 있다. 본 발명의 실시예는 또한 다양한 실시예에서 스위칭층(130) 품질, 두께, 및 모폴로지에서 다른 최적화와 조합될 수 있다. 본 발명의 실시예는 바람직하게는 50 % 정도로 유지 손실(retention loss) 저감을 개선할 수 있다. 또한, 바람직하게는, 내구성은, 또한 상부 전극층(150)의 합금화 및 스위칭층(130) 내의 변화에 의해 조정될 수 있다. 본 발명의 실시예는 제 1 사이클뿐만 아니라 후속 사이클들의 프로그래밍 속도를 조정하는 데 사용될 수 있다.
도 2는 도 2a 내지 도 2d를 포함하며, 본 발명의 다른 실시예에 따라 저항 스위칭 디바이스를 나타내며, 도 2a는 단면도를 나타내고, 도 2b 내지 도 2d는 상부 전극층에서의 합금화 원소의 1 차원 프로파일을 나타낸다.
다시 이전 실시예와 마찬가지로, 상부 전극층(150)은 적어도 다른 금속 합금화 원소와 합금화된다. 그러나 이 실시예에서, 상부 전극층(150) 내의 금속 합금의 농도는 변화될 수 있다. 다양한 실시예에서, 상부 전극층(150)은 루테늄, 티타늄, 인듐, 알루미늄, 니켈, 마그네슘, 및 게르마늄 중 하나 이상으로 도핑되거나 이 중 하나와 합금화될 수 있다.
도 2b의 1 차원 프로파일에서 나타낸 바와 같이, 하나 이상의 실시예에서, 합금화 원소의 농도는 상부 전극층(150)과 스위칭층(130) 사이의 계면에서 최대일 수 있다. 다양한 실시예에서, 이 피크 농도는 분획(fractional) 원자 농도에서 약 10 % 내지 약 90 %까지 변화될 수 있다. 일 실시예에서, 합금화 원소의 농도는, 제 1 커브(C1)에 의해 나타난 바와 같이 변할 수 있으며, 상부 전극층(150)의 약 절반 두께에 대해 연장되는 단차 프로파일을 갖는다. 다른 실시예에서, 합금화 원소의 농도는 제 2 커브(C2)에 의해 나타나는 바와 같이 변할 수 있고, 또한 단차 프로파일을 가지지만 제 1 커브보다 작은 두께에 대해 연장된다. 대조적으로, 다른 실시예에서, 합금화 원소의 농도는 예를 들면 제 3 커브(C3) 및 제 4 커브(C4)에 의해 나타난 바와 같이 연속적으로 변화될 수 있다. 마찬가지로, 일부 실시예에서, 합금화 원소의 농도는 제 5 커브(C5)에서와 같이 선형적으로 변화될 있다.
다른 실시예에서, 도 2c의 1 차원 프로파일에서 나타난 바와 같이, 합금화 원소의 농도는 상부 전극층(150)의 상부 계면에서 최대값을 가질 수 있다. 예를 들면, 제 6 커브(C6)에 의해 나타난 바와 같이, 합금화 원소의 농도가 상부 전극층(150)의 상면으로부터 선형적으로 감소할 수 있다. 다른 실시예에서, 제 7 커브(C7), 제 8 커브(C8), 및 제 9 커브(C9)에 의해 나타난 바와 같이, 합금화 원소에서 2개의 최대값이 있을 수 있다. 이는, 예를 들면 합금화 원소가 도 7c 내지 도 7e에 나타난 상면으로부터 도입될 경우 상부 전극층(150)과 스위칭층(130) 사이의 계면에서 합금화 원소가 분리되는 경향으로 인해, 발생될 수 있다.
다양한 실시예에서, 두 개 이상의 합금화 금속이 상부 전극층(150) 내로 도입될 수 있다. 다양한 실시예에서, 도 1, 도 2a 내지 도 2c에 나타난 바와 같이 다양한 구성에서 서로 다른 종류의 합금화 금속이 도핑될 수 있다. 예를 들면, 일 실시예에서, 제 1 합금화 금속이 제 1 커브(C1)를 갖도록 도핑되는 한편, 제 2 합금화 금속이 제 6 커브(C6)를 갖도록 도핑될 수 있다. 이는, 입경, 결정립계, 입자 배향, 모폴로지 및 응집 특성 등의 상부 전극층(150)의 다양한 특성을 맞춤화하는 데 유리하다.
도 2b 내지 도 2d의 다양한 실시예에 나타난 바와 같이, 합금화 원소의 농도는, 그레이드형 프로파일(graded profile)에서, 상부 전극층(150)의 두께의 약 10 % 내지 약 50 % 내에서 적어도 100배 내지 1000배, 예를 들면 스위칭층(130)과 상부 전극층(150)의 계면으로부터 약 1 ㎚ 내지 약 10㎚ 정도 변할 수 있다.
도 3은 도 3a 및 도 3b를 포함하며, 본 발명의 다른 실시예에 따른 저항 스위칭 디바이스를 나타낸다.
본 발명의 다양한 실시예를 이용하여, 상부 전극층(150)이 결정질 재료를 포함할 경우, 입경, 결정립계, 입자 배향, 모노폴러지 및 응집 특성은, 하나 이상의 합금화 금속의 다양한 양과 함께 상부 전극층(150) 내의 합금화 원소의 종류 및 농도 프로파일을 변화시킴으로써 조작될 수 있다. 합금화 금속 원소의 함유로 인해, 메모리 금속의 응집이 억제될 수 있다. 예를 들면, 합금 금속은 합금 금속의 함유량을 변화시켜 입경을 조절할 수 있다. 얻어지는 입경의 변화는 메모리 금속의 응집 거동을 더 변화시킬 수 있다. 다양한 실시예에서, 입경 및 모폴로지는, 또한 모노폴러지 및 열적 안정성을 개선할 수 있는 온도, 압력, 증착 온도 등의 증착 방법과 조합될 수 있다.
따라서, 도 3a에 나타난 바와 같이, 하나 이상의 실시예에서, 합금화 금속은 상부 전극층(150)의 입경을 줄이는 데 사용될 수 있다. 예를 들면, 일 실시예에서, 그 입자 성장 및/또는 조대화(coarsening)를 저감 또는 방지하는 합금화 금속이 선택된다. 예를 들면, 일 실시예에서, 합금화 금속은 결정립계를 고정하여 보통의 입자 성장을 줄일 수 있다.
도 3a에 나타난 바와 같이, 상부 전극층(150)은, 스위칭층(130)의 계면과 교차하는 다수의 결정립계를 포함할 수 있다. 결정립계 확산이 입자를 통한 확산보다 훨씬 빠르기 때문에(예를 들면, 적어도 1000 배), 보다 작은 입경이 바람직하게 작동 속도를 증가시킬 수 있다. 결과적으로, 상부 전극층(150) 내의 결정립계의 대부분은, 메모리 금속 이온의 빠른 마이그레이션으로 인해, 저항 스위칭 디바이스의 성능을 향상시킬 수 있다. 또한, 보다 작은 입경은 또한 바람직하게 임의적 변동을 저감할 수 있다. 다양한 실시예에서, 상부 전극층(150)과 스위칭층(130) 사이의 계면을 따른 입경(dg)은 임계 치수(CD)보다 적어도 10 배 작다. 하나 이상의 실시예에서, 상부 전극층(150)과 스위칭층(130) 사이의 계면을 따른 입경(dg)은 임계 치수(CD)보다 적어도 수백 배 작다. 하나 이상의 실시예에서, 상부 전극층(150)과 스위칭층(130) 사이의 계면을 따른 입경(dg)은 임계 치수(CD)보다 약 100 내지 약 1000 배 작다. 하나 이상의 실시예에서, 상부 전극층(150)과 스위칭층(130) 사이의 계면을 따른 입경(dg)은 약 0.5㎚ 내지 약 5㎚이며, 다른 실시예에서는 약 1㎚ 내지 약 10㎚이다.
도 3b는 상부 전극층(150) 내에 주상(columnar) 입자를 갖는 다른 실시예를 나타낸다. 다른 실시예에서, 금속 합금은 주상 입자를 생성하는 데 사용될 수 있다. 주상 입자는, 메모리 금속의 응집을 제어하거나 회피하고 상부 전극층(150)과 스위칭층(130) 사이의 계면을 따라 일 함수의 변화를 최소화하는 데 유리할 수 있다.
도 4는 본 발명의 실시예에 따라 다른 구조의 구성을 갖는 저항 스위칭 디바이스의 단면도를 나타낸다.
도 1 내지 도 3에서 상술한 저항 디바이스는 다른 구조의 비율로 형성될 수 있다. 예를 들면, 도 4는, 스위칭층(130)의 풋 프린트(또는 적어도 하나의 임계 치수)가 상부 전극층(150)의 풋 프린트보다 작은 하나의 가능한 구조를 나타낸다. 따라서, 스위칭층(130)은 제 4 절연층(40) 내에 배치될 수 있는 한편, 상부 전극층(150)은 별개의 제 5 절연층(50) 내에 배치될 수 있다.
도 5는 도 5a 내지 도 5d를 포함하며, 본 발명의 실시예에 따른 다양한 제조 단계 중에서 저항 스위칭 디바이스의 단면도를 나타낸다.
도 5a를 참조하면, 기판(100)은 기존 처리를 이용하여 처리된다. 예를 들면, 활성 영역이 기판(100) 내에 형성될 수 있다. 활성 영역은 트랜지스터, 다이오드 및 다른 디바이스 등의 디바이스 영역을 포함할 수 있다. 활성 영역을 형성한 후, 금속화층이 기판(100) 위에 형성된다. 예를 들면, 도 5a에 나타난 바와 같이, 복수의 비아(15) 및 복수의 메탈 라인(25)이 형성될 수 있다.
다양한 실시예에서, 하부 전극이 제 3 유전체층(30) 내에 형성될 수 있으며, 하나의 경우에 질화규소, 산화규소 등을 포함할 수 있으며 약 10㎚ 내지 약 1000㎚, 및 약 30㎚ 내지 약 50㎚일 수 있다. 하나 이상의 실시예에서, 제 3 유전체층(30)은 화학 기상 증착 프로세스 또는 플라즈마 강화 화학 기상 증착 프로세스를 사용하여 증착될 수 있다. 제 3 유전체층(30)은 또한 물리 기상 증착(PVD)을 사용하여 증착될 수 있지만, 다른 실시예에서 다른 증착 기술이 사용될 수 있다. 도 5a에 나타난 바와 같이, 개구부(31)가 기판(100) 위에 형성된 제 3 절연층 내에 형성된다.
도 5b를 참조하면, 배리어층(110)은 개구부(31) 내에 증착된다. 다양한 실시예에서, 배리어층(110)은 스퍼터링, 물리 기상 증착, 화학 기상 증착 등의 기상 증착 및 다른 적절한 프로세스를 이용하여 증착될 수 있다. 배리어층(110)은, 질화티타늄, 질화탄탈륨 등과 같은 확산 방지 재료이기도 한 불활성 물질을 포함할 수 있다.
다음으로, 충전 재료(120)가 개구부(31) 내에 증착된다. 충전 재료(120)는 다양한 실시예에서 다수의 프로세스를 이용하여 증착될 수 있다. 예를 들면, 배리어층(110)과의 양호한 접착력을 보장하기 위해, 물리 기상 증착(PVD) 프로세스를 이용하여 충전 재료(120)의 박층(thin layer)이 우선 증착될 수 있다. 다음으로, 화학 기상 증착 프로세스가 개구부(31)를 충전 재료(120)로 충전하는 데 사용될 수 있다. 충전 재료(120)는 일 실시예에서 텅스텐 등의 불활성 재료를 포함할 수 있다. 충전 재료(120)는 필요에 따라 평탄화될 수 있으며 제 3 절연층(30)의 상면 위에 일부 남아있는 배리어층(110)은 예를 들면 웨트 에칭을 이용하여 제거된다.
도 5c를 참조하면, 제 4 절연층(40)이 제 3 절연층(30) 위에 증착된다. 제 4 절연층(40)은, 스위칭층(130)을 위한 개구부를 형성하도록 패터닝되어, 스위칭층(130)이 개구부 내에 증착될 수 있다. 다양한 실시예에서, 스위칭층(130)은 RF(radio frequency) PVD 프로세스에 의해 증착되는 GeS2로 이루어진 박막 및 DC PVD 프로세스에 의해 증착되는 구리 또는 은으로 이루어진 박층을 포함할 수 있다. 이 은층은 후속해서 광 확산 프로세스를 이용하여 GeS2막 내로 용해되어, 구리 또는 은 도핑된 GeS2층을 형성한다.
다른 실시예에서, 스위칭층(130)은, 예를 들면 WO3, Cu/Cu2S, Cu/Ta2O5, Cu/SiO2, Ag/ZnxCd1 - xS, Cu/ZnxCd1 - xS, Zn/ZnxCd1 - xS, GeTe, GST, As-S, ZnxCd1 - xS, TiO2, ZrO2, SiO2을 형성하는 증착 프로세스를 이용하여 형성될 수 있다. 일부 실시예에서, 복수의 층이, 예를 들면 GexSey/SiOx, GexSey/Ta2O5, CuxS/CuxO, CuxS/SiO2를 포함하는 스택을 형성하는 원자층 증착 프로세스를 이용하여 증착될 수 있다. 추가적인 실시예에서, NiOx, TiOx, Al2O3, Ta2O5, CuOx, WOx, CoO, Gd2O3, HfO2, SrZrO3, (Ba, Sr)TiO3, SrTiO3 등의 크롬 도핑된 페브로스카이스트 산화물, 구리 도핑된 MoOx, 구리 도핑된 Al2O3, 구리 도핑된 ZrO2, Al 도핑된 ZnO, Pr0 .7Ca0 .3MnO3으로 이루어진 하나 이상의 층이 증착될 수 있다.
다음으로 도 5d를 참조하면, 메모리 금속 및 적어도 하나의 금속 합금 원소를 포함하는 상부 전극층(150)이 스위칭층(130) 위에 형성된다. 하나 이상의 실시예에서, 상부 전극층(150)은, 예를 들면 도 2에 대해 설명한 바와 같이 그레이드형 프로파일을 갖는 합금으로서 형성될 수 있다. 그러나, 일부 실시예에서, 상부 전극층(150)은 예를 들면, 도 1에 대해 설명한 바와 같이, 어떠한 그레이드화 없이도 형성될 수 있다.
다양한 실시예에서, 상부 전극층(150)은 구리, 은, 아연 등과 같은 전기 화학적 활성 금속(메모리 금속)의 증착에 의해 형성된다. 다양한 실시예에서, 상부 전극층(150)은 루테늄, 티타늄, 인듐, 알루미늄, 니켈, 마그네슘, 및 게르마늄으로 이루어진 군에서의 적어도 하나의 금속 합금화 원소를 포함한다. 상부 전극층(150)의 증착 중에, 증착 챔버 내의 프로세스 조건은, 증착 상부 전극층(150) 내에 포함되는 합금 금속의 양을 변화시키도록 변화될 수 있다. 예를 들면, 합금 금속의 양은 일 실시예의 소정의 프로세스에 의거하여 변화될 수 있다. 또는, 다른 실시예에서, 증착 챔버 내의 프로세스 조건은 증착 챔버의 인라인 모니터링 및/또는 증착 재료에 의거하여 동적으로 변화될 수 있다.
상부 전극층(150)의 형성의 추가적인 실시예를 도 6 및 도 7을 이용하여 설명한다.
도 6은 도 6a 및 도 6b를 포함하며, 본 발명의 다른 실시예에 따라 제조의 다양한 단계 중에 저항 스위칭 디바이스의 단면도를 나타낸다.
이 실시예는 도 5a 및 도 5b에 대해 앞선 실시예에서 설명한 바와 같이 진행될 수 있다. 앞선 실시예서와 같이 패턴층을 별개로 형성하는 대신, 이 실시예에서, 스위칭층(130) 및 상부 전극층(150)은 서브트랙티브 에칭 프로세스를 이용하여 순차적으로 증착 및 패터닝될 수 있다.
도 6a에 나타난 바와 같이, 스위칭층(130) 및 상부 전극층(150)은 블랭킷층(blanket layer)(패턴이 형성되어 있지 않음)으로서 형성될 수 있다. 도 6b를 참조하면, 스위칭층(130) 및 상부 전극층(150)이 패터닝된다. 일 실시예에서, 스위칭층(130) 및 상부 전극층(150)은 단일 에칭 프로세스를 이용하여 패터닝될 수 있다. 또는, 다른 실시예에서, 에칭 프로세스 및/또는 화학적 성질은 하나 이상의 층에 대해 변경될 수 있다.
제 4 절연층(40)은 패터닝된 스위칭층(130) 및 패터닝된 상부 전극층(150) 위에 증착되어, 도 5d에 나타난 구조를 형성할 수 있다.
도 7은 도 7a 내지 7e를 포함하며, 본 발명의 다른 실시예에 따라 제조 중의 저항 스위칭 디바이스의 단면도를 나타낸다.
도 7a를 참조하면, 금속 합금을 포함하는 제 1 층(141)이 스위칭층(130) 위에 증착된다. 제 1 층(141)은 다양한 실시예에서, 약 1 ㎚ 내지 약 50 ㎚의 두께를 포함할 수 있다. 다음으로, 메모리 금속을 포함하는 제 2 층(142)은 제 1 층(141) 위에 증착된다. 후속으로, 어닐링 프로세스 등의 열적 프로세스가 행해질 수 있다. 열적 프로세스는 일부 실시예에서 기판(100) 위에 다른 층의 제조 중에서 공통인 프로세스 단계일 수 있다. 열적 프로세스는 제 1 층(141) 및 제 2 층(142)의 재배향 또는 혼합을 일으켜, 예를 들면 도 5d 또는 도 6b(또한 도 1 내지 도 4)에 나타난 상부 전극층(150)을 형성할 수 있다. 혼합 프로세스는 일부 실시예에서 제 1 층(141)을 완전히 용해시키지 않고 제 1 층(141)을 제 2 층(142)과 부분적으로 혼합할 수 있다. 다른 실시예에서, 제 1 층(141)과 제 2 층(142) 사이의 혼합의 일부는 번인(burn-in) 동작 중에서와 같이 소비자 이용에 앞서 행해질 수 있다.
도 7b는 제 1 층(141)이 제 4 절연층(40)을 따라 라이너(liner)로서 형성되는 다른 실시예를 나타낸다. 제 2 층(142)은 제 1 층(141) 위에 증착되어, 상부 전극층(150)을 형성한다. 다양한 실시예에서, 상술한 바와 같이 열 처리가 이어질 수 있다.
도 7c는 상부 전극층(150)을 형성하는 추가적인 실시예를 나타낸다. 도 7a 및 도 7b에 나타난 실시예에서, 금속 합금의 농도는 도 2b에 나타난 바와 같이 스위칭층(130)에 가까운 최대값을 갖는다. 이에 반해, 이 실시예에서, 금속 합금을 포함하는 제 1 층(141)은 메모리 금속을 포함하는 제 2 층(142) 위에 증착된다. 이 실시예는, 예를 들면 도 2c에 나타난 바와 같이 상면에서 두 개의 최대값을 포함하는 최대 농도를 갖는 금속 합금을 형성할 수 있다. 도 7a에 대해 상술한 바와 같이, 제 1 층(141)을 형성한 후에 열적 프로세스를 이용하여 상부 전극층(150)을 완성할 수 있다. 또한, 일부 실시예에서, 제 1 층(141)이 열 처리를 행한 후 제거되는 것, 즉 상부 전극층(150)을 형성한 후에, 일부 잔존하는 반응되지 않은 제 1 층(141)이 제거될 수 있다. 이것은 상부 전극층(150) 내의 금속 합금의 양을 제어하는 데 이용될 수 있다.
도 7d는, 이온 주입을 이용하여 금속 합금(151)이 도입된 상부 전극층(150)을 형성하는 추가적인 실시예를 나타낸다. 이 실시예에서, 제 2 층(142)은 스위칭층(130) 위에 직접 증착된다. 다음으로, 주입 프로세스를 이용하여 금속 합금(151)이 제 2 층(142)에 도입될 수 있다. 다양한 실시예에서, 제 2 층(142) 내의 금속 합금(151)의 주입 도즈는 스위칭층 내의 총 원자의 도즈의 약 0.1 내지 약 0.5일 수 있다. 또한, 다양한 실시예에서, 금속 합금(151)을 도입하는 다른 종류가, 예를 들면 플라즈마 프로세스를 이용하여 사용될 수 있다.
메모리 금속을 포함하는 제 2 층(142) 내에 금속 합금(151)을 주입한 후, 열적 프로세스를 이용하여, 이전 실시예에서 설명한 바와 같이 상부 전극층(150)을 형성할 수 있다. 도 7e에 나타난 추가적인 실시예에서, 금속 합금(151) 또는 추가적인 불활성 불순물(152)을 이용하여 제 2 층(142)을 비정질화함으로써, 비정질층(153)을 형성할 수 있다. 예를 들면, 제 2 층(142)의 입자는 제 2 층(142)의 증착 중에 특정 모폴로지를 취할 수 있다. 이어서, 비정질화 프로세스는 제 2 층(142)을 비정질하는 데 사용될 수 있다. 다음으로, 비정질층(153)을 재결정화한다. 재결정화가 서로 다른 열적 프로세스를 이용하여 및/또는 금속 합금(151)의 존재 시에 행해지므로, 재결정화 프로세스는 증착된 모폴로지와는 다른 모폴로지를 형성해서, 재결정화 거동뿐만 아니라 후속 입자 성장 모두를 변경할 수 있다. 다양한 실시예에서, 금속 합금(151) 및/또는 추가적인 불순물의 도즈 및 에너지를 변경하여 제 2 층(142)을 비정질화할 수 있다. 일 실시예에서, 제 2 층(142)을 완전히 비정질화하도록 비정질화가 선택될 수 있다.
본 발명을 예시적인 실시예를 참조하여 설명했지만, 이 설명이 제한적인 의미로 해석되는 것을 의도하고 있지는 아니다. 예시적인 실시예의 다양한 수정 및 조합뿐만 아니라 본 발명의 다른 실시예는 설명을 참조하면 당업자에게 명백할 것이다. 예시로서, 도 1 내지 도 7에 기재된 실시예는 추가적인 실시예에서 서로 조합될 수 있다. 따라서, 첨부된 특허청구범위는 그러한 모든 수정 또는 실시예들을 포함하는 것을 의도하고 있다.
본 발명 및 그 이점을 상세히 설명했지만, 다양한 변경, 대체 및 수정이 첨부된 특허청구범위에 의해 정의되는 본 발명의 정신 및 범위에서 벗어나지 않고 본원에서 이루어질 수 있음을 이해해야 한다. 예를 들면, 본원에서 설명되는 많은 기능, 특징, 프로세스, 및 재료가 본 발명의 범주 내에 있으면서 변화될 수 있음을 당업자는 쉽게 이해할 것이다.
또한, 본 출원의 범위는 명세서에서 설명되는 프로세스, 기계, 제조, 재료의 조성, 수단, 방법 및 단계의 특정 실시예에 한정되는 것은 아니다. 본 발명의 개시로부터, 본원에서 설명되는 대응하는 실시예와 실질적으로 동일한 기능을 행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하는 또는 이후 개발될 프로세스, 기계, 제조, 재료의 조성, 수단, 방법, 또는 단계가 본 발명에 따라 이용될 수 있음을 당업자는 쉽게 이해할 것이다. 따라서, 첨부된 특허청구범위는 해당 범주 내에서 이러한 프로세스, 기계, 제조, 재료의 조성, 수단, 방법, 또는 단계를 포함하는 것을 의도하고 있다.
Claims (33)
- 하부 전극,
상기 하부 전극 위에 배치되며 메모리 금속을 포함하는 스위칭층, 및
상기 스위칭층 위에 배치된 상부 전극으로서, 상기 메모리 금속과 합금화 원소(alloying element)의 합금을 포함하며 상기 스위칭층 내의 메모리 금속의 소스를 제공하고, 상기 메모리 금속이 상기 스위칭층의 상태를 변화시키도록 구성되는 상기 상부 전극을 포함하고,
상기 합금화 원소는 상기 상부 전극 내에 그레이드형 프로파일(graded profile)을 갖는 저항 스위칭 디바이스. - 제 1 항에 있어서,
상기 합금화 원소는 구리를 포함하고, 상기 메모리 금속은 은(silver)을 포함하는 저항 스위칭 디바이스. - 제 1 항에 있어서,
상기 합금화 원소는 인듐, 알루미늄, 니켈, 및 마그네슘으로 이루어진 군으로부터 선택되는 원소를 포함하는 저항 스위칭 디바이스. - 제 1 항에 있어서,
상기 상부 전극에서 상기 메모리 금속에 대한 상기 합금화 원소의 원자 비율은 5 원자 % 내지 50 원자 %인 저항 스위칭 디바이스. - 제 1 항에 있어서,
상기 상부 전극 내의 상기 합금화 원소의 총 원자 수는 상기 스위칭층 내의 총 원자 수의 10 % 내지 50 %인 저항 스위칭 디바이스. - 삭제
- 제 1 항에 있어서,
상기 합금화 원소는 상기 스위칭층과 상기 상부 전극 사이의 계면 부근에서 피크 농도를 갖는 저항 스위칭 디바이스. - 제 1 항에 있어서,
상기 합금화 원소는 상기 상부 전극의 상면에서 피크 농도를 갖고, 상기 상면은 상기 스위칭층과 상기 상부 전극 사이의 계면에서의 하면에 반대 측인 저항 스위칭 디바이스. - 제 1 항에 있어서,
상기 스위칭층과 상기 상부 전극 사이의 계면은 5㎚보다 작은 표면 거칠기를 갖는 저항 스위칭 디바이스. - 제 1 항에 있어서,
상기 상부 전극은 상기 스위칭층과 상기 상부 전극 사이의 계면을 따른 길이를 갖고, 상기 상부 전극은 상기 계면을 따라 평균 직경을 갖는 복수의 입자(grain)를 포함하는 저항 스위칭 디바이스. - 제 1 항에 있어서,
상부 전극은 비정질 재료를 포함하는 저항 스위칭 디바이스. - 제 1 항에 있어서,
도전성 브리징(bridging) 랜덤 액세스 메모리를 포함하는 저항 스위칭 디바이스. - 제 1 항에 있어서,
금속 산화물 메모리를 포함하는 저항 스위칭 디바이스. - 비활성 전극,
상기 비활성 전극에 이격되어 있는 전기 화학적 활성 전극으로서, 전기 화학적 활성 메모리 금속의 소스를 제공하고, 상기 메모리 금속과 합금화 원소의 합금을 포함하는 상기 전기 화학적 활성 전극, 및
상기 메모리 금속을 포함하며, 상기 비활성 전극과 상기 전기 화화적 활성 전극 사이에 배치되는 스위칭층으로서, 상기 메모리 금속이 상기 스위칭층의 상태를 변화시키도록 구성되고,
상기 합금화 원소는 상기 전기 화학적 활성 전극 내에 그레이드형 프로파일을 갖는 저항 스위칭 디바이스. - 제 14 항에 있어서,
상기 메모리 금속은 은을 포함하고, 상기 합금화 원소는 구리를 포함하는 저항 스위칭 디바이스. - 제 15 항에 있어서,
상기 전기 화학적 활성 전극에서 상기 메모리 금속에 대한 상기 합금화 원소의 원자 비율은 5 원자 % 내지 50 원자 %인 저항 스위칭 디바이스. - 삭제
- 제 15 항에 있어서,
상기 합금화 원소는 상기 스위칭층과 상기 전기 화학적 활성 전극 사이의 계면 부근에서 최대 농도를 갖는 저항 스위칭 디바이스. - 제 15 항에 있어서,
상기 합금화 원소는 상기 전기 화학적 활성 전극의 상면에서 최대 농도를 갖고, 상기 상면은 상기 스위칭층과 상기 전기 화학적 활성 전극 사이의 계면에서의 하면에 반대 측인 저항 스위칭 디바이스. - 제 15 항에 있어서,
상기 스위칭층과 상기 전기 화학적 활성 전극 사이의 계면은 0.3㎚ 내지 3㎚의 표면 거칠기를 갖는 저항 스위칭 디바이스. - 제 15 항에 있어서,
상기 전기 화학적 활성 전극은 상기 스위칭층과 상기 전기 화학적 활성 전극 사이의 계면을 따른 길이를 갖고, 상기 전기 화학적 활성 전극은 상기 계면을 따라 평균 직경을 갖는 복수의 입자를 포함하고, 상기 전기 화학적 활성 전극의 길이는 상기 평균 직경에 적어도 10배인 저항 스위칭 디바이스. - 제 14 항에 있어서,
상기 합금화 원소는 루테늄, 티타늄, 인듐, 알루미늄, 니켈, 마그네슘, 및 게르마늄으로 이루어진 군으로부터의 원소를 포함하는 저항 스위칭 디바이스. - 제 14 항에 있어서,
도전성 브리징 랜덤 액세스 메모리를 포함하는 저항 스위칭 디바이스. - 제 14 항에 있어서,
금속 산화물 메모리를 포함하는 저항 스위칭 디바이스. - 기판 위에 하부 전극을 형성하는 단계,
상기 하부 전극 위에 메모리 금속을 포함하는 스위칭층을 형성하는 단계, 및
상기 스위칭층 위에 상부 전극을 형성하는 단계로서, 상기 상부 전극은 상기 메모리 금속의 소스를 제공하며 상기 메모리 금속과 합금화 원소의 합금을 포함하며, 상기 메모리 금속은 상기 스위칭층의 상태를 변화시키도록 구성되는 상기 상부 전극을 형성하는 단계를 포함하고,
상기 상부 전극을 형성하는 단계는, 상기 상부 전극 내에 합금화 금속의 그레이드형 프로파일을 형성하는 단계를 포함하는 저항 스위칭 디바이스의 형성 방법. - 제 25 항에 있어서,
상기 상부 전극을 형성하는 단계는,
상기 합금화 원소를 포함하는 제 1 층을 증착하는 단계,
상기 제 1 층 위에 상기 메모리 금속을 포함하는 제 2 층을 증착하는 단계, 및
상기 기판을 어닐링(annealing)하는 단계를 포함하는 저항 스위칭 디바이스의 형성 방법. - 제 25 항에 있어서,
상기 상부 전극을 형성하는 단계는,
기판 위에 상기 메모리 금속을 포함하는 제 1 층을 증착하는 단계,
상기 제 1 층 위에 상기 합금화 원소를 포함하는 제 2 층을 증착하는 단계, 및
상기 기판을 어닐링하는 단계를 포함하는 저항 스위칭 디바이스의 형성 방법. - 제 25 항에 있어서,
상기 상부 전극을 형성하는 단계는,
기판 위에 상기 메모리 금속을 포함하는 제 1 층을 증착하는 단계, 및
상기 제 1 층 내에 상기 합금화 원소의 원자를 도입하는 단계를 포함하는 저항 스위칭 디바이스의 형성 방법. - 제 28 항에 있어서,
상기 합금화 원소의 원자를 도입하는 단계는 주입 프로세스를 이용하는 단계를 포함하는 저항 스위칭 디바이스의 형성 방법. - 제 28 항에 있어서,
상기 상부 전극을 형성하는 단계는,
기판 위에 상기 메모리 금속을 포함하는 제 1 층을 증착하는 단계,
상기 제 1 층을 비정질화하는 단계, 및
상기 비정질화된 제 1 층을 재결정화하는 단계를 포함하는 저항 스위칭 디바이스의 형성 방법. - 제 28 항에 있어서,
상기 상부 전극을 형성하는 단계는, 상기 상부 전극 내의 합금화 금속의 농도를 변화시키도록 인시투(in situ) 증착 프로세스를 이용하는 단계를 포함하는 저항 스위칭 디바이스의 형성 방법. - 삭제
- 제 1 항에 있어서,
상기 합금화 원소는 루테늄, 티타늄, 및 게르마늄으로 이루어진 군으로부터 선택되는 원소를 포함하는 저항 스위칭 디바이스.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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