JP2023070990A - 半導体発光素子、発光モジュール、及び発光モジュールの製造方法 - Google Patents

半導体発光素子、発光モジュール、及び発光モジュールの製造方法 Download PDF

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Abstract

【課題】電気抵抗が低減された電極を備える半導体発光素子などを提供する。【解決手段】半導体発光素子１０は、半導体積層体１０Ｓと、半導体積層体１０Ｓの上方に配置されるコンタクト電極４０と、コンタクト電極４０の上方に配置され、Ａｕを含むパッド層５０とを備え、パッド層５０は、パッド層５０とコンタクト電極４０とが接する領域の上方に配置される第一層５１ａと、第一層５１ａの上方に配置され、第一層５１ａと接する第二層５１ｂとを有し、コンタクト電極４０の主面に平行な方向において、第二層５１ｂにおけるＡｕの平均粒径は、第一層５１ａにおけるＡｕの平均粒径より大きい。【選択図】図１

Description

本開示は、半導体発光素子、発光モジュール、及び発光モジュールの製造方法に関する。
従来、半導体レーザ素子などの半導体発光素子が知られている。このような半導体発光素子において、高効率化、及び発熱抑制が求められている。例えば、特許文献１に記載された半導体レーザ素子では、Ｐ側電極上に配置されるパッド電極において、導電性が良好なＡｕが用いられている。これにより、特許文献１に記載された半導体レーザ素子においては、高効率化、及び発熱抑制を実現しようとしている。
国際公開第２０２０／１１０７８３号
しかしながら、特許文献１に記載された半導体レーザ素子のように、パッド電極においてＡｕを用いる場合にも、半導体レーザ素子の電気抵抗には改善の余地がある。例えば、特許文献１に記載された半導体レーザ素子のように、パッド電極と、サブマウントとをＡｕＳｎ半田を用いて接合する場合、Ｓｎがパッド電極を介してＰ側電極にまで拡散し、半導体層とＰ側電極との間のコンタクト抵抗を増大させるおそれがある。
本開示は、このような課題を解決するものであり、電気抵抗が低減された電極を備える半導体発光素子などを提供することを目的とする。
上記課題を解決するために、本開示に係る窒化物半導体発光素子の一態様は、半導体積層体と、前記半導体積層体の上方に配置されるコンタクト電極と、前記コンタクト電極の上方に配置され、Ａｕを含むパッド層とを備え、前記パッド層は、前記パッド層と前記コンタクト電極とが接する領域の上方に配置される第一層と、前記第一層の上方に配置され、前記第一層と接する第二層とを有し、前記コンタクト電極の主面に平行な方向において、前記第二層におけるＡｕの平均粒径は、前記第一層におけるＡｕの平均粒径より大きい。
本開示に係る発光モジュールの一態様は、半導体発光素子と、前記半導体発光素子が接合される基台とを備え、前記半導体発光素子は、半導体積層体と、前記半導体積層体と前記基台との間に配置されるコンタクト電極と、前記コンタクト電極と前記基台とに接合され、ＡｕＳｎを含む接合層とを備え、前記接合層は、前記接合層と前記コンタクト電極とが接する領域と対向する位置に配置される第一接合領域を有し、前記第一接合領域のうち、前記第一接合領域の厚さ方向の中央より前記コンタクト電極に近い領域におけるＳｎの平均含有量は、前記第一接合領域のうち前記中央より前記コンタクト電極から遠い領域におけるＳｎの平均含有量より少ない。
本開示に係る発光モジュールの製造方法の一態様は、半導体発光素子及び基台を準備する準備工程と、ＡｕＳｎを含む接合材を用いて、前記基台に前記半導体発光素子を接合する接合工程とを含み、前記半導体発光素子は、半導体積層体と、前記半導体積層体の上方に配置されるコンタクト電極と、前記コンタクト電極と電気的に接続され、前記コンタクト電極の上方に配置される、Ａｕを含むパッド層とを備え、前記パッド層は、前記パッド層と前記コンタクト電極とが接する領域の上方に配置される第一層と、前記第一層の上方に配置され、前記第一層と接する第二層とを含み、前記第二層におけるＡｕの結晶粒の形状は、柱状であり、前記コンタクト電極の主面に平行な方向において、前記第二層の平均粒径は、前記第一層の平均粒径より大きく、前記接合工程において、前記接合材は、前記基台と、前記パッド層とを接合する。
本開示によれば、電気抵抗が低減された電極を備える半導体発光素子などを提供できる。
図１は、実施の形態１に係る半導体発光素子の全体構成を示す模式的な平面図である。 図２は、実施の形態１に係る半導体発光素子の全体構成を示す模式的な断面図である。 図３は、実施の形態１に係るコンタクト領域の結晶粒の形状を示す透過電子顕微鏡（ＴＥＭ）写真である。 図４は、実施の形態１に係るコンタクト領域の結晶粒の形状を示す図である。 図５は、実施の形態１に係る半導体発光素子の電流供給態様の一例を示す図である。 図６は、比較例の半導体発光素子のパッド層における電流の経路の概要を示す図である。 図７は、実施の形態１に係るパッド層における電流の経路の概要を示す図である。 図８は、平均粒径の測定方法を説明するための図である。 図９は、実施の形態１に係る半導体発光素子の製造方法の第一工程を示す断面図である。 図１０は、実施の形態１に係る半導体発光素子の製造方法の第二工程を示す断面図である。 図１１は、実施の形態１に係る半導体発光素子の製造方法の第三工程を示す断面図である。 図１２は、実施の形態１に係る半導体発光素子の製造方法の第四工程を示す断面図である。 図１３は、実施の形態１に係る半導体発光素子の製造方法の第五工程を示す断面図である。 図１４は、実施の形態１に係る半導体発光素子の製造方法の第六工程を示す断面図である。 図１５は、実施の形態１に係る半導体発光素子の製造方法の第七工程を示す断面図である。 図１６は、実施の形態１に係る半導体発光素子の製造方法の第八工程を示す断面図である。 図１７は、実施の形態２に係る発光モジュールの全体構成を示す模式的な断面図である。 図１８は、実施の形態２に係る発光モジュールの製造方法の流れを示すフローチャートである。 図１９は、実施の形態２に係る発光モジュールの準備工程を説明する模式的な断面図である。 図２０は、実施の形態２に係る第一接合領域の厚さ方向に沿った直線上でのＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析で得られたＳｎ強度の分布を示すグラフである。 図２１は、実施の形態２に係る第二接合領域の厚さ方向に沿った直線上でのＥＤＸ分析で得られたＳｎ強度の分布を示すグラフである。 図２２は、実施の形態２に係る第一接合領域の厚さ方向に沿った領域でのＥＤＸ分析で得られた平均Ｓｎ強度の分布を示すグラフである。 図２３は、実施の形態２に係る第二接合領域の厚さ方向に沿った領域でのＥＤＸ分析で得られた平均Ｓｎ強度の分布を示すグラフである。
以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、及び、構成要素の配置位置や接続形態などは、一例であって本開示を限定する主旨ではない。
また、各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。
（実施の形態１）
実施の形態１に係る半導体発光素子について説明する。
［１－１．全体構成］
まず、本実施の形態に係る半導体発光素子の全体構成について図１、及び図２を用いて説明する。図１及び図２は、それぞれ本実施の形態に係る半導体発光素子１０の全体構成を示す模式的な平面図及び断面図である。図２には、図１のＩＩ－ＩＩ線における断面が示されている。なお、各図には、互いに直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、右手系の直交座標系である。半導体発光素子１０の積層方向は、Ｚ軸方向に平行であり、光（本実施の形態では、レーザ光）の主な出射方向は、Ｙ軸方向に平行である。
半導体発光素子１０は、図２に示されるように、半導体積層体１０Ｓを備え、半導体積層体１０Ｓの積層方向（つまり、Ｚ軸方向）に垂直な方向の端面１０Ｆ（図１参照）から光を出射する。本実施の形態では、半導体発光素子１０は、共振器を形成する二つの端面１０Ｆ及び１０Ｒを有する窒化物半導体レーザ素子である。端面１０Ｆは、レーザ光を出射するフロント端面であり、端面１０Ｒは、端面１０Ｆより反射率が高いリア端面である。本実施の形態では、端面１０Ｆ及び１０Ｒの反射率は、それぞれ、６％及び９８％である。また、半導体発光素子１０は、端面１０Ｆと端面１０Ｒとの間に形成された導波路を有する。本実施の形態に係る半導体発光素子１０の共振器長（つまり、端面１０Ｆと端面１０Ｒと間の距離）は１０００μｍ程度である。また、半導体発光素子１０は、例えば、４０５ｎｍ帯にピーク波長を有する青紫光を出射する。
図２に示されるように、半導体発光素子１０は、基板２１と、半導体積層体１０Ｓと、絶縁層３０と、密着補助層３２と、コンタクト電極４０と、パッド層５０と、Ｎ側電極６０とを備える。
基板２１は、半導体発光素子１０の基台となる板状部材である。本実施の形態では、基板２１は、Ｎ型ＧａＮ基板である。
半導体積層体１０Ｓは、窒化物半導体を含む積層体である。半導体積層体１０Ｓは、積層方向（つまり、各図のＺ軸方向）に積層された複数の半導体層を有する。本実施の形態では、半導体積層体１０Ｓは、Ｎ側半導体層２２と、活性層２３と、Ｐ側半導体層２４と、コンタクト層２５とを有する。
Ｎ側半導体層２２は、基板２１の上方であって、活性層２３の下方に配置される第一導電型の第一半導体層の一例である。Ｎ側半導体層２２は、窒化物半導体を含む。本実施の形態では、Ｎ側半導体層２２は、活性層２３より屈折率が低いＮ型クラッド層を含む。Ｎ側半導体層２２は、例えば、Ｎ型ＡｌＧａＮ層である。なお、Ｎ側半導体層２２は、Ｎ型クラッド層以外の層を含んでもよい。Ｎ側半導体層２２は、例えば、バッファ層、光ガイド層などを含んでもよい。
活性層２３は、Ｎ側半導体層２２の上方に配置される発光層である。本実施の形態では、活性層２３は、窒化物半導体を含み、量子井戸構造を有する。活性層２３は、単一の量子井戸を有していてもよいし、複数の量子井戸を有していてもよい。本実施の形態では、活性層２３は、ＩｎＧａＮからなる複数のバリア層と、ＩｎＧａＮからなる複数のウェル層と有する。
Ｐ側半導体層２４は、活性層２３の上方に配置される第二導電型の第二半導体層の一例である。Ｐ側半導体層２４は、窒化物半導体を含む。本実施の形態では、Ｐ側半導体層２４は、活性層２３より屈折率が低いＰ型クラッド層を含む。Ｐ側半導体層２４は、例えば、Ｐ型ＡｌＧａＮ層である。なお、Ｐ側半導体層２４は、Ｐ型クラッド層以外の層を含んでもよい。Ｐ側半導体層２４は、例えば、光ガイド層、電子障壁層などを含んでもよい。また、Ｐ側半導体層２４は、超格子構造を有してもよい。
Ｐ側半導体層２４には、リッジ２４Ｒが形成されている。リッジ２４Ｒは、Ｐ側半導体層２４のうち、Ｚ軸方向に突出する部分であり、Ｙ軸方向に延在する。また、Ｐ側半導体層２４には、リッジ２４Ｒに沿って配置され、Ｙ軸方向に延びる二つの溝２４Ｔが形成されている。本実施の形態では、リッジ幅（つまり、リッジ２４ＲのＸ軸方向の寸法）は、３０μｍ程度である。図１における点線は、溝２４Ｔの側面（上面からは見えない）の位置に対応する。
コンタクト層２５は、Ｐ側半導体層２４の上方に配置され、コンタクト電極４０とオーミック接触する層である。本実施の形態では、コンタクト層２５は、Ｐ型ＧａＮ層である。
絶縁層３０は、半導体積層体１０Ｓとパッド層５０との間に配置され、電気的に絶縁性を有する層である。絶縁層３０は、リッジ２４Ｒの上面に対応する位置に開口部（又はスリット）を有する。本実施の形態では、絶縁層３０は、Ｐ側半導体層２４の上面のうち、リッジ２４Ｒの上面以外の領域に配置される。なお、絶縁層３０は、リッジ２４Ｒの上面の一部に配置されていてもよい。絶縁層３０を形成する材料は絶縁材料であれば、特に限定されない。本実施の形態では、絶縁層３０は、ＳｉＯ２からなる。
密着補助層３２は、絶縁層３０の上方に配置される層である。密着補助層３２は、絶縁層３０とパッド層５０との間に配置され、パッド層５０と絶縁層３０との間の密着性を高める機能を有する。密着補助層３２は、絶縁層３０の開口部に対応する位置に開口部（又はスリット）を有する。本実施の形態では、基板２１の上面視において、密着補助層３２の開口部の内部に絶縁層３０の開口部が配置される。密着補助層３２は、Ｔｉ及びＣｒの少なくとも一方を含んでもよい。密着補助層３２がＴｉを含み、かつ、絶縁層３０が酸化物である場合には、密着補助層３２と絶縁層３０との密着性をより一層高めることができる。絶縁層３０が酸化物の場合、金属膜からなる密着補助層３２も酸化物を形成しやすい材料であると、強力に結合するからである。本実施の形態では、密着補助層３２は、絶縁層３０の上に配置されるＴｉ膜と、Ｔｉ膜の上に配置されるＰｔ膜とを含む積層構造を有する。
コンタクト電極４０は、半導体積層体１０Ｓの上方に配置される電極である。コンタクト電極４０は、コンタクト層２５の上方において、コンタクト層２５と対向し、かつ、コンタクト層２５に接する。本実施の形態では、コンタクト電極４０は、リッジ２４Ｒの上方に配置される。コンタクト電極４０は、例えば、Ａｇ、Ｎｉ、Ｐｄ、Ｃｒ、及びＰｔの少なくとも一つで形成された単層膜又は多層膜や、酸化インジウムスズ（ＩＴＯ；Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム亜鉛（ＩＺＯ；Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、酸化亜鉛（ＺｎＯ；Ｚｉｎｃ Ｏｘｉｄｅ）、又は、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）等の透明金属酸化物からなる透明導電膜などでもよい。本実施の形態では、コンタクト電極４０は、コンタクト層２５に接するＰｄ層と、Ｐｔ層の上方に配置されるＰｔ層とを有する。
パッド層５０は、コンタクト電極４０の上方に配置され、コンタクト電極４０と接する導電層である。パッド層５０は、Ａｕを含む。本実施の形態では、パッド層５０は、厚さ約４μｍのＡｕ層である。パッド層５０の詳細構成については、後述する。
Ｎ側電極６０は、基板２１の下面（つまり、基板２１の半導体積層体１０Ｓが配置される主面の反対側の主面）に配置される導電層である。Ｎ側電極６０は、例えば、Ｃｒ、Ｔｉ、Ｎｉ、Ｐｄ及びＰｔの少なくとも一つで形成された単層膜又は多層膜であり、Ｎ側電極６０上にはＡｕからなるパッド層が形成されている。
［１－２．パッド層の詳細構成及び効果］
次に、本実施の形態に係るパッド層５０の詳細構成及び効果について説明する。
図２に示されるように、パッド層５０は、コンタクト領域５１と、外部領域５２とを有する。
コンタクト領域５１は、パッド層５０のうち、パッド層５０とコンタクト電極４０とが接する領域の上方に配置される領域である。コンタクト領域５１は、パッド層５０とコンタクト電極４０とが接する領域の上方に配置される第一層５１ａと、第一層５１ａの上方に配置され、第一層５１ａと接する第二層５１ｂとを有する。本実施の形態では、半導体積層体１０Ｓとパッド層５０との間の領域のうち、半導体積層体１０Ｓと第一層５１ａとの間の領域には、絶縁層３０は配置されない。
続いて、第一層５１ａ及び第二層５１ｂの結晶の形状について図３及び図４を用いて説明する。図３は、本実施の形態に係るコンタクト領域５１の結晶の形状を示す透過電子顕微鏡（ＴＥＭ）写真である。図３においては、コンタクト領域５１の積層方向に平行な断面における結晶粒の形状が示されている。図４は、本実施の形態に係るコンタクト領域５１の結晶粒の形状を示す図である。図４には、図３に示されるＴＥＭ写真に対応する断面における結晶粒界の概略図（ａ）と、平均粒径の積層方向における分布を示すグラフ（ｂ）とが示されている。図４のグラフ（ｂ）には、コンタクト電極４０の主面に平行な方向（つまり、各図のＸＹ平面に平行な方向）における平均粒径が示される。以下では、コンタクト電極４０の主面に平行な方向のことを「水平方向」、垂直な方向のことを「垂直方向」とも称する。
本実施の形態では、第一層５１ａは、厚さ約０．９μｍのＡｕ層であり、図３及び図４の概略図（ａ）に示されるように、第一層５１ａにおけるＡｕの結晶粒は粒径の水平方向と垂直方向のアスペクト比が０．５以上２以下の、いわゆる粒状である。第二層５１ｂは、厚さ約０．７μｍのＡｕ層であり、図３及び図４の概略図（ａ）に示されるように、第二層５１ｂにおけるＡｕの結晶粒は、柱状である。第二層５１ｂにおける各結晶は、積層方向（つまり、各図のＺ軸方向）に延在する。水平方向において、第二層５１ｂにおけるＡｕの平均粒径（つまり、平均結晶粒径）は、第一層におけるＡｕの平均粒径より大きい。本実施の形態では、水平方向において、第一層５１ａにおけるＡｕの平均粒径は、約６０ｎｍであり、第二層５１ｂにおけるＡｕの平均粒径は、約１５０ｎｍである。ここで、Ａｕの平均粒径が大きいほど電気抵抗率が低くなるために、水平方向において、第二層５１ｂの電気抵抗率は、第一層５１ａの電気抵抗率より低い。
第一層５１ａにおけるＡｕの平均粒径の方向を特定しない場合の平均値は、約６０ｎｍであり、第二層５１ｂにおけるＡｕの平均粒径の方向を特定しない場合の平均値は、約３２０ｎｍである。以下では、方向を特定しない場合は「平均粒径の方向を特定しない場合の平均値」のことを単に「平均粒径」とも称する。Ａｕの平均粒径の測定方法については後述する。以上のように、第二層５１ｂにおけるＡｕの平均粒径は、第一層５１ａにおける平均粒径より大きいため、第二層５１ｂの電気抵抗率は、第一層５１ａの電気抵抗率より低い。
図２に示される外部領域５２は、パッド層５０のうち絶縁層３０の上方に配置される領域である。本実施の形態では、外部領域５２は、絶縁層３０に直接接続される（つまり、接する）領域と、密着補助層３２を介して絶縁層３０に接続される領域とを有する。本実施の形態では、外部領域５２におけるＡｕの結晶粒の形状は、第一層５１ａよりもランダムである。外部領域５２におけるＡｕの平均粒径は、第一層５１ａにおけるＡｕの平均粒径より大きく、第二層５１ｂにおけるＡｕの平均粒径より小さい。本実施の形態では、外部領域５２におけるＡｕの平均粒径は、約１００ｎｍである。
本実施の形態に係るパッド層５０の効果について、比較例と比較しながら説明する。まず、半導体発光素子１０の電流供給態様について図５を用いて説明する。図５は、本実施の形態に係る半導体発光素子１０の電流供給態様の一例を示す図である。
図５に示されるように、半導体発光素子１０の電流供給態様の一例として、パッド層５０にワイヤ９０をボンディングによって接続する態様が考えられる。ワイヤ９０は、導電性の線状部材であり、導電性材料として、例えば、Ａｕを含む。図５に示されるように、ワイヤ９０は、パッド層５０の上面のうち、半導体発光素子１０のリッジ２４Ｒの上方以外の領域、つまり、外部領域５２に配置される。これにより、リッジ２４Ｒ、並びに、リッジ２４Ｒの上方及び下方に位置する各層へのボンディングに起因するダメージを抑制できる。さらに、本実施の形態では、外部領域５２におけるＡｕの結晶粒の形状は第一層５１ａよりもランダムであり、かつ、Ａｕの平均粒径が、第一層５１ａにおけるＡｕの平均粒径より大きいため、外部領域５２の方が、第一層５１ａより硬度が低い。したがって、外部領域５２にワイヤ９０をボンディングすることで、半導体積層体１０Ｓへのボンディングに起因するダメージを抑制できる。
図５に示されるような電流供給態様を用いる場合の半導体発光素子１０における電流経路について、比較例と比較しながら、図６及び図７を用いて説明する。図６は、比較例の半導体発光素子のパッド層９５０における電流の経路の概要を示す図である。図７は、本実施の形態に係るパッド層５０における電流の経路の概要を示す図である。図６及び図７には、図５に示される破線枠内に対応する領域が示されている。図６及び図７には、電子の移動経路の概要が破線矢印で示されている。
図６に示される比較例の窒化物半導体発光素子は、パッド層９５０の構成において、本実施の形態に係る半導体発光素子１０と相違し、その他の構成において一致する。比較例のパッド層９５０は、コンタクト領域９５１と外部領域５２とを有する。比較例のコンタクト領域９５１は、本実施の形態に係るコンタクト領域５１の第一層５１ａと同様の結晶粒の形状を有する。つまり、比較例のコンタクト領域９５１におけるＡｕの結晶粒は、粒状である。また、比較例のコンタクト領域９５１におけるＡｕの平均粒径は、約６０ｎｍである。
比較例の半導体発光素子のコンタクト領域９５１におけるＡｕの平均粒径が小さいため、コンタクト領域９５１における電気抵抗率が比較的大きい。このため、図６に示されるように、比較例の半導体発光素子において、電子は、コンタクト領域９５１を通過する距離が短い経路に沿って移動する。つまり、電流経路は、リッジ２４Ｒのうち、ワイヤ９０のボンディング位置に近い方の端部付近の領域に集中する。これに伴い、比較例の半導体発光素子では、リッジ２４Ｒの幅方向における発光強度分布に偏りが生じるため、活性層２３の発光強度のピーク位置付近において劣化が進みやすくなる。
これに対して、本実施の形態に係る半導体発光素子１０では、パッド層５０のコンタクト領域５１が第一層５１ａの上方に配置される第二層５１ｂを有する。第二層５１ｂにおけるＡｕの水平方向における平均粒径は、第一層５１ａにおけるＡｕの水平方向における平均粒径より大きいため、第二層５１ｂの水平方向における電気抵抗率は、第一層５１ａの水平方向における電気抵抗率より小さい。つまり、本実施の形態に係る半導体発光素子１０によれば、パッド層５０を含む電極の電気抵抗を、比較例の電極の電気抵抗より低減することができる。これにより、第二層５１ｂにおいて電子は水平方向に移動しやすくなる。したがって、図７に示されるように、電流経路を、リッジ２４Ｒの幅方向に分散させることができる。つまり、本実施の形態に係る半導体発光素子１０では、リッジ２４Ｒの幅方向における発光強度分布を均一化することができる。このため、活性層２３の局所的な劣化の進行を抑制できる。
さらに、本実施の形態では、第二層５１ｂにおけるＡｕの結晶粒は積層方向に延在する柱状であるため、第二層５１ｂにおける積層方向の電気抵抗率も低減できる。したがって、パッド層５０における電気抵抗をより一層低減できる。
以上のように、本実施の形態に係る半導体発光素子１０によれば、電極の電気抵抗を低減することができる。
［１－３．平均粒径の測定方法］
パッド層５０におけるＡｕの平均粒径の測定方法について図８を用いて説明する。図８は、平均粒径の測定方法を説明するための図である。本実施の形態では、集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：ＦＩＢ）を用いてパッド層５０の断面を形成した後、走査型顕微鏡によるＳｃａｎｎｉｇ Ｉｏｎ Ｍｉｃｒｏｓｃｏｐｙ像（ＳＩＭ像）にて観察した観察領域に対してインターセプト法を適用して結晶粒径を測定した。
このとき、図８に示されるように、一辺がＬの正方形の中に平均粒径ｄを持つ結晶が一辺当りＮｇ個存在した場合、正方形の面積はＬ２で、１つの結晶粒の面積はπ（ｄ／２）２となる。そして、結晶粒に対して観察領域が相対的に大きい場合、結晶粒は正方形の中にＮｇ２個あるため結晶粒全部が占める面積はＮｇ２×π（ｄ／２）２となり、正方形の面積＝結晶粒全部が占める面積となるので、Ｌ２＝Ｎｇ２×π（ｄ／２）２となる。これをｄで表すと、ｄ＝２Ｌ／Ｎｇ／（π）１／２の関係式で表される。この関係式を用いて観察領域Ｌ×Ｌに直線（図８の一点鎖線）をひき、この直線に交わる粒界の数を結晶の数Ｎｇとしてパッド層５０の水平方向及び積層方向の平均粒径ｄを求めた。図８では、一点鎖線の直線が６つの粒界と交わっているので、Ｎｇ＝６である。なお、平均粒径の方向を特定しない場合の平均値は、水平方向における平均粒径と積層方向における平均粒径とを相乗平均することで求めることができる。
［１－４．製造方法］
本実施の形態に係る半導体発光素子１０の製造方法について、図２及び図９～１６を用いて説明する。図９～図１６の各々は、本実施の形態に係る半導体発光素子１０の製造方法の各工程を示す断面図である。図９～図１６には、図２と同様の断面が示されている。
まず、図９に示されるように、基板２１を準備する。本実施の形態では、基板２１として、Ｎ型ＧａＮからなるウエハ（ＧａＮ基板）を準備する。続いて、基板２１の上に、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるエピタキシャル成長技術により、Ｎ側半導体層２２と、活性層２３と、Ｐ側半導体層２４と、コンタクト層２５とを順に積層する。これにより、半導体積層体１０Ｓを形成することができる。
続いて、図１０に示されるように、半導体発光素子１０を個片化するための素子分離溝１０Ｄを形成する。素子分離溝１０Ｄは、半導体発光素子１０のＸ軸方向の両端部に対応する位置に形成される。本実施の形態では、素子分離溝１０Ｄは、半導体積層体１０Ｓの上面からＮ側半導体層２２の内部にまで到達する。素子分離溝１０Ｄの形成方法は特に限定されない。素子分離溝１０Ｄは、例えば、フォトリソグラフィ技術及びエッチングを用いて形成されてもよいし、レーザ加工によって形成されてもよい。
続いて、図１１に示されるように、リッジ２４Ｒを形成する。本実施の形態では、半導体積層体１０Ｓに二つの溝２４Ｔを形成することによって、リッジ２４Ｒを形成する。二つの溝２４Ｔの各々は、半導体積層体１０Ｓの上面からＰ側半導体層２４の内部にまで到達する。素子分離溝１０Ｄの形成方法は特に限定されない。素子分離溝１０Ｄは、例えば、フォトリソグラフィ技術及びエッチングを用いて形成される。
続いて、図１２に示されるように、半導体積層体１０Ｓの上面に絶縁層３０を形成する。本実施の形態では、絶縁層３０としてＳｉＯ２膜を、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成する。これにより、アモルファスＳｉＯ２からなる絶縁層３０が形成される。
続いて、図１３に示されるように、リッジ２４Ｒの上方に位置する絶縁層３０をフォトリソグラフィ技術及びエッチングを用いて除去した後、リッジ２４Ｒのコンタクト層２５上にコンタクト電極４０を形成する。本実施の形態では、コンタクト電極４０として、Ｐｄ層及びＰｔ層を形成する。コンタクト電極４０は、例えば、フォトリソグラフィ技術及び蒸着法を用いて、リッジ２４Ｒの上方のみに形成される。
続いて、図１４に示されるように、密着補助層３２を形成する。具体的には、絶縁層３０の上に、フォトリソグラフィ技術及び蒸着法を用いて、Ｔｉ膜及びＰｔ膜からなる密着補助層３２を形成する。絶縁層３０は、アモルファスＳｉＯ２であるため、密着補助層３２は、単結晶上に形成したＴｉ膜及びＰｔ膜よりもランダムな結晶粒の形状を有する。
続いて、図１５に示されるように、パッド層５０の一部を形成する。具体的には、基板２１の温度を約１００℃に維持して、コンタクト電極４０及び絶縁層３０の上方に、蒸着法によりＡｕ膜を形成する。これにより、コンタクト電極４０の上には、粒状で小さな結晶粒を有する第一層５１ａが形成される。一方、絶縁層３０の上、及び、密着補助層３２の上には、外部領域５２の一部が形成される。絶縁層３０はアモルファスＳｉＯ２であるため、絶縁層３０の上に形成される外部領域５２は、ランダムな結晶粒の形状であり、粒間空隙等の欠陥を多く有するＡｕ膜となる。また、密着補助層３２は絶縁層３０と同様のランダムな結晶粒の形状を有するため、密着補助層３２の上に形成される外部領域５２も、ランダムな結晶粒の形状であり、粒間空隙等の欠陥を多く有するＡｕ膜となる。
続いて、図１６に示されるように、パッド層５０の残りの部分を形成する。具体的には、図１５に示されるパッド層５０の一部を形成した後、形成を中断して、基板２１の温度を、一旦、約５０℃まで低下させる。続いて、Ａｕ膜の形成を再開する。この際、基板２１の温度は、Ａｕ蒸着の進行に伴って上昇してもよい。これにより、第一層５１ａ上には、Ａｕがエピタキシャル的に成長する。これにより、柱状の結晶粒を有し、水平方向におけるＡｕの平均粒径が、第一層５１ａにおけるＡｕの水平方向における平均粒径より大きい第二層５１ｂを形成することができる。特にコンタクト電極４０がＰｄの場合に柱状の結晶粒の平均粒径を最も大きくできる。
続いて、図２に示されるように、基板２１の下面にＮ側電極６０を形成する。具体的には、フォトリソグラフィ技術及び蒸着法を用いて、Ｔｉ膜、Ｐｔ膜、及び、Ａｕ膜を順に形成したＮ側電極６０を形成する。
以上のような製造方法により、本実施の形態に係る半導体発光素子１０を製造できる。
（実施の形態２）
実施の形態２に係る発光モジュール及びその製造方法について説明する。本実施の形態に係る発光モジュールは、実施の形態１に係る半導体発光素子を用いて製造されるモジュールである。
［２－１．全体構成］
本実施の形態に係る発光モジュールの全体構成について、図１７を用いて説明する。図１７は、本実施の形態に係る発光モジュール１２の全体構成を示す模式的な断面図である。
図１７に示されるように、発光モジュール１２は、半導体発光素子１１０と、基台８０とを備える。発光モジュール１２は、実施の形態１に係る半導体発光素子１０を基台８０にジャンクションダウン実装することによって得られるモジュールである。発光モジュール１２の製造方法については後述する。
基台８０は、半導体発光素子１１０が接合される部材である。本実施の形態では、基台８０は、半導体発光素子１１０が実装されるサブマウントである。基台８０は、矩形板状の形状を有する。基台８０として、例えば、アルミナ、ＡｌＮ、ＳｉＣ、ダイヤモンドなどの材料で構成されるセラミック基板、多結晶基板、単結晶基板などを用いることができる。なお、基台８０は、サブマウントに限定されない。基台８０は、半導体発光素子１１０が実装される実装基板であってもよい。
本実施の形態に係る半導体発光素子１１０は、基板２１と、半導体積層体１０Ｓと、コンタクト電極４０と、密着補助層３２と、接合層７０と、Ｎ側電極６０とを備える。半導体発光素子１１０は、パッド層５０に代えて、接合層７０を備える点において、実施の形態１に係る半導体発光素子１０と相違し、その他の点において一致する。
本実施の形態に係るコンタクト電極４０は、半導体積層体１０Ｓと基台８０との間に配置される。本実施の形態に係る絶縁層３０は、半導体積層体１０Ｓと接合層７０との間に配置される。
接合層７０は、半導体発光素子１１０のコンタクト電極４０と、基台８０とに接合され、ＡｕＳｎを含む層である。接合層７０は、接合層７０とコンタクト電極４０とが接する領域と対向する位置に配置される第一接合領域７１と、絶縁層３０と対向する位置に配置される第二接合領域７２とを有する。本実施の形態では、密着補助層３２は、第二接合領域７２と絶縁層３０との間に配置される。接合層７０は、コンタクト電極４０、絶縁層３０、及び密着補助層３２と、基台８０とを接合する。
［２－２．製造方法］
本実施の形態に係る発光モジュール１２の製造方法について、図１８及び図１９を用いて説明する。図１８は、本実施の形態に係る発光モジュール１２の製造方法の流れを示すフローチャートである。図１９は、本実施の形態に係る発光モジュール１２の準備工程を説明する模式的な断面図である。
まず、図１９に示されるように、実施の形態１に係る半導体発光素子１０と、基台８０とを準備する（図１８の準備工程Ｓ１０）。本実施の形態では、基台８０の一つの主面に接合材５６が配置される。本実施の形態では、接合材５６は、後述する接合工程Ｓ２０において、基台８０と、半導体発光素子１０のパッド層５０とを接合する部材である。本実施の形態では、接合材５６は、ＡｕＳｎを含む半田である。
続いて、図１８に示されるように、ＡｕＳｎを含む接合材５６を用いて、基台８０に半導体発光素子１０を接合する（接合工程Ｓ２０）。接合工程Ｓ２０は、配置工程Ｓ２１と、第一加熱工程Ｓ２２と、第一降温工程Ｓ２３と、第二加熱工程Ｓ２４と、第二降温工程Ｓ２５とを含む。
接合工程Ｓ２０において、最初に、半導体発光素子１０を基台８０に配置する（配置工程Ｓ２１）。具体的には、図１９に示される半導体発光素子１０のパッド層５０を基台８０に配置された接合材５６と対向させた状態で、半導体発光素子１０を基台８０に向けて移動し、半導体発光素子１０のパッド層５０を、基台８０に配置された接合材５６に接触させる。
配置工程Ｓ２１の後に、図１８に示されるように、基台８０を接合材５６の融点Ｔｍより高い第一のピーク温度Ｔ１まで加熱し接合材５６を溶融する（第一加熱工程Ｓ２２）。具体的には、基台８０をヒータ上に配置し、ヒータの温度を上昇させることによって、基台８０を加熱する。この第一加熱工程Ｓ２２において、基台８０の温度が、接合材５６の融点Ｔｍに到達する前に、半導体発光素子１０への荷重の印加を開始することで、半導体発光素子１０を基台８０に押し付ける。これにより、接合材５６が溶融した後で、半導体発光素子１０の接合材５６と対向する面と、接合材５６との接触面積を増大させることができる。言い換えると、半導体発光素子１０と、接合材５６との間にボイドが形成されることを抑制できる。
続いて、図１８に示されるように、第一加熱工程Ｓ２２の後に、基台８０の温度を接合材５６の融点Ｔｍ未満の温度である切換温度Ｔｖまで降下させる（第一降温工程Ｓ２３）。この第一降温工程Ｓ２３において、基台８０の温度が接合材５６の融点Ｔｍに到達する前に、半導体発光素子１０への荷重の印加を止める。荷重の印加を止める温度は、必ずしも融点Ｔｍより高い必要はなく、融点Ｔｍより低い温度であってもよい。
第一降温工程Ｓ２３の後に、基台８０を接合材５６の融点Ｔｍより高い第二のピーク温度Ｔ２まで加熱し接合材５６を再度溶融する（第二加熱工程Ｓ２４）。ここで、第一のピーク温度Ｔ１と、第二のピーク温度Ｔ２と、接合材５６の融点Ｔｍとは、Ｔｍ＜Ｔ１＜Ｔ２の関係を満たす。
第二加熱工程Ｓ２４の後に、基台８０の温度を接合材５６の融点Ｔｍ未満の温度まで降下させる（第二降温工程Ｓ２５）。ここでは、第一加熱工程Ｓ２２を行う前の温度（つまり、スタンバイ温度）まで基台８０の温度を降下させる。
第二加熱工程Ｓ６０及び第二降温工程Ｓ７０においては、半導体発光素子１０への荷重を印加してもよいし、しなくてもよい。
以上のような工程により、図１７に示されるような発光モジュール１２を製造することができる。発光モジュール１２においては、半導体発光素子１０のパッド層５０と、接合材５６とが一体化された接合層７０が形成される。具体的には、Ａｕからなるパッド層５０に接合材５６に含まれるＳｎが拡散し、ＡｕＳｎを含む接合層７０が形成される。
［２－３．効果］
本実施の形態に係る発光モジュール１２の効果について説明する。
上述したとおり、本実施の形態に係る発光モジュール１２の接合層７０は、実施の形態１に係る半導体発光素子１０のパッド層５０と、接合材５６とが一体化された層である。接合層７０の第一接合領域７１及び第二接合領域７２は、それぞれ、パッド層５０のコンタクト領域５１及び外部領域５２に対応する領域である。つまり、コンタクト領域５１と接合材５６の一部とから第一接合領域７１が形成され、外部領域５２と接合材５６の他の一部とから第二接合領域７２が形成される。コンタクト領域５１と外部領域５２との結晶粒の形状の相違に伴い、第一接合領域７１と第二接合領域７２とでは、Ｓｎの分布態様が異なる。以下、第一接合領域７１及び第二接合領域７２におけるＳｎの分布態様について図２０～図２３を用いて説明する。図２０及び図２１は、それぞれ、本実施の形態に係る第一接合領域７１及び第二接合領域７２の厚さ方向（つまり、各図のＺ軸方向）に沿った直線上でのＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析で得られたＳｎ強度の分布を示すグラフである。図２２及び図２３は、それぞれ、本実施の形態に係る第一接合領域７１及び第二接合領域７２の厚さ方向に沿った領域でのＥＤＸ分析で得られた平均Ｓｎ強度の分布を示すグラフである。各図の横軸は、厚さ方向の位置を示す。横軸の数値が大きくなるにしたがって、位置は、基台８０に近づき、横軸の数値が小さくなるにしたがって、位置は半導体積層体１０Ｓに近づく。図２２及び図２３における平均Ｓｎ強度は、それぞれ、図１７の破線枠Ｒ１及びＲ２に対応する領域におけるＳｎ強度である。破線枠Ｒ１及びＲ２は、接合層７０の厚さ方向における長さ、及び、Ｘ軸方向における長さの各々が５μｍの領域である。図２０～図２３におけるＳｎ強度および平均Ｓｎ強度は、接合層７０における厚さ方向の各位置におけるＳｎの含有量及び平均含有量に対応する。
本実施の形態では、接合層７０の第一接合領域７１のうち、パッド層５０の第二層５１ｂに対応する領域においては、Ａｕの結晶粒の形状が柱状であるため、厚さ方向にＳｎが拡散しやすい。このため、図２０及び図２２に示されるように、第一接合領域７１のうち、パッド層５０の第二層５１ｂに対応する領域においては、Ｓｎ含有量が多い。このように、接合層７０のうち、パッド層５０に対応する領域におけるＳｎの含有量を増大させることで、接合層７０と基台８０との接合強度を高めることができる。したがって、基台８０から半導体発光素子１１０が脱離することを抑制できる。
また、接合層７０の第一接合領域７１のうち、パッド層５０の第一層５１ａに対応する領域においては、Ａｕの結晶が粒状を有し、かつ、平均粒径が第二層５１ｂにおけるＡｕの平均粒径より小さいため、第二層５１ｂに対応する領域よりＳｎが拡散しにくい。このため、図２０及び図２２に示されるように、第一接合領域７１のうち、パッド層５０の第一層５１ａに対応する領域においては、Ｓｎ含有量が少ない。このため、図２０に示されるように、第一接合領域７１の厚さ方向に沿った直線上において、Ｓｎの含有量は、コンタクト電極４０から遠ざかるにしたがって、階段状に上昇する。また、図２２に示されるように、第一接合領域７１の厚さ方向に沿った領域においては、第一接合領域７１は、コンタクト電極４０から遠ざかるにしたがってのＳｎの平均含有量が徐々に上昇する第一遷移領域Ｒｇ１を有する。このように、第一接合領域７１がＳｎの平均含有量が徐々に上昇する第一遷移領域Ｒｇ１することで、厚さ方法におけるＳｎの含有量の急激な変化を抑制できるため、Ｓｎの含有量が変化する領域における熱膨張係数の急激な変化を抑制できる。したがって、第一接合領域７１の温度変化に伴う破損を抑制できる。
ここで、第一接合領域７１に接するコンタクト電極４０を介してコンタクト層２５に到達すると、コンタクト層２５とコンタクト電極４０との間の接触抵抗が増大する。本実施の形態では、第一接合領域７１のうち、パッド層５０の第一層５１ａに対応する領域によって、Ｓｎの拡散が抑制されるため、コンタクト層２５へのＳｎの拡散を抑制できる。したがって、コンタクト層２５とコンタクト電極４０との間の接触抵抗の増大を抑制できる。つまり、半導体発光素子１１０のコンタクト電極４０及び接合層７０を含む電極の電気抵抗を低減することができる。
以上のように、本実施の形態に係る発光モジュール１２においては、第一接合領域７１のうち、第一接合領域７１の厚さ方向の中央よりコンタクト電極４０に近い領域におけるＳｎの平均含有量は、第一接合領域７１のうち当該中央よりコンタクト電極４０から遠い領域におけるＳｎの平均含有量より少ない。これにより、コンタクト層２５とコンタクト電極４０との間の接触抵抗の増大を抑制できる。
第二接合領域７２は、パッド層５０のうちＡｕの粒間空隙等の欠陥が多い外部領域５２に対応する領域であるため、Ｓｎが拡散しやすい。このため、図２１及び図２３に示されるように、第二接合領域７２の絶縁層３０に近い側の端部にまで多くのＳｎが拡散する。したがって、接合層７０と基台８０との接合強度を高めることができる。したがって、基台８０から半導体発光素子１１０が脱離することを抑制できる。
また、図２１に示されるように、第二接合領域７２の厚さ方向の中央におけるＳｎの含有量は、第二接合領域７２の厚さ方向の両方の端部におけるＳｎの含有量より少ない。このように、第二接合領域７２の厚さ方向の基台８０側の端部だけでなく、絶縁層３０側の端部においてもＳｎの平均含有量が多いのは、第二接合領域７２に局所的にＳｎが特に拡散しやすい粒界又は欠陥が存在することに起因すると推測される。Ｓｎは、局所的な粒界又は欠陥を介して、第二接合領域７２の厚さ方向の基台８０側の端部から、絶縁層３０側の端部付近にまで速やかに拡散し、絶縁層３０側の端部付近において水平方向に拡散すると考えられる。また、第二接合領域７２の厚さ方向の中央において、粒界又は欠陥は局所的にしか存在しないため、第二接合領域７２の厚さ方向の中央におけるＳｎの平均含有量はそれほど多くならないと推測される。
また、図２３に示されるように、第二接合領域７２の厚さ方向に沿った領域においては、第二接合領域７２は、絶縁層３０から遠ざかるにしたがってのＳｎの平均含有量が徐々に上昇する第二遷移領域Ｒｇ２を有する。このように、第二接合領域７２がＳｎの平均含有量が徐々に上昇する第二遷移領域Ｒｇ２することで、厚さ方法におけるＳｎの含有量の急激な変化を抑制できるため、Ｓｎの含有量が変化する領域における熱膨張係数の急激な変化を抑制できる。したがって、第二接合領域７２の温度変化に伴う破損を抑制できる。
（変形例など）
以上、本開示に係る半導体発光素子などについて、各実施の形態に基づいて説明したが、本開示は、上記各実施の形態に限定されるものではない。
実施の形態１に係る半導体発光素子１０のパッド層５０の第一層５１ａ及び第二層５１ｂの平均粒径は、上述した値に限定されない。水平方向において、第一層５１ａにおけるＡｕの平均粒径は、３０ｎｍ以上８０ｎｍ以下であってもよく、第二層５１ｂにおけるＡｕの平均粒径は、１２０ｎｍ以上２００ｎｍ以下であってもよい。方向を特定しない場合において、第一層５１ａにおけるＡｕの平均粒径は、３０ｎｍ以上８０ｎｍ以下であってもよく、第二層５１ｂにおけるＡｕの平均粒径は、２４０ｎｍ以上６３０ｎｍ以下であってもよい。
また、実施の形態１に係る半導体発光素子１０では、パッド層５０の第一層５１ａ及び第二層５１ｂの厚さは、同程度であったが、第一層５１ａ及び第二層５１ｂの厚さの相対的な関係は、これに限定されない。例えば、第二層５１ｂは、第一層５１ａより厚くてもよい。これにより、パッド層５０における電気抵抗率が小さい第二層５１ｂの割合が大きくなるため、パッド層５０の電気抵抗率を低減できる。
また、上記各実施の形態においては、半導体発光素子が窒化物半導体レーザ素子である例を示したが、半導体発光素子は、半導体レーザ素子に限定されない。例えば、半導体発光素子は、スーパールミネッセントダイオードであってもよい。
この場合、窒化物半導体発光素子が備える半導体積層体の端面の半導体積層体からの出射光に対する反射率は、０．１％以下であってもよい。このような反射率は、例えば、端面に、誘電体多層膜などからなる反射防止膜を形成することによって実現できる。又は、導波路となるリッジがフロント端面の法線方向から５°以上傾いてフロント端面と交わる傾斜ストライプ構造とすれば、フロント端面で反射した導波光が再び導波路と結合し導波光となる成分の割合を０．１％以下の小さい値とすることができる。さらに半導体発光素子は、発光ダイオードであってもよい。
また、上記各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で上記各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
本開示の窒化物半導体発光素子などは、例えば、高効率な光源として加工機用の光源などに適用できる。
１０、１１０ 窒化物半導体発光素子
１０Ｄ 素子分離溝
１０Ｆ、１０Ｒ 端面
１０Ｓ 半導体積層体
１２ 発光モジュール
２１ 基板
２２ Ｎ側半導体層
２３ 活性層
２４ Ｐ側半導体層
２４Ｒ リッジ
２４Ｔ 溝
２５ コンタクト層
３０ 絶縁層
３２ 密着補助層
４０ コンタクト電極
５０ パッド層
５１ コンタクト領域
５１ａ 第一層
５１ｂ 第二層
５２ 外部領域
５６ 接合材
６０ Ｎ側電極
７０ 接合層
７１ 第一接合領域
７２ 第二接合領域
８０ 基台
９０ ワイヤ

Claims (12)

  1. 半導体積層体と、
    前記半導体積層体の上方に配置されるコンタクト電極と、
    前記コンタクト電極の上方に配置され、Ａｕを含むパッド層とを備え、
    前記パッド層は、
    前記パッド層と前記コンタクト電極とが接する領域の上方に配置される第一層と、
    前記第一層の上方に配置され、前記第一層と接する第二層とを有し、
    前記コンタクト電極の主面に平行な方向において、前記第二層におけるＡｕの平均粒径は、前記第一層におけるＡｕの平均粒径より大きい
    半導体発光素子。
  2. 前記第二層におけるＡｕの結晶粒の形状は、柱状である
    請求項１に記載の半導体発光素子。
  3. 前記半導体積層体と前記パッド層との間に配置される絶縁層をさらに備え、
    前記半導体積層体と前記パッド層との間の領域のうち、前記半導体積層体と前記第一層との間の領域には、前記絶縁層は配置されない
    請求項１又は２に記載の半導体発光素子。
  4. 前記パッド層は、前記絶縁層の上方に配置される外部領域を含み、
    前記外部領域におけるＡｕの平均粒径は、前記第一層におけるＡｕの平均粒径より大きい
    請求項３に記載の半導体発光素子。
  5. 前記第二層の電気抵抗率は、前記第一層の電気抵抗率より低い
    請求項１～４のいずれか１項に記載の半導体発光素子。
  6. 前記第二層は、前記第一層より厚い
    請求項１～５のいずれか１項に記載の半導体発光素子。
  7. 発光モジュールであって、
    半導体発光素子と、
    前記半導体発光素子が接合される基台とを備え、
    前記半導体発光素子は、
    半導体積層体と、
    前記半導体積層体と前記基台との間に配置されるコンタクト電極と、
    前記コンタクト電極と前記基台とに接合され、ＡｕＳｎを含む接合層とを備え、
    前記接合層は、前記接合層と前記コンタクト電極とが接する領域と対向する位置に配置される第一接合領域を有し、
    前記第一接合領域のうち、前記第一接合領域の厚さ方向の中央より前記コンタクト電極に近い領域におけるＳｎの平均含有量は、前記第一接合領域のうち前記中央より前記コンタクト電極から遠い領域におけるＳｎの平均含有量より少ない
    発光モジュール。
  8. 前記半導体発光素子は、前記半導体積層体と前記接合層との間に配置される絶縁層をさらに備え、
    前記接合層は、前記絶縁層と対向する位置に配置される第二接合領域を有し、
    前記第二接合領域の厚さ方向の中央におけるＳｎの平均含有量は、
    前記第二接合領域の厚さ方向の両方の端部におけるＳｎの平均含有量より少ない
    請求項７に記載の発光モジュール。
  9. 前記第一接合領域の厚さ方向に沿った直線上において、Ｓｎの含有量は、前記コンタクト電極から遠ざかるにしたがって、階段状に上昇する
    請求項７又は８に記載の発光モジュール。
  10. 前記第一接合領域は、前記コンタクト電極から遠ざかるにしたがってのＳｎの平均含有量が徐々に上昇する第一遷移領域を有する
    請求項７又は８に記載の発光モジュール。
  11. 前記第二接合領域は、前記絶縁層から遠ざかるにしたがってＳｎの平均含有量が徐々に変化する第二遷移領域を有する
    請求項８に記載の発光モジュール。
  12. 発光モジュールの製造方法であって、
    半導体発光素子及び基台を準備する準備工程と、
    ＡｕＳｎを含む接合材を用いて、前記基台に前記半導体発光素子を接合する接合工程とを含み、
    前記半導体発光素子は、
    半導体積層体と、
    前記半導体積層体の上方に配置されるコンタクト電極と、
    前記コンタクト電極と電気的に接続され、前記コンタクト電極の上方に配置される、Ａｕを含むパッド層とを備え、
    前記パッド層は、前記パッド層と前記コンタクト電極とが接する領域の上方に配置される第一層と、
    前記第一層の上方に配置され、前記第一層と接する第二層とを含み、
    前記第二層におけるＡｕの結晶粒の形状は、柱状であり、
    前記コンタクト電極の主面に平行な方向において、前記第二層の平均粒径は、前記第一層の平均粒径より大きく、
    前記接合工程において、前記接合材は、前記基台と、前記パッド層とを接合する
    発光モジュールの製造方法。
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JP2006278463A (ja) * 2005-03-28 2006-10-12 Dowa Mining Co Ltd サブマウント
JP2012227383A (ja) * 2011-04-20 2012-11-15 Showa Denko Kk 半導体発光素子、電極構造および発光装置
KR101541056B1 (ko) * 2011-09-13 2015-07-31 아데스토 테크놀러지스 코포레이션 합금 전극을 갖는 저항 스위칭 디바이스 및 그 형성 방법
JP6001956B2 (ja) * 2012-08-10 2016-10-05 株式会社東芝 半導体装置
US11183615B2 (en) * 2018-02-01 2021-11-23 Nuvoton Technology Corporation Japan Semiconductor device
US10923451B2 (en) * 2019-07-16 2021-02-16 Nxp Usa, Inc. Semiconductor dies having ultra-thin wafer backmetal systems, microelectronic devices containing the same, and associated fabrication methods

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