WO2022079971A1 - 赤外ｌｅｄ素子 - Google Patents

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邦亮 石原
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ウシオ電機株式会社
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Definitions

  • the present invention relates to an infrared LED element, and particularly to an infrared LED element having an emission wavelength of 1000 nm or more.
  • semiconductor light emitting elements whose emission wavelength is in the infrared region with a wavelength of 1000 nm or more have been widely used in applications such as crime prevention / surveillance cameras, gas detectors, medical sensors, and industrial equipment.
  • a semiconductor light emitting device having a light emitting wavelength of 1000 nm or more is generally manufactured by the following procedure.
  • a first conductive type semiconductor layer, an active layer (sometimes referred to as a "light emitting layer"), and a second conductive type semiconductor layer are sequentially epitaxially grown on an InP substrate as a growth substrate, and then a semiconductor is used. Electrodes for current injection are formed on the wafer. After that, it is cut into chips.
  • Patent Document 1 electrodes are formed on the upper and lower surfaces of a wafer in which an LED structure is crystal-grown on an InP substrate, and a voltage is applied between the electrodes to inject a current into the active layer to emit light. LED elements are disclosed.
  • Patent Documents 2 and 3 a wafer in which an epitaxial semiconductor film having an LED structure is crystal-grown on a growth substrate is bonded to a conductive support substrate, and then the growth substrate is removed to improve light extraction efficiency. The improved structure is disclosed.
  • the electrode is arranged on the surface opposite to the side on which the epitaxial layer of the InP substrate is formed (hereinafter, referred to as “back surface”), and the inside of the InP substrate is used. It is necessary to pass an electric current through. Therefore, the InP substrate is designed to exhibit conductivity by doping the dopant at a high concentration.
  • the infrared light emitted from the active layer is taken out on the opposite side of the InP substrate.
  • the infrared light emitted from the active layer also travels to the InP substrate side.
  • the InP substrate is configured to contain a dopant doped with a high concentration, infrared light is absorbed by the free carriers existing in the InP substrate. Therefore, even if the electrode provided on the back surface of the InP substrate is a material exhibiting reflectivity, infrared light is absorbed in the InP substrate each time it passes through the InP substrate. As a result, high light extraction efficiency cannot be achieved.
  • InP-based infrared LED elements have a history of being developed for optical communication, and if infrared light can be guided to an optical fiber, the communication function will be exhibited. Therefore, the infrared LED element is used. There was no strong incentive to improve light extraction efficiency. This also appears in Patent Document 1 that there is no suggestion about returning the infrared light that has traveled to the InP substrate side to the extraction surface side.
  • an object of the present invention to realize an infrared LED element having an emission wavelength of 1000 nm or more, which can be manufactured by a simple process and exhibits high light extraction efficiency.
  • the infrared LED element according to the present invention has a peak wavelength of 1000 nm or more and 2000 nm or less.
  • the dopant concentration is less than 1 x 10 17 / cm 3 . At this time, the resistivity is 0.1 ⁇ ⁇ cm or more.
  • the conductive substrate uses dopant atoms forming a donor or acceptor, which means that the dopant concentration is 1 ⁇ 10 17 / cm 3 or more. At this time, the resistivity is less than 0.01 ⁇ ⁇ cm.
  • the InP substrate is semi-insulating, there is almost no free carrier even when energized. As a result, even if the infrared light emitted from the active layer passes through the InP substrate, absorption of the infrared light by the free carrier is unlikely to occur in the InP substrate. This point will be described later with reference to Examples.
  • the first electrode and the second electrode are formed on the same surface side of the InP substrate. Therefore, it is not necessary to pass a current through the InP substrate to the active layer when energized. This makes it possible to inject a current into the active layer even if the InP substrate is semi-insulating.
  • the absorption of infrared light in the InP substrate is suppressed, it is not the side of the main surface of the InP substrate on which the semiconductor layer is formed.
  • the opposite side can be the light extraction surface.
  • the above-mentioned infrared LED element has a structure in which a semiconductor layer is formed on an upper layer of an InP substrate, it can be manufactured without going through a step of bonding a support substrate different from the InP substrate as a growth substrate. Therefore, an infrared LED element having high light extraction efficiency can be realized by a simple method.
  • the thickness of the InP substrate is 20 ⁇ m or more. However, if the thickness is too thick, the thickness (height) of the infrared LED element itself becomes too thick, so that the thickness is preferably 1000 ⁇ m or less.
  • the InP substrate is 20 ⁇ m or more, the InP substrate is made of a semi-insulating material, and absorption by free carriers due to infrared light passing through the InP substrate is suppressed, so that high extraction efficiency is achieved. Is realized.
  • InP has a refractive index of about 3.2 for infrared light having a wavelength of 1000 to 2000 nm, which is extremely higher than that of air (refractive index of 1). Therefore, a part of the infrared light that has traveled to the InP substrate side is totally reflected at the interface between the InP substrate and air and returned to the InP substrate side. Therefore, it is assumed that the infrared light passes through the InP substrate a plurality of times before being taken out from the infrared LED element.
  • the infrared LED element with the InP substrate exhibiting semi-insulating property, even when the infrared light is taken out after passing through the InP substrate a plurality of times, the infrared light is taken out in the InP substrate. Since absorption is suppressed, high extraction efficiency is realized.
  • the InP substrate has uneven portions formed in at least a part of the surface opposite to the side on which the first semiconductor layer is formed. It doesn't matter.
  • a method of doping the InP substrate with a transition metal capable of forming a deep level can be adopted.
  • a typical example of such a transition metal is Fe.
  • a metal other than Fe may be used as long as it is a metal capable of forming a deep level in the InP substrate, and for example, W or the like may be used.
  • the InP substrate may be undoped. Even when obtained as an undoped InP substrate, it is common for unintended impurities to be mixed in from the furnace wall or the like in the process of manufacturing semiconductor crystals, and 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 Impurities are doped to about 16 / cm3 . Even such an undoped InP substrate exhibits semi-insulating properties, so that absorption of infrared light is suppressed.
  • the infrared LED element is The first pad electrode formed on the upper layer of the first electrode and It has a second pad electrode formed on the upper layer of the second electrode, and has. It is also possible that the surface of the first pad electrode opposite to the InP substrate and the surface of the second pad electrode opposite to the InP substrate are located at substantially the same height. not.
  • substantially the same height means that the height difference is suppressed to the extent that flip chip mounting is possible, and specifically, the height difference is 1 ⁇ m or less. It means that it is suppressed.
  • the infrared LED element flip-chip mounting is possible by connecting the first pad electrode and the second pad electrode to, for example, a pattern electrode formed on a submount. This eliminates the need to electrically connect to the first pad electrode and the second pad electrode by wire bonding. As a result, it is not necessary to secure a wire routing area on the light extraction surface side, so that a low-profile infrared LED element can be realized, and further, it is not necessary to form a pad electrode on the light extraction surface side, so that the light extraction area is not required. Is enhanced.
  • the conventional InP-based infrared LED element has a history of being developed exclusively for optical communication, and the coupling efficiency to the optical fiber was an important factor. That is, in such an infrared LED element, in the case of surface emission, light leaking to the outside of the optical fiber is generated, so that point emission is preferable as much as possible. Therefore, there was no strong motive to expand the light extraction area.
  • one main surface of the InP substrate is used as a light extraction surface, and each electrode formed on the opposite main surface is connected to a pattern electrode for energization mounted on the stem.
  • a flip-chip type infrared LED element having an improved light extraction area and an improved extraction efficiency is realized.
  • the InP substrate is formed of a conductive substrate. This is because, by using the InP substrate as a conductive substrate, the current flows in the InP substrate when a voltage is applied between both electrodes, so that the current is concentrated in a part of the region and the luminous efficiency is lowered. This is because it is considered that
  • the InP substrate is composed of a conductive substrate, infrared light is absorbed in the InP substrate, and high light extraction efficiency cannot be obtained. Even if the spread of the current in the plane direction is sacrificed a little, the absorption of infrared light in the InP substrate has a significant effect from the viewpoint of light extraction efficiency. Therefore, in the above configuration, the above configuration is used.
  • the InP substrate is semi-insulating in order to suppress the absorption of infrared light in the InP substrate.
  • the second electrode forms a partial electrode formed in a partial region of the second semiconductor layer when viewed from a direction orthogonal to the surface of the InP substrate.
  • the infrared LED element An insulating layer made of a material formed on the upper layer of the second semiconductor layer in the region where the second electrode is not formed and exhibiting transparency to infrared light emitted from the active layer.
  • the second electrode and the upper layer of the insulating layer may be provided with a reflecting electrode made of a material having a reflectance higher than that of the second electrode for infrared light emitted from the active layer.
  • the second electrode is required to be a material capable of achieving ohmic contact with the second semiconductor layer, and for example, materials such as Au / Zn / Au, AuZn, and AuBe can be used. Such a material has a relatively low reflectance to infrared light having a wavelength of 1000 nm to 2000 nm.
  • an insulating layer exhibiting transparency to infrared light is formed in the region where the second electrode is not formed.
  • the insulating layer preferably has a transmittance of 70% or more, more preferably 80% or more, and particularly preferably 90% or more with respect to infrared light.
  • a material SiO 2 , SiN, Al 2 O 3 and the like can be used.
  • the reflectance of the reflective electrode is preferably 70% or more, more preferably 80% or more, and particularly preferably 90% or more.
  • a metal material such as Ag, Ag alloy, Au, Al, or Cu can be used.
  • the first semiconductor layer may be made of a material having a refractive index difference of less than 0.3 from the InP substrate.
  • the infrared light emitted from the active layer and traveling toward the first semiconductor layer is suppressed from being totally reflected at the interface between the InP substrate and the first semiconductor layer, and the InP substrate is suppressed. It proceeds inward and is taken out from the light extraction surface.
  • the InP substrate as a growth substrate and configuring the first semiconductor layer with a material (InP, GaInAsP, etc.) capable of lattice matching with the InP substrate, the difference in refractive index between the InP substrate and the first semiconductor layer can be reduced. It can be suppressed to less than 0.3, and total reflection at these interfaces is suppressed.
  • a sapphire substrate is used as a growth substrate for the GaN-based semiconductor layer.
  • the difference in refractive index at the interface between the sapphire substrate and the GaN-based semiconductor layer is 0.8 or more. Therefore, in the case of a GaN-based ultraviolet LED element, even if light is taken out from the sapphire substrate side, total reflection at the interface between the sapphire substrate and the GaN layer increases.
  • the infrared LED element exhibits transparency to infrared light emitted from the active layer on the surface of the InP substrate opposite to the side on which the first semiconductor layer is formed, and has a refractive index. May include a translucent layer made of a material between the constituent material of the InP substrate and air.
  • the difference in refractive index at the interface between the light extraction surface and the air can be reduced as compared with the case where infrared light is directly taken out into the air from the InP substrate, so that the light is totally reflected in the InP substrate.
  • the ratio can be reduced, and the light extraction efficiency is further improved.
  • an infrared LED element having an emission wavelength of 1000 nm or more which can be manufactured by a simple process and exhibits high light extraction efficiency, is realized.
  • FIG. 2A It is sectional drawing which shows typically the structure of one Embodiment of the infrared LED element of this invention. It is a cross-sectional view which omits the illustration of some elements from the infrared LED element shown in FIG. 1, and is shown upside down from FIG. It is a schematic plan view when the infrared LED element shown in FIG. 2A is seen from above. It is sectional drawing in one step for demonstrating the manufacturing method of an infrared LED element. It is sectional drawing in one step for demonstrating the manufacturing method of an infrared LED element. It is sectional drawing in one step for demonstrating the manufacturing method of an infrared LED element. It is sectional drawing in one step for demonstrating the manufacturing method of an infrared LED element. It is sectional drawing in one step for demonstrating the manufacturing method of an infrared LED element.
  • the expression "the layer B is formed on the upper layer of the layer A” means that the thin film is formed on the surface of the layer A as well as the case where the layer B is directly formed on the surface of the layer A. It is intended to include the case where the layer B is formed through the layer B.
  • the term "thin film” as used herein refers to a layer having a film thickness of 50 nm or less, and may preferably refer to a layer having a film thickness of 10 nm or less.
  • FIG. 1 is a cross-sectional view schematically showing the structure of the infrared LED element of the present embodiment.
  • the infrared LED element 1 includes an InP substrate 3 and a semiconductor layer 10 formed on an upper layer of the InP substrate 3.
  • FIG. 1 shows a state in which the infrared LED element 1 is flip-chip mounted on the submount 35 as an example. In the example shown in FIG. 1, the infrared LED element 1 is fixed on the submount 35 via the pattern electrode 37a and the pattern electrode 37b.
  • FIG. 2A is a cross-sectional view showing the submount 35 and the pattern electrodes (37a, 37b) omitted from the state shown in FIG. 1, and is upside down for convenience of explanation.
  • FIG. 2B is a drawing schematically showing a plan view when viewed from the side opposite to the InP substrate 3 in the state of FIG. 2A.
  • the infrared light L1 generated in the semiconductor layer 10 (more specifically, in the active layer 13 described later) is on the opposite side of the submount 35, that is, the InP substrate 3. Infrared light L1 is taken out from the side.
  • the infrared light L1 is light having a peak wavelength of 1000 nm or more and 2000 nm or less.
  • the infrared LED element 1 includes an InP substrate 3.
  • the InP substrate 3 is also used as a growth substrate when growing the semiconductor layer 10, as will be described later in the description of the manufacturing method.
  • the InP substrate 3 exhibits semi-insulating property, has a resistivity of 1 ⁇ 10 6 ⁇ ⁇ cm or more, and a dopant concentration of less than 1 ⁇ 10 17 / cm 3 .
  • the InP substrate 3 is doped with Fe at a dopant concentration in the range of 1 ⁇ 10 16 / cm 3 or more and less than 1 ⁇ 10 17 / cm 3 .
  • Fe is a kind of transition metal that forms a deep level in InP, and the InP substrate 3 exhibits semi-insulating property when such a metal is doped very low.
  • W or the like may be used in addition to Fe.
  • the InP substrate 3 may be an undoped substrate. Even with an undoped substrate, impurities are inevitably mixed in during the growth of the substrate, so that the impurities are doped at a dopant concentration of less than 1 ⁇ 10 17 / cm 3 .
  • the thickness of the InP substrate 3 is preferably 20 ⁇ m or more and 1000 ⁇ m or less, and more preferably 50 ⁇ m or more and 700 ⁇ m or less.
  • the infrared LED element 1 has a semiconductor layer 10 formed on the upper layer of the InP substrate 3.
  • the semiconductor layer 10 is composed of a laminated body of a plurality of layers. Specifically, the semiconductor layer 10 includes a first semiconductor layer 11, an active layer 13, and a second semiconductor layer 15.
  • the first semiconductor layer 11 is formed on the upper surface of the InP substrate 3.
  • the first semiconductor layer 11 is composed of n-type InP.
  • the thickness of the first semiconductor layer 11 is not limited, but is, for example, 1000 nm or more and 20000 nm or less, preferably 3000 nm or more and 10000 nm or less.
  • the dopant concentration of the first semiconductor layer 11 is preferably 1 ⁇ 10 17 / cm 3 or more and 5 ⁇ 10 18 / cm 3 or less, and more preferably 5 ⁇ 10 17 / cm 3 or more and 4 ⁇ 10 18 /. It is less than cm 3 .
  • As the n-type dopant material contained in the first semiconductor layer 11, Sn, Si, S, Ge, Se and the like can be used, and Si is particularly preferable.
  • the first semiconductor layer 11 is formed over almost the entire surface of the InP substrate 3.
  • the active layer 13 is composed of a semiconductor layer formed on the upper layer of the first semiconductor layer 11. More specifically, as shown in FIGS. 1 and 2A, the active layer 13 is formed on an upper layer of a part of the first semiconductor layer 11.
  • the active layer 13 is appropriately selected from materials capable of generating light of a target wavelength and capable of epitaxial growth in lattice matching with the InP substrate 3.
  • the active layer 13 may have a single layer structure of GaInAsP, AlGaInAs, or InGaAs, or may be a well layer composed of GaInAsP, AlGaInAs, or InGaAs, and GaInAsP, AlGaInAs, InGaAs, or GaInAsP, which has a larger bandgap energy than the well layer.
  • An MQW (Multiple Quantum Well) structure including a barrier layer made of InP may be used.
  • the film thickness of the active layer 13 is 50 nm or more and 2000 nm or less, preferably 100 nm or more and 500 nm or less.
  • the active layer 13 has an MQW structure, a well layer having a film thickness of 5 nm or more and 20 nm or less and a barrier layer are laminated in a range of 2 cycles or more and 50 cycles or less.
  • the active layer 13 may be doped with n-type or p-type, or may be undoped. When doped into an n-type, for example, Si can be used as the dopant.
  • the second semiconductor layer 15 is formed on the upper layer of the active layer 13.
  • the second semiconductor layer 15 is composed of a p-type semiconductor layer and includes a p-type clad layer and a p-type contact layer.
  • the p-type clad layer is composed of p-type InP.
  • the thickness of the p-type clad layer is not limited, but is, for example, 1000 nm or more and 10,000 nm or less, preferably 2000 nm or more and 5000 nm or less.
  • the p-type dopant concentration of the p-type clad layer is preferably 1 ⁇ 10 17 / cm 3 or more, 3 ⁇ 10 18 / cm 3 or less, and more preferably 5 ⁇ 10 17 at a position away from the active layer 13. It is 3 ⁇ 10 18 / cm 3 or more and 3 ⁇ 10 18 / cm 3 or less.
  • the p-type contact layer is composed of p-type GaInAsP.
  • the thickness of this p-type contact layer is not limited, but is, for example, 10 nm or more and 1000 nm or less, preferably 50 nm or more and 500 nm or less.
  • the p-type dopant concentration in the p-type contact layer is preferably 5 ⁇ 10 17 / cm 3 or more, 3 ⁇ 10 19 / cm 3 or less, and more preferably 1 ⁇ 10 18 / cm 3 or more, 2 ⁇ . It is 10 19 / cm 3 or less.
  • Zn, Mg, Be and the like can be used, and Zn or Mg is preferable, and Zn is particularly preferable. ..
  • the first semiconductor layer 11 and the second semiconductor layer 15 are appropriately selected from materials that do not absorb the infrared light L1 generated by the active layer 13 and that are lattice-matched with the InP substrate 3 and capable of epitaxial growth. Will be done.
  • materials such as GaInAsP and AlGaInAs can be used in addition to InP.
  • the present invention does not exclude the case where the materials of the clad layer and the contact layer are common. Further, the present invention does not exclude the case where the first semiconductor layer 11 is composed of a laminate of a clad layer and a contact layer made of different materials.
  • the active layer 13 is formed on the upper layer of a partial region of the first semiconductor layer 11.
  • the infrared LED element 1 includes a first electrode 21 formed on the upper layer of the first semiconductor layer 11 in a region where the active layer 13 is not formed.
  • the first electrode 21 has an ohmic connection with the first semiconductor layer 11.
  • the first electrode 21 is made of a material such as Au / Ge / Au, Au / Ge / Ni / Au, AuGe, AuGeNi, and may be provided with a plurality of these materials.
  • the thickness of the first electrode 21 is not limited, but is, for example, 50 nm or more and 500 nm or less, preferably 100 nm or more and 300 nm or less.
  • the infrared LED element 1 includes an insulating layer 19 formed so as to cover a part of the side wall and the upper surface of the semiconductor layer 10.
  • the insulating layer 19 is made of a material that exhibits electrical insulation and has high transparency to infrared light L1.
  • the transmittance of the insulating layer 19 with respect to infrared light L1 is preferably 70% or more, more preferably 80% or more, and particularly preferably 90% or more.
  • a material such as SiO 2 , SiN, Al 2 O 3 or the like can be used for the insulating layer 19.
  • the film thickness of the insulating layer 19 is arbitrary, but is, for example, 50 nm or more and 5000 nm or less, preferably 100 nm or more and 1000 nm or less.
  • the infrared LED element 1 includes a second electrode 22 formed on the upper layer of the second semiconductor layer 15.
  • the second electrode 22 is arranged at a position separated from the first electrode 21 in a direction parallel to the plane of the InP substrate 3 (see also FIG. 2B).
  • the second electrode 22 constitutes a partial electrode discretely arranged on the upper layer of a part of the second semiconductor layer 15.
  • a plurality of second electrodes 22 are discretely arranged on a plane when viewed from above.
  • the second electrode 22 is hidden behind the second pad electrode 27, which will be described later, and cannot be visually recognized.
  • the second electrode 22 is illustrated by a broken line.
  • the second electrode 22 is made of a material capable of ohmic contact with the second semiconductor layer 15.
  • the second electrode 22 is made of a material such as Au / Zn / Au, AuZn, AuBe, and may be provided with a plurality of these materials.
  • the thickness of the second electrode 22 is not limited, but is, for example, 50 nm or more and 500 nm or less, preferably 100 nm or more and 300 nm or less.
  • the insulating layer 19 is formed in the region where the second electrode 22 is not formed in the upper layer of the second semiconductor layer 15.
  • the infrared LED element 1 of the present embodiment includes a reflecting electrode 26 on the upper layer of the second electrode 22.
  • the reflective electrode 26 has a function of returning the infrared light L1 generated in the active layer 13 to the second semiconductor layer 15 side and passing through the insulating layer 19 to the InP substrate 3 side. Play.
  • the reflective electrode 26 is made of a conductive material and has a high reflectance with respect to infrared light L1.
  • the reflectance of the reflecting electrode 26 with respect to infrared light L1 is preferably 70% or more, more preferably 80% or more, and particularly preferably 90% or more.
  • a metal material such as Ag, Ag alloy, Au, Al, or Cu can be used for the reflective electrode 26.
  • the thickness of the reflective electrode 26 is not particularly limited, but is, for example, 10 nm or more and 2000 nm or less, preferably 100 nm or more and 1000 nm or less.
  • the second electrode 22 Since the second electrode 22 needs to realize ohmic contact with the second semiconductor layer 15, it is easily alloyed with the second semiconductor layer 15 (more specifically, the contact layer) to have low contact resistance. Is composed of materials that can be realized. Therefore, as described above, AuZn, AuBe, Au / Zn / Au layer structure and the like are used for the second electrode 22. However, these materials have a relatively low reflectance to infrared light L1. Therefore, if the second electrode 22 is formed on the entire surface of the second semiconductor layer 15, the infrared light L1 generated in the active layer 13 and advanced toward the second semiconductor layer 15 is absorbed by the second electrode 22. The ratio of infrared light L1 to be generated becomes high.
  • the second electrode 22 is discretely arranged on the upper layer of the second semiconductor layer 15, and the second of the upper layers of the second semiconductor layer 15 is arranged.
  • An insulating layer 19 made of a material exhibiting high transparency to infrared light L1 is formed in a region where the two electrodes 22 are not formed.
  • a reflective electrode 26 made of a material having a higher reflectance for infrared light L1 than the second electrode 22 is formed on the upper layer of the insulating layer 19.
  • the reflective electrode 26 does not come into contact with the second semiconductor layer 15, it does not need to be a material capable of achieving ohmic contact with the second semiconductor layer 15. Therefore, a metal material having a higher reflectance than the second electrode 22. You can choose from and use it. Specifically, Al, Au, Al / Au and the like can be used as the material of the reflective electrode 26.
  • the reflective electrode 26 may be integrally formed with the second pad electrode 27, which will be described later.
  • the infrared LED element 1 includes a first pad electrode 25 formed on the upper layer of the first electrode 21 and a second pad electrode 27 formed on the upper layer of the second electrode 22.
  • the structure in which the second pad electrode 27 is formed on the upper layer of the reflection electrode 26 is shown, but the second pad electrode 27 has a high reflectance to the infrared light L1.
  • the second pad electrode 27 may also serve as the reflection electrode 26.
  • the first pad electrode 25 and the second pad electrode 27 each form a region for connecting the bonding wire.
  • the first pad electrode 25 and the second pad electrode 27 are composed of, for example, Ti / Au, Ti / Pt / Au, and the like.
  • the thickness of the first pad electrode 25 and the second pad electrode 27 is not particularly limited, but is, for example, 500 nm or more and 5000 nm or less, preferably 1000 nm or more and 4000 nm or less.
  • the infrared LED element 1 includes a height adjusting electrode 29 formed on the upper layer of the first pad electrode 25.
  • the height adjusting electrode 29 is provided for mounting the infrared LED element 1 in a flip chip format as shown in FIG.
  • the first pad electrode 25 is formed at a position closer to the InP substrate 3 than the second pad electrode 27, it is between the first pad electrode 25 and the second pad electrode 27. There is a difference in the height position.
  • the infrared LED element 1 is flip-chip mounted, as shown in FIG. 1, while forming an electrical connection between the pattern electrode 37b formed on the submount 35 and the second pad electrode 27, It is necessary to secure an electrical connection between the pattern electrode 37a formed on the submount 35 and the first pad electrode 25.
  • the height adjusting electrode 29 is formed for the purpose of compensating for the difference in height between the first pad electrode 25 and the second pad electrode 27.
  • the material of the height adjusting electrode 29 is not limited, but for example, Au plating, Ni plating, Cu plating and the like can be used, and a plurality of these materials may be combined. However, from the viewpoint of oxidation resistance, it is preferable that at least a thickness region of several tens to several hundreds of nm near the surface of the height adjusting electrode 29 is formed by Au plating.
  • the uneven portion 6 is formed on the surface of the InP substrate 3 on the light extraction side.
  • the uneven portion 6 preferably has an arithmetic mean roughness Ra of 10 nm or more, and more preferably 100 nm or more.
  • the infrared LED element 1 of the present embodiment is made of a material having a high transmittance for infrared light L1 on the main surface of the main surface of the InP substrate 3 opposite to the side on which the semiconductor layer 10 is formed.
  • a translucent layer 31 made of the above is provided.
  • the translucent layer 31 is selected from materials having a transmittance of 80% or more with respect to infrared light L1 and a refractive index between InP and air.
  • SiO x , SiON, SiN x , TiO x , MgO x and the like can be used as the translucent layer 31, and a plurality of these materials may be combined.
  • the infrared LED element 1 includes a translucent layer 31 showing a refractive index between air and InP
  • the proportion of infrared light L1 totally reflected by the surface of the InP substrate 3 is further reduced, and light is extracted. Efficiency is further improved.
  • the light extraction efficiency is enhanced by forming the InP substrate 3 with a semi-insulating material. This point will be described later with reference to the verification results.
  • FIGS. 3A to 3H are cross-sectional views of each step in the manufacturing process.
  • Step S1 An InP substrate 3 showing semi-insulating property is prepared.
  • the transition metal forming a deep level such as Fe was doped with a dopant concentration in the range of 1 ⁇ 10 16 / cm 3 or more and less than 1 ⁇ 10 17 / cm 3 . It may be used as a substrate, or an undoped substrate may be used.
  • a Fe-doped InP substrate 3 having a thickness of 2 inches and a thickness of 370 ⁇ m can be used.
  • Step S2 As shown in FIG. 3A, the semi-insulating InP substrate 3 is transported into a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus, and the first semiconductor layer 11, the active layer 13, and the second semiconductor layer 15 are placed on the InP substrate 3. Is sequentially epitaxially grown to form the semiconductor layer 10.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the type and flow rate of the raw material gas, the treatment time, the environmental temperature, and the like are appropriately adjusted according to the material and film thickness of the layer to be grown.
  • the material example of each semiconductor layer 10 is as described above.
  • Step S3 The epitaxial wafer is taken out from the MOCVD apparatus, and as shown in FIG. 3B, the second semiconductor layer 15 and the active layer 13 in a partial region are removed by etching to expose the first semiconductor layer 11.
  • the second semiconductor layer 15 and the active layer 13 in a partial region are removed by etching to expose the first semiconductor layer 11.
  • it can be performed by the following procedure.
  • a mask layer (here, SiO 2 layer) is formed on the upper surface of the second semiconductor layer 15, which is the outermost surface of the semiconductor layer 10, by a plasma CVD method by a predetermined film thickness, and then a resist opening is performed by a photolithography method. Form a part.
  • the mask layer in the resist opening is removed by etching with buffered hydrofluoric acid, and then the resist is removed.
  • buffered hydrofluoric acid is used to remove the remaining mask layer.
  • Step S4 As shown in FIG. 3C, the insulating layer 19 is formed on the entire surface of the semiconductor layer 10 by using the plasma CVD method.
  • Step S5 As shown in FIG. 3D, the second electrode 22 is formed in a part of the second semiconductor layer 15. In detail, for example, it can be performed by the following procedure.
  • a resist opening is formed in a part of the insulating layer 19 by a photolithography method, and then the insulating layer 19 in the resist opening is removed by using buffered hydrofluoric acid.
  • the resist is removed, and the material film formed in a portion outside the planned formation region of the second electrode 22 is formed. Lift off.
  • an alloy treatment (annealing treatment) is performed by heat treatment at 450 ° C. for 10 minutes to realize ohmic contact between the second semiconductor layer 15 and the second electrode 22.
  • Step S6 As shown in FIG. 3E, the reflective electrode 26 is formed on the upper layer of the second electrode 22, and the second pad electrode 27 is further formed on the upper layer of the reflective electrode 26. In detail, for example, it can be performed by the following procedure.
  • a material film of the reflective electrode 26 and a material film of the second pad electrode 27 are formed by using an EB vapor deposition apparatus.
  • the reflective electrode 26 and the second pad electrode 27 may be formed continuously. For example, by forming a laminated body of Al / Au / Ti / Pt / Au, a laminated structure of the reflective electrode 26 and the second pad electrode 27 is continuously formed.
  • Step S7 As shown in FIG. 3F, the first electrode 21 is formed on the upper layer of the first semiconductor layer 11 in a part of the region where the active layer 13 is not formed. In detail, for example, it can be performed by the following procedure.
  • a resist opening is formed in a part of the insulating layer 19 by a photolithography method, and then the insulating layer 19 in the resist opening is removed by using buffered hydrofluoric acid.
  • the resist is removed, and the material film formed in a portion outside the planned formation region of the first electrode 21 is formed. Lift off.
  • an alloy treatment (annealing treatment) is performed, for example, by heat treatment at 350 ° C. for 10 minutes, so that ohmic contact between the first semiconductor layer 11 and the first electrode 21 is realized.
  • Step S8 As shown in FIG. 3G, the first pad electrode 25 is formed on the upper layer of the first electrode 21, and the height adjusting electrode 29 is further formed on the upper layer of the first pad electrode 25.
  • the first pad electrode 25 is formed on the upper layer of the first electrode 21, and the height adjusting electrode 29 is further formed on the upper layer of the first pad electrode 25.
  • it can be performed by the following procedure.
  • a material film of the first pad electrode 25 is formed by using an EB vapor deposition apparatus.
  • Ti / Pt / Au is formed as the first pad electrode 25.
  • a resist opening is formed in the upper layer of the first electrode 21 by a photolithography method, and then an electroless Au plating method is used to form a high layer of the first pad electrode 25 in the resist opening by Au plating.
  • the adjusting electrode 29 is grown.
  • the height adjusting electrode 29 and the second pad electrode 27 are adjusted to substantially the same height.
  • the height adjusting electrode 29 may be grown by using an electrolytic plating method or an EB vapor deposition method.
  • Step S9 As shown in FIG. 3H, the main surface of the InP substrate 3 on the side opposite to the side on which the semiconductor layer 10 is formed is thinned. In detail, for example, it can be performed by the following procedure.
  • the surface of the InP substrate 3 on the side where the semiconductor layer 10 is formed fixed to the support member with wax grinding is performed to a desired thickness (for example, 150 ⁇ m) by a single-sided grinding machine using a slurry liquid and colloidal silica. After grinding, the abrasive grains are removed with an alkaline cleaning solution, the InP substrate 3 is removed from the support member, and the wax is cleaned and removed.
  • the uneven portion 6 is formed on the main surface of the InP substrate 3 on the side opposite to the side on which the semiconductor layer 10 is formed.
  • the uneven portion 6 preferably has an arithmetic mean roughness Ra of 10 nm or more, and more preferably 100 nm or more.
  • the InP substrate 3 is formed with an uneven portion 6 having an arithmetic mean roughness Ra of 460 nm.
  • a translucent layer 31 is formed on the main surface of the InP substrate 3 on the side where the uneven portion 6 is formed by using the plasma CVD method.
  • the translucent layer 31 is shown so that the surface of the translucent layer 31 has irregularities formed so as to follow the shape of the uneven portion 6 provided on the main surface of the InP substrate 3, but the translucent layer 31 is translucent.
  • the surface of the layer 31 may be formed of a flatter surface than the InP substrate 3.
  • Step S11 the InP substrate 3 is attached to a dicing tape to be chipped by blade dicing, and then mounted on the submount 35 as shown in FIG. More specifically, a submount 35 having a pattern electrode 37a and a pattern electrode 37b formed on the upper surface is prepared, and the pattern electrode 37a and the height adjusting electrode 29, and the pattern electrode 37b and the second pad electrode 27 are respectively prepared. Ultrasonic bonding. As a result, the infrared LED element 1 mounted on the flip chip is manufactured.
  • Example 1 The infrared LED element 1 manufactured through steps S1 to S11 using the InP substrate 3 doped with Fe at a dopant concentration of 5 ⁇ 10 16 / cm 3 was designated as Example 1.
  • the resistivity of the InP substrate 3 of Example 1 was 2 ⁇ 10 17 ⁇ ⁇ cm. That is, the infrared LED element 1 of the first embodiment includes a semi-insulating InP substrate 3.
  • the resistivity of the InP substrate was measured by the Van der Pauw method. The same method was used in Comparative Example 1 below.
  • a known method such as a contact type 4-probe method or an eddy current method can be adopted in addition to the Van der Pauw method.
  • Comparative Example 1 was an infrared LED element 1 manufactured by the same method as in Example 1 except that an InP substrate doped with a dopant concentration of 3 ⁇ 10 18 / cm 3 was used. At this time, the resistivity of the InP substrate of Comparative Example 1 was 7 ⁇ 10 -4 ⁇ ⁇ cm. That is, the infrared LED element of Comparative Example 1 includes a conductive InP substrate.
  • Example 1 and Comparative Example 1 were mounted on a stem 40 as shown in FIG. 4, and a current was supplied from a power source (not shown) to plot the relationship between the amount of current and the optical output. The light output was measured based on the amount of infrared light L1 received by the light receiving sensor using the integrating sphere method.
  • a pair of feeding pins (43a, 43b) electrically insulated from each other by an insulating member 42 are inserted into the stem 40.
  • the submount 35 of the infrared LED element 1 is fixed to the upper surface of the stem 40 by the silver paste 41.
  • the feeding pin 43a and the pattern electrode 37a are connected by a bonding wire 44a, and the feeding pin 43b and the pattern electrode 37b are connected by a bonding wire 44b.
  • FIG. 5 is a graph showing the IL characteristics of each element of Example 1 and Comparative Example 1.
  • the horizontal axis indicates the amount of supply current
  • the vertical axis indicates the optical output.
  • the infrared LED element 1 of Example 1 mounted on the semi-insulating InP substrate 3 is compared with the infrared LED element of Comparative Example 1 mounted on the conductive InP substrate. It can be seen that the light output is high.
  • the infrared LED element of Comparative Example 1 including the conductive InP substrate since many free carriers are present in the InP substrate when energized, the infrared light L1 generated by the active layer 13 and advanced to the InP substrate side is However, it is presumed that the light output is low as a result of being absorbed by the free carriers existing in the InP substrate.
  • the infrared LED element 1 of Example 1 including the semi-insulating InP substrate 3 the amount of free carriers present in the InP substrate 3 when energized is significantly lower than that of Comparative Example 1. As a result of suppressing the absorption of the infrared light L1 passing through the InP substrate 3, it is presumed that the light output is higher than that of Comparative Example 1.
  • the infrared LED element 1 is flip-chip mounted has been described with reference to FIG.
  • a mounting format (so-called face-up mounting) has been adopted in which energization is formed for the semiconductor layer 10 by connecting a bonding wire to each of the first pad electrode 25 and the second pad electrode 27.
  • the infrared LED element 1 is also within the scope of the present invention. In this case, the infrared LED element 1 does not necessarily have to include the height adjusting electrode 29 and the reflecting electrode 26.
  • the infrared LED element 1 itself becomes thick. Therefore, from the viewpoint of exhibiting higher light extraction efficiency and realizing a low profile element, the infrared LED element 1 to which flip chip mounting is planned as shown in FIG. 1 is preferable.
  • the InP substrate 3 is described as having the uneven portion 6, but in the present invention, it is arbitrary whether or not the InP substrate 3 is provided with the uneven portion 6. However, from the viewpoint of further enhancing the light extraction efficiency, it is preferable that the InP substrate 3 is provided with the uneven portion 6.
  • the infrared LED element 1 has been described as having the light-transmitting layer 31 on the light extraction surface side of the InP substrate 3, but in the present invention, the infrared LED element 1 has the light-transmitting layer 31. Whether or not it is optional. However, from the viewpoint of further enhancing the light extraction efficiency, it is preferable that the infrared LED element 1 includes a light-transmitting layer 31.
  • the second electrode 22 has been described as forming a partial electrode, but in the present invention, it is arbitrary whether or not the second electrode 22 is a partial electrode. However, from the viewpoint of further enhancing the light extraction efficiency, it is preferable that the infrared LED element 1 is provided with the reflective electrode 26 on the upper layer of the second electrode 22 after the second electrode 22 is used as a partial electrode.
  • step S6 for forming the second electrode 22 and step S7 for forming the first electrode 21 may be reversed.
  • step S9 for thinning the InP substrate 3 may be performed before the step for forming the electrodes (21, 22).
  • Infrared LED element 3 InP substrate 6: Concavo-convex portion 10: Semiconductor layer 11: First semiconductor layer 13: Active layer 15: Second semiconductor layer 19: Insulation layer 21: First electrode 22: Second electrode 25: First pad electrode 26: Reflection electrode 27: Second pad electrode 29: Height adjustment electrode 31: Translucent layer 35: Submount 37a: Pattern electrode 37b: Pattern electrode 40: Stem 41: Silver paste 42: Insulation member 43a : Feeding pin 43b: Feeding pin 44a: Bonding wire 44b: Bonding wire

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Abstract

簡易な工程で製造が可能であって、高い光取り出し効率を示す、発光波長が１０００ｎｍ以上の赤外ＬＥＤ素子を実現する。　赤外ＬＥＤ素子は、ピーク波長が１０００ｎｍ以上、２０００ｎｍ以下であって、半絶縁性のＩｎＰ基板と、ＩｎＰ基板の上層に形成された、ｐ型又はｎ型の第一半導体層と、第一半導体層の上層に形成された活性層と、活性層の上層に形成され第一半導体とは異なる導電型の第二半導体層と、活性層が形成されていない領域内において第一半導体層の上層に形成された第一電極と、第二半導体層の上層に形成されＩｎＰ基板の面に平行な方向に関して第一電極から離間した位置に配置された第二電極とを備える。

Description

赤外ＬＥＤ素子
　本発明は、赤外ＬＥＤ素子に関し、特に発光波長が１０００ｎｍ以上の赤外ＬＥＤ素子に関する。
　近年、波長１０００ｎｍ以上の赤外領域を発光波長とする半導体発光素子は、防犯・監視カメラ、ガス検知器、医療用のセンサや産業機器等の用途で幅広く用いられている。
　発光波長が１０００ｎｍ以上の半導体発光素子は、一般的に以下の手順で製造される。成長基板としてのＩｎＰ基板上に、第一導電型の半導体層、活性層（「発光層」と称されることもある。）、及び第二導電型の半導体層を順次エピタキシャル成長させた後、半導体ウエハ上に電流注入のための電極が形成される。その後、チップ状に切断される。
　従来、発光波長が１０００ｎｍ以上の半導体発光素子としては、半導体レーザ素子の開発が先行して進められてきた経緯がある。一方で、ＬＥＤ素子については、その用途があまりなかったこともあり、レーザ素子よりは開発が進んでいなかった。
　しかしながら、近年、アプリケーションの広がりを受け、赤外ＬＥＤ素子についても高効率化の製品の要求が高まっている。例えば特許文献１には、ＩｎＰ基板上にＬＥＤ構造を結晶成長させたウエハの上下面に電極を形成し、両電極間に電圧を印加することで活性層に電流を注入して発光させる赤外ＬＥＤ素子が開示されている。例えば特許文献２及び特許文献３には、成長基板上にＬＥＤ構造のエピタキシャル半導体膜を結晶成長させたウエハを、導電性の支持基板に接合した後、成長基板を除去することで光取り出し効率を向上した構造が開示されている。
特開平４－２８２８７５号公報 特開２０１３－３０６０６号公報 特開２０１２－１２９３５７号公報
　特許文献２や特許文献３に記載された構造のように、成長基板とは別の支持基板を貼り合わせてＬＥＤ素子を実現した場合には、支持基板の貼り合わせ工程が必要となり、製造が複雑化してしまう。このため、簡易な方法でＬＥＤ素子を実現するためには、例えば特許文献１に示されるように、成長基板をそのまま利用するのが好ましい。
　しかしながら、特許文献１の構造の場合には、ＩｎＰ基板のエピタキシャル層が形成されている側とは反対側の面（以下、「裏面」と呼ぶ。）に電極が配置されており、ＩｎＰ基板内に電流を流す必要がある。このため、ＩｎＰ基板はドーパントが高濃度にドープされることで導電性を示すように設計される。
　特許文献１の構造の場合、活性層から出射された赤外光をＩｎＰ基板とは反対側に取り出すことが予定されている。しかし、活性層から出射された赤外光は、ＩｎＰ基板側にも進行する。ＩｎＰ基板が高濃度にドープされたドーパントを含む構成であると、ＩｎＰ基板内に存在するフリーキャリアによって赤外光が吸収されてしまう。このため、仮に、ＩｎＰ基板の裏面に設けられた電極が反射性を示す材料であったとしても、ＩｎＰ基板内を通過するたびにＩｎＰ基板内で赤外光が吸収されてしまう。これにより、高い光取り出し効率が実現できない。
　ＩｎＰ系の赤外ＬＥＤ素子は、これまで光通信用として開発されてきた経緯があり、光ファイバに対して赤外光を導くことができれば通信機能が発揮されるため、赤外ＬＥＤ素子からの光取り出し効率を向上させたいという強い動機が存在しなかった。このことは、特許文献１には、ＩｎＰ基板側に進行した赤外光を取り出し面側に戻すことについての示唆がないことにも現れている。
　本発明は上記の課題に鑑み、簡易な工程で製造が可能であって、高い光取り出し効率を示す、発光波長が１０００ｎｍ以上の赤外ＬＥＤ素子を実現することを目的とする。
　本発明に係る赤外ＬＥＤ素子は、ピーク波長が１０００ｎｍ以上、２０００ｎｍ以下であって、
　半絶縁性のＩｎＰ基板と、
　前記ＩｎＰ基板の上層に形成された、ｐ型又はｎ型の第一半導体層と、
　前記第一半導体層の上層に形成された活性層と、
　前記活性層の上層に形成され、前記第一半導体層とは異なる導電型の第二半導体層と、
　前記活性層が形成されていない領域内において、前記第一半導体層の上層に形成された第一電極と、
　前記第二半導体層の上層に形成され、前記ＩｎＰ基板の面に平行な方向に関して前記第一電極から離間した位置に配置された、第二電極とを備えたことを特徴とする。
　本明細書において、基板が「半絶縁性」であるとは、そのドーパント濃度が１×１０17／ｃｍ3未満であることを意味する。このとき、抵抗率は０．１Ω・ｃｍ以上である。これに対し、導電性の基板は、ドナー又はアクセプタを形成するドーパント原子を用い、ドーパント濃度が１×１０17／ｃｍ3以上であることを意味する。このとき、抵抗率は０．０１Ω・ｃｍ未満である。
　上記の赤外ＬＥＤ素子によれば、ＩｎＰ基板が半絶縁性であるため通電時であってもフリーキャリアが殆ど存在しない。この結果、活性層から出射された赤外光がＩｎＰ基板内を通過しても、当該ＩｎＰ基板内でフリーキャリアによる赤外光の吸収が生じにくい。この点は、実施例を参照して後述される。
　また、上記の赤外ＬＥＤ素子の場合、ＩｎＰ基板の同一面側に第一電極と第二電極とが形成されている。このため、通電時にＩｎＰ基板を通じて活性層に対して電流を流す必要がない。これにより、ＩｎＰ基板を半絶縁性としても、活性層に対して電流を注入することが可能となる。
　このように、上記の赤外ＬＥＤ素子の場合には、ＩｎＰ基板内での赤外光の吸収が抑制されているため、ＩｎＰ基板の主面のうち、半導体層が形成されている側ではなく、その反対側を光取り出し面とすることができる。
　なお、上記の赤外ＬＥＤ素子は、ＩｎＰ基板の上層に半導体層が形成されてなる構造であるため、成長基板としてのＩｎＰ基板とは別の支持基板を貼り合わせる工程を経ることなく製造できる。このため、簡易な方法で光取り出し効率の高い赤外ＬＥＤ素子が実現できる。
　ＩｎＰは機械的な剛性が低いため、あまりに薄膜化すると割れや剥がれ等が生じるおそれがある。このため、前記ＩｎＰ基板の厚みは２０μｍ以上とするのが好適である。ただし、あまりに厚くし過ぎると、赤外ＬＥＤ素子自体の厚み（高さ）が厚くなりすぎることから、１０００μｍ以下とするのが好ましい。
　ＩｎＰ基板が２０μｍ以上であっても、ＩｎＰ基板が半絶縁性材料で構成されており、ＩｎＰ基板内を赤外光が通過することによるフリーキャリアでの吸収が抑制されているため、高い取り出し効率が実現される。
　ＩｎＰは、波長１０００～２０００ｎｍの赤外光に対する屈折率が３．２程度であり、空気（屈折率が１）に比べて極めて高い。このため、ＩｎＰ基板側に進行した赤外光の一部は、ＩｎＰ基板と空気との界面において全反射してＩｎＰ基板側に戻される。このため、赤外光は、赤外ＬＥＤ素子から外部に取り出される迄にＩｎＰ基板内を複数回通過することが想定される。しかし、上述したように、赤外ＬＥＤ素子が半絶縁性を示すＩｎＰ基板を備えることで、赤外光がＩｎＰ基板内を複数回通過した後に取り出される場合であっても、ＩｎＰ基板内での吸収が抑制されているため、高い取り出し効率が実現される。
　しかしながら、ＩｎＰ基板内を複数回通過する間に、赤外光の吸収を完全にゼロにすることは技術的に困難である。このため、光取り出し効率を更に高める観点から、前記ＩｎＰ基板が、前記第一半導体層が形成されている側とは反対側の面の少なくとも一部の領域に形成された凹凸部を有するものとしても構わない。
　ＩｎＰ基板を半絶縁性にする方法の一例として、前記ＩｎＰ基板に、深い準位の形成が可能な遷移金属をドープする方法が採用できる。このような遷移金属としては、代表的にＦｅが挙げられる。Ｆｅ以外であっても、ＩｎＰ基板内に深い準位を形成できる金属であればよく、例えば、Ｗ等を利用しても構わない。
　前記ＩｎＰ基板はアンドープであっても構わない。アンドープのＩｎＰ基板として入手した場合であっても、半導体結晶の製造の過程で炉壁等から意図しない不純物が混入してしまうのが一般的であり、１×１０15／ｃｍ3～１×１０16／ｃｍ3程度に不純物がドーピングされてしまう。このようなアンドープのＩｎＰ基板であっても、半絶縁性を示すことから、赤外光の吸収が抑制される。
　前記赤外ＬＥＤ素子は、
　前記第一電極の上層に形成された第一パッド電極と、
　前記第二電極の上層に形成された第二パッド電極とを有し、
　前記第一パッド電極の前記ＩｎＰ基板とは反対側の面と、前記第二パッド電極の前記ＩｎＰ基板とは反対側の面とが実質的に同一の高さに位置しているものとしても構わない。
　ここで、「実質的に同一の高さ」とは、フリップチップ実装が可能な程度に高さの差が抑制されていることを意味し、具体的には、高さの差が１μｍ以下に抑制されていることを意味する。
　上記赤外ＬＥＤ素子によれば、第一パッド電極と第二パッド電極を、例えばサブマウント上に形成されたパターン電極に接続することで、フリップチップ実装が可能となる。これにより、第一パッド電極や第二パッド電極に対して、ワイヤボンディングによって電気的に接続する必要がなくなる。これにより、光取り出し面側にワイヤの取り回し領域を確保する必要がなくなるため低背な赤外ＬＥＤ素子が実現でき、更には、パッド電極を光取り出し面側に形成する必要がなくなるため光取り出し面積が高められる。
　上述したように、従来のＩｎＰ系の赤外ＬＥＤ素子は専ら光通信用として開発されてきた経緯があり、光ファイバへの結合効率が重要な要素であった。すなわち、このような赤外ＬＥＤ素子は、面発光の場合には光ファイバの外側に漏れ出す光が生じてしまうことから、できる限り点発光が好ましいとされていた。このため、光取り出し面積を拡大する強い動機が存在しなかった。
　これに対し、上記の構成によれば、ＩｎＰ基板の一方の主面を光取り出し面とし、その反対側の主面に形成された各電極をステムに実装された通電用のパターン電極に接続させることで、光取り出し面積を高めつつ取り出し効率を向上させたフリップチップ型の赤外ＬＥＤ素子が実現される。
　更に、近年では波長１０００ｎｍ以上の赤外領域の用途が広がりを見せ始めており、これに伴って、発光効率が高く小型のＬＥＤ素子が求められるようになってきている。例えば、ウェアラブルなＬＥＤ素子を実現することを鑑みると、実装面積を小さくするだけでなく、素子の厚みを薄くする（低背にする）ことも重要となる。上記の構成によれば、ボンディングワイヤの取り回し領域や、ボンディングワイヤを接続させるためのボールが不要となるため、素子全体の厚みの薄い低背なＬＥＤ素子が実現される。
　ところで、仮に、ＩｎＰ基板を備えた赤外ＬＥＤ素子においてフリップチップ実装を実現する動機が存在した場合には、ＩｎＰ基板を導電性基板で形成することを想定するのが通常である。なぜなら、ＩｎＰ基板を導電性基板とすることで、双方の電極間に電圧を印加した場合に電流がＩｎＰ基板内に流れるため、電流が一部の領域に集中して流れることによる発光効率の低下が抑制できると考えられるためである。
　しかしながら、ＩｎＰ基板を導電性基板で構成した場合、ＩｎＰ基板内で赤外光が吸収されてしまい、高い光取り出し効率が得られない。電流の面方向への広がりが少し犠牲になったとしても、ＩｎＰ基板内において赤外光が吸収されることの方が光取り出し効率の観点からは顕著に影響することから、上記の構成では、ＩｎＰ基板内での赤外光の吸収を抑制すべくＩｎＰ基板が半絶縁性とされている。
　前記第二電極は、前記ＩｎＰ基板の面に直交する方向から見て、前記第二半導体層の一部領域に形成された部分電極を形成しており、
　前記赤外ＬＥＤ素子が、
　　前記第二電極が形成されていない領域内の前記第二半導体層の上層に形成され、前記活性層から出射される赤外光に対する透過性を示す材料からなる絶縁層と、
　前記第二電極及び前記絶縁層の上層に、前記活性層から出射される赤外光に対する反射率が前記第二電極よりも高い材料からなる反射電極とを備えるものとしても構わない。
　第二電極は、第二半導体層との間でオーミック接触を実現することのできる材料であることが要求され、例えば、Ａｕ／Ｚｎ／Ａｕ、ＡｕＺｎ、ＡｕＢｅ等の材料が利用できる。このような材料は、波長１０００ｎｍ～２０００ｎｍの赤外光に対する反射率が比較的低い。
　これに対し、上記構成のように、第二電極を部分的に形成した上で、第二電極が形成されていない領域に、赤外光に対する透過性を示す絶縁層を形成しつつ、これらの上層に反射電極を備えることで、活性層から出射してＩｎＰ基板とは反対側に進行した赤外光を、光取り出し面であるＩｎＰ基板側に高効率で戻すことができる。これにより、光取り出し効率が更に高められる。
　絶縁層は、赤外光に対する透過率が７０％以上であるのが好ましく、８０％以上であるのがより好ましく、９０％以上であるのが特に好ましい。このような材料としては、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3等を用いることができる。
　反射電極は、赤外光に対する反射率が７０％以上であるのが好ましく、８０％以上であるのがより好ましく、９０％以上であるのが特に好ましい。このような材料としては、Ａｇ、Ａｇ合金、Ａｕ、Ａｌ、Ｃｕ等の金属材料を用いることができる。
　前記第一半導体層は、前記ＩｎＰ基板との屈折率差が０．３未満の材料で構成されているものとしても構わない。
　かかる構成とすることで、活性層から出射して第一半導体層の側に進行した赤外光は、ＩｎＰ基板と第一半導体層との界面での全反射が抑制された状態で、ＩｎＰ基板内に進行し、光取り出し面から取り出される。ＩｎＰ基板を成長基板とし、第一半導体層をＩｎＰ基板に対して格子整合可能な材料（ＩｎＰ、ＧａＩｎＡｓＰ等）で構成することで、ＩｎＰ基板と第一半導体層との間での屈折率差を０．３未満に抑制でき、これらの界面での全反射が抑制される。
　なお、ＧａＮ系の紫外ＬＥＤ素子の場合、ＧａＮ系半導体層の成長基板としてはサファイア基板が利用される。この場合、サファイア基板とＧａＮ系の半導体層との界面での屈折率差は０．８以上を示す。よって、ＧａＮ系の紫外ＬＥＤ素子の場合には、サファイア基板側から仮に光を取り出そうとしても、サファイア基板とＧａＮ層との界面での全反射が多くなってしまう。
　前記赤外ＬＥＤ素子は、前記ＩｎＰ基板の、前記第一半導体層が形成されている側とは反対側の面上に、前記活性層から出射される赤外光に対する透過性を示し、屈折率が前記ＩｎＰ基板の構成材料と空気の間である材料からなる透光層を備えるものとしても構わない。
　かかる構成によれば、ＩｎＰ基板から直接空気内に赤外光が取り出される場合と比べて、光取り出し面と空気との界面での屈折率差が低下できるため、ＩｎＰ基板内に全反射される割合が低下でき、光取り出し効率が更に高められる。
　本発明によれば、簡易な工程で製造が可能であって、高い光取り出し効率を示す、発光波長が１０００ｎｍ以上の赤外ＬＥＤ素子が実現される。
本発明の赤外ＬＥＤ素子の一実施形態の構造を模式的に示す断面図である。 図１に示す赤外ＬＥＤ素子から、一部の要素の図示を省略した断面図であって、図１とは上下が反転されて図示されている。 図２Ａに示す赤外ＬＥＤ素子を上方から見たときの模式的な平面図である。 赤外ＬＥＤ素子の製造方法を説明するための、一工程における断面図である。 赤外ＬＥＤ素子の製造方法を説明するための、一工程における断面図である。 赤外ＬＥＤ素子の製造方法を説明するための、一工程における断面図である。 赤外ＬＥＤ素子の製造方法を説明するための、一工程における断面図である。 赤外ＬＥＤ素子の製造方法を説明するための、一工程における断面図である。 赤外ＬＥＤ素子の製造方法を説明するための、一工程における断面図である。 赤外ＬＥＤ素子の製造方法を説明するための、一工程における断面図である。 赤外ＬＥＤ素子の製造方法を説明するための、一工程における断面図である。 検証の際に利用されたステム構造を説明するための模式的な断面図である。 実施例１と比較例１の赤外ＬＥＤ素子の電流－光出力特性を示す結果である。
　本発明に係る赤外ＬＥＤ素子の実施形態につき、図面を参照して説明する。なお、以下の図面は模式的に示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致しない。また、図面間においても寸法比が一致していない場合がある。
　本明細書内において、「層Ａの上層に層Ｂが形成されている」という表現は、層Ａの面上に直接層Ｂが形成されている場合はもちろん、層Ａの面上に薄膜を介して層Ｂが形成されている場合も含む意図である。なお、ここでいう「薄膜」とは、膜厚５０ｎｍ以下の層を指し、好ましくは１０ｎｍ以下の層を指すものとして構わない。
　図１は、本実施形態の赤外ＬＥＤ素子の構造を模式的に示す断面図である。図１に示すように、赤外ＬＥＤ素子１は、ＩｎＰ基板３と、ＩｎＰ基板３の上層に形成された半導体層１０とを備える。図１では、一例として赤外ＬＥＤ素子１がサブマウント３５上にフリップチップ実装された状態が図示されている。図１に示す例では、赤外ＬＥＤ素子１が、パターン電極３７ａ及びパターン電極３７ｂを介して、サブマウント３５上に固定されている。
　図２Ａは、図１に示す状態からサブマウント３５と、パターン電極（３７ａ，３７ｂ）の図示を省略して図示した断面図であり、説明の都合上、上下が反転されている。また、図２Ｂは、図２Ａの状態において、ＩｎＰ基板３とは反対側から見たときの平面図を模式的に示す図面である。
　図１に示す赤外ＬＥＤ素子１は、半導体層１０内（より詳細には後述される活性層１３内）で生成された赤外光Ｌ１が、サブマウント３５とは反対側、すなわちＩｎＰ基板３側から赤外光Ｌ１が取り出される。赤外光Ｌ１は、ピーク波長が１０００ｎｍ以上、２０００ｎｍ以下の光である。
　［素子構造］
　以下、赤外ＬＥＤ素子１の構造について詳細に説明する。
　（ＩｎＰ基板３）
　赤外ＬＥＤ素子１は、ＩｎＰ基板３を備える。ＩｎＰ基板３は、製造方法の説明の箇所で後述されるように、半導体層１０を成長させる際の成長基板としても利用される。ＩｎＰ基板３は半絶縁性を示しており、抵抗率が１×１０6Ω・ｃｍ以上であって、ドーパント濃度が１×１０17／ｃｍ3未満である。
　本実施形態では、ＩｎＰ基板３は、Ｆｅが１×１０16／ｃｍ3以上、１×１０17／ｃｍ3未満の範囲内のドーパント濃度でドープされている。Ｆｅは、ＩｎＰ内に深い準位を形成する遷移金属の一種であり、このような金属が極めて低くドープされることで、ＩｎＰ基板３が半絶縁性を示す。このように深い準位を形成する遷移金属としては、Ｆｅの他、Ｗ等を利用しても構わない。
　なお、ＩｎＰ基板３は、アンドープ基板としても構わない。アンドープ基板であっても基板の成長時において不可避的に不純物が混入されることで、１×１０17／ｃｍ3未満のドーパント濃度で不純物がドープされる。
　ＩｎＰ基板３の厚みは、２０μｍ以上、１０００μｍ以下とするのが好ましく、５０μｍ以上、７００μｍ以下とするのがより好ましい。
　（半導体層１０）
　赤外ＬＥＤ素子１は、ＩｎＰ基板３の上層に形成された半導体層１０を有する。半導体層１０は、複数の層の積層体で構成される。具体的には、半導体層１０は、第一半導体層１１と、活性層１３と、第二半導体層１５とを含む。
　第一半導体層１１は、ＩｎＰ基板３の上面に形成されている。本実施形態では、第一半導体層１１はｎ型のＩｎＰで構成される。第一半導体層１１の厚みは限定されないが、例えば、１０００ｎｍ以上、２００００ｎｍ以下であり、好ましくは３０００ｎｍ以上、１００００ｎｍ以下である。第一半導体層１１のドーパント濃度は、好ましくは１×１０17／ｃｍ3以上、５×１０18／ｃｍ3以下であり、より好ましくは、５×１０17／ｃｍ3以上、４×１０18／ｃｍ3以下である。第一半導体層１１に含まれるｎ型ドーパント材料としては、Ｓｎ、Ｓｉ、Ｓ、Ｇｅ、Ｓｅ等を利用することができ、Ｓｉが特に好ましい。
　図１及び図２Ａに示すように、第一半導体層１１は、ＩｎＰ基板３のほぼ全面にわたって形成されている。
　活性層１３は、第一半導体層１１の上層に形成された半導体層で構成される。より詳細には、図１及び図２Ａに示すように、活性層１３は、第一半導体層１１の一部分の上層に形成されている。
　活性層１３は、狙いとする波長の光を生成可能であり、且つ、ＩｎＰ基板３と格子整合してエピタキシャル成長が可能な材料から適宜選択される。例えば、活性層１３は、ＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓ、又はＩｎＧａＡｓの単層構造としても構わないし、ＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓ、又はＩｎＧａＡｓからなる井戸層と、井戸層よりもバンドギャップエネルギーの大きいＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓ、ＩｎＧａＡｓ、又はＩｎＰからなる障壁層とを含むＭＱＷ（Multiple Quantum Well：多重量子井戸）構造としても構わない。
　活性層１３の膜厚は、活性層１３が単層構造の場合は、５０ｎｍ以上、２０００ｎｍ以下であり、好ましくは、１００ｎｍ以上、５００ｎｍ以下である。また、活性層１３がＭＱＷ構造の場合は、膜厚５ｎｍ以上２０ｎｍ以下の井戸層及び障壁層が、２周期以上５０周期以下の範囲で積層されて構成される。
　活性層１３は、ｎ型又はｐ型にドープされていても構わないし、アンドープでも構わない。ｎ型にドープされる場合には、ドーパントとしては例えばＳｉを利用できる。
　第二半導体層１５は、活性層１３の上層に形成されている。本実施形態では、第二半導体層１５はｐ型の半導体層で構成され、ｐ型クラッド層とｐ型コンタクト層とを含む。
　第二半導体層１５のうち、ｐ型クラッド層はｐ型のＩｎＰで構成される。このｐ型クラッド層の厚みは限定されないが、例えば、１０００ｎｍ以上、１００００ｎｍ以下であり、好ましくは２０００ｎｍ以上、５０００ｎｍ以下である。ｐ型クラッド層のｐ型ドーパント濃度は、活性層１３から離れた位置において、好ましくは１×１０17／ｃｍ3以上、３×１０18／ｃｍ3以下であり、より好ましくは、５×１０17／ｃｍ3以上、３×１０18／ｃｍ3以下である。
　第二半導体層１５のうち、ｐ型コンタクト層はｐ型のＧａＩｎＡｓＰで構成される。このｐ型コンタクト層の厚みは限定されないが、例えば、１０ｎｍ以上、１０００ｎｍ以下であり、好ましくは５０ｎｍ以上、５００ｎｍ以下である。また、ｐ型コンタクト層のｐ型ドーパント濃度は、好ましくは５×１０17／ｃｍ3以上、３×１０19／ｃｍ3以下であり、より好ましくは、１×１０18／ｃｍ3以上、２×１０19／ｃｍ3以下である。
　第二半導体層１５を構成するｐ型クラッド層及びｐ型コンタクト層に含まれるｐ型ドーパント材料としては、Ｚｎ、Ｍｇ、Ｂｅ等を利用することができ、Ｚｎ又はＭｇが好ましく、Ｚｎが特に好ましい。
　第一半導体層１１及び第二半導体層１５は、活性層１３で生成された赤外光Ｌ１を吸収しない材料であって、且つ、ＩｎＰ基板３と格子整合してエピタキシャル成長が可能な材料から適宜選択される。例えば、第一半導体層１１及び第二半導体層１５としては、ＩｎＰの他、ＧａＩｎＡｓＰ、ＡｌＧａＩｎＡｓ等の材料を利用することができる。
　なお、本実施形態では、第二半導体層１５がクラッド層とコンタクト層の積層構造である場合について説明したが、本発明は、クラッド層とコンタクト層の材料が共通である場合を排除しない。また、本発明は、第一半導体層１１が、材料の異なるクラッド層とコンタクト層の積層体で構成される場合を排除しない。
　（第一電極２１）
　図１及び図２Ａに示すように、第一半導体層１１の一部領域の上層には活性層１３が形成されている。そして、赤外ＬＥＤ素子１は、活性層１３が形成されていない領域内において、第一半導体層１１の上層に形成された第一電極２１を備える。
　第一電極２１は、第一半導体層１１との間でオーミック接続が形成されている。第一電極２１は、一例として、Ａｕ／Ｇｅ／Ａｕ、Ａｕ／Ｇｅ／Ｎｉ／Ａｕ、ＡｕＧｅ、ＡｕＧｅＮｉ等の材料で構成され、これらの材料を複数備えるものとしても構わない。この第一電極２１の厚みは限定されないが、例えば、５０ｎｍ以上、５００ｎｍ以下であり、好ましくは１００ｎｍ以上、３００ｎｍ以下である。
　（絶縁層１９）
　図１及び図２Ａに示すように、赤外ＬＥＤ素子１は、半導体層１０の側壁及び上面の一部を覆うように形成された絶縁層１９を備える。絶縁層１９は、電気的絶縁性を示し、且つ赤外光Ｌ１に対する透過性の高い材料で構成される。絶縁層１９の赤外光Ｌ１に対する透過率は、７０％以上であるのが好ましく、８０％以上であるのがより好ましく、９０％以上であるのが特に好ましい。赤外光Ｌ１のピーク波長が１０００ｎｍ以上、２０００ｎｍ以下である場合においては、絶縁層１９はＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3等の材料を用いることができる。
　絶縁層１９の膜厚は任意であるが、例えば、５０ｎｍ以上、５０００ｎｍ以下であり、好ましくは、１００ｎｍ以上、１０００ｎｍ以下である。
　（第二電極２２）
　図１及び図２Ａに示すように、赤外ＬＥＤ素子１は、第二半導体層１５の上層に形成された第二電極２２を備える。この第二電極２２は、ＩｎＰ基板３の面に平行な方向に関して、第一電極２１から離間した位置に配置される（図２Ｂも参照）。
　本実施形態では、第二電極２２は、第二半導体層１５の一部分の上層に離散的に配置された部分電極を構成する。図２Ｂに示す例では、上方から見て第二電極２２が平面上に離散的に複数配置されていることが示されている。なお、実際には、赤外ＬＥＤ素子１をＩｎＰ基板３とは反対側から見た場合に、第二電極２２は後述する第二パッド電極２７に隠れて視認できないが、理解を容易化する観点で、図２Ｂでは破線によって第二電極２２が図示されている。
　第二電極２２は、第二半導体層１５との間でオーミック接触が可能な材料で構成される。第二電極２２は、一例として、Ａｕ／Ｚｎ／Ａｕ、ＡｕＺｎ、ＡｕＢｅ等の材料で構成され、これらの材料を複数備えるものとしても構わない。上述したように、第二半導体層１５がコンタクト層を備える場合には、このコンタクト層と第二電極２２との間でオーミック接触が形成される。第二電極２２の厚みは限定されないが、例えば、５０ｎｍ以上、５００ｎｍ以下であり、好ましくは１００ｎｍ以上、３００ｎｍ以下である。
　図１及び図２Ａに示すように、第二半導体層１５の上層のうち、第二電極２２が形成されていない領域には、絶縁層１９が形成される。
　（反射電極２６）
　図１及び図２Ａに示すように、本実施形態の赤外ＬＥＤ素子１は、第二電極２２の上層に反射電極２６を備える。反射電極２６は、活性層１３内で生成された赤外光Ｌ１のうち、第二半導体層１５側に進行して絶縁層１９内を通過した赤外光Ｌ１を、ＩｎＰ基板３側に戻す機能を奏する。反射電極２６は、導電性材料であって、且つ赤外光Ｌ１に対して高い反射率を示す材料で構成される。反射電極２６の赤外光Ｌ１に対する反射率は、７０％以上であるのが好ましく、８０％以上であるのがより好ましく、９０％以上であるのが特に好ましい。赤外光Ｌ１のピーク波長が１０００ｎｍ以上、２０００ｎｍ以下である場合においては、反射電極２６はＡｇ、Ａｇ合金、Ａｕ、Ａｌ、Ｃｕ等の金属材料を用いることができる。
　反射電極２６の厚みは、特に限定されないが、例えば１０ｎｍ以上、２０００ｎｍ以下であり、好ましくは１００ｎｍ以上、１０００ｎｍ以下である。
　第二電極２２は、第二半導体層１５との間でオーミック接触を実現する必要があるため、第二半導体層１５（より詳細にはコンタクト層）との間で容易に合金化して低い接触抵抗が実現できる材料で構成される。このため、上述したように、第二電極２２は、ＡｕＺｎ、ＡｕＢｅ、Ａｕ／Ｚｎ／Ａｕ層構造等が用いられる。しかし、これらの材料は、赤外光Ｌ１に対する反射率が比較的低い。よって、仮に第二電極２２を第二半導体層１５の全面に形成した場合、活性層１３内で生成されて第二半導体層１５側に進行した赤外光Ｌ１のうち、第二電極２２によって吸収される赤外光Ｌ１の割合が高くなってしまう。
　これに対し、上述したように、本実施形態の赤外ＬＥＤ素子１では、第二電極２２を第二半導体層１５の上層に離散的に配置しつつ、第二半導体層１５の上層のうち第二電極２２が形成されていない領域には赤外光Ｌ１に対して高い透過性を示す材料からなる絶縁層１９が形成されている。そして、この絶縁層１９の上層に、第二電極２２よりも赤外光Ｌ１に対する反射率の高い材料からなる反射電極２６が形成されている。これにより、活性層１３内で生成されて第二半導体層１５側に進行した赤外光Ｌ１の一部は、第二電極２２で吸収されずに絶縁層１９内を進行して反射電極２６に入射した後、この反射電極２６で反射してＩｎＰ基板３側に導かれる。これにより、光取り出し効率が高められる。反射電極２６は、第二半導体層１５と接触しないため、第二半導体層１５との間でオーミック接触を実現可能な材料である必要がないので、第二電極２２よりも反射率の高い金属材料の中から選択して利用できる。具体的には、反射電極２６の材料として、Ａｌ、Ａｕ、Ａｌ／Ａｕ等を利用できる。
　なお、反射電極２６は、後述する第二パッド電極２７と一体化して形成されていても構わない。
　（第一パッド電極２５、第二パッド電極２７）
　図１～図２Ｂに示すように、赤外ＬＥＤ素子１は、第一電極２１の上層に形成された第一パッド電極２５と、第二電極２２の上層に形成された第二パッド電極２７とを備える。なお、図１及び図２Ａの例では、第二パッド電極２７が反射電極２６の上層に形成されている構造が図示されているが、第二パッド電極２７が赤外光Ｌ１に対する高い反射率を示す場合には、第二パッド電極２７が反射電極２６を兼ねるものとしても構わない。
　第一パッド電極２５及び第二パッド電極２７は、それぞれボンディングワイヤを接続するための領域を形成する。第一パッド電極２５及び第二パッド電極２７は、例えば、Ｔｉ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕなどで構成される。第一パッド電極２５及び第二パッド電極２７の厚みは、特に限定されないが、例えば５００ｎｍ以上、５０００ｎｍ以下であり、好ましくは１０００ｎｍ以上、４０００ｎｍ以下である。
　（高さ調整用電極２９）
　図１～図２Ｂに示すように、赤外ＬＥＤ素子１は、第一パッド電極２５の上層に形成された高さ調整用電極２９を備える。高さ調整用電極２９は、赤外ＬＥＤ素子１を図１に示すようなフリップチップ形式で実装するために設けられている。図１及び図２Ａに示すように、第一パッド電極２５は、第二パッド電極２７よりもＩｎＰ基板３に近い位置に形成されるため、第一パッド電極２５と第二パッド電極２７との間で高さ位置に差が生じている。そして、赤外ＬＥＤ素子１をフリップチップ実装する際には、図１に示すように、サブマウント３５上に形成されたパターン電極３７ｂと第二パッド電極２７との電気的接続を形成しつつ、サブマウント３５上に形成されたパターン電極３７ａと第一パッド電極２５の電気的接続を確保する必要がある。
　かかる観点から、高さ調整用電極２９は、第一パッド電極２５と第二パッド電極２７との高さの差を補填する目的で形成されている。高さ調整用電極２９の材料は限定されないが、例えば、Ａｕめっき、Ｎｉめっき、Ｃｕめっき等が利用でき、これらの材料が複数組み合わせられても構わない。ただし、耐酸化性の観点からは、少なくとも高さ調整用電極２９の表面近傍の数十～数百ｎｍの厚み領域については、Ａｕめっきで形成されるのが好適である。
　（凹凸部６，透光層３１）
　本実施形態の赤外ＬＥＤ素子１は、ＩｎＰ基板３の光取り出し側の面に凹凸部６が形成されている。この凹凸部６は、好ましくは算術平均粗さＲａが１０ｎｍ以上であり、より好ましくは１００ｎｍ以上である。このような凹凸部６が形成されることで、活性層１３内で生成されてＩｎＰ基板３側に進行した赤外光Ｌ１が、ＩｎＰ基板３の表面で全反射する割合が低下され、光取り出し効率が向上する。
　更に、本実施形態の赤外ＬＥＤ素子１は、ＩｎＰ基板３の主面のうち、半導体層１０が形成されている側とは反対側の主面に、赤外光Ｌ１に対する透過率の高い材料からなる透光層３１を備えている。この透光層３１は、赤外光Ｌ１に対する透過率が８０％以上であって、且つ、屈折率がＩｎＰと空気の間である材料から選択される。具体的には、透光層３１は、ＳｉＯx、ＳｉＯＮ、ＳｉＮx、ＴｉＯx、ＭｇＯxなどが利用でき、これらの材料が複数組み合わせられても構わない。
　赤外ＬＥＤ素子１が、空気とＩｎＰとの間の屈折率を示す透光層３１を備えることで、ＩｎＰ基板３の表面で全反射される赤外光Ｌ１の割合が更に低下され、光取り出し効率が更に向上する。特に、１０００ｎｍ～２０００ｎｍの波長の赤外光Ｌ１に対するＩｎＰの屈折率は３．２程度であって空気の屈折率（＝１）との差が大きいことから、ＩｎＰ基板３の上層に透光層３１を備えることで光取り出し効率を大きく高められる。
　本実施形態の赤外ＬＥＤ素子１によれば、ＩｎＰ基板３を半絶縁性の材料で構成したことで、光取り出し効率が高められる。この点については、検証結果を参照して後述される。
　［製造方法］
　上述した赤外ＬＥＤ素子１の製造方法の一例について、図３Ａ～図３Ｈの各図を参照して説明する。図３Ａ～図３Ｈは、いずれも製造プロセス内における一工程における断面図である。
　（ステップＳ１）
　半絶縁性を示すＩｎＰ基板３を準備する。上述したように、ＩｎＰ基板３としては、Ｆｅ等の深い準位を形成する遷移金属が１×１０16／ｃｍ3以上、１×１０17／ｃｍ3未満の範囲内のドーパント濃度でドープされた基板としても構わないし、アンドープ基板を利用しても構わない。一例として、２インチで厚みが３７０μｍのＦｅドープＩｎＰ基板３が利用できる。
　（ステップＳ２）
　図３Ａに示すように、半絶縁性のＩｎＰ基板３をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置内に搬送し、ＩｎＰ基板３上に、第一半導体層１１，活性層１３、第二半導体層１５を順次エピタキシャル成長させて、半導体層１０を形成する。本ステップＳ２において、成長させる層の材料や膜厚に応じて、原料ガスの種類及び流量、処理時間、環境温度等が適宜調整される。各半導体層１０の材料例は上述した通りである。
　（ステップＳ３）
　エピタキシャルウェハをＭＯＣＶＤ装置から取り出し、図３Ｂに示すように、一部領域の第二半導体層１５及び活性層１３をエッチングによって除去して、第一半導体層１１を露出させる。詳細には、例えば以下の手順で行うことができる。
　まず、半導体層１０の最表面である第二半導体層１５の上面に、プラズマＣＶＤ法によってマスク層（ここではＳｉＯ2層）を所定膜厚だけ成膜した後、フォトリソグラフィ法を用いてレジスト開口部を形成する。次に、バッファードフッ酸を用いて、レジスト開口部内のマスク層をエッチング除去した後、レジストを除去する。Ｃl2ガスによるドライエッチングによってマスク層をマスクとして半導体層１０をエッチングすることで、一部領域内の第二半導体層１５、活性層１３、及び第一半導体層１１の一部を除去する。その後、バッファードフッ酸を用いて、残存するマスク層を除去する。
　（ステップＳ４）
　図３Ｃに示すように、半導体層１０の全面にプラズマＣＶＤ法を用いて絶縁層１９を成膜する。
　（ステップＳ５）
　図３Ｄに示すように、第二半導体層１５の一部領域に第二電極２２を形成する。詳細には、例えば以下の手順で行うことができる。
　まず、フォトリソグラフィ法を用いて絶縁層１９の一部箇所にレジスト開口部を形成した後、バッファードフッ酸を用いてレジスト開口部内の絶縁層１９を除去する。次に、電子ビーム（ＥＢ）蒸着装置を用いて、第二電極２２の材料膜を成膜した後、レジストを除去し、第二電極２２の形成予定領域外の箇所に形成された材料膜をリフトオフする。
　その後、例えば４５０℃、１０分間の加熱処理によってアロイ処理（アニール処理）が施されることで、第二半導体層１５と第二電極２２との間のオーミック接触が実現される。
　（ステップＳ６）
　図３Ｅに示すように、第二電極２２の上層に反射電極２６を形成し、更に反射電極２６の上層に第二パッド電極２７を形成する。詳細には、例えば以下の手順で行うことができる。
　フォトリソグラフィ法を用いて第二電極２２の上層にレジスト開口部を形成した後、ＥＢ蒸着装置を用いて、反射電極２６の材料膜及び第二パッド電極２７の材料膜を成膜する。反射電極２６と第二パッド電極２７の形成は、連続的に行うものとして構わない。例えば、Ａｌ／Ａｕ／Ｔｉ／Ｐｔ／Ａｕの積層体を成膜することで、反射電極２６と第二パッド電極２７の積層構造が連続的に形成される。
　（ステップＳ７）
　図３Ｆに示すように、活性層１３が形成されていない領域の一部箇所において、第一半導体層１１の上層に第一電極２１を形成する。詳細には、例えば以下の手順で行うことができる。
　まず、フォトリソグラフィ法を用いて絶縁層１９の一部箇所にレジスト開口部を形成した後、バッファードフッ酸を用いてレジスト開口部内の絶縁層１９を除去する。次に、電子ビーム（ＥＢ）蒸着装置を用いて、第一電極２１の材料膜を成膜した後、レジストを除去し、第一電極２１の形成予定領域外の箇所に形成された材料膜をリフトオフする。
　その後、例えば３５０℃、１０分間の加熱処理によってアロイ処理（アニール処理）が施されることで、第一半導体層１１と第一電極２１との間のオーミック接触が実現される。
　（ステップＳ８）
　図３Ｇに示すように、第一電極２１の上層に第一パッド電極２５を形成し、更に第一パッド電極２５の上層に高さ調整用電極２９を形成する。詳細には、例えば以下の手順で行うことができる。
　フォトリソグラフィ法を用いて第一電極２１の上層にレジスト開口部を形成した後、ＥＢ蒸着装置を用いて、第一パッド電極２５の材料膜を成膜する。例えば、第一パッド電極２５としてＴｉ／Ｐｔ／Ａｕが成膜される。
　次に、フォトリソグラフィ法を用いて第一電極２１の上層にレジスト開口部を形成した後、無電解Ａｕめっき法を用いてレジスト開口部内の第一パッド電極２５の上層に、Ａｕめっきからなる高さ調整用電極２９を成長させる。これにより、高さ調整用電極２９と第二パッド電極２７が実質的に同一の高さに調整される。なお、電解めっき法やＥＢ蒸着法を用いて高さ調整用電極２９を成長させても構わない。
　（ステップＳ９）
　図３Ｈに示すように、ＩｎＰ基板３の、半導体層１０が形成されている側とは反対側の主面を薄膜化する。詳細には、例えば以下の手順で行うことができる。
　ＩｎＰ基板３の、半導体層１０が形成されている側の面をワックスによって支持部材に固定した状態で、スラリー液とコロイダルシリカを用いた片面研磨機により所望の厚み（例えば１５０μｍ）まで研削する。研削後、アルカリ洗浄液で研磨砥粒を除去した後、支持部材からＩｎＰ基板３を取り外し、ワックスを洗浄除去する。
　本ステップＳ９によって、ＩｎＰ基板３の、半導体層１０が形成されている側とは反対側の主面には、凹凸部６が形成される。凹凸部６は、好ましくは算術平均粗さＲａが１０ｎｍ以上であり、より好ましくは１００ｎｍ以上である。一例として、ＩｎＰ基板３には算術平均粗さＲａが４６０ｎｍの凹凸部６が形成される。
　（ステップＳ１０）
　次に、図２Ａに示すように、凹凸部６が形成されている側のＩｎＰ基板３の主面上に、プラズマＣＶＤ法を用いて透光層３１を成膜する。なお、図２Ａでは、透光層３１が、ＩｎＰ基板３の主面に設けられた凹凸部６の形状に沿うように、表面に凹凸が形成されているように図示されているが、透光層３１の表面は、ＩｎＰ基板３よりは平坦な面で構成されていても構わない。
　（ステップＳ１１）
　次に、ＩｎＰ基板３をダイシングテープに貼り付けてブレードダイシングによってチップ化した後、図１に示すようにサブマウント３５上に実装する。より詳細には、上面にパターン電極３７ａ及びパターン電極３７ｂが形成されたサブマウント３５を準備し、パターン電極３７ａと高さ調整用電極２９、及び、パターン電極３７ｂと第二パッド電極２７を、それぞれ超音波接合する。これにより、フリップチップ実装された赤外ＬＥＤ素子１が製造される。
　［検証］
　ＩｎＰ基板３のドーパントのみを異ならせ、他は上記ステップＳ１～Ｓ１１と同じ方法で製造した赤外ＬＥＤ素子１を製造し、Ｉ－Ｌ特性（電流－光出力特性）を測定した。
　（実施例１）
　Ｆｅが５×１０16／ｃｍ3のドーパント濃度でドープされたＩｎＰ基板３を用いてステップＳ１～Ｓ１１を経て製造された赤外ＬＥＤ素子１を、実施例１とした。このとき、実施例１のＩｎＰ基板３は、抵抗率が２×１０17Ω・ｃｍであった。すなわち、実施例１の赤外ＬＥＤ素子１は、半絶縁性のＩｎＰ基板３を備える。なお、ＩｎＰ基板の抵抗率は、Van der Pauw法によって測定された。以下の比較例１においても同様の方法が用いられた。なお、抵抗率の測定方法は、Van der Pauw法以外にも、接触式４探針法や渦電流法等、公知の方法を採用することができる。
　（比較例１）
　Ｓｎが３×１０18／ｃｍ3のドーパント濃度でドープされたＩｎＰ基板を用いた点を除いては、実施例１と同じ方法で製造された赤外ＬＥＤ素子１を、比較例１とした。このとき、比較例１のＩｎＰ基板は、抵抗率が７×１０-4Ω・ｃｍであった。すなわち、比較例１の赤外ＬＥＤ素子は、導電性のＩｎＰ基板を備える。
　（測定方法）
　実施例１及び比較例１の各素子を、図４に示すようなステム４０上に搭載し、図示しない電源から電流を供給して、電流量と光出力の関係をプロットした。なお、光出力は、積分球方式を用いて、受光センサで受光された赤外光Ｌ１の光量に基づいて測定された。
　図４に示すステム４０の具体的な構造について説明する。ステム４０は、絶縁部材４２によって相互に電気的に絶縁された一対の給電ピン（４３ａ，４３ｂ）が挿通されている。赤外ＬＥＤ素子１のサブマウント３５は、銀ペースト４１によってステム４０の上面に固定されている。給電ピン４３ａとパターン電極３７ａとがボンディングワイヤ４４ａで接続され、給電ピン４３ｂとパターン電極３７ｂとがボンディングワイヤ４４ｂで接続される。
　（結果）
　図５は、実施例１と比較例１の各素子の、Ｉ－Ｌ特性を示すグラフである。図５において、横軸は供給電流量を示し、縦軸は光出力を示す。図５に示すように、半絶縁性のＩｎＰ基板３上に搭載された実施例１の赤外ＬＥＤ素子１は、導電性のＩｎＰ基板上に搭載された比較例１の赤外ＬＥＤ素子と比べて、光出力が高いことが分かる。
　導電性のＩｎＰ基板を含む比較例１の赤外ＬＥＤ素子の場合、通電時にＩｎＰ基板内にフリーキャリアが多く存在することから、活性層１３で生成され、ＩｎＰ基板側に進行した赤外光Ｌ１が、ＩｎＰ基板内に存在するフリーキャリアによって吸収された結果、光出力が低くなっているものと推察される。他方、半絶縁性のＩｎＰ基板３を含む実施例１の赤外ＬＥＤ素子１の場合、通電時にＩｎＰ基板３内に存在するフリーキャリアの量が比較例１よりも大幅に低下されているため、ＩｎＰ基板３内を通過する赤外光Ｌ１の吸収が抑制された結果、比較例１よりも光出力が上昇したものと推察される。
　［別実施形態］
　以下、別実施形態につき説明する。
　〈１〉上記実施形態では、図１を参照して、赤外ＬＥＤ素子１がフリップチップ実装されている場合について説明した。しかし、第一パッド電極２５及び第二パッド電極２７のそれぞれに対してボンディングワイヤが接続されることで、半導体層１０に対して通電が形成される実装形式（いわゆるフェイスアップ実装）が採用された赤外ＬＥＤ素子１についても、本発明の範囲内である。この場合、赤外ＬＥＤ素子１は必ずしも高さ調整用電極２９や反射電極２６を備える必要がない。
　ただし、フェイスアップ実装の場合には、電極（２１，２２）側が光取り出し面となるため、電極（２１，２２）やボンディングワイヤによって、フリップチップ実装の場合と比べて光取り出し面積が低下する上、赤外ＬＥＤ素子１自体の厚みが厚くなってしまう。このため、より高い光取り出し効率を示し、且つ低背な素子を実現する観点からは、図１に示したような、フリップチップ実装が予定されている赤外ＬＥＤ素子１の方が好ましい。
　〈２〉上記実施形態では、ＩｎＰ基板３が凹凸部６を備えるものとして説明したが、本発明においてＩｎＰ基板３が凹凸部６を備えるか否かは任意である。ただし、光取り出し効率をより高める観点からは、ＩｎＰ基板３が凹凸部６を備える方が好適である。
　同様に、上記実施形態では、赤外ＬＥＤ素子１がＩｎＰ基板３の光取り出し面側に透光層３１を備えるものとして説明したが、本発明において赤外ＬＥＤ素子１が透光層３１を備えるか否かは任意である。ただし、光取り出し効率をより高める観点からは、赤外ＬＥＤ素子１が透光層３１を備える方が好適である。
　更に、上記実施形態では、第二電極２２が部分電極を構成するものとして説明したが、本発明において第二電極２２が部分電極であるか否かは任意である。ただし、光取り出し効率をより高める観点からは、第二電極２２を部分電極とした上で、赤外ＬＥＤ素子１が第二電極２２の上層に反射電極２６を備える方が好適である。
　〈３〉上記実施形態では、第一半導体層１１がｎ型であり、第二半導体層１５がｐ型である場合について説明したが、これらの導電型が反転されていても構わない。
　〈４〉上述した製造方法を構成する各ステップのうち、一部のステップは順番が前後しても構わない。例えば、第二電極２２を形成するステップＳ６と、第一電極２１を形成するステップＳ７とは、順番が逆転しても構わない。また、例えば、ＩｎＰ基板３を薄膜化するステップＳ９は、電極（２１，２２）を形成するステップよりも先に行っても構わない。
１　　　：赤外ＬＥＤ素子
３　　　：ＩｎＰ基板
６　　　：凹凸部
１０　　：半導体層
１１　　：第一半導体層
１３　　：活性層
１５　　：第二半導体層
１９　　：絶縁層
２１　　：第一電極
２２　　：第二電極
２５　　：第一パッド電極
２６　　：反射電極
２７　　：第二パッド電極
２９　　：高さ調整用電極
３１　　：透光層
３５　　：サブマウント
３７ａ　：パターン電極
３７ｂ　：パターン電極
４０　　：ステム
４１　　：銀ペースト
４２　　：絶縁部材
４３ａ　：給電ピン
４３ｂ　：給電ピン
４４ａ　：ボンディングワイヤ
４４ｂ　：ボンディングワイヤ

Claims (10)

  1. 　ピーク波長が１０００ｎｍ以上、２０００ｎｍ以下である赤外ＬＥＤ素子であって、
    　半絶縁性のＩｎＰ基板と、
    　前記ＩｎＰ基板の上層に形成された、ｐ型又はｎ型の第一半導体層と、
    　前記第一半導体層の上層に形成された活性層と、
    　前記活性層の上層に形成され、前記第一半導体層とは異なる導電型の第二半導体層と、
    　前記活性層が形成されていない領域内において、前記第一半導体層の上層に形成された第一電極と、
    　前記第二半導体層の上層に形成され、前記ＩｎＰ基板の面に平行な方向に関して前記第一電極から離間した位置に配置された、第二電極とを備えたことを特徴とする、赤外ＬＥＤ素子。
  2. 　前記ＩｎＰ基板は、前記第一半導体層が形成されている側とは反対側の面の少なくとも一部の領域に形成された凹凸部を有することを特徴とする、請求項１に記載の赤外ＬＥＤ素子。
  3. 　前記ＩｎＰ基板は、深い準位の形成が可能な遷移金属がドープされていることを特徴とする、請求項１又は２に記載の赤外ＬＥＤ素子。
  4. 　前記ＩｎＰ基板はＦｅがドープされていることを特徴とする、請求項３に記載の赤外ＬＥＤ素子。
  5. 　前記ＩｎＰ基板はアンドープであることを特徴とする、請求項１又は２に記載の赤外ＬＥＤ素子。
  6. 　前記第一電極の上層に形成された第一パッド電極と、
    　前記第二電極の上層に形成された第二パッド電極とを有し、
    　前記第一パッド電極の前記ＩｎＰ基板とは反対側の面と、前記第二パッド電極の前記ＩｎＰ基板とは反対側の面とが実質的に同一の高さに位置していることを特徴とする、請求項１又は２に記載の赤外ＬＥＤ素子。
  7. 　前記第二電極は、前記ＩｎＰ基板の面に直交する方向から見て、前記第二半導体層の一部領域に形成された部分電極を形成しており、
    　前記第二電極が形成されていない領域内の前記第二半導体層の上層に形成され、前記活性層から出射される赤外光に対する透過性を示す材料からなる絶縁層と、
    　前記第二電極及び前記絶縁層の上層に、前記活性層から出射される赤外光に対する反射率が前記第二電極よりも高い材料からなる反射電極とを備えることを特徴とする、請求項１又は２に記載の赤外ＬＥＤ素子。
  8. 　前記第一半導体層は、前記ＩｎＰ基板との屈折率差が０．３未満の材料で構成されていることを特徴とする、請求項１又は２に記載の赤外ＬＥＤ素子。
  9. 　前記ＩｎＰ基板の厚みが２０μｍ以上であることを特徴とする、請求項１又は２に記載の赤外ＬＥＤ素子。
  10. 　前記ＩｎＰ基板の、前記第一半導体層が形成されている側とは反対側の面上に、前記活性層から出射される赤外光に対する透過性を示し、屈折率が前記ＩｎＰ基板の構成材料と空気の間である材料からなる透光層を備えることを特徴とする、請求項１又は２に記載の赤外ＬＥＤ素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023037629A1 (ja) * 2021-09-13 2023-03-16 ウシオ電機株式会社 赤外ｌｅｄ素子

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI820855B (zh) * 2022-08-11 2023-11-01 錼創顯示科技股份有限公司 磊晶結構
JP7541591B2 (ja) 2023-01-26 2024-08-28 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子及び半導体発光素子の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04282875A (ja) 1991-03-11 1992-10-07 Sumitomo Electric Ind Ltd 発光ダイオ−ド
JP2007329151A (ja) * 2006-06-06 2007-12-20 Matsushita Electric Ind Co Ltd 発光素子
JP2012129357A (ja) 2010-12-15 2012-07-05 Hitachi Cable Ltd 半導体発光素子
JP2013030606A (ja) 2011-07-28 2013-02-07 Hitachi Cable Ltd 半導体発光素子
KR20170039490A (ko) * 2015-10-01 2017-04-11 서울바이오시스 주식회사 발광 소자 및 그 제조 방법
JP2019036629A (ja) * 2017-08-15 2019-03-07 国立研究開発法人理化学研究所 深紫外発光ダイオードおよびそれを備える電気機器
JP2020167373A (ja) * 2019-03-28 2020-10-08 ウシオオプトセミコンダクター株式会社 赤外ｌｅｄ素子

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410178A (en) * 1994-08-22 1995-04-25 Northwestern University Semiconductor films

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04282875A (ja) 1991-03-11 1992-10-07 Sumitomo Electric Ind Ltd 発光ダイオ−ド
JP2007329151A (ja) * 2006-06-06 2007-12-20 Matsushita Electric Ind Co Ltd 発光素子
JP2012129357A (ja) 2010-12-15 2012-07-05 Hitachi Cable Ltd 半導体発光素子
JP2013030606A (ja) 2011-07-28 2013-02-07 Hitachi Cable Ltd 半導体発光素子
KR20170039490A (ko) * 2015-10-01 2017-04-11 서울바이오시스 주식회사 발광 소자 및 그 제조 방법
JP2019036629A (ja) * 2017-08-15 2019-03-07 国立研究開発法人理化学研究所 深紫外発光ダイオードおよびそれを備える電気機器
JP2020167373A (ja) * 2019-03-28 2020-10-08 ウシオオプトセミコンダクター株式会社 赤外ｌｅｄ素子

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4213228A4

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023037629A1 (ja) * 2021-09-13 2023-03-16 ウシオ電機株式会社 赤外ｌｅｄ素子

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