TWI708406B - 半導體發光元件及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體發光元件，其為包含InP包層的接合型的半導體發光元件，且可緩和發光光譜中的多峰值。關於本發明的半導體發光元件，於導電性支持基板上依次設置有第1導電型的InP包層、半導體發光層及第2導電型的InP包層，將所述第2導電型的InP包層作為光取出側，在所述導電性支持基板與所述第1導電型的InP包層之間進一步具有對自所述半導體發光層放射的光進行反射的金屬反射層，於所述第2導電型的InP包層的表面設置有多個凹部。

Description

半導體發光元件及其製造方法
本發明是有關於一種半導體發光元件及其製造方法，尤其是有關於一種紅外發光的半導體發光元件。
先前，已知有將波長為750 nm以上的紅外區域作為發光波長的紅外發光的半導體發光元件。例如，紅外發光的半導體發光元件於感測器、氣體分析、監視照相機等用途中廣泛使用。
於將所述半導體發光元件的發光波長設為1000 nm～2200 nm的近紅外區域的情況下，通常發光層使用包含In及P的InGaAsP系III-V族半導體。先前，於使InP層等InGaAsP系III-V族半導體層磊晶成長的情況下，為了使成長用基板、與包含In及P的InGaAsP系III-V族半導體層晶格匹配，開始使用InP基板作為成長用基板。
例如，專利文獻1中揭示了振動波長為1.3 μm範圍的半導體雷射。所述半導體雷射具有形成於n-InP基板上的多重應變量子阱活性層，所述多重應變量子阱活性層具有InGaAsP應變量子阱與InGaAsP障壁層交替積層的結構。
另外，專利文獻2中揭示了於InP基板上設置有：InGaAsP阻擋層，具有與InP基板相同的晶格常數；以及包含應變量子阱層及晶格應變補償層的量子阱層，所述應變量子阱層包含具有比InP基板短的晶格常數的In0.3 Ga0.7 As層，所述晶格應變補償層包含具有比InP基板長的晶格常數的InAs。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開平7-147454號公報 [專利文獻2]日本專利特開平6-237042號公報
[發明所欲解決之課題] 專利文獻1及專利文獻2中記載的技術中，作為成長用基板的InP基板直接用作半導體發光元件的支持基板。這是因為：由於InP基板相對於近紅外區域的光透明，因此於光取出的方面不存在任何障礙。
然而，於InP基板上所設置的包含In及P的III-V族化合物半導體系的發光元件中，電流路徑集中於電極的正下方，因此發光輸出的增大存在局限性。
近年來，由於發光二極體（Light Emitting Diode，LED）用途的多樣化，即便發出紅外光等長波長的半導體發光元件亦要求高輸出化。本發明者等人嘗試如下接合型的半導體發光元件的製作，即，於形成成長用基板上所形成的包含InP包層的半導體積層體後，將所述半導體積層體與支持基板接合，且去除成長用基板。若為接合型的半導體發光元件，則可在支持基板與發光層之間設置反射金屬層，亦可設置控制電流路徑的層。
本發明者等人確認了藉由製作此種接合型的半導體發光元件，可大幅提高外部取出效率。然而，本發明者等人重新確認了所述接合型的半導體發光元件中，發光光譜中除了中心發光波長的發光峰值以外，亦存在多個發光峰值（以下，本說明書中稱為「多峰值」）。再者，於利用現有技術的非接合型的半導體發光元件的情況下，通常發光光譜中僅存在一個峰值。所述發出多峰值的放射光的半導體發光元件中，於用於感測器用途等的情況下，存在產生不良情況之虞。
因此，本發明的目的在於提供一種半導體發光元件及其製造方法，所述半導體發光元件為包含InP包層的接合型的半導體發光元件，且可緩和發光光譜中的多峰值。 [解決課題之手段]
本發明者對解決所述課題的方法進行了努力研究。於自發光層放射的紅外光入射至光取出側的InP包層中時，InP的折射率對於紅外光約為3.2。因此，認為垂直入射光以外的大部分的入射光不透過InP包層，藉由InP包層界面的全反射及反射，放射光返回至半導體層的內側。另一方面，於具有反射金屬層的接合型的半導體發光元件中，自發光層放射的紅外光經反射金屬層反射，利用所述放射的反射光入射至所述InP包層。此處，包含InP包層的接合型的半導體發光元件中的半導體層的厚度最多為數μm左右，且為紅外光的相干長度的範圍內，而容易干涉。再者，中心發光波長1300 nm且半值寬100 nm的光的相干長度為16.9 μm，中心發光波長1460 nm且半值寬100 nm的光的相干長度為21.3 μm。本發明者等人認為由於所述理由，所述InP包層的反射光與利用反射金屬層的反射光干涉，因此在發光光譜中未觀察到多峰值。因此，為了在InP包層界面中減少進行全反射的光的比例，本發明者等人想到了對InP包層的表面進行粗面化。而且，發現於InP包層的表面設置多個凹部，結果可緩和多峰值，從而完成了本發明。
即，本發明的要旨構成為如下所述。 （1）一種半導體發光元件，其於導電性支持基板上依次設置有第1導電型的InP包層、半導體發光層及第2導電型的InP包層，將所述第2導電型的InP包層作為光取出側，且所述半導體發光元件的特徵在於： 在所述導電性支持基板與所述第1導電型的InP包層之間進一步具有對自所述半導體發光層放射的光進行反射的金屬反射層， 於所述第2導電型的InP包層的表面設置有多個凹部。
（2）如所述（1）～（3）中任一項所述的半導體發光元件，其中所述凹部的底部沿著＜011＞方位。
（3）如所述（2）所述的半導體發光元件，其中自所述光取出側俯視時所述凹部的形狀為橢圓狀，所述橢圓狀的長軸沿著所述凹部的所述底部。
（4）如所述（2）所述的半導體發光元件，其中自所述光取出側俯視時，所述凹部的寬度沿著所述凹部的中心軸方向週期性地發生變化，所述中心軸方向沿著所述凹部的所述底部。
（5）如所述（1）～（4）中任一項所述的半導體發光元件，其中所述多個凹部規則性地排列。
（6）如所述（1）～（5）中任一項所述的半導體發光元件，其中於所述第2導電型的InP包層的表面，相互鄰接的所述凹部之間為平坦面。
（7）一種半導體發光元件的製造方法，其特徵在於包括： 半導體層形成步驟，於成長用基板上依次形成包含In、Ga及As的III-V族化合物半導體蝕刻停止層、第2導電型的InP包層、半導體發光層及第1導電型的InP包層； 金屬反射層形成步驟，於所述第1導電型的InP包層上形成對自所述半導體發光層放射的光進行反射的金屬反射層； 接合步驟，將表面設置有金屬接合層的導電性支持基板經由所述金屬接合層而與所述金屬反射層接合； 基板去除步驟，去除所述成長用基板；以及 粗面化處理步驟，於所述基板去除步驟後，於所述第2導電型的InP包層的表面形成多個凹部。
（8）如所述（7）所述的半導體發光元件的製造方法，其中於所述粗面化處理步驟中，使所述凹部的底部沿著＜011＞方位。
（9）如所述（8）所述的半導體發光元件的製造方法，其中所述粗面化處理步驟包括： 第1步驟，對所述III-V族化合物半導體蝕刻停止層進行蝕刻而形成圖案；以及 第2步驟，將所述形成有圖案的所述III-V族化合物半導體蝕刻停止層用作遮罩，對所述第2導電型的InP包層的表面進行蝕刻。 [發明的效果]
根據本發明，可提供一種半導體發光元件及其製造方法，所述半導體發光元件為包含InP包層的接合型的半導體發光元件，且可緩和發光光譜中的多峰值。
於對依照本發明的實施形態進行說明前，預先對以下方面進行說明。首先，本說明書中，於不明確組成比而僅表述為「InGaAsP」的情況下，是指如下任意的化合物：III族元素（In、Ga的合計）與V族元素（As、P）的化學組成比為1：1，且作為III族元素的In及Ga的比率、以及作為V族元素的As及P的比率分別不一定。該情況設為包含在III族元素中不含In及Ga的任一者的情況，且包含在V族元素中不含As及P的任一者的情況者。其中，於明確記載為「至少包含In及P」的InGaAsP的情況下，設為在III族元素中包含超過0%且為100%以下的In，且在V族元素中包含超過0%且為100%以下的P者。另外，於表述為「InGaP」的情況下，是指所述「InGaAsP」中不含As，於表述為「InGaAs」的情況下，是指所述「InGaAsP」中不含P。同樣地，於表述為「InAsP」的情況下，是指所述「InGaAsP」中不含Ga，於表述為「GaAsP」的情況下，是指所述「InGaAsP」中不含In。而且，於表述為「InP」的情況下，是指所述「InGaAsP」中不含Ga及As。再者，InGaAsP的各成分組成比可藉由光致發光測定及X射線繞射測定等來測定。
另外，本說明書中，將作為p型電性地發揮功能的層稱為p型層，將作為n型電性地發揮功能的層稱為n型層。另一方面，於未有意地添加Zn或S、Sn等特定雜質而不會作為p型或n型電性地發揮功能的情況下，稱為「i型」或「未摻雜」。亦可於未摻雜的InGaAsP層中混入製造過程中的不可避免的雜質，具體而言，本說明書中視為：於載體密度小（例如未滿4×1016 /cm3 ）的情況下為「未摻雜」。另外，Zn或Sn等雜質濃度的值設為藉由二次離子質譜（Secondary Ion Mass Spectroscopy，SIMS）分析而得者。
另外，所形成的各層的厚度整體可使用光干涉式膜厚測定器來測定。進而，各層的厚度分別可根據利用光干涉式膜厚測定器及穿透式電子顯微鏡觀察成長層的剖面來算出。另外，於如超晶格結構般各層的厚度小的情況下，可使用穿透式電子顯微鏡-能量散射光譜（Transmission Electron Microscope-Energy Dispersion Spectrum，TEM-EDS）來測定厚度。再者，剖面圖中，於規定層具有傾斜面的情況下，該層的厚度設為使用距離所述層的正下層的平坦面的最大高度者。
以下，參照圖式來對本發明的實施形態進行說明。此處，於對依照本實施形態的半導體發光元件的實施形態進行說明前，對圖式的對應關係進行說明。圖1是依照本發明的一實施形態的半導體發光元件1的示意剖面圖。圖2～圖6是對依照本發明的較佳實施形態的半導體發光元件100的製造方法中的各步驟進行說明的示意剖面圖，所述半導體發光元件100可依照圖2、圖3、圖4、圖5的順序進行製造。圖6表示於圖5B所示的半導體發光元件100上進而形成有背面電極91及上表面電極93而成的半導體發光元件100'。
另外，圖7是對圖3步驟3C中可形成的電介質層50及接觸部40周邊的較佳態樣進行說明的放大圖。而且，圖8及圖9是對自圖5A至圖5B進行的粗面化處理步驟的較佳態樣進行說明的示意剖面圖，可依次於InP包層的表面設置多個凹部。再者，圖10A相當於圖8步驟8B的示意平面圖，圖10B相當於圖8步驟8D的示意平面圖。
再者，對於同一構成要素原則上附上同一參照編號，省略重覆說明。另外，各圖中，為了便於說明，將基板及各層的縱橫比率自實際比率誇張地表示。
（半導體發光元件1） 依照本發明的一實施形態的半導體發光元件1是如下半導體發光元件：於導電性支持基板8上依次設置有第1導電型的InP包層3a、半導體發光層3c及第2導電型的InP包層3b，將第2導電型的InP包層3b作為光取出側。而且，關於半導體發光元件1，在導電性支持基板8與第1導電型的InP包層3a之間進一步具有對自半導體發光層3c放射的光進行反射的金屬反射層6。於依照本實施形態的半導體發光元件1中設置有無法藉由磊晶成長而形成的金屬反射層6，因此為所謂的接合型的半導體發光元件。 此處，於半導體發光元件1中，於第2導電型的InP包層3b的表面設置有多個凹部。再者，於半導體發光元件1中，可於第2導電型的InP包層3b上形成包含墊片部9a及配線部9b的上表面電極，亦可進而於導電性支持基板的背面形成背面電極（未圖示）。
於半導體發光元件1中，自半導體發光層3c放射的光大致分為朝向第2導電型的InP包層3b的光L1 、及朝向第1導電型的InP包層3a的光L2 。本實施形態中，於第2導電型的InP包層3b的表面設置有多個凹部，因此可緩和光L1 與光L2 的干涉。因此，可緩和發光光譜中的多峰值。
再者，於將第1導電型的InP包層3a的導電型設為n型的情況下，將第2導電型的InP包層3b設為p型。反之，於將第1導電型的InP包層3a的導電型設為p型的情況下，將第2導電型的InP包層3b設為n型。
所述半導體發光元件1可依照以下的製造方法來製作。即，半導體發光元件1的製造方法包括：半導體層形成步驟，於成長用基板上依次形成包含In、Ga及As的III-V族化合物半導體蝕刻停止層、第2導電型的InP包層3b、半導體發光層3c及第1導電型的InP包層3a；金屬反射層形成步驟，於第1導電型的InP包層3a上形成對自半導體發光層3c放射的光進行反射的金屬反射層6；接合步驟，將表面設置有金屬接合層的導電性支持基板8經由所述金屬接合層而與金屬反射層6接合；基板去除步驟，去除所述成長用基板；以及粗面化處理步驟，於所述基板去除步驟後，於第2導電型的InP包層3b的表面形成多個凹部。再者，成長用基板及III-V族化合物半導體蝕刻停止層最終被去除。再者，III-V族化合物半導體蝕刻停止層只要對於成長用基板具有蝕刻選擇性即可，例如可將InGaAs用於蝕刻停止層，除此以外，亦可將InGaAsP用於蝕刻停止層。
以下，藉由依次對用以製造依照本發明的較佳實施形態的半導體發光元件100的各步驟進行說明，而對依照本發明的半導體發光元件1的各構成的詳情進行說明。再者，半導體發光元件1的各構成與半導體發光元件100的各構成的對應關係為如下所述。即，第1導電型的InP包層3a相當於p型InP包層37，半導體發光層3c相當於半導體發光層35，第2導電型的InP包層3b相當於n型InP包層31，金屬反射層6相當於金屬反射層60，導電性支持基板8相當於導電性支持基板80。
（半導體發光元件100的製造方法） 依照本發明的較佳實施形態的半導體發光元件100的製造方法較佳為包括以下對詳情進行後述的半導體層形成步驟、接觸層步驟、電介質層形成步驟、金屬反射層形成步驟、接合步驟、基板去除步驟及粗面化處理步驟。
半導體層形成步驟中，於成長用基板10上形成III-V族化合物半導體蝕刻停止層20，繼而形成依次形成有p型InP包層37、半導體發光層35及n型InP包層31的半導體積層體30（圖2步驟2A、步驟2B）。
接觸部形成步驟中，首先於半導體積層體30上形成包含III-V族化合物半導體的接觸層41（圖2步驟2C）。繼而，於接觸層41上的一部分形成歐姆金屬部43，並且於接觸層41的表面殘留露出區域E1（圖3步驟3A）。進而，將露出區域E1中的接觸層41去除直至半導體積層體30的表面露出為止，形成包含歐姆金屬部43及接觸層41a的接觸部40，並且形成半導體積層體30的露出面E2（圖3步驟3B）。
電介質層形成步驟中，於半導體積層體30的露出面E2上的至少一部分形成電介質層50（圖3步驟3C）。金屬反射層形成步驟中，於電介質層50及接觸部40上形成對自半導體發光層35放射的光進行反射的金屬反射層60（圖4步驟4A）。接合步驟中，將表面設置有金屬接合層70的導電性支持基板80經由金屬接合層70而與金屬反射層60接合（圖4步驟4B）。
而且，基板去除步驟中，去除成長用基板10（圖5A）。其後，進行於n型InP包層31的表面形成多個凹部31C的粗面化處理步驟（圖5B）。如此，可製造依照本發明的較佳實施形態的半導體發光元件100。以下，對各步驟的詳情依次進行說明。
＜半導體層形成步驟＞ 半導體層形成步驟中，於成長用基板10上形成III-V族化合物半導體蝕刻停止層20，繼而形成依次形成有p型InP包層37、半導體發光層35及n型InP包層31的半導體積層體30（圖2步驟2A、步驟2B）。
半導體層形成步驟中，如圖2步驟2A所示，首先準備成長用基板10。本實施形態中，為了形成n型InP包層31及p型InP包層37，較佳為使用InP基板作為成長用基板10。再者，作為InP基板，亦可使用通常可獲取的n型InP基板、未摻雜的InP基板、p型InP基板的任一者。以下，為了便於說明，對使用n型InP基板作為成長用基板10的較佳實施形態進行說明。
其次，於成長用基板10上形成III-V族化合物半導體蝕刻停止層20。如上所述，III-V族化合物半導體蝕刻停止層20只要對於成長用基板10具有蝕刻選擇性即可，對於InP基板，例如可將InGaAs用於蝕刻停止層，除此以外，亦可將InGaAsP用於蝕刻停止層。所述III-V族化合物半導體蝕刻停止層20可於在基板去除步驟中藉由蝕刻而將成長用基板10去除時使用。於使用n型InP基板作為成長用基板10的情況下，較佳為使導電型與成長用基板相匹配而將III-V族化合物半導體蝕刻停止層20設為n型。於將InGaAs用於III-V族化合物半導體蝕刻停止層20的情況下，為了使n型InP基板與InGaAs晶格匹配，較佳為將III族元素中的In組成比設為0.3~0.7，更佳為使用將In組成比設為0.5~0.6的InGaAs。
繼而，於III-V族化合物半導體蝕刻停止層20上形成依次形成有p型InP包層37、半導體發光層35及n型InP包層31的半導體積層體30。半導體發光層35夾持於n型InP包層31及p型InP包層37，因此較佳為包含至少含有In及P的InGaAsP系III-V族化合物半導體的層。半導體積層體30可設為利用n型InP包層31及p型InP包層37夾持半導體發光層35而成的雙異質(Double Hetero，DH)結構或多重量子阱(Multiple Quantum Well，MQW)結構。為了藉由抑制結晶缺陷而提高光輸出，更佳為半導體發光層35具有多重量子阱結構。多重量子阱結構可藉由阱層35W及障壁層35B交替重覆的結構而形成，較佳為可將阱層35W設為InGaAsP，將障壁層35B設為較阱層35W而言能隙大的InGaAsP或InP。藉由設置所述半導體積層體30，可將半導體發光元件100的發光波長設為所需的近紅外區域的波長。例如，藉由InGaAsP系III-V族化合物的組成變更，可將發光峰值波長設為1000 nm～1650 nm，若為MQW結構的情況，則除了InGaAsP系III-V族化合物的組成變更以外，亦可藉由調整阱層與障壁層的組成差並對阱層施加應變，而將發光峰值波長設為1000 nm～1900 nm。另外，於將阱層35W的成分組成表示為Inxw Ga1-xw Asyw P1-yw 的情況下，可設為0.5≦xw≦1且0.5≦yw≦1，較佳為設為0.6≦xw≦0.8且0.3≦yw≦1。
半導體積層體30的整體的厚度並無限制，例如可設為2 μm～8 μm。另外，n型InP包層31的厚度亦無限制，例如可設為1 μm～5 μm。進而，半導體發光層35的厚度亦無限制，例如可設為100 nm～1000 nm。另外，p型InP包層37的厚度亦無限制，例如可設為0.8 μm～10 μm。於半導體發光層35具有量子阱結構的情況下，可將阱層35W的厚度設為3 nm～15 nm，可將障壁層35B的厚度設為5 nm～15 nm，可將兩者的組數設為3～50。
另外，半導體積層體30亦較佳為於p型InP包層37上具有包含至少含有In及P的InGaAsP的p型覆蓋（cap）層39。藉由設置p型覆蓋層39，可緩和晶格不匹配。p型覆蓋層39的厚度並無限制，例如可設為50 nm～200 nm。以下的實施形態中，為了便於說明，以半導體積層體30的最表層為p型覆蓋層39進行了說明，由於p型覆蓋層39為任意的構成，因此例如亦可將半導體積層體30的最表層設為p型InP包層37。
再者，雖未圖示，但半導體積層體30亦較佳為於n型InP包層31及半導體發光層35之間、以及半導體發光層35及p型InP包層37之間分別具有i型InP間隔層。藉由設置i型InP間隔層，可防止摻雜劑的擴散。再者，i型InP間隔層的厚度並無限制，例如可設為50 nm～400 nm。另外，關於半導體積層體30，於n型InP包層31與III-V族化合物半導體蝕刻停止層20之間進一步具有與III-V族化合物半導體蝕刻停止層20的組成比不同的n型InGaAsP層。
此處，半導體積層體30的各層可藉由磊晶成長而形成，例如可藉由有機金屬氣相成長（MOCVD：Metal Organic Chemical Vapor Deposition）法或分子束外延（MBE：Molecular Beam Epitaxy）法、濺鍍法等公知的薄膜成長方法而形成。例如，以規定的混合比使用作為In源的三甲基銦（TMIn）、作為Ga源的三甲基鎵（TMGa）、作為As源的砷化氫（AsH3 ）、作為P源的膦（PH3 ），使用載氣且使該些原料氣體氣相成長，藉此可根據成長時間以所需厚度形成InGaAsP層。再者，關於III-V族化合物半導體蝕刻停止層20等的進行了磊晶成長的其他InGaAsP層，亦可藉由同樣的方法而形成。於將各層摻雜為p型或n型的情況下，只要視需要進而使用作為摻雜源的氣體即可。
＜接觸部形成步驟＞ 接觸部形成步驟中，首先於半導體積層體30上形成包含III-V族化合物半導體的接觸層41（圖2步驟2C）。例如，如圖2步驟2C所示，可於p型覆蓋層39上形成p型接觸層41。p型接觸層41為與歐姆金屬部43相接且介於歐姆金屬部43與半導體積層體30之間的層，與半導體積層體30相比，只要為與歐姆金屬部43之間的接觸電阻小的組成即可，例如可使用p型InGaAs層。接觸層41的厚度並無限制，例如可設為50 nm～200 nm。
繼而，於接觸層41上的一部分形成歐姆金屬部43，並且於接觸層41的表面殘留露出區域E1（圖3步驟3A）。歐姆金屬部43可以規定圖案分散成島狀而形成。於使用p型InGaAs層作為p型接觸層41的情況下，例如可使用Au、AuZn、AuBe、AuTi等作為歐姆金屬部43，亦較佳為使用該些的積層結構。例如，可將Au/AuZn/Au設為歐姆金屬部43。歐姆金屬部43的厚度（或合計厚度）並無限制，可設為例如300 nm～1300 nm、更佳為350 nm～800 nm。
此處，例如藉由於接觸層41的表面形成抗蝕劑圖案，並使歐姆金屬部43蒸鍍，將抗蝕劑圖案剝離而形成，可於接觸層41的表面殘留露出區域E1。另外，亦可於接觸層41的整個表面形成規定的金屬層，並於所述金屬層上形成遮罩，進行蝕刻等而形成歐姆金屬部43。任一情況下，如圖3步驟3A所示，亦於接觸層41上的一部分形成有歐姆金屬部43，且可於接觸層41的表面形成有與歐姆金屬部43不接觸的表面、即露出區域E1。
再者，歐姆金屬部43的形狀如圖3步驟3A所示於剖面圖中為梯形狀，但其僅為示意性的例示。歐姆金屬部43的形狀於剖面圖中可形成為矩形狀，亦可於角部具有圓弧。
進而，接觸部形成步驟中，將露出區域E1中的接觸層41去除直至半導體積層體30的表面露出為止，形成包含歐姆金屬部43及接觸層41a的接觸部40，並且形成半導體積層體30的露出面E2（圖3步驟3B）。即，對之前形成的歐姆金屬部43以外的部位中的接觸層41進行蝕刻，直至作為半導體積層體30的最表層的p型覆蓋層39的表面露出為止，而成為接觸層41a。例如只要於歐姆金屬部43及其附近（2 μm～5 μm左右）形成抗蝕劑遮罩，並藉由酒石酸-過氧化氫系等對接觸層41的露出區域E1進行濕式蝕刻即可。除此以外，亦可藉由無機酸-過氧化氫系及有機酸-過氧化氫系的蝕刻液等進行濕式蝕刻。另外，於形成露出區域E1時，於在所述規定的金屬層上形成遮罩並藉由蝕刻而形成歐姆金屬部43的情況下，亦可連續進行蝕刻。
再者，接觸部40的厚度相當於接觸層41（41a）及歐姆金屬部43的合計厚度，可設為350 nm～1500 nm、更佳為400 nm～1000 nm。
＜電介質層形成步驟＞ 電介質層形成步驟中，於半導體積層體30的露出面E2上的至少一部分形成電介質層50（圖3步驟3C）。所述電介質層50例如可以如下方式形成。
首先，以包覆半導體積層體30及接觸部40的方式，於半導體積層體30上的整個面將電介質層成膜。作為成膜法，可應用電漿化學氣相沈積（Chemical Vapor Deposition，CVD）法及濺鍍法等公知的手法。而且，於在經成膜的電介質層表面的接觸部40的上方，於電介質層50形成有接觸部上的電介質的情況下，只要視需要形成遮罩，並藉由蝕刻等將所述接觸部上的電介質去除即可。例如，可使用緩衝氫氟酸（buffered hydrofluoric acid，BHF）等來對接觸部上的電介質進行濕式蝕刻。
再者，如圖7所示，亦較佳為於半導體積層體30的露出面E2上的一部分形成電介質層50，並且將接觸部40的周圍設為露出部E3。所述電介質層50及露出部E3例如可以如下方式形成。首先，於半導體積層體30上的整個面將電介質層成膜，於經成膜的電介質層表面的接觸部40的上方，利用抗蝕劑形成完全包圍接觸部的窗口圖案。該情況下，窗口圖案較佳為相對於接觸部的寬度方向及長邊方向的長度分別具有1 μm～5 μm左右的擴展。使用以所述方式形成的抗蝕劑圖案，藉由蝕刻將接觸部周邊的電介質去除，藉此形成有電介質層50，並且接觸部40的周圍成為露出部E3。
為了確實地獲得所述形狀，較佳為將露出部E3的寬度W設為0.5 μm以上且5 μm以下，更佳為設為1 μm以上且3.5 μm以下（參照圖7）。
此處，亦較佳為將電介質層50與半導體積層體30接觸的接觸面積率設為80%以上且95%以下。原因在於：藉由減少接觸部40的面積，增加電介質層50的面積，可抑制接觸部的光吸收。再者，接觸面積率可於晶圓的狀態下進行測定，且於根據單片化後的半導體發光元件的狀態倒算接觸面積率的情況下，亦可假定單片化時經去除的半導體層（存在電介質層的區域）的寬度為單寬度20 μm～30 μm（兩寬度40 μm～60 μm）而算出。
再者，藉由電介質層形成步驟而形成的電介質層50的厚度H1 與接觸部40的厚度H2 的關係並無特別限制，如圖7所示，於將電介質層50的厚度表示為H1 ，將接觸部的厚度表示為H2 的情況下，可設為H1 ≧H2 ，亦較佳為設為H1 ＞H2 。該條件下，可將電介質層50的厚度設為例如360 nm～1600 nm、更佳為410 nm～1100 nm。另外，亦較佳為將電介質層的厚度H1 與接觸部40的厚度H2 之差H1 -H2 設為10 nm以上且100 nm以下。
另外，可使用SiO2 、SiN、ITO及AlN等作為電介質層50，尤佳為電介質層50包含SiO2 。原因在於：SiO2 容易利用BHF等進行蝕刻加工。
＜金屬反射層形成步驟＞ 金屬反射層形成步驟中，於電介質層50及接觸部40上形成對自半導體發光層35放射的光進行反射的金屬反射層60（圖4步驟4A）。再者，於在電介質層形成步驟中形成露出部E3的情況下，金屬反射層60亦形成於露出部E3上。為了設為對於放射光而言適當的反射率，金屬反射層60較佳為以Au為主成分。該情況下，較佳為於金屬反射層60的組成中Au佔超過50質量%，更佳為Au為80質量%以上。金屬反射層60可包含多層金屬層，於包含含有Au的金屬層（以下，「Au金屬層」）的情況下，較佳為金屬反射層60的合計厚度中，將Au金屬層的厚度設為超過50%。構成金屬反射層60的金屬除了Au以外，可使用Al、Pt、Ti、Ag等。例如，金屬反射層60可為僅包含Au的單一層，金屬反射層60中亦可包含兩層以上的Au金屬層。為了確實地進行後續的接合步驟中的接合，較佳為將金屬反射層60的最表層（與半導體積層體30為相反側的面）設為Au金屬層。例如，可於電介質層50、露出部E3及接觸部40上以Al、Au、Pt、Au的順序將金屬層成膜，而製成金屬反射層60。可將金屬反射層60中的Au金屬層的一層的厚度設為例如400 nm～2000 nm，可將包含Au以外的金屬的金屬層的厚度設為例如5 nm～200 nm。金屬反射層60可藉由蒸鍍法等通常的手法，於電介質層50、露出部E3及接觸部40上成膜而形成。
＜接合步驟＞ 接合步驟中，將表面設置有金屬接合層70的導電性支持基板80經由金屬接合層70而與金屬反射層60接合的步驟（圖4步驟4B）。只要藉由濺鍍法或蒸鍍法等於導電性支持基板80的表面預先形成金屬接合層70即可。將所述金屬接合層70與金屬反射層60相向配置並貼合，並於250℃～500℃左右的溫度下進行加熱圧縮接合，藉此可進行兩者的接合。
與金屬反射層60接合的金屬接合層70可使用Ti、Pt、Au等金屬、或者與金形成共晶合金的金屬（Sn等），較佳為設為將該些積層而成者。例如，可將自導電性支持基板80的表面依次積層厚度400 nm～800 nm的Ti、厚度5 nm～20 nm的Pt、厚度700 nm～1200 nm的Au者設為金屬接合層70。再者，為了容易使金屬反射層60與金屬接合層70接合，較佳為將金屬接合層70側的最表層設為Au金屬層，亦將金屬反射層60的金屬接合層70側的金屬層設為Au，而利用Au-Au擴散進行Au彼此的接合。
再者，關於導電性支持基板80，例如可使用導電性的Si基板，除此以外亦可使用導電性的GaAs基板或Ge基板。另外，除了所述半導體基板以外，亦可使用金屬基板。導電性支持基板80的厚度亦根據所使用的材料不同，但可設為100 μm以上且500 μm以下，若為Si基板或GaAs基板，則即便設為未滿180 μm的厚度，亦可進行處理。若考慮放熱性、脆性、成本，則尤佳為Si基板。
＜基板去除步驟＞ 基板去除步驟中，去除成長用基板10（圖5A）。成長用基板10例如可使用鹽酸稀釋液並藉由濕式蝕刻而加以去除，可將III-V族化合物半導體蝕刻停止層20設為所述濕式蝕刻的終點。再者，於去除III-V族化合物半導體蝕刻停止層20時，例如只要利用硫酸-過氧化氫系的蝕刻液進行濕式蝕刻即可。
＜粗面化處理步驟＞ 粗面化處理步驟中，在n型InP包層31的表面形成多個凹部31C（圖5B）。於所述粗面化處理步驟中，如圖10B、圖11A等所示，較佳為使凹部31C的底部沿著＜011＞方位。使用圖8～圖10來對所述粗面化處理步驟的較佳態樣進行說明。
如圖8步驟8A～步驟8D所示，粗面化處理步驟較佳為包括如下第1步驟：對III-V族化合物半導體蝕刻停止層進行蝕刻而形成圖案。進而，繼所述第1步驟後，如圖9步驟9A～步驟9D所示，粗面化處理步驟較佳為包括如下第2步驟：將形成有圖案的III-V族化合物半導體蝕刻停止層20用作遮罩而對n型InP包層31的表面進行蝕刻。以下，對第1步驟及第2步驟進行更詳細的說明。
＜＜第1步驟＞＞ 圖8步驟8A相當於去除圖5A所示的成長用基板10後的狀態。第1步驟中，較佳為於去除成長用基板10後（圖8步驟8A），於III-V族化合物半導體蝕刻停止層20上形成所需圖案的光阻劑PR1（圖8步驟8B）。於圖案形成時，只要塗佈光阻劑並進行曝光即可。圖10A是圖案形成後的示意平面圖的一例。而且，藉由將光阻劑RP1作為遮罩，對III-V族化合物半導體蝕刻停止層20進行濕式蝕刻，可將光阻劑PR1的圖案形狀轉印至III-V族化合物半導體蝕刻停止層20上（圖8步驟8C）。其後，視需要將光阻劑PR1清洗去除（圖8步驟8D）。圖10B是所述狀態的示意平面圖。再者，藉由光阻劑PR1而形成的圖案為任意圖案，圖10A中表示將圖案的各凹部的中心點二維地排列成正方晶格狀。亦較佳為如圖10C所示將圖案的各凹部的中心點二維地排列成三角晶格狀，代替圖10A所示的圖案。該情況下，可使藉由所述第1步驟及後續的第2步驟而形成的凹部31C的二維排列圖案更緊密，對於多峰值消除而言更有效。進而，二維排列圖案較佳為相對於<011>方向對稱。另外，後述的實施例中，如圖13A、圖13B所示，將圖案的各凹部的中心點排列成二等邊三角形或正四邊形的晶格形狀，但亦較佳為設為其他的改變了縱與橫的比率的排列。
<<第2步驟>>
繼第1步驟後，第2步驟中，將形成有圖案的III-V族化合物半導體蝕刻停止層20用作遮罩，對n型InP包層31的表面進行蝕刻(圖9步驟B)。於使上表面電極形成區域平坦的情況下，如圖9步驟9A所示，亦較佳為預先於所述區域上形成光阻劑PR2。於n型InP包層31的蝕刻時，較佳為使用鹽酸-乙酸系蝕刻液等。最後，將光阻劑PR2清洗去除，利用硫酸-過氧化氫系的蝕刻液進行濕式蝕刻，可去除遮罩中使用的III-V族化合物半導體蝕刻停止層20(圖9步驟9C)。再者，如圖6的半導體發光元件100'所示，未必需要於n型InP包層31的平坦面上形成上表面電極，亦可省略光阻劑PR2的形成(圖9步驟9A)而開始n型InP包層31的濕式蝕刻。
此處，InP各向異性強，根據結晶面，蝕刻速率明顯不同。因此，於依照所述較佳態樣而形成凹部31C的情況下，如圖9步驟9B所示，在圖10B中的I-I剖面、與II-II剖面中蝕刻的進行程度不同。即，在I-I剖面中凹部31C形成為V字形，在II-II剖面中由於蝕刻速率的不同而以進入遮罩下方的方式進行蝕刻。於在n型InP包層31的表面將通常的抗蝕劑作為遮罩的情況下，抗蝕劑的密接性不足，於蝕刻過程中遮罩浮起，通常難以利用濕式蝕刻來促進n型InP包層31的粗面化，但藉由依照將InGaAs等III-V族化合物半導體蝕刻停止層20用作遮罩的較佳態樣，可確實地進行n型InP包層31的粗面化。
藉由經過以上的步驟，可製造依照本發明的較佳實施形態的半導體發光元件100。
＜凹部＞ 可依照所述粗面化處理步驟的較佳態樣而於n型InP包層31的表面形成各種形狀的凹部31C。再者，如此形成的凹部31C的底部沿著＜011＞方位。再者，凹部31C的底部為＜011＞方位的情況可於製造過程中根據在成長用基板中能夠利用X射線繞射等測定的面方位（定向平面（Orientation Flat，OF）面方位）來判斷，另外於半導體發光元件中亦可藉由縮小照射束直徑的X射線繞射測定來判斷。除此以外，亦可使用電子背散射圖案（Electron Back-scattering Patterns，EBSP）等微小部的結晶方位測定方法。另外，預測凹部31C的傾斜面31T例如為{100}面與{111}面（例如相對於（100）面而為（11-1）面或（1-11）面）之間的面且靠近{111}面的面。隨著靠近{111}面，蝕刻速率接近零，因此蝕刻深度的控制容易，可防止過度蝕刻。
再者，底部31V成為<011>方位的凹部31C於如本發明般在去除成長用基板的情況下特徵性地出現於露出的InP包層的表面(成長方向的相反側)，於未去除成長用基板10的情況下，在以相同的方式對InP包層的表面(即，成長方向側)進行蝕刻時，相對於<011>方位傾斜90度，因此<011>方位的凹部31C的底部31V不顯現。
再者，如圖11A所示，若將遮罩形狀設為六邊形，則自半導體發光元件100的光取出側俯視時可將凹部31C的形狀設為橢圓狀，該情況下橢圓狀的長軸沿著凹部31C的底部31V。若改變六邊形的形狀、間隔、排列，則圖11A所示的橢圓形狀的一部分合併而例如亦可如圖11B所示般設為凹部31C的寬度沿著凹部31C的中心軸方向週期性地發生變化的形狀(亦稱為波湧紋形狀)、或者與中心軸方向以外的方向連結的形狀、以及條紋狀，該情況下，中心軸方向沿著凹部31C的底部31V。在任一情況下，與<011>方位垂直的剖面圖為圖11C的形狀。再者，遮罩形狀並不限於正六邊形，亦可設為邊長不同的六邊形。於改變邊長的情況下，較佳為其形狀相對於<011>方位對稱。另外，並不限於六邊形，亦可為四邊形或八邊形、其他2n邊形，亦可設為大致圓形，但為了提高凹部的面積率而較佳為六邊形。凹部31C的形狀根據遮罩的形狀而變形，但認為均為底部為<011>方位。
再者，多個凹部31C較佳為規則性地排列，更佳為規則性地緊密排列。認為凹部31C越緊密地排列，緩和多峰值的效果越高。更具體而言，若在對n型InP包層31進行俯視時凹部31C所佔的面積率為60%以上（即，以n型InP包層31的單位面積1 cm2 為單位，凹部31C所佔的面積為0.6 cm2 以上），可更確實地獲得緩和多峰值的效果。進而，較佳為於n型InP包層31的表面將相互鄰接的凹部31C之間設為平坦面。
再者，雖未圖示，但依照本實施形態的製造方法亦較佳為其進而包括：研磨步驟，將導電性支持基板80的厚度研磨至80 μm以上且未滿200 μm的範圍內。本實施形態中，可使用Si基板作為導電性支持基板80，該情況下，即便將導電性支持基板80研磨至厚度未滿200 μm，亦不會產生破損。進而，可將導電性支持基板80的厚度研磨至150 μm以下，且亦可研磨至100 μm以下。其中，若將導電性支持基板80的厚度研磨至未滿80 μm，則即便為Si基板亦產生破損，因此較佳為將厚度的下限設為80 μm。另外，若導電性支持基板80的厚度為80 μm以上，則可充分處理半導體發光元件100。
所述研磨步驟可於所述接合步驟前進行，亦可於接合步驟後的任意階段進行，更佳為於基板去除步驟後進行。原因在於：藉由減少使用經薄型化的晶圓而進行加工的步驟，可更確實地防止晶圓的破裂。再者，於在基板去除步驟後進行研磨步驟的情況下，設為於形成後述背面電極前進行研磨步驟。再者，包含Si基板的導電性支持基板80的研磨可藉由通常的機械研磨而進行，亦可併用蝕刻。
再者，於依照本發明的較佳實施形態的製造方法中，如圖6所示，亦可進而包括如下步驟：於製作半導體發光元件100後，於導電性支持基板80的背面形成背面電極91，於半導體積層體30的表面形成上表面電極93。上表面電極93亦可包含配線部93a及墊片部93b。藉由進行所述步驟，可製作半導體發光元件100'。背面電極91及上表面電極93的形成可使用公知的手法，例如可使用濺鍍法、電子束蒸鍍法或電阻加熱法等。
另外，為了便於說明，將本實施形態設為使用n型的InP基板作為成長用基板10的實施形態，因此關於形成於成長用基板10上的各層的n型及p型設為如上所述，但於使用p型的成長用基板的情況下，對於各層的導電型的n型/p型逆轉的情況當然可理解。另外，於使用未摻雜的基板作為成長用基板10的情況下，只要對應於形成於成長用基板10上的半導體層的導電性（p型或n型）來確定各層的導電性即可。
進而，如圖1的半導體發光元件所示，亦可在切割前對形成磊晶的第1導電型的InP包層3a、第2導電型的InP包層3b、半導體發光層3c進行平台蝕刻（mesa etching）。 [實施例]
（實施例1） 以下，使用實施例對本發明進行更詳細地說明，但本發明並不受以下實施例的任何限定。按照圖2～圖5、圖8、圖9所示的流程圖，製作實施例1的半導體發光元件。具體而言為如下所述。
首先，藉由MOCVD法於n型InP基板的（100）面上依次形成n型In0.57 Ga0.43 As蝕刻停止層、n型InP包層（厚度：2 μm）、i型InP間隔層（厚度：300 nm）、發光波長1300 nm的量子阱結構的半導體發光層（合計130 nm）、i型InP間隔層（厚度：300 nm）、p型InP包層（厚度：1.2 μm）、p型In0.8 Ga0.20 As0.5 P0.5 覆蓋層（厚度：50 nm）、p型In0.57 Ga0.43 As接觸層（厚度：100 nm）。再者，於形成量子阱結構的半導體發光層時，交替積層In0.73 Ga0.27 As0.5 P0.5 阱層（厚度：5 nm）及InP障壁層（厚度：8 nm）各10層。
如圖12A所示，於p型In0.57 Ga0.43 As接觸層上形成分散成島狀的p型歐姆電極部（Au/AuZn/Au，合計厚度：530 nm）。圖12A的III-III剖面圖相當於圖3步驟3A的示意剖面圖。於所述圖案形成時，形成抗蝕劑圖案，繼而蒸鍍歐姆電極，藉由抗蝕劑圖案的剝離而形成。於該狀態下使用光學顯微鏡俯視觀察晶圓的半導體層，結果p型歐姆電極部的朝半導體層的接觸面積率為4.5%。再者，圖12A的外形尺寸為380 μm見方。
其次，於p型歐姆電極部及其周邊形成抗蝕劑圖案，藉由酒石酸-過氧化氫系濕式蝕刻將形成有歐姆電極部的部位以外的p型In0.57 Ga0.43 As接觸層去除。其後，藉由電漿CVD法而於p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層上的整個面形成包含SiO2 的電介質層（厚度：700 nm）。而且，於p型歐姆電極部的上方區域利用抗蝕劑形成在寬度方向及長邊方向加成寬度3 μm的形狀的窗口圖案，藉由利用BHF的濕式蝕刻將p型歐姆電極部及其周邊的電介質層去除，而使p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層露出。此時，p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層上的電介質層的高度H1 （700 nm）比包含p型接觸層（厚度：130 nm）與p型歐姆電極部（厚度：530 nm）的接觸部的高度H2 （630 nm）高70 nm。再者，於該狀態下使用光學顯微鏡俯視觀察晶圓的半導體層，結果電介質層（SiO2 ）的接觸面積率為90%。
其次，藉由蒸鍍而於p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層上的整個面形成金屬反射層（Al/Au/Pt/Au）。金屬反射層的各金屬層的厚度依次為10 nm、650 nm、100 nm、900 nm。
另一方面，於成為支持基板的導電性Si基板（厚度：300 μm）上形成金屬接合層（Ti/Pt/Au）。金屬接合層的各金屬層的厚度依次為650 nm、10 nm、900 nm。
將該些金屬反射層及金屬接合層相向配置，於300℃下進行加熱圧縮接合。而且，藉由鹽酸稀釋液對InP基板進行濕式蝕刻而去除。
其次，根據圖8、圖9所示的流程，對n型InP包層進行粗面化處理。首先，藉由正型的光阻劑PR1進行圖案形成（圖8步驟B）。關於光阻劑PR1的圖案，如圖13A所示將各凹部的中心點二維地排列成二等邊三角晶格狀，＜011＞方位及與＜011＞方位的垂直的方向上的中心點的間隔設為6.6 μm。另外，各凹部的形狀設為正六邊形（一邊為2 μm）。繼而，使用酒石酸-過氧化氫水系的蝕刻液來對n型In0.57 Ga0.43 As蝕刻停止層進行圖案轉印（圖8步驟8C）。其後，將光阻劑PR1清洗去除（圖8步驟8D），於n型InP包層中的電極形成區域的上表面進一步形成其他光阻劑PR2（圖9步驟9A）。其後，使用鹽酸-乙酸系的蝕刻液（鹽酸：乙酸=1：2）來對n型InP包層進行蝕刻（圖9步驟9B），進而使用硫酸-過氧化氫系的蝕刻液（硫酸：過氧化氫：水=3：1：1）來對n型In0.57 Ga0.43 As蝕刻停止層進行濕式蝕刻並去除（圖9步驟9C）。
其次，如圖12B所示，藉由抗蝕劑圖案形成、n型電極的蒸鍍、抗蝕劑圖案的剝離而於n型InP包層上形成n型電極（Au（厚度：10 nm）/Ge（厚度：33 nm）/Au（厚度：57 nm）/Ni（厚度：34 nm）/Au（厚度：800 nm）/Ti（厚度：100 nm）/Au（厚度：1000 nm））作為上表面電極的配線部。進而，於n型電極上形成墊片部（Ti（厚度：150 nm）/Pt（厚度：100 nm）/Au（厚度：2500 nm）），將上表面電極的圖案設為如圖12B所示般。圖12B中的IV-IV剖面圖相當於圖6。再者，與圖12A同樣地，圖12B的外形尺寸為380 μm見方。
最後，藉由平台蝕刻將各部件間（寬度60 μm）的半導體層去除而形成切割線。而且，朝Si基板的背面側形成背面電極（Ti（厚度：10 nm）/Pt（厚度：50 nm）/Au（厚度200 nm）），藉由切割而進行晶片單片化，從而製作實施例1的半導體發光元件。再者，晶片尺寸為350 μm×350 μm。
（實施例2） 除了將實施例1中的發光波長1300 nm的量子阱結構的半導體發光層設為發光波長1460 nm以外，與實施例1同樣地製作實施例2的半導體發光元件。再者，實施例2中作為量子阱結構的半導體發光層，交替積層In0.65 Ga0.35 As0.19 P0.81 阱層（厚度：5 nm）及InP障壁層（厚度：8 nm）各10層。
（比較例1） 除了未進行實施例1中的朝n型InP包層表面的粗面化處理以外，與實施例1同樣地製作比較例1的半導體發光元件。
（比較例2） 除了未進行實施例2中的朝n型InP包層表面的粗面化處理以外，與實施例2同樣地製作比較例2的半導體發光元件。
＜利用SEM而進行的觀察＞ 關於實施例1，藉由掃描式電子顯微鏡（SEM）對n型InP包層表面進行觀察。將所觀察的SEM圖像示於圖14A中。進而，將圖14A的剖面SEM圖像示於圖14B。再者，圖14A中的紙面上下方向為＜011＞方位，圖14B是與所述＜011＞方位垂直的方向上的剖面圖像。另外，雖未圖式，但實施例2中亦觀察到同樣的SEM圖像，另一方面，比較例1、比較例2的SEM圖像中，確認到n型InP包層表面為平坦面。
根據圖14A確認了所形成的凹部為橢圓狀。進而，亦可確認所述橢圓狀的長軸為＜011＞方位。另外，關於圖14B中的傾斜面，根據SEM圖像確認到自{011}面側觀察時的上表面的{100}面與斜面之間的角度為38°，相較於斜面為{111}面時的與{100}面之間的角度（54.7度）而為銳角。
＜發光光譜的評價＞ 分別測定實施例1、實施例2及比較例1、比較例2的發光光譜。將實施例1的測定結果示於圖15A，將比較例1的測定結果示於圖15B，將實施例2的測定結果示於圖16A，將比較例2的測定結果示於圖16B。再者，於圖15A、圖15B及圖16A、圖16B的各圖中，藉由箭頭表示發光光譜的最小值的位置。
發光光譜中有最小值是指波長光譜分裂，存在多個峰值。若對圖15A、圖15B進行對比，則可確認未進行粗面化處理的比較例1中最小值有四個，而進行了粗面化處理的實施例1中最小值為一個。另外，若對圖16A、圖16B進行對比，則可確認未進行粗面化處理的比較例2中最小值有五個，而進行了粗面化處理的實施例2中最小值為一個。根據該些結果可確認藉由對n型InP包層進行粗面化處理而形成凹部，可緩和發光光譜中的多峰值。
（實施例3） 實施例1中，關於光阻劑PR1的圖案，如圖13A所示當將各凹部的中心點二維地排列成正三角晶格狀時，成為圖13B所示的正方晶格狀的二維排列，且將凹部的＜011＞方位及與＜011＞方位的垂直的方向上的中心點的間隔變為8 μm，除此以外，與實施例1同樣地製作實施例3的半導體發光元件。再者，光阻劑PR1的各凹部的形狀與實施例1同樣地為一邊的長度為2 μm的正六邊形。
＜利用SEM而進行的觀察＞ 關於實施例3，藉由掃描式電子顯微鏡（SEM）對n型InP包層表面進行觀察。將所觀察的SEM圖像示於圖17A中。進而，將圖17A的放大圖像示於圖17B，將圖17B的剖面SEM圖像示於圖17C。再者，圖17B中的紙面上下方向為＜011＞方位，圖17C為與所述＜011＞方位垂直的方向上的剖面圖像。
根據圖17B，確認了所形成的凹部為橢圓狀，亦可確認所述橢圓狀的長軸為＜011＞方位。
＜發光光譜的評價＞ 進而，與實施例1、實施例2同樣地測定實施例3的發光光譜。將結果示於圖18中。實施例3中，確認了最小值為兩個，可緩和多峰值。再者，可知若對實施例1與實施例3的發光光譜進行比較，則實施例1的多峰值的緩和效果更大。 [產業上之可利用性]
根據本發明，可提供一種半導體發光元件，所述半導體發光元件為包含InP包層的接合型的半導體發光元件，且可緩和發光光譜中的多峰值。
1、100、100'‧‧‧半導體發光元件3a‧‧‧第1導電型的InP包層3b‧‧‧第2導電型的InP包層3c‧‧‧半導體發光層6‧‧‧金屬反射層8‧‧‧導電性支持基板9a、93b‧‧‧墊片部9b、93a‧‧‧配線部10‧‧‧成長用基板20‧‧‧III-V族化合物半導體蝕刻停止層30‧‧‧半導體積層體31‧‧‧n型InP包層31C‧‧‧凹部31T‧‧‧傾斜面31V‧‧‧底部35‧‧‧半導體發光層35B‧‧‧障壁層35W‧‧‧阱層37‧‧‧p型InP包層39‧‧‧p型覆蓋層40‧‧‧接觸部41（41a）‧‧‧p型接觸層43‧‧‧歐姆金屬部50‧‧‧電介質層60‧‧‧金屬反射層70‧‧‧金屬接合層80‧‧‧導電性支持基板91‧‧‧背面電極93‧‧‧上表面電極E1‧‧‧露出區域E2‧‧‧露出面E3‧‧‧露出部H1 ‧‧‧電介質層的厚度H2 ‧‧‧接觸部的厚度L1 ‧‧‧朝向第2導電型的InP包層的光L2 ‧‧‧朝向第1導電型的InP包層的光PR1、PR2‧‧‧光阻劑W‧‧‧露出部的寬度
圖1是對依照本發明的一實施形態的半導體發光元件進行說明的示意剖面圖。 圖2是依照本發明的較佳實施形態的半導體發光元件的製造步驟的示意剖面圖。 圖3是繼圖2之後依照本發明的較佳實施形態的半導體發光元件的製造步驟的示意剖面圖。 圖4是繼圖3之後依照本發明的較佳實施形態的半導體發光元件的製造步驟的示意剖面圖。 圖5A是依照本發明的較佳實施形態的半導體發光元件的製造步驟的示意剖面圖。 圖5B是依照本發明的較佳實施形態的半導體發光元件的製造步驟的示意剖面圖。 圖6是依照本發明的較佳實施形態而製造的半導體發光元件的示意剖面圖。 圖7是對依照本發明的較佳實施形態的半導體發光元件的電介質層及接觸部周邊的較佳態樣進行說明的示意剖面圖。 圖8是對依照本發明的較佳實施形態的半導體發光元件的製造步驟中的粗面化處理的較佳態樣進行說明的示意剖面圖。 圖9是對依照本發明的較佳實施形態的半導體發光元件的製造步驟中的粗面化處理的較佳態樣進行說明的示意剖面圖。 圖10A是對依照本發明的較佳實施形態的半導體發光元件的製造步驟中的粗面化處理的較佳態樣進行說明的示意平面圖。 圖10B是對依照本發明的較佳實施形態的半導體發光元件的製造步驟中的粗面化處理的較佳態樣進行說明的示意平面圖。 圖10C是對依照本發明的另一較佳實施形態的半導體發光元件的製造步驟中的粗面化處理的較佳態樣進行說明的示意平面圖。 圖11A是對依照本發明的半導體發光元件的InP包層的態樣進行說明的示意平面圖。 圖11B是對依照本發明的半導體發光元件的InP包層的另一態樣進行說明的示意平面圖。 圖11C是依照本發明的半導體發光元件的InP包層的示意平面圖。 圖12A是表示實施例中的歐姆電極部的圖案的示意俯視圖。 圖12B是表示實施例中的上表面電極的圖案的示意平面圖。 圖13A是實施例1、實施例2的半導體發光元件的製造中使用的遮罩圖案的示意平面圖。 圖13B是實施例3的半導體發光元件的製造中使用的遮罩圖案的示意平面圖。 圖14A是對實施例1的半導體發光元件進行俯視時的掃描式電子顯微鏡（scanning electron microscope，SEM）圖像。 圖14B是實施例1的半導體發光元件的剖面SEM圖像。 圖15A是實施例1的半導體發光元件的發光光譜。 圖15B是比較例1的半導體發光元件的發光光譜。 圖16A是實施例2的半導體發光元件的發光光譜。 圖16B是比較例2的半導體發光元件的發光光譜。 圖17A是對實施例3的半導體發光元件進行俯視時的SEM圖像。 圖17B是圖17A的放大圖像。 圖17C是圖17A的放大剖面圖像。 圖18是實施例3的半導體發光元件的發光光譜。
1‧‧‧半導體發光元件
3a‧‧‧第1導電型的InP包層
3b‧‧‧第2導電型的InP包層
3c‧‧‧半導體發光層
6‧‧‧金屬反射層
8‧‧‧導電性支持基板
9a‧‧‧墊片部
9b‧‧‧配線部
L1‧‧‧朝向第2導電型的InP包層的光
L2‧‧‧朝向第1導電型的InP包層的光

Claims (9)

  1. 一種半導體發光元件，其於導電性支持基板上依次設置有第1導電型的InP包層、半導體發光層及第2導電型的InP包層，將所述第2導電型的InP包層作為光取出側，且所述半導體發光元件的特徵在於：在所述導電性支持基板與所述第1導電型的InP包層之間進一步具有對自所述半導體發光層放射的光進行反射的金屬反射層，於所述第2導電型的InP包層的表面設置有多個凹部，其中所述半導體發光元件的發光波長為1000nm~1900nm的近紅外區域。
  2. 如申請專利範圍第1項所述的半導體發光元件，其中所述凹部的底部沿著<011>方位。
  3. 如申請專利範圍第2項所述的半導體發光元件，其中自所述光取出側俯視時所述凹部的形狀為橢圓狀，所述橢圓狀的長軸沿著所述凹部的所述底部。
  4. 如申請專利範圍第2項所述的半導體發光元件，其中自所述光取出側俯視時，所述凹部的寬度沿著所述凹部的中心軸方向週期性地發生變化，所述中心軸方向沿著所述凹部的所述底部。
  5. 如申請專利範圍第1項至第4項中任一項所述的半導體發光元件，其中所述多個凹部規則性地排列。
  6. 如申請專利範圍第1項至第4項中任一項所述的半導體發光元件，其中於所述第2導電型的InP包層的表面，相互鄰 接的所述凹部之間為平坦面。
  7. 一種半導體發光元件的製造方法，其特徵在於包括：半導體層形成步驟，於InP基板上依次形成包含In、Ga及As的III-V族化合物半導體蝕刻停止層、第2導電型的InP包層、半導體發光層及第1導電型的InP包層；金屬反射層形成步驟，於所述第1導電型的InP包層上形成對自所述半導體發光層放射的光進行反射的金屬反射層；接合步驟，將表面設置有金屬接合層的導電性支持基板經由所述金屬接合層而與所述金屬反射層接合；基板去除步驟，去除所述InP基板；以及粗面化處理步驟，於所述基板去除步驟後，於所述第2導電型的InP包層的表面形成多個凹部，其中所述半導體發光元件的發光波長為1000nm~1900nm的近紅外區域。
  8. 如申請專利範圍第7項所述的半導體發光元件的製造方法，其中於所述粗面化處理步驟中，使所述凹部的底部沿著<011>方位。
  9. 如申請專利範圍第8項所述的半導體發光元件，其中所述粗面化處理步驟包括：第1步驟，對所述III-V族化合物半導體蝕刻停止層進行蝕刻而形成圖案；以及第2步驟，將所述形成有圖案的所述III-V族化合物半導體蝕刻停止層用作遮罩，對所述第2導電型的InP包層的表面進行蝕刻。
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