TWI702734B - 半導體發光元件及其製造方法 - Google Patents

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Abstract

本發明提供一種可緩和發光光譜中的多峰值而成為單一峰值的半導體發光元件。根據本發明的半導體發光元件，於基板上依次設置有反射層、包含至少含有In及P的InGaAsP的第一導電型包覆層、發光中心波長為1000 nm～2200 nm的半導體發光層及包含至少含有In及P的InGaAsP的第二導電型包覆層，將所述第二導電型包覆層作為光取出側，所述第二導電型包覆層的光取出面的表面的表面粗糙度Ra為0.03 μm以上，且凹凸圖案為不規則的粗面。

Description

半導體發光元件及其製造方法
本發明是有關於一種半導體發光元件及其製造方法，尤其是有關於一種紅外發光的半導體發光元件。
先前，已知有將波長為750nm以上的紅外區域作為發光波長的紅外發光的半導體發光元件。例如，紅外發光的半導體發光元件於感測器、氣體分析、監視照相機等用途中廣泛使用。
於將所述半導體發光元件的發光波長設為1000nm~2200nm的近紅外區域的情況下，通常發光層使用包含In及P的InGaAsP系III-V族半導體。先前，於使InP層等InGaAsP系III-V族半導體層磊晶成長的情況下，為了使成長用基板、與包含In及P的InGaAsP系III-V族半導體層晶格匹配，開始使用InP基板作為成長用基板。
例如，專利文獻1中揭示了振動波長為1.3μm範圍的半導體雷射。所述半導體雷射具有形成於n-InP基板上的多重應變量子阱活性層，所述多重應變量子阱活性層具有InGaAsP應變量子阱與InGaAsP障壁層交替積層的結構。
另外，專利文獻2中揭示了於InP基板上設置有：InGaAsP阻擋層，具有與InP基板相同的晶格常數；以及包含應變量子阱層及晶格應變補償層的量子阱層，所述應變量子阱層包含 具有比InP基板短的晶格常數的In0.3Ga0.7As層，所述晶格應變補償層包含具有比InP基板長的晶格常數的InAs。
專利文獻1及專利文獻2中記載的技術中，作為成長用基板的InP基板直接用作半導體發光元件的支持基板。這是因為：由於InP基板相對於近紅外區域的光透明，因此於光取出的方面不存在任何障礙。
然而，於InP基板上所設置的包含In及P的III-V族化合物半導體系的發光元件中，電流路徑集中於電極的正下方，因此發光輸出的增大存在局限性。
近年來，由於發光二極體(Light Emitting Diode，LED)用途的多樣化，即便發出紅外光等長波長的半導體發光元件亦要求高輸出化。因此，本發明者等人於專利文獻3中提出了如下的接合型的半導體發光元件，即，於形成成長用基板上所形成的包含InP系的包覆層的半導體積層體後，將所述半導體積層體與支持基板接合，且去除成長用基板。
[現有技術文獻]
[專利文獻]
[專利文獻1]日本專利特開平7-147454號公報
[專利文獻2]日本專利特開平6-237042號公報
[專利文獻3]日本專利特開2018-6495號公報
本發明者等人確認了藉由專利文獻3中揭示的接合型的半導體發光元件，可大幅提高外部取出效率。然而，本發明者等人重新確認了所述接合型的半導體發光元件中，發光光譜中除了具有發光強度最大值的發光中心波長的發光峰值以外，亦存在多個發光峰值(以下，本說明書中稱為「多峰值」)。此處，所謂發光峰值(以下，有時僅記載為「峰值」)是指於取發光光譜中，縱軸(發光強度)的變化相對於橫軸(波長)的變化的傾斜時，傾斜度為0，取極大值的點。另外，所述峰值，將發光中心波長的發光峰值的相對於發光強度的相對強度未滿0.1的情況除外。
再者，於依照現有技術的非接合型的半導體發光元件的情況下，通常於發光光譜中除發光中心波長的發光峰值以外不存在峰值(僅發光中心波長的發光峰值，以下，於本說明書中稱為「單一峰值」)。於所述的發出多峰值的放射光的半導體發光元件中，由於存在具有相對于發光中心波長的發光峰值的發光強度的相對強度為0.1以上的發光強度，且波長不同的發光峰值，因此當將此種半導體發光用於感測用途等時，存在產生故障的危險。
因此，本發明的目的在於提供一種半導體發光元件及其製造方法，所述半導體發光元件為包含包覆層的接合型的半導體發光元件，且可緩和發光光譜中的多峰值而成為單一峰值，所述包覆層包含至少含有In及P的InGaAsP。
本發明者對解決所述課題的方法進行了努力研究。於自 發光層放射的波長為1000nm~2200nm的紅外光入射至光取出側的包覆層時，當包覆層為InP時，InP的折射率於紅外光中約為3.2，因此認為於光自包覆層直接向大氣(折射率1)取出時，傾斜入射至界面的光的大部分藉由反射返回至半導體的內側。另一方面，於在發光層與基板之間具有反射層的半導體發光元件中，自發光層向基板方向放射的紅外光經反射層反射，藉由該反射的反射光經由發光層而入射至所述光取出側的包覆層。此處，半導體發光元件的半導體層的總厚度為數μm~15μm左右，且為紅外光的相干長度的範圍內，而容易干涉。再者，中心發光波長1300nm、半值寬100nm的光的相干長度為16.9μm，中心發光波長1460nm、半值寬100nm的光的相干長度為21.3μm。本發明者等人認為由於所述理由，所述光取出側的包覆層的界面上的反射光與利用反射層的反射光干涉，因此在發光光譜中未觀察到多峰值。另外，這種現象於當光從包覆層經由保護層向大氣取出時亦發生，所述保護層包含折射率較InP小的電介質。因此，本發明者等人想到了對包覆層的光取出面的表面進行粗面化，發現藉由該粗面化可以消除多峰值，從而完成了本發明。
即，本發明的要旨構成為如下所述。
(1)一種半導體發光元件，其於基板上依次設置有反射層、包含至少含有In及P的InGaAsP的第一導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第二導電型包覆層，將所述第二導電型包覆層作為 光取出側，且所述半導體發光元件的特徵在於：所述第二導電型包覆層的光取出面的表面的表面粗糙度Ra為0.03μm以上，且凹凸圖案為不規則的粗面。
(2)一種半導體發光元件，於支持基板上依次設置有金屬結合層、反射層、包含至少含有In及P的InGaAsP的第一導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第二導電型包覆層，將所述第二導電型包覆層作為光取出側，且所述半導體發光元件的特徵在於：所述第二導電型包覆層的光取出面的表面的表面粗糙度Ra為0.03μm以上，且凹凸圖案為不規則的粗面。
(3)如所述(1)或(2)所述的半導體發光元件，其中發光光譜為單峰值。
(4)如所述(1)~(3)中任一項所述的半導體發光元件，其中所述光取出面的表面的斜度(skewness)Rsk為-1以上。
(5)如所述(1)~(3)中任一項所述的半導體發光元件，其中於所述光取出面上進而設置有保護膜。
(6)如所述(5)所述的半導體發光元件，其中所述保護膜的厚度為100nm以上、700nm以下，所述保護膜的表面的表面粗糙度Ra為0.02μm以上，且斜度Rsk為-1以上。
(7)如所述(5)或(6)所述的半導體發光元件，其中所述保護膜包含選自由氧化矽、氮化矽、ITO及AlN所組成的群組中的至少一個。
(8)一種半導體發光元件的製造方法，所述半導體發光元件於基板上依次形成反射層、包含至少含有In及P的InGaAsP的第一導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第二導電型包覆層，將所述第二導電型包覆層作為光取出側，所述半導體發光元件的製造方法的特徵在於包括：粗面化處理步驟，於形成所述第二導電型包覆層後，以表面粗糙度Ra為0.03μm以上，且凹凸圖案成為不規則的粗面的方式對所述第二導電型包覆層的光取出面的表面進行粗化。
(9)如所述(8)所述的半導體發光元件的製造方法，其中於所述粗面化處理步驟中，以使所述光取出面的表面的斜度Rsk成為-1以上的方式進行粗化。
(10)一種半導體發光元件的製造方法，其特徵在於包括：半導體層形成步驟，於成長用基板上依次形成包含In、Ga及As的III-V族化合物半導體蝕刻停止層、包含至少含有In及P的InGaAsP的第二導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第一導電型包覆層；反射層形成步驟，於所述第一導電型包覆層上形成對自所述半導體發光層放射的光進行反射的反射層；接合步驟，將支持基板經由金屬接合層而接合於所述反射層； 基板去除步驟，去除所述成長用基板；以及粗面化處理步驟，於所述基板去除步驟後，以表面粗糙度Ra為0.03μm以上，且凹凸圖案成為不規則的粗面的方式對所述第二導電型包覆層的光取出面的表面進行粗化。
(11)如所述(10)所述的半導體發光元件的製造方法，其中於所述粗面化處理步驟中，以使所述光取出面的表面的斜度Rsk成為-1以上的方式進行粗化。
(12)如所述(10)或(11)所述的半導體發光元件的製造方法，更包括上表面電極形成步驟，於除了所述光取出面的第二導電型包覆層的上表面電極形成區域，於所述第二導電型包覆層上經由所述蝕刻停止層形成第二導電型的電極。
根據本發明，可提供一種半導體發光元件及其製造方法，所述半導體發光元件為包含包覆層的接合型的半導體發光元件，且可減少發光光譜中的多峰值，使其成為單峰值，所述包覆層包含至少含有In及P的InGaAsP。
1、100、100':半導體發光元件
3a:第一導電型包覆層
3b:第二導電型包覆層
3c:半導體發光層
6、60:反射層
8、80:支持基板
9a:上表面電極/墊片部
9b:上表面電極/配線部
10:成長用基板
20:III-V族化合物半導體蝕刻停止層
30:半導體積層體
31:第一導電型InP包覆層
31C:凹部
31F:平坦面/上表面電極的形成區域/平坦區域
35:半導體發光層
35W:阱層
35B:障壁層
37:第二導電型InP包覆層
39:覆蓋層
40:接觸部
41、41a:接觸層/p型接觸層
43:歐姆金屬部
50:電介質層
70:金屬接合層
91:背面電極
93:上表面電極
93a:配線部
93b:墊片部
E1:露出區域
E2:露出面
E3:露出部
H1:電介質層的厚度
H2:接觸部的厚度
L1:朝向第二導電型包覆層的光
L2:朝向第一導電型包覆層的光
PF1、PF2:保護膜
PR1、PR2、PR3:光阻劑
Ra:表面粗糙度
Rsk、Ssk:斜度
W:露出部的寬度
圖1是對依照本發明的一實施形態的半導體發光元件進行說明的示意剖面圖。
圖2是對依照本發明的較佳實施形態的半導體發光元件進行說明的示意剖面圖。
圖3(A)~圖3(C)是依照本發明的一實施形態的半導體發光元件的製造步驟的示意剖面圖。
圖4(A)~圖4(C)是繼圖3(A)~圖3(C)之後依照本發明的一實施形態的半導體發光元件的製造步驟的示意剖面圖。
圖5(A)、圖5(B)是繼圖4(A)~圖4(C)之後依照本發明的一實施形態的半導體發光元件的製造步驟的示意剖面圖。
圖6(A)、圖6(B)是繼圖5(A)、圖5(B)之後依照本發明的一實施形態的半導體發光元件的製造步驟的示意剖面圖。
圖7是依照本發明的一實施形態而製造的半導體發光元件的示意剖面圖。
圖8是對依照本發明的一實施形態的半導體發光元件的電介質層及接觸部周邊的較佳態樣進行說明的示意剖面圖。
圖9(A)~圖9(D)是對依照本發明的一實施形態的半導體發光元件的製造步驟的粗面化處理步驟的較佳態樣進行說明的示意剖面圖。
圖10(A)是表示實施例1的歐姆電極部的圖案的示意俯視圖，圖10(B)是表示實施例1的上表面電極的圖案的示意平面圖。
圖11是比較例3中使用的遮罩圖案的示意平面圖。
圖12(A)~圖12(D)是說明比較例3的粗面化處理的製造步驟的示意剖面圖。
圖13(A)~圖13(C)是繼圖12(A)~圖12(D)之後說明比較例3的粗面化處理的製造步驟的示意剖面圖。
圖14A是表示實施例1的n型包覆層的表面形狀的測定結果的圖表。
圖14B是表示實施例2的n型包覆層的表面形狀的測定結果的圖表。
圖14C是表示實施例3的n型包覆層的表面形狀的測定結果的圖表。
圖14D是表示實施例4的n型包覆層的表面形狀的測定結果的圖表。
圖14E是表示實施例5的n型包覆層的表面形狀的測定結果的圖表。
圖14F是表示實施例6的n型包覆層的表面形狀的測定結果的圖表。
圖14G是表示實施例7的n型包覆層的表面形狀的測定結果的圖表。
圖15A是表示比較例2的n型包覆層的表面形狀的測定結果的圖表。
圖15B是表示比較例3的n型包覆層的表面形狀的測定結果的圖表。
圖15C是表示比較例4的n型包覆層的表面形狀的測定結果的圖表。
圖15D是表示比較例5的n型包覆層的表面形狀的測定結果的圖表。
圖15E是表示比較例6的n型包覆層的表面形狀的測定結果的圖表。
圖15F是表示比較例7的n型包覆層的表面形狀的測定結果的圖表。
圖16是表示實驗例1的表面粗糙度Ra與斜度Rsk的對應關係的圖表。
圖17A是表示實施例1的發光光譜的圖表。
圖17B是表示實施例7的發光光譜的圖表。
圖18A是表示比較例1的發光光譜的圖表。
圖18B是表示比較例2的發光光譜的圖表。
圖18C是表示比較例3的發光光譜的圖表。
圖19A是表示實施例1的n型包覆層的三維表面形狀的雷射顯微鏡圖像。
圖19B是表示比較例2的n型包覆層的三維表面形狀的雷射顯微鏡圖像。
圖20是表示實驗例2的斜度Rsk與斜度Ssk的相關的圖。
於對本發明的實施形態進行說明前，預先對以下方面進行說明。首先，本說明書中，於不明確組成比而僅表述為「InGaAsP」的情況下，是指如下任意的化合物：III族元素(In、Ga的合計) 與V族元素(As、P)的化學組成比為1：1，且作為III族元素的In及Ga的比率、以及作為V族元素的As及P的比率分別不一定。該情況設為包含在III族元素中不含In及Ga的任一者的情況，且包含在V族元素中不含As及P的任一者的情況者。其中，於明確記載為「至少包含In及P」的InGaAsP的情況下，設為在III族元素中包含超過0%且為100%以下的In，且在V族元素中包含超過0%且為100%以下的P者。另外，於表述為「InGaP」的情況下，是指所述「InGaAsP」中除了製造上不可避免的混入以外不含As，於表述為「InGaAs」的情況下，是指所述「InGaAsP」中除了製造上不可避免的混入以外不含P。同樣地，於表述為「InAsP」的情況下，是指所述「InGaAsP」中除了製造上不可避免的混入以外不含Ga，於表述為「GaAsP」的情況下，是指所述「InGaAsP」中除了製造上不可避免的混入以外不含In。而且，於表述為「InP」的情況下，是指所述「InGaAsP」中除了製造上不可避免的混入以外不含Ga及As。再者，InGaAsP或InGaAs等的各成分組成比可藉由光致發光測定及X射線繞射測定等來測定。另外，此處所說的「製造上不可避免的混入」除使用原料氣體的製造裝置上的不可避免的混入之外，亦指結晶成長時或其後的伴隨熱處理的各層界面上的原子擴散現象等。
另外，本說明書中，將作為p型電性地發揮功能的層稱為p型層，將作為n型電性地發揮功能的層稱為n型層。另一方面，於未有意地添加Zn或S、Sn、C、P、Ga、As、Si、Al等特 定雜質而無法作為p型或n型電性地發揮功能的情況下，稱為「i型」或「未摻雜」。亦可於未摻雜的InGaAsP層中混入製造過程中的不可避免的雜質，具體而言，本說明書中視為：於載體密度小(例如未滿4×1016/cm3)的情況下為「未摻雜」。另外，Zn或Sn等雜質濃度的值設為藉由二次離子質譜(Secondary Ion Mass Spectroscopy，SIMS)分析而得者。
另外，所形成的各層的厚度整體可使用光干涉式膜厚測定器來測定。進而，各層的厚度分別可根據利用光干涉式膜厚測定器及穿透式電子顯微鏡觀察成長層的剖面來算出。另外，於如超晶格結構般各層的厚度小的情況下，可使用穿透式電子顯微鏡-能量散射光譜(Transmission Electron Microscope-Energy Dispersion Spectrum，TEM-EDS)來測定厚度。再者，剖面圖中，於規定層具有傾斜面的情況下，該層的厚度設為使用距離所述層的正下層的平坦面的最大高度者。
本說明書中使用的表面粗糙度Ra表示測定距離的算術平均粗糙度(μm)。另外，斜度Rsk是表示以平均線為中心時的山部與谷部的對稱性的值。Rsk為零時表示相對於平均線上下對稱(正規分佈)，若為正則表示相對於平均線偏向下側(谷側)，若為負則表示相對於平均線偏向上側(山側)。表面粗糙度Ra及斜度Rsk的定義依照國際標準組織(International Standardization Organization，ISO)4287-1997。進而，本說明書中使用的表面粗糙度Sa與所述表面粗糙度Ra同樣是表示算術平均粗糙度(μm) 的值，依照ISO 25178。另外，進而斜度Ssk與所述斜度Rsk同樣是表示以平均線為中心時的山部與穀部的對稱性的值，依照IOS 25178。表面粗糙度Ra及斜度Rsk是藉由依照ISO 4287-1997的二維輪廓曲線方式的測定值，與此相對，表面粗糙度Sa及斜度Ssk是藉由依照ISO 25178的三維表面性狀的測定值。
表面粗糙度Ra及斜度Rsk的測定方法可使用觸針式階差計(例如，科磊(Tencor)公司製造的接觸式階差計「P-6」)來測定。所使用的針形狀只要觸針前端半徑設為2μm，觸針壓力2mg下掃描速度設為2μm/sec，採樣頻率設為50Hz即可。測定距離(基準長度)設為200μm。另外，表面粗糙度Sa及斜度Ssk的測定方法可使用非觸針式的形狀分析雷射顯微鏡(基恩士(KEYENCE)公司製造的VK-X1000/1100)來測定。關於本說明書的實施例(實驗例2)中的測定條件是將鏡頭倍率設為150倍，將畫素數設為2048×1536。
另外，於本說明書中，「不規則的粗面」是對於光取出側的表面，於藉由所述接觸式階差計的測定結果中，觀察到週期性地形成有槽的形狀，且將未形成有槽的部分的表面粗糙度Ra為0.010μm以下的情況除外。再者，未形成有槽的部分的表面粗糙度Ra為0.010μm以下的表面形狀，相當於藉由如下方式而獲得的表面形狀，即於將週期性地具有孔的遮罩形成於光取側的表面上之後對表面進行蝕刻以形成凹部。即使將如此形成的光取出側的表面形狀應用於發光元件，有時由該表面形狀導致的光的反射 角的分散性亦不充分，從而有時不會充分獲得本發明的效果即成為單一峰值的效果。
(半導體發光元件1)
如圖1所示，依照本發明的一實施形態的半導體發光元件1是如下半導體發光元件：於基板8上依次設置有第一導電型包覆層3a、半導體發光層3c及第二導電型包覆層3b，將第二導電型包覆層3b作為光取出側。而且，關於半導體發光元件1，在支持基板8與第一導電型包覆層3a之間進一步具有對自半導體發光層3c放射的光進行反射的反射層6。
而且，第一導電型包覆層3a及第二導電型包覆層3b為至少含有In及P的InGaAsP，最佳為InP。另外，半導體發光層3c為放出發光中心波長為1000nm~2200nm的光的發光層，較佳為包含至少含有In及P的InGaAsP的層。進而，於半導體發光元件1中，第二導電型包覆層3b的光取出面的表面的表面粗糙度Ra為0.03μm以上，且凹凸圖案為不規則的粗面。再者，於半導體發光元件1中，可於第二導電型包覆層3b上形成包含墊片部9a及配線部9b的上表面電極，亦可進而於支持基板的背面形成背面電極(背面電極未圖示)。
於半導體發光元件1中，自半導體發光層3c放射的光大致分為朝向第二導電型包覆層3b的光L1、及朝向第一導電型包覆層3a的光L2。本實施形態中，將L1及L2向外部(主要是大氣)放出的第二導電型包覆層3b的表面的除了上表面電極9a及上表 面電極9b以外的區域稱為「光取出面」。即，本實施形態的「光取出面」如圖1所圖示，是指與形成有上表面電極的面相同的面(上表面)中，光向外部放出的面。再者，光亦自半導體發光元件1的側面被取出。但是，自側面的光取出對產生多峰值的影響小，因此側面可進行粗化亦可不進行粗化。再者，為了提升發光輸出，較佳為側面亦進行粗化。
該半導體發光元件1中，第二導電型包覆層3b的「光取出面」為粗面。光取出面的表面的表面粗糙度Ra為0.03μm以上。另外，更佳為斜度Rsk為-1以上。更佳為Ra≧0.04μm、Rsk≧-0.5。於第二導電型包覆層3b的表面的平坦部分上設置有上表面電極9a及上表面電極9b。
根據本發明者等人的實驗，實驗性地確認到：當光取出面的表面的凹凸圖案不是不規則的粗面，而是規則的粗面時，無法減少發光光譜中的多峰值，而成為單一峰值。更具體地說，確認到即使斜度Rsk為正，若凹凸的深度淺且表面粗糙度Ra小於0.03μm，則亦無法成為單一峰值。因此，較佳為表面粗糙度Ra為0.03μm以上，為了成為單一峰值表面粗糙度Ra更佳為0.04μm以上。另外，可知即使表面粗糙度Ra為0.03μm以上，若斜度Rsk比-1負很大(Rsk<-1)，於光取出側的頂部形成很多平坦面或接近平坦的部分，則亦無法減少發光光譜中的多峰值，而成為單一峰值。因此，斜度Rsk較佳為-1~0或正(即Rsk≧-1)。更佳為-0.5~0.5(即-0.5≦Rsk≦0.5)。
另外，根據本發明者的實驗表明，適於提高發光元件的輸出的粗面形狀與適於減少多峰值的粗面形狀未必一致。適於減少多峰值的粗面形狀為表面粗糙度Ra為0.03μm以上且斜度Rsk為-1.0以上的情況，減少多峰值，且發光輸出提升的效果亦高的粗面形狀為表面粗糙度Ra為0.04μm以上且斜度Rsk為-0.5以上、0.5以下的情況。再者，表面粗糙度Ra的上限未滿至少進行粗化的第二導電型包覆層的厚度，例如4μm。作為適於減少多峰值的斜度Rsk的上限，未特別限定，例如為2。另外，藉由與所述相同的理由，光取出面的表面的表面粗糙度Sa較佳為0.05μm以上。進而，光取出面的表面的斜度Ssk較佳為-0.5以上。
再者，於將第一導電型包覆層3a的導電型設為n型的情況下，將第二導電型包覆層3b設為p型。反之，於將第一導電型包覆層3a的導電型設為p型的情況下，將第二導電型包覆層3b設為n型。
另外，雖然未圖示，但將蝕刻停止層殘留於第二導電型包覆層3b與包括墊片部9a及配線部9b的上表面電極之間亦為較佳的形態。
另外，如圖2所示，除了上表面電極(墊片部9a及配線部9b)上以外，半導體發光元件1亦較佳為於第二導電型包覆層3b上進而具有保護膜PF1。保護膜PF1可使用SiO2、SiN、ITO及AlN等，尤佳為包含SiO2。保護膜PF1具有抑制第二導電型包覆層3b與空氣間的折射率差並提高光取出的效果。
並且，雖然原因不明，但可知當於形成了依照本發明的「不規則的粗面」之後形成保護膜時，抑制由連續通電導致的輸出下降的效果大。例如，針對初期的發光輸出相對於連續通電1000小時的100mA後的發光輸出(以下為「發光輸出維持率」)於形成了該「不規則的粗面」的情況下為94%的半導體發光元件，形成保護膜後，可將該輸出維持率提升至99%~100%(參照後述的實驗例3)。另一方面，於未形成粗面的情況下或不滿足本發明條件的粗面的情況下，發光輸出維持率為94%。即使於該些情況下形成相同厚度的保護膜，發光輸出維持率亦僅為97%左右。
保護膜PF1的厚度較佳為100nm以上，更佳為215nm以上。另外，保護膜PF1的厚度較佳為700nm以下，更佳為650nm以下。若PF1的厚度為所述範圍內，則可提升波長1000nm~2200nm範圍的光取出。
於形成保護膜PF1時，保護膜PF1基本上根據成為基底的第二導電型包覆層3b的表面凹凸而包覆。於使用藉由電漿化學氣相沈積(Chemical Vapor Deposition，CVD)法等在表面析出薄膜的裝置的情況下，藉由保護膜PF1覆蓋，藉此與第二導電型包覆層3b的凹凸狀態相比，保護膜PF1的凹凸狀態略微平緩，若包含保護膜PF1在內測定表面狀態，則有時表面粗糙度Ra變小。因此，作為包含保護膜的表面粗糙度，較佳為表面粗糙度Ra為0.02μm以上(Ra≧0.02μm)且斜度Rsk為-1以上(Rsk≧-1)。
再者，如圖2中所示，可設置保護第一導電型包覆層3a、 半導體發光層3c、以及第二導電型包覆層3b的側面的保護膜PF2。保護膜PF2的材料既可與保護膜PF1相同亦可不同。
另外，亦可設為如下的接合型的半導體發光元件，代替圖1、圖2所示的半導體發光元件1的基板8而於支持基板表面設置金屬接合層，該金屬接合層與反射層接合。
以下，藉由依次對用以製造依照本發明的較佳實施形態的接合型的半導體發光元件100的各步驟進行說明，而對依照本發明的半導體發光元件1的各構成的詳情進行說明。再者，半導體發光元件1的各構成與半導體發光元件100的各構成的對應關係為如下所述。即，第一導電型包覆層3a相當於p型包覆層37，半導體發光層3c相當於半導體發光層35，第二導電型包覆層3b相當於n型包覆層31，反射層6相當於反射層60，支持基板8相當於支持基板80。
(半導體發光元件100的製造方法)
依照本發明的一實施形態的半導體發光元件100的製造方法較佳為包括以下對詳情進行後述的半導體層形成步驟、接觸層步驟、電介質層形成步驟、反射層形成步驟、接合步驟、基板去除步驟及粗面化處理步驟。
首先，半導體層形成步驟中，於成長用基板10上形成III-V族化合物半導體蝕刻停止層20，繼而形成依次形成有n型包覆層31、半導體發光層35及p型包覆層37的半導體積層體30(圖3(A)、圖3(B))。
接觸部形成步驟中，首先於半導體積層體30上形成包含III-V族化合物半導體的接觸層41(圖3(C))。繼而，於接觸層41上的一部分形成歐姆金屬部43，並且於接觸層41的表面殘留露出區域E1(圖4(A))。進而，將露出區域E1中的接觸層41去除直至半導體積層體30的表面露出為止，形成包含歐姆金屬部43及接觸層41a的接觸部40，並且形成半導體積層體30的露出面E2(圖4(B))。
電介質層形成步驟中，於半導體積層體30的露出面E2上的至少一部分形成電介質層50(圖4(C))。反射層形成步驟中，於電介質層50及接觸部40上形成對自半導體發光層35放射的光進行反射的反射層60(圖5(A))。接合步驟中，將表面設置有金屬接合層70的支持基板80經由金屬接合層70而與反射層60接合(圖5(B))。而且，基板去除步驟中，去除成長用基板10(圖6(A))。
其後，於對上表面電極的形成區域遮罩之後，進行於p型包覆層37的表面形成多個凹凸31C的粗面化處理步驟(圖6(B))。然後，進行於第二導電型包覆層上形成上表面電極的步驟。如此，可製造依照本發明的較佳實施形態的半導體發光元件100。再者，上表面電極的形成亦可於粗面化處理步驟之前進行。如此，可製造根據本發明的較佳實施形態的半導體發光元件100'(圖7)。以下，對各步驟的詳情依次進行說明。
<半導體層形成步驟>
半導體層形成步驟中，於成長用基板10上形成III-V族化合物半導體蝕刻停止層20，繼而形成依次形成有n型包覆層31、半導體發光層35及p型包覆層37的半導體積層體30(圖3(A)、圖3(B))。
半導體層形成步驟中，如圖3(A)所示，首先準備成長用基板10。本實施形態中，為了形成p型包覆層37及n型包覆層31，較佳為使用InP基板作為成長用基板10。再者，作為InP基板，亦可使用通常可獲取的n型InP基板、高電阻(亦稱為半絕緣性)的InP基板(例如摻雜Fe、電阻率1×106Ω．cm以上)、p型InP基板的任一者。以下，為了便於說明，對使用n型InP基板作為成長用基板10的較佳實施形態進行說明。
其次，於成長用基板10上形成III-V族化合物半導體蝕刻停止層20。如上所述，III-V族化合物半導體蝕刻停止層20只要對於成長用基板10具有蝕刻選擇性即可，對於InP基板，例如可將InGaAs用於蝕刻停止層，除此以外，亦可將InGaAsP用於蝕刻停止層。所述III-V族化合物半導體蝕刻停止層20可於在基板去除步驟中藉由蝕刻而將成長用基板10去除時使用。於使用n型InP基板作為成長用基板10的情況下，較佳為使導電型與成長用基板相匹配而將III-V族化合物半導體蝕刻停止層20設為n型。於將InGaAs用於III-V族化合物半導體蝕刻停止層20的情況下，為了使n型InP基板與InGaAs晶格匹配，較佳為將III族元素中的In組成比設為0.3~0.7，更佳為較佳為使用將In組成比設為0.5 ~0.6的InGaAs。
繼而，於III-V族化合物半導體蝕刻停止層20上形成依次形成有n型包覆層31、半導體發光層35及p型包覆層37半導體積層體30。半導體發光層35夾持於p型包覆層37及n型包覆層31，因此較佳為包含至少含有In及P的InGaAsP系III-V族化合物半導體的層。半導體積層體30可設為利用p型包覆層37及n型包覆層31夾持半導體發光層35而成的雙異質(Double Hetero，DH)結構或多重量子阱(Multiple Quantum Well，MQW)結構。為了藉由抑制結晶缺陷而提高光輸出，更佳為半導體發光層35具有多重量子阱結構。多重量子阱結構可藉由阱層35W及障壁層35B交替重覆的結構而形成，較佳為可將阱層35W設為InGaAsP，將障壁層35B設為較阱層35W而言能隙大的InGaAsP或InP。藉由設置所述半導體積層體30，可將半導體發光元件100的發光波長設為所需的近紅外區域的波長。例如，藉由InGaAsP系III-V族化合物的組成變更，可將發光峰值波長設為1000nm~1650nm，若為MQW結構的情況，則除了InGaAsP系III-V族化合物的組成變更以外，亦可藉由調整阱層與障壁層的組成差並對阱層施加應變，而將發光峰值波長設為1000nm~1900nm，進而施加應變而設為1000nm~2200nm。另外，於將阱層35W的成分組成表示為InxwGa1-xwAsywP1-yw的情況下，可設為0.5≦xw≦1且0.5≦yw≦1，較佳為設為0.6≦xw≦0.8且0.3≦yw≦1。
半導體積層體30的整體的厚度並無限制，例如可設為2 μm~15μm。另外，p型包覆層37的厚度亦無限制，例如可設為1μm~5μm。進而，半導體發光層35的厚度亦無限制，例如可設為100nm~1000nm。另外，n型包覆層31的厚度亦無限制，例如可設為0.8μm~10μm。於半導體發光層35具有量子阱結構的情況下，可將阱層35W的厚度設為3nm~15nm，可將障壁層35B的厚度設為5nm~15nm，可將兩者的組數設為3~50。
另外，半導體積層體30亦較佳為於p型包覆層37上具有包含至少含有In及P的InGaAsP的p型覆蓋(cap)層39。藉由設置p型覆蓋層39，可緩和晶格不匹配。p型覆蓋層39的厚度並無限制，例如可設為50nm~200nm。以下的實施形態中，為了便於說明，以半導體積層體30的最表層為p型覆蓋層39進行了說明，由於p型覆蓋層39為任意的構成，因此例如亦可將半導體積層體30的最表層設為p型包覆層37。
再者，雖未圖示，但半導體積層體30亦較佳為於n型包覆層31及半導體發光層35之間、以及半導體發光層35及p型包覆層37之間分別具有i型InP間隔層。藉由設置i型InP間隔層，可防止摻雜劑的擴散。再者，i型InP間隔層的厚度並無限制，例如可設為50nm~400nm。另外，關於半導體積層體30，於n型包覆層31與III-V族化合物半導體蝕刻停止層20之間進一步具有與III-V族化合物半導體蝕刻停止層20的組成比不同的n型InGaAsP層。
此處，半導體積層體30的各層可藉由磊晶成長而形成， 例如可藉由有機金屬氣相成長(MOCVD：Metal Organic Chemical Vapor Deposition)法或分子束外延(MBE：Molecular Beam Epitaxy)法、濺鍍法等公知的薄膜成長方法而形成。例如，以規定的混合比使用作為In源的三甲基銦(TMIn)、作為Ga源的三甲基鎵(TMGa)、作為As源的砷化氫(AsH3)、作為P源的膦(PH3)，使用載氣且使該些原料氣體氣相成長，藉此可根據成長時間以所需厚度形成InGaAsP層。再者，關於III-V族化合物半導體蝕刻停止層20等的進行了磊晶成長的其他InGaAsP層，亦可藉由同樣的方法而形成。於將各層摻雜為p型或n型的情況下，只要視需要進而使用作為摻雜源的氣體即可。
<接觸部形成步驟>
接觸部形成步驟中，首先於半導體積層體30上形成包含III-V族化合物半導體的接觸層41(圖3(C))。例如，如圖3(C)所示，可於p型覆蓋層39上形成p型接觸層41。p型接觸層41為與歐姆金屬部43相接且介於歐姆金屬部43與半導體積層體30之間的層，與半導體積層體30相比，只要為與歐姆金屬部43之間的接觸電阻小的組成即可，例如可使用p型InGaAs層。接觸層41的厚度並無限制，例如可設為50nm~200nm。
繼而，於接觸層41上的一部分形成歐姆金屬部43，並且於接觸層41的表面殘留露出區域E1(圖4(A))。歐姆金屬部43可以規定圖案分散成島狀而形成。於使用p型InGaAs層作為p型接觸層41的情況下，例如可使用Au、AuZn、AuBe、AuTi等作 為歐姆金屬部43，亦較佳為使用該些的積層結構。例如，可將Au/AuZn/Au設為歐姆金屬部43。歐姆金屬部43的厚度(或合計厚度)並無限制，可設為例如300nm~1300nm、更佳為350nm~800nm。
此處，例如藉由於接觸層41的表面形成抗蝕劑圖案，並使歐姆金屬部43蒸鍍，將抗蝕劑圖案剝離而形成，可於接觸層41的表面殘留露出區域E1。另外，亦可於接觸層41的整個表面形成規定的金屬層，並於所述金屬層上形成遮罩，進行蝕刻等而形成歐姆金屬部43。任一情況下，如圖4(A)所示，亦於接觸層41上的一部分形成有歐姆金屬部43，且可於接觸層41的表面形成有與歐姆金屬部43不接觸的表面、即露出區域E1。
再者，歐姆金屬部43的形狀如圖4(A)所示於剖面圖中為梯形狀，但其僅為示意性的例示。歐姆金屬部43的形狀於剖面圖中可形成為矩形狀，亦可於角部具有圓弧。
進而，接觸部形成步驟中，將露出區域E1中的接觸層41去除直至半導體積層體30的表面露出為止，形成包含歐姆金屬部43及接觸層41a的接觸部40，並且形成半導體積層體30的露出面E2(圖4(B))。即，對之前形成的歐姆金屬部43以外的部位中的接觸層41進行蝕刻，直至作為半導體積層體30的最表層的p型覆蓋層39的表面露出為止，而成為接觸層41a。例如只要於歐姆金屬部43及其附近(2μm~5μm左右)形成抗蝕劑遮罩，並藉由酒石酸-過氧化氫系等對接觸層41的露出區域E1進行濕式 蝕刻即可。除此以外，亦可藉由無機酸-過氧化氫系及有機酸-過氧化氫系的蝕刻液等進行濕式蝕刻。另外，於形成露出區域E1時，於在所述規定的金屬層上形成遮罩並藉由蝕刻而形成歐姆金屬部43的情況下，亦可連續進行蝕刻。
再者，接觸部40的厚度相當於接觸層41(41a)及歐姆金屬部43的合計厚度，可設為350nm~1500nm、更佳為400nm~1000nm。
<電介質層形成步驟>
電介質層形成步驟中，於半導體積層體30的露出面E2上的至少一部分形成電介質層50(圖4(C))。所述電介質層50例如可以如下方式形成。
首先，以包覆半導體積層體30及接觸部40的方式，於半導體積層體30上的整個面將電介質層成膜。作為成膜法，可應用電漿化學氣相沈積(Chemical Vapor Deposition，CVD)法及濺鍍法等公知的手法。而且，於在經成膜的電介質層表面的接觸部40的上方，於電介質層50形成有接觸部上的電介質的情況下，只要視需要形成遮罩，並藉由蝕刻等將所述接觸部上的電介質去除即可。例如，可使用緩衝氫氟酸(buffered hydrofluoric acid，BHF)等來對接觸部上的電介質進行濕式蝕刻。
再者，如圖8所示，亦較佳為於半導體積層體30的露出面E2上的一部分形成電介質層50，並且將接觸部40的周圍設為露出部E3。所述電介質層50及露出部E3例如可以如下方式形 成。首先，於半導體積層體30上的整個面將電介質層成膜，於經成膜的電介質層表面的接觸部40的上方，利用抗蝕劑形成完全包圍接觸部的窗口圖案。該情況下，窗口圖案較佳為相對於接觸部的寬度方向及長邊方向的長度分別具有1μm~5μm左右的擴展。使用以所述方式形成的抗蝕劑圖案，藉由蝕刻將接觸部周邊的電介質去除，藉此形成有電介質層50，並且接觸部40的周圍成為露出部E3。
為了確實地獲得所述形狀，較佳為將露出部E3的寬度W設為0.5μm以上且5μm以下，更佳為設為1μm以上且3.5μm以下(參照圖8)。
此處，亦較佳為將電介質層50與半導體積層體30接觸的接觸面積率設為80%以上且95%以下。原因在於：藉由減少接觸部40的面積，增加電介質層50的面積，可抑制接觸部的光吸收。再者，接觸面積率可於晶圓的狀態下進行測定，且於根據單片化後的半導體發光元件的狀態倒算接觸面積率的情況下，亦可假定單片化時經去除的半導體層(存在電介質層的區域)的寬度為單寬度20μm~30μm(兩寬度40μm~60μm)而算出。
再者，藉由電介質層形成步驟而形成的電介質層50的厚度H1與接觸部40的厚度H2的關係並無特別限制，如圖8所示，於將電介質層50的厚度表示為H1，將接觸部的厚度表示為H2的情況下，可設為H1≧H2，亦較佳為設為H1>H2。該條件下，可將電介質層50的厚度設為例如360nm~1600nm、更佳為410nm~ 1100nm。另外，亦較佳為將電介質層的厚度H1與接觸部40的厚度H2之差H1-H2設為10nm以上且100nm以下。
另外，可使用SiO2、SiN、ITO及AlN等作為電介質層50，尤佳為電介質層50包含SiO2。原因在於：SiO2容易利用BHF等進行蝕刻加工。
<反射層形成步驟>
反射層形成步驟中，於電介質層50及接觸部40上形成對自半導體發光層35放射的光進行反射的反射層60(圖5(A))。再者，於在電介質層形成步驟中形成露出部E3的情況下，反射層60亦形成於露出部E3上。於反射層60中可利用由分佈布拉格反射器(Distributed Bragg Reflector，DBR)、金屬反射層、光子結晶、部分空隙等導致的折射率差等，但由於製造容易且對於放射光具有適當的反射率，故較佳為使用金屬反射層。金屬反射層中可使用Au、Al、Pt、Ti、Ag等，但尤佳為以Au為主成分。該情況下，較佳為於金屬反射層的組成中Au佔超過50質量%，更佳為Au為80質量%以上。金屬反射層可包含多層金屬層，於包含含有Au的金屬層(以下，「Au金屬層」)的情況下，較佳為金屬反射層的合計厚度中，將Au金屬層的厚度設為超過50%。例如，金屬反射層可為僅包含Au的單一層，金屬反射層中亦可包含兩層以上的Au金屬層。為了確實地進行後續的接合步驟中的接合，較佳為將金屬反射層的最表層(與半導體積層體30為相反側的面)設為Au金屬層。例如，可於電介質層50、露出部E3及接觸部40 上以Al、Au、Pt、Au的順序將金屬層成膜，而製成金屬反射層。可將金屬反射層的Au金屬層的一層的厚度設為例如400nm~2000nm，可將包含Au以外的金屬的金屬層的厚度設為例如5nm~200nm。金屬反射層可藉由蒸鍍法等通常的手法，於電介質層50、露出部E3及接觸部40上成膜而形成。
<接合步驟>
接合步驟中，將表面設置有金屬接合層70的支持基板80經由金屬接合層70而與反射層60接合(圖5(B))。只要藉由濺鍍法或蒸鍍法等於支持基板80的表面預先形成金屬接合層70即可。將所述金屬接合層70與反射層60相向配置並貼合，並於250℃~500℃左右的溫度下進行加熱壓縮接合，藉此可進行兩者的接合。
與反射層60接合的金屬接合層70可使用Ti、Pt、Au等金屬、或者與金形成共晶合金的金屬(Sn等)，較佳為設為將該些積層而成者。例如，可將自支持基板80的表面依次積層厚度400nm~800nm的Ti、厚度5nm~20nm的Pt、厚度700nm~1200nm的Au者設為金屬接合層70。再者，為了容易使反射層60與金屬接合層70接合，較佳為將金屬接合層70側的最表層設為Au金屬層，亦將反射層60的金屬接合層70側的金屬層設為Au，而利用Au-Au擴散進行Au彼此的接合。
再者，關於支持基板80，例如可使用導電性的Si基板，除此以外亦可使用導電性的GaAs基板或Ge基板。另外，除了所 述半導體基板以外，可使用金屬基板，亦可為使用燒結AlN等放熱性絕緣基板的子安裝基板。支持基板80的厚度亦根據所使用的材料不同，但可設為100μm以上且500μm以下，若為Si基板或GaAs基板，則即便設為未滿180μm的厚度，亦可進行處理。若考慮放熱性、脆性、成本，則尤佳為Si基板。
<基板去除步驟>
基板去除步驟中，去除成長用基板10(圖6(A))。成長用基板10例如可使用鹽酸稀釋液並藉由濕式蝕刻而加以去除，可將III-V族化合物半導體蝕刻停止層20設為所述濕式蝕刻的終點。再者，於去除III-V族化合物半導體蝕刻停止層20時，例如只要利用硫酸-過氧化氫系的蝕刻液進行濕式蝕刻即可。
<粗面化處理步驟>
粗面化處理步驟中，以表面粗糙度Ra為0.03μm以上，且凹凸圖案成為不規則的粗面的方式對n型包覆層31的光取出面的表面(平坦面31F以外的表面)進行粗化，形成不規則的凹部31C(圖6(B))。較佳為以使光取出面的表面的斜度Rsk成為-1以上的方式進行粗化。藉由依次進行上表面電極區域的遮罩及粗面化加工，可進行粗面化加工步驟。一邊參照圖9(A)~圖9(D)一邊說明粗面化處理步驟及適宜之後進行的保護膜形成步驟。
<<上表面電極區域的遮罩>>
首先，使用光阻劑PR1等對藉由基板去除步驟露出的蝕刻停止層20上或第二導電型包覆層(n型包覆層31)上的上表面電極 的形成區域31F上進行遮罩(圖9(A))。如後所述般，亦可與第一步驟同時進行，所述第一步驟用於保護粗面化加工的對III-V族化合物半導體蝕刻停止層20進行蝕刻並形成圖案時的電極區域。再者，當粗面化處理步驟之前形成上表面電極時，於形成上表面電極後，只要使用光阻劑於上表面電極上進行遮罩即可。上表面電極亦可形成於第二導電型包覆層(n型包覆層31)上，但藉由形成於蝕刻停止層20上，可提高電極的可靠性。圖9(A)~圖9(D)是於蝕刻停止層20上形成上表面電極的態樣的示意圖。
然後，粗面化加工可單獨或組合藉由機械加工的粗面化、濕式蝕刻、乾式蝕刻來進行。只要以p型包覆層37的凹凸圖案的表面粗糙度Ra為0.03μm以上，且成為不規則的粗面的方式進行粗化，較佳為只要以斜度Rsk成為Rsk≧-1的方式形成，則任何組合均可。
以下，對粗面化加工處理步驟的適宜態樣包含的第一步驟至第三步驟與較佳為之後進行的保護膜形成步驟進行說明。除了下述以外，亦可以藉由不同的方法進行粗面化加工。
<<第一步驟(電極區域的保護)>>
所述的圖6(A)相當於去除了成長用基板10之後的狀態。然後，第一步驟中，去除了成長用基板10之後，對n型包覆層31的平坦區域31F上，形成上表面電極的預定位置或形成上表面電極之後的電極，藉由於之後的利用機械加工進行的粗面化中亦可耐受的材料進行保護。作為材料，只要為與機械加工(即研削加 工)的研磨粒的硬度同等或更硬的材料，且成膜與圖案化容易即可，例如，可選擇SiO2、SiN、TiN等。
圖案化中，只要可使用光刻法進行蝕刻或剝離即可。
<<第二步驟(藉由機械加工的粗化)>>
繼第一步驟之後，第二步驟中對形成上表面電極的預定位置以外的表面(光取出面)進行研削(圖9(B)))。藉由蠟等將晶圓背面貼附於支持板上，一邊流動包含研磨片或研磨粒的漿料，一邊以特定的轉速使用研磨機對表面進行粗磨，由此作成不規則形狀的凹凸，藉此可實現所述的研削。
此時，在研削開始時可具有蝕刻停止層20，亦可預先藉由蝕刻去除。當未去除蝕刻停止層20時，只要於研削時調整研磨時間以使必須研磨蝕刻停止層20的厚度。
<<第三步驟(蝕刻步驟)>>
針對藉由第二步驟產生凹凸的表面，為了去除表面的應變並進行清潔化，並且使凹凸陡峭化而進行蝕刻。
蝕刻中可使用例如鹽酸-乙酸系的蝕刻液(鹽酸：乙酸=1：2)或林純藥工業股份有限公司製造的純蝕刻(PureEtch)F106等市售的蝕刻液。
藉由第二步驟的凹凸量、第三步驟的蝕刻液或蝕刻條件(溫度、時間、攪拌等)，可任意組合。與其他化合物半導體相比，InP為難以藉由蝕刻形成凹凸的材料，但只要以n型包覆層31的表面粗糙度為Ra≧0.03，且Rsk≧-1的方式形成凹凸即可。
<保護膜形成步驟>
於藉由抗蝕劑層對上表面電極的中央部進行遮罩之後，將保護膜PF1成膜於包含p型包覆層37的凹凸面上的整個面(圖9(C))。然後，將抗蝕劑層剝離而使上表面電極露出(圖9(D))。
作為成膜法，可應用電漿CVD法及濺射法等公知的方法。並且，當於上表面電極未預先形成抗蝕劑層時，只要於保護膜的成膜後形成遮罩，藉由使用緩衝氫氟酸(BHF)等的蝕刻等去除該上表面電極上的保護膜即可。
再者，雖未圖示，但依照本實施形態的製造方法亦較佳為其進而包括：研削步驟，將支持基板80的厚度研磨至80μm以上且未滿200μm的範圍內。本實施形態中，可使用Si基板作為支持基板80，該情況下，即便將支持基板80研削至厚度未滿200μm，亦不會產生破損。進而，可將支持基板80的厚度研削至150μm以下，且亦可研削至100μm以下。其中，若將支持基板80的厚度研削至未滿80μm，則即便為Si基板亦產生破損，因此較佳為將厚度的下限設為80μm。另外，若支持基板80的厚度為80μm以上，則可充分處理半導體發光元件100。
另外，於依照本發明的較佳實施形態的製造方法中，如圖7所示，亦可進而包括如下步驟：於製作半導體發光元件100後，於半導體積層體30的表面形成上表面電極93。另外，於支持基板80為導電性的情況下，進而包括於支持基板80的背面形成背面電極91的步驟。上表面電極93亦可包含配線部93a及墊片 部93b。藉由進行所述步驟，可製作半導體發光元件100'。背面電極91及上表面電極93的形成可使用公知的手法，例如可使用濺鍍法、電子束蒸鍍法或電阻加熱法等。
為了便於說明，將本實施形態設為使用n型的InP基板作為成長用基板10的實施形態，因此關於形成於成長用基板10上的各層的n型及p型設為如上所述，但對於各層的導電型的n型/p型可逆轉的情況當然可理解。
進而，如圖1、圖2的半導體發光元件所示，亦可在切割前對形成磊晶的第一導電型包覆層3a、第二導電型包覆層3b、半導體發光層3c進行平台蝕刻(mesa etching)。
再者，所述製造方法的實施形態中以接合型的半導體發光元件100的製作為前提進行了說明，但是本發明不限於接合型的半導體發光元件。根據本發明的半導體發光元件的製造方法，於基板上依次形成反射層、包含至少含有In及P的InGaAsP的第一導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第二導電型包覆層，包括粗面化處理步驟，形成將所述第二導電型包覆層作為光取出側的所述第二導電型包覆層後，以表面粗糙度Ra為0.03μm以上，且凹凸圖案成為不規則的粗面的方式對所述第二導電型包覆層的光取出面的表面進行粗化。而且，於該所述粗面化處理步驟中，較佳為以將所述光取出面的表面的斜度Rsk設為-1以上的方式進行粗化。
[實施例]
(實驗例1)
(實施例1)
以下，使用實施例對本發明進行更詳細地說明，但本發明並不受以下實施例的任何限定。按照圖3(A)~圖6(B)、圖9(A)~圖9(D)所示的流程圖，製作實施例1的半導體發光元件。具體而言為如下所述。
首先，藉由MOCVD法於n型InP基板的(100)面上依次形成n型In0.57Ga0.43As蝕刻停止層(20nm)、n型InP包覆層(厚度：3.5μm)、i型InP間隔層(厚度：300nm)、發光波長1300nm的量子阱結構的半導體發光層(合計130nm)、i型InP間隔層(厚度：300nm)、p型InP包覆層(厚度：4.8μm)、p型In0.8Ga0.20As0.5P0.5覆蓋層(厚度：50nm)、p型In0.57Ga0.43As接觸層(厚度：100nm)。再者，於形成量子阱結構的半導體發光層時，交替積層In0.73Ga0.27As0.5P0.5阱層(厚度：5nm)及InP障壁層(厚度：8nm)各10層。
如圖10(A)所示，於p型In0.57Ga0.43As接觸層上形成分散成島狀的p型歐姆電極部(Au/AuZn/Au，合計厚度：530nm)。於所述圖案形成時，形成抗蝕劑圖案，繼而蒸鍍歐姆電極，藉由抗蝕劑圖案的剝離而形成。於該狀態下使用光學顯微鏡俯視觀察晶圓的半導體層，結果p型歐姆電極部的朝半導體層的接觸面積率為4.5%。再者，圖10(A)的外形尺寸為380μm見方。
其次，於將歐姆電極部用作遮罩，藉由酒石酸-過氧化氫系濕式蝕刻將形成有歐姆電極部的部位以外的p型In0.57Ga0.43As接觸層去除。其後，藉由電漿CVD法而於p型In0.80Ga0.20As0.50P0.50覆蓋層上的整個面形成包含SiO2的電介質層(厚度：700nm)。而且，於p型歐姆電極部的上方區域利用抗蝕劑形成在寬度方向及長邊方向加成寬度3μm的形狀的窗口圖案，藉由利用BHF的濕式蝕刻將p型歐姆電極部及其周邊的電介質層去除，而使p型In0.80Ga0.20As0.50P0.50覆蓋層露出。此時，p型In0.80Ga0.20As0.50P0.50覆蓋層上的電介質層的厚度H1(700nm)比包含p型接觸層(厚度：130nm)與p型歐姆電極部(厚度：530nm)的接觸部的厚度H2(630nm)高70nm。再者，於該狀態下使用光學顯微鏡俯視觀察晶圓的半導體層，結果電介質層(SiO2)的接觸面積率為90%。
其次，藉由蒸鍍而於p型In0.80Ga0.20As0.50P0.50覆蓋層上的整個面形成金屬反射層(Al/Au/Pt/Au)。金屬反射層的各金屬層的厚度依次為10nm、650nm、100nm、900nm。
另一方面，於成為支持基板的導電性Si基板(厚度：300μm)上形成金屬接合層(Ti/Pt/Au)。金屬接合層的各金屬層的厚度依次為650nm、10nm、900nm。
將該些金屬反射層及金屬接合層相向配置，於300℃下進行加熱壓縮接合。而且，藉由鹽酸稀釋液對InP基板進行濕式蝕刻而去除。
其次，對n型InP包覆層的光取出面的表面進行了粗面化處理。首先，使用正型的光阻劑對除上表面電極形成區域以外的位置的蝕刻停止層上進行遮罩，藉由電漿CVD法形成50nm的SiO2膜，於該SiO2膜上形成100nm的TiN膜，藉由SiO2膜與TiN膜保護上表面電極形成區域。將光阻劑溶解而藉由剝離去除除上表面電極形成區域以外的位置的SiO2膜與TiN膜，繼而，一邊流動將氧化鋁研磨粒(#4000平均粒徑3μm)與潤滑劑混合而成的漿料，一邊藉由研磨機進行未保護的部分的蝕刻停止層及n型InP包覆層的研磨。此時，蝕刻停止層的厚度為20nm，調整研磨時間並研削直到蝕刻停止層消失為止，於n型InP包覆層表面藉由機械加工形成凹凸。然後，使用鹽酸-乙酸系的蝕刻液(鹽酸：乙酸=1：2)進一步對n型InP包覆層表面的凹凸進行蝕刻。
其次，藉由硫酸與過氧化氫水的混合溶液將於所述粗面化處理中用於保護的TiN膜去除，藉由BHF將SiO2膜去除，如圖10(B)所示，藉由抗蝕劑圖案形成、n型電極的蒸鍍、抗蝕劑圖案的剝離而於露出的上表面電極形成區域的蝕刻停止層上，形成n型電極(Au(厚度：10nm)/Ge(厚度：33nm)/Au(厚度：57nm)/Ni(厚度：34nm)/Au(厚度：800nm)/Ti(厚度：100nm)/Au(厚度：1000nm))作為上表面電極的配線部。進而，於n型電極上形成墊片部(Ti(厚度：150nm)/Pt(厚度：100nm)/Au(厚度：2500nm))，將上表面電極的圖案設為如圖10(B)所示般。再者，與圖10(A)同樣地，圖10(B)的外形尺寸為380μm見 方。
最後，藉由平台蝕刻將各部件間(寬度60μm)的半導體層去除而形成切割線。而且，朝Si基板的背面側形成背面電極(Ti(厚度：10nm)/Pt(厚度：50nm)/Au(厚度200nm))，藉由切割而進行晶片單片化，從而製作實施例1的半導體發光元件。再者，晶片尺寸為350μm×350μm。
(實施例2、實施例3)
於實施例1的藉由平台蝕刻去除各元件間(寬度60μm)的半導體層而形成切割線後，使用電漿CVD法，於上表面電極的接合區域(中央圓形部)以外以覆蓋粗面化處理後的n型InP包覆層上及元件的側面的方式形成SiO2保護膜，製作實施例2及實施例3的半導體發光元件。僅調整製作實施例2、實施例3時的SiO2保護膜的形成時間，結果為實施例2、實施例3中的SiO2保護膜的厚度分別為215nm、645nm。
(實施例4~實施例7)
除了使實施例1的粗面化處理的鹽酸-乙酸系的蝕刻時間分別變化並進行表面粗糙度的控制以外，與實施例1同樣地製作實施例4~實施例7的半導體發光元件。
(比較例1)
除了未對n型InP包覆層表面進行粗面化處理以外，與實施例1同樣地製作比較例1的半導體發光元件。
(比較例2)
除了進行以下說明的粗面化處理以外，與實施例1同樣地製作比較例2的半導體發光元件。首先，於進行n型InP包覆層的粗面化處理時，首先藉由正型的光阻劑PR2進行圖案形成。如圖11所示，光阻劑PR2的圖案將各凹部的中心點二維排列成等腰三角格子狀，將<011>方位及與<011>方位垂直方向上的中心點的間隔設為6.6μm。另外，各凹部的形狀設為正六角形(1邊2μm)。繼而，使用酒石酸-過氧化氫水系的蝕刻液在n型In0.57Ga0.43As蝕刻停止層進行了圖案轉印(圖12(A)~圖12(C))。然後，清洗去除光阻劑PR2(圖12(D))，在n型InP包覆層的電極形成區域的上表面進而形成其他的光阻劑PR3(圖13(A))。然後，使用鹽酸-乙酸系的蝕刻液(鹽酸：乙酸=1：2)對n型InP包覆層進行蝕刻(圖13(B))，進而使用硫酸-過氧化氫系的蝕刻液(硫酸：過氧化氫：水=3：1：1)對n型In0.57Ga0.43As蝕刻停止層進行濕式蝕刻並去除(圖13(C))。結果便會形成具有晶向依賴性的凹凸圖案。
(比較例3)
與比較例2同樣地製作半導體發光元件，進而，與實施例2同樣地以覆蓋粗面化處理後的n型InP包覆層上及元件的側面的方式形成SiO2保護膜(膜厚：500nm)，而製作比較例3的半導體發光元件。
(比較例4~比較例7)
除了藉由變更比較例2的粗面化處理中圖案的直徑及間距來 改變粗面的狀態以外，與比較例2同樣地製作比較例4~比較例7的半導體發光元件。
<粗面的粗糙度測定>
使用粗面化處理後的晶圓(切割前)，使用科磊(Tencor)公司製造的接觸式階差計「P-6」，進行n型包覆層表面的粗面形狀的測定。所使用的針形狀的觸針前端半徑設為2μm，觸針壓力2mg下掃描速度設為2μm/sec，採樣頻率設為50Hz。測定距離(基準長度)設為200μm。表面粗糙度Ra的值和斜度Rsk的值藉由該階差計自動地計算出來。
圖14A~圖14G分別表示實施例1~實施例7的階差計的資料。對於比較例，圖15A~圖15F分別表示使用遮罩進行了粗面化的比較例2~比較例7的各個階差計的資料。再者，對於形成了SiO2保護膜的實施例2、實施例3以及比較例3，分別測定了保護膜形成前的n型InP包覆層表面及保護膜形成後的保護膜表面。圖中表示的是n型InP包覆層表面的測定結果。
實施例1~實施例7中，均形成了不規則的形狀的凹凸，山及谷均尖，與此相對，為了於比較例2~比較例7進行圖案形成，凹凸的間距一致，凹部的谷亦深。再者，由於比較例1中未進行粗面化處理所以平坦。再者，於階差計的資料測定時，自動地計算出基於ISO 4287-1997的振幅參數(Amplitude parameters)(Rp、Rv、Rz、Rc、Rt、Ra、Rq、Rsk、Rku)。關於其中的Ra與Rsk，示於下述表1。另外，圖16表示顯示實施例1 ~實施例7及比較例1~比較例7的表面粗糙度Ra與斜度Rsk的對應關係的圖表。另外，當參照例如比較例4、比較例5、比較例7的階差計的資料(圖15C、圖15D、圖15F)時，於由於遮罩原因而未形成槽的部分(平坦圖案部分)中可能觀察到微小的高峰值，但該平坦圖案部分的表面粗糙度Ra均為0.004μm。未形成槽的部分的Ra為0.010μm以下，比較例的光取出側的表面被評估為並非「不規則的粗面」。關於各平坦面的間距，為比較例2：6.6μm、比較例3：6.6μm、比較例4：4.0μm、比較例5：4.0μm、比較例6：8.0μm、比較例7：8.0μm。並且，由於實施例1~實施例7中，未觀察到於光取出側的表面未形成如比較例般的槽的部分，所以被評估為「不規則的粗面」。
Figure 108113898-A0305-02-0042-1
<輸出與Vf的評估>
將實施例1~實施例7及比較例1~比較例7的各個半導體發光元件用銀膏安裝在電晶體外形頭部(transistor outline header)(TO-18)上，並使用金線將其與上表面電極接合。然後，藉由分別流入20mA的電流來測定實施例1~實施例7及比較例1~比較例7的發光輸出(Po)及正向電壓(Vf)。再者，於發光輸出(Po)的測定中使用積分球。並且，將正向電壓(Vf)設為流入20mA時的定電流電壓裝置(ADC公司製造：型號6243))的電壓值。將測定了10個時的平均值一併示於表1。
<發光光譜的評估>
流入20mA的電流，使用大塚電子製造的分光器(型號：MCPD-9800、光接收元件：InGaAs、每1ch的波長寬度：5.5nm、狹縫寬度：50μm、波長精度：±2nm)，以測定條件：曝光時間1msec、累計次數60次，對實施例1~實施例7及比較例1~比較例7的發光元件的波長1000nm~1600nm範圍內的發光光譜分別進行了測定。再者，未對測定結果進行校平。
藉由以下基準對經測定的發光光譜進行了評估。再者，此處所說的「肩」是指維持曲線上的切線傾斜度的符號(正、負)，但能清晰地觀察到切線傾斜度由大變化為小或由小變化為大的點的位置。
於將發光光譜的縱軸(發光強度)以將最大強度為1的相對強度來進行線性軸顯示的情況下的、具有相對強度為0.1以上的發光強度的波段中，除了發光光譜中發光強度最大的中心波長的發 光峰值以外，亦能看到發光峰值(傾斜度為0的極大值)，即多峰值的情況設為×。
將除中心波長的發光峰值以外未看到發光峰值的單一峰值，但能看到被稱為「肩」的部分的情況設為○。
將為單一峰值且無法看到被稱為「肩」的部分的情況設為◎。
作為代表例，圖17A、圖17B表示實施例1及實施例7的發光光譜，圖18A~圖18C分別表示比較例1~比較例3的發光光譜。另外，測定了發光中心波長(λp)。將發光中心波長(λp)示於表1。
根據表1及圖14A~圖14G、圖15A~圖15F的結果可知若為如實施例1~實施例7般，發光元件的光取出面中出現的凹凸形狀，則發光光譜成為單一峰值。並且，當該凹凸形狀的表面粗糙度Ra及斜度Rsk分別滿足Ra≧0.03μm、Rsk≧-1時，亦可確認到確實地成為單一峰值。另外，藉由斜度Rsk為-0.5≦Rsk≦0.5，可確認到為單一峰值且發光輸出大。
(實驗例2)
關於所述實驗例1中製作的實施例1、實施例2、實施例3、實施例5、實施例7以及比較例1~比較例6，以如下般獲取了粗面的粗糙度的三維資訊。
<藉由三維的粗面的粗糙度測定>
使用形狀解析雷射顯微鏡(基恩士(KEYENCE)公司製造的VK-X1000/1100)，對粗面化處理後的晶圓(切割前)的n型包覆 層表面的粗面形狀進行測定。再者，對於形成了SiO2保護膜的實施例2、實施例3及比較例3，測定了保護膜形成後的保護膜表面。鏡頭倍率設為150倍，畫素數設為2048×1536。
於資料測定時，自動地計算出基於ISO 25178的面粗糙度的參數(Sa、Sz、Str、Spc、Sdr、Ssk等)。將該些值示於下述表2。另外，作為代表例，圖19A及圖19B分別表示實施例1及比較例2的n型包覆層表面的三維圖像。如圖19A所示，於實施例1的n型包覆層的表面觀察到形成有不規則的粗面。另一方面，於比較例2的n型包覆層的表面，觀察到平坦圖案部分(Ra為0.010μm以下)與槽部以特定的圖案排列，從而確認為非不規則的粗面。
Figure 108113898-A0305-02-0045-2
將根據表1中所述的藉由二維評估的測定結果與表2中所述的藉由三維評估的測定結果，研究了斜度Rsk與斜度Ssk的 相關關係的結果示於圖20。根據該圖20的圖表，可知為了消除多峰值，較佳為於三維測定中，表面粗糙度Sa為0.05μm以上，且光取出面的表面的斜度Ssk為-0.5以上。另外，可知表示展開面積(表面積)的大小的Sdr的值與Po表示相對於Sdr的值Po亦變大的傾向。
(實驗例3)
剛製作了實驗例1中製作的實施例1、實施例3及比較例1~比較例3的半導體發光元件之後立即測定藉由積分球的初期的發光輸出。然後，於室溫下對該半導體發光元件連續通電1000小時的100mA後，測定藉由積分球的發光輸出，求出發光輸出維持率。結果如下述表3般。因此確認到當於滿足本發明條件的不規則的粗面形成保護膜時，抑制由連續通電導致的輸出下降的效果大。
Figure 108113898-A0305-02-0046-3
[產業上之可利用性]
根據本發明，可提供一種半導體發光元件及其製造方法，所述半導體發光元件為包含包覆層的接合型的半導體發光元件，且可減少發光光譜中的多峰值，而成為單一峰值，所述包覆層包含至少含有In及P的InGaAsP。
1‧‧‧半導體發光元件
3a‧‧‧第一導電型包覆層
3b‧‧‧第二導電型包覆層
3c‧‧‧半導體發光層
6‧‧‧反射層
8‧‧‧支持基板
9a‧‧‧上表面電極/墊片部
9b‧‧‧配線部
L1‧‧‧朝向第二導電型包覆層的光
L2‧‧‧朝向第一導電型包覆層的光

Claims (9)

  1. 一種半導體發光元件，其於基板上依次設置有反射層、包含至少含有In及P的InGaAsP的第一導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第二導電型包覆層，將所述第二導電型包覆層作為光取出側，且所述半導體發光元件的特徵在於：所述第二導電型包覆層的光取出面的表面的表面粗糙度Ra為0.03μm以上，且凹凸圖案為不規則的粗面，且所述光取出面的表面的斜度Rsk為-1以上。
  2. 一種半導體發光元件，其於支持基板上依次設置有金屬結合層、反射層、包含至少含有In及P的InGaAsP的第一導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第二導電型包覆層，將所述第二導電型包覆層作為光取出側，且所述半導體發光元件的特徵在於：所述第二導電型包覆層的光取出面的表面的表面粗糙度Ra為0.03μm以上，且凹凸圖案為不規則的粗面，且所述光取出面的表面的斜度Rsk為-1以上。
  3. 如申請專利範圍第1項或第2項所述的半導體發光元件，其中發光光譜為單一峰值。
  4. 如申請專利範圍第1項或第2項所述的半導體發光元件，其中於所述光取出面上進而設置有保護膜。
  5. 如申請專利範圍第4項所述的半導體發光元件，其中所述保護膜的厚度為100nm以上、700nm以下，所述保護膜的表面的表面粗糙度Ra為0.02μm以上，且斜度Rsk為-1以上。
  6. 如申請專利範圍第4項所述的半導體發光元件，其中所述保護膜包含選自由氧化矽、氮化矽、ITO及AlN所組成的群組中的至少一個。
  7. 一種半導體發光元件的製造方法，所述半導體發光元件於基板上依次形成反射層、包含至少含有In及P的InGaAsP的第一導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第二導電型包覆層，將所述第二導電型包覆層作為光取出側，所述半導體發光元件的製造方法的特徵在於包括：粗面化處理步驟，於形成所述第二導電型包覆層後，以表面粗糙度Ra為0.03μm以上，且凹凸圖案成為不規則的粗面的方式對所述第二導電型包覆層的光取出面的表面進行粗化，且於所述粗面化處理步驟，以使所述光取出面的表面的斜度Rsk成為-1以上的方式進行粗化。
  8. 一種半導體發光元件的製造方法，其特徵在於包括：半導體層形成步驟，於成長用基板上依次形成包含In、Ga及As的III-V族化合物半導體蝕刻停止層、包含至少含有In及P的InGaAsP的第二導電型包覆層、發光中心波長為1000nm~2200nm的半導體發光層及包含至少含有In及P的InGaAsP的第一導 電型包覆層；反射層形成步驟，於所述第一導電型包覆層上形成對自所述半導體發光層放射的光進行反射的反射層；接合步驟，將支持基板經由金屬接合層而接合於所述反射層；基板去除步驟，去除所述成長用基板；以及粗面化處理步驟，於所述基板去除步驟後，以表面粗糙度Ra為0.03μm以上，且凹凸圖案成為不規則的粗面的方式對所述第二導電型包覆層的光取出面的表面進行粗化，且於所述粗面化處理步驟，以使所述光取出面的表面的斜度Rsk成為-1以上的方式進行粗化。
  9. 如申請專利範圍第8項所述的半導體發光元件的製造方法，更包括上表面電極形成步驟，於除了所述光取出面的第二導電型包覆層的上表面電極形成區域，於所述第二導電型包覆層上經由所述蝕刻停止層形成第二導電型的電極。
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