CN111971805A - 半导体发光元件及其制造方法 - Google Patents

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Abstract

本发明提供一种能够缓和发光光谱中的多峰从而成为单峰的半导体发光元件。基于本发明的半导体发光元件在基板上依次设有反射层、由至少包含In和P的InGaAsP形成的第一导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第二导电型包层，将前述第二导电型包层作为光取出侧，前述第二导电型包层的光取出面的表面是表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。

Description

半导体发光元件及其制造方法
技术领域
本发明涉及半导体发光元件及其制造方法，尤其涉及红外发光的半导体发光元件。
背景技术
以往，已知将波长750nm以上的红外区域作为发光波长的红外发光的半导体发光元件。例如，红外发光的半导体发光元件在传感器、气体分析、监控摄像头等用途中广泛使用。
将这样的半导体发光元件的发光波长设为1000nm～2200nm的近红外区域时，通常在发光层中使用包含In和P的InGaAsP系III-V族半导体。以往，使InP层等InGaAsP系III-V族半导体层外延生长时，为了使生长用基板与包含In和P的InGaAsP系III-V族半导体层进行晶格匹配而将InP基板用作生长用基板。
例如，专利文献1中公开了一种振荡波长为1.3μm波段的半导体激光。该半导体激光具有形成在n-InP基板上的多应变量子阱活性层，该多应变量子阱活性层具有交替层叠有InGaAsP应变量子阱和InGaAsP势垒层的结构。
另外，专利文献2中公开了在InP基板上设置InGaAsP阻挡层和量子阱层，所述InGaAsP阻挡层具有与InP基板相同的晶格常数，所述量子阱层包括由具有比InP基板小的晶格常数的In0.3Ga0.7As层形成的应变量子阱层和由具有比InP基板大的晶格常数的InAs形成的晶格应变补偿层。
在专利文献1和专利文献2所记载的技术中，作为生长用基板的InP基板被直接用作半导体发光元件的支承基板。这是因为：InP基板相对于近红外区域的光是透明的，因此，在光取出的方面不存在任何阻碍。
然而，在设置于InP基板上的包含In和P的III-V族化合物半导体系的发光元件中，电流路径在电极正下方集中，因此，发光输出的增大存在极限。
近年来，随着LED用途的多样化，对于发出红外光等长波长光的半导体发光元件而言，也寻求高输出化。因而，本发明人等在专利文献3中提出了一种接合型的半导体发光元件，其在形成在生长用基板上形成的包含InP系包层的半导体层叠体后，将该半导体层叠体与支承基板进行接合，并去除生长用基板。
现有技术文献
专利文献
专利文献1：日本特开平7-147454号公报
专利文献2：日本特开平6-237042号公报
专利文献3：日本特开2018-6495号公报
发明内容
发明要解决的问题
本发明人等确认到：利用专利文献3中公开的接合型的半导体发光元件能够大幅提高外部取出效率。然而，本发明人等也首次确认到：在该接合型的半导体发光元件的发光光谱中，除了具有发光强度最大值的发光中心波长的发光峰之外，还存在多个发光峰(以下在本说明书中称为“多峰”)。此处，发光峰(以下有时简写为“峰”)是指：在发光光谱中采取纵轴(发光强度)的变化相对于横轴(波长)的变化的斜率时，斜率达到0而取得极大值的点。另外，上述峰不包括相对于发光中心波长下的发光峰的发光强度的相对强度小于0.1的峰。
需要说明的是，在基于现有技术的非接合型的半导体发光元件的情况下，发光光谱中通常在发光中心波长的发光峰之外不存在峰(仅存在发光中心波长的发光峰，以下在本说明书中称为“单峰”)。在发出上述多峰的放射光的半导体发光元件中，存在具有相对于发光中心波长的发光峰的发光强度的相对强度为0.1以上的波长不同的发光峰，因此，将这种半导体发光元件用于传感器用途等时，存在产生不良情况的风险。
因而，本发明的目的在于，提供在具备由至少包含In和P的InGaAsP形成的包层的接合型的半导体发光元件中能够缓和发光光谱中的多峰而成为单峰的半导体发光元件及其制造方法。
用于解决问题的方案
本发明人等针对解决上述课题的途径进行了深入研究。可以认为：自发光层放射的波长1000～2200nm的红外光向光取出侧的包层入射时，在包层为InP的情况下，由于InP的折射率对于红外光而言是约3.2，因此，从包层直接朝向大气(折射率1)取出光时，向界面倾斜入射的光大多因反射而返回至半导体层的内侧。另一方面，在发光层与基板之间具有反射层的半导体发光元件中，从发光层向基板方向放射的红外光因反射层而被反射，基于该反射的反射光经由发光层而向上述光取出侧的包层入射。此处，半导体发光元件中的半导体层的总厚度为数μm～15μm左右，落入红外光的相干长度的范围内，容易发生干涉。需要说明的是，中心发光波长1300nm、半值宽度100nm的光的相干长度为16.9μm，中心发光波长1460nm、半值宽度100nm的光的相干长度为21.3μm。出于这种理由，本发明人等考虑：也许是因为上述光取出侧的包层的界面处的反射光与基于反射层的反射光发生干涉而在发光光谱中观察到多峰。另外，该现象在从包层借助由折射率小于InP的电介质形成的保护层而朝向大气取出光的情况下也有发生。因而，本发明人等想到对包层的光取出面的表面进行粗糙面化，并发现通过该粗糙面化能够消除多峰，由此完成了本发明。
即，本发明的主旨构成如下所示。
(1)一种半导体发光元件，其特征在于，其在基板上依次设有反射层、由至少包含In和P的InGaAsP形成的第一导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第二导电型包层，将前述第二导电型包层作为光取出侧，
前述第二导电型包层的光取出面的表面是表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。
(2)一种半导体发光元件，其特征在于，其在支承基板上依次设有金属接合层、反射层、由至少包含In和P的InGaAsP形成的第一导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第二导电型包层，将前述第二导电型包层作为光取出侧，前述第二导电型包层的光取出面的表面是表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。
(3)根据前述(1)或(2)所述的半导体发光元件，其中，发光光谱为单峰。
(4)根据前述(1)～(3)中任一项所述的半导体发光元件，其中，前述光取出面的表面的偏斜度Rsk为-1以上。
(5)根据前述(1)～(3)中任一项所述的半导体发光元件，其中，在前述光取出面上进一步设有保护膜。
(6)根据前述(5)所述的半导体发光元件，其中，前述保护膜的厚度为100nm以上且700nm以下，前述保护膜的表面的表面粗糙度Ra为0.02μm以上且偏斜度Rsk为-1以上。
(7)根据前述(5)或(6)所述的半导体发光元件，其中，前述保护膜包含选自由氧化硅、氮化硅、ITO和AlN组成的组中的至少一种。
(8)一种半导体发光元件的制造方法，其特征在于，其是制造在基板上依次形成反射层、由至少包含In和P的InGaAsP形成的第一导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第二导电型包层，且将前述第二导电型包层作为光取出侧的半导体发光元件的方，其包括：
粗糙面化处理工序，在形成前述第二导电型包层后，对前述第二导电型包层的光取出面的表面进行粗糙化，使得形成表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。
(9)根据前述(8)所述的半导体发光元件的制造方法，其中，在前述粗糙面化处理工序中，以前述光取出面的表面的偏斜度Rsk达到-1以上的方式进行粗糙化。
(10)一种半导体发光元件的制造方法，其特征在于，其包括：
半导体层形成工序：在生长用基板上依次形成包含In、Ga和As的III-V族化合物半导体蚀刻阻挡层、由至少包含In和P的InGaAsP形成的第二导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第一导电型包层；
反射层形成工序：在前述第一导电型包层上形成对前述半导体发光层所放射的光进行反射的反射层；
接合工序：将支承基板夹着金属接合层接合于前述反射层；
基板去除工序：去除前述生长用基板；以及
粗糙面化处理工序：在该基板去除工序后，对前述第二导电型包层的光取出面的表面进行粗糙化，使得形成表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。
(11)根据前述(10)所述的半导体发光元件的制造方法，其中，在前述粗糙面化处理工序中，以前述光取出面的表面的偏斜度Rsk达到-1以上的方式进行粗糙化。
(12)根据前述(10)或(11)所述的半导体发光元件的制造方法，其还包括顶面电极形成工序：在除前述光取出面之外的第二导电型包层的顶面电极形成区域中，在前述第二导电型包层上隔着前述蚀刻阻挡层而形成第二导电型电极。
发明的效果
根据本发明，可提供在具备由至少包含In和P的InGaAsP形成的包层的接合型的半导体发光元件中能够减少发光光谱中的多峰而成为单峰的半导体发光元件及其制造方法。
附图说明
图1是对基于本发明的一个实施方式的半导体发光元件进行说明的截面示意图。
图2是对基于本发明的适合实施方式的半导体发光元件进行说明的截面示意图。
图3的(A)～(C)是基于本发明的一个实施方式的半导体发光元件的制造工序的截面示意图。
图4的(A)～(C)是接续图3的基于本发明的一个实施方式的半导体发光元件的制造工序的截面示意图。
图5的(A)、(B)是接续图4的基于本发明的一个实施方式的半导体发光元件的制造工序的截面示意图。
图6的(A)、(B)是接续图5的基于本发明的一个实施方式的半导体发光元件的制造工序的截面示意图。
图7是按照本发明的一个实施方式而制造的半导体发光元件的截面示意图。
图8是对基于本发明的一个实施方式的半导体发光元件的电介质层和接触部周围的适合方式进行说明的截面示意图。
图9的(A)～(D)是对基于本发明的一个实施方式的半导体发光元件的制造工序中的粗糙面化处理工序的适合方式进行说明的截面示意图。
图10的(A)是示出实验例1中的欧姆电极部的图案的顶面示意图，(B)是示出实验例1中的顶面电极的图案的俯视示意图。
图11是比较例3中使用的掩膜图案的俯视示意图。
图12的(A)～(D)是对比较例3中的粗糙面化处理的制造工序进行说明的截面示意图。
图13的(A)～(C)是接着图12对比较例3中的粗糙面化处理的制造工序进行说明的截面示意图。
图14A是示出实施例1的n型包层的表面形状的测定结果的图。
图14B是示出实施例2的n型包层的表面形状的测定结果的图。
图14C是示出实施例3的n型包层的表面形状的测定结果的图。
图14D是示出实施例4的n型包层的表面形状的测定结果的图。
图14E是示出实施例5的n型包层的表面形状的测定结果的图。
图14F是示出实施例6的n型包层的表面形状的测定结果的图。
图14G是示出实施例7的n型包层的表面形状的测定结果的图。
图15A是示出比较例2的n型包层的表面形状的测定结果的图。
图15B是示出比较例3的n型包层的表面形状的测定结果的图。
图15C是示出比较例4的n型包层的表面形状的测定结果的图。
图15D是示出比较例5的n型包层的表面形状的测定结果的图。
图15E是示出比较例6的n型包层的表面形状的测定结果的图。
图15F是示出比较例7的n型包层的表面形状的测定结果的图。
图16是示出实验例1中的表面粗糙度Ra与偏斜度Rsk的对应关系的图。
图17A是示出实施例1的发光光谱的图。
图17B是示出实施例7的发光光谱的图。
图18A是示出比较例1的发光光谱的图。
图18B是示出比较例2的发光光谱的图。
图18C是示出比较例3的发光光谱的图。
图19A是示出实施例1的n型包层的三维表面形状的激光显微镜图像。
图19B是示出比较例2的n型包层的三维表面形状的激光显微镜图像。
图20是示出实验例2中的偏斜度Rsk与偏斜度Ssk的相关性的图。
具体实施方式
在说明本发明的实施方式之前，预先针对以下方面进行说明。首先，在本说明书中未明示组成比而简写为“InGaAsP”的情况是指：III族元素(In，Ga的总和)与V族元素(As，P的总和)的化学组成比为1:1、且作为III族元素的In与Ga的比率以及作为V族元素的As与P的比率分别不确定的任意化合物。此时，包括III族元素不含In和Ga中任一者的情况，另外，包括V族元素不含As和P中任一者的情况。其中，在明确记载为“至少包含In和P”的InGaAsP的情况下，视为III族元素包含超过0％且为100％以下的In，并且，V族元素包含超过0％且为100％以下的P。另外，记作“InGaP”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含As，记作“InGaAs”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含P。同样地，记作“InAsP”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含Ga，记作“GaAsP”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含In。并且，记作“InP”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含Ga和As。需要说明的是，InGaAsP、InGaAs等各成分的组成比可通过光致发光测定和X射线衍射测定等进行测定。另外，此处提及的“制造中不可避免地混入”是指：除了使用原料气体的制造装置方面的不可避免的混入之外，与结晶生长时、其后的热处理相伴的各层界面处的原子的扩散现象等。
另外，本说明书中，将电学上作为p型发挥功能的层称为p型层，将电学上作为n型发挥功能的层称为n型层。另一方面，在未主动添加Zn、S、Sn、C、P、Ga、As、Si、Al等特定的杂质，且电学上不作为p型或n型发挥功能的情况下，称为“i型”或“未掺杂”。未掺杂的InGaAsP层可以存在制造过程中的不可避免的杂质的混入，具体而言，在载流子密度小(例如小于4×1016/cm3)的情况下，在本说明书中视为“未掺杂”。另外，Zn、Sn等杂质浓度的值基于SIMS分析。
另外，所形成的各层的厚度整体可使用光干涉式膜厚测定器进行测定。进而，各层的厚度可分别由基于光干涉式膜厚测定器和透射型电子显微镜的生长层的截面观察来计算。另外，如超晶格结构那样地各层的厚度小的情况下，可使用TEM-EDS来测定厚度。需要说明的是，在截面图中，规定的层具有倾斜面的情况下，该层的厚度使用距该层的正下方的层的平坦面的最大高度。
本说明书中使用的表面粗糙度Ra表示测定距离中的算术平均粗糙度(μm)。另外，偏斜度Rsk是表示将平均线作为中心时的山部与谷部的对称性的值。Rsk为零时，相对于平均线呈现上下对称(正态分布)，如果为正则表示相对于平均线向下侧(谷侧)偏移，如果为负则表示相对于平均线向上侧(山侧)偏移。表面粗糙度Ra和偏斜度Rsk的定义基于ISO4287-1997。进而，本说明书中使用的表面粗糙度Sa是与上述表面粗糙度Ra同样地表示算术平均粗糙度(μm)的值，其基于ISO 25178。进而，偏斜度Ssk是与上述偏斜度Rsk同样地表示以平均线作为中心时的山部与谷部的对称性的值，其基于ISO 25178。表面粗糙度Ra和偏斜度Rsk是通过基于ISO 4287-1997的二维轮廓曲线方式测得的测定值，与此相对，表面粗糙度Sa和偏斜度Ssk是通过基于ISO 25178的三维表面性状测得的测定值。
表面粗糙度Ra和偏斜度Rsk的测定方法中，可使用触针式的高低差计(例如Tencor公司制的接触式高低差计“P-6”)进行测定。所使用的针的形状设为触针前端半径为2μm、触针压力为2mg且扫描速度为2μm/sec、取样频率为50Hz即可。测定距离(基准长度)设为200μm。另外，表面粗糙度Sa和偏斜度Ssk的测定方法中，可使用非触针式的形状分析激光显微镜(KEYENCE公司制VK-X1000/1100)进行测定。针对本说明书的实施例(实验例2)中的测定条件，将透镜倍率设为150倍，将像素数设为2048×1536。
另外，本说明书中，“无规的粗糙面”不包括下述情况：在针对光取出侧的表面利用上述接触式高低差计进行测定的结果中，观察到周期性地形成有槽的形状，且未形成槽的部分的表面粗糙度Ra为0.010μm以下。需要说明的是，未形成槽的部分的表面粗糙度Ra为0.010μm以下的表面形状属于在光取出侧的表面周期性地形成具有孔掩膜后，通过蚀刻表面、形成凹部而得到的表面形状。即使将如此形成的光取出侧的表面形状应用于发光元件，基于该表面形状的光反射角的分散性有时也不充分，有时无法充分获得本发明的效果、即成为单峰的效果。
(半导体发光元件1)
如图1所示那样，基于本发明的一个实施方式的半导体发光元件1是在基板8上依次设有第一导电型包层3a、半导体发光层3c和第二导电型包层3b，且将第二导电型包层3b作为光取出侧的半导体发光元件。并且，半导体发光元件1在支承基板8与第一导电型包层3a之间还具有对半导体发光层3c所放射的光进行反射的反射层6。
并且，第一导电型包层3a和第二导电型包层3b为至少包含In和P的InGaAsP，最优选为InP。另外，半导体发光层3c是放出发光中心波长为1000～2200nm的光的发光层，优选为由至少包含In和P的InGaAsP形成的层。进而，在半导体发光元件1中，第二导电型包层3b的光取出面的表面是表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。需要说明的是，在半导体发光元件1中，第二导电型包层3b可以形成包含焊盘部9a和布线部9b的顶面电极，可以进一步在支承基板的背面形成背面电极(背面电极未图示)。
在半导体发光元件1中，自半导体发光层3c放射的光被大致分为朝向第二导电型包层3b的光L1和朝向第一导电型包层3a的光L2。本实施方式中，将向外部(主要是大气)放出L1和L2的第二导电型包层3b的表面中的除顶面电极9a和9b之外的区域称为“光取出面”。即，如图1中图示那样，本实施方式中的“光取出面”是指：在与形成顶面电极的面相同的面(顶面)中，向外部放出光的面。需要说明的是，也从半导体发光元件1的侧面取出光。但是，自侧面进行的光取出对于多峰的发生造成的影响小，因此，侧面可以进行粗糙化，也可以不进行。需要说明的是，为了提高发光输出，优选对侧面也进行粗糙化。
该半导体发光元件1的第二导电型包层3b的“光取出面”是粗糙面。光取出面的表面的表面粗糙度Ra为0.03μm以上。并且，偏斜度Rsk更优选为-1以上。更优选为Ra≥0.04μm、Rsk≥-0.5。在第二导电型包层3b的表面的平坦部分之上设有顶面电极9a和9b。
根据本发明人等的实验，实验性地确认到：若光取出面的表面是规则的粗糙面而凹凸图案并非无规，则无法减少发光光谱中的多峰并成为单峰。更具体确认到：即使偏斜度Rsk为正，如果凹凸的深度较浅、表面粗糙度Ra小于0.03μm，则无法成为单峰。因此，表面粗糙度Ra优选为0.03μm以上，为了成为单峰，更优选为0.04μm以上。另外知晓：即使表面粗糙度Ra为0.03μm以上，若偏斜度Rsk小于-1(Rsk<-1)、在光取出侧的顶部形成大量平坦面或近似平坦的部分，则无法减少发光光谱中的多峰而成为单峰。因此，偏斜度Rsk优选为-1～0或正(即Rsk≥-1)。更优选为-0.5～0.5(即-0.5≤Rsk≤0.5)。
另外，通过本发明人的实验已明确：适合于提高发光元件的输出的粗糙面形状与适合于减少多峰的粗糙面形状未必一致。适合于减少多峰的粗糙面形状是表面粗糙度Ra为0.03μm以上且偏斜度Rsk为-1.0以上的情况，减少多峰且提高发光输出的效果也高的粗糙面形状是表面粗糙度Ra为0.04μm以上且偏斜度Rsk为-0.5以上且0.5以下的情况。需要说明的是，表面粗糙度Ra的上限至少小于进行粗糙化的第二导电型包层的厚度，例如为4μm。作为适合于减少多峰的偏斜度Rsk的上限，没有特别限定，例如为2。另外，基于与上述相同的理由，光取出面的表面的表面粗糙度Sa优选为0.05μm以上。进而，光取出面的表面的偏斜度Ssk优选为-0.5以上。
需要说明的是，将第一导电型包层3a的导电类型设为n型时，第二导电型包层3b设为p型。反之，将第一导电型包层3a的导电类型设为p型时，第二导电型包层3b设为n型。
另外，虽未图示，但将蚀刻阻挡层残留至第二导电型包层3b与包含焊盘部9a和布线部9b的顶面电极之间也是优选的方式。
另外，如图2所示那样，半导体发光元件1在除了顶面电极(焊盘部9a和布线部9b)上之外的第二导电型包层3b上进一步具有保护膜PF1也是优选的。保护膜PF1可以使用SiO2、SiN、ITO和AlN等，特别优选由SiO2形成。保护膜PF1具有抑制第二导电型包层3b与空气之间的折射率差、提高光取出的效果。
进而，虽然原因不明，但可知：若在形成基于本发明的“无规的粗糙面”后再形成保护膜，则抑制由连续通电导致的输出降低的效果大。例如，若在形成该“无规的粗糙面”的情况下对以100mA连续通电1000小时后的发光输出相对于初始的发光输出(以下记作“发光输出维持率”)为94％的半导体发光元件形成保护膜，则能够将该输出维持率提高至99～100％(参照后述的实验例3)。另一方面，在未形成粗糙面的情况、不满足本发明条件的粗糙面的情况下，发光输出维持率为94％。即使对它们形成相同厚度的保护膜，也仅为97％左右。
保护膜PF1的厚度优选为100nm以上、更优选为215nm以上。另外，保护膜PF1的厚度优选为700nm以下、更优选为650nm以下。若PF1的厚度在上述范围内，则能够提高波长1000～2200nm波段的光取出。
形成保护膜PF1时，保护膜PF1基本上与成为基底的第二导电型包层3b的表面凹凸相对应地来进行覆盖。在等离子体CVD法等使用在表面析出薄膜的装置的情况下，通过利用保护膜PF1进行覆盖，与第二导电型包层3b的凹凸状态相比，保护膜PF1的凹凸状态略微平缓，若测定包括保护膜PF1在内的表面状态，则表面粗糙度Ra有时变小。因此，作为包括保护膜在内的表面粗糙度，优选表面粗糙度Ra为0.02μm以上(Ra≥0.02μm)且偏斜度Rsk为-1以上(Rsk≥-1)。
需要说明的是，如图2所示那样，可以设置对第一导电型包层3a、半导体发光层3c和第二导电型包层3b的侧面进行保护的保护膜PF2。保护膜PF2的材料可以与保护膜PF1相同，也可以不同。
另外，可以代替图1、2所示的半导体发光元件1的基板8而在支承基板的表面设置金属接合层，从而制成该金属接合层与反射层进行接合的接合型的半导体发光元件。
以下，通过依次说明用于制造基于本发明的适合实施方式的接合型的半导体发光元件100的各工序，从而说明基于本发明的半导体发光元件1的各构成的详情。需要说明的是，半导体发光元件1的各构成与半导体发光元件100的各构成的对应关系如下所示。即，第一导电型包层3a相当于p型包层37，半导体发光层3c相当于半导体发光层35，第二导电型包层3b相当于n型包层31，反射层6相当于反射层60，支承基板8相当于支承基板80。
(半导体发光元件100的制造方法)
基于本发明的一个实施方式的半导体发光元件100的制造方法优选包括以下详见后述的半导体层形成工序、接触层工序、电介质层形成工序、反射层形成工序、接合工序、基板去除工序和粗糙面化处理工序。
首先，在半导体层工序中，形成在生长用基板10上形成III-V族化合物半导体蚀刻阻挡层20、且接着依次形成有n型包层31、半导体发光层35和p型包层37的半导体层叠体30(图3的(A)、(B))。
在接触部形成工序中，首先，在半导体层叠体30上形成由III-V族化合物半导体构成的接触层41(图3的(C))。接着，在接触层41上的一部分形成欧姆金属部43，并且在接触层41的表面残留露出区域E1(图4的(A))。进而，去除露出区域E1中的接触层41，直至半导体层叠体30的表面露出为止，形成包含欧姆金属部43和接触层41a的接触部40，且形成半导体层叠体30的露出面E2(图4的(B))。
在电介质层形成工序中，在半导体层叠体30的露出面E2上的至少一部分形成电介质层50(图4的(C))。在反射层形成工序中，在电介质层50和接触部40上形成对半导体发光层35所放射的光进行反射的反射层60(图5的(A))。在接合工序中，将表面设有金属接合层70的支承基板80夹着金属接合层70而接合于反射层60(图5的(B))。接着，在基板去除工序中，去除生长用基板10(图6的(A))。
其后，掩蔽顶面电极的形成区域后，进行在p型包层31的表面形成多个凹凸31C的粗糙面化处理工序(图6的(B))。其后，进行在第二导电型包层上形成顶面电极的工序。如此操作，能够制造基于本发明的适合实施方式的半导体发光元件100。需要说明的是，顶面电极的形成可以在粗糙面化处理工序之前进行。如此，能够制造基于本发明的适合实施方式的半导体发光元件100(图7)。以下，依次说明各工序的详情。
<半导体层形成工序>
在半导体层形成工序中，形成在生长用基板10上形成III-V族化合物半导体蚀刻阻挡层20、且接着依次形成有n型包层31、半导体发光层35和p型包层37的半导体层叠体30(图3的(A)、(B))。
在半导体层形成工序中，如图3的(A)所示那样，首先准备生长用基板10。由于在本实施方式中形成p型包层37和n型包层31，因此，作为生长用基板10，优选使用InP基板。需要说明的是，作为InP基板，可以使用通常能够获取的n型InP基板、高电阻(也被称为半绝缘性)的InP基板(例如掺杂Fe、比电阻为1×106Ω·cm以上)、p型InP基板中的任一者。以下，为了便于说明，对使用n型InP基板作为生长用基板10的适合实施方式进行说明。
接着，在生长用基板10上形成III-V族化合物半导体蚀刻阻挡层20。如上所述，III-V族化合物半导体蚀刻阻挡层20只要对于生长用基板10具有蚀刻选择性即可，对于InP基板而言，可以将例如InGaAs用于蚀刻阻挡层，除此之外，也可以将InGaAsP用于蚀刻阻挡层。该III-V族化合物半导体蚀刻阻挡层20可以在基板去除工序中通过蚀刻去除生长用基板10时使用。作为生长用基板10而使用n型InP基板时，优选使导电类型与生长用基板相匹配地将III-V族化合物半导体蚀刻阻挡层20设为n型。将InGaAs用于III-V族化合物半导体蚀刻阻挡层20时，为了使n型InP基板与InGaAs进行晶格匹配，优选将III族元素中的In组成比设为0.3～0.7，更优选使用In组成比设为0.5～0.6的InGaAs。
接着，形成在III-V族化合物半导体蚀刻阻挡层20上依次形成有n型包层31、半导体发光层35和p型包层37的半导体层叠体30。半导体发光层35被p型包层37和n型包层31夹持，因此，优选由至少包含In和P的InGaAsP系III-V族化合物半导体形成的层。半导体层叠体30可以制成将半导体发光层35用p型包层37和n型包层31夹持的双异质(DH)结构或多量子阱(MQW)结构。为了通过抑制晶体缺陷来提高光输出，半导体发光层35更优选具有多量子阱结构。多量子阱结构可通过阱层35W和势垒层35B交替重复的结构来形成，可以将阱层35W制成InGaAsP，优选将势垒层35B制成带隙大于阱层35W的InGaAsP或InP。通过设置这样的半导体层叠体30，能够使半导体发光元件100的发光波长为期望的近红外区域的波长。例如，通过InGaAsP系III-V族化合物的组成变更，能够使发光峰波长为1000～1650nm，如果是MQW结构的情况，则通过在InGaAsP系III-V族化合物的组成变更的基础上，调整阱层与势垒层的组成差，对阱层施加应变，从而能够使发光峰波长为1000～1900nm，进而，也能够施加应变而设为1000～2200nm。另外，将阱层35W的成分组成示作InxwGa1-xwAsywP1-yw时，可以设为0.5≤xw≤1且0.5≤yw≤1，优选设为0.6≤xw≤0.8且0.3≤yw≤1。
半导体层叠体30整体的厚度没有限定，可以设为例如2μm～15μm。另外，p型包层31的厚度也没有限定，可以设为例如1μm～5μm。进而，半导体发光层35的厚度也没有限定，可以设为例如100nm～1000nm。另外，n型包层31的厚度也没有限定，可以设为例如0.8μm～10μm。半导体发光35具有量子阱结构时，阱层35W的厚度可以设为3nm～15nm，势垒层35B的厚度可以设为5～15nm，两者的组合值可以设为3～50。
另外，半导体层叠体30还优选在p型包层37上具有由至少包含In和P的InGaAsP形成的p型盖罩层39。通过设置p型盖罩层39，能够缓和晶格失配。p型盖罩层39的厚度没有限定，可以设为例如50～200nm。在以下的实施方式中，为了方便说明，以半导体层叠体30的最外层为p型盖罩层39来进行说明，但p型盖罩层39是任意的构成，因此，也可以将例如半导体层叠体30的最外层设为p型包层37。
需要说明的是，虽未图示，但半导体层叠体30还优选在n型包层31与半导体发光层35之间、以及半导体发光层35与p型包层37之间分别具有i型InP间隔层。通过设置i型InP间隔层，能够防止掺杂剂的扩散。需要说明的是，i型InP间隔层的厚度没有限定，可以设为例如50～400nm。另外，半导体层叠体30可以在n型包层31与III-V族化合物半导体蚀刻阻挡层20之间进一步具有组成比与III-V族化合物半导体蚀刻阻挡层20不同的n型InGaAsP层。
此处，半导体层叠体30的各层可通过外延生长来形成，例如，可通过有机金属气相生长(MOCVD：Metal Organic Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、溅射法等公知的薄膜生长方法来形成。例如，通过以规定的混合比使用作为In源的三甲基铟(TMIn)、作为Ga源的三甲基镓(TMGa)、作为As源的砷化三氢(AsH3)、作为P源的膦(PH3)，并使用载气使这些原料气体进行气相生长，由此，能够根据生长时间而以期望的厚度形成InGaAsP层。需要说明的是，针对III-V族化合物半导体蚀刻阻挡层20等要进行外延生长的其它InGaAsP层，也可通过相同的方法来形成。将各层掺杂成p型或n型时，根据期望进一步使用作为掺杂源的气体即可。
<接触部形成工序>
在接触部形成工序中，首先，在半导体层叠体30上形成由III-V族化合物半导体构成的接触层41(图3的(C))。例如，如图3的(C)所示那样，可以在p型盖罩层39上形成p型的接触层41。p型的接触层41是接触欧姆金属部43且夹在欧姆金属部43与半导体层叠体30之间的层，只要是与半导体层叠体30相比与欧姆金属部43之间的接触电阻变小的组成即可，可以使用例如p型的InGaAs层。接触层41的厚度没有限定，可以设为例如50nm～200nm。
接着，在接触层41上的一部分形成欧姆金属部43，且在接触层41的表面残留露出区域E1(图4的(A))。欧姆金属部43可通过以规定的图案分散成岛状来形成。作为p型的接触层41而使用p型的InGaAs层时，作为欧姆金属部43，可以使用例如Au、AuZn、AuBe、AuTi等，还优选使用它们的层叠结构。例如，可以将Au/AuZn/Au制成欧姆金属部43。欧姆金属部43的厚度(或总厚度)没有限定，可以设为例如300～1300nm、更优选设为350nm～800nm。
此处，例如通过在接触层41的表面形成抗蚀图案，蒸镀欧姆金属部43，并剥离抗蚀图案来形成，从而能够在接触层41的表面残留露出区域E1。另外，也可以在接触层41的表面整面形成规定的金属层，在该金属层上形成掩膜并进行蚀刻等，从而形成欧姆金属部43。在任意情况下，均能够如图4的(A)所示那样，在接触层41上的一部分形成欧姆金属部43，在接触层41的表面形成不接触欧姆金属部43的表面、即露出区域E1。
需要说明的是，欧姆金属部43的形状有时如图4的(A)所示那样地在截面图中呈现梯形，但其只不过是示意性的例示。欧姆金属部43的形状可以在截面图中形成为矩形，也可以在角部带有弧度。
进而，在接触部形成工序中，将露出区域E1中的接触层41去除至半导体层叠体30的表面露出为止，形成包含欧姆金属部43和接触层41a的接触部40，且形成半导体层叠体30的露出面E2(图4的(B))。即，将除了先形成的欧姆金属部43之外的部位的接触层41蚀刻至半导体层叠体30的最外层、即p型盖罩层39的表面露出为止，制成接触层41a。例如，在欧姆金属部43及其附近(2～5μm左右)形成抗蚀掩膜，并利用酒石酸-过氧化氢系等对接触层41的露出区域E1进行湿法蚀刻即可。除此之外，也可以利用无机酸-过氧化氢系和有机酸-过氧化氢系的蚀刻液等来进行湿法蚀刻。另外，在形成露出区域E1时，在上述规定的金属层上形成掩膜，在通过蚀刻来形成欧姆金属部43的情况下，可以连续进行蚀刻。
需要说明的是，接触部40的厚度相当于接触层41(41a)和欧姆金属部43的总厚度，可以设为350nm～1500nm、更优选设为400～1000nm。
<电介质层形成工序>
在电介质层形成工序中，在半导体层叠体30的露出面E2上的至少一部分形成电介质层50(图4的(C))。这样的电介质层50例如可如下操作来形成。
首先，以覆盖半导体层叠体30和接触部40的方式，在半导体层叠体30上的整面成膜电介质层。作为成膜法，可以应用等离子体CVD法和溅射法等公知的方法。并且，在所成膜的电介质层表面的接触部40的上方，于电介质层50上形成有接触部上的电介质时，只要根据期望形成掩膜，并通过蚀刻等来去除该接触部上的电介质即可。例如，可以使用缓冲氢氟酸(BHF)等，对接触部上的电介质进行湿法蚀刻。
需要说明的是，如图8所示那样，还优选在半导体层叠体30的露出面E2上的一部分形成电介质层50，且将接触部40的周围制成露出部E3。这样的电介质层50和露出部E3例如可如下操作来形成。首先，在半导体层叠体30上的整面成膜电介质层，在所成膜的电介质层表面的接触部40的上方，通过抗蚀剂来形成完全包围接触部的窗图案。此时，窗图案优选相对于接触部的宽度方向和长度方向的长度分别具有1～5μm左右的余量。通过使用这样形成的抗蚀图案，利用蚀刻来去除接触部周围的电介质，从而形成电介质层50，且接触部40的周围形成露出部E3。
为了可靠地获得该形状，优选将露出部E3的宽度W设为0.5μm以上且5μm以下，更优选设为1μm以上且3.5μm以下(参照图8)。
此处，还优选将电介质层50与半导体层叠体30接触的接触面积率设为80％以上且95％以下。这是因为：通过减少接触部40的面积并增加电介质层50的面积，能够抑制由接触部导致的光吸收。需要说明的是，接触面积率可以在晶片的状态下进行测定，在由单片化后的半导体发光元件的状态反推接触面积率的情况下，可以将单片化时去除的半导体层(存在电介质层的区域)的宽度假设为单个宽度为20～30μm(两个宽度为40～60μm)来计算。
需要说明的是，通过电介质层形成工序而形成的电介质层50的厚度H1与接触部40的厚度H2的关系没有特别限定，如图8所示那样，将电介质层50的厚度示作H1、将接触部的厚度示作H2时，可以设为H1≥H2，还优选设为H1>H2。在该条件下，可以将电介质层50的厚度设为例如360nm～1600nm，更优选设为410nm～1100nm。另外，还优选将电介质层的厚度H1与接触部40的厚度H2之差H1-H2设为10nm以上且100nm以下。
另外，作为电介质层50，可以使用SiO2、SiN、ITO和AlN等，特别优选电介质层50由SiO2形成。这是因为：SiO2容易利用BHF等进行蚀刻加工。
<反射层形成工序>
在反射层形成工序中，在电介质层50和接触部40上形成对半导体发光层35所放射的光进行反射的反射层60(图5的(A))。需要说明的是，在电介质层形成工序中形成了露出部E3的情况下，反射层60也形成在露出部E3上。虽然DBR、金属反射层、光子晶体、基于局部空隙等的折射率差等均可利用，但由于容易制造且会设为对于放射光而言适当的反射率，反射层60优选使用金属反射层。金属反射层可以使用Au、Al、Pt、Ti、Ag等，但特别优选以Au作为主成分。此时，在金属反射层的组成中，优选Au占据超过50质量％，更优选Au为80质量％以上。金属反射层可以包含多层的金属层，但包含由Au形成的金属层(以下记作“Au金属层”)时，在金属反射层的总厚度之中，优选Au金属层的厚度超过50％。例如，金属反射层可以是仅由Au组成的单层，金属反射层也可以包含2层以上的Au金属层。为了可靠地进行后续接合工序中的接合，优选将金属反射层的最表层(与半导体层叠体30相反一侧的面)制成Au金属层。例如，可以在电介质层50、露出部E3和接触部40上按照Al、Au、Pt、Au的顺序成膜金属层，从而制成金属反射层。可以将金属反射层中的Au金属层的1层的厚度设为例如400nm～2000nm，可以将由除了Au之外的金属形成的金属层的厚度设为例如5nm～200nm。金属反射层60可通过蒸镀法等通常的方法成膜并形成在电介质层50、露出部E3和接触部40上。
<接合工序>
在接合工序中，将表面设有金属接合层70的支承基板80夹着金属接合层70而接合于反射层60(图5的(B))。通过溅射法、蒸镀法等在支承基板80的表面预先形成金属接合层70即可。通过将该金属接合层70与反射层60相对配置并进行贴合，以250℃～500℃左右的温度进行加热压缩接合，由此能够进行两者的接合。
与反射层60接合的金属接合层70可以使用Ti、Pt、Au等金属；与金形成共晶合金的金属(Sn等)，优选将它们层叠。例如，可以将自支承基板80的表面起依次层叠厚度400nm～800nm的Ti、厚度5nm～20nm的Pt、厚度700～1200nm的Au而得的构件作为金属接合层70。需要说明的是，为了使反射层60与金属接合层70的接合容易，优选将金属接合层70侧的最表层设为Au金属层，将反射层60的金属接合层70侧的金属层也设为Au，进行基于Au-Au扩散的Au彼此的接合。
需要说明的是，支承基板80可以使用例如导电性的Si基板，除此之外，也可以使用导电性的GaAs基板或Ge基板。另外，除了上述半导体基板之外，可以使用金属基板，也可以是使用了烧成AlN等放热性绝缘基板的支架基板。支承基板80的厚度虽然也会因所使用的材料而异，但可以设为100μm以上且500μm以下，如果是Si基板、GaAs基板，则即使设为小于180μm的厚度也能够操作。若考虑到放热性、脆性、成本，则特别优选为Si基板。
<基板去除工序>
在基板去除工序中，去除生长用基板10(图6的(A))。生长用基板10可以使用例如盐酸稀释液，并通过湿法蚀刻来去除，可以将III-V族化合物半导体蚀刻阻挡层20设为该湿法蚀刻的终点。需要说明的是，去除III-V族化合物半导体蚀刻阻挡层20时，利用例如硫酸-过氧化氢系的蚀刻液来进行湿法蚀刻即可。
<粗糙面化处理工序>
在粗糙面化处理工序中，对n型包层31的光取出面的表面(平坦面31F之外的表面)进行粗糙化，使得形成表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面，形成无规的凹部31C(图6的(B))。优选以光取出面的表面的偏斜度Rsk达到-1以上的方式进行粗糙化。可以通过依次进行顶面电极区域的掩膜和粗糙面化加工来进行粗糙面化加工工序。参照图9的(A)～(D)，说明粗糙面化处理工序及适合在其后进行的保护膜形成工序。
<<顶面电极区域的掩膜>>
首先，在通过基板去除工序而露出的蚀刻阻挡层20上或第二导电型包层(n型包层31)上的顶面电极的形成区域31F上，使用光致抗蚀剂PR1等进行掩蔽(图9的(A))。如后所述，可以与对粗糙面化加工中的III-V族化合物半导体蚀刻阻挡层20进行蚀刻而形成图案时的用于保护电极区域的第一工序同时进行。需要说明的是，在粗糙面化处理工序之前形成顶面电极时，只要在形成顶面电极后，使用光致抗蚀剂对顶面电极上进行掩蔽即可。顶面电极可以形成在第二导电型包层(n型包层31)上，通过形成在蚀刻阻挡层20上，能够提高电极的可靠性。图9的(A)～(D)是在蚀刻阻挡层20上形成顶面电极的方式的示意图。
接着，粗糙面化加工可通过单独或组合基于机械加工的粗糙面化、湿法蚀刻、干法蚀刻来进行。只要以形成p型包层31的凹凸图案的表面粗糙度Ra为0.03μm以上且无规的粗糙面的方式进行粗糙化，优选只要能够以偏斜度Rsk达到Rsk≥-1的方式来形成，就可以是任意组合。
以下，示出粗糙面化加工处理工序的适合方式所包括的第一工序～第三工序和其后优选进行的保护膜形成工序的一例。除了下述之外，也可通过不同的方法来进行粗糙面化加工。
<<第一工序(电极区域的保护)>>
前述图6的(A)相当于去除生长用基板10后的状态。其后，在第一工序中，去除生长用基板10后，针对n型包层31的平坦区域31F上要形成顶面电极的预定部位或形成顶面电极后的电极)，利用即使是基于后述机械加工的粗糙面化也能够耐受的材料来进行保护。作为材料，只要是与机械加工(即研削加工)中的磨料的硬度同等或更硬的材料且容易进行成膜和图案化即可，可以选择例如SiO2、SiN、TiN等。
图案化只要使用光刻法来进行蚀刻或剥离即可。
<<第二工序(基于机械加工的粗糙化)>>
继第一工序之后，在第二工序中针对形成顶面电极的预定部位之外的表面(光取出面)进行研削(图9的(B))。通过用蜡等将晶片背面粘贴于支承板，一边流通研磨片材或包含磨料的浆料一边以规定的转速使用研磨机粗略地磨削表面，由此制作无规形状的凹凸，从而能够进行这样的研削。
此时，在研削开始时可以具有蚀刻阻挡层20，也可以预先通过蚀刻进行去除。在未去除蚀刻阻挡层20的情况下，在研削时以一定研削掉蚀刻阻挡层20的厚度量的方式调整研磨时间即可。
<<第三工序(蚀刻工序)>>
对于通过第二工序而产生了凹凸的表面，出于去除表面应变而实现洁净化且使凹凸陡峭化的目的，进行蚀刻。
蚀刻可以使用例如盐酸-乙酸系的蚀刻液(盐酸:乙酸＝1:2)、林纯药工业公司制的PureEtchF106等市售的蚀刻液。
基于第二工序的凹凸量、第三工序中的蚀刻液或蚀刻条件(温度、时间、搅拌等)可以任意组合。若与其它化合物半导体相比，则InP虽然是较难通过蚀刻而形成凹凸的材料，但只要以n型包层31的表面粗糙度达到Ra≥0.03且Rsk≥-1的方式形成凹凸即可。
<保护膜形成工序>
通过抗蚀剂而将顶面电极的中央部掩蔽后，将保护膜PF1成膜至包括p型包层31的凹凸面上在内的整面(图9的(C))。其后，剥离蚀刻层而露出顶面电极(图9的(D))。
作为成膜法，可以应用等离子体CVD法和溅射法等公知方法。并且，在顶面电极预先未形成抗蚀层的情况下，只要在保护膜的成膜后形成掩膜，并通过使用了缓冲氢氟酸(BHF)等的蚀刻等来去除该顶面电极上的保护膜即可。
需要说明的是，虽未图示，但基于本实施方式的制造方法还优选进一步具有将支承基板80的厚度研削至80μm以上且小于200μm的范围内的研削工序。本实施方式中，作为支承基板80，可以使用Si基板，此时，即使将支承基板80研削至厚度小于200μm也不发生破损。进而，可以将支承基板80的厚度研削至150μm以下，也可以研削至100μm以下。其中，若将支承基板80的厚度研削至小于80μm，则即使是Si基板也可能发生破损，因此，优选将厚度的下限设为80μm。另外，如果支承基板80的厚度为80μm以上，则能够充分地处理半导体发光元件100。
另外，基于本发明的适合实施方式的制造方法中，如图7所示那样，可以进一步具有：在制作半导体发光元件100后，在半导体层叠体30的表面形成顶面电极93的工序。另外，在支承基板80为导电性的情况下，可以进一步具有在支承基板80的背面形成背面电极91的工序。顶面电极93可以包含布线部93a和焊盘部93b。通过进行这种工序，能够制作半导体发光元件100’。背面电极91和顶面电极93的形成可以使用公知的方法，可以使用例如溅射法、电子束蒸镀法或电阻加热法等。
本实施方式为了便于说明而设为使用n型的InP基板作为生长用基板10的实施方式，针对在生长用基板10上形成的各层的n型和p型如上所述，但自然可以理解各层的导电型的n型/p型能够反转。
进而，如图1、图2的半导体发光元件所示那样，在切割之前，可以对外延形成的半导体层3a、3b、3c进行台面蚀刻。
需要说明的是，在上述制造方法的实施方式中，以接合型的半导体发光元件100的制作为前提进行了说明，但本发明不限定于接合型的半导体发光元件。基于本发明的半导体发光元件的制造方法可以在基板上依次形成反射层、由至少包含In和P的InGaAsP形成的第一导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第二导电型包层，在将前述第二导电型包层作为光取出侧来形成前述第二导电型包层后，包括将前述第二导电型包层的光取出面的表面进行粗糙化，使得形成表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面的粗糙面化处理工序。并且，在该前述粗糙面化处理工序中，优选以前述光取出面的表面的偏斜度Rsk达到-1以上的方式进行粗糙化。
实施例
(实验例1)
(实施例1)
以下，使用实施例更详细地说明本发明，但本发明完全不限定于以下的实施例。按照图3～图6、图9所示的流程图制作实施例1的半导体发光元件。具体如下。
首先，在n型InP基板的(100)面上，通过MOCVD法依次形成n型In0.57Ga0.43As蚀刻阻挡层(20nm)、n型InP包层(厚度：3.5μm)、i型InP间隔层(厚度：300nm)、发光波长为1300nm的量子阱结构的半导体发光层(合计130nm)、i型InP间隔层(厚度：300nm)、p型InP包层(厚度：4.8μm)、p型In0.8Ga0.20As0.5P0.5盖罩层(厚度：50nm)、p型In0.57Ga0.43As接触层(厚度：100nm)。需要说明的是，在形成量子阱结构的半导体发光层时，In0.73Ga0.27As0.5P0.5阱层(厚度：5nm)和InP势垒层(厚度：8nm)各交替地层叠10层。
如图10的(A)所示那样，在p型In0.57Ga0.43As接触层上形成分散成岛状的p型欧姆电极部(Au/AuZn/Au、总厚度：530nm)。在形成该图案时，形成抗蚀图案，接着，蒸镀欧姆电极，通过抗蚀图案的剥离来形成。在该状态下使用光学显微镜俯视观察晶片的半导体层时，p型欧姆电极部与半导体层的接触面积率为4.5％。需要说明的是，图10的(A)的外形尺寸为380μm见方。
接着，将欧姆电极部用作掩膜，通过酒石酸-过氧化氢系的湿法蚀刻来去除除了形成欧姆电极部的部位之外的p型In0.57Ga0.43As接触层。其后，通过等离子体CVD法在p型In0.80Ga0.20As0.50P0.50盖罩层上的整面形成由SiO2构成的电介质层(厚度：700nm)。接着，通过抗蚀剂而在p型欧姆电极部的上方区域形成宽度方向和长度方向附加有3μm宽度的形状的窗图案，通过基于BHF的湿法蚀刻来去除p型欧姆电极部及其周围的电介质层，使p型In0.80Ga0.20As0.50P0.50盖罩层露出。此时，p型In0.80Ga0.20As0.50P0.50盖罩层上的电介质层的高度H1(700nm)比包括p型接触层(厚度：130nm)和p型欧姆电极部(厚度：500nm)的接触部的高度H2(630nm)高70nm。需要说明的是，在该状态下使用光学显微镜俯视观察晶片的半导体层时，电介质层(SiO2)的接触面积率为90％。
接着，通过蒸镀而将金属反射层(Al/Au/Pt/Au)形成于p型In0.80Ga0.20As0.50P0.50盖罩层上的整面。金属反射层的各金属层的厚度依次为10nm、650nm、100nm、900nm。
另一方面，在成为支承基板的导电性Si基板(厚度：300μm)上形成金属接合层(Ti/Pt/Au)。金属接合层的各金属层的厚度依次为650nm、10nm、900nm。
将这些金属反射层和金属接合层相对配置，以300℃进行加热压缩接合。接着，利用盐酸稀释液对InP基板进行湿法蚀刻来去除。
接着，对n型InP包层的光取出面的表面进行粗糙面化处理。首先，使用正型的光致抗蚀剂对除了顶面电极形成区域之外的部位的蚀刻阻挡层上进行掩蔽，利用等离子体CVD形成50nm的SiO2膜，在该SiO2膜上成膜出100nm的TiN膜，将顶面电极形成区域利用SiO2膜和TiN膜加以保护。溶解光致抗蚀剂，通过剥离来去除除了顶面电极形成区域之外的部位的SiO2膜和TiN膜，接着，一边流通将氧化铝磨粒(#4000平均粒径为3μm)和润滑剂加以混合而得的浆料，一边利用研磨平板来进行未经保护的部分的蚀刻阻挡层和n型InP包层的研磨。此时，蚀刻阻挡层的厚度为20nm，调整研磨时间并研削至蚀刻阻挡层消失为止，在n型InP包层表面通过机械加工而形成凹凸。其后，使用盐酸-乙酸系的蚀刻液(盐酸:乙酸＝1:2)进一步蚀刻n型InP包层表面的凹凸。
接着，利用硫酸与过氧化氢水溶液的混合溶液来去除在上述粗糙面化处理中用于保护的TiN膜，利用BHF来去除SiO2膜，在露出的顶面电极形成区域的蚀刻阻挡层上，通过蚀刻图案的形成、n型电极的蒸镀、蚀刻图案的剥离，如图10的(B)所示那样地形成n型电极(Au(厚度：10nm)/Ge(厚度：33nm)/Au(厚度：57nm)/Ni(厚度：34nm)/Au(厚度：800nm)/Ti(厚度：100nm)/Au(厚度：1000nm))来作为顶面电极的布线部。进而，将焊盘部(Ti(厚度：150nm)/Pt(厚度：100nm)/Au(厚度：2500nm))形成在n型电极上，使顶面电极的图案如图10的(B)所示。需要说明的是，与图10(A)同样地，图10的(B)的外形尺寸为380μm见方。
最后，通过台面蚀刻来去除各元件间(宽度60μm)的半导体层，形成切割线。并且，在Si基板的背面侧形成背面电极(Ti(厚度：10nm)/Pt(厚度：50nm)/Au(厚度200nm))，通过切割来进行芯片单片化，制作实施例1的半导体发光元件。需要说明的是，芯片尺寸为350μm×350μm。
(实施例2、实施例3)
通过实施例1中的台面蚀刻来去除各元件间(宽度60μm)的半导体层，形成切割线后，使用等离子体CVD，以除了顶面电极的接合区域(中央的圆形部)之外覆盖粗糙面化处理后的n型InP包层之上和元件的侧面的方式形成SiO2保护膜，制作实施例2和实施例3的半导体发光元件。仅对制作实施例2、3时的SiO2保护膜的形成时间加以调整，结果实施例2、实施例3中的SiO2保护膜的厚度分别为215nm、645nm。
(实施例4～7)
分别变更实施例1中的粗糙面化处理的盐酸-乙酸系的蚀刻时间，进行表面粗糙度的控制，除此之外，与实施例1同样操作，制作实施例4～7的半导体发光元件。
(比较例1)
除了未对n型InP包层表面进行粗糙面化处理之外，与实施例1同样操作，制作比较例1的半导体发光元件。
(比较例2)
除了进行以下说明的粗糙面化处理之外，与实施例1同样操作，制作比较例2的半导体发光元件。首先，在进行n型InP包层的粗糙面化处理时，首先利用正型的光致抗蚀剂PR2来进行图案形成。光致抗蚀剂PR2的图案如图11所示那样，将各凹部的中心点二维排列成等腰三角晶格状，<011>方位以及与<011>方位垂直的方向上的中心点的间隔设为6.6μm。另外，各凹部的形状设为正六边形(1边为2μm)。接着，使用酒石酸-过氧化氢水系的蚀刻液，对n型In0.57Ga0.43As蚀刻阻挡层进行图案转印(图12的(A)～(C))。其后，清洗去除光致抗蚀剂PR2(图12的(D))，在n型InP包层中的电极形成区域的顶面进一步形成其它的光致抗蚀剂PR3(图13的(A))。其后，使用盐酸-乙酸系的蚀刻液(盐酸:乙酸＝1:2)，蚀刻n型InP包层(图13的(B))，进一步使用硫酸-过氧化氢系的蚀刻液(硫酸:过氧化氢:水＝3:1:1)对n型In0.57Ga0.43As蚀刻阻挡层进行湿法蚀刻来去除(图13的(C))。其结果，形成具有结晶方位依赖性的凹凸图案。
(比较例3)
与比较例2同样操作，制作半导体发光元件，进一步与实施例2同样操作，以覆盖粗糙面化处理后的n型InP包层上和元件的侧面的方式形成SiO2保护膜(膜厚：500nm)，制作比较例3的半导体发光元件。
(比较例4～7)
在比较例2的粗糙面化处理之中，通过变更图案的直径和间距来变更粗糙面的状态，除此之外，与比较例2同样操作，制作比较例4～7的半导体发光元件。
<粗糙面的粗糙度测定>
使用粗糙面化处理后的晶片(切割前)，并使用Tencor公司制的接触式高低差计“P-6”，进行n型包层表面的粗糙面形状测定。所使用的针的形状设为：触针前端半径为2μm、触针压力为2mg且扫描速度为2μm/sec，取样频率为50Hz。测定距离(基准长度)设为200μm。表面粗糙度Ra的值和偏斜度Rsk的值通过该高低差计来自动计算。
将实施例1～7的高低差计的数据分别示于图14A～图14G。针对比较例，使用掩膜进行了粗糙面化的比较例2～7各自的高低差计的数据分别示于图15A～图15F。需要说明的是，针对形成了SiO2保护膜的实施例2、3和比较例3，分别测定保护膜形成前的n型InP包层表面和保护膜形成后的保护膜表面。图中示出n型InP包层表面的测定结果。
实施例1～7中均形成无规形状的凹凸，山和谷均尖锐，与此相对，比较例2～7因进行了图案形成而使凹凸的间距统一，凹部的谷也深。需要说明的是，比较例1未进行粗糙面化处理，因而平坦。需要说明的是，在高低差计的数据测定时，自动地算出基于ISO 4287-1997的Amplitude parameters(Rp、Rv、Rz、Rc、Rt、Ra、Rq、Rsk、Rku)。针对其中的Ra和Rsk，示于下述表1。另外，将表示实施例1～7和比较例1～7的表面粗糙度Ra与偏斜度Rsk的对应关系的图示于图16。另外，若参照例如比较例4、5、7的高低差计的数据(图15C、D、F)，则在因掩膜的原因而未形成槽的部分(平坦图案部分)观察到略有高度的峰，但该平坦图案部分的表面粗糙度Ra均为0.004μm。未形成槽的部分的Ra为0.010μm以下，比较例的光取出侧的表面评价为不是“无规的粗糙面”。各平坦面的间距分别是：比较例2：6.6μm、比较例3：6.6μm、比较例4：4.0μm、比较例5：4.0μm、比较例6：8.0μm、比较例7：8.0μm。并且，实施例1～7在光取出侧的表面观察不到比较例那样的未形成槽的部分，因此评价为“无规的粗糙面”。
[表1]
表1
Figure BDA0002725492440000281
<输出和Vf的评价>
使用银糊剂将实施例1～7和比较例1～7各自的半导体发光元件固定在晶体管外壳接头(Transistor Outline Headers)(TO-18)上，使用金引线键合顶面电极。接着，通过分别流通20mA的电流来测定实施例1～7和比较例1～7的发光输出(Po)和顺向电压(Vf)。需要说明的是，发光输出(Po)的测定使用了积分球。另外，顺向电压(Vf)设为流通20mA时的恒定电流电压装置(ADC公司制：型号6243))的电压值。将测定10个时的平均值一并示于表1。
<发光光谱的评价>
流通20mA的电流，使用大塚电子公司制的分光器(型号：MCPD-9800、受光元件：InGaAs、每1ch的波长幅度：5.5nm、狭缝宽度：50μm、波长精度：±2nm)，测定条件设为曝光时间1msec、累算次数60次，分别测定实施例1～7和比较例1～7的发光元件的波长1000～1600nm这一范围的发光光谱。需要说明的是，未对测定结果进行修匀。
按照下述基准来评价所测定的发光光谱。需要说明的是，此处提及的“肩”是指：维持曲线上的切线斜率的符号(正、负)，但明确观察到切线的斜率从大变小或者从小变大的点的部位。
在利用将最大强度设为1的相对强度来线轴表示发光光谱的纵轴(发光强度)时具有相对强度为0.1以上的发光强度的波长区域中，在发光光谱中除了发光强度达到最大的中心波长的发光峰之外还观察到发光峰(斜率达到0的极大值)而呈现多峰的情况记作×。
除了中心波长的发光峰之外观察不到发光峰而呈现单峰，但观察到被称为肩的部分的情况记作○。
呈现单峰且观察不到被称为肩的部分的情况记作◎。
分别将作为代表例的实施例1和实施例7的发光光谱示于图17A、图17B，将比较例1～3的发光光谱示于图18A～图18C。另外，测定发光中心波长(λp)。将发光中心波长(λp)示于表1。
由表1和图14A～图14G、图15A～图15F的结果可知：如实施例1～7那样，如果是在发光元件的光取出面观察到的凹凸形状，则发光光谱呈现单峰。并且还可以确认：若该凹凸形状的表面粗糙度Ra和偏斜度Rsk分别满足Ra≥0.03μm、Rsk≥-1，则确实呈现单峰。另外可以确认：通过使偏斜度Rsk为-0.5≤Rsk≤0.5，会呈现单峰且发光输出大。
(实验例2)
针对上述实验例1中制作的实施例1、2、3、5、7和比较例1～6，如下操作来获取粗糙面的粗糙度的三维信息。
<三维的粗糙面的粗糙度测定>
使用形状分析激光显微镜(KEYENCE公司制、VK-X1000/1100)，进行粗糙面化处理后的晶片(切割前)中的n型包层表面的粗糙面形状的测定。需要说明的是，针对形成了SiO2保护膜的实施例2、3和比较例3，测定保护膜形成后的保护膜表面。将透镜倍率设为150倍，像素数设为2048×1536。
在数据测定时，自动算出基于ISO 25178的面粗糙度的参数(Sa、Sz、Str、Spc、Sdr、Ssk等)。将它们的值示于下述表2。另外，作为代表例，分别将实施例1和比较例2中的n型包层表面的三维图像示于图19A和图19B。如图19A所示那样，观察到在实施例1的n型包层的表面形成了无规的粗糙面。另一方面，观察到，在比较例2的n型包层的表面，平坦图案部分(Ra为0.010μm以下)与槽部以规定的图案进行排列，确认其不是无规的粗糙面。
[表2]
表2
Figure BDA0002725492440000301
将根据表1所记载的基于二维评价的测定结果和表2所记载的基于三维评价的测定结果对偏斜度Rsk与偏斜度Ssk的相关关系进行研究而得的结果示于图20。鉴于该图20的图可知：为了消除多峰，在三维测定中，优选表面粗糙度Sa为0.05μm以上且光取出面的表面的偏斜度Ssk为-0.5以上。另外可知：表示展开面积(表面积)的大小的Sdr值与Po显示出相对于Sdr值、Po也增大的倾向。
(实验例3)
在制作实验例1中制作的实施例1、3和比较例1～3所述的半导体发光元件后立即利用积分球测定初始的发光输出。其后，在室温下以100mA对该半导体发光元件连续通电1000小时后，利用积分球测定发光输出，求出发光输出维持率。结果如下述表3所示。因此可确认：若在满足本发明条件的无规粗糙面上形成保护膜，则抑制由连续通电导致的输出降低的效果大。
[表3]
表3
保护膜的有无 发光输出维持率 备注
实施例1 无 94％ 无规的粗糙面
实施例3 有 99～100％ 在无规的粗糙面上形成保护膜
比较例1 无 94％ 平坦面
比较例2 无 94％ 规则的粗糙面
比较例3 有 97％ 在规则的粗糙面上形成保护膜
产业上的可利用性
根据本发明，可提供在具备由至少包含In和P的InGaAsP形成的包层的接合型的半导体发光元件中能够减少发光光谱中的多峰而成为单峰的半导体发光元件及其制造方法。
附图标记说明
1 半导体发光元件
10 生长用基板
20 III-V族化合物半导体蚀刻阻挡层
30 半导体层叠体
31 第一导电型InP包层
35 半导体发光层
35W 阱层
35B 势垒层
37 第二导电型InP包层
39 盖罩层
40 接触部
41(41a) 接触层
43 欧姆金属部
50 电介质层
60 金属反射层
70 金属接合层
80 导电性支承基板
100、100’ 半导体发光元件
91 背面电极
93 顶面电极
E1 露出区域
E2 露出面
E3 露出部

Claims (12)

1.一种半导体发光元件，其特征在于，其在基板上依次设有反射层、由至少包含In和P的InGaAsP形成的第一导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第二导电型包层，将所述第二导电型包层作为光取出侧，
所述第二导电型包层的光取出面的表面是表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。
2.一种半导体发光元件，其特征在于，其在支承基板上依次设有金属接合层、反射层、由至少包含In和P的InGaAsP形成的第一导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第二导电型包层，将所述第二导电型包层作为光取出侧，所述第二导电型包层的光取出面的表面是表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。
3.根据权利要求1或2所述的半导体发光元件，其发光光谱为单峰。
4.根据权利要求1～3中任一项所述的半导体发光元件，其中，所述光取出面的表面的偏斜度Rsk为-1以上。
5.根据权利要求1～3中任一项所述的半导体发光元件，其中，在所述光取出面上进一步设有保护膜。
6.根据权利要求5所述的半导体发光元件，其中，所述保护膜的厚度为100nm以上且700nm以下，所述保护膜的表面的表面粗糙度Ra为0.02μm以上，且偏斜度Rsk为-1以上。
7.根据权利要求5或6所述的半导体发光元件，其中，所述保护膜包含选自由氧化硅、氮化硅、ITO和AlN组成的组中的至少一种。
8.一种半导体发光元件的制造方法，其特征在于，其是制造在基板上依次形成反射层、由至少包含In和P的InGaAsP形成的第一导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第二导电型包层，且将所述第二导电型包层作为光取出侧的半导体发光元件的方法，其包括：
粗糙面化处理工序，在形成所述第二导电型包层后，对所述第二导电型包层的光取出面的表面进行粗糙化，使得形成表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。
9.根据权利要求8所述的半导体发光元件的制造方法，其中，在所述粗糙面化处理工序中，以所述光取出面的表面的偏斜度Rsk达到-1以上的方式进行粗糙化。
10.一种半导体发光元件的制造方法，其特征在于，其包括：
半导体层形成工序：在生长用基板上依次形成包含In、Ga和As的III-V族化合物半导体蚀刻阻挡层、由至少包含In和P的InGaAsP形成的第二导电型包层、发光中心波长为1000～2200nm的半导体发光层、以及由至少包含In和P的InGaAsP形成的第一导电型包层；
反射层形成工序：在所述第一导电型包层上形成对由所述半导体发光层放射的光进行反射的反射层；
接合工序：将支承基板夹着金属接合层接合于所述反射层；
基板去除工序：去除所述生长用基板；以及
粗糙面化处理工序：在该基板去除工序后，对所述第二导电型包层的光取出面的表面进行粗糙化，使得形成表面粗糙度Ra为0.03μm以上且凹凸图案无规的粗糙面。
11.根据权利要求10所述的半导体发光元件的制造方法，其中，在所述粗糙面化处理工序中，以所述光取出面的表面的偏斜度Rsk达到-1以上的方式进行粗糙化。
12.根据权利要求10或11所述的半导体发光元件的制造方法，其还包括：
顶面电极形成工序：在除所述光取出面之外的第二导电型包层的顶面电极形成区域中，在所述第二导电型包层上隔着所述蚀刻阻挡层而形成第二导电型电极。
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