KR102419420B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

반도체 발광소자 및 그 제조방법 Download PDF

Info

Publication number
KR102419420B1
KR102419420B1 KR1020207029305A KR20207029305A KR102419420B1 KR 102419420 B1 KR102419420 B1 KR 102419420B1 KR 1020207029305 A KR1020207029305 A KR 1020207029305A KR 20207029305 A KR20207029305 A KR 20207029305A KR 102419420 B1 KR102419420 B1 KR 102419420B1
Authority
KR
South Korea
Prior art keywords
layer
light emitting
semiconductor light
emitting device
type cladding
Prior art date
Application number
KR1020207029305A
Other languages
English (en)
Other versions
KR20200127252A (ko
Inventor
쥰페이 야마모토
테츠야 이쿠타
Original Assignee
도와 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도와 일렉트로닉스 가부시키가이샤 filed Critical 도와 일렉트로닉스 가부시키가이샤
Priority claimed from PCT/JP2019/016713 external-priority patent/WO2019203329A1/ja
Publication of KR20200127252A publication Critical patent/KR20200127252A/ko
Application granted granted Critical
Publication of KR102419420B1 publication Critical patent/KR102419420B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Abstract

발광 스펙트럼 중의 멀티 피크를 완화하여 단일 피크로 할 수 있는 반도체 발광소자를 제공한다. 본 발명에 따른 반도체 발광소자는 기판 상에 반사층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층이 차례로 마련되고, 상기 제2 도전형 클래드층을 광 취출측으로 하고, 상기 제2 도전형 클래드층의 광 취출면의 표면은 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 요철패턴이 랜덤인 조면이다.

Description

반도체 발광소자 및 그 제조방법
본 발명은 반도체 발광소자 및 그 제조방법에 관한 것으로, 특히 적외 발광의 반도체 발광소자에 관한 것이다.
종래, 파장 750nm 이상의 적외영역을 발광파장으로 하는 적외 발광의 반도체 발광소자가 알려져 있다. 예를 들면, 적외 발광의 반도체 발광소자는 센서, 가스분석, 감시 카메라 등의 용도로 폭넓게 이용되고 있다.
이러한 반도체 발광소자의 발광파장을 1000nm ~ 2200nm의 근적외 영역으로 하는 경우, 발광층에 In 및 P를 포함하는 InGaAsP계 III - V족 반도체를 이용하는 것이 일반적이다. 종래, InP층 등의 InGaAsP계 III - V족 반도체층을 에피택셜 성장시키는 경우, 성장용 기판과, In 및 P를 포함하는 InGaAsP계 III - V족 반도체층을 격자 정합시키기 위해 InP 기판이 성장용 기판으로 이용되어 왔다.
예를 들면, 특허문헌 1에는 발진파장 1.3μm대의 반도체 레이저가 개시되어 있다. 이 반도체 레이저는 n - InP 기판 상에 형성된 다중 변형 양자우물 활성층을 가지며, 상기 다중 변형 양자우물 활성층은 InGaAsP변형 양자우물과 InGaAsP 장벽층이 교번으로 적층된 구조를 가지고 있다.
또한, 특허문헌 2에는 InP 기판과 동일한 격자 정수를 가지는 InGaAsP 배리어층과, InP 기판보다 짧은 격자 정수를 가지는 In0.3Ga0.7As층으로 이루어지는 변형 양자 우물층과, InP 기판보다 긴 격자 정수를 가지는 InAs로 이루어지는 격자 변형 보상층으로 이루어지는 양자 우물층이 InP 기판 상에 마련되는 것이 개시되어 있다.
특허문헌 1 및 특허문헌 2에 기재의 기술에서는, 성장용 기판으로서의 InP 기판이 반도체 발광소자의 지지기판으로 그대로 이용된다. 이는, InP 기판은 근적외 영역의 광에 대해서는 투명하므로, 광 취출의 점에서 아무런 지장이 없었기 때문이다.
그러나, InP 기판 상에 마련한 In 및 P를 포함하는 III - V족 화합물 반도체계의 발광소자에서는, 전류 경로가 전극 직하에 집중해 버리므로, 발광출력의 증대에는 한계가 있었다.
근년, LED 용도의 다양화에 따라 적외광 등의 장파장을 발광하는 반도체 발광소자에서도 고출력화가 요구된다. 여기서, 본 발명자들은 특허문헌 3에 있어서, 성장용 기판 상에 형성한 InP계의 클래드층을 포함하는 반도체 적층체를 형성한 후, 상기 반도체 적층체와 지지기판을 접합하여 성장용 기판을 제거하는 접합형 반도체 발광소자를 제안하고 있다.
일본 공개특허 공보 평7 - 147454호 일본 공개특허 공보 평6 - 237042호 일본 공개특허 공보 2018 - 6495호
특허문헌 3에 개시되는 접합형 반도체 발광소자에 의해, 외부 취출 효율을 큰 폭으로 높일 수 있는 것이 본 발명자들에 의해 확인된다. 그러나, 이 접합형 반도체 발광소자에서는, 발광 스펙트럼에 있어서 발광강도의 최대치를 가지는 발광 중심 파장의 발광 피크 이외에도, 발광 피크가 다수 존재하는(이하, 본 명세서에서 "멀티 피크"라고 함) 경우도 본 발명자들에 의해 새롭게 확인되었다. 여기서, 발광 피크(이하, 단순히 "피크"로 기재하는 경우가 있다.)란, 발광 스펙트럼에 있어서 횡축(파장)의 변화에 대한 종축(발광강도)의 변화의 기울기를 취하였을 때, 기울기가 0이 되어 극대값을 취하는 점인 것으로 한다. 또한, 상기 피크는 발광 중심 파장에서의 발광 피크의 발광강도에 대한 상대 강도가 0.1 미만의 것은 제외한다.
그리고, 종래 기술에 따른 비접합형 반도체 발광소자의 경우, 발광 스펙트럼 중에는 발광 중심 파장의 발광 피크 이외에는 피크가 존재하지 않는(발광 중심 파장의 발광 피크뿐이며, 이하, 본 명세서에 있어서 "단일 피크"라고 한다) 것이 일반적이다. 상술한 멀티 피크의 방사광을 발광하는 반도체 발광소자에서는, 발광 중심 파장의 발광 피크의 발광강도에 대한 상대 강도가 0.1 이상의 발광강도를 가지는 파장이 상이한 발광 피크가 있으므로, 이러한 반도체 발광소자를 센서 용도 등에 이용하는 경우, 오류가 발생하는 우려가 있다.
여기서 본 발명은, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 클래드층을 포함하는 접합형 반도체 발광소자에 있어서, 발광 스펙트럼 중 멀티 피크를 완화하여 단일 피크로 할 수 있는 반도체 발광소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명자들은 상기 과제를 해결하는 방도에 대해서 열심히 검토하였다. 발광층에서 방사된 파장 1000 ~ 2200nm의 적외광이 광 취출측의 클래드층으로 입사할 때, 클래드층이 InP인 경우, InP의 굴절률은 적외광에 있어서 약 3.2이므로, 클래드층에서 직접 대기(굴절률 1)를 향해 광이 취출되는 경우에는, 계면에 비스듬히 입사한 광의 대부분은 반사에 의해 반도체층의 내측으로 돌아온다고 생각할 수 있다. 한편, 발광층과 기판 사이에 반사층을 가지는 반도체 발광소자에서는, 발광층에서 기판 방향으로 방사된 적외광은 반사층에 의해 반사되고, 상기 반사에 의한 반사광이 발광층을 경유하여 상기 광 취출측의 클래드층으로 입사하게 된다. 여기서, 반도체 발광소자에서의 반도체층의 총 두께는 수μm ~ 15μm 정도이고, 적외광의 코히어런트(coherent) 길이의 범위 이내가 되며, 간섭하기 쉽다. 그리고, 중심 발광파장1300nm, 반치폭100nm의 광의 코히어런트 길이는 16.9μm이며, 중심 발광파장1460nm, 반치폭100nm의 광의 코히어런트 길이는 21.3μm이다. 이러한 이유로 인해, 상술한 광 취출측에서의 클래드층의 계면에서의 반사광과, 반사층에 의한 반사광이 간섭하므로, 발광 스펙트럼에서 멀티 피크가 관찰되는 것은 아닐까 본 발명자들은 생각하였다. 또한, 이 현상은 클래드층에서 InP보다 굴절률이 작은 유전체로 이루어지는 보호층을 통하여 대기를 향해 광이 취출되는 경우에도 일어난다. 여기서, 클래드층의 광 취출면의 표면을 조면화하는 것을 본 발명자들은 착상하여 상기 조면화에 의해 멀티 피크를 없앨 수 있음을 지견하고, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 요지 구성은 이하와 같다.
(1) 기판 상에 반사층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층이 차례로 마련되고, 상기 제2 도전형 클래드층을 광 취출측으로 하는 반도체 발광소자이며,
상기 제2 도전형 클래드층의 광 취출면의 표면은 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 요철패턴이 랜덤인 조면인 것을 특징으로 하는 반도체 발광소자.
(2) 지지기판 상에 금속 접합층, 반사층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층이 차례로 마련되고, 상기 제2 도전형 클래드층을 광 취출측으로 하는 반도체 발광소자이며, 상기 제2 도전형 클래드층의 광 취출면의 표면은 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 요철패턴이 랜덤인 조면인 것을 특징으로 하는 반도체 발광소자.
(3) 발광 스펙트럼이 단일 피크인, 상기 (1) 또는 (2)에 기재된 반도체 발광소자.
(4) 상기 광 취출면의 표면의 스큐니스(skewness)(Rsk)가 -1 이상인, 상기 (1) ~ (3)의 어느 하나에 기재된 반도체 발광소자.
(5) 상기 광 취출면 상에 보호막이 더 마련되는, 상기 (1) ~ (3)의 어느 하나에 기재된 반도체 발광소자.
(6) 상기 보호막의 두께가 100nm 이상 700nm 이하이며, 상기 보호막의 표면의 표면 거칠기(Ra)가 0.02μm 이상이고, 또한, 스큐니스(Rsk)가 -1 이상인, 상기 (5)에 기재된 반도체 발광소자.
(7) 상기 보호막이, 산화 규소, 질화 규소, ITO 및 AlN으로 이루어지는 군에서 선택되는 적어도 하나를 포함하는, 상기 (5) 또는 (6)에 기재된 반도체 발광소자.
(8) 기판 상에 반사층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층을 차례로 형성하고, 상기 제2 도전형 클래드층을 광 취출측으로 하는 반도체 발광소자의 제조방법에 있어서,
상기 제2 도전형 클래드층을 형성한 후, 상기 제2 도전형 클래드층의 광 취출면의 표면을, 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 요철패턴이 랜덤인 조면이 되도록 조화하는 조면화 처리공정을 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
(9) 상기 조면화 처리공정에 있어서, 상기 광 취출면의 표면의 스큐니스(Rsk)를 -1 이상이 되도록 조화하는, 상기 (8)에 기재된 반도체 발광소자의 제조방법.
(10) 성장용 기판 상에 In, Ga 및 As를 포함하는 III - V족 화합물 반도체 에칭 스톱층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층을 차례로 형성하는 반도체층 형성공정과,
상기 제1 도전형 클래드층 상에 상기 반도체 발광층에서 방사되는 광을 반사하는 반사층을 형성하는 반사층 형성공정과,
지지기판을, 금속 접합층을 통하여 상기 반사층에 접합하는 접합공정과,
상기 성장용 기판을 제거하는 기판 제거공정과,
상기 기판 제거공정 후, 상기 제2 도전형 클래드층의 광 취출면의 표면을, 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 요철패턴이 랜덤인 조면이 되도록 조화하는 조면화 처리공정을 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
(11) 상기 조면화 처리공정에 있어서, 상기 광 취출면의 표면의 스큐니스(Rsk)를 -1 이상이 되도록 조화하는, 상기 (10)에 기재된 반도체 발광소자의 제조방법.
(12) 상기 광 취출면을 제외한 제2 도전형 클래드층의 상면 전극 형성영역에 있어서, 상기 제2 도전형 클래드층 상에 상기 에칭 스톱층을 통하여 제2 도전형의 전극을 형성하는 상면 전극 형성공정을 더 포함하는, 상기 (10) 또는 (11)에 기재된 반도체 발광소자의 제조방법.
본 발명에 따르면, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 클래드층을 포함하는 접합형 반도체 발광소자에 있어서, 발광 스펙트럼 중의 멀티 피크를 줄이고, 단일 피크로 할 수 있는 반도체 발광소자 및 그 제조방법을 제공할 수 있다.
도 1은, 발명의 일 실시형태에 따른 반도체 발광소자를 설명하는 모식 단면도이다.
도 2는, 본 발명의 알맞은 실시형태에 따른 반도체 발광소자를 설명하는 모식 단면도이다.
도 3a ~ c는, 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조공정에서의 모식 단면도이다.
도 4a ~ c는, 도 3에 계속하는, 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조공정에서의 모식 단면도이다.
도 5a, b는, 도 4에 계속하는, 본 발명의 일 알맞은 실시형태에 따른 반도체 발광소자의 제조공정에서의 모식 단면도이다.
도 6a, b는, 도 5에 계속하는, 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조공정에서의 모식 단면도이다.
도 7은, 본 발명의 일 실시형태에 따라 제조되는 반도체 발광소자의 모식 단면도이다.
도 8은, 본 발명의 일 실시형태에 따른 반도체 발광소자의, 유전체층 및 컨택트부 주변의 알맞은 태양을 설명하는 모식 단면도이다.
도 9a ~ d는, 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조공정에서의, 조면화 처리공정의 알맞은 태양을 설명하는 모식 단면도이다.
도 10a는, 실험예 1에서의 오믹 전극부의 패턴을 나타내는 모식 상면도이며, b는, 실험예 1에서의 상면 전극의 패턴을 나타내는 모식 평면도이다.
도 11은, 비교예 3에서 이용한 마스크 패턴의 모식 평면도이다.
도 12a ~ d는, 비교예 3에서의 조면화 처리의 제조공정을 설명하는 모식 단면도이다.
도 13a ~ c는, 도 12에 계속하는, 비교예 3에서의 조면화 처리의 제조공정을 설명하는 모식 단면도이다.
도 14a는, 실시예 1의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 14b는, 실시예 2의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 14c는, 실시예 3의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 14d는, 실시예 4의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 14e는, 실시예 5의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 14f는, 실시예 6의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 14g는, 실시예 7의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 15a는, 비교예 2의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 15b는, 비교예 3의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 15c는, 비교예 4의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 15d는, 비교예 5의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 15e는, 비교예 6의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 15f는, 비교예 7의 n형 클래드층의 표면 형상의 측정결과를 나타내는 그래프이다.
도 16은, 실험예 1에서의, 표면 거칠기(Ra)와 스큐니스(Rsk)와의 대응관계를 나타내는 그래프이다.
도 17a는, 실시예 1의 발광 스펙트럼을 나타내는 그래프이다.
도 17b는, 실시예 7의 발광 스펙트럼을 나타내는 그래프이다.
도 18a는, 비교예 1의 발광 스펙트럼을 나타내는 그래프이다.
도 18b는, 비교예 2의 발광 스펙트럼을 나타내는 그래프이다.
도 18c는, 비교예 3의 발광 스펙트럼을 나타내는 그래프이다.
도 19a는, 실시예 1의 n형 클래드층의 삼차원 표면 형상을 나타내는 레이저 현미경 화상이다.
도 19b는, 비교예 2의 n형 클래드층의 삼차원 표면 형상을 나타내는 레이저 현미경 화상이다.
도 20은, 실험예 2에서의, 스큐니스(Rsk)와 스큐니스(Ssk)와의 상관을 나타내는 도면이다.
본 발명의 실시형태의 설명에 앞서, 이하의 점에 대해서 미리 설명한다. 우선, 본 명세서에서 조성비를 명시하지 않고 단순히 "InGaAsP"로 표기하는 경우는 III족 원소(In, Ga의 합계)와, V족 원소(As, P)와의 화학 조성비가 1：1이며, 또한, III족 원소인 In 및 Ga의 비율과, V족 원소인 As 및 P의 비율이 각각 부정(不定)의, 임의의 화합물을 의미하는 것으로 한다. 이 경우, III족 원소에 In 및 Ga의 어느 하나가 포함되지 않는 경우를 포함하고, 또한, V족 원소에 As 및 P의 어느 하나가 포함되지 않는 경우를 포함하는 것으로 한다. 단, "In 및 P를 적어도 포함하는" InGaAsP로 명시적으로 기재하는 경우, III족 원소에 In이 0% 초과100% 이하 포함되며, 또한, V족 원소에 P가 0% 초과100% 이하 포함되어 것으로 한다. 또한, "InGaP"로 표기하는 경우는, 상기 "InGaAsP"에 As가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미하며, "InGaAs"로 표기하는 경우에는, 상기 "InGaAsP"에 P가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 마찬가지로, "InAsP"로 표기하는 경우는, 상기 "InGaAsP"에 Ga가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미하며, "GaAsP"로 표기하는 경우에는, 상기 "InGaAsP"에 In이 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 그리고, "InP"로 표기하는 경우는, 상기 "InGaAsP"에 Ga 및 As가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 그리고, InGaAsP나 InGaAs 등의 각 성분 조성비는 광 루미네선스 측정 및 X선 회절 측정 등에 의해서 측정할 수 있다. 또한, 여기서 말하는 "제조상 불가피한 혼입"이란, 원료가스를 이용하는 제조장치 상의 불가피한 혼입 이외, 결정성장 시 또는 그 이후의 열처리에 수반하는 각층 계면에서의 원자의 확산현상 등을 의미한다.
또한, 본 명세서에 있어서, 전기적으로 p형으로서 기능하는 층을 p형층이라고 칭하며, 전기적으로 n형으로서 기능하는 층을 n형층이라고 칭한다. 한편, Zn이나 S, Sn, C, P, Ga, As, Si, Al 등의 특정한 불순물을 의도적으로는 첨가하지 않고, 전기적으로 p형 또는 n형으로서 기능하지 않는 경우, "i형" 또는 "언도프"라고 한다. 언도프의 InGaAsP층에는 제조과정에서의 불가피적인 불순물의 혼입은 있어도 좋고, 구체적으로는, 캐리어 밀도가 작은(예를 들면, 4 × 1016/cm3 미만) 경우, "언도프"라고 하며, 본 명세서에서는 취급하는 것으로 한다. 또한, Zn이나 Sn 등의 불순물 농도의 값은 SIMS분석에 따른 것으로 한다.
또한, 형성되는 각 층의 두께 전체는 광 간섭식 막두께 측정기를 이용하여 측정할 수 있다. 더욱이, 각 층의 두께 각각은 광 간섭식 막두께 측정기 및 투과형 전자현미경에 의한 성장층의 단면 관찰로부터 산출할 수 있다. 또한, 초격자 구조와 같이 각 층의 두께가 작은 경우에는 TEM - EDS를 이용하여 두께를 측정할 수 있다. 그리고, 단면도에서, 소정의 층이 경사면을 가지는 경우, 그 층의 두께는 해당층의 직하(直下)층의 평탄면에서의 최대 높이를 이용하는 것으로 한다.
본 명세서에 있어서 이용하는 표면 거칠기(Ra)란, 측정거리에서의 산술 평균 거칠기(μm)를 나타낸다. 또한, 스큐니스(Rsk)란, 평균선을 중심으로 했을 때의 산부(山部)와 골짜기부(谷部)의 대칭성을 나타내는 값이다. Rsk가 제로에서는 평균선에 대해서 상하 대칭(정규분포)이고, 플러스이면 평균선에 대해서 하측(골측)으로 치우쳐 있는 것을 나타내며, 마이너스이면 평균선에 대해서 상측(산측)으로 치우쳐 있는 것을 나타낸다. 표면 거칠기(Ra) 및 스큐니스(Rsk)의 정의는 ISO 4287 - 1997에 따른다. 더욱이, 본 명세서에서 이용하는 표면 거칠기(Sa)란, 상기 표면 거칠기(Ra)와 마찬가지로 산술 평균 거칠기(μm)를 나타내는 값이며, ISO 25178에 따른다. 또한, 더욱이 스큐니스(Ssk)란, 상기 스큐니스(Rsk)와 마찬가지로 평균선을 중심으로 했을 때의 산부와 골짜기부의 대칭성을 나타내는 값이며, ISO 25178에 따른다. 표면 거칠기(Ra) 및 스큐니스(Rsk)는 ISO 4287 - 1997에 따르는 이차원 윤곽 곡선방식에 따른 측정치임에 반해, 표면 거칠기(Sa) 및 스큐니스(Ssk)는 ISO 25178에 따르는 삼차원 표면성질과 상태에 의한 측정치이다.
표면 거칠기(Ra) 및 스큐니스(Rsk)의 측정방법은 촉침식(觸針式)의 단차계(예를 들면, Tencor 사제의 접촉식 단차계 "P - 6")를 이용하여 측정할 수 있다. 이용하는 침의 형상은 촉침 선단 반경 2μm로 하고, 촉침압 2mg에서 스캔속도 2μm/sec로 하고, 샘플링 주파수는 50Hz로 하면 좋다. 측정거리(기준길이)는 200μm로 한다. 또한, 표면 거칠기(Sa) 및 스큐니스(Ssk)의 측정방법은 비촉침식의 형상해석 레이저 현미경(KEYENCE 사제 VK - X1000/1100)을 이용하여 측정할 수 있다. 본 명세서의 실시예(실험예 2)에서의 측정조건에 대해서는 렌즈 배율을 150배로 하고, 화소수를 2048 × 1536으로 하였다.
또한, 본 명세서에서 "랜덤인 조면"이란, 광 취출측의 표면에 대해서 상기의 접촉식 단차계에 따른 측정결과에 있어서, 주기적으로 홈이 형성된 형상이 관찰되며, 홈이 형성되어 있지 않은 부분의 표면 거칠기(Ra)가 0.010μm 이하인 경우를 제외한 것이다. 그리고, 홈이 형성되어 있지 않은 부분의 표면 거칠기(Ra)가 0.010μm 이하인 표면 형상은, 주기적으로 홀을 가지는 마스크를 광 취출측 표면에 형성한 후, 표면을 에칭하여 요부를 형성함으로써 얻어지는 표면 형상이 해당한다. 이와 같이 하여 형성된 광 취출측의 표면 형상을 발광소자에 적용하더라도, 이 표면 형상에 따른 광의 반사각의 분산성이 불충분하게 될 수 있고, 본 발명의 효과인 단일 피크로 하는 효과를 충분히 얻지 못할 수 있다.
(반도체 발광소자 1)
도 1에 나타내는 바와 같이, 본 발명의 일 실시형태에 따른 반도체 발광소자(1)는 기판(8) 상에 제1 도전형 클래드층(3a), 반도체 발광층(3c), 및 제2 도전형 클래드층(3b)이 차례로 마련되고, 제2 도전형 클래드층(3b)을 광 취출측으로 하는 반도체 발광소자이다. 그리고, 반도체 발광소자(1)는 지지기판(8)과, 제1 도전형 클래드층(3a) 사이에 반도체 발광층(3c)에서 방사되는 광을 반사하는 반사층(6)을 더 가진다.
그리고, 제1 도전형 클래드층(3a) 및 제2 도전형 클래드층(3b)은 In 및 P를 적어도 포함하는 InGaAsP이며, 가장 바람직하게는 InP이다. 또한, 반도체 발광층(3c)은 발광 중심 파장이 1000 ~ 2200nm의 광을 방출하는 발광층이며, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 층인 것이 바람직하다. 더욱이, 반도체 발광소자(1)에 있어서, 제2 도전형 클래드층(3b)의 광 취출면의 표면은 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 요철패턴이 랜덤인 조면이다. 그리고, 반도체 발광소자(1)에 있어서, 제2 도전형 클래드층(3b)에는 패드부(9a) 및 배선부(9b)를 포함하는 상면 전극을 형성해도 좋고, 더욱이, 지지기판의 이면에 이면 전극을 형성해도 좋다(이면 전극은 도시하지 않음).
반도체 발광소자(1)에 있어서, 반도체 발광층(3c)에서 방사되는 광은 제2 도전형 클래드층(3b)을 향하는 광(L1)과, 제1 도전형 클래드층(3a)을 향하는 광(L2)으로 크게 구별된다. 본 실시형태에서는 L1과 L2가 외부(주로 대기)로 방출되는 제2 도전형 클래드층(3b)의 표면에서의 상면 전극(9a 및 9b)을 제외하는 영역을 "광 취출면"이라고 부른다. 즉, 본 실시형태에서의 "광 취출면"은 도 1에 도시된 바와 같이, 상면 전극이 형성되는 면과 동일한 면(상면)에 있어서, 광이 외부로 방출되는 면을 말한다. 그리고, 반도체 발광소자(1)의 측면에서도 광은 취출된다. 그러나, 측면으로부터의 광 취출은 멀티 피크 발생에 대한 영향이 작으므로, 측면은 조화가 이루어져도 좋고 이루어지지 않아도 좋다. 그리고, 발광출력 향상을 위해서는 측면도 조화(roughening)가 이루어지는 것이 바람직하다.
이 반도체 발광소자(1)는 제2 도전형 클래드층(3b)의 "광 취출면"이 조면이다. 광 취출면의 표면의 표면 거칠기(Ra)가 0.03μm 이상이다. 그리고, 스큐니스(Rsk)가 -1 이상인 것이 보다 바람직하다. 보다 바람직하게는, Ra ≥ 0.04μm, Rsk ≥ -0.5이다. 제2 도전형 클래드층(3b)의 표면 평탄부분 상에 상면 전극(9a 및 9b)이 마련된다.
본 발명자들의 실험에 따르면, 광 취출면의 표면이 요철패턴이 랜덤이 아닌, 규칙적인 조면이면, 발광 스펙트럼 중 멀티 피크를 줄이고, 단일 피크로 하지 못하는 것이 실험적으로 확인되었다. 보다 구체적으로는, 스큐니스(Rsk)가 플러스이어도, 요철 깊이가 얕고 표면 거칠기(Ra)가 0.03μm보다 작으면, 단일 피크로 하지 못하는 것이 확인되었다. 이 때문에, 표면 거칠기(Ra)가 0.03μm 이상이 바람직하고, 0.04μm 이상인 것이 단일 피크로 하기 위해서는 보다 바람직하다. 또한, 표면 거칠기(Ra)가 0.03μm 이상이어도, 스큐니스(Rsk)가 -1보다 마이너스로 크고(Rsk ＜ -1), 광 취출측의 정부(頂部)에 평탄면 또는 평탄에 가까운 부분이 많이 형성되면, 발광 스펙트럼 중 멀티 피크를 줄이고, 단일 피크로 하지 못하는 것을 알 수 있었다. 이 때문에, 스큐니스(Rsk)는 -1 ~ 0 또는 플러스(즉, Rsk ≥ -1)인 것이 바람직하고, -0.5 ~ 0.5(즉, -0.5 ≤ Rsk ≤ 0.5)인 것이 보다 바람직하다.
또한, 발광소자의 출력 향상에 적합한 조면형상과, 멀티 피크를 줄이는데 적합한 조면형상은 반드시 일치하지 않는 것이 본 발명자의 실험에 의해 판명되었다. 멀티 피크를 줄이는데 적합한 조면형상은 표면 거칠기(Ra)가 0.03μm 이상 그리고, 스큐니스(Rsk)가 -1.0 이상인 경우이며, 멀티 피크를 줄이며, 또한, 발광출력 향상의 효과도 높은 조면형상은 표면 거칠기(Ra)가 0.04μm 이상이며, 스큐니스(Rsk)가 -0.5이상 0.5 이하의 경우이다. 그리고, 표면 거칠기(Ra)의 상한은 적어도 조화를 수행하는 제2 도전형 클래드층의 두께 미만이며, 예를 들면 4μm이다. 멀티 피크를 줄이는데 적합한 스큐니스(Rsk)의 상한으로는 특별히 한정되지 않으나, 예를 들면, 2이다. 또한, 상기와 같은 이유로 인해, 광 취출면의 표면의 표면 거칠기(Sa)는 0.05μm 이상인 것이 바람직하다. 또한, 광 취출면의 표면의 스큐니스(Ssk)는 -0.5 이상이 바람직하다.
그리고, 제1 도전형 클래드층(3a)의 도전형을 n형으로 하는 경우, 제2 도전형 클래드층(3b)은 p형으로 한다. 반대로, 제1 도전형 클래드층(3a)의 도전형을 p형으로 하는 경우, 제2 도전형 클래드층(3b)은 n형으로 한다.
또한, 도시하지 않으나, 에칭 스톱층을 제2 도전형 클래드층(3b)과, 패드부(9a) 및 배선부(9b)를 포함하는 상면 전극 사이에 남겨두는 것도 바람직한 형태이다.
또한, 도 2에 나타내는 바와 같이, 상면 전극(패드부(9a) 및 배선부(9b)) 위를 제거하고, 제2 도전형 클래드층(3b) 상에 반도체 발광소자(1)가 더욱 보호막(PF1)을 가지는 것도 바람직하다. 보호막(PF1)은 SiO2, SiN, ITO 및 AlN 등을 이용할 수 있고, 특히, SiO2로 이루어지는 것이 바람직하다. 보호막(PF1)은 제2 도전형 클래드층(3b)과 공기간의 굴절률차이를 억제하여 광취출을 높이는 효과를 가진다.
더욱이, 원인은 불명하지만, 본 발명에 따르는 "랜덤인 조면"을 형성한 후에 보호막을 형성하면, 연속 통전에 의한 출력의 저하를 억제하는 효과가 크다는 것을 알았다. 예를 들면, 100mA를 연속 1000시간 통전한 후의 발광출력에 대한 초기의 발광출력(이하, "발광출력 유지율")이 해당 "랜덤인 조면"을 형성한 경우에서 94%인 반도체 발광소자에 대해서 보호막을 형성하면, 해당 출력 유지율을 99 ~ 100%까지 향상할 수 있다(후술하는 실험예 3 참조). 한편, 조면을 형성하지 않는 경우나, 본 발명조건을 만족하지 않는 조면의 경우, 발광출력 유지율은 94% 이고, 이들에 동일한 두께의 보호막을 형성하더라도 97%정도 밖에 되지 않는다.
보호막(PF1)의 두께는 100nm 이상인 것이 바람직하고, 215nm 이상인 것이 보다 바람직하다. 또한, 보호막(PF1)의 두께는 700nm 이하인 것이 바람직하고, 650nm 이하가 보다 바람직하다. PF1의 두께가 이들 범위 내이면, 파장 1000 ~ 2200nm대의 광취출을 향상시킬 수 있다.
보호막(PF1)을 형성할 때, 보호막(PF1)은 기본적으로 베이스가 되는 제2 도전형 클래드층(3b)의 표면 요철에 따라 피복한다. 플라스마 CVD법 등, 표면에 박막을 석출시키는 장치를 사용하는 경우에는 보호막(PF1)에서 덮임으로써, 제2 도전형 클래드층(3b)의 요철상태에 비해 보호막(PF1)의 요철상태는 근소하게 완만하게 되며, 보호막(PF1)을 포함하여 표면상태를 측정하면, 표면 거칠기(Ra)가 작아지는 경우가 있다. 이 때문에, 보호막을 포함하는 표면 거칠기로서, 표면 거칠기(Ra)가 0.02μm 이상이며(Ra ≥ 0.02μm), 그리고, 스큐니스(Rsk)가 -1 이상(Rsk ≥ -1)인 것이 바람직하다.
그리고, 도 2에 나타내는 바와 같이, 제1 도전형 클래드층(3a), 반도체 발광층(3c), 및 제2 도전형 클래드층(3b)의 측면을 보호하는 보호막(PF2)을 마련해도 좋다. 보호막(PF2)의 재료는 보호막(PF1)과 동일해도 좋고, 상이해도 좋다.
또한, 도 1, 2에 나타낸 반도체 발광소자(1)의 기판(1)에 대체하여, 지지기판의 표면에 금속 접합층이 마련되고, 해당 금속 접합층이 반사층과 접합하는 접합형 반도체 발광소자로 해도 좋다.
이하, 본 발명의 알맞은 실시형태에 따른 접합형 반도체 발광소자(100)를 제조하기 위한 각 공정을 순차 설명함으로써, 본 발명에 따르는 반도체 발광소자(1)의 각 구성의 상세를 설명한다. 그리고, 반도체 발광소자(1)의 각 구성과 반도체 발광소자(100)의 각 구성의 대응관계는 이하와 같다. 즉, 제1 도전형 클래드층(3a)이 p형 클래드층(37)에 상당하고, 반도체 발광층(3c)이 반도체 발광층(35)에 상당하고, 제2 도전형 클래드층(3b)이 n형 클래드층(31)에 상당하고, 반사층(6)이 반사층(60)에 상당하고, 지지기판(8)이 지지기판(80)에 상당한다.
(반도체 발광소자(100)의 제조방법)
본 발명의 일 실시형태에 따른 반도체 발광소자(100)의 제조방법은, 이하에서 상세를 후술하는 반도체층 형성공정, 컨택트층 공정, 유전체층 형성공정, 반사층 형성공정, 접합공정, 기판 제거공정 및 조면화 처리공정을 포함하는 것이 바람직하다.
우선, 반도체층 공정으로는, 성장용 기판(10) 상에 III - V족 화합물 반도체 에칭 스톱층(20)을 형성하고, 이어서, n형 클래드층(31), 반도체 발광층(35), 및 p형 클래드층(37)을 차례로 형성한 반도체 적층체(30)를 형성한다(도 3a, b).
컨택트부 형성공정으로는, 우선, 반도체 적층체(30) 상에 III - V족 화합물 반도체로 이루어지는 컨택트층(41)을 형성한다(도 3c). 이어서, 컨택트층(41) 상의 일부에 오믹 금속부(43)를 형성함과 동시에, 컨택트층(41)의 표면에 노출영역(E1)을 남긴다(도 4a). 더욱이, 노출영역(E1)에서의 컨택트층(41)을, 반도체 적층체(30)의 표면이 노출할 때까지 제거하여, 오믹 금속부(43) 및 컨택트층(41a)으로 이루어지는 컨택트부(40)를 형성함과 동시에, 반도체 적층체(30)의 노출면(E2)을 형성한다(도 4b).
유전체층 형성공정으로는, 반도체 적층체(30)의 노출면(E2) 상의 적어도 일부에 유전체층(50)을 형성한다(도 4c). 반사층 형성공정으로는, 유전체층(50) 및 컨택트부(40) 상에 반도체 발광층(35)에서 방사되는 광을 반사하는 반사층(60)을 형성한다(도 5a). 접합공정으로는, 금속 접합층(70)이 표면에 마련된 지지기판(80)을, 금속 접합층(70)을 통하여 반사층(60)에 접합한다(도 5b). 그리고, 기판 제거공정으로는, 성장용 기판(10)을 제거한다(도 6a).
그 후, 상면 전극의 형성영역을 마스크한 후, n형 클래드층(31)의 표면에 복수의 요철(31C)을 형성하는 조면화 처리공정을 수행한다(도 6b). 그 후, 제2 도전형 클래드층 상에 상면 전극을 형성하는 공정을 수행한다. 이렇게 하여, 본 발명의 알맞은 실시형태에 따른 반도체 발광소자(100)를 제조할 수 있다. 그리고, 상면 전극의 형성은 조면화 처리공정 전에 수행해도 좋다. 이렇게 하여, 본 발명의 알맞은 실시형태에 따른 반도체 발광소자(100)를 제조할 수 있다(도 7). 이하, 각 공정의 상세를 순차 설명한다.
＜반도체층 형성공정＞
반도체층 형성공정으로는, 성장용 기판(10) 상에 III - V족 화합물 반도체 에칭 스톱층(20)을 형성하고, 이어서, n형 클래드층(31), 반도체 발광층(35), 및 p형 클래드층(37)을 차례로 형성한 반도체 적층체(30)를 형성한다(도 3a, b).
반도체층 형성공정으로는, 도 3a에 나타내는 바와 같이, 우선 성장용 기판(10)을 준비한다. 본 실시형태에서는 p형 클래드층(37) 및 n형 클래드층(31)을 형성하기 위하여, 성장용 기판(10)으로 InP 기판을 이용하는 것이 바람직하다. 그리고, InP 기판으로는 일반적으로 입수 가능한 n형 InP 기판, 고저항(반절연성이라고도 불림)의 InP 기판(예를 들면, Fe도프, 비저항 1 × 106 Ω·cm 이상), p형 InP 기판 중 어느 하나를 이용할 수도 있다. 이하, 설명의 편의상, 성장용 기판(10)으로 n형 InP 기판을 이용하는 알맞은 실시형태를 설명한다.
이어서, 성장용 기판(10) 상에 III - V족 화합물 반도체 에칭 스톱층(20)을 형성한다. 기술한 바와 같이, III - V족 화합물 반도체 에칭 스톱층(20)은 성장용 기판(10)에 대해서 에칭 선택성이 있으면 좋고, InP 기판에 대해서는 예를 들면, InGaAs를 에칭 스톱층에 이용할 수 있으며, 그 밖에도 InGaAsP를 에칭 스톱층에 이용할 수도 있다. 이 III - V족 화합물 반도체 에칭 스톱층(20)은 기판 제거공정에 있어서 성장용 기판(10)을 에칭에 의해 제거할 때 이용할 수 있다. 성장용 기판(10)으로 n형 InP 기판을 이용하는 경우, 도전형을 성장용 기판과 합하여 III - V족 화합물 반도체 에칭 스톱층(20)을 n형으로 하는 것이 바람직하다. InGaAs를 III - V족 화합물 반도체 에칭 스톱층(20)에 이용하는 경우, n형 InP 기판과 InGaAs를 격자정합 시키기 위해, III족 원소에서의 In조성비를 0.3 ~ 0.7로 하는 것이 바람직하고, 보다 바람직하게는, In조성비를 0.5 ~ 0.6으로 한 InGaAs를 이용하는 것이 바람직하다.
계속하여, III - V족 화합물 반도체 에칭 스톱층(20) 상에 n형 클래드층(31), 반도체 발광층(35), 및 p형 클래드층(37)을 차례로 형성한 반도체 적층체(30)를 형성한다. 반도체 발광층(35)은 p형 클래드층(37) 및 n형 클래드층(31)에 협지되므로, In 및 P를 적어도 포함하는 InGaAsP계 III - V족 화합물 반도체로 이루어지는 층인 것이 바람직하다. 반도체 적층체(30)는 반도체 발광층(35)을 p형 클래드층(37) 및 n형 클래드층(31)에서 협지한 더블 헤테로(DH) 구조 또는 다중 양자우물(MQW) 구조로 할 수 있다. 결정 결함 억제에 따른 광출력 향상을 위하여, 반도체 발광층(35)이 다중 양자우물 구조를 가지는 것이 보다 바람직하다. 다중 양자우물 구조는 우물층(35W) 및 장벽층(35B)을 교번으로 반복한 구조에 의해 형성할 수 있고, 우물층(35W)을 InGaAsP로 할 수 있으며, 장벽층(35B)을 우물층(35W)보다 밴드 갭이 큰 InGaAsP 또는 InP로 하는 것이 바람직하다. 이러한 반도체 적층체(30)를 마련함으로써, 반도체 발광소자(100)의 발광파장을 소망하는 근적외 영역의 파장으로 할 수 있다. 예를 들면, InGaAsP계 III - V족 화합물의 조성변경에 의해 발광 피크 파장을 1000 ~ 1650nm로 할 수 있고, MQW 구조의 경우이면, InGaAsP계 III - V족 화합물의 조성변경에 더하여 우물층과 장벽층의 조성차를 조정하여 우물층에 변형을 가함으로써, 발광 피크 파장을 1000 ~ 1900nm로 할 수 있고, 더욱이, 변형을 가하여 1000 ~ 2200nm로 할 수도 있다. 또한, 우물층(35W)의 성분조성을 InxwGa1-xwAsywP1-yw로 나타내는 경우, 0.5 ≤ xw ≤ 1, 그리고, 0.5 ≤ yw ≤ 1로 할 수 있고, 0.6 ≤ xw ≤ 0.8, 그리고, 0.3 ≤ yw ≤ 1로 하는 것이 바람직하다.
반도체 적층체(30)의 전체 두께는 제한되지 않으나, 예를 들면, 2μm ~ 15μm로 할 수 있다. 또한, n형 클래드층(31)의 두께도 제한되지 않으나, 예를 들면 1μm ~ 5μm로 할 수 있다. 더욱이, 반도체 발광층(35)의 두께도 제한되지 않으나, 예를 들면, 100nm ~ 1000nm로 할 수 있다. 또한, n형 클래드층(31)의 두께도 제한되지 않으나, 예를 들면 0.8μm ~ 10μm로 할 수 있다. 반도체 발광(35)이 양자우물 구조를 가지는 경우, 우물층(35W)의 두께를 3nm ~ 15nm로 할 수 있고, 장벽층(35B)의 두께를 5 ~ 15nm로 할 수 있으며, 양쪽의 조수(組數)를 3 ~ 50으로 할 수 있다.
또한, 반도체 적층체(30)는 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 p형 캡층(39)을 p형 클래드층(37) 상에 가지는 것도 바람직하다. p형 캡층(39)을 마련함으로써 격자 부정합을 완화할 수 있다. p형 캡층(39)의 두께는 제한되지 않으나, 예를 들면 50 ~ 200nm로 할 수 있다. 이하의 실시형태에서는 설명의 편의상, 반도체 적층체(30)의 최표층이 p형 캡층(39)으로 설명하지만, p형 캡층(39)은 임의의 구성이므로, 예를 들면, 반도체 적층체(30)의 최표층을 p형 클래드층(37)으로 해도 좋다.
그리고, 도시하지 않으나, 반도체 적층체(30)는 n형 클래드층(31) 및 반도체 발광층(35) 사이와, 반도체 발광층(35) 및 p형 클래드층(37) 사이에 각각 i형 InP 스페이서층을 가지는 것도 바람직하다. i형 InP 스페이서층을 마련함으로써, 불순물의 확산을 방지할 수 있다. 그리고, i형 InP 스페이서층의 두께는 제한되지 않으나, 예를 들면 50 ~ 400nm로 할 수 있다. 또한, 반도체 적층체(30)는 n형 클래드층(31)과 III - V족 화합물 반도체 에칭 스톱층(20) 사이에, III - V족 화합물 반도체 에칭 스톱층(20)과 조성비가 다른 n형 InGaAsP층을 더욱 가져도 좋다.
여기서, 반도체 적층체(30)의 각 층은 에피택셜 성장에 의해 형성할 수 있고, 예를 들면, 유기금속 기상 성장(MOCVD：Metal Organic Chemical Vapor Deposition)법이나 분자선 에피택시(MBE：Molecular Beam Epitaxy)법, 스퍼터법 등의 공지의 박막성장 방법에 의해 형성할 수 있다. 예를 들면, In원으로 트리메틸인듐(TMIn), Ga원으로 트리메틸갈륨(TMGa), As원으로 아르신(AsH3), P원으로 포스핀(PH3)을 소정의 혼합비로 이용하여, 이들 원료가스를 캐리어 가스를 이용하면서 기상 성장시킴으로써, 성장시간에 따라 InGaAsP층을 소망하는 두께로 형성할 수 있다. 그리고, III - V족 화합물 반도체 에칭 스톱층(20) 등의, 에피택셜 성장시키는 다른 InGaAsP층에 대해서도 마찬가지의 방법에 의해 형성할 수 있다. 각 층을 p형 또는 n형에 도펀트하는 경우는 소망에 따라 도펀트원의 가스를 더욱 이용하면 좋다.
＜컨택트부 형성공정＞
컨택트부 형성공정으로는 우선, 반도체 적층체(30) 상에 III - V족 화합물 반도체로 이루어지는 컨택트층(41)을 형성한다(도 3c). 예를 들면, 도 3c에 나타내는 바와 같이, p형 캡층(39) 상에 p형의 컨택트층(41)을 형성할 수 있다. p형의 컨택트층(41)은 오믹 금속부(43)에 접하고, 오믹 금속부(43)와 반도체 적층체(30) 사이에 개재하는 층으로, 반도체 적층체(30)에 비해 오믹 금속부(43) 사이의 컨택트 저항이 작아지는 조성이면 좋고, 예를 들면, p형의 InGaAs층을 이용할 수 있다. 컨택트층(41)의 두께는 제한되지 않으나, 예를 들면, 50nm ~ 200nm로 할 수 있다.
이어서, 컨택트층(41) 상의 일부에 오믹 금속부(43)를 형성함과 동시에, 컨택트층(41)의 표면에 노출영역(E1)을 남긴다(도 4a). 오믹 금속부(43)는 소정의 패턴으로 섬 형상으로 분산시켜 형성할 수 있다. p형의 컨택트층(41)으로 p형의 InGaAs층을 이용하는 경우, 오믹 금속부(43)로서 예를 들면, Au, AuZn, AuBe, AuTi 등을 이용할 수 있고, 이들 적층구조를 이용하는 것도 바람직하다. 예를 들면, Au / AuZn / Au를 오믹 금속부(43)로 할 수 있다. 오믹 금속부(43)의 두께(또는, 합계 두께)는 제한되지 않으나, 예를 들면 300 ~ 1300nm, 보다 바람직하게는, 350nm ~ 800nm로 할 수 있다.
여기서, 예를 들면, 컨택트층(41)의 표면에 레지스트 패턴을 형성하고, 오믹 금속부(43)를 증착시켜 레지스트 패턴을 리프트 오프하여 형성함으로써, 컨택트층(41)의 표면에 노출영역(E1)을 남길 수 있다. 또한, 컨택트층(41)의 표면 전면(全面)에 소정의 금속층을 형성하고, 해당 금속층 상에 마스크를 형성하여 에칭하는 등, 오믹 금속부(43)를 형성해도 좋다. 어떠한 경우에도, 도 4a에 나타내는 바와 같이, 컨택트층(41) 상의 일부에 오믹 금속부(43)가 형성되어 컨택트층(41)의 표면에는 오믹 금속부(43)가 접촉하지 않는 표면, 즉, 노출영역(E1)을 형성할 수 있다.
그리고, 오믹 금속부(43)의 형상은 도 4a에 나타내는 바와 같이, 단면도에 있어서 사다리꼴 형상이 될 수도 있으나, 이는 모식적인 예시에 지나지 않는다. 오믹 금속부(43)의 형상은 단면도에 있어서 직사각형(矩形) 형상으로 형성되어도 상관없고, 모서리부에 둥그스름함을 가져도 상관없다.
더욱이, 컨택트부 형성공정에 있어서, 노출영역(E1)에서의 컨택트층(41)을, 반도체 적층체(30)의 표면이 노출할 때까지 제거하고, 오믹 금속부(43) 및 컨택트층(41a)으로 이루어지는 컨택트부(40)를 형성함과 동시에, 반도체 적층체(30)의 노출면(E2)을 형성한다(도 4b). 즉, 먼저 형성한 오믹 금속부(43)이외의 장소에서의 컨택트층(41)을, 반도체 적층체(30)의 최표층인 p형 캡층(39) 표면이 노출할 때까지 에칭하여 컨택트층(41a)으로 한다. 예를 들면, 오믹 금속부(43) 및 그 근방(2 ~ 5μm정도)에 레지스트 마스크를 형성하고, 주석산 - 과산화 수소계 등에 의해 컨택트층(41)의 노출영역(E1)을 습식 에칭하면 좋다. 이 밖에도, 무기산 - 과산화 수소계 및 유기산 - 과산화 수소계의 에칭액 등에 의해서도 습식 에칭은 가능하다. 또한, 노출영역(E1)을 형성할 때, 상기 소정의 금속층 상에 마스크를 형성하고, 에칭에 의해 오믹 금속부(43)를 형성한 경우는 에칭을 연속하여 수행해도 좋다.
그리고, 컨택트부(40)의 두께는 컨택트층(41)(41a) 및 오믹 금속부(43)의 합계 두께에 상당하고, 350nm ~ 1500nm, 보다 바람직하게는, 400 ~ 1000nm로 할 수 있다.
＜유전체층 형성공정＞
유전체층 형성공정으로는, 반도체 적층체(30)의 노출면(E2) 상의 적어도 일부에 유전체층(50)을 형성한다(도 4c). 이러한 유전체층(50)은 예를 들면, 이하와 같이하여 형성할 수 있다.
우선, 반도체 적층체(30) 및 컨택트부(40)를 피복하도록, 반도체 적층체(30) 상의 전면에 유전체층을 성막한다. 성막법으로는, 플라스마 CVD법 및 스퍼터법 등의 공지의 수법이 적용가능하다. 그리고, 성막한 유전체층 표면의 컨택트부(40)의 상방에 있어서, 유전체층(50)에 컨택트부 상의 유전체가 형성되는 경우에는 소망에 따라 마스크를 형성하고, 에칭 등에 의해 해당 컨택트부 상의 유전체를 제거하면 좋다. 예를 들면, 버퍼드 불산(BHF) 등을 이용하여 컨택트부 상의 유전체를 습식 에칭할 수 있다.
그리고, 도 8에 나타내는 바와 같이, 반도체 적층체(30)의 노출면(E2) 상의 일부에 유전체층(50)을 형성함과 동시에, 컨택트부(40)의 주위를 노출부(E3)로 하는 것도 바람직하다. 이러한 유전체층(50) 및 노출부(E3)는 예를 들면, 이하와 같이 하여 형성할 수 있다. 우선, 반도체 적층체(30) 상의 전면에 유전체층을 성막하고, 성막한 유전체층 표면의, 컨택트부(40)의 상방에서 컨택트부를 완전하게 둘러싸는 창패턴을 레지스트로 형성한다. 이 경우, 창패턴은 컨택트부의 폭 방향 및 길이방향의 길이에 대해서 각각 1 ~ 5μm정도 확장을 가지도록 하는 것이 바람직하다. 이렇게 하여 형성한 레지스트 패턴을 이용하여 컨택트부 주변의 유전체를 에칭에 의해 제거함으로써, 유전체층(50)이 형성됨과 동시에, 컨택트부(40)의 주위가 노출부(E3)가 된다.
이 형상을 확실히 얻기 위해서는, 노출부(E3)의 폭(W)을 0.5μm 이상 5μm 이하로 하는 것이 바람직하고, 1μm 이상 3.5μm 이하로 하는 것이 보다 바람직하다(도 8 참조).
여기서, 유전체층(50)이 반도체 적층체(30)와 접촉하는 접촉 면적율을 80% 이상 95% 이하로 하는 것도 바람직하다. 컨택트부(40)의 면적을 줄이고 유전체층(50)의 면적을 늘림으로써, 컨택트부에 의한 광흡수를 억제할 수 있기 때문이다. 그리고, 접촉 면적율은 웨이퍼 상태에서 측정할 수 있고, 개편화(個片化) 이후의 반도체 발광소자 상태에서 접촉 면적율을 역산하는 경우는, 개편화 시 제거된 반도체층(유전체층이 존재하고 있던 영역)의 폭을 편폭 20 ~ 30μm (양폭 40 ~ 60μm)로 가정하여 산출해도 좋다.
그리고, 유전체층 형성공정에 의해 형성되는 유전체층(50)의 두께(H1)와, 컨택트부(40)의 두께(H2)의 관계는 특별히 제한되지 않으나, 도 8에 나타내는 바와 같이, 유전체층(50)의 두께를 H1, 컨택트부의 두께를 H2로 나타냈을 경우, H1 ≥ H2로 할 수 있고, H1 ＞ H2로 하는 것도 바람직하다. 이 조건 하에서, 유전체층(50)의 두께를, 예를 들면, 360nm ~ 1600nm, 보다 바람직하게는 410nm ~ 1100nm로 할 수 있다. 또한, 유전체층의 두께(H1)와 컨택트부(40)의 두께(H2)의 차(H1 - H2)를 10nm 이상 100nm 이하로 하는 것도 바람직하다.
또한, 유전체층(50)으로는, SiO2, SiN, ITO 및 AlN 등을 이용할 수 있고, 특히, 유전체층(50)이 SiO2로 이루어지는 것이 바람직하다. SiO2는 BHF 등에 의한 에칭 가공이 용이하기 때문이다.
＜반사층 형성공정＞
반사층 형성공정으로는, 유전체층(50) 및 컨택트부(40) 상에 반도체 발광층(35)에서 방사되는 광을 반사하는 반사층(60)을 형성한다(도 5a). 그리고, 유전체층 형성공정에 있어서 노출부(E3)를 형성하고 있는 경우는, 반사층(60)은 노출부(E3) 상에도 형성된다. 반사층(60)에는 DBR이나 금속 반사층, 포토닉 결정, 부분적인 공극 등에 의한 굴절률차 등이 모두 이용 가능지만, 제조가 용이하고 방사광에 대해서 적절한 반사율로 하기 위해서 금속 반사층을 이용하는 것이 바람직하다. 금속 반사층으로는, Au, Al, Pt, Ti, Ag 등을 이용할 수 있으나, Au를 주성분으로 하는 것이 특히 바람직하다. 이 경우, 금속 반사층의 조성에 있어서 Au가 50질량% 초과를 차지하는 것이 바람직하고, 보다 바람직하게는, Au가 80질량% 이상이다. 금속 반사층은 복수층의 금속층을 포함할 수 있으나, Au로 이루어지는 금속층(이하, "Au금속층")을 포함하는 경우에는 금속 반사층의 합계 두께 중, Au금속층의 두께를 50% 초과로 하는 것이 바람직하다. 예를 들면, 금속 반사층은 Au만으로 이루어지는 단일층이어도 좋고, 금속 반사층에 Au금속층이 2층 이상 포함되어도 좋다. 후속의 접합공정에서의 접합을 확실히 수행하기 위해서, 금속 반사층의 최표층(반도체 적층체(30)와 반대측 면)을 Au금속층으로 하는 것이 바람직하다. 예를 들면, 유전체층(50), 노출부(E3) 및 컨택트부(40) 상에 Al, Au, Pt, Au 순으로 금속층을 성막하여 금속 반사층으로 할 수 있다. 금속 반사층에서의 Au금속층의 1층의 두께를, 예를 들면, 400nm ~ 2000nm로 할 수 있고, Au 이외의 금속으로 이루어지는 금속층의 두께를 예를 들면, 5nm ~ 200nm로 할 수 있다. 금속 반사층(60)은 증착법 등이 일반적인 수법에 의해 유전체층(50), 노출부(E3) 및 컨택트부(40) 상에 성막하여 형성할 수 있다.
＜접합공정＞
접합공정으로는, 금속 접합층(70)이 표면에 마련된 지지기판(80)을, 금속 접합층(70)을 통하여 반사층(60)에 접합한다(도 5b). 지지기판(80)의 표면에는 미리 금속 접합층(70)을 스퍼터법이나 증착법 등에 의해 형성해 두면 좋다. 이 금속 접합층(70)과 반사층(60)을 대향 배치하여 첩합(貼合)시키고, 250℃ ~ 500℃ 정도의 온도로 가열 압축접합을 수행함으로써 양쪽 접합을 수행할 수 있다.
반사층(60)과 접합하는 금속 접합층(70)에는 Ti, Pt, Au 등의 금속이나, 금과 공정(共晶) 합금을 형성하는 금속(Sn 등)을 이용할 수 있으며, 이들을 적층한 것으로 하는 것이 바람직하다. 예를 들면, 지지기판(80)의 표면에서 순서대로, 두께 400nm ~ 800nm의 Ti, 두께 5nm ~ 20nm의 Pt, 두께 700 ~ 1200nm의 Au를 적층한 것을 금속 접합층(70)으로 할 수 있다. 그리고, 반사층(60)과 금속 접합층(70)의 접합을 용이하게 하기 위해서 금속 접합층(70) 측의 최표층을 Au금속층으로 하고, 반사층(60)의, 금속 접합층(70)측의 금속층도 Au로 하여, Au - Au확산에 따른 상호 Au접합을 수행하는 것이 바람직하다.
그리고, 지지기판(80)에는 예를 들면, 도전성의 Si기판을 이용할 수 있고, 이 밖에도, 도전성의 GaAs 기판 또는 Ge기판을 이용해도 좋다. 또한, 상술한 반도체 기판 이외에 금속기판을 이용할 수도 있고, 소성 AlN 등의 방열성 절연기판을 이용한 서브 마운트 기판이어도 좋다. 지지기판(80)의 두께는 이용하는 재료에 따라 상이하나, 100μm 이상 500μm 이하로 할 수 있고, Si기판이나 GaAs 기판이면, 180μm미만의 두께로 하더라도 핸들링 가능하다. 방열성이나 취성(脆性), 코스트를 고려하면 Si기판이 특히 바람직하다.
＜기판 제거공정＞
기판 제거공정으로는, 성장용 기판(10)을 제거한다(도 6a). 성장용 기판(10)은 예를 들면, 염산 희석액을 이용하여 습식 에칭에 의해 제거할 수 있고, III - V족 화합물 반도체 에칭 스톱층(20)을 해당 습식 에칭의 종점으로 할 수 있다. 그리고, III - V족 화합물 반도체 에칭 스톱층(20)을 제거할 때, 예를 들면, 황산 - 과산화 수소계의 에칭액으로 습식 에칭하면 좋다.
＜조면화 처리공정＞
조면화 처리공정으로는, n형 클래드층(31)의 광 취출면의 표면(평탄면(31F) 이외의 표면)을 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 요철패턴이 랜덤인 조면이 되도록 조화하여 랜덤인 요부(31C)를 형성한다(도 6b). 광 취출면의 표면의 스큐니스(Rsk)를 -1 이상이 되도록 조화하는 것이 바람직하다. 상면 전극영역의 마스크 및 조면화 가공을 차례로 수행함으로써, 조면화 가공공정을 수행할 수 있다. 도 9a ~ d를 참조하면서, 조면화 처리공정 및 이 후에 수행하는 것이 알맞은 보호막 형성공정을 설명한다.
＜＜상면 전극영역의 마스크 ＞＞
우선, 기판 제거공정에 의해 노출한 에칭 스톱층(20) 위 또는 제2 도전형 클래드층(n형 클래드층(31)) 위의, 상면 전극의 형성영역(31F) 상에 포토레지스트(PR1) 등을 이용하여 마스크를 수행한다(도 9a). 후술하는 바와 같이, 조면화 가공에서의 III - V족 화합물 반도체 에칭 스톱층(20)을 에칭하여 패턴 형성할 때의, 전극영역의 보호를 위한 제1 공정과 동시에 수행해도 좋다. 그리고, 상면 전극을 조면화 처리공정 전에 형성하는 경우에는 상면 전극을 형성한 후, 상면 전극 상에 포토레지스트를 이용하여 마스크를 수행하면 좋다. 상면 전극은 제2 도전형 클래드층(n형 클래드층(31)) 상에 형성해도 좋으나, 에칭 스톱층(20) 상에 형성함으로써 전극의 신뢰성을 높일 수 있다. 도 9a ~ d는 에칭 스톱층(20) 상에 상면 전극을 형성하는 태양의 모식도이다.
그리고, 조면화 가공은 기계가공에 따른 조면화, 습식 에칭, 건식 에칭을 단독 또는 조합하여 수행할 수 있다. n형 클래드층(31)의 요철패턴의 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 랜덤인 조면이 되도록 조화하는 한, 바람직하게는, 스큐니스(Rsk)가 Rsk ≥ -1이 되도록 형성가능한 한 어떠한 조합도 가능하다.
이하, 조면화 가공 처리공정의 알맞은 태양이 포함하는 제1 공정 내지 제3 공정과, 그 이후에 수행하는 것이 바람직한 보호막 형성공정의 일례이다. 하기 이외에도, 다른 방법에 의해서도 조면화 가공은 가능하다.
＜＜제1 공정(전극 영역의 보호)＞＞
전술한 도 6a는 성장용 기판(10)을 제거한 이후의 상태에 상당한다. 이 후, 제1 공정에서는 성장용 기판(10)을 제거한 후, n형 클래드층(31)의 평탄영역(31F) 상으로, 상면 전극을 형성할 예정의 장소 또는 상면 전극을 형성한 이후의 전극에 대해서, 이후의 기계가공에 따른 조면화에서도 견딜 수 있는 재료에 따른 보호를 수행한다. 재료로는, 기계가공(즉, 연삭가공)에서의 연마 입자의 경도와 동등 또는 보다 딱딱한 재료이며, 성막과 패터닝이 용이하면 좋고, 예를 들면, SiO2, SiN, TiN, 등을 선택할 수 있다.
패터닝에는 포토리소그래피법을 이용하여 에칭 또는 리프트 오프를 수행하면 좋다.
＜＜제2 공정(기계가공에 따른 조화)＞＞
제1 공정에 이어서, 제2 공정에서는 상면 전극을 형성할 예정의 장소 이외의 표면(광 취출면)에 대해서 연삭을 수행한다(도 9b). 지지판에 웨이퍼 이면을 왁스 등으로 붙이고, 연마 시트 또는 연마 입자를 포함하는 슬러리를 흘리면서 특정 회전수로 래핑머신을 이용하여 표면을 거칠게 깎음으로 인해, 랜덤 형상의 요철을 작성함으로써, 이러한 연삭이 가능하다.
이 때, 연삭 개시 시에 있어서, 에칭 스톱층(20)은 있어도 좋고, 미리 에칭에 의해 제거해 두어도 좋다. 에칭 스톱층(20)을 제거하지 않는 경우는 연삭 시 에칭 스톱층(20)의 두께만큼을 반드시 연삭하도록 래핑 시간을 조정하면 좋다.
＜＜제3 공정(에칭공정)＞＞
제2 공정에 의해 요철이 발생한 표면에 대해서, 표면의 변형을 제거하여 청정화하며, 또한, 요철을 험준화 시키는 목적으로 에칭을 수행한다.
에칭에는, 예를 들면, 염산 - 초산계의 에칭액(염산：초산 = 1：2)이나, 하야시준약(林純藥)공업 주식회사제의 PureEtchF106, 등의 시판의 에칭액을 이용할 수 있다.
제2 공정에 따른 요철의 양이나, 제3 공정에서의 에칭액이나 에칭 조건(온도, 시간, 교반 등)은 임의로 조합할 수 있다. 다른 화합물 반도체와 비교하면, InP는 에칭에 의해 요철을 형성하는 것은 비교적 어려운 재료이나, n형 클래드층(31)의 표면 거칠기가 Ra ≥ 0.03, 그리고, Rsk ≥ -1이 되도록 요철을 형성하면 좋다.
＜보호막 형성공정＞
상면 전극의 중앙부를 레지스트에 의해 마스크 한 후, 보호막(PF1)을 n형 클래드층(31)의 요철면 상을 포함하는 전면(全面)에 성막한다(도 9c). 이 후, 레지스트를 리프트 오프하여 상면 전극을 노출시킨다(도 9d).
성막법으로는, 플라스마 CVD법 및 스퍼터법 등의 공지의 수법이 적용 가능하다. 그리고, 상면 전극에 미리 레지스트를 형성하지 않는 경우 보호막의 성막 후에 마스크를 형성하고, 버퍼드 불산(BHF) 등을 이용한 에칭 등에 의해 해당 상면 전극 상의 보호막을 제거하면 좋다.
그리고, 도시하지 않으나, 본 실시형태에 따른 제조방법은 지지기판(80)의 두께를 80μm 이상 200μm미만의 범위 이내로 연삭하는 연삭공정을 더욱 가지는 것도 바람직하다. 본 실시형태에서는 지지기판(80)으로 Si기판을 이용할 수 있고, 이 경우, 지지기판(80)을 두께 200μm미만으로 연삭해도 파손이 발생하지 않는다. 더욱이, 지지기판(80)의 두께를 150μm 이하까지 연삭할 수도 있고, 100μm 이하까지 연삭할 수도 있다. 단, 지지기판(80)의 두께를 80μm미만까지 연삭하면, Si기판이어도 파손이 발생할 수 있으므로, 두께의 하한을 80μm로 하는 것이 바람직하다. 또한, 지지기판(80)의 두께가 80μm 이상이면, 반도체 발광소자(100)를 충분히 핸들링 가능하다.
또한, 본 발명의 알맞은 실시형태에 따른 제조방법에서는 도 7에 나타내는 바와 같이, 반도체 발광소자(100)를 제작한 후, 반도체 적층체(30)의 표면에 상면 전극(93)을 형성하는 공정을 더욱 가져도 좋다. 또한, 지지기판(80)이 도전성인 경우, 지지기판(80)의 이면에 이면 전극(91)을 형성하는 공정을 더욱 가져도 좋다. 상면 전극(93)은 배선부(93a) 및 패드부(93b)를 포함해도 좋다. 이러한 공정을 수행함으로써 반도체 발광소자(100＇)를 제작할 수 있다. 이면 전극(91) 및 상면 전극(93)의 형성은 공지의 수법을 이용할 수 있고, 예를 들면 스퍼터법, 전자빔 증착법, 또는 저항 가열법 등을 이용할 수 있다.
본 실시형태는 설명의 편의상, 성장용 기판(10)으로서 n형의 InP 기판을 이용하는 실시형태로 하였으므로, 성장용 기판(10) 상에 형성되는 각 층의 n형 및 p형에 대해서는 상기한 바와 같으나, 각 층의 도전형의 n형/p형이 역전 가능함은 당연히 이해된다.
더욱이, 도 1, 도 2의 반도체 발광소자에 나타내는 바와 같이, 다이싱에 앞서 에피택셜 형성한 반도체층(3a, 3b, 3c)을 메사 에칭(mesa etching)해도 좋다.
그리고, 상술의 제조방법의 실시형태에서는 접합형 반도체 발광소자(100)의 제작을 전제로 설명하였으나, 본 발명은 접합형 반도체 발광소자로 한정되지 않는다. 본 발명에 따른 반도체 발광소자의 제조방법은, 기판 상에 반사층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층을 차례로 형성하고, 상기 제2 도전형 클래드층을 광 취출측으로 하는 상기 제2 도전형 클래드층을 형성한 후, 상기 제2 도전형 클래드층의 광 취출면의 표면을, 표면 거칠기(Ra)가 0.03μm 이상이고, 또한, 요철패턴이 랜덤인 조면이 되도록 조화하는 조면화 처리공정을 포함할 수 있다. 그리고, 이 상기 조면화 처리공정에 있어서, 상기 광 취출면의 표면의 스큐니스(Rsk)를 -1 이상이 되도록 조화하는 것이 바람직하다.
실시예
(실험예 1)
(실시예 1)
이하, 실시예를 이용하여 본 발명을 더욱 상세하게 설명하나, 본 발명은 이하의 실시예에 한정되는 것은 아니다. 도 3 ~ 도 6, 도 9에 나타낸 흐름도에 따라 실시예 1에 따른 반도체 발광소자를 제작하였다. 구체적으로는 이하와 같다.
우선, n형 InP 기판의(100) 면 상에 n형 In0.57Ga0.43As에칭 스톱층(20nm), n형 InP 클래드층(두께： 3.5μm), i형 InP 스페이서층(두께： 300nm), 발광파장(1300nm)의 양자우물 구조의 반도체 발광층(합계 130nm), i형 InP 스페이서층(두께： 300nm), p형 InP 클래드층(두께： 4.8μm), p형 In0.8Ga0.20As0.5P0.5 캡층(두께： 50nm), p형 In0.57Ga0.43As 컨택트층(두께： 100nm)을 MOCVD법에 의해 차례로 형성하였다. 그리고, 양자우물 구조의 반도체 발광층의 형성에 해당하고, In0.73Ga0.27As0.5P0.5 우물층(두께： 5nm) 및 InP 장벽층(두께： 8nm)을 10층씩 교번으로 적층하였다.
p형 In0.57Ga0.43As 컨택트층 상에 도 10a에 나타내는 바와 같이, 섬 형상으로 분산한 p형 오믹 전극부(Au / AuZn / Au, 합계 두께： 530nm)를 형성하였다. 이 패턴 형성에 대해서는 레지스트 패턴을 형성하고, 그 다음 오믹 전극을 증착하여 레지스트 패턴의 리프트 오프에 의해 형성하였다. 이 상태에서 광학 현미경을 이용하여 웨이퍼의 반도체층을 상면시(上面視)로 관찰한 바, p형 오믹 전극부의, 반도체층으로의 접촉 면적율은 4.5%였다. 그리고, 도 10a의 외형 사이즈는 380μm × 380μm 이다.
이어서, 오믹 전극부를 마스크로 이용하여 오믹 전극부를 형성한 장소 이외의 p형 In0.57Ga0.43As컨택트층을, 주석산 - 과산화 수소계 습식 에칭에 의해 제거하였다. 그 후, 플라스마 CVD법에 의해 p형 In0.80Ga0.20As0.50P0.50 캡층 상의 전면에 SiO2로 이루어지는 유전체층(두께： 700nm)을 형성하였다. 그리고, p형 오믹 전극부의 상방영역에, 폭방향 및 길이방향으로 폭 3μm를 부가한 형상의 창패턴을 레지스트로 형성하고, p형 오믹 전극부 및 그 주변의 유전체층을 BHF에 의한 습식 에칭에 의해 제거하며, p형 In0.80Ga0.20As0.50P0.50 캡층을 노출시켰다. 이 때, p형 In0.80Ga0.20As0.50P0.50 캡층 상의 유전체층의 높이(H1)(700nm)는 p형 컨택트층(두께： 130nm)과 p형 오믹 전극부(두께： 530)로 이루어지는 컨택트부의 높이(H2)(630nm)보다 70nm 높다. 그리고, 이 상태에서 광학 현미경을 이용하여 웨이퍼의 반도체층을 상면시로 관찰한 바, 유전체층(SiO2)의 접촉 면적율은 90%였다.
이어서, 금속 반사층(Al / Au / Pt / Au)을 p형 In0.80Ga0.20As0.50P0.50 캡층 상의 전면에 증착에 의해 형성하였다. 금속 반사층의 각 금속층의 두께는 순서대로 10nm, 650nm, 100nm, 900nm이다.
한편, 지지기판이 되는 도전성 Si기판(두께： 300μm) 상에 금속 접합층(Ti / Pt / Au)을 형성하였다. 금속 접합층의 각 금속층의 두께는 순서대로 650nm, 10nm, 900nm이다.
이들 금속 반사층 및 금속 접합층을 대향배치하여 300℃로 가열 압축 접합을 수행하였다. 그리고, InP 기판을 염산 희석액에 의해 습식 에칭하고 제거하였다.
이어서, n형 InP 클래드층의 광 취출면의 표면에 대해서 조면화 처리를 수행하였다. 우선, 포지티브형 포토레지스트를 이용하여 상면 전극 형성영역을 제외한 장소의 에칭 스톱층 상을 마스크하고, 플라스마 CVD에 의해 SiO2막을 50nm형성하며, 해당 SiO2막 상에 TiN막을 100nm성막하고, 상면 전극 형성영역을 SiO2막과 TiN막에 의해 보호하였다. 포토레지스트를 용해하여 상면 전극 형성영역을 제외한 장소의 SiO2막과 TiN막을 리프트 오프에 의해 제거하고, 계속해서, 알루미나 연마 입자(＃4000 평균입경 3μm)와 윤활제와 혼합한 슬러리를 흘리면서, 랩 정반(定盤)에 의해 보호되어 있지 않은 부분의 에칭 스톱층 및 n형 InP 클래드층의 랩핑을 수행하였다. 이 때, 에칭 스톱층의 두께는 20nm이며, 에칭 스톱층이 없어질 때까지 랩 시간을 조정하여 연삭하고, n형 InP 클래드층 표면에 기계적인 가공에 따른 요철을 형성하였다. 그 후, 염산 - 초산계의 에칭액(염산 ： 초산 = 1 ： 2)을 이용하여 n형 InP 클래드층 표면의 요철을 더욱 에칭하였다.
이어서, 상기의 조면화 처리에 있어서, 보호에 이용한 TiN막을 황산과 과산화 수소수의 혼합 용액에 의해 제거하고, SiO2막을 BHF에 의해 제거하며, 노출한 상면 전극 형성영역의 에칭 스톱층 상에 상면 전극의 배선부로 하여, n형 전극(Au(두께： 10nm) / Ge(두께： 33nm) / Au(두께： 57nm) / Ni(두께： 34nm) / Au(두께： 800nm) / Ti(두께： 100nm) / Au(두께： 1000nm))를, 레지스트 패턴 형성, n형 전극의 증착, 레지스트 패턴의 리프트 오프에 의해 도 10b에 나타내는 바와 같이 형성하였다. 더욱이, 패드부(Ti(두께： 150nm) / Pt(두께： 100nm) / Au(두께： 2500nm))를 n형 전극상에 형성하여, 상면 전극의 패턴을 도 10b에 나타내는 바와 같이 하였다. 그리고, 도 10a와 마찬가지로, 도 10b의 외형 사이즈는 380μm × 380μm 이다.
마지막으로, 메사 에칭에 의해 각 소자간(폭 60μm) 반도체층을 제거하여 다이싱 라인을 형성하였다. 그리고, Si기판의 이면측으로의 이면 전극(Ti(두께： 10nm) / Pt(두께： 50nm) / Au(두께200nm))를 형성하고, 다이싱에 의한 칩 개편화를 수행하여 실시예 1에 따른 반도체 발광소자를 제작하였다. 그리고, 칩 사이즈는 350μm × 350μm이다.
(실시예 2, 실시예 3)
실시예 1에서의 메사 에칭에 의해 각 소자간(폭 60μm)의 반도체층을 제거하여 다이싱 라인을 형성한 후, 플라스마 CVD를 이용하여 상면 전극의 본딩영역(중앙의 원형부) 이외에서 조면화 처리 후의 n형 InP 클래드층 상 및 소자의 측면을 덮도록 SiO2 보호막을 형성하고, 실시예 2 및 실시예 3에 따른 반도체 발광소자를 제작하였다. 실시예 2, 3을 제작할 때의 SiO2 보호막의 형성시간만을 조정한 결과, 실시예 2, 실시예 3에서의 SiO2 보호막의 두께는 각각 215nm, 645nm이었다.
(실시예 4 ~ 7)
실시예 1에서의 조면화 처리에서의 염산 - 초산계의 에칭시간을 각각 변화시켜 표면 거칠기의 제어를 수행한 것 이외는, 실시예 1과 마찬가지로 하여 실시예 4 ~ 7에 따른 반도체 발광소자를 제작하였다.
(비교예 1)
n형 InP 클래드층 표면에 조면화 처리를 수행하지 않은 것 이외는, 실시예 1과 마찬가지로 하여 비교예 1에 따른 반도체 발광소자를 제작하였다.
(비교예 2)
이하에 설명하는 조면화 처리를 수행한 것 이외는, 실시예 1과 마찬가지로 하여 비교예 2에 따른 반도체 발광소자를 제작하였다. 우선, n형 InP 클래드층의 조면화 처리를 수행할 때, 우선, 포지티브형의 포토레지스트(PR2)에 의한 패턴 형성을 수행하였다. 포토레지스트(PR2)의 패턴은 도 11에 나타내는 바와 같이, 각 요부의 중심점을 2 등변 삼각 격자형상으로 2차원 배열하고, ＜011＞ 방위 및 ＜011＞방위와 수직방향에서의 중심점 간격은 6.6μm로 하였다. 또한, 각 요부의 형상은 정육각형(1변 2μm)으로 하였다. 계속하여, 주석산 - 과산화 수소수계의 에칭액을 이용하여 n형 In0.57Ga0.43As에칭 스톱층에 패턴 전사를 수행하였다 (도 12a ~ c). 이 후, 포토레지스트(PR2)를 세정 제거하고(도 12d), n형 InP 클래드층에서의 전극 형성영역의 상면에 또 다른 포토레지스트(PR3)를 형성하였다(도 13a). 그 후, 염산 - 초산계의 에칭액(염산 ： 초산 = 1 ： 2)을 이용하여 n형 InP 클래드층을 에칭하고(도 13b), 더욱이, n형 In0.57Ga0.43As에칭 스톱층을 황산 - 과산화 수소계의 에칭액(황산： 과산화 수소： 물 = 3：1：1)을 이용하여 습식 에칭하고 제거하였다(도 13c). 그 결과, 결정 방위 의존성이 있는 요철패턴이 형성된다.
(비교예 3)
비교예 2와 마찬가지로 하여 반도체 발광소자를 제작하고, 더욱이 실시예 2와 마찬가지로 하여 조면화 처리 후의 n형 InP 클래드층 상 및 소자의 측면을 덮도록 SiO2 보호막(막두께： 500nm)을 형성하여 비교예 3에 따른 반도체 발광소자를 제작하였다.
(비교예 4 ~ 7)
비교예 2에서의 조면화 처리 중, 패턴의 지름 및 피치를 변경함으로써 조면상태를 변경한 것 이외는 비교예 2와 마찬가지로 하여, 비교예 4 ~ 7에 따른 반도체 발광소자를 제작하였다.
＜조면의 거칠기 측정＞
조면화 처리 후의 웨이퍼(다이싱 이전)를 이용하고 Tencor 사제의 접촉식 단차계 "P - 6"을 이용하여, n형 클래드층 표면의 조면 형상의 측정을 수행하였다. 이용하는 침의 형상은 촉침 선단 반경 2μm로 하고, 촉침압 2mg에서 스캔속도 2μm/sec로 하고, 샘플링 주파수는 50Hz로 하였다. 측정거리(기준길이)는 200μm로 하였다. 표면 거칠기(Ra) 값과 스큐니스(Rsk) 값은 해당 단차계에 의해 자동적으로 산출된다
실시예 1 ~ 7에서의 단차계의 데이터를 도 14a ~ 도 14g에 각각 나타낸다. 비교예에 대해서는 마스크를 이용하여 조면화를 수행한 비교예 2 ~ 7에서의 각각의 단차계 데이터를 도 15a ~ 도 15f에 각각 나타낸다. 그리고, SiO2 보호막을 형성한 실시예 2, 3과, 비교예 3에 대해서는 보호막 형성전의 n형 InP 클래드층 표면과, 보호막 형성후의 보호막 표면 각각을 측정하였다. 도면 중에서는 n형 InP 클래드층 표면의 측정결과를 나타내고 있다.
실시예 1 ~ 7에서는 모두 랜덤인 형상의 요철이 형성되어 산이나 골짜기도 첨예하는 반면, 비교예 2 ~ 7에서는 패턴 형성을 수행하고 있으므로, 요철의 피치가 균일하고 요부의 골짜기도 깊다. 그리고, 비교예 1에서는 조면화 처리하지 않았으므로 평탄하다. 그리고, 단차계의 데이터 측정 시에 있어서, ISO 4287 -1997에 기초하는 Amplitude parameters (Rp, Rｖ, Rz, Rc, Rt, Ra, Rq, Rsk, Rku)가 자동적으로 산출된다. 그 중의 Ra와 Rsk에 대해서 하기의 표 1에 나타낸다. 또한, 실시예 1 ~ 7 및 비교예 1 ~ 7에서의 표면 거칠기(Ra)와, 스큐니스(Rsk)의 대응관계를 나타내는 그래프를 도 16에 나타낸다. 또한, 예를 들면 비교예 4, 5, 7의 단차계의 데이터(도 15(c, d, f))를 참조하면, 마스크 기인에 의해 홈이 형성되지 않은 부분(평탄 패턴부분)에 있어서 근소한 높이 피크가 관찰될 수 있으나, 해당 평탄 패턴부분의 표면 거칠기(Ra)는 모두 0.004μm이었다. 홈이 형성되지 않은 부분의 Ra가 0.010μm 이하이고, 비교예의 광 취출측의 표면은 "랜덤인 조면"은 아니라고 평가된다. 각 평탄면의 피치는 각각 비교예 2： 6.6μm, 비교예 3： 6.6μm, 비교예 4： 4.0μm, 비교예 5： 4.0μm, 비교예 6： 8.0μm, 비교예 7： 8.0μm이다. 그리고, 실시예 1 ~ 7은 광 취출측의 표면에 있어서, 비교예와 같은 홈이 형성되지 않은 부분이 관찰되지 않으므로, "랜덤인 조면"이라고 평가된다.
Figure 112020107782876-pct00001
＜출력과 Vf의 평가＞
실시예 1 ~ 7 및 비교예 1 ~ 7의 각각의 반도체 발광소자를, 트랜지스터 아웃라인 헤더(TO -18) 상에 은페이스트를 이용하여 마운트하고, 금 와이어를 이용하여 상면 전극을 본딩하였다. 그리고, 실시예 1 ~ 7 및 비교예 1 ~ 7의 발광출력(Po) 및 순서방향 전압(Vf)을 각각 전류(20mA)를 흘림으로써 측정하였다. 그리고, 발광출력(Po)의 측정에는 적분구를 이용하였다. 또한, 순서방향 전압(Vf)은 20mA를 흘릴 때의 정전류 전압장치(에이디시사제：제품번호 6243))의 전압치로 하였다. 10개를 측정했을 때의 평균치를 표 1에 더불어 나타낸다.
＜발광 스펙트럼의 평가＞
전류(20mA)를 흘려 오오츠카(大塚)전자제의 분광기(제품번호： MCPD - 9800, 수광소자： InGaAs, 1ch당 파장폭： 5.5nm, 슬릿폭： 50μm, 파장 정도(精度)：±2nm)를 이용하여 측정조건： 노광시간 1msec, 적산횟수 60회로 실시예 1 ~ 7 및 비교예 1 ~ 7의 발광소자의 파장 1000 ~ 1600nm 범위의 발광 스펙트럼을 각각 측정하였다. 그리고, 측정결과에 대해서 스무딩은 실시하지 않았다.
측정된 발광 스펙트럼을 이하의 기준으로 평가하였다. 그리고, 여기서 말하는 "어깨"란, 곡선 상에서의 접선의 기울기 부호(플러스, 마이너스)는 유지되나, 접선의 기울기가 대에서 소, 혹은 소에서 대로 변화하는 점이 명료하게 관찰되는 장소를 가리킨다.
발광 스펙트럼의 세로축(발광강도)을 최대 강도를 1로 한 상대강도로 선형축 표시로 한 경우의, 상대강도가 0.1이상의 발광강도를 가지는 파장역에서, 발광 스펙트럼 중에서 발광강도가 최대가 되는 중심 파장의 발광 피크 이외에도 발광 피크(기울기가 0이 되는 극대치)를 볼 수 있고, 멀티 피크인 경우를 ×로 하였다.
중심 파장의 발광 피크 이외에 발광 피크가 보이지 않고 단일 피크이지만 어깨로 불리는 부분이 보이는 경우를 ○로 하였다.
단일 피크이며 어깨로 불리는 부분도 볼 수 없는 경우를 ◎로 하였다.
대표예로서, 실시예 1 및 실시예 7의 발광 스펙트럼을 도 17a, 도 17b에 나타내고, 비교예 1 ~ 3의 발광 스펙트럼을 도 18a ~ 도 18c에 각각 나타낸다. 또한, 발광 중심 파장(λp)을 측정하였다. 발광 중심 파장(λp)을 표 1에 나타낸다.
표 1 및 도 14a ~ 도 14g, 도 15a ~ 도 15f의 결과로부터, 실시예 1 ~ 7과 같이, 발광소자 광 취출면에 보이는 요철형상이면, 발광 스펙트럼은 단일 피크로 되는 것을 알 수 있다. 그리고, 그 요철형상의 표면 거칠기(Ra) 및 스큐니스(Rsk)가 각각 Ra ≥ 0.03μm, Rsk ≥ -1을 만족하면, 확실히 단일 피크로 되는 것도 확인할 수 있었다. 또한, 스큐니스(Rsk)가 -0.5 ≤ Rsk ≤ 0.5이므로, 단일 피크이고, 또한, 광출력이 크다는 것을 확인할 수 있었다.
(실험예 2)
상기 실험예 1에 있어서, 제작한 실시예 1, 2, 3, 5, 7 및 비교예 1 ~ 6에 대해서, 조면의 거칠기의 3차원 정보를 이하와 같이 하여 취득하였다.
＜3차원에서의 조면의 거칠기 측정＞
형상 해석 레이저 현미경(KEYENCE 사제 VK - X1000/1100)을 이용하여 조면화 처리 후의 웨이퍼(다이싱 전)에서의 n형 클래드층 표면의 조면형상의 측정을 수행하였다. 그리고, SiO2 보호막을 형성한 실시예 2, 3과, 비교예 3에 대해서는 보호막 형성 이후의 보호막 표면을 측정하였다. 렌즈 배율은 150배로 하고, 화소수는 2048 × 1536으로 하였다.
데이터 측정시에 있어서, ISO 25178에 기초하는 면 거칠기의 파라미터(Sa, Sz, Str, Spc, Sdr, Ssk 등)가 자동적으로 산출된다. 이러한 값을 아래와 같이 표 2에 나타낸다. 또한, 대표예로서 실시예 1 및 비교예 2에서의 n형 클래드층 표면의 3차원 화상을 도 19a 및 도 19b에 각각 나타낸다. 도 19a에 나타내는 바와 같이, 실시예 1의 n형 클래드층의 표면에는 랜덤인 조면이 형성되어 있는 것이 관찰되었다. 한편, 비교예 2의 n형 클래드층의 표면에서는 평탄 패턴부분(Ra가 0.010μm 이하)과 홈부가 특정 패턴으로 배열되는 것이 관찰되며, 랜덤인 조면은 아닌 것이 확인되었다.
Figure 112020107782876-pct00002
표 1에 기재된 2차원 평가에 따른 측정결과와 표 2에 기재된 3차원 평가에 따른 측정결과로부터, 스큐니스(Rsk)와 스큐니스(Ssk)의 상관관계를 검토한 결과를 도 20에 나타낸다. 이 도 20의 그래프를 고려하면, 멀티 피크를 없애기 위해서는 3차원 측정에서는 표면 거칠기(Sa)가 0.05μm 이상, 그리고, 광 취출면의 표면의 스큐니스(Ssk)가 -0.5이상인 것이 바람직하다는 것을 알았다. 또한, 전개 면적(표면적)의 크기를 나타내는 Sdr의 값과 Po는 Sdr 값에 대해서 Po도 커지는 경향을 나타내는 것을 알았다.
(실험예 3)
실험예 1에 있어서, 제작한 실시예 1, 3 및 비교예 1 ~ 3에 따른 반도체 발광소자를 제작한 직후의 적분구에 의한 초기의 발광출력을 측정하였다. 그 후, 해당 반도체 발광소자에 실온에서 100mA를 1000시간 연속하여 통전한 후, 적분구에 의한 발광출력을 측정하고, 발광출력 유지율을 구하였다. 결과는 아래와 같이 표 3과 같았다. 따라서, 본 발명 조건을 만족하는 랜덤인 조면에 보호막을 형성하면, 연속 통전에 따른 출력의 저하를 억제하는 효과가 크다는 것이 확인되었다.
Figure 112020107782876-pct00003
본 발명에 따르면, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 클래드층을 포함하는 접합형 반도체 발광소자에 있어서, 발광 스펙트럼 중의 멀티 피크를 줄여, 단일 피크로 할 수 있는 반도체 발광소자 및 그 제조방법을 제공할 수 있다.
1: 반도체 발광소자
10: 성장용 기판
20: III - V족 화합물 반도체 에칭 스톱층
30: 반도체 적층체
31: 제1 도전형 InP 클래드층
35: 반도체 발광층
35W: 우물층
35B: 장벽층
37: 제2 도전형 InP 클래드층
39: 캡층
40: 컨택트부
41(41a): 컨택트층
43: 오믹 금속부
50: 유전체층
60: 금속 반사층
70: 금속 접합층
80: 도전성 지지기판
100, 100＇: 반도체 발광소자
91: 이면 전극
93: 상면 전극
E1: 노출영역
E2: 노출면
E3: 노출부

Claims (12)

  1. 기판 상에 반사층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층이 차례로 마련되고, 상기 제2 도전형 클래드층을 광 취출측으로 하는 반도체 발광소자로,
    상기 제2 도전형 클래드층의 광 취출면의 표면은 표면 거칠기(Ra)가 0.03μm 이상 0.142μm 이하이고, 또한, 요철패턴이 랜덤인 조면인 것을 특징으로 하는 반도체 발광소자.
  2. 지지기판 상에 금속 접합층, 반사층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층이 차례로 마련되고, 상기 제2 도전형 클래드층을 광 취출측으로 하는 반도체 발광소자로, 상기 제2 도전형 클래드층의 광 취출면의 표면은 표면 거칠기(Ra)가 0.03μm 이상 0.142μm 이하이고, 또한, 요철패턴이 랜덤인 조면인 것을 특징으로 하는 반도체 발광소자.
  3. 제1항 또는 제2항에 있어서,
    발광 스펙트럼이 단일 피크인, 반도체 발광소자.
  4. 제1항 또는 제2항에 있어서,
    상기 광 취출면의 표면의 스큐니스(Rsk)가 -1 이상인, 반도체 발광소자.
  5. 제1항 또는 제2항에 있어서,
    상기 광 취출면 상에 보호막이 더 마련되는, 반도체 발광소자.
  6. 제5항에 있어서,
    상기 보호막의 두께가 100nm 이상 700nm 이하이며, 상기 보호막의 표면의 표면 거칠기(Ra)가 0.02μm 이상이고, 또한, 스큐니스(Rsk)가 -1 이상인, 반도체 발광소자.
  7. 제5항에 있어서,
    상기 보호막이 산화 규소, 질화 규소, ITO 및 AlN으로 이루어지는 군에서 선택되는 적어도 하나를 포함하는, 반도체 발광소자.
  8. 기판 상에 반사층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층을 차례로 형성하고, 상기 제2 도전형 클래드층을 광 취출측으로 하는 반도체 발광소자의 제조방법에 있어서,
    상기 제2 도전형 클래드층을 형성한 후, 상기 제2 도전형 클래드층의 광 취출면의 표면을, 표면 거칠기(Ra)가 0.03μm 이상 0.142μm 이하이고, 또한, 요철패턴이 랜덤인 조면이 되도록 조화하는 조면화 처리공정을 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
  9. 제8항에 있어서,
    상기 조면화 처리공정에 있어서, 상기 광 취출면의 표면의 스큐니스(Rsk)를 -1 이상이 되도록 조화하는 반도체 발광소자의 제조방법.
  10. 성장용 기판 상에 In, Ga 및 As를 포함하는 III - V족 화합물 반도체 에칭 스톱층, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제2 도전형 클래드층, 발광 중심 파장이 1000 ~ 2200nm의 반도체 발광층, 및, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 제1 도전형 클래드층을 차례로 형성하는 반도체층 형성공정과,
    상기 제1 도전형 클래드층 상에, 상기 반도체 발광층에서 방사되는 광을 반사하는 반사층을 형성하는 반사층 형성공정과,
    지지기판을, 금속 접합층을 통하여 상기 반사층에 접합하는 접합공정과,
    상기 성장용 기판을 제거하는 기판 제거공정과,
    상기 기판 제거공정 후, 상기 제2 도전형 클래드층의 광 취출면의 표면을, 표면 거칠기(Ra)가 0.03μm 이상 0.142μm 이하이고, 또한, 요철패턴이 랜덤인 조면이 되도록 조화하는 조면화 처리공정을 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
  11. 제10항에 있어서,
    상기 조면화 처리공정에 있어서, 상기 광 취출면의 표면의 스큐니스(Rsk)를 -1 이상이 되도록 조화하는 반도체 발광소자의 제조방법.
  12. 제10항 또는 제11항에 있어서,
    상기 광 취출면을 제외한 제2 도전형 클래드층의 상면 전극 형성영역에 있어서, 상기 제2 도전형 클래드층 상에 상기 에칭 스톱층을 통하여 제2 도전형의 전극을 형성하는 상면 전극 형성공정을 더 포함하는 반도체 발광소자의 제조방법.
KR1020207029305A 2018-04-19 2019-04-18 반도체 발광소자 및 그 제조방법 KR102419420B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2018080899 2018-04-19
JPJP-P-2018-080899 2018-04-19
PCT/JP2019/016713 WO2019203329A1 (ja) 2018-04-19 2019-04-18 半導体発光素子およびその製造方法
JPJP-P-2019-079334 2019-04-18
JP2019079334A JP6648329B2 (ja) 2018-04-19 2019-04-18 半導体発光素子およびその製造方法

Publications (2)

Publication Number Publication Date
KR20200127252A KR20200127252A (ko) 2020-11-10
KR102419420B1 true KR102419420B1 (ko) 2022-07-11

Family

ID=68390966

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207029305A KR102419420B1 (ko) 2018-04-19 2019-04-18 반도체 발광소자 및 그 제조방법

Country Status (6)

Country Link
US (1) US11515448B2 (ko)
JP (1) JP6648329B2 (ko)
KR (1) KR102419420B1 (ko)
CN (1) CN111971805A (ko)
DE (1) DE112019002037B4 (ko)
TW (1) TWI702734B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6903210B2 (ja) * 2019-10-15 2021-07-14 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子及びその製造方法
KR20210157935A (ko) * 2020-06-22 2021-12-30 삼성디스플레이 주식회사 광학 검사 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032866A (ja) * 2007-07-26 2009-02-12 Nichia Corp 発光装置
JP2014120695A (ja) 2012-12-19 2014-06-30 Rohm Co Ltd 半導体発光素子
JP2018006495A (ja) * 2016-06-30 2018-01-11 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法および半導体光デバイス

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07118571B2 (ja) 1993-02-12 1995-12-18 日本電気株式会社 半導体歪量子井戸構造
JPH07147454A (ja) 1993-11-26 1995-06-06 Hitachi Ltd 半導体素子
DE10051465A1 (de) * 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
US8871547B2 (en) * 2005-01-11 2014-10-28 SemiLEDs Optoelectronics Co., Ltd. Method for fabricating vertical light emitting diode (VLED) structure using a laser pulse to remove a carrier substrate
US8318519B2 (en) * 2005-01-11 2012-11-27 SemiLEDs Optoelectronics Co., Ltd. Method for handling a semiconductor wafer assembly
US8110425B2 (en) * 2007-03-20 2012-02-07 Luminus Devices, Inc. Laser liftoff structure and related methods
US8772805B2 (en) * 2010-03-31 2014-07-08 Seoul Viosys Co., Ltd. High efficiency light emitting diode and method for fabricating the same
WO2014192428A1 (ja) 2013-05-31 2014-12-04 ウシオ電機株式会社 窒化物半導体発光素子及びその製造方法
KR102098937B1 (ko) * 2014-01-27 2020-04-08 엘지이노텍 주식회사 발광소자
JP2016012610A (ja) * 2014-06-27 2016-01-21 旭化成イーマテリアルズ株式会社 半導体発光素子
US9847454B2 (en) 2015-10-02 2017-12-19 Epistar Corporation Light-emitting device
TWI628808B (zh) 2016-05-31 2018-07-01 晶元光電股份有限公司 發光元件
JP6608352B2 (ja) * 2016-12-20 2019-11-20 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP2019114650A (ja) * 2017-12-22 2019-07-11 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP6785331B2 (ja) * 2018-03-30 2020-11-18 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法及び半導体光デバイスの中間体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032866A (ja) * 2007-07-26 2009-02-12 Nichia Corp 発光装置
JP2014120695A (ja) 2012-12-19 2014-06-30 Rohm Co Ltd 半導体発光素子
JP2018006495A (ja) * 2016-06-30 2018-01-11 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法および半導体光デバイス

Also Published As

Publication number Publication date
JP6648329B2 (ja) 2020-02-14
TW202002327A (zh) 2020-01-01
JP2019192909A (ja) 2019-10-31
DE112019002037T5 (de) 2021-01-14
US11515448B2 (en) 2022-11-29
KR20200127252A (ko) 2020-11-10
DE112019002037B4 (de) 2024-05-08
US20210167249A1 (en) 2021-06-03
TWI702734B (zh) 2020-08-21
CN111971805A (zh) 2020-11-20

Similar Documents

Publication Publication Date Title
TWI708406B (zh) 半導體發光元件及其製造方法
CN109314158B (zh) 半导体光器件的制造方法和半导体光器件
US11637220B1 (en) Semiconductor light-emitting element
KR102426467B1 (ko) 반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체
KR102419420B1 (ko) 반도체 발광소자 및 그 제조방법
WO2022079971A1 (ja) 赤外ｌｅｄ素子
TWI811572B (zh) 半導體發光元件及其製造方法
TWI721841B (zh) 紅外線ｌｅｄ元件
TW202228306A (zh) 紅外ｌｅｄ元件
WO2019216308A1 (ja) 半導体発光素子及び半導体発光素子の製造方法
TW202308181A (zh) 紅外ｌｅｄ元件
JP2022184312A (ja) 赤外ｌｅｄ素子及びその製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant