TWI811572B - 半導體發光元件及其製造方法 - Google Patents

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Abstract

本發明提供一種可緩和發光光譜中的多峰值而成為單一峰值的半導體發光元件及其製造方法。於將第二導電型包覆層作為光取出側的半導體發光元件中，將該第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra設為0.07 μm以上且0.7 μm以下，且將偏斜度Rsk設為正值。

Description

半導體發光元件及其製造方法
本發明是有關於一種半導體發光元件及其製造方法，且特別是有關於一種紅外發光的半導體發光元件。
先前，已知有將波長3400 nm以上的紅外區域作為發光波長的中紅外發光的半導體發光元件。例如，中紅外發光的半導體發光元件於感測器、氣體分析等用途中廣泛使用。
於將此種半導體發光元件的發光波長設為3400 nm～4500 nm的中紅外區域的情況下，通常發光層使用包含In、As及Sb的InAsSb系III-V族半導體。先前，於使InAsSb層等InAsSb系III-V族半導體層磊晶成長的情況下，為了使成長用基板與包含In及As的InAsSb系III-V族半導體層晶格匹配，使用InAs基板作為成長用基板。
例如，專利文獻1中，例如在InAs基板上形成InSbP層之後，形成InAsSbP活性層。在專利文獻1中，對於2.6 μm～4.7 μm的波長，將導電性的InAs基板直接用於發光元件。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特表2015-534270號公報
[發明所欲解決之課題] 近年來，要求進一步提高發光元件的效率及受光元件的感度等半導體光器件的特性。發明者等人嘗試開發了接合型的半導體光器件，所述接合型的半導體光器件中，首先經由包括至少包含在InAs成長用基板上成長的Ga及Sb的GaAsSb系III-V族化合物半導體的蝕刻停止層使至少包含In及As的InAsSbP系III-V族化合物半導體成長，經由金屬接合層接合支撐基板，並去除成長用基板。藉此與先前的非接合型相比，成功地使光輸出增大。然而，本發明者等人重新確認了所述接合型的半導體發光元件中，以橫軸為波長、以縱軸為發光強度的發光光譜中除了具有發光強度最大值的發光中心波長的發光峰值以外，亦存在多個發光峰值（以下，本說明書中稱為「多峰值」）。此處，所謂發光峰值（以下，有時僅記載為「峰值」）是指於以橫軸的波長間隔成為15 nm以下的方式測定的發光光譜中，取縱軸（發光強度）的變化相對於橫軸（波長）的變化的傾斜度時，傾斜度為0，取極大值的點。另外，所述峰值將發光中心波長的發光峰值的相對於發光強度的相對強度未滿0.1的情況除外。
再者，於依照現有技術的非接合型的半導體發光元件的情況下，通常於發光光譜中除發光中心波長的發光峰值以外不存在峰值（僅發光中心波長的發光峰值，以下，於本說明書中稱為「單一峰值」），於具有反射層的情況下同樣擔心產生多峰值。於所述的發出多峰值的放射光的半導體發光元件中，由於存在具有相對於發光中心波長的發光峰值的發光強度的相對強度為0.1以上的發光強度，且波長不同的發光峰值，因此當將此種半導體發光元件用於感測器用途等時，存在產生故障的危險。
因此，本發明的目的在於提供一種半導體發光元件及其製造方法，所述半導體發光元件為包括包覆層的半導體發光元件，且可緩和發光光譜中的多峰值而成為單一峰值，所述包覆層包括至少含有In及As的InAsSbP系III-V族化合物半導體。 [解決課題之手段]
本發明者等人對解決所述課題的方法進行了努力研究。於自發光層放射的波長為3400 nm～4500 nm的紅外光入射至光取出側的包覆層時，於包覆層為InAs的情況下，InAs的折射率在紅外光中約為3.5，因此認為於自包覆層直接向大氣（折射率1）取出光的情況下，傾斜入射至界面的光的大部分藉由反射返回至半導體層的內側。另一方面，於在發光層與基板之間具有反射層的半導體發光元件中，自發光層向基板方向放射的紅外光經反射層反射，藉由該反射的反射光經由發光層而入射到所述光取出側的包覆層。此處，半導體發光元件的半導體層的總厚度為數μm～15 μm左右，且為紅外光的相干長度的範圍內，而容易干涉。再者，中心發光波長4150 nm、半值寬1100 nm的光的相干長度為15.7 μm，中心發光波長4500 nm、半值寬1100 nm的光的相干長度為18.4 μm。本發明者等人認為，由於所述理由，所述光取出側的包覆層的界面上的反射光與利用反射層的反射光發生干涉，因此在發光光譜中會觀察到多峰值。另外，該現象在自包覆層經由保護層向大氣取出光的情況下亦發生，所述保護層包含折射率較InAs小的電介質。因此，本發明者等人想到了對包覆層的光取出面的表面進行粗面化，發現藉由該粗面化可消除多峰值，從而完成了本發明。
即，本發明的要旨結構為如下所述。
（1）一種半導體發光元件，包括： 基板； 所述基板上的反射層； 第一導電型包覆層，位於所述反射層上、且包括至少包含In及As的InAsSbP系III-V族化合物半導體； 活性層，位於所述第一導電型包覆層上，且發光中心波長為3400 nm以上4500 nm以下；以及 第二導電型包覆層，位於所述活性層上、且包括至少包含In及As的InAsSbP系III-V族化合物半導體，且 將所述第二導電型包覆層作為光取出側，且所述半導體發光元件中， 所述第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra為0.07 μm以上且0.7 μm以下，且偏斜度Rsk為正值。
（2）一種半導體發光元件，包括： 支撐基板； 所述支撐基板上的金屬接合層； 所述金屬接合層上的反射層； 第一導電型包覆層，位於所述反射層上、且包括至少包含In及As的InAsSbP系III-V族化合物半導體； 活性層，位於所述第一導電型包覆層上，且發光中心波長為3400 nm以上4500 nm以下；以及 第二導電型包覆層，位於所述活性層上、且包括至少包含In及As的InAsSbP系III-V族化合物半導體，且 將所述第二導電型包覆層作為光取出側，且所述半導體發光元件中， 所述第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra為0.07 μm以上且0.7 μm以下，且偏斜度Rsk為正值。
（3）如所述（1）或所述（2）記載的半導體發光元件，其中自所述光取出面獲得的發光光譜為單一峰值。
（4）如所述（1）至所述（3）中任一項記載的半導體發光元件，其中所述光取出面的表面的算術平均粗糙度Ra為0.1 μm以上且0.4 μm以下，且偏斜度Rsk為0.1以上且0.7以下。
（5）如所述（1）至所述（4）中任一項記載的半導體發光元件，其中於所述光取出面上包括保護膜。
（6）一種半導體發光元件的製造方法，包括： 第一步驟，於基板上依次形成反射層、包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層、發光中心波長為3400 nm以上4500 nm以下的活性層、以及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層；以及 第二步驟，以所述第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra為0.07 μm以上且0.7 μm以下，且偏斜度Rsk為正值的方式進行粗面化。
（7）如所述（6）記載的半導體發光元件的製造方法，其中於所述第二步驟中，以所述光取出面的表面的算術平均粗糙度Ra為0.1 μm以上且0.4 μm以下，且偏斜度Rsk為0.1以上且0.7以下的方式進行粗面化。
（8）一種半導體發光元件的製造方法，包括： 半導體層形成步驟，於成長用基板上依次形成包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體的蝕刻停止層、包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層、發光中心波長為3400 nm以上4500 nm以下的活性層、以及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層； 反射層形成步驟，於所述第一導電型包覆層上形成對自所述半導體活性層放射的光進行反射的反射層； 接合步驟，將所述反射層至少經由金屬接合層而與支撐基板接合； 基板去除步驟，去除所述成長用基板；以及 粗面化處理步驟，於所述基板去除步驟後，以所述第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra為0.07 μm以上且0.7 μm以下，且偏斜度Rsk為正值的方式進行粗面化。
（9）如所述（8）記載的半導體發光元件的製造方法，其中於所述粗面化處理步驟中，以所述光取出面的表面的算術平均粗糙度Ra為0.1 μm以上且0.4 μm以下，且偏斜度Rsk為0.1以上且0.7以下的方式進行粗面化。
（10）如所述（8）或所述（9）記載的半導體發光元件的製造方法，其更包括：上表面電極形成步驟，於除了所述光取出面的第二導電型包覆層的上表面電極形成區域，於所述第二導電型包覆層上經由所述III-V族化合物半導體蝕刻停止層而形成第二導電型的電極。
（11）一種半導體發光元件的製造方法，包括：第一步驟，於基板上依次形成反射層、包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層、發光中心波長為3400 nm以上4500 nm以下的活性層、以及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層；以及 第二步驟，使用硝酸對所述第二導電型包覆層的光取出面進行粗面化。
（12）如所述（11）記載的半導體發光元件的製造方法，其中所述硝酸使用11 M～20 M（莫耳（mol）/L）濃度的硝酸。 [發明的效果]
根據本發明，可提供一種半導體發光元件及其製造方法，所述半導體發光元件為包括包覆層的半導體發光元件，且可緩和發光光譜中的多峰值，使其成為單一峰值，所述包覆層包括至少含有In及As的InAsSbP系III-V族化合物半導體。
於對依照本發明的實施方式進行說明前，預先對以下方面進行說明。
＜組成＞ 首先，本說明書中，於不明確III-V族化合物的組成比而僅表述為「AlInGaAsSbP」的情況下，是指如下任意的化合物：III族元素（Al、In、Ga的合計）與V族元素（As、Sb、P）的化學組成比為1：1，且作為III族元素的Al、In及Ga的比率、以及作為V族元素的As、Sb及P的比率分別不一定。該情況設為包含在III族元素中不含Al、In及Ga的任意一種或兩種元素的情況，且包含在V族元素中不含As、Sb及P的任意一種或兩種的情況者。但是，在明確地記載為「至少包含」具體的III族元素及V族元素中的任一者或兩者的情況下，包含作為記載對象的III族元素及V族元素分別超過0%且100%以下。例如，「至少包含In及Sb」的AlInGaAsSbP中分別包含超過0%且100%以下的In及Sb。在此種情況下，可分別包含亦可不包含除In及Sb以外的Al及Ga以及As及P。另外，AlInGaAsSbP「系」III-V族化合物半導體中可包含任意的摻雜劑。再者，AlInGaAsSbP的各III-V族元素的各成分組成比可藉由光致發光測定及X射線繞射測定等來測定。
另一方面，在自「AlInGaAsSbP」的表述中去除具體的III族元素或V族元素來記載的情況下，作為對象的III族元素或V族元素不包含在組成中。例如，在表述為「InAsSbP」的情況下，其組成由通式：（InAsx Sby Pz ）表示，不包含Al及Ga。再者在此種情況下，關於各元素的組成比以下的關係成立，並且V族元素的組成比的合計為1。另外，III族元素的組成比的合計亦為1。 z=1-x-y，0≦x≦1，0≦y≦1，0≦z≦1。
＜p型、n型及及摻雜劑濃度＞ 本說明書中，將作為p型電性地發揮功能的層稱為p型半導體層（有時簡稱為「p型層」），將作為n型電性地發揮功能的層稱為n型半導體層（有時簡稱為「n型層」）。另一方面，於未有意地添加Si、Zn、S、Sn、Mg、Te等特定雜質的情況下，稱為「未摻雜」。亦可於未摻雜的III-V族化合物半導體層中混入製造過程中的不可避免的雜質。具體而言，於摻雜劑濃度低（例如小於5×1016 atoms（原子）/cm3 ）的情況下，本說明書中視為「未摻雜」。而且，雖然III-V族化合物半導體層中未有意添加雜質，但即使含有5×1016 atoms/cm3 以上的伴隨原料氣體分解等的製造過程中不可避免的雜質（O、C、H等），亦視為未摻雜。再者，關於InAs，由於在未摻雜的情況下亦作為n型電性地發揮功能，故未摻雜或n型的InAs層都是作為n型發揮功能的InAs層。另外，Si、Zn、S、Sn、Mg、Te等雜質濃度的值設為藉由二次離子質譜（Secondary Ion Mass Spectroscopy，SIMS）分析而得者。再者，由於在各半導體層的邊界附近摻雜劑濃度的值變化很大，因此將各層的膜厚方向中央的摻雜劑濃度的值設為摻雜劑濃度的值。
＜各層的膜厚及組成＞ 另外，所形成的各層的厚度整體可根據利用掃描型電子顯微鏡或穿透式電子顯微鏡觀察剖面來算出。進而，各層的厚度分別可根據利用穿透式電子顯微鏡觀察成長層的剖面來算出。另外，於如超晶格結構般各層的厚度小的情況下，可使用穿透式電子顯微鏡-能量散射光譜（Transmission Electron Microscope-Energy Dispersion Spectrum，TEM-EDS）來測定厚度。再者，剖面圖中，於規定層具有傾斜面的情況下，該層的厚度設為使用距離所述層的正下層的平坦面的最大高度者。
＜表面粗糙度Ra及偏斜度Rsk＞ 本說明書中使用的表面粗糙度Ra表示測定距離的算術平均粗糙度（μm）。另外，偏斜度Rsk是表示以平均線為中心時的山部與穀部的對稱性的值。Rsk為零時表示相對於平均線上下對稱（正規分佈），若為正則表示相對於平均線偏向下側（穀側），若為負則表示相對於平均線偏向上側（山側）。表面粗糙度Ra及偏斜度Rsk的定義依照國際標準組織（International Organization for Standardization，ISO）4287-1997。進而，本說明書中使用的表面粗糙度Sa與所述表面粗糙度Ra同樣是表示算術平均粗糙度（μm）的值，依照ISO 25178。另外，進而偏斜度Ssk與所述偏斜度Rsk同樣，是表示以平均線為中心時的山部與穀部的對稱性的值，依據IOS 25178。表面粗糙度Ra及偏斜度Rsk是藉由依照ISO 4287-1997的二維輪廓曲線方式的測定值，與此相對，表面粗糙度Sa及偏斜度Ssk是藉由依照ISO 25178的三維表面性狀的測定值。表面粗糙度Ra及偏斜度Rsk的測定方法可使用觸針式階差計（例如科磊（Tencor）公司製造的接觸式階差計「P-6」）來測定。所使用的針形狀只要觸針前端半徑設為2 μm，觸針壓力2 mg下掃描速度設為2 μm/sec，採樣頻率設為50 Hz即可。測定距離（基準長度）設為200 μm。另外，表面粗糙度Sa及偏斜度Ssk的測定方法可使用非觸針式的形狀解析雷射顯微鏡（基恩士（KEYENCE）公司製造的VK-X1000/1100）進行測定。關於本說明書的實施例（實驗例2）的測定條件，將透鏡倍率設為150倍，將畫素數設為2048×1536。
＜不規則的粗面＞ 另外，於本說明書中，「不規則的粗面」是指凹凸沒有週期性者，例如對於光取出側的表面，在藉由所述接觸式階差計的測定結果中，觀察到週期性地形成有槽的形狀，且將未形成有槽的部分的表面粗糙度Ra為0.010 μm以下的情況除外。若光取出側是「不規則的粗面」，則在面內方向的任何部分都能更可靠地得到作為本發明的效果的單一峰值，另外，不規則的粗面與具有週期性的粗面的形成相比，粗面形成方法更簡單，因此更佳為不規則的粗面。
（半導體發光元件100） 參照圖1說明本發明的半導體發光元件的實施方式的一例。半導體發光元件100包括基板15、基板15上的反射層75、反射層75上的包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層47、第一導電型包覆層47上的發光中心波長為3400 nm以上4500 nm以下的活性層45、以及活性層45上的包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層41，且將第二導電型包覆層41作為光取出側。而且，第二導電型包覆層41的光取出面的表面是粗面，其算術平均粗糙度Ra為0.07 μm以上0.7 μm以下，且偏斜度Rsk為正值。
關於各結構的詳細情況，通過參照圖2～圖7說明的半導體發光元件200的製造方法，參照數字兩位相同的結構，並在後面詳細敘述。再者，基板15在半導體發光元件200的製造方法中使用後述的接合型技術的情況下，可應用支撐基板80，在不使用接合法的情況下，為了使各半導體層磊晶成長，可應用成長用基板10。反射層75在使用所述接合型的技術的情況下可使用金屬反射層等反射層71，在不使用接合法的情況下可使用分布式布拉格反射鏡（distributed Bragg reflector，DBR）型的半導體反射層。再者，半導體發光元件100可在第二導電型包覆層41上形成包含焊盤部及配線部的上表面電極91（相當於半導體發光元件200中的n型電極91），進而可在支撐基板的背面形成背面電極（背面電極未圖示）。另外，第二導電型包覆層41亦可在上表面電極側更包括被稱為接觸層的用於低電阻化的層，在本發明中，包覆層與接觸層不區別，記為包覆層。在反射層75為金屬反射層的情況下，在第一導電型包覆層47中，亦可在反射層75側包含接觸層。
繼而，如圖1所示，在半導體發光元件100中，自活性層45放射的光大致分為朝向第二導電型包覆層41的光L1 、及朝向第一導電型包覆層47的光L2 。在圖1中，將L1 和L2 被反射層75反射後的光向外部（主要是大氣）放出的、第二導電型包覆層41的表面中的除了上表面電極91以外的區域稱為「光取出面」。即，如圖1所示，「光取出面」是指在與形成有上表面電極的面相同的面（上表面）上，光向外部放出的面。再者，光亦自半導體發光元件100的側面取出。但是，自側面的光取出對產生多峰值的影響小，故側面可進行粗面化亦可不進行粗面化。但是，就提升發光輸出的觀點而言，較佳為側面亦進行粗面化。
該半導體發光元件100中，第二導電型包覆層41的「光取出面」為粗面。而且，光取出面的表面的算術平均粗糙度Ra為0.07 μm以上0.7 μm以下，並且偏斜度Rsk為正值，更佳為算術平均粗糙度Ra為0.1 μm以上0.4 μm以下，並且偏斜度Rsk為0.1以上0.7以下。另外，如圖1所示，在第二導電型包覆層41的表面的平坦部分上設置上表面電極91。
根據本發明者等人的實驗，確認到：即使偏斜度Rsk為正，若凹凸的深度淺、且表面粗糙度Ra小於0.07 μm，則亦無法成為單一峰值。因此，藉由使表面粗糙度Ra為0.07 μm以上，較佳為0.1 μm以上，能夠獲得單一峰值的光。作為表面粗糙度的上限，較佳為0.7 μm以下，更佳為0.4 μm以下。這是因為若表面粗糙度過大，可能會對電流的橫向擴展產生不良影響。另外，判明即使表面粗糙度Ra為0.07 μm以上，若偏斜度Rsk為負，在光取出側的頂部形成很多平坦面或接近平坦的部分，則亦無法減少發光光譜中的多峰值而成為單一峰值。因此，偏斜度Rsk為正（即Rsk＞0），更佳為0.1≦Rsk≦0.7。為了增加發光輸出，表面粗糙度Ra進而佳為0.25 μm以上。
再者，表面粗糙度Ra的上限至少小於進行粗面化的第二導電型包覆層的厚度，例如為2 μm。作為適於在提高發光效率的同時減少多峰值的偏斜度Rsk的上限，例如為0.7。另外，基於與所述同樣的理由，光取出面的表面的表面粗糙度Sa較佳為0.05 μm以上，更佳為0.1 μm以上。作為上限較佳為0.7 μm以下。進而，光取出面的表面的偏斜度Ssk較佳為-0.5以上，較佳為0.7以下。為了增加發光輸出，表面粗糙度Sa進而佳為0.25 μm以上。
再者，於將第一導電型包覆層47的導電型設為n型的情況下，將第二導電型包覆層41設為p型。相反，於將第一導電型包覆層47的導電型設為p型的情況下，將第二導電型包覆層41設為n型。
繼而，包含各結構的詳細內容，說明按照本發明的半導體發光元件的製造方法的一例。基於本發明的半導體發光元件的製造方法至少包括：後述的半導體層形成步驟、反射層形成步驟、接合步驟、基板去除步驟、及粗面化處理步驟。
參照圖2中的S10～S30，於所述半導體層形成步驟中，在成長用基板10上依次形成包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體的蝕刻停止層30、包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層41、發光中心波長為3400 nm以上且4500 nm以下的活性層45、以及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層47。參照圖4中的S70，在所述反射層形成步驟中，在第一導電型包覆層47上形成反射自活性層45放射的光的反射層71。參照圖5中的S80，在所述接合步驟中，至少經由金屬接合層79將反射層71與支撐基板80接合。參照圖5中的S90，在所述基板去除步驟中去除所述成長用基板。而且，參照圖7中的S120，在所述粗面化處理步驟中，在基板去除步驟之後，以第二導電型包覆層41的光取出面的表面的算術平均粗糙度Ra為0.07 μm以上0.7 μm以下，並且偏斜度Rsk為正值的方式進行粗面化。
在本製造方法的實施方式的例子中，可進一步形成初始緩衝層20（參照圖2中的S20），可形成配電部60（參照圖3中的S40、S50及圖4中的S60），可去除初始緩衝層20（參照圖6中的S100），可去除蝕刻停止層30（參照圖6中的S100），可形成電極95（參照圖6中的S110）。該些是任意步驟。以下，包括上述任意步驟，依次說明各步驟及各結構。
＜半導體層形成步驟＞ 參照圖2的S10～S30。在半導體層形成步驟中，可任意地在成長用基板10上形成初始緩衝層20，進而，根據需要在成長用基板10上經由初始緩衝層20形成蝕刻停止層30（S10、S20）。然後，在蝕刻停止層30上依次形成包括至少包含n及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層41、發光中心波長為3400 nm以上4500 nm以下的活性層45、以及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層47。以下，將包括第二導電型包覆層41、活性層45及第一導電型包覆層47的半導體積層體總稱為「半導體積層體40」，為了便於說明，進而有時將第二導電型包覆層41簡稱為「n型包覆層41」、將第一導電型包覆層47簡稱為「p型包覆層47」。
＜＜成長用基板＞＞ 參照圖2的S10。成長用基板10只要以與蝕刻停止層30的半導體組成晶格匹配的方式適當選擇即可。例如，成長用基板10亦可使用通常可獲取的n型InAs基板、未摻雜的InAs基板、p型InAs基板的任一者。
＜＜蝕刻停止層＞＞ 參照圖2的S20～S30。在成長用基板10上形成包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體的蝕刻停止層30。再者，如所述般，亦可在形成蝕刻停止層30之前，在成長用基板10的表面形成初始緩衝層20（圖2的S20）。在此種情況下，在初始緩衝層20上形成蝕刻停止層30。
-蝕刻停止層的組成範圍- 當將As組成比設為xE 時，蝕刻停止層30的GaAsSb系III-V族化合物半導體的組成範圍表示為GaAsxE Sb1-xE 。而且，As組成xE 較佳為0≦xE ≦0.4。當As組成xE 超過0.4時，即使是後述的蝕刻液，蝕刻停止層亦有可能被蝕刻，若As組成比xE 在該範圍內，則蝕刻停止層30具備在後述蝕刻液中的不溶性，並且能夠在成長用基板10上磊晶成長。另外，GaAsSb系III-V族化合物半導體亦較佳為至少包含Ga以及As及Sb。即，As組成比xE 亦更佳為0＜xE ，進而佳為0.02≦xE ≦0.13。若As組成比xE 在該範圍內，則能夠降低與成長用基板的晶格常數差。
-蝕刻停止層的層結構- 再者，蝕刻停止層30可包括單層結構，亦可包括多層結構。此外，亦較佳為蝕刻停止層30包括超晶格積層體，該超晶格積層體包括包含Ga以及As及Sb的層。在圖2中，蝕刻停止層30包括依次重覆積層第一層30a及第二層30b而成的超晶格積層體。例如，即使在難以以單層使與成長用基板晶格匹配的組成成長的情況下，亦可藉由以臨界膜厚以下的厚度製成相對於成長用基板而晶格常數大的組成與晶格常數小的組成的超晶格結構來補償應變。藉由使超晶格結構的蝕刻停止層30整體的平均組成的晶格常數接近成長用基板的晶格常數，能夠獲得結晶性良好且膜厚充分的蝕刻停止層。另外，在將第一層30a的成分組成表示為GaAsxE1 Sb1-xE1 的情況下，可設為0.08≦xE1 ≦0.80，較佳設為0.10≦xE1 ≦0.40。另外，在將第二層30b的成分組成表示為GaAsxE2 Sb1-xE2 的情況下，可設為0≦xE2 ≦0.08，較佳設為0≦xE2 ≦0.05。此時，在將第一層30a的膜厚表示為t1 、將第二層30b的膜厚表示為t2 的情況下，其平均組成xE3 可表示為（xE1 ×t1 +xE2 ×t2 ）/（t1 +t2 ）。該平均組成xE3 可設為0≦xE3 ≦0.4，更佳為0.02≦xE3 ≦0.13。
-蝕刻停止層的膜厚- 蝕刻停止層30的整體的膜厚並無限制，例如可設為10 nm～200 nm。在蝕刻停止層30包括超晶格積層體的情況下，可將各層的膜厚設為0.05 nm～10.0 nm，可將兩者的組數設為10組～200組。
-初始緩衝層- 如上所述，亦可在成長用基板10的表面形成初始緩衝層20。這是因為能夠防止於在成長用基板10上直接形成蝕刻停止層30的情況下，成長用基板10的基板表面的氧化膜及污染等的影響。例如，藉由使包含InAs的初始緩衝層20在包含InAs基板的成長用基板10上成長，可期待蝕刻停止層30與初始緩衝層20的界面的潔淨化。藉此，亦可期待經磊晶成長的半導體層的結晶性的提高、或去除成長用基板後的表面穩定的效果。
-成長法- 各半導體層可藉由磊晶成長而形成，例如可藉由有機金屬氣相成長（MOCVD：Metal Organic Chemical Vapor Deposition）法或分子束磊晶（MBE：Molecular Beam Epitaxy）法、濺鍍法等公知的薄膜成長方法而形成。例如，以規定的混合比使用作為In源的三甲基銦（trimethyl indium，TMIn）、作為Ga源的三甲基鎵（trimethyl gallium，TMGa）或三乙基鎵（triethyl gallium，TEGa）、作為As源的胂（AsH3 ）或第三丁基胂（tertiary butyl arsine，TBAs）、作為Sb源的三甲基銻（trimethyl antimony，TMSb）、三乙基銻（triethyl antimony，TESb）、三-二甲基胺基銻（Tris DiMethyl Amino Antimony，TDMASb）、作為P源的膦（PH3 ）或第三丁基膦（tertiary butyl phosphine，TBP），使用載氣且使該些原料氣體氣相成長，藉此可根據成長時間以所需厚度形成InGaAsSbP層。再者，關於進行磊晶成長的其他半導體層，亦可藉由同樣的方法而形成。於將各層摻雜為p型或n型的情況下，只要進而使用與所需相應的摻雜源氣體即可。再者，InAs即使未摻雜亦會混入1×1016 atoms/cm3 左右的源自原料的Te，因此有時成為n型半導體，此時，並非有意地摻雜n型摻雜劑，即使未摻雜亦能夠形成n型InAs層。在以下的形成各半導體層的步驟中亦同樣。
-半導體積層體的形成- 參照圖2的S30。形成先前所述的包括n型包覆層41、活性層45及p型包覆層47的半導體積層體40。
＜＜半導體積層體＞＞ 半導體積層體40可設為用n型包覆層41及p型包覆層47夾持活性層45而成的雙異質（Double Hetero，DH）結構。在此種情況下，較佳為構成活性層45的InAsSbP系III-V族化合物半導體包含In以及As及Sb。另外，活性層45為了藉由抑制結晶缺陷而提高光輸出，亦較佳為具有多重量子阱（Multiple Quantum Well，MQW）結構。此種具有多重量子阱結構的活性層45可藉由交替重覆阱層45w及障壁層45b的結構而形成。而且，可將阱層45w設為至少包含In以及As及Sb的InAsSb。另外，可將障壁層45b設為較阱層45w而言能隙大的InAsSbP。將活性層45的發光中心波長設為3400 nm以上4500 nm以下，這可藉由活性層45的組成變更來調整。
-活性層的組成- 例如，於將阱層45w的成分組成表示為InAsxw Sb1-xw 的情況下，可設為0.7≦xw≦1.0，較佳為設為0.8≦xw≦1.0。另外，於將障壁層45b的成分組成表示為InAsxb P1-xb 的情況下，可設為0.5≦xb≦1，較佳為設為0.8≦xb≦1。再者，若為量子阱結構的情況，則除了InAsP系III-V族化合物的組成變更以外，亦較佳為調整阱層45w與障壁層45b的組成差，對阱層施加應變。
-包覆層的組成- n型包覆層41及p型包覆層47較佳為包括至少包含In及As的InAsSbP系III-V族化合物半導體的層，即InAsP系III-V族化合物半導體。藉由使n型包覆層41及p型包覆層47不包含Ga，能在去除蝕刻停止層30的情況下可靠地阻止各包覆層的蝕刻。另外，特佳為使用n型InAs作為n型包覆層41，特佳為使用p型InAs作為p型包覆層47。
-半導體積層體的膜厚- 半導體積層體40的整體的膜厚並無限制，例如可設為2 μm～10 μm。另外，n型包覆層41的膜厚亦無限制，例如可設為0.5 μm～5 μm。進而，活性層45的膜厚亦無限制，例如可設為3 nm～2000 nm。另外，p型包覆層47的膜厚亦無限制，例如可設為0.1 μm～5 μm。於活性層45具有量子阱結構的情況下，可將阱層45w的膜厚設為3 nm～20 nm，可將障壁層45b的厚度設為5 nm～50 nm，可將兩者的組數設為1組～50.5組。再者亦較佳為首先形成障壁層45b，繼而，交替地積層N組（N為整數）阱層45w及障壁層45b（膜厚：8 nm），合計形成40.5組。在此種情況下，量子阱結構的兩端成為障壁層45b。
-半導體積層體中的其他半導體層- 另外，雖未圖示，但半導體積層體40亦較佳為於n型包覆層41及p型包覆層47的與活性層45相反的一側（即形成後述的電極的一側）更包括摻雜劑濃度較各包覆層高的接觸層。另外，半導體積層體40亦可於n型包覆層41與活性層45之間、以及活性層45與p型包覆層47之間分別包括i型間隔層。另外。亦可於活性層45與p型包覆層47之間包括p型的電子阻擋層。
＜配線部形成步驟＞ 在所述半導體層形成步驟之後且在詳細情況後述的反射層形成步驟之前，可任意地進行配電部形成步驟，所述配電部形成步驟中，在p型包覆層47上（進一步設置接觸層時為接觸層上）形成配電部60，所述配電部60包括具有貫通孔61A的透明絕緣層61及設置於貫通孔61A的歐姆電極部65。形成配電部60的具體方法並無特別限制，步驟的順序亦可進行各種選擇。參照圖3的S40～S50及圖4的S60，說明用以形成配電部60的具體形態。
首先在半導體積層體40上成膜透明絕緣層61即可（圖3的S40）。作為成膜法，可應用電漿化學氣相沈積（Chemical Vapor Deposition，CVD）法及濺鍍法等公知的方法。其後，在透明絕緣層61上使用光罩形成抗蝕劑圖案。繼而，利用抗蝕劑圖案藉由蝕刻去除透明絕緣層61的一部分，從而形成貫通孔61A（圖3的S50）。藉由設置貫通孔61A，半導體積層體40的最表面的一部分區域露出。其後，若形成歐姆電極部65，然後利用抗蝕劑圖案剝離，則可形成配電部60（圖4的S60）。在配電部60中，並列地設置透明絕緣層61及歐姆電極部65。再者，此處，蝕刻透明絕緣層61時的抗蝕劑圖案與剝離歐姆電極部65時的抗蝕劑圖案可使用相同的圖案，亦可重新進行圖案形成。再者，儘管在圖式中為了簡化，歐姆電極部以填充貫通孔61A的方式圖示，但是不限於此。雖然未圖示，但亦可藉由利用抗蝕劑圖案的組合或抗蝕劑圖案，擴大蝕刻時的對抗蝕劑圖案被覆部的蝕刻，而在透明絕緣層61與歐姆電極部之間產生間隙。
歐姆電極部65可以規定圖案分散成島狀而形成。關於符號，若參照後述的圖6的S110，則亦較佳為以不在歐姆電極部65的正上方方向配置n型電極91的方式對位來配置歐姆電極部65。作為歐姆電極部65，例如可使用Au、AuZn、AuBe、AuTi等，亦較佳為使用該些的積層結構。例如，可將Ti/Au設為歐姆電極部65。歐姆電極部65的膜厚（或合計膜厚）並無限制，可設為例如300 nm～1300 nm、更佳為350 nm～800 nm。
再者，雖未圖示，可將透明絕緣層61的膜厚H1 與歐姆電極部65的膜厚H2 的關係設為H1 ≧H2 ，亦可設為H1 ＞H2 。該條件下，可將透明絕緣層61的膜厚設為例如360 nm～1600 nm、更佳設為410 nm～1100 nm。另外，亦較佳為將透明絕緣層61的膜厚H1 與歐姆電極部65的膜厚H2 之差H1 -H2 設為10 nm以上且100 nm以下。另外，如上所述在進一步設置接觸層的情況下，可形成為接觸層僅殘留在貫通孔61A中，在此種情況下，亦可將接觸層與歐姆電極部的合計厚度設為膜厚H2 。
進而，可使用SiO2 、SiN、ITO、Al2 O3 及AlN等作為透明絕緣層61，特佳為透明絕緣層61包含SiO2 。原因在於：SiO2 容易利用緩衝氫氟酸（buffered hydrofluoric acid，BHF）等進行蝕刻加工。
＜反射層形成步驟＞ 如S70所示，在p型包覆層47上（在設置配電部60的情況下為在配電部60上）形成反射層71。反射層71可使用DBR結構，亦可包含反射性的金屬。於反射層71包含金屬材料的情況下，較佳為在其組成中包含50質量%以上的Au。更佳為Au為80質量%以上。反射層71可包括多層金屬層，但構成反射層71的金屬除了Au以外，可使用Al、Pt、Ti、Ag等。例如，反射層71可為僅包含Au的單一層，反射層71中亦可包含兩層以上的Au金屬層。為了可靠地進行後續的接合步驟，較佳為將反射層71的最表層（與半導體積層體40為相反側的面）設為Au金屬層。
若參照圖4的S70，例如，於配電部60（設置有所述間隙時包含間隙）上以Al、Au、Pt、Au的順序將各金屬層成膜，藉此可形成反射層71。可將反射層71中的Au金屬層的一層的厚度設為例如400 nm～2000 nm，可將包含Au以外的金屬的金屬層的厚度設為例如5 nm～200 nm。藉由使用蒸鍍法等通常的方法，可將反射層71成膜而形成。
＜接合步驟＞ 參照圖5的S80。在接合步驟中，至少經由金屬接合層79將先前形成的反射層71與支撐基板80接合。只要在該接合步驟之前，藉由濺鍍法或蒸鍍法等於支撐基板80的表面預先形成金屬接合層79即可。例如，將所述金屬接合層79與反射層71相向配置並貼合，並於250℃～500℃左右的溫度下進行加熱壓縮接合，藉此可進行兩者的接合。
＜＜金屬接合層＞＞ 可使用Ti、Pt、Au等金屬、或者與金形成共晶合金的金屬（Sn等）形成金屬接合層79，較佳為將該些積層而形成金屬接合層79。例如，可自支撐基板80的表面起依次積層厚度400 nm～800 nm的Ti、厚度5 nm～20 nm的Pt、厚度700 nm～1200 nm的Au來形成金屬接合層79。再者，在反射層71與金屬接合層79接合的情況下，為了進行可靠的接合，較佳為將金屬接合層79的最表層設為Au金屬層，亦將反射層71的最表層亦設為Au，而利用Au-Au擴散進行Au彼此的接合。
＜＜支撐基板＞＞ 支撐基板80只要是與成長用基板10不同種類的基板即可，除了Si、Ge等半導體基板、Mo、Cu-W等金屬基板之外，亦能夠使用AlN等陶瓷基板為基礎的子安裝基板。由於使用所述接合法，支撐基板80亦可與所形成的各半導體層晶格失配。另外，支撐基板80根據用途可為絕緣性，但較佳為導電性基板。自加工性及價格方面出發，較佳為將Si基板用於支撐基板80。可藉由使用Si基板而使支撐基板80的厚度較先前大幅度變小，亦適合於與各種半導體器件組合的安裝。另外，Si基板與InAs基板相比，就散熱性而言亦有利。
＜基板去除步驟＞ 參照圖5的S90。於基板去除步驟中，去除成長用基板10。再者，此處所說的「去除」並不限定於成長用基板10的「完全去除」。在本步驟的「去除」後蝕刻停止層30露出，只要是能夠容易地與蝕刻停止層30一起去除成長用基板10的程度，就允許成長用基板10的一部分殘留。在作為成長用基板10使用InAs基板的情況下，為了利用蝕刻停止層30去除成長用基板10，可僅用濃鹽酸蝕刻成長用基板10，亦可在蝕刻停止層30露出之前的階段，使用濃鹽酸以外的蝕刻液。例如使用硫酸-過氧化氫混合液及鹽酸-過氧化氫混合液等，亦可蝕刻InAs。但是，包含該些混合液的蝕刻液連蝕刻停止層30亦蝕刻。因此，僅利用所述混合液難以在規定位置停止蝕刻。因此，在去除成長用基板10的步驟中，較佳為在使蝕刻停止層30露出的最終階段僅用濃鹽酸進行蝕刻。另外，同樣地，亦可藉由濕式蝕刻以外的方法，例如乾式蝕刻或磨削等機械加工去除InAs的一部分。InAs基板可使用8M以上的濃鹽酸（例如12M的濃鹽酸）並藉由濕式蝕刻而最終去除，可至少藉由蝕刻停止層30使蝕刻結束。再者，由於蝕刻停止層30是GaAsSb系III-V族化合物半導體，因此用濃鹽酸不會去除。例如，可使用氨-過氧化氫混合液並藉由濕式蝕刻去除蝕刻停止層30。
-蝕刻條件- 如上所述，在成長用基板10是InAs基板的情況下，可使用8M以上的濃鹽酸（例如12M的濃鹽酸）對其進行濕式蝕刻。但是，其蝕刻速度慢，若考慮到生產率，則較佳採用以下的蝕刻條件。例如，自生產率的觀點出發，較佳為藉由將包含12M的濃鹽酸的蝕刻液的液溫保持在35℃以上來提高蝕刻速率，在短時間內去除InAs基板。另外，亦較佳為使用蝕刻速率快並且能沒有各向異性地平坦地進行蝕刻的蝕刻液（例如硫酸-過氧化氫混合液），將InAs基板去除到中途之後，在使蝕刻停止層30露出的最終階段，藉由具有蝕刻選擇性的濃鹽酸，將InAs基板完全去除。
-初始緩衝層去除步驟及蝕刻停止層去除步驟- 再者，參照圖6的S100，在設置初始緩衝層20的情況下，可使用與其半導體組成對應的蝕刻條件來去除初始緩衝層20。初始緩衝層20為InAs的情況下，與成長用基板10一起被去除。繼而，亦可去除蝕刻停止層30。
＜粗面化處理步驟＞ 在粗面化處理步驟中，以n型包覆層41的光取出面的表面的算術平均粗糙度Ra為0.07 μm以上0.7 μm以下，且偏斜度Rsk為正值的方式進行粗面化。再者，亦可以使該光取出面的表面的凹凸圖案成為不規則的粗面的方式進行粗面化。一邊參照圖6的S110及圖7的S120，一邊說明粗面化處理步驟。
首先，若在n型包覆層41上形成光阻劑等，同時藉由濺射法、電子束蒸鍍法、電阻加熱法等形成n型電極91，則可將該n型電極91用作用以進行n型包覆層41的粗面化的遮罩。由於n型包覆層41的表面中除了形成n型電極91的部分以外的部分成為n型包覆層41的光取出面，故對該光取出面進行蝕刻等來進行粗面化。使用的蝕刻液較佳為使用硝酸。作為粗面化處理中使用的硝酸，較佳使用11 M～20 M（莫耳/L）濃度的硝酸，更佳為使用12 M～16 M（莫耳/L）濃度的硝酸。這是因為，在濃度低於11 M的硝酸中，蝕刻速度快，蝕刻面有可能接近平坦，在濃度為21 M以上的濃硝酸中，蝕刻速度過慢，粗面化有可能花費時間。另外，硝酸的液溫較佳為5℃～30℃的範圍內的溫度。關於蝕刻時間，根據濃度、液溫選擇適當的蝕刻時間即可，例如藉由將晶圓整體浸漬5秒～60秒鐘，可進行n型包覆層41的粗面化。關於粗面化的程度，調整蝕刻液的保持溫度及濃度，以滿足上述條件的方式進行調整即可。再者，在圖7的S120中，示出僅對n型包覆層41的上表面進行了粗面化的示意圖，但較佳為藉由在粗面化處理之前追加蝕刻去除或切削半導體積層體的一部分（例如切割預定位置）的步驟，n型包覆層41的側面亦粗面化。如此，可製造半導體發光元件200。再者，在進行粗面化處理時，亦可在浸入蝕刻液之前暫時形成被覆n型電極91的保護膜。作為被覆n型電極91的保護膜，可使用暫時形成和容易去除的抗蝕劑等，較佳為以被覆n型電極91的上表面與側面的最小限度的面積形成。在粗面化處理中，若對n型包覆層41與n型電極91之間的接合部分的蝕刻量大，則n型電極91有可能剝離，因此暫時形成保護膜對Ra大的情況下的n型電極91的剝離預防有效果。
如此製造的半導體發光元件200包括支撐基板80、支撐基板80上的金屬接合層79、金屬接合層79上的反射層71、反射層71上的p型包覆層47、p型包覆層47上的活性層45、活性層45上的n型包覆層41，且將n型包覆層41作為光取出側。而且，n型包覆層41的光取出面的表面的算術平均粗糙度Ra為0.07 μm以上0.7 μm以下，且偏斜度Rsk為正值。
再者，在該粗面化處理步驟中，為了可靠地獲得本發明效果，亦較佳為以光取出面的表面的算術平均粗糙度Ra為0.1 μm以上0.4 μm以下，且偏斜度Rsk為0.1以上0.7以下的方式進行粗面化。
另外，如圖7的S120所圖示般，可在支撐基板80的背面設置p型電極95。p型電極95的形成可在粗面化處理的前後任一者。
＜＜保護膜形成步驟＞＞ 另外，雖未圖示，但亦可在粗面化處理步驟之後，在n型包覆層41的光取出面上設置保護膜而獲得半導體發光元件。保護膜可應用電漿化學氣相沈積（Chemical Vapor Deposition，CVD）法及濺射法等公知的方法。保護膜可使用SiO2 、SiN、ITO、及AlN等。這是因為保護膜具有抑制n型包覆層41與空氣間的折射率差，提高光取出的效果。再者，亦可進一步設置保護半導體積層體40的側面的保護膜。
另外，雖未圖示，但較佳的形態亦為利用蝕刻停止層30作為接觸層，在n型包覆層41與n型電極91之間殘留蝕刻停止層30。
再者，在所述的半導體發光元件200的製造方法的例子中，為了便於說明，將第二導電型包覆層41記載為「n型包覆層41」，將第一導電型包覆層47記載為「p型包覆層47」，但當然可理解，可將在成長用基板10上形成的各半導體層的導電型以n型/p型反轉。
另外，在所述的製造方法的例子中，說明了接合型的半導體發光元件200的製造方法，但本發明的粗面化條件帶來的效果亦可應用於非接合型的半導體發光元件。關於非接合型，參照先前說明的圖1的符號，按照本發明的另一例的半導體發光元件的製造方法包括：第一步驟，在基板15上依次形成具有DBR結構的反射層75、包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層47、發光中心波長為3400 nm以上4500 nm以下的活性層45、及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層41；以及第二步驟，以所述第二導電型包覆層41的光取出面的表面的算術平均粗糙度Ra為0.07 μm以上0.7 μm以下，且偏斜度Rsk為正值的方式進行粗面化。另外，亦較佳為以所述表面的凹凸圖案成為不規則的粗面的方式進行粗面化。為了可靠地獲得本發明效果，在該第二步驟中，較佳為以所述光取出面的表面的算術平均粗糙度Ra為0.1 μm以上0.4 μm以下，且偏斜度Rsk為0.1以上0.7以下的方式進行粗面化。再者，若將接合型與非接合型進行比較，接合型可提高發光效率。
進而，另外，關於非接合型，與上述說明同樣地參照圖1的符號，根據本發明的另一例子的半導體發光元件的製造方法包括：第一步驟，在基板15上依次形成具有DBR結構的反射層75、包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層47、發光中心波長為3400 nm以上4500 nm以下的活性層45、以及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層41；以及第二步驟，使用硝酸對所述第二導電型包覆層41的光取出面進行粗面化。進而，為了可靠地獲得本發明效果，在該第二步驟中，較佳為使用11 M～20 M（莫耳/L）濃度的硝酸進行粗面化。關於第一步驟及第二步驟的詳細情況，由於可適宜應用先前說明的各步驟，因此省略重覆的說明。
對於波長較InAs短的發光元件中使用的GaAs及AlGaAs，使用硝酸進行粗面化時，偏斜度Rsk為負值的粗面。對不含Al及Ga的InAsSbP及InAs進行粗面化處理時，以怎樣的濃度使用怎樣的蝕刻液即可並非公知。本發明者等人在努力研究所述第二導電型包覆層的粗面條件（表面粗糙度Ra及偏斜度Rsk）中，發現藉由使用上述濃度的硝酸，可緩和發光光譜中的多峰值而形成單一峰值。 [實施例]
以下，使用實施例對本發明進行更詳細地說明，但本發明並不受以下實施例的任何限定。
（實施例1） 以下，使用實施例對本發明進行更詳細地說明，但本發明並不受以下實施例的任何限定。按照參照圖2～圖7所示的接合型的半導體發光元件的製造方法的流程圖，製作實施例1的半導體發光元件。具體而言為以下所述。
首先，在未摻雜的InAs基板（基板厚度：475 μm）的（100）面上，形成100 nm的未摻雜的InAs層（初始緩衝層）。繼而，形成積層了100對未摻雜的GaSb層（膜厚0.9 nm）與GaAs0.34 Sb0.66 層（膜厚0.1 nm）的超晶格積層體（蝕刻停止層）。繼而，藉由金屬有機氣相沈積（MOCVD：Metal Organic Chemical Vapor Deposition）法在超晶格積層體上依次形成未摻雜的n型InAs包覆層（膜厚3 μm）、主發光波長4100 nm的量子阱結構的活性層（合計膜厚1.6 μm）、摻雜Zn的p型AlInAs電子阻擋層（膜厚：15 nm）、摻雜Zn的p型InAs層包覆層（膜厚：1 μm）。再者，在形成量子阱結構的活性層時，在形成InAs0.99 P0.01 障壁層（膜厚：30 nm）後，按照InAs0.85 Sb0.15 阱層（膜厚：10 nm）及InAs0.15 P0.85 障壁層（膜厚：30 nm）的順序交替地積層各40層，包括最初的障壁層在內設為40.5組。再者，實施例1中以未摻雜成長的InAs包覆層含有1×1016 atoms/cm3 的Te，由於是n型，因此如上所述記載為「n型InAs包覆層」，亦記載為n型包覆層。
繼而，藉由電漿CVD法而於p型InAs包覆層上的整個面形成包含SiO2 的透明絕緣層（膜厚：550 nm）。在其上以俯視下與n型電極的電極圖案（參照圖11中的（A））相互不同的方式藉由抗蝕劑形成圖案，藉由基於BHF的濕式蝕刻去除一部分SiO2 而形成貫通孔，使p型InAs包覆層露出。繼而，在該貫通孔內蒸鍍p型歐姆電極部（Ti/Au，合計厚度：540 nm），藉由剝離抗蝕劑圖案，並列形成透明絕緣層與p型歐姆電極部，從而形成配電部（作為電流擴散層發揮功能）。
繼而，藉由蒸鍍法於配電部上的整個面形成金屬反射層（Al/Au/Pt/Au）。金屬反射層的各金屬層的厚度依次為10 nm、650 nm、100 nm、900 nm。
另一方面，於成為支持基板的導電性Si基板（基板厚度：200 μm）上形成金屬接合層（Ti/Pt/Au）。金屬接合層的各金屬層的厚度依次為650 nm、20 nm、900 nm。
將該些金屬反射層及金屬接合層相向配置，於300℃下進行加熱壓縮接合。然後，將晶圓整體沈入放入燒杯中的濃度12M的濃鹽酸（關東化學股份有限公司製造）中，以至少使InAs基板、初始緩衝層及蝕刻停止層的部分浸入濃鹽酸的方式浸漬6小時，從而去除InAs基板及初始緩衝層，使包括GaSb層與GaAs0.34 Sb0.66 層的超晶格積層體（蝕刻停止層）露出。繼而，用純水洗滌並乾燥後，使用氨-過氧化氫混合液進行濕式蝕刻來去除該超晶格積層體（蝕刻停止層），使n型InAs包覆層露出。
繼而，於n型InAs包覆層上，藉由抗蝕劑圖案形成、n型電極的蒸鍍、抗蝕劑圖案的剝離以圖案形成n型電極（Ti（膜厚：150 nm）/Au（膜厚：1250 nm））。圖11中的（A）中示出後述粗面化處理後的n型電極的照片。
然後，在Si基板的背面側形成背面電極（Ti（厚度：10 nm）/Pt（厚度：50 nm）/Au（厚度：200 nm）），藉由在300℃下進行一分鐘熱處理來進行合金化。其後，將晶圓整體浸漬在保持在8℃的13 M硝酸（關東化學股份有限公司製）溶液中5秒鐘，進行了最表面的n型InAs包覆層的粗面化。然後，在氨水中浸漬1分鐘後，用純水清洗2分鐘以上。
最後，藉由切割而進行晶片單片化，從而製作實施例1的半導體發光元件。再者，晶片尺寸為500 μm×500 μm。圖11中的（A）中示出對n型電極及粗面化後的n型InAs包覆層表面進行拍攝而得的照片。
（實施例2） 除了在合金化後的粗面化處理中將硝酸溫度設定為7℃以外，與實施例1同樣地實施，製作了實施例2的半導體發光元件。
（實施例3） 在合金化後的粗面化處理中將硝酸溫度變更為10℃。進而，在粗面化處理前，追加了以覆蓋n型電極的方式形成抗蝕劑圖案來保護電極，在粗面化處理中清洗後去除保護電極的抗蝕劑的步驟。除此之外，與實施例1同樣地實施，製作了實施例3的半導體發光元件。
（實施例4） 在合金化後的粗面化處理中將硝酸溫度變更為30℃。進而，在粗面化處理前，追加了以覆蓋n型電極的方式形成抗蝕劑圖案來保護電極，在粗面化處理中的清洗後去除保護電極的抗蝕劑的步驟。除此之外，與實施例1同樣地實施，製作了實施例4的半導體發光元件。
（比較例1） 除了未對n型InAs包覆層表面進行粗面化處理以外，與實施例1同樣地製作了比較例1的半導體發光元件。圖11中的（B）示出對n型電極及n型InAs包覆層表面進行拍攝而得的照片。
（比較例2） 除了進行以下說明的粗面化處理以外，與實施例1同樣地製作了比較例2的半導體發光元件。比較例2參照日本專利特開2018-101675號公報，在n型InAs包覆層的表面製作了凹凸圖案。
比較例2中，在合金化處理後，在n型InAs包覆層表面進行了藉由正型光致抗蝕劑的規則圖案形成。繼而，使用磷酸與過氧化氫水的混合液系的蝕刻液（磷酸：過氧化氫酸=1：1）擺動1分鐘，蝕刻了n型InAs包覆層的一部分。其結果形成了凹凸圖案。圖11中的（C）中示出對n型電極及粗面化後的n型InAs包覆層表面進行拍攝而得的照片。
＜粗面的粗糙度測定＞ 對於實施例1～實施例4及比較例1、比較例2中的粗面化處理後（其中，比較例1中沒有粗面化處理）的晶片（切割後的晶圓），使用科磊（Tencor）公司製造的接觸式階差計「P-6」，進行n型包覆層表面的粗面形狀的測定。所使用的針形狀的觸針前端半徑設為2 μm，觸針壓力2 mg下掃描速度設為2 μm/sec，採樣頻率設為50 Hz。測定距離（基準長度）設為200 μm。表面粗糙度Ra的值與偏斜度Rsk的值藉由該階差計自動地計算出來。
作為代表例，實施例1、實施例2及比較例2中的階差計的資料分別示於圖8中的（A）～（C）。
實施例1～實施例2中，均形成了不規則的形狀的凹凸，山及穀均尖，與此相對，為了於比較例2中進行圖案形成，凹凸的間距一致，凹部的穀亦深。再者，由於比較例1中未進行粗面化處理，所以是平坦的。在階差計的資料測定時，自動地計算出基於ISO 4287-1997的振幅參數（Amplitude parameters）（Rp、Rv、Rz、Rc、Rt、Ra、Rq、Rsk、Rku）。關於其中的Ra與Rsk，示於下述表1。另外，根據圖8中的（A）及（B），實施例1～實施例2未觀察到在光取出側的表面形成有如比較例2般的間距規則的槽的部分，因此評價為「不規則的粗面」。
[表1]
  表面粗糙度 LED特性 有無多峰值
Ra （μm） Rsk Po [μW] Vf [V]
比較例1 0.002 0.865 68 0.349 有
比較例2 0.082 -0.866 115 0.356 有
實施例1 0.155 0.497 167 0.401 無
實施例2 0.152 0.247 172 0.408 無
實施例3 0.357 0.466 268 0.418 無
實施例4 0.573 0.355 244 0.449 無
＜輸出與Vf的評價＞ 將實施例1～實施例4及比較例1、比較例2的各自的半導體發光元件用銀膏安裝在電晶體外形頭部（transistor outline header） （TO-18）上，並使用金線接合上表面電極。然後，藉由分別流入300 mA的電流來測定實施例1及比較例的發光輸出（Po）及正向電壓（Vf）。再者，發光輸出（Po）的測定中使用積分球。並且，將正向電壓（Vf）設為流入300 mA時的定電流電壓裝置（ADC公司製：型號6243）的電壓值。將測定了3個時的平均值一併示於表1。
＜發光光譜的評價＞ 流入300 mA的電流，使用ARCoptix製造的傅立葉轉換-紅外（Fourier transform-InfraRed，FT-IR）干涉儀（型號：FTIR-OEM000-ZNSE-USB，檢測器：FTIR-OEM000-060-2TE）分別測定了實施例1～實施例4及比較例1、比較例2的半導體發光元件的波長2000 nm～6000 nm範圍內的發光光譜。再者，2000 nm～6000 nm的發光光譜測定中的波長間隔在1.6 nm～14.6 nm的範圍內。
藉由以下基準對經測定的發光光譜進行了評價。於將發光光譜的縱軸（發光強度）以最大強度為1的相對強度來進行線性軸顯示的情況下的、具有相對強度0.1以上的發光強度的波段中，除了發光光譜中發光強度成為最大的中心波長的發光峰值之外，亦能看到發光峰值（傾斜度變為0的最大值）的情況被認為是多峰值。除了中心波長的發光峰值之外未觀察到發光峰值而為單一峰值的情況被認為是無多峰值。
圖9中的（A）～（C）中分別示出實施例1、比較例1及比較例2的發光光譜作為代表例。另外，實施例1中的發光峰值波長（λp）為4150 nm。實施例2的發光光譜與實施例1幾乎相同。
根據表1及圖9的結果，如實施例1～實施例4般，可知當半導體發光元件的光取出面的表面的凹凸形狀及表面參數滿足本發明條件時，為無多峰值，發光光譜變成單一峰值。 另外，當將實施例1與實施例3進行比較時，觀察到表面粗糙度Ra較大時的發光輸出有變大的趨勢，另一方面在表面粗糙度Ra超過0.4的實施例4中，觀察到電流的橫向擴展受到影響並且Vf的值增加的趨勢。
針對所述實施例1～實施例4及比較例1、比較例2，如以下般獲取粗面的粗糙度的三維資訊。
＜三維的粗面的粗糙度測定＞ 使用形狀解析雷射顯微鏡（基恩士（KEYENCE）公司製造的 VK-X1000/1100），對粗面化處理後（其中，在比較例1中未進行粗面化處理）的晶片（切割後）的n型包覆層表面的粗面形狀進行測定。鏡頭倍率設為150倍，畫素數設為2048×1536。
在測定資料時，自動計算出基於ISO 25178的面粗糙度的參數（Sa、Sz、Str、Spc、Sdr、Ssk等）。將該些值示於下述表2。另外，作為代表例，在在圖10中的（A）～（C）中分別示出實施例1、實施例2以及比較例2中的粗面化處理之後的n型包覆層表面的顯微鏡照片。如圖10中的（A）、（B）所示，觀察到在實施例1的n型包覆層的表面上形成有不規則的粗面。另一方面，如圖10中的（C）所示，觀察到在比較例2的n型包覆層的表面上，平坦圖案部分（Ra為0.010 μm以下）與槽部以特定圖案排列，從而確認為不規則的粗面。
[表2]
  Sa （μm） Sz （μm） Str Spc （1/mm） Sdr Ssk
比較例1 0.005 0.081 0.624 253.75 0.000367 -0.071
比較例2 0.313 1.651 0.038 27941 0.7647 0.883
實施例1 0.206 3.002 0.776 53942 1.08 0.012
實施例2 0.203 2.842 0.765 44065 0.8684 0.402
實施例3 0.363 4.463 0.586 12444 1.377 0.675
實施例4 0.566 5.946 0.867 17033 1.894 0.332
[產業上之可利用性]
根據本發明，可提供一種半導體發光元件及其製造方法，所述半導體發光元件為包括包覆層的半導體發光元件，且能夠緩和發光光譜中的多峰值而成為單一峰值，所述包覆層包括至少包含In及As的InAsSbP系III-V族化合物。
10:成長用基板 15:基板 20:初始緩衝層 30:蝕刻停止層 30a:第一層 30b:第二層 40:半導體積層體 41:第二導電型（n型）包覆層 45:活性層 45w:阱層 45b:障壁層 47:第一導電型（p型）包覆層 60:配電部 61:透明絕緣層 61A:貫通孔 65:歐姆電極部 71:反射層 75:反射層 79:金屬接合層 80:支撐基板 91:上表面（n型）電極 95:背面（p型）電極 99:保護膜 100:半導體發光元件 200:半導體發光元件 L1 、L2 :光 S10～S120:步驟
圖1是表示本發明的半導體發光元件的一例的示意剖面圖。 圖2是用於說明本發明的半導體發光元件的一例的製造步驟的示意剖面圖。 圖3是繼圖2之後的、用於說明本發明的半導體發光元件的一例的製造步驟的示意剖面圖。 圖4是繼圖3之後的、用於說明本發明的半導體發光元件的一例的製造步驟的示意剖面圖。 圖5是繼圖4之後的、用於說明本發明的半導體發光元件的一例的製造步驟的示意剖面圖。 圖6是繼圖5之後的、用於說明本發明的半導體發光元件的一例的製造步驟的示意剖面圖。 圖7是繼圖6之後的、用於說明本發明的半導體發光元件的一例的製造步驟的示意剖面圖。 圖8中的（A）～（C）是表示在實施例1、實施例2及比較例2中利用階梯計取得的粗面形狀的圖表。 圖9中的（A）～（C）是在實施例1、比較例1及比較例2中取得的發光光譜。 圖10中的（A）～（C）是表示在實施例1、實施例2及比較例2中使用形狀解析雷射顯微鏡取得的三維粗面形狀的顯微鏡照片。 圖11中的（A）～（C）是實施例1、比較例1及比較例2中製作的半導體發光元件的表面照片。
15:基板
40:半導體積層體
41:第二導電型(n型)包覆層
45:活性層
47:第一導電型(p型)包覆層
75:反射層
91:上表面(n型)電極
100:半導體發光元件
L1、L2:光

Claims (10)

  1. 一種半導體發光元件，其特徵在於，包括：基板；所述基板上的反射層；第一導電型包覆層，位於所述反射層上、且包括至少包含In及As的InAsSbP系III-V族化合物半導體；活性層，位於所述第一導電型包覆層上，且發光中心波長為3400nm以上且4500nm以下；以及第二導電型包覆層，位於所述活性層上、且包括至少包含In及As的InAsSbP系III-V族化合物半導體，且將所述第二導電型包覆層作為光取出側，其中，所述第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra為0.1μm以上且0.4μm以下，且偏斜度Rsk為正值。
  2. 一種半導體發光元件，其特徵在於，包括：支撐基板；所述支撐基板上的金屬接合層；所述金屬接合層上的反射層；第一導電型包覆層，位於所述反射層上、且包括至少包含In及As的InAsSbP系III-V族化合物半導體；活性層，位於所述第一導電型包覆層上，且發光中心波長為3400nm以上且4500nm以下；以及第二導電型包覆層，位於所述活性層上、且包括至少包含In 及As的InAsSbP系III-V族化合物半導體，且將所述第二導電型包覆層作為光取出側，其中，所述第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra為0.1μm以上且0.4μm以下，且偏斜度Rsk為正值。
  3. 如請求項1或請求項2所述的半導體發光元件，其中自所述光取出面獲得的發光光譜為單一峰值。
  4. 如請求項1或請求項2所述的半導體發光元件，其中所述偏斜度Rsk為0.1以上且0.7以下。
  5. 如請求項1或請求項2所述的半導體發光元件，其於所述光取出面上包括保護膜。
  6. 一種半導體發光元件的製造方法，其特徵在於，包括：第一步驟，於基板上依次形成反射層、包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層、發光中心波長為3400nm以上且4500nm以下的活性層、以及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層；以及第二步驟，以所述第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra為0.1μm以上且0.4μm以下，且偏斜度Rsk為正值的方式進行粗面化。
  7. 如請求項6所述的半導體發光元件的製造方法，其中於所述第二步驟中，以所述偏斜度Rsk為0.1以上且0.7以下的方式進行粗面化。
  8. 一種半導體發光元件的製造方法，其特徵在於，包括：半導體層形成步驟，於成長用基板上依次形成包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體的蝕刻停止層、包括至少包含In及As的InAsSbP系III-V族化合物半導體的第二導電型包覆層、發光中心波長為3400nm以上且4500nm以下的活性層、以及包括至少包含In及As的InAsSbP系III-V族化合物半導體的第一導電型包覆層；反射層形成步驟，於所述第一導電型包覆層上形成對自所述半導體活性層放射的光進行反射的反射層；接合步驟，將所述反射層至少經由金屬接合層而與支撐基板接合；基板去除步驟，去除所述成長用基板；以及粗面化處理步驟，於所述基板去除步驟後，以所述第二導電型包覆層的光取出面的表面的算術平均粗糙度Ra為0.1μm以上且0.4μm以下，且偏斜度Rsk為正值的方式進行粗面化。
  9. 如請求項8所述的半導體發光元件的製造方法，其中於所述粗面化處理步驟中，以所述偏斜度Rsk為0.1以上且0.7以下的方式進行粗面化。
  10. 如請求項8或請求項9所述的半導體發光元件的製造方法，其中利用所述III-V族化合物半導體蝕刻停止層作為接觸層，在所述第二導電型包覆層與第二導電型電極之間殘留所述III-V族化合物半導體蝕刻停止層。
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