JP6648329B2 - 半導体発光素子およびその製造方法 - Google Patents
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Description
本発明は、半導体発光素子およびその製造方法に関し、特に赤外発光の半導体発光素子に関する。
従来、波長７５０ｎｍ以上の赤外領域を発光波長とする赤外発光の半導体発光素子が知られている。例えば、赤外発光の半導体発光素子は、センサー、ガス分析、監視カメラなどの用途で、幅広く用いられている。
このような半導体発光素子の発光波長を１０００ｎｍ〜２２００ｎｍの近赤外領域とする場合、発光層にＩｎおよびＰを含むＩｎＧａＡｓＰ系ＩＩＩ−Ｖ族半導体を用いることが一般的である。従来、ＩｎＰ層などのＩｎＧａＡｓＰ系ＩＩＩ−Ｖ族半導体層をエピタキシャル成長させる場合、成長用基板と、ＩｎおよびＰを含むＩｎＧａＡｓＰ系ＩＩＩ−Ｖ族半導体層とを格子整合させるため、ＩｎＰ基板が成長用基板として用いられてきた。
例えば、特許文献１には、発振波長１．３μｍ帯の半導体レーザが開示されている。この半導体レーザは、ｎ−ＩｎＰ基板上に形成された多重歪量子井戸活性層を有し、当該多重歪量子井戸活性層は、ＩｎＧａＡｓＰ歪量子井戸とＩｎＧａＡｓＰ障壁層が交互に積層された構造を有している。
また、特許文献２には、ＩｎＰ基板と同じ格子定数を持つＩｎＧａＡｓＰバリア層と、ＩｎＰ基板より短い格子定数を持つＩｎ０．３Ｇａ０．７Ａｓ層からなる歪量子井戸層と、ＩｎＰ基板よりも長い格子定数を持つＩｎＡｓから成る格子歪補償層とからなる量子井戸層とが、ＩｎＰ基板上に設けられることが開示されている。
特許文献１および特許文献２に記載の技術では、成長用基板としてのＩｎＰ基板が、半導体発光素子の支持基板としてそのまま用いられる。これは、ＩｎＰ基板は近赤外領域の光に対しては透明であるため、光取り出しの点で何ら支障がなかったためである。
しかしながら、ＩｎＰ基板上に設けたＩｎおよびＰを含むＩＩＩ−Ｖ族化合物半導体系の発光素子では、電流経路が電極直下に集中してしまうため、発光出力の増大には限界があった。
近年、ＬＥＤ用途の多様化により、赤外光などの長波長を発光する半導体発光素子でも高出力化が求められている。そこで、本発明者らは、特許文献３において、成長用基板上に形成したＩｎＰ系のクラッド層を含む半導体積層体を形成した後、当該半導体積層体と支持基板とを接合し、成長用基板を除去する接合型の半導体発光素子を提案している。
特許文献３に開示される接合型の半導体発光素子によって、外部取り出し効率を大幅に高められることが本発明者らにより確認されている。しかしながら、この接合型の半導体発光素子では、発光スペクトルにおいて発光強度の最大値を有する発光中心波長の発光ピーク以外にも、発光ピークが多数存在する（以下、本明細書において「マルチピーク」と言う）ことも、本発明者らにより新たに確認された。ここで、発光ピーク（以下、単に「ピーク」と記載する場合がある。）とは、発光スペクトルにおいて横軸（波長）の変化に対する縦軸（発光強度）の変化の傾きを取った時に、傾きが０となり極大値を取る点をいうものとする。また、上記ピークは、発光中心波長における発光ピークの発光強度に対する相対強度が０．１未満のものは除外する。
なお、従来技術による非接合型の半導体発光素子の場合、発光スペクトル中には発光中心波長の発光ピーク以外にはピークが存在しない（発光中心波長の発光ピークのみであり、以下、本明細書において「単一ピーク」と言う）ことが一般的である。上述したマルチピークの放射光を発光する半導体発光素子では、発光中心波長の発光ピークの発光強度に対する相対強度が０．１以上の発光強度を持つ波長の異なる発光ピークがあるため、このような半導体発光素子をセンサー用途等に用いる場合に、不具合が生ずる危惧がある。
そこで本発明は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるクラッド層を含む接合型の半導体発光素子において、発光スペクトル中のマルチピークを緩和して単一ピークにすることのできる半導体発光素子およびその製造方法を提供することを目的とする。
本発明者らは、上記課題を解決する方途について鋭意検討した。発光層から放射された波長１０００〜２２００ｎｍの赤外光が光取り出し側のクラッド層に入射するとき、クラッド層がＩｎＰである場合、ＩｎＰの屈折率は赤外光において約３．２であるため、クラッド層から直接大気（屈折率１）に向けて光が取り出される場合には、界面に斜め入射した光のほとんどは、反射により半導体層の内側に戻ると考えられる。一方、発光層と基板との間に反射層を有する半導体発光素子では、発光層から基板方向に放射された赤外光は反射層により反射され、当該反射による反射光が発光層を経由して上記光取り出し側のクラッド層に入射することとなる。ここで、半導体発光素子における半導体層の総厚みは数μｍ〜１５μｍ程度であり、赤外光のコヒーレント長の範囲内となり、干渉しやすい。なお、中心発光波長１３００ｎｍ、半値幅１００ｎｍの光のコヒーレント長さは１６．９μｍであり、中心発光波長１４６０ｎｍ、半値幅１００ｎｍの光のコヒーレント長さは２１．３μｍである。こうした理由により、上述した光取り出し側でのクラッド層の界面での反射光と、反射層による反射光とが干渉するために、発光スペクトルにおいてマルチピークが観察されるのではないかと本発明者らは考えた。また、この現象は、クラッド層からＩｎＰよりも屈折率の小さい誘電体からなる保護層を介して大気に向けて光が取り出される場合でも起こる。そこで、クラッド層の光取出し面の表面を粗面化することを本発明者らは着想し、当該粗面化によりマルチピークを無くすことができることを知見し、本発明を完成するに至った。
すなわち、本発明の要旨構成は以下の通りである。
（１）基板上に、反射層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、およびＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層が順次設けられ、前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、
前記第２導電型クラッド層の光取り出し面の表面は、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、スキューネスＲｓｋが−１以上であり、かつ、凹凸パターンがランダムな粗面であることを特徴とする半導体発光素子。
（１）基板上に、反射層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、およびＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層が順次設けられ、前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、
前記第２導電型クラッド層の光取り出し面の表面は、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、スキューネスＲｓｋが−１以上であり、かつ、凹凸パターンがランダムな粗面であることを特徴とする半導体発光素子。
（２）支持基板上に、金属接合層、反射層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、およびＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層が順次設けられ、前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、前記第２導電型クラッド層の光取出し面の表面は、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、スキューネスＲｓｋが−１以上であり、かつ、凹凸パターンがランダムな粗面であることを特徴とする半導体発光素子。
（３）発光スペクトルが単一ピークである、前記（１）または（２）に記載の半導体発光素子。
（４）前記光取出し面上に、保護膜がさらに設けられる、前記（１）〜（３）のいずれかに記載の半導体発光素子。
（５）前記保護膜の厚さが１００ｎｍ以上７００ｎｍ以下であり、前記保護膜の表面の表面粗さＲａが０．０２μｍ以上であり、かつ、スキューネスＲｓｋが−１以上である、前記（４）に記載の半導体発光素子。
（６）前記保護膜が、酸化ケイ素、窒化ケイ素、ＩＴＯおよびＡｌＮからなる群より選択される少なくとも一つを含む、前記（４）または（５）に記載の半導体発光素子。
（７）基板上に、反射層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、およびＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層を順次形成し、前記第２導電型クラッド層を光取出し側とする半導体発光素子の製造方法において、
前記第２導電型クラッド層を形成した後、前記第２導電型クラッド層の光取り出し面の表面を、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、前記光取出し面の表面のスキューネスＲｓｋを−１以上となるよう、かつ、凹凸パターンがランダムな粗面となるよう粗化する粗面化処理工程を含むことを特徴とする半導体発光素子の製造方法。
前記第２導電型クラッド層を形成した後、前記第２導電型クラッド層の光取り出し面の表面を、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、前記光取出し面の表面のスキューネスＲｓｋを−１以上となるよう、かつ、凹凸パターンがランダムな粗面となるよう粗化する粗面化処理工程を含むことを特徴とする半導体発光素子の製造方法。
（８）成長用基板上に、Ｉｎ、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体エッチングストップ層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、ならびに、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層を順次形成する半導体層形成工程と、
前記第１導電型クラッド層上に、前記半導体発光層から放射される光を反射する反射層を形成する反射層形成工程と、
支持基板を、金属接合層を介して前記反射層に接合する接合工程と、
前記成長用基板を除去する基板除去工程と、
該基板除去工程の後、前記第２導電型クラッド層の光取り出し面の表面を、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、前記光取出し面の表面のスキューネスＲｓｋを−１以上となるよう、かつ、凹凸パターンがランダムな粗面となるよう粗化する粗面化処理工程と、を含むことを特徴とする半導体発光素子の製造方法。
前記第１導電型クラッド層上に、前記半導体発光層から放射される光を反射する反射層を形成する反射層形成工程と、
支持基板を、金属接合層を介して前記反射層に接合する接合工程と、
前記成長用基板を除去する基板除去工程と、
該基板除去工程の後、前記第２導電型クラッド層の光取り出し面の表面を、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、前記光取出し面の表面のスキューネスＲｓｋを−１以上となるよう、かつ、凹凸パターンがランダムな粗面となるよう粗化する粗面化処理工程と、を含むことを特徴とする半導体発光素子の製造方法。
（９）前記光取り出し面を除く第２導電型クラッド層の上面電極形成領域において、前記第２導電型クラッド層上に前記エッチングストップ層を介して第２導電型の電極を形成する上面電極形成工程をさらに含む、前記（８）に記載の半導体発光素子の製造方法。
本発明によれば、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるクラッド層を含む接合型の半導体発光素子において、発光スペクトル中のマルチピークを減らし、単一ピークにすることのできる半導体発光素子およびその製造方法を提供することができる。
本発明の実施形態の説明に先立ち、以下の点について予め説明する。まず、本明細書において組成比を明示せずに単に「ＩｎＧａＡｓＰ」と表記する場合は、ＩＩＩ族元素（Ｉｎ，Ｇａの合計）と、Ｖ族元素（Ａｓ，Ｐ）との化学組成比が１：１であり、かつ、ＩＩＩ族元素であるＩｎ及びＧａの比率と、Ｖ族元素であるＡｓ及びＰの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、ＩＩＩ族元素にＩｎ及びＧａのいずれか一方が含まれない場合を含み、また、Ｖ族元素にＡｓ及びＰのいずれか一方が含まれない場合を含むものとする。ただし、「Ｉｎ及びＰを少なくとも含む」ＩｎＧａＡｓＰと明示的に記載する場合、ＩＩＩ族元素にＩｎが０％超１００％以下含まれ、かつ、Ｖ族元素にＰが０％超１００％以下含まれものとする。また、「ＩｎＧａＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＡｓが製造上不可避な混入を除いては含まれないことを意味し、「ＩｎＧａＡｓ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＰが製造上不可避な混入を除いては含まれないことを意味する。同様に、「ＩｎＡｓＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａが製造上不可避な混入を除いては含まれないことを意味し、「ＧａＡｓＰ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＩｎが製造上不可避な混入を除いては含まれないことを意味する。そして、「ＩｎＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａ及びＡｓが製造上不可避な混入を除いては含まれないことを意味する。なお、ＩｎＧａＡｓＰやＩｎＧａＡｓなどの各成分組成比は、フォトルミネッセンス測定及びＸ線回折測定などによって測定することができる。また、ここで言う「製造上不可避な混入」とは、原料ガスを用いる製造装置上の不可避な混入のほか、結晶成長時や、その後の熱処理に伴う各層界面での原子の拡散現象などを意味する。
また、本明細書において、電気的にｐ型として機能する層をｐ型層と称し、電気的にｎ型として機能する層をｎ型層と称する。一方、ＺｎやＳ、Ｓｎ、Ｃ，Ｐ，Ｇａ，Ａｓ，Ｓｉ，Ａｌ等の特定の不純物を意図的には添加しておらず、電気的にｐ型またはｎ型として機能しない場合、「ｉ型」または「アンドープ」と言う。アンドープのＩｎＧａＡｓＰ層には、製造過程における不可避的な不純物の混入はあってよく、具体的には、キャリア密度が小さい（例えば４×１０１６／ｃｍ３未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。また、ＺｎやＳｎ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。
また、形成される各層の厚み全体は、光干渉式膜厚測定器を用いて測定することができる。さらに、各層の厚みのそれぞれは、光干渉式膜厚測定器および透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造のように各層の厚みが小さい場合にはＴＥＭ−ＥＤＳを用いて厚みを測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。
本明細書において用いる表面粗さＲａとは、測定距離における算術平均粗さ（μｍ）を表す。また、スキューネスＲｓｋとは、平均線を中心としたときの山部と谷部の対称性を示す値である。Ｒｓｋがゼロでは平均線に対して上下対称（正規分布）であり、正であれば平均線に対して下側（谷側）に偏っていることを示し、負であれば平均線に対して上側（山側）に偏っていることを示す。表面粗さＲａおよびスキューネスＲｓｋの定義は、ＩＳＯ ４２８７−１９９７に従う。さらに、本明細書において用いる表面粗さＳａとは、上記表面粗さＲａと同様に算術平均粗さ（μｍ）を示す値であり、ＩＳＯ ２５１７８に従う。またさらに、スキューネスＳｓｋとは、上記スキューネスＲｓｋと同様に平均線を中心としたときの山部と谷部との対称性を示す値であり、ＩＳＯ ２５１７８に従う。表面粗さＲａ及びスキューネスＲｓｋは、ＩＳＯ ４２８７−１９９７に従う二次元輪郭曲線方式による測定値であるのに対して、表面粗さＳａおよびスキューネスＳｓｋは、ＩＳＯ ２５１７８に従う三次元表面性状による測定値である。
表面粗さＲａおよびスキューネスＲｓｋの測定方法は、触針式の段差計（例えば、Ｔｅｎｃｏｒ社製の接触式段差計「Ｐ−６」）を用いて測定することができる。用いる針の形状は触針先端半径２μｍとし、触針圧２ｍｇでスキャン速度２μｍ／ｓｅｃとし、サンプリング周波数は５０Ｈｚとすれば良い。測定距離（基準長さ）は、２００μｍとする。また、表面粗さＳａおよびスキューネスＳｓｋの測定方法は、非触針式の形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製 ＶＫ−Ｘ１０００／１１００）を用いて測定することができる。本明細書の実施例（実験例２）における測定条件については、レンズ倍率を１５０倍とし、画素数を２０４８×１５３６とした。
また、本明細書において「ランダムな粗面」とは、光取出し側の表面について、上記の接触式段差計による測定結果において、周期的に溝が形成された形状が観察され、溝が形成されていない部分の表面粗さＲａが０．０１０μｍ以下である場合を除くものである。なお、溝が形成されていない部分の表面粗さＲａが０．０１０μｍ以下である表面形状は、周期的に孔を有するマスクを光取出し側の表面に形成した後で表面をエッチングして凹部を形成することにより得られる表面形状が該当する。このようにして形成された光取出し側の表面形状を発光素子に適用しても、この表面形状による光の反射角の分散性が不十分になることがあり、本発明の効果である単一ピークにする効果を十分に得られないことがある。
（半導体発光素子１）
図１に示すように、本発明の一実施形態に従う半導体発光素子１は、基板８上に、第１導電型クラッド層３ａ、半導体発光層３ｃ、および第２導電型クラッド層３ｂが順次設けられ、第２導電型クラッド層３ｂを光取出し側とする半導体発光素子である。そして、半導体発光素子１は、支持基板８と、第１導電型クラッド層３ａとの間に、半導体発光層３ｃから放射される光を反射する反射層６をさらに有する。
図１に示すように、本発明の一実施形態に従う半導体発光素子１は、基板８上に、第１導電型クラッド層３ａ、半導体発光層３ｃ、および第２導電型クラッド層３ｂが順次設けられ、第２導電型クラッド層３ｂを光取出し側とする半導体発光素子である。そして、半導体発光素子１は、支持基板８と、第１導電型クラッド層３ａとの間に、半導体発光層３ｃから放射される光を反射する反射層６をさらに有する。
そして、第１導電型クラッド層３ａ、および第２導電型クラッド層３ｂは、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰであり、最も好ましくはＩｎＰである。また、半導体発光層３ｃは発光中心波長が１０００〜２２００ｎｍの光を放出する発光層であり、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる層であることが好ましい。さらに、半導体発光素子１において、第２導電型クラッド層３ｂの光取り出し面の表面は、表面粗さＲａが０．０３μｍ以上であり、かつ、凹凸パターンがランダムな粗面である。なお、半導体発光素子１において、第２導電型クラッド層３ｂには、パッド部９ａおよび配線部９ｂを含む上面電極を形成してもよく、さらに支持基板の裏面に裏面電極を形成してもよい（裏面電極は図示せず）。
半導体発光素子１において、半導体発光層３ｃから放射される光は、第２導電型クラッド層３ｂに向かう光Ｌ１と、第１導電型クラッド層３ａに向かう光Ｌ２とに大別される。本実施形態では、Ｌ１とＬ２が外部（主に大気）に放出される第２導電型クラッド層３ｂの表面における上面電極９ａおよび９ｂを除く領域を「光取り出し面」と呼ぶ。すなわち、本実施形態における「光取り出し面」は、図１に図示されるように、上面電極が形成される面と同じ面（上面）において、光が外部に放出される面をいう。なお、半導体発光素子１の側面からも光は取り出される。しかし、側面からの光取り出しは、マルチピークの発生に対する影響が小さいため、側面は粗化が行われていても行われていなくてもよい。なお、発光出力向上のためには側面も粗化が行われていることが好ましい。
この半導体発光素子１は、第２導電型クラッド層３ｂの「光取り出し面」が粗面である。光取り出し面の表面の表面粗さＲａが０．０３μｍ以上である。そして、スキューネスＲｓｋが−１以上であることがより好ましい。より好ましくはＲａ≧０．０４μｍ、Ｒｓｋ≧−０．５である。第２導電型クラッド層３ｂの表面の平坦部分の上に上面電極９ａおよび９ｂが設けられる。
本発明者らの実験によれば、光取出し面の表面が、凹凸パターンがランダムでなく、規則的な粗面であると、発光スペクトル中のマルチピークを減らし、単一ピークにすることができないことが実験的に確認された。より具体的には、スキューネスＲｓｋが正であっても、凹凸の深さが浅く表面粗さＲａが０．０３μｍより小さければ、単一ピークにすることができないことが確認された。そのため、表面粗さＲａが０．０３μｍ以上が好ましく０．０４μｍ以上であることが、単一ピークとするためにはより好ましい。また、表面粗さＲａが０．０３μｍ以上であっても、スキューネスＲｓｋが−１より負に大きく（Ｒｓｋ＜−１）、光取り出し側の頂部に平坦面または平坦に近い部分が多く形成されると、発光スペクトル中のマルチピークを減らし、単一ピークにすることができないことが分かった。そのため、スキューネスＲｓｋは−１〜０または正（すなわちＲｓｋ≧−１）であることが好ましく。−０．５〜０．５（すなわち−０．５≦Ｒｓｋ≦０．５）であることがより好ましい。
また、発光素子の出力の向上に適した粗面形状と、マルチピークを減らすのに適した粗面形状とは、必ずしも一致しないことが、本発明者の実験により判明した。マルチピークを減らすのに適した粗面形状は表面粗さＲａが０．０３μｍ以上かつスキューネスＲｓｋが−１．０以上の場合であり、マルチピークを減らし、かつ、発光出力向上の効果も高い粗面形状は、表面粗さＲａが０．０４μｍ以上かつスキューネスＲｓｋが−０．５以上０．５以下の場合である。なお、表面粗さＲａの上限は、少なくとも粗化を行う第２導電型クラッド層の厚さ未満であり、例えば４μｍである。マルチピークを減らすのに適したスキューネスＲｓｋの上限としては、特に限定されないが、例えば２である。また、上記と同様の理由により、光取出し面の表面の表面粗さＳａは、０．０５μｍ以上であることが好ましい。さらには、光取出し面の表面のキューネスＳｓｋは、−０．５以上が好ましい。
なお、第１導電型クラッド層３ａの導電型をｎ型とする場合、第２導電型クラッド層３ｂはｐ型とする。逆に、第１導電型クラッド層３ａの導電型をｐ型とする場合、第２導電型クラッド層３ｂはｎ型とする。
また、図示しないが、エッチングストップ層を、第２導電型クラッド層３ｂと、パッド部９ａおよび配線部９ｂを含む上面電極との間に残すことも好ましい形態である。
また、図２に示すように、上面電極（パッド部９ａおよび配線部９ｂ）の上を除き、第２導電型クラッド層３ｂ上に、半導体発光素子１がさらに保護膜ＰＦ１を有することも好ましい。保護膜ＰＦ１はＳｉＯ２、ＳｉＮ、ＩＴＯおよびＡｌＮなどを用いることができ、特に、ＳｉＯ２からなることが好ましい。保護膜ＰＦ１は、第２導電型クラッド層３ｂと、空気間の屈折率差を抑制して、光取出しを高める効果を有する。
さらに、原因は不明であるが、本発明に従う「ランダムな粗面」を形成した後に保護膜を形成すると、連続通電による出力の低下を抑制する効果が大きいことが分かった。例えば、１００ｍＡを連続１０００時間通電した後の発光出力に対する初期の発光出力（以下、「発光出力維持率」）が、当該「ランダムな粗面」を形成した場合で９４％であった半導体発光素子に対して、保護膜を形成すると、当該出力維持率を９９〜１００％まで向上することができる（後述の実験例３参照）。一方、粗面を形成しない場合や、本発明条件を満足しない粗面の場合、発光出力維持率は９４％であり。これらに同じ厚さの保護膜を形成しても９７％程度にしかならない。
保護膜ＰＦ１の厚さは１００ｎｍ以上であることが好ましく、２１５ｎｍ以上であることがより好ましい。また、保護膜ＰＦ１のは、７００ｎｍ以下であることが好ましく、６５０ｎｍ以下がより好ましい。ＰＦ１の厚さがこれら範囲内であると、波長１０００〜２２００ｎｍ帯の光取出しを向上させることができる。
保護膜ＰＦ１を形成する際に、保護膜ＰＦ１は基本的に下地となる第２導電型クラッド層３ｂの表面凹凸に応じて被覆する。プラズマＣＶＤ法など、表面に薄膜を析出させる装置を使用する場合には、保護膜ＰＦ１で覆われることにより、第２導電型クラッド層３ｂの凹凸状態に比べて保護膜ＰＦ１の凹凸状態は僅かになだらかになり、保護膜ＰＦ１を含めて表面状態を測定すると、表面粗さＲａが小さくなる場合がある。そのため、保護膜を含む表面粗さとして、表面粗さＲａが０．０２μｍ以上であり（Ｒａ≧０．０２μｍ）、かつ、スキューネスＲｓｋが−１以上（Ｒｓｋ≧−１）であることが好ましい。
なお、図２に示すように、第１導電型クラッド層３ａ、半導体発光層３ｃ、および第２導電型クラッド層３ｂの側面を保護する保護膜ＰＦ２を設けてもよい。保護膜ＰＦ２の材料は、保護膜ＰＦ１と同じでもよいし異なっていてもよい。
また、図１，２に示した半導体発光素子１の基板１に替えて、支持基板の表面に金属接合層が設けられ、当該金属接合層が反射層と接合する接合型の半導体発光素子としてもよい。
以下、本発明の好適実施形態に従う接合型の半導体発光素子１００を製造するための各工程を順次説明することにより、本発明に従う半導体発光素子１の各構成の詳細を説明する。なお、半導体発光素子１の各構成と、半導体発光素子１００の各構成との対応関係は以下のとおりである。すなわち、第１導電型クラッド層３ａがｐ型クラッド層３７に相当し、半導体発光層３ｃが半導体発光層３５に相当し、第２導電型クラッド層３ｂがｎ型クラッド層３１に相当し、反射層６が反射層６０に相当し、支持基板８が支持基板８０に相当する。
（半導体発光素子１００の製造方法）
本発明の一実施形態に従う半導体発光素子１００の製造方法は、以下に詳細を後述する半導体層形成工程、コンタクト層工程、誘電体層形成工程、反射層形成工程、接合工程、基板除去工程および粗面化処理工程を含むことが好ましい。
本発明の一実施形態に従う半導体発光素子１００の製造方法は、以下に詳細を後述する半導体層形成工程、コンタクト層工程、誘電体層形成工程、反射層形成工程、接合工程、基板除去工程および粗面化処理工程を含むことが好ましい。
まず、半導体層工程では、成長用基板１０上に、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０を形成し、次いで、ｎ型クラッド層３１、半導体発光層３５、およびｐ型クラッド層３７を順次形成した半導体積層体３０を形成する（図３（Ａ），（Ｂ））。
コンタクト部形成工程では、まず、半導体積層体３０上にＩＩＩ−Ｖ族化合物半導体からなるコンタクト層４１を形成する（図３（Ｃ））。次いで、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す（図４（Ａ））。さらに、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する（図４（Ｂ））。
誘電体層形成工程では、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する（図４（Ｃ））。反射層形成工程では、誘電体層５０およびコンタクト部４０上に、半導体発光層３５から放射される光を反射する反射層６０を形成する（図５（Ａ））。接合工程では、金属接合層７０が表面に設けられた支持基板８０を、金属接合層７０を介して反射層６０に接合する（図５（Ｂ））。そして、基板除去工程では、成長用基板１０を除去する（図６（Ａ））。
その後、上面電極の形成領域をマスクした後、ｐ型クラッド層３１の表面に複数の凹凸３１Ｃを形成する粗面化処理工程を行う（図６（Ｂ））。その後、第２導電型クラッド層上に上面電極を形成する工程を行う。こうして、本発明の好適実施形態に従う半導体発光素子１００を製造することができる。なお、上面電極の形成は粗面化処理工程の前に行ってもよい。こうして、本発明の好適実施形態による半導体発光素子１００を製造することができる（図７）。以下、各工程の詳細を順次説明する。
＜半導体層形成工程＞
半導体層形成工程では、成長用基板１０上に、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０を形成し、次いで、ｎ型クラッド層３１、半導体発光層３５、およびｐ型クラッド層３７を順次形成した半導体積層体３０を形成する（図３（Ａ），（Ｂ））。
半導体層形成工程では、成長用基板１０上に、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０を形成し、次いで、ｎ型クラッド層３１、半導体発光層３５、およびｐ型クラッド層３７を順次形成した半導体積層体３０を形成する（図３（Ａ），（Ｂ））。
半導体層形成工程では、図３（Ａ）に示すように、まず成長用基板１０を用意する。本実施形態ではｐ型クラッド層３１およびｎ型クラッド層３１を形成するため、成長用基板１０としてＩｎＰ基板を用いることが好ましい。なお、ＩｎＰ基板としては、一般的に入手可能なｎ型ＩｎＰ基板、高抵抗（半絶縁性とも呼ばれる）のＩｎＰ基板（例えばＦｅドープ、比抵抗１×１０６Ω・ｃｍ以上）、ｐ型ＩｎＰ基板のいずれを用いることもできる。以下、説明の便宜のため、成長用基板１０としてｎ型ＩｎＰ基板を用いる好適実施形態を説明する。
次に、成長用基板１０上に、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０を形成する。既述のとおり、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０は、成長用基板１０に対してエッチング選択性があればよく、ＩｎＰ基板に対しては、例えばＩｎＧａＡｓをエッチングストップ層に用いることができ、他にも、ＩｎＧａＡｓＰをエッチングストップ層に用いることもできる。このＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０は、基板除去工程において成長用基板１０をエッチングにより除去する際に用いることができる。成長用基板１０としてｎ型ＩｎＰ基板を用いる場合、導電型を成長用基板と合わせてＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０をｎ型とすることが好ましい。ＩｎＧａＡｓをＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０に用いる場合、ｎ型ＩｎＰ基板とＩｎＧａＡｓとを格子整合させるため、ＩＩＩ族元素におけるＩｎ組成比を０．３〜０．７とすることが好ましく、より好ましくはＩｎ組成比を０．５〜０．６としたＩｎＧａＡｓを用いることが好ましい。
続いて、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０上にｎ型クラッド層３１、半導体発光層３５、およびｐ型クラッド層３７を順次形成した半導体積層体３０を形成する。半導体発光層３５はｐ型クラッド層３７およびｎ型クラッド層３１に挟持されるため、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ−Ｖ族化合物半導体からなる層であることが好ましい。半導体積層体３０は、半導体発光層３５を、ｐ型クラッド層３７およびｎ型クラッド層３１で挟持したダブルヘテロ（ＤＨ）構造または多重量子井戸（ＭＱＷ）構造とすることができる。結晶欠陥抑制による光出力向上のため、半導体発光層３５が多重量子井戸構造を有することがより好ましい。多重量子井戸構造は、井戸層３５Ｗおよび障壁層３５Ｂを交互に繰り返した構造により形成することができ、井戸層３５ＷをＩｎＧａＡｓＰとすることができ、障壁層３５Ｂを、井戸層３５Ｗよりもバンドギャップの大きなＩｎＧａＡｓＰまたはＩｎＰとすることが好ましい。このような半導体積層体３０を設けることにより、半導体発光素子１００の発光波長を、所望の近赤外領域の波長とすることができる。例えば、ＩｎＧａＡｓＰ系ＩＩＩ−Ｖ族化合物の組成変更により発光ピーク波長を１０００〜１６５０ｎｍとすることができ、ＭＱＷ構造の場合であればＩｎＧａＡｓＰ系ＩＩＩ−Ｖ族化合物の組成変更に加えて井戸層と障壁層の組成差を調整し井戸層にひずみを加えることにより発光ピーク波長を１０００〜１９００ｎｍとすることができ、さらにひずみを加えて１０００〜２２００ｎｍとすることもできる。また、井戸層３５Ｗの成分組成をＩｎｘｗＧａ１−ｘｗＡｓｙｗＰ１−ｙｗと表す場合、０．５≦ｘｗ≦１、かつ、０．５≦ｙｗ≦１とすることができ、０．６≦ｘｗ≦０．８、かつ、０．３≦ｙｗ≦１とすることが好ましい。
半導体積層体３０の全体の厚みは制限されないが、例えば２μｍ〜１５μｍとすることができる。また、ｐ型クラッド層３１の厚みも制限されないが、例えば１μｍ〜５μｍとすることができる。さらに、半導体発光層３５の厚みも制限されないが、例えば１００ｎｍ〜１０００ｎｍとすることができる。また、ｎ型クラッド層３１の厚みも制限されないが、例えば０．８μｍ〜１０μｍとすることができる。半導体発光３５が量子井戸構造を有する場合、井戸層３５Ｗの厚みを３ｎｍ〜１５ｎｍとすることができ、障壁層３５Ｂの厚みを５〜１５ｎｍとすることができ、両者の組数を３〜５０とすることができる。
また、半導体積層体３０は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるｐ型キャップ層３９をｐ型クラッド層３７上に有することも好ましい。ｐ型キャップ層３９を設けることで、格子不整合を緩和することができる。ｐ型キャップ層３９の厚みは制限されないが、例えば５０〜２００ｎｍとすることができる。以下の実施形態では、説明の便宜上、半導体積層体３０の最表層がｐ型キャップ層３９であるとして説明するが、ｐ型キャップ層３９は任意の構成であるため、例えば半導体積層体３０の最表層をｐ型クラッド層３７としてもよい。
なお、図示しないが、半導体積層体３０は、ｎ型クラッド層３１および半導体発光層３５の間と、半導体発光層３５およびｐ型クラッド層３７の間とに、それぞれｉ型ＩｎＰスペーサ層を有することも好ましい。ｉ型ＩｎＰスペーサ層を設けることで、ドーパントの拡散を防止することができる。なお、ｉ型ＩｎＰスペーサ層の厚みは制限されないが、例えば５０〜４００ｎｍとすることができる。また、半導体積層体３０は、ｎ型クラッド層３１と、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０との間に、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０と組成比の異なるｎ型ＩｎＧａＡｓＰ層をさらに有してもよい。
ここで、半導体積層体３０の各層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ３）、Ｐ源としてホスフィン（ＰＨ３）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩｎＧａＡｓＰ層を所望の厚みで形成することができる。なお、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０などの、エピタキシャル成長させる他のＩｎＧａＡｓＰ層についても、同様の方法により形成することができる。各層をｐ型またはｎ型にドーパントする場合は、所望に応じてドーパント源のガスをさらに用いればよい。
＜コンタクト部形成工程＞
コンタクト部形成工程では、まず、半導体積層体３０上にＩＩＩ−Ｖ族化合物半導体からなるコンタクト層４１を形成する（図３（Ｃ））。例えば、図３（Ｃ）に示すように、ｐ型キャップ層３９上にｐ型のコンタクト層４１を形成することができる。ｐ型のコンタクト層４１は、オーミック金属部４３に接し、オーミック金属部４３と半導体積層体３０との間に介在する層であって、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、例えばｐ型のＩｎＧａＡｓ層を用いることができる。コンタクト層４１の厚みは制限されないが、例えば５０ｎｍ〜２００ｎｍとすることができる。
コンタクト部形成工程では、まず、半導体積層体３０上にＩＩＩ−Ｖ族化合物半導体からなるコンタクト層４１を形成する（図３（Ｃ））。例えば、図３（Ｃ）に示すように、ｐ型キャップ層３９上にｐ型のコンタクト層４１を形成することができる。ｐ型のコンタクト層４１は、オーミック金属部４３に接し、オーミック金属部４３と半導体積層体３０との間に介在する層であって、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、例えばｐ型のＩｎＧａＡｓ層を用いることができる。コンタクト層４１の厚みは制限されないが、例えば５０ｎｍ〜２００ｎｍとすることができる。
次いで、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す（図４（Ａ））。オーミック金属部４３は、所定のパターンで島状に分散させて形成することができる。ｐ型のコンタクト層４１としてｐ型のＩｎＧａＡｓ層を用いる場合、オーミック金属部４３として例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ａｕ／ＡｕＺｎ／Ａｕをオーミック金属部４３とすることができる。オーミック金属部４３の厚み（または合計厚み）は制限されないが、例えば３００〜１３００ｎｍ、より好ましくは３５０ｎｍ〜８００ｎｍとすることができる。
ここで、例えば、コンタクト層４１の表面にレジストパターンを形成し、オーミック金属部４３を蒸着させ、レジストパターンをリフトオフして形成することにより、コンタクト層４１の表面に露出領域Ｅ１を残すことができる。また、コンタクト層４１の表面全面に所定の金属層を形成し、当該金属層上にマスクを形成し、エッチングするなどして、オーミック金属部４３を形成してもよい。いずれの場合も、図４（Ａ）に示すように、コンタクト層４１上の一部にオーミック金属部４３が形成され、コンタクト層４１の表面には、オーミック金属部４３が接触しない表面、すなわち、露出領域Ｅ１を形成することができる。
なお、オーミック金属部４３の形状は、図４（Ａ）に示すように断面図において台形状となることがあるが、これは模式的な例示に過ぎない。オーミック金属部４３の形状は、断面図において矩形状に形成されても構わないし、角部に丸みを有していても構わない。
さらに、コンタクト部形成工程において、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する（図４（Ｂ））。すなわち、先に形成したオーミック金属部４３以外の場所におけるコンタクト層４１を、半導体積層体３０の最表層であるｐ型キャップ層３９の表面が露出するまでエッチングし、コンタクト層４１ａとする。例えば、オーミック金属部４３およびその近傍（２〜５μｍ程度）にレジストマスクを形成し、酒石酸−過酸化水素系などによりコンタクト層４１の露出領域Ｅ１をウェットエッチングすればよい。他にも、無機酸−過酸化水素系および有機酸−過酸化水素系のエッチング液などによってもウェットエッチングは可能である。また、露出領域Ｅ１を形成する際に、上記所定の金属層上にマスクを形成し、エッチングによりオーミック金属部４３を形成した場合は、エッチングを連続して行ってもよい。
なお、コンタクト部４０の厚みは、コンタクト層４１（４１ａ）およびオーミック金属部４３の合計厚みに相当し、３５０ｎｍ〜１５００ｎｍ、より好ましくは４００〜１０００ｎｍとすることができる。
＜誘電体層形成工程＞
誘電体層形成工程では、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する（図４（Ｃ））。このような誘電体層５０は、例えば以下のようにして形成することができる。
誘電体層形成工程では、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する（図４（Ｃ））。このような誘電体層５０は、例えば以下のようにして形成することができる。
まず、半導体積層体３０およびコンタクト部４０を被覆するように、半導体積層体３０上の全面に誘電体層を成膜する。成膜法としては、プラズマＣＶＤ法およびスパッタ法などの、公知の手法が適用可能である。そして、成膜した誘電体層表面の、コンタクト部４０の上方において、誘電体層５０にコンタクト部上の誘電体が形成される場合には、所望に応じてマスクを形成し、エッチング等により当該コンタクト部上の誘電体を除去すればよい。例えば、バッファードフッ酸（ＢＨＦ）などを用いてコンタクト部上の誘電体をウェットエッチングすることができる。
なお、図８に示すように、半導体積層体３０の露出面Ｅ２上の一部に誘電体層５０を形成すると共に、コンタクト部４０の周囲を露出部Ｅ３とすることも好ましい。このような誘電体層５０および露出部Ｅ３は、例えば以下のようにして形成することができる。まず、半導体積層体３０上の全面に誘電体層を成膜し、成膜した誘電体層表面の、コンタクト部４０の上方において、コンタクト部を完全に取囲む窓パターンをレジストで形成する。この場合、窓パターンは、コンタクト部の幅方向および長手方向の長さに対してそれぞれ１〜５μｍ程度拡がりを持たせることが好ましい。こうして形成したレジストパターンを用いて、コンタクト部周辺の誘電体をエッチングにより除去することで、誘電体層５０が形成されると共に、コンタクト部４０の周囲が露出部Ｅ３となる。
この形状を確実に得るためには、露出部Ｅ３の幅Ｗを０．５μｍ以上５μｍ以下とすることが好ましく、１μｍ以上３．５μｍ以下とすることがより好ましい（図８参照）。
ここで、誘電体層５０が半導体積層体３０と接触する接触面積率を、８０％以上９５％以下とすることも好ましい。コンタクト部４０の面積を減らして、誘電体層５０の面積を増やすことにより、コンタクト部による光吸収を抑制することができるからである。なお、接触面積率は、ウエハの状態で測定することができるし、個片化後の半導体発光素子の状態から接触面積率を逆算する場合は、個片化の際に除去された半導体層（誘電体層が存在していた領域）の幅を片幅２０〜３０μｍ（両幅４０〜６０μｍ）と仮定して算出してもよい。
なお、誘電体層形成工程により形成される誘電体層５０の厚みＨ１と、コンタクト部４０の厚みＨ２との関係は特に制限されないが、図８に示すように、誘電体層５０の厚みをＨ１、コンタクト部の厚みをＨ２と表した場合、Ｈ１≧Ｈ２とすることができ、Ｈ１＞Ｈ２とすることも好ましい。この条件の下、誘電体層５０の厚みを、例えば３６０ｎｍ〜１６００ｎｍ、より好ましくは４１０ｎｍ〜１１００ｎｍとすることができる。また、誘電体層の厚みＨ１と、コンタクト部４０の厚みＨ２との差Ｈ１−Ｈ２を１０ｎｍ以上１００ｎｍ以下とすることも好ましい。
また、誘電体層５０としては、ＳｉＯ２、ＳｉＮ、ＩＴＯおよびＡｌＮなどを用いることができ、特に、誘電体層５０がＳｉＯ２からなることが好ましい。ＳｉＯ２は、ＢＨＦ等によるエッチング加工が容易だからである。
＜反射層形成工程＞
反射層形成工程では、誘電体層５０およびコンタクト部４０上に、半導体発光層３５から放射される光を反射する反射層６０を形成する（図５（Ａ））。なお、誘電体層形成工程において露出部Ｅ３を形成している場合は、反射層６０は露出部Ｅ３上にも形成される。反射層６０には、ＤＢＲや金属反射層、フォトニック結晶、部分的な空隙等による屈折率差などがいずれも利用可能であるものの、製造が容易であり放射光に対して適切な反射率とするため、金属反射層を用いることが好ましい。金属反射層には、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができるが、Ａｕを主成分とすることが特に好ましい。この場合、金属反射層の組成においてＡｕが５０質量％超を占めることが好ましく、より好ましくはＡｕが８０質量％以上である。金属反射層は、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層の合計厚みのうち、Ａｕ金属層の厚みを５０％超とすることが好ましい。例えば、金属反射層はＡｕのみからなる単一層であってもよいし、金属反射層にＡｕ金属層が２層以上含まれていてもよい。後続の接合工程における接合を確実に行うため、金属反射層の最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金蔵反射層とすることができる。金属反射層におけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ〜２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ〜２００ｎｍとすることができる。金属反射層６０は、蒸着法などの一般的な手法により、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に成膜して形成することができる。
反射層形成工程では、誘電体層５０およびコンタクト部４０上に、半導体発光層３５から放射される光を反射する反射層６０を形成する（図５（Ａ））。なお、誘電体層形成工程において露出部Ｅ３を形成している場合は、反射層６０は露出部Ｅ３上にも形成される。反射層６０には、ＤＢＲや金属反射層、フォトニック結晶、部分的な空隙等による屈折率差などがいずれも利用可能であるものの、製造が容易であり放射光に対して適切な反射率とするため、金属反射層を用いることが好ましい。金属反射層には、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができるが、Ａｕを主成分とすることが特に好ましい。この場合、金属反射層の組成においてＡｕが５０質量％超を占めることが好ましく、より好ましくはＡｕが８０質量％以上である。金属反射層は、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層の合計厚みのうち、Ａｕ金属層の厚みを５０％超とすることが好ましい。例えば、金属反射層はＡｕのみからなる単一層であってもよいし、金属反射層にＡｕ金属層が２層以上含まれていてもよい。後続の接合工程における接合を確実に行うため、金属反射層の最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金蔵反射層とすることができる。金属反射層におけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ〜２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ〜２００ｎｍとすることができる。金属反射層６０は、蒸着法などの一般的な手法により、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に成膜して形成することができる。
＜接合工程＞
接合工程では、金属接合層７０が表面に設けられた支持基板８０を、金属接合層７０を介して反射層６０に接合する（図５（Ｂ））。支持基板８０の表面には、予め金属接合層７０を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層７０と、反射層６０を対向配置して貼り合せ、２５０℃〜５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
接合工程では、金属接合層７０が表面に設けられた支持基板８０を、金属接合層７０を介して反射層６０に接合する（図５（Ｂ））。支持基板８０の表面には、予め金属接合層７０を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層７０と、反射層６０を対向配置して貼り合せ、２５０℃〜５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
反射層６０と接合する金属接合層７０には、Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）を用いることができ、これらを積層したものとすることが好ましい。例えば、支持基板８０の表面から順に、厚み４００ｎｍ〜８００ｎｍのＴｉ、厚み５ｎｍ〜２０ｎｍのＰｔ、厚み７００〜１２００ｎｍのＡｕを積層したものを金属接合層７０とすることができる。なお、反射層６０と金属接合層７０との接合を容易にするため、金属接合層７０側の最表層をＡｕ金属層とし、反射層６０の、金属接合層７０側の金属層もＡｕとして、Ａｕ−Ａｕ拡散によるＡｕ同士での接合を行うことが好ましい。
なお、支持基板８０には、例えば導電性のＳｉ基板を用いることができ、他にも、導電性のＧａＡｓ基板、またはＧｅ基板を用いてもよい。また、上述の半導体基板以外に、金属基板を用いることもできるし、焼成ＡｌＮなどの放熱性絶縁基板を用いたサブマウント基板であっても良い。支持基板８０の厚みは、用いる材料によっても異なるが、１００μｍ以上５００μｍ以下とすることができ、Ｓｉ基板やＧａＡｓ基板であれば、１８０μｍ未満の厚みとしてもハンドリング可能である。放熱性や脆性、コストを考慮すると、Ｓｉ基板が特に好ましい。
＜基板除去工程＞
基板除去工程では、成長用基板１０を除去する（図６（Ａ））。成長用基板１０は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０を当該ウェットエッチングの終点とすることができる。なお、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０を除去する際には、例えば硫酸−過酸化水素系のエッチング液でウェットエッチングすればよい。
基板除去工程では、成長用基板１０を除去する（図６（Ａ））。成長用基板１０は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０を当該ウェットエッチングの終点とすることができる。なお、ＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０を除去する際には、例えば硫酸−過酸化水素系のエッチング液でウェットエッチングすればよい。
＜粗面化処理工程＞
粗面化処理工程では、ｎ型クラッド層３１の光取り出し面の表面（平坦面３１Ｆ以外の表面）を、表面粗さＲａが０．０３μｍ以上であり、かつ、凹凸パターンがランダムな粗面となるよう粗化し、ランダムな凹部３１Ｃを形成する（図６（Ｂ））。光取出し面の表面のスキューネスＲｓｋを−１以上となるように粗化することが好ましい。上面電極領域のマスクおよび粗面化加工を順次行うことで、粗面化加工工程を行うことができる。図９（Ａ）〜（Ｄ）を参照しつつ、粗面化処理工程およびその後に行うことが好適な保護膜形成工程を説明する。
粗面化処理工程では、ｎ型クラッド層３１の光取り出し面の表面（平坦面３１Ｆ以外の表面）を、表面粗さＲａが０．０３μｍ以上であり、かつ、凹凸パターンがランダムな粗面となるよう粗化し、ランダムな凹部３１Ｃを形成する（図６（Ｂ））。光取出し面の表面のスキューネスＲｓｋを−１以上となるように粗化することが好ましい。上面電極領域のマスクおよび粗面化加工を順次行うことで、粗面化加工工程を行うことができる。図９（Ａ）〜（Ｄ）を参照しつつ、粗面化処理工程およびその後に行うことが好適な保護膜形成工程を説明する。
＜＜上面電極領域のマスク＞＞
まず、基板除去工程により露出したエッチングストップ層２０上または第２導電型クラッド層（ｎ型クラッド層３１）上の、上面電極の形成領域３１Ｆ上にフォトレジストＰＲ１等を用いてマスクを行う（図９（Ａ））。後述するように、粗面化加工におけるＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０をエッチングしてパターン形成する際の、電極領域の保護のための第１工程と同時に行ってもよい。なお、上面電極を粗面化処理工程の前に形成する場合には、上面電極を形成した後に、上面電極上にフォトレジストを用いてマスクを行えばよい。上面電極は第２導電型クラッド層（ｎ型クラッド層３１）上に形成しても良いが、エッチングストップ層２０上に形成することで電極の信頼性を高めることができる。図９（Ａ）〜（Ｄ）は、エッチングストップ層２０上に上面電極を形成する態様の模式図である。
まず、基板除去工程により露出したエッチングストップ層２０上または第２導電型クラッド層（ｎ型クラッド層３１）上の、上面電極の形成領域３１Ｆ上にフォトレジストＰＲ１等を用いてマスクを行う（図９（Ａ））。後述するように、粗面化加工におけるＩＩＩ−Ｖ族化合物半導体エッチングストップ層２０をエッチングしてパターン形成する際の、電極領域の保護のための第１工程と同時に行ってもよい。なお、上面電極を粗面化処理工程の前に形成する場合には、上面電極を形成した後に、上面電極上にフォトレジストを用いてマスクを行えばよい。上面電極は第２導電型クラッド層（ｎ型クラッド層３１）上に形成しても良いが、エッチングストップ層２０上に形成することで電極の信頼性を高めることができる。図９（Ａ）〜（Ｄ）は、エッチングストップ層２０上に上面電極を形成する態様の模式図である。
そして、粗面化加工は、機械加工による粗面化、ウェットエッチング、ドライエッチングと、を単独または組み合わせて行うことができる。ｐ型クラッド層３１の凹凸パターンの表面粗さＲａが０．０３μｍ以上であり、かつ、ランダムな粗面となるよう粗化する限り、好ましくは、スキューネスＲｓｋが、Ｒｓｋ≧−１となるように形成できる限りは、いかなる組み合わせも可能である。
以下、粗面化加工処理工程の好適な態様が含む第１工程乃至第３工程と、その後に行うことが好ましい保護膜形成工程の一例をする。下記以外にも、異なる方法によっても粗面化加工は可能である。
＜＜第１工程（電極領域の保護）＞＞
前述の図６（Ａ）は、成長用基板１０を除去した後の状態に相当する。この後、第１工程では、成長用基板１０を除去した後、ｎ型クラッド層３１の平坦領域３１Ｆ上であって、上面電極を形成する予定の場所または上面電極を形成した後の電極）について、後の機械加工による粗面化においても耐えられる材料による保護を行う。材料としては機械加工（すなわち研削加工）における砥粒の硬さと同等またはより硬い材料であって、成膜とパターニングが容易であればよく、例えば、ＳｉＯ２、ＳｉＮ、ＴｉＮ、等が選択できる。
パターニングには、フォトリソグラフ法を用いて、エッチングまたはリフトオフを行えばよい。
前述の図６（Ａ）は、成長用基板１０を除去した後の状態に相当する。この後、第１工程では、成長用基板１０を除去した後、ｎ型クラッド層３１の平坦領域３１Ｆ上であって、上面電極を形成する予定の場所または上面電極を形成した後の電極）について、後の機械加工による粗面化においても耐えられる材料による保護を行う。材料としては機械加工（すなわち研削加工）における砥粒の硬さと同等またはより硬い材料であって、成膜とパターニングが容易であればよく、例えば、ＳｉＯ２、ＳｉＮ、ＴｉＮ、等が選択できる。
パターニングには、フォトリソグラフ法を用いて、エッチングまたはリフトオフを行えばよい。
＜＜第２工程（機械加工による粗化）＞＞
第１工程に続き、第２工程では上面電極を形成する予定の場所以外の表面（光取り出し面）について、研削を行う（図９（Ｂ））。支持板にウエハ裏面をワックス等で貼り付け、研磨シート、または、砥粒を含むスラリーを流しながら特定の回転数でラップ盤を用いて表面を粗く削ることにより、ランダム形状の凹凸を作成することで、こうした研削が可能である。
この際、研削開始時においてエッチングストップ層２０は有ってもよいし、あらかじめエッチングにより除去しておいてもよい。エッチングストップ層２０を除去しない場合は、研削時にエッチングストップ層２０の厚さ分を必ず研削するようにラップ時間を調整すればよい。
第１工程に続き、第２工程では上面電極を形成する予定の場所以外の表面（光取り出し面）について、研削を行う（図９（Ｂ））。支持板にウエハ裏面をワックス等で貼り付け、研磨シート、または、砥粒を含むスラリーを流しながら特定の回転数でラップ盤を用いて表面を粗く削ることにより、ランダム形状の凹凸を作成することで、こうした研削が可能である。
この際、研削開始時においてエッチングストップ層２０は有ってもよいし、あらかじめエッチングにより除去しておいてもよい。エッチングストップ層２０を除去しない場合は、研削時にエッチングストップ層２０の厚さ分を必ず研削するようにラップ時間を調整すればよい。
＜＜第３工程（エッチング工程）＞＞
第２工程により凹凸を生じた表面に対し、表面の歪を除去して清浄化し、かつ、凹凸を急峻化させる目的で、エッチングを行う。
エッチングには、例えば、塩酸−酢酸系のエッチング液（塩酸：酢酸＝１：２）や、林純薬工業株式会社製のＰｕｒｅＥｔｃｈＦ１０６、などの市販のエッチング液を用いることができる。
第２工程による凹凸の量や、第３工程におけるエッチング液やエッチング条件（温度、時間、撹拌等）は、任意に組み合わせることができる。他の化合物半導体に比べると、ＩｎＰはエッチングによって凹凸を形成することは比較的難しい材料であるものの、ｎ型クラッド層３１の表面粗さがＲａ≧０．０３、かつ、Ｒｓｋ≧−１となるように凹凸を形成すればよい。
第２工程により凹凸を生じた表面に対し、表面の歪を除去して清浄化し、かつ、凹凸を急峻化させる目的で、エッチングを行う。
エッチングには、例えば、塩酸−酢酸系のエッチング液（塩酸：酢酸＝１：２）や、林純薬工業株式会社製のＰｕｒｅＥｔｃｈＦ１０６、などの市販のエッチング液を用いることができる。
第２工程による凹凸の量や、第３工程におけるエッチング液やエッチング条件（温度、時間、撹拌等）は、任意に組み合わせることができる。他の化合物半導体に比べると、ＩｎＰはエッチングによって凹凸を形成することは比較的難しい材料であるものの、ｎ型クラッド層３１の表面粗さがＲａ≧０．０３、かつ、Ｒｓｋ≧−１となるように凹凸を形成すればよい。
＜保護膜形成工程＞
上面電極の中央部をレジストによりマスクした後に、保護膜ＰＦ１をｐ型クラッド層３１の凹凸面上を含む全面に成膜する（図９（Ｃ））。その後、レジストをリフトオフして上面電極を露出させる（図９（Ｄ））。
成膜法としては、プラズマＣＶＤ法およびスパッタ法などの、公知の手法が適用可能である。そして、上面電極にあらかじめレジストを形成しない場合は、保護膜の成膜後にマスクを形成し、バッファードフッ酸（ＢＨＦ）などを用いたエッチング等により当該上面電極上の保護膜を除去すればよい。
上面電極の中央部をレジストによりマスクした後に、保護膜ＰＦ１をｐ型クラッド層３１の凹凸面上を含む全面に成膜する（図９（Ｃ））。その後、レジストをリフトオフして上面電極を露出させる（図９（Ｄ））。
成膜法としては、プラズマＣＶＤ法およびスパッタ法などの、公知の手法が適用可能である。そして、上面電極にあらかじめレジストを形成しない場合は、保護膜の成膜後にマスクを形成し、バッファードフッ酸（ＢＨＦ）などを用いたエッチング等により当該上面電極上の保護膜を除去すればよい。
なお、図示しないが、本実施形態に従う製造方法は、支持基板８０の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程を更に有することも好ましい。本実施形態では、支持基板８０としてＳｉ基板を用いることができ、この場合、支持基板８０を厚み２００μｍ未満に研削しても破損が生じることがない。さらに、支持基板８０の厚みを１５０μｍ以下にまで研削することもできるし、１００μｍ以下にまで研削することもできる。ただし、支持基板８０の厚みを８０μｍ未満にまで研削すると、Ｓｉ基板であっても破損が生じ得るため、厚みの下限を８０μｍとすることが好ましい。また、支持基板８０の厚みが８０μｍ以上であれば、半導体発光素子１００を十分にハンドリング可能である。
また、本発明の好適実施形態に従う製造方法では、図７に示すように、半導体発光素子１００を作製した後、半導体積層体３０の表面に上面電極９３を形成する工程をさらに有してもよい。また、支持基板８０が導電性の場合、支持基板８０の裏面に裏面電極９１を形成する工程をさらに有してもよい。上面電極９３は、配線部９３ａおよびパッド部９３ｂを含んでもよい。このような工程を行うことで、半導体発光素子１００’を作製することができる。裏面電極９１および上面電極９３の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、または抵抗加熱法などを用いることができる。
本実施形態は、説明の便宜のため、成長用基板１０としてｎ型のＩｎＰ基板を用いる実施形態としたため、成長用基板１０上に形成される各層のｎ型およびｐ型については上記のとおりとしたが、各層の導電型のｎ型／ｐ型が逆転可能であるのは当然に理解される。
さらに、図１、図２の半導体発光素子に示すように、ダイシングに先立ちエピタキシャル形成した半導体層３ａ，３ｂ，３ｃをメサエッチングしてもよい。
なお、上述の製造方法の実施形態では、接合型の半導体発光素子１００の作製を前提に説明したが、本発明は接合型の半導体発光素子に限定されない。本発明による半導体発光素子の製造方法は、基板上に、反射層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、およびＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層を順次形成し、前記第２導電型クラッド層を光取出し側とする前記第２導電型クラッド層を形成した後、前記第２導電型クラッド層の光取り出し面の表面を、表面粗さＲａが０．０３μｍ以上であり、かつ、凹凸パターンがランダムな粗面となるよう粗化する粗面化処理工程を含むことができる。そして、この前記粗面化処理工程において、前記光取出し面の表面のスキューネスＲｓｋを−１以上となるように粗化することが好ましい。
（実験例１）
（実施例１）
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。図３〜図６，図９に示したフローチャートに従って、実施例１に係る半導体発光素子を作製した。具体的には以下のとおりである。
（実施例１）
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。図３〜図６，図９に示したフローチャートに従って、実施例１に係る半導体発光素子を作製した。具体的には以下のとおりである。
まず、ｎ型ＩｎＰ基板の（１００）面上に、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層（２０ｎｍ）、ｎ型ＩｎＰクラッド層（厚み：３．５μｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、発光波長１３００ｎｍの量子井戸構造の半導体発光層（合計１３０ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、ｐ型ＩｎＰクラッド層（厚み：４．８μｍ）、ｐ型Ｉｎ０．８Ｇａ０．２０Ａｓ０．５Ｐ０．５キャップ層（厚み：５０ｎｍ）、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層（厚み：１００ｎｍ）をＭＯＣＶＤ法により順次形成した。なお、量子井戸構造の半導体発光層層の形成にあたり、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．５Ｐ０．５井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層した。
ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層上に、図１０（Ａ）に示すように、島状に分散したｐ型オーミック電極部（Ａｕ／ＡｕＺｎ／Ａｕ、合計厚み：５３０ｎｍ）を形成した。このパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極を蒸着し、レジストパターンのリフトオフにより形成した。この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、ｐ型オーミック電極部の、半導体層への接触面積率は４．５％であった。なお、図１０（Ａ）の外形サイズは３８０μｍ角である。
次に、オーミック電極部をマスクとして用い、オーミック電極部を形成した場所以外のｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層を、酒石酸−過酸化水素系のウェットエッチングにより除去した。その後、プラズマＣＶＤ法によりｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面にＳｉＯ２からなる誘電体層（厚み：７００ｎｍ）を形成した。そして、ｐ型オーミック電極部の上方領域に、幅方向および長手方向に幅３μｍを付加した形状の窓パターンをレジストで形成し、ｐ型オーミック電極部およびその周辺の誘電体層を、ＢＨＦによるウェットエッチングにより除去し、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層を露出させた。このとき、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の誘電体層の高さＨ１（７００ｎｍ）は、ｐ型コンタクト層（厚み：１３０ｎｍ）とｐ型オーミック電極部（厚み：５３０）からなるコンタクト部の高さＨ２（６３０ｎｍ）より、７０ｎｍ高い。なお、この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、誘電体層（ＳｉＯ２）の接触面積率は９０％であった。
次に、金属反射層（Ａｌ／Ａｕ／Ｐｔ／Ａｕ）を、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面に蒸着により形成した。金属反射層の各金属層の厚みは、順に１０ｎｍ、６５０ｎｍ、１００ｎｍ、９００ｎｍである。
一方、支持基板となる導電性Ｓｉ基板（厚み：３００μｍ）上に、金属接合層（Ｔｉ／Ｐｔ／Ａｕ）を形成した。金属接合層の各金属層の厚みは、順に６５０ｎｍ、１０ｎｍ、９００ｎｍである。
これら金属反射層および金属接合層を対向配置して、３００℃で加熱圧縮接合を行った。そして、ＩｎＰ基板を塩酸希釈液によりウェットエッチングして除去した。
次に、ｎ型ＩｎＰクラッド層の光取出し面の表面に対して粗面化処理を行った。まず、ポジ型のフォトレジストを用いて上面電極形成領域を除く場所のエッチングストップ層上をマスクし、プラズマＣＶＤによりＳｉＯ２膜を５０ｎｍ形成し、当該ＳｉＯ２膜上にＴｉＮ膜を１００ｎｍ成膜して、上面電極形成領域をＳｉＯ２膜とＴｉＮ膜により保護した。フォトレジストを溶解して上面電極形成領域を除く場所のＳｉＯ２膜とＴｉＮ膜をリフトオフにより除去し、続いて、アルミナ砥粒（＃４０００ 平均粒径３μｍ）と潤滑剤と混合したスラリーを流しながら、ラップ定盤により、保護されていない部分のエッチングストップ層およびｎ型ＩｎＰクラッド層のラッピングを行った。その際、エッチングストップ層の厚さは２０ｎｍであり、エッチングストップ層が無くなるまでラップ時間を調整して研削し、ｎ型ＩｎＰクラッド層表面に機械的な加工による凹凸を形成した。その後、塩酸−酢酸系のエッチング液（塩酸：酢酸＝１：２）を用いてｎ型ＩｎＰクラッド層表面の凹凸をさらにエッチングした。
次に、上記の粗面化処理において保護に用いたＴｉＮ膜を、硫酸と過酸化水素水の混合溶液により除去し、ＳｉＯ２膜をＢＨＦにより除去し、露出した上面電極形成領域のエッチングストップ層上に、上面電極の配線部として、ｎ型電極（Ａｕ（厚み：１０ｎｍ）／Ｇｅ（厚み：３３ｎｍ）／Ａｕ（厚み：５７ｎｍ）／Ｎｉ（厚み：３４ｎｍ）／Ａｕ（厚み：８００ｎｍ）／Ｔｉ（厚み：１００ｎｍ）／Ａｕ（厚み：１０００ｎｍ））を、レジストパターン形成、ｎ型電極の蒸着、レジストパターンのリフトオフにより、図１０（Ｂ）に示すように形成した。さらに、パッド部（Ｔｉ（厚み：１５０ｎｍ）／Ｐｔ（厚み：１００ｎｍ）／Ａｕ（厚み：２５００ｎｍ））をｎ型電極上に形成し、上面電極のパターンを図１０（Ｂ）に示すとおりとした。なお、図１０（Ａ）と同様、図１０（Ｂ）の外形サイズは３８０μｍ角である。
最後に、メサエッチングにより各素子間（幅６０μｍ）の半導体層を除去してダイシングラインを形成した。そして、Ｓｉ基板の裏面側への裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ダイシングによるチップ個片化を行って、実施例１に係る半導体発光素子を作製した。なお、チップサイズは３５０μｍ×３５０μｍである。
（実施例２、実施例３）
実施例１におけるメサエッチングにより各素子間（幅６０μｍ）の半導体層を除去してダイシングラインを形成した後に、プラズマＣＶＤを用いて、上面電極のボンディング領域（中央の円形部）以外において粗面化処理後のｎ型ＩｎＰクラッド層上および素子の側面を覆うようにＳｉＯ２保護膜を形成し、実施例２および実施例３に係る半導体発光素子を作製した。実施例２，３を作製する際のＳｉＯ２保護膜の形成時間のみを調整した結果、実施例２，実施例３でのＳｉＯ２保護膜の厚さは、それぞれ２１５ｎｍ、６４５ｎｍであった。
実施例１におけるメサエッチングにより各素子間（幅６０μｍ）の半導体層を除去してダイシングラインを形成した後に、プラズマＣＶＤを用いて、上面電極のボンディング領域（中央の円形部）以外において粗面化処理後のｎ型ＩｎＰクラッド層上および素子の側面を覆うようにＳｉＯ２保護膜を形成し、実施例２および実施例３に係る半導体発光素子を作製した。実施例２，３を作製する際のＳｉＯ２保護膜の形成時間のみを調整した結果、実施例２，実施例３でのＳｉＯ２保護膜の厚さは、それぞれ２１５ｎｍ、６４５ｎｍであった。
（実施例４〜７）
実施例１における粗面化処理における塩酸−酢酸系のエッチング時間をそれぞれ変化させて、表面粗さの制御を行った以外は、実施例１と同様にして実施例４〜７に係る半導体発光素子を作製した。
実施例１における粗面化処理における塩酸−酢酸系のエッチング時間をそれぞれ変化させて、表面粗さの制御を行った以外は、実施例１と同様にして実施例４〜７に係る半導体発光素子を作製した。
（比較例１）
ｎ型ＩｎＰクラッド層表面へ粗面化処理を行わなかった以外は、実施例１と同様にして比較例１に係る半導体発光素子を作製した。
ｎ型ＩｎＰクラッド層表面へ粗面化処理を行わなかった以外は、実施例１と同様にして比較例１に係る半導体発光素子を作製した。
（比較例２）
以下に説明する粗面化処理を行った以外は、実施例１と同様にして比較例２に係る半導体発光素子を作製した。まず、ｎ型ＩｎＰクラッド層の粗面化処理を行う際に、まず、ポジ型のフォトレジストＰＲ２によるパターン形成を行った。フォトレジストＰＲ２のパターンは図１１に示すように、各凹部の中心点を二等辺三角格子状に２次元配列し、＜０１１＞方位および＜０１１＞方位と垂直方向での中心点の間隔は６．６μｍとした。また、各凹部の形状は正六角形（１辺２μｍ）とした。続いて、酒石酸−過酸化水素水系のエッチング液を用いてｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層にパターン転写を行った（図１２（Ａ）〜（Ｃ））。その後、フォトレジストＰＲ２を洗浄除去し（図１２（Ｄ））、ｎ型ＩｎＰクラッド層における電極形成領域の上面にさらに別のフォトレジストＰＲ３を形成した（図１３（Ａ））。その後、塩酸−酢酸系のエッチング液（塩酸：酢酸＝１：２）を用いてｎ型ＩｎＰクラッド層をエッチングし（図１３（Ｂ））、さらに、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層を硫酸−過酸化水素系のエッチング液（硫酸：過酸化水素：水＝３：１：１）を用いてウェットエッチングして除去した（図１３（Ｃ））。この結果、結晶方位依存性のある凹凸パターンが形成される。
以下に説明する粗面化処理を行った以外は、実施例１と同様にして比較例２に係る半導体発光素子を作製した。まず、ｎ型ＩｎＰクラッド層の粗面化処理を行う際に、まず、ポジ型のフォトレジストＰＲ２によるパターン形成を行った。フォトレジストＰＲ２のパターンは図１１に示すように、各凹部の中心点を二等辺三角格子状に２次元配列し、＜０１１＞方位および＜０１１＞方位と垂直方向での中心点の間隔は６．６μｍとした。また、各凹部の形状は正六角形（１辺２μｍ）とした。続いて、酒石酸−過酸化水素水系のエッチング液を用いてｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層にパターン転写を行った（図１２（Ａ）〜（Ｃ））。その後、フォトレジストＰＲ２を洗浄除去し（図１２（Ｄ））、ｎ型ＩｎＰクラッド層における電極形成領域の上面にさらに別のフォトレジストＰＲ３を形成した（図１３（Ａ））。その後、塩酸−酢酸系のエッチング液（塩酸：酢酸＝１：２）を用いてｎ型ＩｎＰクラッド層をエッチングし（図１３（Ｂ））、さらに、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層を硫酸−過酸化水素系のエッチング液（硫酸：過酸化水素：水＝３：１：１）を用いてウェットエッチングして除去した（図１３（Ｃ））。この結果、結晶方位依存性のある凹凸パターンが形成される。
（比較例３）
比較例２と同様にして半導体発光素子を作製し、さらに、実施例２と同様にして粗面化処理後のｎ型ＩｎＰクラッド層上および素子の側面を覆うようにＳｉＯ２保護膜（膜厚：５００ｎｍ）を形成して、比較例３に係る半導体発光素子を作製した。
比較例２と同様にして半導体発光素子を作製し、さらに、実施例２と同様にして粗面化処理後のｎ型ＩｎＰクラッド層上および素子の側面を覆うようにＳｉＯ２保護膜（膜厚：５００ｎｍ）を形成して、比較例３に係る半導体発光素子を作製した。
（比較例４〜７）
比較例２における粗面化処理のうち、パターンの径およびピッチを変更することで粗面の状態を変えた以外は、比較例２と同様にして比較例４〜７に係る半導体発光素子を作製した。
比較例２における粗面化処理のうち、パターンの径およびピッチを変更することで粗面の状態を変えた以外は、比較例２と同様にして比較例４〜７に係る半導体発光素子を作製した。
＜粗面の粗さ測定＞
粗面化処理後のウエハ（ダイシング前）を用いて、Ｔｅｎｃｏｒ社製の接触式段差計「Ｐ−６」を用いて、ｎ型クラッド層表面の粗面形状の測定を行った。用いる針の形状は触針先端半径２μｍとし、触針圧２ｍｇでスキャン速度２μｍ／ｓｅｃとし、サンプリング周波数は５０Ｈｚとした。測定距離（基準長さ）は、２００μｍとした。表面粗さＲａの値とスキューネスＲｓｋの値は、当該段差計により自動的に算出される
粗面化処理後のウエハ（ダイシング前）を用いて、Ｔｅｎｃｏｒ社製の接触式段差計「Ｐ−６」を用いて、ｎ型クラッド層表面の粗面形状の測定を行った。用いる針の形状は触針先端半径２μｍとし、触針圧２ｍｇでスキャン速度２μｍ／ｓｅｃとし、サンプリング周波数は５０Ｈｚとした。測定距離（基準長さ）は、２００μｍとした。表面粗さＲａの値とスキューネスＲｓｋの値は、当該段差計により自動的に算出される
実施例１〜７における段差計のデータを図１４Ａ〜図１４Ｇにそれぞれ示す。比較例については、マスクを用いて粗面化を行った比較例２〜７におけるそれぞれの段差計のデータを図１５Ａ〜図１５Ｆにそれぞれ示す。なお、ＳｉＯ２保護膜を形成した実施例２，３と、比較例３については、保護膜形成前のｎ型ＩｎＰクラッド層表面と、保護膜形成後の保護膜表面のそれぞれを測定した。図中ではｎ型ＩｎＰクラッド層表面の測定結果を示している。
実施例１〜７では、いずれもランダムな形状の凹凸が形成され、山も谷も尖っているのに対し、比較例２〜７ではパターン形成を行っているために、凹凸のピッチが揃っており、凹部の谷も深い。なお、比較例１では粗面化処理していないので平坦である。なお、段差計のデータ測定時において、ＩＳＯ ４２８７−１９９７に基づくＡｍｐｌｉｔｕｄｅ ｐａｒａｍｅｔｅｒｓ （Ｒｐ、Ｒｖ、Ｒｚ、Ｒｃ、Ｒｔ、Ｒａ、Ｒｑ、Ｒｓｋ、Ｒｋｕ）が自動的に算出される。その中のＲａとＲｓｋについて、下記表１に示す。また、実施例１〜７および比較例１〜７における表面粗さＲａと、スキューネスＲｓｋとの対応関係を示すグラフを図１６に示す。また、例えば比較例４，５，７の段差計のデータ（図１５Ｃ，Ｄ，Ｆ）を参照すると、マスク起因により溝が形成されていない部分（平坦パターン部分）において僅かな高さピークが観察され得るものの、当該平坦パターン部分の表面粗さＲａはいずれも０．００４μｍであった。溝が形成されていない部分のＲａが０．０１０μｍ以下であり、比較例の光取り出し側の表面は「ランダムな粗面」ではないと評価される。各平坦面のピッチは、それぞれ比較例２：６．６μｍ、比較例３：６．６μｍ、比較例４：４．０μｍ、比較例５：４．０μｍ、比較例６：８．０μｍ、比較例７：８．０μｍである。そして、実施例１〜７は、光取り出し側の表面において比較例のような溝が形成されていない部分が観察されないため、「ランダムな粗面」であると評価される。
＜出力とＶｆの評価＞
実施例１〜７および比較例１〜７のそれぞれの半導体発光素子を、トランジスタアウトラインヘッダー（ＴＯ−１８）上に銀ペーストを用いてマウントし、金ワイヤを用いて上面電極をボンディングした。そして、実施例１〜７および比較例１〜７の発光出力（Ｐｏ）および順方向電圧（Ｖｆ）を、それぞれ電流２０ｍＡを流すことで測定した。なお、発光出力（Ｐｏ）の測定には積分球を用いた。また、順方向電圧（Ｖｆ）は、２０ｍＡを流すときの定電流電圧装置（エーディーシー社製：型番６２４３））の電圧値とした。１０個を測定したときの平均値を、表１に併せて示す。
実施例１〜７および比較例１〜７のそれぞれの半導体発光素子を、トランジスタアウトラインヘッダー（ＴＯ−１８）上に銀ペーストを用いてマウントし、金ワイヤを用いて上面電極をボンディングした。そして、実施例１〜７および比較例１〜７の発光出力（Ｐｏ）および順方向電圧（Ｖｆ）を、それぞれ電流２０ｍＡを流すことで測定した。なお、発光出力（Ｐｏ）の測定には積分球を用いた。また、順方向電圧（Ｖｆ）は、２０ｍＡを流すときの定電流電圧装置（エーディーシー社製：型番６２４３））の電圧値とした。１０個を測定したときの平均値を、表１に併せて示す。
＜発光スペクトルの評価＞
電流２０ｍＡを流し、大塚電子製の分光器（型番：ＭＣＰＤ−９８００、受光素子：ＩｎＧａＡｓ、１ｃｈあたりの波長幅：５．５ｎｍ、スリット幅：５０μｍ、波長精度：±２ｎｍ）を用いて、測定条件：露光時間１ｍｓｅｃ、積算回数６０回として、実施例１〜７および比較例１〜７の発光素子の波長１０００〜１６００ｎｍの範囲の発光スペクトルをそれぞれ測定した。なお、測定結果に対しスムージングはかけていない。
電流２０ｍＡを流し、大塚電子製の分光器（型番：ＭＣＰＤ−９８００、受光素子：ＩｎＧａＡｓ、１ｃｈあたりの波長幅：５．５ｎｍ、スリット幅：５０μｍ、波長精度：±２ｎｍ）を用いて、測定条件：露光時間１ｍｓｅｃ、積算回数６０回として、実施例１〜７および比較例１〜７の発光素子の波長１０００〜１６００ｎｍの範囲の発光スペクトルをそれぞれ測定した。なお、測定結果に対しスムージングはかけていない。
測定された発光スペクトルを、以下の基準で評価した。なお、ここで言う「肩」とは、曲線上での接線の傾きの符号（プラス、マイナス）は維持されるが、接線の傾きが大から小、あるいは、小から大に変化する点が明瞭に観察される場所を指す。
発光スペクトルの縦軸（発光強度）を、最大強度を１とした相対強度で線形軸表示とした場合の、相対強度が０．１以上の発光強度をもつ波長域において、発光スペクトルの中で発光強度が最大となる中心波長の発光ピーク以外にも発光ピーク（傾きが０となる極大値）が見られマルチピークである場合を×とした。
中心波長の発光ピーク以外に発光ピークが見られず単一ピークであるが、肩と呼ばれる部分が見える場合を○とした。
単一ピークであり肩と呼ばれる部分もみられない場合を◎とした。
発光スペクトルの縦軸（発光強度）を、最大強度を１とした相対強度で線形軸表示とした場合の、相対強度が０．１以上の発光強度をもつ波長域において、発光スペクトルの中で発光強度が最大となる中心波長の発光ピーク以外にも発光ピーク（傾きが０となる極大値）が見られマルチピークである場合を×とした。
中心波長の発光ピーク以外に発光ピークが見られず単一ピークであるが、肩と呼ばれる部分が見える場合を○とした。
単一ピークであり肩と呼ばれる部分もみられない場合を◎とした。
代表例として実施例１および実施例７の発光スペクトルを図１７Ａ、図１７Ｂに示し、比較例１〜３の発光スペクトルを図１８Ａ〜図１８Ｃにそれぞれ示す。また、発光中心波長（λｐ）を測定した。発光中心波長（λｐ）を表１に示す。
表１および図１４Ａ〜図１４Ｇ、図１５Ａ〜図１５Ｆの結果から、実施例１〜７のように、発光素子の光取り出し面に見られる凹凸形状であれば、発光スペクトルは単一ピークになることが分かった。そして、その凹凸形状の表面粗さＲａおよびスキューネスＲｓｋがそれぞれＲａ≧０．０３μｍ、Ｒｓｋ≧−１を満たすと、確実に単一ピークになることも確認できた。また、スキューネスＲｓｋが、−０．５≦Ｒｓｋ≦０．５であることで、単一ピークでありかつ発光出力が大きいことが確認できた。
（実験例２）
上記実験例１において作製した実施例１，２，３，５，７および比較例１〜６について、粗面の粗さの３次元情報を以下のとおりにして取得した。
上記実験例１において作製した実施例１，２，３，５，７および比較例１〜６について、粗面の粗さの３次元情報を以下のとおりにして取得した。
＜３次元での粗面の粗さ測定＞
形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製 ＶＫ−Ｘ１０００／１１００）を用いて、粗面化処理後のウエハ（ダイシング前）におけるｎ型クラッド層表面の粗面形状の測定を行った。なお、ＳｉＯ２保護膜を形成した実施例２、３と、比較例３については、保護膜形成後の保護膜表面を測定した。レンズ倍率は１５０倍とし、画素数は２０４８×１５３６とした。
形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製 ＶＫ−Ｘ１０００／１１００）を用いて、粗面化処理後のウエハ（ダイシング前）におけるｎ型クラッド層表面の粗面形状の測定を行った。なお、ＳｉＯ２保護膜を形成した実施例２、３と、比較例３については、保護膜形成後の保護膜表面を測定した。レンズ倍率は１５０倍とし、画素数は２０４８×１５３６とした。
データ測定時において、ＩＳＯ ２５１７８に基づく面粗さのパラメータ（Ｓａ、Ｓｚ、Ｓｔｒ、Ｓｐｃ、Ｓｄｒ、Ｓｓｋなど）が自動的に算出される。それらの値を下記表２に示す。また、代表例として、実施例１および比較例２におけるｎ型クラッド層表面の３次元画像を図１９Ａおよび図１９Ｂにそれぞれ示す。図１９Ａに示すように、実施例１のｎ型クラッド層の表面には、ランダムな粗面が形成されていることが観察された。一方、比較例２のｎ型クラッド層の表面においては、平坦パターン部分（Ｒａが０．０１０μｍ以下）と溝部とが特定のパターンで配列していることが観察され、ランダムな粗面ではないことが確認された。
表１に記載の２次元評価による測定結果と表２に記載の３次元評価による測定結果とから、スキューネスＲｓｋとスキューネスＳｓｋの相間関係を検討した結果を図２０に示す。この図２０のグラフを踏まえると、マルチピークを無くすためには、３次元測定では表面粗さＳａが０．０５μｍ以上、かつ、光取出し面の表面のスキューネスＳｓｋが−０．５以上であることが好ましいことが分かった。また、展開面積（表面積）の大きさを示すＳｄｒの値とＰｏとは、Ｓｄｒの値に対しＰｏも大きくなる傾向を示すことが分かった。
（実験例３）
実験例１において作製した実施例１，３および比較例１〜３に係る半導体発光素子を作製した直後の積分球による初期の発光出力を測定した。その後、当該半導体発光素子に室温で１００ｍＡを１０００時間連続して通電した後に積分球による発光出力を測定し、発光出力維持率を求めた。結果は下記表３のとおりであった。したがって、本発明条件を満足するランダムな粗面に保護膜を形成すると、連続通電による出力の低下を抑制する効果が大きいことが確認された。
実験例１において作製した実施例１，３および比較例１〜３に係る半導体発光素子を作製した直後の積分球による初期の発光出力を測定した。その後、当該半導体発光素子に室温で１００ｍＡを１０００時間連続して通電した後に積分球による発光出力を測定し、発光出力維持率を求めた。結果は下記表３のとおりであった。したがって、本発明条件を満足するランダムな粗面に保護膜を形成すると、連続通電による出力の低下を抑制する効果が大きいことが確認された。
本発明によれば、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるクラッド層を含む接合型の半導体発光素子において、発光スペクトル中のマルチピークを減らし、単一ピークにすることのできる半導体発光素子およびその製造方法を提供することができる。
１ 半導体発光素子
１０ 成長用基板
２０ ＩＩＩ−Ｖ族化合物半導体エッチングストップ層
３０ 半導体積層体
３１ 第１導電型ＩｎＰクラッド層
３５ 半導体発光層
３５Ｗ 井戸層
３５Ｂ 障壁層
３７ 第２導電型ＩｎＰクラッド層
３９ キャップ層
４０ コンタクト部
４１（４１ａ） コンタクト層
４３ オーミック金属部
５０ 誘電体層
６０ 金属反射層
７０ 金属接合層
８０ 導電性支持基板
１００，１００’ 半導体発光素子
９１ 裏面電極
９３ 上面電極
Ｅ１ 露出領域
Ｅ２ 露出面
Ｅ３ 露出部
１０ 成長用基板
２０ ＩＩＩ−Ｖ族化合物半導体エッチングストップ層
３０ 半導体積層体
３１ 第１導電型ＩｎＰクラッド層
３５ 半導体発光層
３５Ｗ 井戸層
３５Ｂ 障壁層
３７ 第２導電型ＩｎＰクラッド層
３９ キャップ層
４０ コンタクト部
４１（４１ａ） コンタクト層
４３ オーミック金属部
５０ 誘電体層
６０ 金属反射層
７０ 金属接合層
８０ 導電性支持基板
１００，１００’ 半導体発光素子
９１ 裏面電極
９３ 上面電極
Ｅ１ 露出領域
Ｅ２ 露出面
Ｅ３ 露出部
Claims (9)
- 基板上に、反射層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、およびＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層が順次設けられ、前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、
前記第２導電型クラッド層の光取り出し面の表面は、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、スキューネスＲｓｋが−１以上であり、かつ、凹凸パターンがランダムな粗面であることを特徴とする半導体発光素子。 - 支持基板上に、金属接合層、反射層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、およびＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層が順次設けられ、前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、前記第２導電型クラッド層の光取出し面の表面は、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、スキューネスＲｓｋが−１以上であり、かつ、凹凸パターンがランダムな粗面であることを特徴とする半導体発光素子。
- 発光スペクトルが単一ピークである、請求項１または２に記載の半導体発光素子。
- 前記光取出し面上に、保護膜がさらに設けられる、請求項１〜３のいずれか１項に記載の半導体発光素子。
- 前記保護膜の厚さが１００ｎｍ以上７００ｎｍ以下であり、前記保護膜の表面の表面粗さＲａが０．０２μｍ以上であり、かつ、スキューネスＲｓｋが−１以上である、請求項４に記載の半導体発光素子。
- 前記保護膜が、酸化ケイ素、窒化ケイ素、ＩＴＯおよびＡｌＮからなる群より選択される少なくとも一つを含む、請求項４または５に記載の半導体発光素子。
- 基板上に、反射層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、およびＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層を順次形成し、前記第２導電型クラッド層を光取出し側とする半導体発光素子の製造方法において、
前記第２導電型クラッド層を形成した後、前記第２導電型クラッド層の光取り出し面の表面を、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、前記光取出し面の表面のスキューネスＲｓｋを−１以上となるよう、かつ、凹凸パターンがランダムな粗面となるよう粗化する粗面化処理工程を含むことを特徴とする半導体発光素子の製造方法。 - 成長用基板上に、Ｉｎ、ＧａおよびＡｓを含むＩＩＩ−Ｖ族化合物半導体エッチングストップ層、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第２導電型クラッド層、発光中心波長が１０００〜２２００ｎｍの半導体発光層、ならびに、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなる第１導電型クラッド層を順次形成する半導体層形成工程と、
前記第１導電型クラッド層上に、前記半導体発光層から放射される光を反射する反射層を形成する反射層形成工程と、
支持基板を、金属接合層を介して前記反射層に接合する接合工程と、
前記成長用基板を除去する基板除去工程と、
該基板除去工程の後、前記第２導電型クラッド層の光取り出し面の表面を、表面粗さＲａが０．０３μｍ以上０．１４２μｍ以下であり、前記光取出し面の表面のスキューネスＲｓｋを−１以上となるよう、かつ、凹凸パターンがランダムな粗面となるよう粗化する粗面化処理工程と、を含むことを特徴とする半導体発光素子の製造方法。 - 前記光取り出し面を除く第２導電型クラッド層の上面電極形成領域において、前記第２導電型クラッド層上に前記エッチングストップ層を介して第２導電型の電極を形成する上面電極形成工程をさらに含む、請求項８に記載の半導体発光素子の製造方法。
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