JP6608352B2 - 半導体発光素子およびその製造方法 - Google Patents

半導体発光素子およびその製造方法 Download PDF

Info

Publication number
JP6608352B2
JP6608352B2 JP2016246130A JP2016246130A JP6608352B2 JP 6608352 B2 JP6608352 B2 JP 6608352B2 JP 2016246130 A JP2016246130 A JP 2016246130A JP 2016246130 A JP2016246130 A JP 2016246130A JP 6608352 B2 JP6608352 B2 JP 6608352B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor light
light emitting
semiconductor
emitting device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016246130A
Other languages
English (en)
Other versions
JP2018101675A (ja
Inventor
淳平 山本
哲也 生田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dowa Electronics Materials Co Ltd
Original Assignee
Dowa Electronics Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=62627426&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP6608352(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Dowa Electronics Materials Co Ltd filed Critical Dowa Electronics Materials Co Ltd
Priority to JP2016246130A priority Critical patent/JP6608352B2/ja
Priority to DE112017006428.7T priority patent/DE112017006428T5/de
Priority to KR1020197017319A priority patent/KR102437828B1/ko
Priority to PCT/JP2017/045194 priority patent/WO2018116995A1/ja
Priority to CN201780078274.4A priority patent/CN110088921B/zh
Priority to US16/471,083 priority patent/US11205739B2/en
Priority to TW106144917A priority patent/TWI708406B/zh
Publication of JP2018101675A publication Critical patent/JP2018101675A/ja
Publication of JP6608352B2 publication Critical patent/JP6608352B2/ja
Application granted granted Critical
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0058—Processes relating to semiconductor body packages relating to optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0083—Periodic patterns for optical field-shaping in or on the semiconductor body or semiconductor body package, e.g. photonic bandgap structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Description

本発明は、半導体発光素子およびその製造方法に関し、特に赤外発光の半導体発光素子に関する。
従来、波長７５０ｎｍ以上の赤外領域を発光波長とする赤外発光の半導体発光素子が知られている。例えば、赤外発光の半導体発光素子は、センサー、ガス分析、監視カメラなどの用途で、幅広く用いられている。
このような半導体発光素子の発光波長を１０００ｎｍ〜２２００ｎｍの近赤外領域とする場合、発光層にＩｎおよびＰを含むＩｎＧａＡｓＰ系III-V族半導体を用いることが一般的である。従来、ＩｎＰ層などのＩｎＧａＡｓＰ系III-V族半導体層をエピタキシャル成長させる場合、成長用基板と、ＩｎおよびＰを含むＩｎＧａＡｓＰ系III-V族半導体層とを格子整合させるため、ＩｎＰ基板が成長用基板として用いられてきた。
例えば、特許文献１には、発振波長１．３μｍ帯の半導体レーザが開示されている。この半導体レーザは、ｎ−ＩｎＰ基板上に形成された多重歪量子井戸活性層を有し、当該多重歪量子井戸活性層は、ＩｎＧａＡｓＰ歪量子井戸とＩｎＧａＡｓＰ障壁層が交互に積層された構造を有している。
また、特許文献２には、ＩｎＰ基板と同じ格子定数を持つＩｎＧａＡｓＰバリア層と、ＩｎＰ基板より短い格子定数を持つＩｎ０．３Ｇａ０．７Ａｓ層からなる歪量子井戸層と、ＩｎＰ基板よりも長い格子定数を持つＩｎＡｓから成る格子歪補償層とからなる量子井戸層とが、ＩｎＰ基板上に設けられることが開示されている。
特開平７−１４７４５４号公報 特開平６−２３７０４２号公報
特許文献１および特許文献２に記載の技術では、成長用基板としてのＩｎＰ基板が、半導体発光素子の支持基板としてそのまま用いられる。これは、ＩｎＰ基板は近赤外領域の光に対しては透明であるため、光取り出しの点で何ら支障がなかったためである。
しかしながら、ＩｎＰ基板上に設けたＩｎおよびＰを含むIII-V族化合物半導体系の発光素子では、電流経路が電極直下に集中してしまうため、発光出力の増大には限界があった。
近年、ＬＥＤ用途の多様化により、赤外光などの長波長を発光する半導体発光素子でも高出力化が求められている。本発明者らは、成長用基板上に形成したＩｎＰクラッド層を含む半導体積層体を形成した後、当該半導体積層体と支持基板とを接合し、成長用基板を除去する接合型の半導体発光素子の作製を試みた。接合型の半導体発光素子であれば、支持基板と発光層との間に反射金属層を設けることができ、電流経路を制御する層を設けることも可能である。
こうした接合型の半導体発光素子を作製することで、外部取り出し効率を大幅に高められることが本発明者らにより確認された。しかしながら、この接合型の半導体発光素子では、発光スペクトルにおいて中心発光波長の発光ピーク以外にも、発光ピークが多数存在する（以下、本明細書において「マルチピーク」と言う）ことも、本発明者らにより新たに確認された。なお、従来技術による非接合型の半導体発光素子の場合、発光スペクトル中にはピークが１つしか存在しないことが一般的である。上述したマルチピークの放射光を発光する半導体発光素子では、センサ用途等に用いた場合に不具合が生ずる危惧がある。
そこで本発明は、ＩｎＰクラッド層を含む接合型の半導体発光素子において、発光スペクトル中のマルチピークを緩和することのできる半導体発光素子およびその製造方法を提供することを目的とする。
本発明者は、上記課題を解決する方途について鋭意検討した。発光層から放射された赤外光が光取り出し側のＩｎＰクラッド層に入射するとき、ＩｎＰの屈折率は赤外光に対して約３．２であるため、垂直入射光以外の大半の入射光はＩｎＰクラッド層を透過せず、ＩｎＰクラッド層界面での全反射および反射により半導体層の内側に放射光が戻ると考えられる。一方、反射金属層を有する接合型の半導体発光素子では、発光層から放射された赤外光は反射金属層により反射され、当該反射による反射光が上記ＩｎＰクラッド層に入射することとなる。ここで、ＩｎＰクラッド層を含む接合型の半導体発光素子における半導体層の厚みはせいぜい数μｍ程度であり、赤外光のコヒーレント長の範囲内となり、干渉しやすい。なお、中心発光波長１３００ｎｍ、半値幅１００ｎｍの光のコヒーレント長さは１６．９μｍであり、中心発光波長１４６０ｎｍ、半値幅１００ｎｍの光のコヒーレント長さは２１．３μｍである。こうした理由により、上述したＩｎＰクラッド層での反射光と、反射金属層による反射光とが干渉するために、発光スペクトルにおいてマルチピークが観察されるのではないかと本発明者らは考えた。そこで、ＩｎＰクラッド層界面において全反射する光の割合を低減すべく、ＩｎＰクラッド層の表面を粗面化することを本発明者らは着想し、ＩｎＰクラッド層の表面に複数の凹部を設けたところ、マルチピークを緩和できることを知見し、本発明を完成するに至った。
すなわち、本発明の要旨構成は以下の通りである。
（１）導電性支持基板上に、ｐ型ＩｎＰクラッド層、半導体発光層、およびｎ型ＩｎＰクラッド層が順次設けられ、前記ｎ型ＩｎＰクラッド層を光取出し側とする半導体発光素子であって、
前記導電性支持基板と、前記ｐ型ＩｎＰクラッド層との間に、前記半導体発光層から放射される光を反射する金属反射層をさらに有し、
前記ｎ型ＩｎＰクラッド層の表面に、複数の凹部が設けられ、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を発光波長とし、
前記凹部の底部が＜０１１＞方位に沿うことを特徴とする半導体発光素子。
（２）前記凹部の形状が、前記光取出し側から平面視して楕円状であり、前記楕円状の長軸が前記凹部の前記底部に沿う、前記（１）に記載の半導体発光素子。
（３）前記光取出し側から平面視して、前記凹部の幅が前記凹部の中心軸方向に沿って周期的に変化し、前記中心軸方向は前記凹部の前記底部に沿う、前記（１）に記載の半導体発光素子。
（４）前記複数の凹部が規則的に配列される、前記（１）〜（３）のいずれかに記載の半導体発光素子。
（５）前記ｎ型ＩｎＰクラッド層の表面において、隣り合う前記凹部の間が平坦面である、前記（１）〜（４）のいずれかに記載の半導体発光素子。
（６）ＩｎＰ基板上に、Ｉｎ、ＧａおよびＡｓを含むIII-V族化合物半導体エッチングストップ層、ｎ型ＩｎＰクラッド層、半導体発光層、ならびに、ｐ型ＩｎＰクラッド層を順次形成する半導体層形成工程と、
前記ｐ型ＩｎＰクラッド層上に、前記半導体発光層から放射される光を反射する金属反射層を形成する金属反射層形成工程と、
金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する接合工程と、
前記ＩｎＰ基板を除去する基板除去工程と、
該基板除去工程の後、前記ｎ型ＩｎＰクラッド層の表面に複数の凹部を形成する粗面化処理工程と、を含み、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を発光波長とし、
前記粗面化処理工程において、前記凹部の底部を＜０１１＞方位に沿わせることを特徴とする半導体発光素子の製造方法。
（７）前記粗面化処理工程が、前記III-V族化合物半導体エッチングストップ層をエッチングしてパターン形成する第１工程と、
前記パターン形成された前記III-V族化合物半導体エッチングストップ層をマスクとして用い、前記ｎ型ＩｎＰクラッド層の表面をエッチングする第２工程と、を含む、前記（６）に記載の半導体発光素子の製造方法。
本発明によれば、ＩｎＰクラッド層を含む接合型の半導体発光素子において、発光スペクトル中のマルチピークを緩和することのできる半導体発光素子およびその製造方法を提供することができる。
本発明の一実施形態に従う半導体発光素子を説明する模式断面図である。 （Ａ）〜（Ｃ）は、本発明の好適実施形態に従う半導体発光素子の製造工程における模式断面図である。 （Ａ）〜（Ｃ）は、本発明の好適実施形態に従う半導体発光素子の製造工程における模式断面図である。 （Ａ），（Ｂ）は、本発明の好適実施形態に従う半導体発光素子の製造工程における模式断面図である。 （Ａ），（Ｂ）は、本発明の好適実施形態に従う半導体発光素子の製造工程における模式断面図である。 本発明の好適実施形態に従い製造される半導体発光素子の模式断面図である。 本発明の好適実施形態に従う半導体発光素子の、誘電体層およびコンタクト部周辺の好適態様を説明する模式断面図である。 （Ａ）〜（Ｄ）は、本発明の好適実施形態に従う半導体発光素子の製造工程における、粗面化処理の好適態様を説明する模式断面図である。 （Ａ）〜（Ｃ）は、本発明の好適実施形態に従う半導体発光素子の製造工程における、粗面化処理の好適態様を説明する模式断面図である。 （Ａ），（Ｂ）は、本発明の好適実施形態に従う半導体発光素子の製造工程における、粗面化処理の好適態様を説明する模式平面図である。 （Ａ），（Ｂ）は、本発明に従う半導体発光素子のＩｎＰクラッド層の態様を説明する模式平面図であり、（Ｃ）はその模式断面図である。 （Ａ）は、実施例におけるオーミック電極部のパターンを示す模式上面図であり、（Ｂ）は、実施例における上面電極のパターンを示す模式平面図である。 実施例において用いたマスクパターンの模式平面図であり、（Ａ）は１，２に係る半導体発光素子の製造に用いたマスクパターンであり、（Ｂ）は実施例３にに係る半導体発光素子の製造に用いたマスクパターンである。 （Ａ）は、実施例１に係る半導体発光素子を上面視したＳＥＭ像であり、（Ｂ）はその断面像である。 （Ａ）は実施例１に係る半導体発光素子の発光スペクトルであり、（Ｂ）は比較例１に係る半導体発光素子の発光スペクトルである。 （Ａ）は実施例２に係る半導体発光素子の発光スペクトルであり、（Ｂ）は比較例２に係る半導体発光素子の発光スペクトルである。 （Ａ）は、実施例３に係る半導体発光素子を上面視したＳＥＭ像であり、（Ｂ）は（Ａ）の拡大像であり、（Ｃ）は（Ａ）の拡大断面像である。 実施例３に係る半導体発光素子の発光スペクトルである。
本発明に従う実施形態の説明に先立ち、以下の点について予め説明する。まず、本明細書において組成比を明示せずに単に「ＩｎＧａＡｓＰ」と表記する場合は、III族元素（Ｉｎ，Ｇａの合計）と、V族元素（Ａｓ，Ｐ）との化学組成比が１：１であり、かつ、III族元素であるＩｎおよびＧａの比率と、V族元素であるＡｓおよびＰの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、III族元素にＩｎおよびＧａのいずれか一方が含まれない場合を含み、また、V族元素にＡｓおよびＰのいずれか一方が含まれない場合を含むものとする。ただし、「ＩｎおよびＰを少なくとも含む」ＩｎＧａＡｓＰと明示的に記載する場合、III族元素にＩｎが０％超１００％以下含まれ、かつ、V族元素にＰが０％超１００％以下含まれものとする。また、「ＩｎＧａＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＡｓが含まれないことを意味し、「ＩｎＧａＡｓ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＰが含まれないことを意味する。同様に、「ＩｎＡｓＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａが含まれないことを意味し、「ＧａＡｓＰ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＩｎが含まれないことを意味する。そして、「ＩｎＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａおよびＡｓが含まれないことを意味する。なお、ＩｎＧａＡｓＰの各成分組成比は、フォトルミネッセンス測定およびＸ線回折測定などによって測定することができる。
また、本明細書において、電気的にｐ型として機能する層をｐ型層と称し、電気的にｎ型として機能する層をｎ型層と称する。一方、ＺｎやＳ、Ｓｎ等の特定の不純物を意図的には添加しておらず、電気的にｐ型またはｎ型として機能しない場合、「ｉ型」または「アンドープ」と言う。アンドープのＩｎＧａＡｓＰ層には、製造過程における不可避的な不純物の混入はあってよく、具体的には、キャリア密度が小さい（例えば４×１０１６／ｃｍ３未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。また、ＺｎやＳｎ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。
また、形成される各層の厚み全体は、光干渉式膜厚測定器を用いて測定することができる。さらに、各層の厚みのそれぞれは、光干渉式膜厚測定器および透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造のように各層の厚みが小さい場合にはＴＥＭ−ＥＤＳを用いて厚みを測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。
以下、図面を参照して本発明の実施形態について説明する。ここで、本実施形態に従う半導体発光素子の実施形態を説明するに先立ち、図面の対応関係について説明する。図１は、本発明の一実施形態に従う半導体発光素子１の模式断面図である。図２〜図６は、本発明の好適実施形態に従う半導体発光素子１００の製造方法における各工程を説明する模式断面図であり、この半導体発光素子１００は、図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ），図４（Ａ），（Ｂ）、図５（Ａ），（Ｂ）の順に従い製造することができる。図６は、図５（Ｂ）に示す半導体発光素子１００に、さらに裏面電極９１および上面電極９３を形成した半導体発光素子１００’を示す。
また、図７は、図３（Ｃ）において形成され得る、誘電体層５０およびコンタクト部４０周辺の好適態様を説明する拡大図である。そして、図８（Ａ）〜（Ｄ）および図９（Ａ）〜（Ｃ）は、図５（Ａ）から図５（Ｂ）にかけて行われる粗面化処理工程の好適態様を説明する模式断面図であり、この順に従いＩｎＰクラッド層の表面に複数の凹部を設けることができる。なお、図１０（Ａ）は図８（Ｂ）の模式平面図に相当し、図１０（Ｂ）は図８（Ｄ）の模式平面図に相当する。
なお、同一の構成要素には原則として同一の参照番号を付して、重複する説明を省略する。また、各図において、説明の便宜上、基板および各層の縦横の比率を実際の比率から誇張して示している。
（半導体発光素子１）
本発明の一実施形態に従う半導体発光素子１は、導電性支持基板８上に、第１導電型のＩｎＰクラッド層３ａ、半導体発光層３ｃ、および第２導電型のＩｎＰクラッド層３ｂが順次設けられ、第２導電型のＩｎＰクラッド層３ｂを光取出し側とする半導体発光素子である。そして、半導体発光素子１は、導電性支持基板８と、第１導電型のＩｎＰクラッド層３ａとの間に、半導体発光層３ｃから放射される光を反射する金属反射層６をさらに有する。本実施形態に従う半導体発光素子１には、エピタキシャル成長では形成することのできない金属反射層６が設けられているため、いわゆる接合型の半導体発光素子である。
ここで、半導体発光素子１では、第２導電型のＩｎＰクラッド層３ｂの表面に、複数の凹部が設けられる。なお、半導体発光素子１において、第２導電型のＩｎＰクラッド層３ｂには、パッド部９ａおよび配線部９ｂを含む上面電極を形成してもよく、さらに導電性支持基板の裏面に裏面電極を形成してもよい（図示せず）。
半導体発光素子１において、半導体発光層３ｃから放射される光は、第２導電型のＩｎＰクラッド層３ｂに向かう光Ｌ１と、第１導電型のＩｎＰクラッド層３ａに向かう光Ｌ２とに大別される。本実施形態では、第２導電型のＩｎＰクラッド層３ｂの表面に、複数の凹部が設けられるため、光Ｌ１と、光Ｌ２との干渉を緩和することができるため、発光スペクトル中のマルチピークを緩和することができる。
なお、第１導電型のＩｎＰクラッド層３ａの導電型をｎ型とする場合、第２導電型のＩｎＰクラッド層３ｂはｐ型とする。逆に、第１導電型のＩｎＰクラッド層３ａの導電型をｐ型とする場合、第２導電型のＩｎＰクラッド層３ｂはｎ型とする。
この半導体発光素子１は、以下の製造方法に従い作製することができる。すなわち、半導体発光素子１の製造方法は、成長用基板上に、Ｉｎ、ＧａおよびＡｓを含むIII-V族化合物半導体エッチングストップ層、第２導電型のＩｎＰクラッド層３ｂ、半導体発光層３ｃ、および第１導電型のＩｎＰクラッド層３ａを順次形成する半導体層形成工程と、第１導電型のＩｎＰクラッド層３ａ上に、半導体発光層３ｃから放射される光を反射する金属反射層６を形成する金属反射層形成工程と、金属接合層が表面に設けられた導電性支持基板８を、該金属接合層を介して金属反射層６に接合する接合工程と、成長用基板を除去する基板除去工程と、該基板除去工程の後、第２導電型のＩｎＰクラッド層３ｂの表面に複数の凹凸を形成する粗面化処理工程と、を含む。なお、成長用基板およびIII-V族化合物半導体エッチングストップ層は最終的に除去されることとなる。なお、III-V族化合物半導体エッチングストップ層は、成長用基板に対してエッチング選択性があればよく、例えばＩｎＧａＡｓをエッチングストップ層に用いることができ、他にも、ＩｎＧａＡｓＰをエッチングストップ層に用いることもできる。
以下、本発明の好適実施形態に従う半導体発光素子１００を製造するための各工程を順次説明することにより、本発明に従う半導体発光素子１の各構成の詳細を説明する。なお、半導体発光素子１の各構成と、半導体発光素子１００の各構成との対応関係は以下のとおりである。すなわち、第１導電型のＩｎＰクラッド層３ａがｐ型ＩｎＰクラッド層３７に相当し、半導体発光層３ｃが半導体発光層３５に相当し、第２導電型のＩｎＰクラッド層３ｂがｎ型ＩｎＰクラッド層３１に相当し、金属反射層６が金属反射層６０に相当し、導電性支持基板８が導電性支持基板８０に相当する。
（半導体発光素子１００の製造方法）
本発明の好適実施形態に従う半導体発光素子１００の製造方法は、以下に詳細を後述する半導体層形成工程、コンタクト層工程、誘電体層形成工程、金属反射層形成工程、接合工程、基板除去工程および粗面化処理工程を含むことが好ましい。
半導体層工程では、成長用基板１０上に、III-V族化合物半導体エッチングストップ層２０を形成し、次いで、ｐ型ＩｎＰクラッド層３７、半導体発光層３５、およびｎ型ＩｎＰクラッド層３１を順次形成した半導体積層体３０を形成する（図２（Ａ），（Ｂ））。
コンタクト部形成工程では、まず、半導体積層体３０上にIII−V族化合物半導体からなるコンタクト層４１を形成する（図２（Ｃ））。次いで、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す（図３（Ａ））。さらに、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する（図３（Ｂ））。
誘電体層形成工程では、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する（図３（Ｃ））。金属反射層形成工程では、誘電体層５０およびコンタクト部４０上に、半導体発光層３５から放射される光を反射する金属反射層６０を形成する（図４（Ａ））。接合工程では、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する（図４（Ｂ））。
そして、基板除去工程では、成長用基板１０を除去する（図５（Ａ））。その後、ｎ型ＩｎＰクラッド層３１の表面に複数の凹凸３１Ｃを形成する粗面化処理工程を行う（図５（Ｂ））。こうして、本発明の好適実施形態に従う半導体発光素子１００を製造することができる。以下、各工程の詳細を順次説明する。
＜半導体層形成工程＞
半導体層形成工程では、成長用基板１０上に、III-V族化合物半導体エッチングストップ層２０を形成し、次いで、ｐ型ＩｎＰクラッド層３７、半導体発光層３５、およびｎ型ＩｎＰクラッド層３１を順次形成した半導体積層体３０を形成する（図２（Ａ），（Ｂ））。
半導体層形成工程では、図２（Ａ）に示すように、まず成長用基板１０を用意する。本実施形態ではｎ型ＩｎＰクラッド層３１およびｐ型ＩｎＰクラッド層３７を形成するため、成長用基板１０としてＩｎＰ基板を用いることが好ましい。なお、ＩｎＰ基板としては、一般的に入手可能なｎ型ＩｎＰ基板、アンドープのＩｎＰ基板、ｐ型ＩｎＰ基板のいずれを用いることもできる。以下、説明の便宜のため、成長用基板１０としてｎ型ＩｎＰ基板を用いる好適実施形態を説明する。
次に、成長用基板１０上に、III-V族化合物半導体エッチングストップ層２０を形成する。既述のとおり、III-V族化合物半導体エッチングストップ層２０は、成長用基板１０に対してエッチング選択性があればよく、ＩｎＰ基板に対しては、例えばＩｎＧａＡｓをエッチングストップ層に用いることができ、他にも、ＩｎＧａＡｓＰをエッチングストップ層に用いることもできる。このIII-V族化合物半導体エッチングストップ層２０は、基板除去工程において成長用基板１０をエッチングにより除去する際に用いることができる。成長用基板１０としてｎ型ＩｎＰ基板を用いる場合、導電型を成長用基板と合わせてIII-V族化合物半導体エッチングストップ層２０をｎ型とすることが好ましい。ＩｎＧａＡｓをIII-V族化合物半導体エッチングストップ層２０に用いる場合、ｎ型ＩｎＰ基板とＩｎＧａＡｓとを格子整合させるため、III族元素におけるＩｎ組成比を０．３〜０．７とすることが好ましく、より好ましくはＩｎ組成比を０．５〜０．６としたＩｎＧａＡｓを用いることが好ましい。
続いて、III-V族化合物半導体エッチングストップ層２０上にｐ型ＩｎＰクラッド層３７、半導体発光層３５、およびｎ型ＩｎＰクラッド層３１を順次形成した半導体積層体３０を形成する。半導体発光層３５はｎ型ＩｎＰクラッド層３１およびｐ型ＩｎＰクラッド層３７に挟持されるため、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層であることが好ましい。半導体積層体３０は、半導体発光層３５を、ｎ型ＩｎＰクラッド層３１およびｐ型ＩｎＰクラッド層３７で挟持したダブルヘテロ（ＤＨ）構造または多重量子井戸（ＭＱＷ）構造とすることができる。結晶欠陥抑制による光出力向上のため、半導体発光層３５が多重量子井戸構造を有することがより好ましい。多重量子井戸構造は、井戸層３５Ｗおよび障壁層３５Ｂを交互に繰り返した構造により形成することができ、井戸層３５ＷをＩｎＧａＡｓＰとすることができ、障壁層３５Ｂを、井戸層３５Ｗよりもバンドギャップの大きなＩｎＧａＡｓＰまたはＩｎＰとすることが好ましい。このような半導体積層体３０を設けることにより、半導体発光素子１００の発光波長を、所望の近赤外領域の波長とすることができる。例えば、ＩｎＧａＡｓＰ系III−V族化合物の組成変更により発光ピーク波長を１０００〜１６５０ｎｍとすることができ、ＭＱＷ構造の場合であればＩｎＧａＡｓＰ系III−V族化合物の組成変更に加えて井戸層と障壁層の組成差を調整し井戸層にひずみを加えることにより発光ピーク波長を１０００〜１９００ｎｍとすることもできる。また、井戸層３５Ｗの成分組成をＩｎｘｗＧａ１−ｘｗＡｓｙｗＰ１−ｙｗと表す場合、０．５≦ｘｗ≦１、かつ、０．５≦ｙｗ≦１とすることができ、０．６≦ｘｗ≦０．８、かつ、０．３≦ｙｗ≦１とすることが好ましい。
半導体積層体３０の全体の厚みは制限されないが、例えば２μｍ〜８μｍとすることができる。また、ｎ型ＩｎＰクラッド層３１の厚みも制限されないが、例えば１μｍ〜５μｍとすることができる。さらに、半導体発光層３５の厚みも制限されないが、例えば１００ｎｍ〜１０００ｎｍとすることができる。また、ｐ型ＩｎＰクラッド層３７の厚みも制限されないが、例えば０．８μｍ〜１０μｍとすることができる。半導体発光３５が量子井戸構造を有する場合、井戸層３５Ｗの厚みを３ｎｍ〜１５ｎｍとすることができ、障壁層３５Ｂの厚みを５〜１５ｎｍとすることができ、両者の組数を３〜５０とすることができる。
また、半導体積層体３０は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるｐ型キャップ層３９をｐ型ＩｎＰクラッド層３７上に有することも好ましい。ｐ型キャップ層３９を設けることで、格子不整合を緩和することができる。ｐ型キャップ層３９の厚みは制限されないが、例えば５０〜２００ｎｍとすることができる。以下の実施形態では、説明の便宜上、半導体積層体３０の最表層がｐ型キャップ層３９であるとして説明するが、ｐ型キャップ層３９は任意の構成であるため、例えば半導体積層体３０の最表層をｐ型ＩｎＰクラッド層３７としてもよい。
なお、図示しないが、半導体積層体３０は、ｎ型ＩｎＰクラッド層３１および半導体発光層３５の間と、半導体発光層３５およびｐ型ＩｎＰクラッド層３７の間とに、それぞれｉ型ＩｎＰスペーサ層を有することも好ましい。ｉ型ＩｎＰスペーサ層を設けることで、ドーパントの拡散を防止することができる。なお、ｉ型ＩｎＰスペーサ層の厚みは制限されないが、例えば５０〜４００ｎｍとすることができる。また、半導体積層体３０は、ｎ型ＩｎＰクラッド層３１と、III-V族化合物半導体エッチングストップ層２０との間に、III-V族化合物半導体エッチングストップ層２０と組成比の異なるｎ型ＩｎＧａＡｓＰ層をさらに有してもよい。
ここで、半導体積層体３０の各層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法や分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ３）、Ｐ源としてホスフィン（ＰＨ３）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩｎＧａＡｓＰ層を所望の厚みで形成することができる。なお、III-V族化合物半導体エッチングストップ層２０などの、エピタキシャル成長させる他のＩｎＧａＡｓＰ層についても、同様の方法により形成することができる。各層をｐ型またはｎ型にドーパントする場合は、所望に応じてドーパント源のガスをさらに用いればよい。
＜コンタクト部形成工程＞
コンタクト部形成工程では、まず、半導体積層体３０上にIII−V族化合物半導体からなるコンタクト層４１を形成する（図２（Ｃ））。例えば、図２（Ｃ）に示すように、ｐ型キャップ層３９上にｐ型のコンタクト層４１を形成することができる。ｐ型のコンタクト層４１は、オーミック金属部４３に接し、オーミック金属部４３と半導体積層体３０との間に介在する層であって、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、例えばｐ型のＩｎＧａＡｓ層を用いることができる。コンタクト層４１の厚みは制限されないが、例えば５０ｎｍ〜２００ｎｍとすることができる。
次いで、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す（図３（Ａ））。オーミック金属部４３は、所定のパターンで島状に分散させて形成することができる。ｐ型のコンタクト層４１としてｐ型のＩｎＧａＡｓ層を用いる場合、オーミック金属部４３として例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ａｕ／ＡｕＺｎ／Ａｕをオーミック金属部４３とすることができる。オーミック金属部４３の厚み（または合計厚み）は制限されないが、例えば３００〜１３００ｎｍ、より好ましくは３５０ｎｍ〜８００ｎｍとすることができる。
ここで、例えば、コンタクト層４１の表面にレジストパターンを形成し、オーミック金属部４３を蒸着させ、レジストパターンをリフトオフして形成することにより、コンタクト層４１の表面に露出領域Ｅ１を残すことができる。また、コンタクト層４１の表面全面に所定の金属層を形成し、当該金属層上にマスクを形成し、エッチングするなどして、オーミック金属部４３を形成してもよい。いずれの場合も、図３（Ａ）に示すように、コンタクト層４１上の一部にオーミック金属部４３が形成され、コンタクト層４１の表面には、オーミック金属部４３が接触しない表面、すなわち、露出領域Ｅ１を形成することができる。
なお、オーミック金属部４３の形状は、図３（Ａ）に示すように断面図において台形状となることがあるが、これは模式的な例示に過ぎない。オーミック金属部４３の形状は、断面図において矩形状に形成されても構わないし、角部に丸みを有していても構わない。
さらに、コンタクト部形成工程において、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する（図３（Ｂ））。すなわち、先に形成したオーミック金属部４３以外の場所におけるコンタクト層４１を、半導体積層体３０の最表層であるｐ型キャップ層３９の表面が露出するまでエッチングし、コンタクト層４１ａとする。例えば、オーミック金属部４３およびその近傍（２〜５μｍ程度）にレジストマスクを形成し、酒石酸−過酸化水素系などによりコンタクト層４１の露出領域Ｅ１をウェットエッチングすればよい。他にも、無機酸−過酸化水素系および有機酸−過酸化水素系のエッチング液などによってもウェットエッチングは可能である。また、露出領域Ｅ１を形成する際に、上記所定の金属層上にマスクを形成し、エッチングによりオーミック金属部４３を形成した場合は、エッチングを連続して行ってもよい。
なお、コンタクト部４０の厚みは、コンタクト層４１（４１ａ）およびオーミック金属部４３の合計厚みに相当し、３５０ｎｍ〜１５００ｎｍ、より好ましくは４００〜１０００ｎｍとすることができる。
＜誘電体層形成工程＞
誘電体層形成工程では、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する（図３（Ｃ））。このような誘電体層５０は、例えば以下のようにして形成することができる。
まず、半導体積層体３０およびコンタクト部４０を被覆するように、半導体積層体３０上の全面に誘電体層を成膜する。成膜法としては、プラズマＣＶＤ法およびスパッタ法などの、公知の手法が適用可能である。そして、成膜した誘電体層表面の、コンタクト部４０の上方において、誘電体層５０にコンタクト部上の誘電体が形成される場合には、所望に応じてマスクを形成し、エッチング等により当該コンタクト部上の誘電体を除去すればよい。例えば、バッファードフッ酸（ＢＨＦ）などを用いてコンタクト部上の誘電体をウェットエッチングすることができる。
なお、図７に示すように、半導体積層体３０の露出面Ｅ２上の一部に誘電体層５０を形成すると共に、コンタクト部４０の周囲を露出部Ｅ３とすることも好ましい。このような誘電体層５０および露出部Ｅ３は、例えば以下のようにして形成することができる。まず、半導体積層体３０上の全面に誘電体層を成膜し、成膜した誘電体層表面の、コンタクト部４０の上方において、コンタクト部を完全に取囲む窓パターンをレジストで形成する。この場合、窓パターンは、コンタクト部の幅方向および長手方向の長さに対してそれぞれ１〜５μｍ程度拡がりを持たせることが好ましい。こうして形成したレジストパターンを用いて、コンタクト部周辺の誘電体をエッチングにより除去することで、誘電体層５０が形成されると共に、コンタクト部４０の周囲が露出部Ｅ３となる。
この形状を確実に得るためには、露出部Ｅ３の幅Ｗを０．５μｍ以上５μｍ以下とすることが好ましく、１μｍ以上３．５μｍ以下とすることがより好ましい（図７参照）。
ここで、誘電体層５０が半導体積層体３０と接触する接触面積率を、８０％以上９５％以下とすることも好ましい。コンタクト部４０の面積を減らして、誘電体層５０の面積を増やすことにより、コンタクト部による光吸収を抑制することができるからである。なお、接触面積率は、ウエハの状態で測定することができるし、個片化後の半導体発光素子の状態から接触面積率を逆算する場合は、個片化の際に除去された半導体層（誘電体層が存在していた領域）の幅を片幅２０〜３０μｍ（両幅４０〜６０μｍ）と仮定して算出してもよい。
なお、誘電体層形成工程により形成される誘電体層５０の厚みＨ１と、コンタクト部４０の厚みＨ２との関係は特に制限されないが、図７に示すように、誘電体層５０の厚みをＨ１、コンタクト部の厚みをＨ２と表した場合、Ｈ１≧Ｈ２とすることができ、Ｈ１＞Ｈ２とすることも好ましい。この条件の下、誘電体層５０の厚みを、例えば３６０ｎｍ〜１６００ｎｍ、より好ましくは４１０ｎｍ〜１１００ｎｍとすることができる。また、誘電体層の厚みＨ１と、コンタクト部４０の厚みＨ２との差Ｈ１−Ｈ２を１０ｎｍ以上１００ｎｍ以下とすることも好ましい。
また、誘電体層５０としては、ＳｉＯ２、ＳｉＮ、ＩＴＯおよびＡｌＮなどを用いることができ、特に、誘電体層５０がＳｉＯ２からなることが好ましい。ＳｉＯ２は、ＢＨＦ等によるエッチング加工が容易だからである。
＜金属反射層形成工程＞
金属反射層形成工程では、誘電体層５０およびコンタクト部４０上に、半導体発光層３５から放射される光を反射する金属反射層６０を形成する（図４（Ａ））。なお、誘電体層形成工程において露出部Ｅ３を形成している場合は、金属反射層６０は露出部Ｅ３上にも形成される。放射光に対して適切な反射率とするため、金属反射層６０は、Ａｕを主成分とすることが好ましい。この場合、金属反射層６０の組成においてＡｕが５０質量％超を占めることが好ましく、より好ましくはＡｕが８０質量％以上である。金属反射層６０は、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層６０の合計厚みのうち、Ａｕ金属層の厚みを５０％超とすることが好ましい。金属反射層６０を構成する金属には、Ａｕの他、Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができる。例えば、金属反射層６０はＡｕのみからなる単一層であってもよいし、金属反射層６０にＡｕ金属層が２層以上含まれていてもよい。後続の接合工程における接合を確実に行うため、金属反射層６０の最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金属反射層６０とすることができる。金属反射層６０におけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ〜２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ〜２００ｎｍとすることができる。金属反射層６０は、蒸着法などの一般的な手法により、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に成膜して形成することができる。
＜接合工程＞
接合工程では、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する（図４（Ｂ））。導電性支持基板８０の表面には、予め金属接合層７０を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層７０と、金属反射層６０を対向配置して貼り合せ、２５０℃〜５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
金属反射層６０と接合する金属接合層７０には、Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）を用いることができ、これらを積層したものとすることが好ましい。例えば、導電性支持基板８０の表面から順に、厚み４００ｎｍ〜８００ｎｍのＴｉ、厚み５ｎｍ〜２０ｎｍのＰｔ、厚み７００〜１２００ｎｍのＡｕを積層したものを金属接合層７０とすることができる。なお、金属反射層６０と金属接合層７０との接合を容易にするため、金属接合層７０側の最表層をＡｕ金属層とし、金属反射層６０の、金属接合層７０側の金属層もＡｕとして、Ａｕ−Ａｕ拡散によるＡｕ同士での接合を行うことが好ましい。
なお、導電性支持基板８０には、例えば導電性のＳｉ基板を用いることができ、他にも、導電性のＧａＡｓ基板、またはＧｅ基板を用いてもよい。また、上述の半導体基板以外に、金属基板を用いることもできる。導電性支持基板８０の厚みは、用いる材料によっても異なるが、１００μｍ以上５００μｍ以下とすることができ、Ｓｉ基板やＧａＡｓ基板であれば、１８０μｍ未満の厚みとしてもハンドリング可能である。放熱性や脆性、コストを考慮すると、Ｓｉ基板が特に好ましい。
＜基板除去工程＞
基板除去工程では、成長用基板１０を除去する（図５（Ａ））。成長用基板１０は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、III-V族化合物半導体エッチングストップ層２０を当該ウェットエッチングの終点とすることができる。なお、III-V族化合物半導体エッチングストップ層２０を除去する際には、例えば硫酸−過酸化水素系のエッチング液でウェットエッチングすればよい。
＜粗面化処理工程＞
粗面化処理工程では、ｎ型ＩｎＰクラッド層３１の表面に複数の凹部３１Ｃを形成する（図５（Ｂ））。この粗面化処理工程において、図１０（Ｂ），図１１（Ａ）等に示すように、凹部３１Ｃの底部を＜０１１＞方位に沿わせることが好ましい。この粗面化処理工程の好適態様について、図８〜図１０を用いて説明する。
図８（Ａ）〜（Ｄ）に示すように、粗面化処理工程は、III-V族化合物半導体エッチングストップ層をエッチングしてパターン形成する第１工程を含むことが好ましい。さらに、当該第１工程に続いて、図９（Ａ）〜（Ｄ）に示すように、粗面化処理工程がパターン形成されたIII-V族化合物半導体エッチングストップ層２０をマスクとして用い、ｎ型ＩｎＰクラッド層３１の表面をエッチングする第２工程を含むことが好ましい。以下、第１工程および第２工程について、より詳細に説明する。
＜＜第１工程＞＞
図８（Ａ）は、図５（Ａ）に示した成長用基板１０を除去した後の状態に相当する。第１工程では、成長用基板１０を除去した後（図８（Ａ））、所望のパターンのフォトレジストＰＲ１をIII-V族化合物半導体エッチングストップ層２０上に形成することが好ましい（図８（Ｂ））。パターン形成にあたっては、フォトレジストを塗布して露光すればよい。図１０（Ａ）は、パターン形成した後の模式平面図の一例である。そして、フォトレジストＰＲ１をマスクとして、III-V族化合物半導体エッチングストップ層２０をウェットエッチングすることにより、III-V族化合物半導体エッチングストップ層２０にフォトレジストＰＲ１のパターン形状を転写することができる。その後、所望に応じて、フォトレジストＰＲ１を洗浄除去する（図８（Ｄ））。図１０（Ｂ）は、この状態の模式平面図である。なお、フォトレジストＰＲ１により形成するパターンは任意であり、図１０（Ａ）では、パターンの各凹部の中心点を正方格子状に２次元配列したものを示している。図１０（Ａ）に示すパターンに替えて、図１０（Ｃ）に示すように、パターンの各凹部の中心点を三角格子状に２次元配列したものとすることも好ましい。この場合、この第１工程および後続の第２工程により形成される凹部３１Ｃの２次元配列パターンをより密にすることができ、マルチピーク解消により有効となる。さらに、２次元配列パターンは、＜０１１＞方向に対して対照であることが好ましい。また、後述の実施例では、図１３（Ａ），（Ｂ）に示すように、パターンの各凹部の中心点を二等辺三角形や正四角形の格子形状に配列しているが、他の縦と横の比率を変えた配列にすることも好ましい。
＜＜第２工程＞＞
第１工程に続き、第２工程ではパターン形成されたIII-V族化合物半導体エッチングストップ層２０をマスクとして用い、ｎ型ＩｎＰクラッド層３１の表面をエッチングする（図９（Ｂ））。上面電極形成領域を平坦とする場合には、図９（Ａ）に示すように、当該領域上にフォトレジストＰＲ２を予め形成することも好ましい。ｎ型ＩｎＰクラッド層３１のエッチングにあたっては、塩酸−酢酸系のエッチング液などを用いることが好ましい。最後に、フォトレジストＰＲ２を洗浄除去し、硫酸−過酸化水素系のエッチング液でウェットエッチングして、マスクに用いたIII-V族化合物半導体エッチングストップ層２０を除去することができる（図９（Ｃ））。なお、図６の半導体発光素子１００’に示すように、上面電極を必ずしもｎ型ＩｎＰクラッド層３１の平坦面上に形成する必要はなく、フォトレジストＰＲ２の形成（図９（Ａ））を省略して、ｎ型ＩｎＰクラッド層３１のウェットエッチングを開始してもよい。
ここで、ＩｎＰは異方性が強く、結晶面によってエッチングレートが大きく異なる。そのため、この好適態様に従って凹部３１Ｃを形成する場合、図９（Ｂ）に示すように、図１０（Ｂ）におけるI-I断面と、II-II断面とではエッチングの進行度合いが異なる。すなわち、I-I断面ではＶ字形に凹部３１Ｃが形成されるところ、II-II断面ではエッチングレートの違いにより、マスクの下に入り込むようにエッチングが進むこととなる。ｎ型ＩｎＰクラッド層３１の表面に、通常のレジストをマスクとした場合、レジストの密着性が足りず、エッチング中にマスクが浮いてしまい、ウェットエッチングによるｎ型ＩｎＰクラッド層３１の粗面化を進めることは通常困難であるが、ＩｎＧａＡｓなどのIII-V族化合物半導体エッチングストップ層２０をマスクとして用いる好適態様に従うことで、ｎ型ＩｎＰクラッド層３１の粗面化を確実に行うことができる。
以上の工程を経ることで、本発明の好適実施形態に従う半導体発光素子１００を製造することができる。
＜凹部＞
上述した粗面化処理工程の好適態様に従い、種々の形状の凹部３１Ｃをｎ型ＩｎＰクラッド層３１の表面に形成することができる。なお、こうして形成した凹部３１Ｃの底部は＜０１１＞方位に沿うこととなる。なお、凹部３１Ｃの底部が＜０１１＞方位であることは、製造過程おいては成長用基板においてＸ線回折等で測定できる面方位（ＯＦ（オリフラ）面方位）から判断することができ、また、半導体発光素子においても、照射ビーム径を絞ったＸ線回折測定により判断することができる。他にも、ＥＢＳＰ等の微小部の結晶方位測定方法を使用してもよい。また、凹部３１Ｃの傾斜面３１Ｔは、例えば｛１００｝面と｛１１１｝面（たとえば（１００）面に対して（１１−１）面または（１−１１）面））との間の面であり、｛１１１｝面に近い面と予想される。｛１１１｝面に近づくにつれて、エッチングレートがゼロに近づいていくために、エッチング深さの制御が容易であり、オーバーエッチングを防止することができる。
なお、底部３１Ｖが＜０１１＞方位となる凹部３１Ｃは、本発明のように成長用基板を除去した場合に露出するＩｎＰクラッド層の表面（成長方向の反対側）において特徴的に表れるものであり、成長法基板１０を除去しない場合にＩｎＰクラッド層の表面（すなわち、成長方向側）を同じようにエッチングした場合には＜０１１＞方位に対して９０度傾くため、＜０１１＞方位の凹部３１Ｃの底部３１Ｖは現れない。
なお、図１１（Ａ）に示すように、マスク形状を六角形とすれば、凹部３１Ｃの形状は、半導体発光素子１００の光取出し側から平面視して楕円状とすることができ、この場合、楕円状の長軸が凹部３１Ｃの底部３１Ｖに沿うこととなる。六角形の形や間隔、配列を変えれば、図１１（Ａ）に示した楕円形状の一部が合体して、たとえば図１１（Ｂ）に示すように、凹部３１Ｃの幅が凹部３１Ｃの中心軸方向に沿って周期的に変化する形状（立涌文（たてわくもん）形状とも言う。）や、中心軸方向以外の方向に連結する形状、さらにはストライプ状とすることもでき、この場合、中心軸方向は凹部３１Ｃの底部３１Ｖに沿うこととなる。いずれの場合も、＜０１１＞方位に対して垂直な断面図は、図１１（Ｃ）の形状となる。なお、マスク形状は正六角形に限らず、辺の長さの異なる六角形としてもよい。辺の長さを変える場合は、その形が＜０１１＞方位に対して対照であることが好ましい。また、六角形に限らず、四角や八角形、他の２ｎ角形でもよく、略円形としてもよいが、凹部の面積率を高めるためには六角形が好ましい。マスクの形状に応じて凹部３１Ｃの形状は変形することになるが、いずれも底部は＜０１１＞方位となると考えられる。
なお、複数の凹部３１Ｃは規則的に配列されることが好ましく、規則的に密に配列することがより好ましい。凹部３１Ｃが密に配列するほど、マルチピークを緩和する効果は高いと考えられる。より具体的には、ｎ型ＩｎＰクラッド層３１を平面視して、凹部３１Ｃの占める面積率が６０％以上（すなわち、ｎ型ＩｎＰクラッド層３１の単位面積１ｃｍ２あたり、凹部３１Ｃの占める面積が０．６ｃｍ２以上）あれば、マルチピークを緩和する効果がより確実に得られる。さらに、ｎ型ＩｎＰクラッド層３１の表面において、隣り合う凹部３１Ｃの間を平坦面とすることが好ましい。
なお、図示しないが、本実施形態に従う製造方法は、導電性支持基板８０の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程を更に有することも好ましい。本実施形態では、導電性支持基板８０としてＳｉ基板を用いることができ、この場合、導電性支持基板８０を厚み２００μｍ未満に研削しても破損が生じることがない。さらに、導電性支持基板８０の厚みを１５０μｍ以下にまで研削することもできるし、１００μｍ以下にまで研削することもできる。ただし、導電性支持基板８０の厚みを８０μｍ未満にまで研削すると、Ｓｉ基板であっても破損が生じ得るため、厚みの下限を８０μｍとすることが好ましい。また、導電性支持基板８０の厚みが８０μｍ以上であれば、半導体発光素子１００を十分にハンドリング可能である。
この研削工程は、前述の接合工程に先立ち行ってもよいし、接合工程後の任意の段階で行ってもよいが、基板除去工程の後に行うことがより好ましい。薄型化したウエハを用いて加工する工程を減らすことで、ウエハの割れをより確実に防止できるからである。なお基板除去工程の後に研削工程を行う場合、後述の裏面電極の形成に先立ち研削工程を行うものとする。なお、Ｓｉ基板からなる導電性支持基板８０の研削は、一般的な機械研削により行うことができ、エッチングを併用してもよい。
なお、本発明の好適実施形態に従う製造方法では、図６に示すように、半導体発光素子１００を作製した後、導電性支持基板８０の裏面に裏面電極９１を形成し、半導体積層体３０の表面に上面電極９３を形成する工程をさらに有してもよい。上面電極９３は、配線部９３ａおよびパッド部９３ｂを含んでもよい。このような工程を行うことで、半導体発光素子１００’を作製することができる。裏面電極９１および上面電極９３の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、または抵抗加熱法などを用いることができる。
また、本実施形態は、説明の便宜のため、成長用基板１０としてｎ型のＩｎＰ基板を用いる実施形態としたため、成長用基板１０上に形成される各層のｎ型およびｐ型については上記のとおりとしたが、ｐ型の成長用を用いる場合は、各層の導電型のｎ型／ｐ型が逆転するのは当然に理解される。また、成長用基板１０としてアンドープの基板を用いる場合は、成長用基板１０上に形成する半導体層の導電性（ｐ型またはｎ型）に対応させて、各層の導電性を定めればよい。
さらに、図１の半導体発光素子に示すように、ダイシングに先立ちエピタキシャル形成した半導体層３ａ，３ｂ，３ｃをメサエッチングしてもよい。
（実施例１）
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。図２〜図５，図８，図９に示したフローチャートに従って、実施例１に係る半導体発光素子を作製した。具体的には以下のとおりである。
まず、ｎ型ＩｎＰ基板の（１００）面上に、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層、ｎ型ＩｎＰクラッド層（厚み：２μｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、発光波長１３００ｎｍの量子井戸構造の半導体発光層（合計１３０ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、ｐ型ＩｎＰクラッド層（厚み：１．２μｍ）、ｐ型Ｉｎ０．８Ｇａ０．２０Ａｓ０．５Ｐ０．５キャップ層（厚み：５０ｎｍ）、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層（厚み：１００ｎｍ）をＭＯＣＶＤ法により順次形成した。なお、量子井戸構造の半導体発光層層の形成にあたり、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．５Ｐ０．５井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層した。
ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層上に、図１２（Ａ）に示すように、島状に分散したｐ型オーミック電極部（Ａｕ／ＡｕＺｎ／Ａｕ、合計厚み：５３０ｎｍ）を形成した。図１２（Ａ）のIII-III断面図が、図３（Ａ）の模式断面図に相当する。このパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極を蒸着し、レジストパターンのリフトオフにより形成した。この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、ｐ型オーミック電極部の、半導体層への接触面積率は４．５％であった。なお、図１２（Ａ）の外形サイズは３８０μｍ角である。
次に、ｐ型オーミック電極部およびその周辺にレジストマスクを形成し、オーミック電極部を形成した場所以外のｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層を、酒石酸−過酸化水素系のウェットエッチングにより除去した。その後、プラズマＣＶＤ法によりｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面にＳｉＯ２からなる誘電体層（厚み：７００ｎｍ）を形成した。そして、ｐ型オーミック電極部の上方領域に、幅方向および長手方向に幅３μｍを付加した形状の窓パターンをレジストで形成し、ｐ型オーミック電極部およびその周辺の誘電体層を、ＢＨＦによるウェットエッチングにより除去し、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層を露出させた。このとき、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の誘電体層の高さＨ１（７００ｎｍ）は、ｐ型コンタクト層（厚み：１３０ｎｍ）とｐ型オーミック電極部（厚み：５３０）からなるコンタクト部の高さＨ２（６３０ｎｍ）より、７０ｎｍ高い。なお、この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、誘電体層（ＳｉＯ２）の接触面積率は９０％であった。
次に、金属反射層（Ａｌ／Ａｕ／Ｐｔ／Ａｕ）を、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面に蒸着により形成した。金属反射層の各金属層の厚みは、順に１０ｎｍ、６５０ｎｍ、１００ｎｍ、９００ｎｍである。
一方、支持基板となる導電性Ｓｉ基板（厚み：３００μｍ）上に、金属接合層（Ｔｉ／Ｐｔ／Ａｕ）を形成した。金属接合層の各金属層の厚みは、順に６５０ｎｍ、１０ｎｍ、９００ｎｍである。
これら金属反射層および金属接合層を対向配置して、３００℃で加熱圧縮接合を行った。そして、ＩｎＰ基板を塩酸希釈液によりウェットエッチングして除去した。
次に、図８，９に示すフローに従って、ｎ型ＩｎＰクラッド層に粗面化処理を行った。まず、ポジ型のフォトレジストＰＲ１によりパターン形成を行った（図８（Ｂ））。フォトレジストＰＲ１のパターンは図１３（Ａ）に示すように、各凹部の中心点を二等辺三角格子状に２次元配列し、＜０１１＞方位および＜０１１＞方位と垂直方向での中心点の間隔は６.６μｍとした。また、各凹部の形状は正六角形（１辺２μｍ）とした。続いて、酒石酸−過酸化水素水系のエッチング液を用いてｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層にパターン転写を行った（図８（Ｃ））。その後、フォトレジストＰＲ１を洗浄除去し（図８（Ｄ））、ｎ型ＩｎＰクラッド層における電極形成領域の上面にさらに別のフォトレジストＰＲ２を形成した（図９（Ａ））。その後、塩酸−酢酸系のエッチング液（塩酸：酢酸＝１：２）を用いてｎ型ＩｎＰクラッド層をエッチングし（図９（Ｂ））、さらに、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層を硫酸−過酸化水素系のエッチング液（硫酸：過酸化水素：水＝３：１：１）を用いてウェットエッチングして除去した（図９（Ｃ））。
次に、ｎ型ＩｎＰクラッド層上に、上面電極の配線部として、ｎ型電極（Ａｕ（厚み：１０ｎｍ）／Ｇｅ（厚み：３３ｎｍ）／Ａｕ（厚み：５７ｎｍ）／Ｎｉ（厚み：３４ｎｍ）／Ａｕ（厚み：８００ｎｍ）／Ｔｉ（厚み：１００ｎｍ）／Ａｕ（厚み：１０００ｎｍ））を、レジストパターン形成、ｎ型電極の蒸着、レジストパターンのリフトオフにより、図１２（Ｂ）に示すように形成した。さらに、パッド部（Ｔｉ（厚み：１５０ｎｍ）／Ｐｔ（厚み：１００ｎｍ）／Ａｕ（厚み：２５００ｎｍ））をｎ型電極上に形成し、上面電極のパターンを図１２（Ｂ）に示すとおりとした。図１２（Ｂ）におけるIV-IV断面図が、図６に相当する。なお、図１２（Ａ）と同様、図１２（Ｂ）の外形サイズは３８０μｍ角である。
最後に、メサエッチングにより各素子間（幅６０μｍ）の半導体層を除去してダイシングラインを形成した。そして、Ｓｉ基板の裏面側への裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ダイシングによるチップ個片化を行って、実施例１に係る半導体発光素子を作製した。なお、チップサイズは３５０μｍ×３５０μｍである。
（実施例２）
実施例１における発光波長１３００ｎｍの量子井戸構造の半導体発光層を発光波長１４６０ｎｍとした以外は、実施例１と同様にして実施例２に係る半導体発光素子を作製した。なお、実施例２では量子井戸構造の半導体発光層として、Ｉｎ０．６５Ｇａ０．３５Ａｓ０．１９Ｐ０．８１井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層した。
（比較例１）
実施例１におけるｎ型ＩｎＰクラッド層表面へ粗面化処理を行わなかった以外は、実施例１と同様にして比較例１に係る半導体発光素子を作製した。
（比較例２）
実施例２におけるｎ型ＩｎＰクラッド層表面へ粗面化処理を行わなかった以外は、実施例２と同様にして比較例２に係る半導体発光素子を作製した。
＜ＳＥＭによる観察＞
実施例１について、走査型電子顕微鏡（ＳＥＭ）により、ｎ型ＩｎＰクラッド層表面を観察した。観察したＳＥＭ像を図１４（Ａ）に示す。さらに、図１４（Ａ）の拡大像を図１４（Ｂ）に、図１４（Ａ）の断面ＳＥＭ像を図１４（Ｃ）に示す。なお、図１４（Ｂ）における上下方向が＜０１１＞方位であり、図１４（Ｃ）は当該＜０１１＞方位に対して垂直な方向での断面像である。また、図示しないが、実施例２についても同様のＳＥＭ像が観察された、一方、比較例１，２のＳＥＭ像では、ｎ型ＩｎＰクラッド層表面が平坦面であることが確認された。
図１４（Ｂ）より、形成された凹部は楕円状であることが確認される。さらに、この楕円状の長軸が＜０１１＞方位であることも確認できる。また図１４（Ｃ）における傾斜面は、｛０１１｝面側から観察した場合の上面の｛１００｝面と斜面との間の角度がＳＥＭ像より３８°であることが確認され、斜面が｛１１１｝面である場合の｛１００｝面との間の角度（５４．７度）よりも鋭角であった。
＜発光スペクトルの評価＞
実施例１，２および比較例１，２の発光スペクトルをそれぞれ測定した。実施例１の測定結果を図１５（Ａ）に、比較例１の測定結果を図１５（Ｂ）に、実施例２の測定結果を図１６（Ａ）に、比較例２の測定結果を図１６（Ｂ）にそれぞれ示す。なお、図１５（Ａ），（Ｂ）および図１６（Ａ），（Ｂ）のそれぞれに、発光スペクトルの極小値となる位置を矢印により示す。
発光スペクトルにおいて極小値があるということは、波長スペクトルが分裂していることを意味し、ピークが複数存在することとなる。図１５（Ａ），（Ｂ）を対比すると、粗面化処理をしていない比較例１では極小値が４つあったところ、粗面化処理を行った実施例１では極小値は１つであることが確認できる。また、図１６（Ａ），（Ｂ）を対比すると、粗面化処理をしていない比較例２では極小値が５つあったところ、粗面化処理を行った実施例２では極小値は１つであることが確認できる。これらの結果から、ｎ型ＩｎＰクラッド層に粗面化処理を行って凹部を形成することにより、発光スペクトル中のマルチピークを緩和できることが確認できた。
（実施例３）
実施例１において、フォトレジストＰＲ１のパターンを、図１２（Ａ）に示すように各凹部の中心点を正三角格子状に２次元配列していたところ、図１２（Ｂ）に示す正方格子状の２次元配列とし、凹部の＜０１１＞方位および＜０１１＞方位と垂直方向での中心点の間隔を８μｍに変えた以外は、実施例１と同様にして、実施例３に係る半導体発光素子を作製した。なお、フォトレジストＰＲ１の各凹部の形状は、実施例１と同じ１辺の長さ２μｍの正六角形である。
＜ＳＥＭによる観察＞
実施例３について、走査型電子顕微鏡（ＳＥＭ）により、ｎ型ＩｎＰクラッド層表面を観察した。観察したＳＥＭ像を図１７（Ａ）に示す。さらに、図１７（Ａ）の拡大像を図１７（Ｂ）に、図１７（Ｂ）の断面ＳＥＭ像を図１７（Ｃ）に示す。なお、図１７（Ｂ）における上下方向が＜０１１＞方位であり、図１７（Ｃ）は当該＜０１１＞方位に対して垂直な方向での断面像である。
図１７（Ｂ）より、形成された凹部は楕円状であることが確認され、この楕円状の長軸が＜０１１＞方位であることも確認できる。
＜発光スペクトルの評価＞
さらに、実施例１，２と同様にして実施例３の発光スペクトルを測定した。結果を図１８に示す。実施例３，では、極小値が２つとなっており、マルチピークが緩和できたことを確認した。なお、実施例１と実施例３の発光スペクトルを比較すると、実施例１の方が、マルチピークが緩和効果が大きいことが分かる。
本発明によれば、ＩｎＰクラッド層を含む接合型の半導体発光素子において、発光スペクトル中のマルチピークを緩和することのできる半導体発光素子を提供することができる。
１ 半導体発光素子
１０ 成長用基板
２０ III-V族化合物半導体エッチングストップ層
３０ 半導体積層体
３１ ｎ型ＩｎＰクラッド層
３５ 半導体発光層
３５Ｗ 井戸層
３５Ｂ 障壁層
３７ ｐ型ＩｎＰクラッド層
３９ ｐ型キャップ層
４０ コンタクト部
４１（４１ａ） ｐ型コンタクト層
４３ オーミック金属部
５０ 誘電体層
６０ 金属反射層
７０ 金属接合層
８０ 導電性支持基板
１００，１００’ 半導体発光素子
９１ 裏面電極
９３ 上面電極
Ｅ１ 露出領域
Ｅ２ 露出面
Ｅ３ 露出部

Claims (7)

  1. 導電性支持基板上に、ｐ型ＩｎＰクラッド層、半導体発光層、およびｎ型ＩｎＰクラッド層が順次設けられ、前記ｎ型ＩｎＰクラッド層を光取出し側とする半導体発光素子であって、
    前記導電性支持基板と、前記ｐ型ＩｎＰクラッド層との間に、前記半導体発光層から放射される光を反射する金属反射層をさらに有し、
    前記ｎ型ＩｎＰクラッド層の表面に、複数の凹部が設けられ、
    波長１０００ｎｍ〜２２００ｎｍの近赤外領域を発光波長とし、
    前記凹部の底部が＜０１１＞方位に沿うことを特徴とする半導体発光素子。
  2. 前記凹部の形状が、前記光取出し側から平面視して楕円状であり、前記楕円状の長軸が前記凹部の前記底部に沿う、請求項１に記載の半導体発光素子。
  3. 前記光取出し側から平面視して、前記凹部の幅が前記凹部の中心軸方向に沿って周期的に変化し、前記中心軸方向は前記凹部の前記底部に沿う、請求項１に記載の半導体発光素子。
  4. 前記複数の凹部が規則的に配列される、請求項１〜３のいずれか１項に記載の半導体発光素子。
  5. 前記ｎ型ＩｎＰクラッド層の表面において、隣り合う前記凹部の間が平坦面である、請求項１〜４のいずれか１項に記載の半導体発光素子。
  6. ＩｎＰ基板上に、Ｉｎ、ＧａおよびＡｓを含むIII-V族化合物半導体エッチングストップ層、ｎ型ＩｎＰクラッド層、半導体発光層、ならびに、ｐ型ＩｎＰクラッド層を順次形成する半導体層形成工程と、
    前記ｐ型ＩｎＰクラッド層上に、前記半導体発光層から放射される光を反射する金属反射層を形成する金属反射層形成工程と、
    金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する接合工程と、
    前記ＩｎＰ基板を除去する基板除去工程と、
    該基板除去工程の後、前記ｎ型ＩｎＰクラッド層の表面に複数の凹部を形成する粗面化処理工程と、を含み、
    波長１０００ｎｍ〜２２００ｎｍの近赤外領域を発光波長とし、
    前記粗面化処理工程において、前記凹部の底部を＜０１１＞方位に沿わせることを特徴とする半導体発光素子の製造方法。
  7. 前記粗面化処理工程が、前記III-V族化合物半導体エッチングストップ層をエッチングしてパターン形成する第１工程と、
    前記パターン形成された前記III-V族化合物半導体エッチングストップ層をマスクとして用い、前記ｎ型ＩｎＰクラッド層の表面をエッチングする第２工程と、を含む、請求項６に記載の半導体発光素子の製造方法。
JP2016246130A 2016-12-20 2016-12-20 半導体発光素子およびその製造方法 Active JP6608352B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2016246130A JP6608352B2 (ja) 2016-12-20 2016-12-20 半導体発光素子およびその製造方法
CN201780078274.4A CN110088921B (zh) 2016-12-20 2017-12-15 半导体发光元件及其制造方法
KR1020197017319A KR102437828B1 (ko) 2016-12-20 2017-12-15 반도체 발광 소자 및 그 제조 방법
PCT/JP2017/045194 WO2018116995A1 (ja) 2016-12-20 2017-12-15 半導体発光素子およびその製造方法
DE112017006428.7T DE112017006428T5 (de) 2016-12-20 2017-12-15 Lichtemittierende Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US16/471,083 US11205739B2 (en) 2016-12-20 2017-12-15 Semiconductor light-emitting device and method of manufacturing the same
TW106144917A TWI708406B (zh) 2016-12-20 2017-12-20 半導體發光元件及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016246130A JP6608352B2 (ja) 2016-12-20 2016-12-20 半導体発光素子およびその製造方法

Publications (2)

Publication Number Publication Date
JP2018101675A JP2018101675A (ja) 2018-06-28
JP6608352B2 true JP6608352B2 (ja) 2019-11-20

Family

ID=62627426

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016246130A Active JP6608352B2 (ja) 2016-12-20 2016-12-20 半導体発光素子およびその製造方法

Country Status (7)

Country Link
US (1) US11205739B2 (ja)
JP (1) JP6608352B2 (ja)
KR (1) KR102437828B1 (ja)
CN (1) CN110088921B (ja)
DE (1) DE112017006428T5 (ja)
TW (1) TWI708406B (ja)
WO (1) WO2018116995A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6452651B2 (ja) * 2016-06-30 2019-01-16 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法および半導体光デバイス
JP2019114650A (ja) 2017-12-22 2019-07-11 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP6785331B2 (ja) * 2018-03-30 2020-11-18 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法及び半導体光デバイスの中間体
KR102419420B1 (ko) * 2018-04-19 2022-07-11 도와 일렉트로닉스 가부시키가이샤 반도체 발광소자 및 그 제조방법
WO2019203329A1 (ja) 2018-04-19 2019-10-24 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
CN110710002B (zh) * 2018-12-24 2023-06-30 泉州三安半导体科技有限公司 一种发光二极管及其制作方法
JP6679767B1 (ja) * 2019-01-07 2020-04-15 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子及び半導体発光素子の製造方法
WO2020196739A1 (ja) * 2019-03-28 2020-10-01 ウシオオプトセミコンダクター株式会社 赤外ｌｅｄ素子
JP2020167373A (ja) * 2019-03-28 2020-10-08 ウシオオプトセミコンダクター株式会社 赤外ｌｅｄ素子
JP6903210B2 (ja) * 2019-10-15 2021-07-14 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子及びその製造方法
JP7201574B2 (ja) * 2019-12-05 2023-01-10 ウシオ電機株式会社 赤外ｌｅｄ素子
JP2021090004A (ja) * 2019-12-05 2021-06-10 ウシオ電機株式会社 赤外ｌｅｄ素子
JPWO2023037629A1 (ja) * 2021-09-13 2023-03-16

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57184277A (en) * 1981-05-08 1982-11-12 Fujitsu Ltd Manufacture of semiconductor light emission device
US4538342A (en) * 1984-06-15 1985-09-03 At&T Bell Laboratories Forming platinum contacts to in-based group III-V compound devices
US4953170A (en) * 1989-06-15 1990-08-28 At&T Bell Laboratories Method for forming a heteroepitaxial structure, and a device manufactured thereby
JPH0451569A (ja) * 1990-06-20 1992-02-20 Nec Corp 半導体集積化光源の製造方法
JPH07118571B2 (ja) 1993-02-12 1995-12-18 日本電気株式会社 半導体歪量子井戸構造
JPH07147454A (ja) 1993-11-26 1995-06-06 Hitachi Ltd 半導体素子
JPH07184277A (ja) 1993-12-24 1995-07-21 Tokyo Gas Co Ltd 自動検針用無線システム
JPH10242511A (ja) * 1997-02-28 1998-09-11 Nippon Telegr & Teleph Corp <Ntt> 歪多重量子井戸構造
US7276390B2 (en) * 2002-08-29 2007-10-02 Avago Technologies General Ip Pte Ltd Long wavelength indium arsenide phosphide (InAsP) quantum well active region and method for producing same
JP4505794B2 (ja) * 2004-03-10 2010-07-21 信越半導体株式会社 発光素子の製造方法
TWI227063B (en) * 2004-03-19 2005-01-21 Ind Tech Res Inst Light emitting diode and fabrication method thereof
JP4092658B2 (ja) 2004-04-27 2008-05-28 信越半導体株式会社 発光素子の製造方法
JP4954549B2 (ja) * 2005-12-29 2012-06-20 ローム株式会社 半導体発光素子およびその製法
TWI288979B (en) * 2006-02-23 2007-10-21 Arima Optoelectronics Corp Light emitting diode bonded with metal diffusion and manufacturing method thereof
JP2008135667A (ja) * 2006-11-29 2008-06-12 Hamamatsu Photonics Kk 半導体装置
JP2009200178A (ja) 2008-02-20 2009-09-03 Hitachi Cable Ltd 半導体発光素子
JP2009206265A (ja) * 2008-02-27 2009-09-10 Hitachi Cable Ltd 半導体発光素子及び半導体発光素子の製造方法
JP5167076B2 (ja) * 2008-11-12 2013-03-21 スタンレー電気株式会社 光半導体装置及びその製造方法
JP2010278278A (ja) * 2009-05-29 2010-12-09 Nippon Telegr & Teleph Corp <Ntt> 光半導体装置
JP5421164B2 (ja) * 2010-03-23 2014-02-19 スタンレー電気株式会社 光半導体装置及びその製造方法
JP2012033521A (ja) * 2010-07-28 2012-02-16 Hitachi Cable Ltd 基板、及び発光素子
JP2012084727A (ja) 2010-10-13 2012-04-26 Hitachi Cable Ltd 発光素子
EP2445019B1 (en) * 2010-10-25 2018-01-24 LG Innotek Co., Ltd. Electrode configuration for a light emitting diode
JP2012231000A (ja) 2011-04-26 2012-11-22 Toshiba Corp 半導体発光装置
JP2013030606A (ja) * 2011-07-28 2013-02-07 Hitachi Cable Ltd 半導体発光素子
JP2013171948A (ja) 2012-02-20 2013-09-02 Sumitomo Electric Ind Ltd 発光素子、エピタキシャルウエハおよびその製造方法
JP6287317B2 (ja) 2013-02-28 2018-03-07 日亜化学工業株式会社 半導体発光素子
US9793434B2 (en) * 2013-04-16 2017-10-17 El-Seed Corporation LED element and method of manufacturing the same
US9306115B1 (en) * 2015-02-10 2016-04-05 Epistar Corporation Light-emitting device

Also Published As

Publication number Publication date
US11205739B2 (en) 2021-12-21
KR102437828B1 (ko) 2022-08-30
TW201830729A (zh) 2018-08-16
CN110088921B (zh) 2022-01-28
WO2018116995A1 (ja) 2018-06-28
JP2018101675A (ja) 2018-06-28
TWI708406B (zh) 2020-10-21
DE112017006428T5 (de) 2019-09-05
KR20190089915A (ko) 2019-07-31
CN110088921A (zh) 2019-08-02
US20200020828A1 (en) 2020-01-16

Similar Documents

Publication Publication Date Title
JP6608352B2 (ja) 半導体発光素子およびその製造方法
JP6452651B2 (ja) 半導体光デバイスの製造方法および半導体光デバイス
TWI713235B (zh) 半導體發光元件及其製造方法
JP6785331B2 (ja) 半導体光デバイスの製造方法及び半導体光デバイスの中間体
TW201515091A (zh) 藉由乾式蝕刻移除３ｄ半導體結構之方法
JP2010251531A (ja) 半導体発光素子
JP6648329B2 (ja) 半導体発光素子およびその製造方法
WO2019203329A1 (ja) 半導体発光素子およびその製造方法
WO2021112170A1 (ja) 赤外ｌｅｄ素子
JP6903210B2 (ja) 半導体発光素子及びその製造方法
WO2019189514A1 (ja) 半導体光デバイスの製造方法及び半導体光デバイスの中間体
KR101423908B1 (ko) 텍스처된 n형 AlAs 전류 확산층을 가진 웨이퍼 본딩형 AlGaInP 발광다이오드 및 제조 방법
JP2021090003A (ja) 赤外ｌｅｄ素子及びその製造方法
WO2019216308A1 (ja) 半導体発光素子及び半導体発光素子の製造方法
JP2007250714A (ja) 発光素子
JP5690395B2 (ja) 半導体発光素子の製造方法
JP2024523148A (ja) 面発光半導体レーザおよび面発光半導体レーザを製造する方法
JP6100567B2 (ja) 半導体発光素子とその製造方法
JP2018006494A (ja) 半導体発光素子の製造方法および半導体発光素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180405

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180904

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190802

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191015

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191023

R150 Certificate of patent or registration of utility model

Ref document number: 6608352

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R157 Certificate of patent or utility model (correction)

Free format text: JAPANESE INTERMEDIATE CODE: R157

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250