WO2019189514A1 - 半導体光デバイスの製造方法及び半導体光デバイスの中間体 - Google Patents

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WO2019189514A1
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semiconductor
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優太 小鹿
嘉孝 門脇
哲也 生田
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Ｄｏｗａエレクトロニクス株式会社
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Definitions

  • the present invention relates to a method of manufacturing a semiconductor optical device and an intermediate of the semiconductor optical device.
  • a semiconductor optical device that receives and emits light in the near-infrared region with a wavelength of 1000 nm to 2200 nm is attracting attention as a health care sensor such as blood analysis.
  • the present applicant forms a semiconductor stacked body on an InP growth substrate, and bonds the semiconductor stacked body to a support substrate made of a Si substrate through at least a metal bonding layer.
  • a bonded semiconductor optical device having a process and a process of removing an InP growth substrate has been proposed for the first time (see Patent Document 1).
  • an etching stop layer is formed in advance on the InP growth substrate.
  • the etching stop layer can be formed, for example, by growing (for example, epitaxial growth) a ternary or quaternary mixed crystal on an InP growth substrate.
  • cross-hatch refers to defects that occur along the crystal lattice and appear as a lattice on the surface of the semiconductor optical device. If a cross hatch occurs, not only the appearance is bad, but also a high output current may be lowered when a high current is passed.
  • an object of the present invention is to provide a method of manufacturing a semiconductor optical device and an intermediate of the semiconductor optical device that can suppress cross hatching.
  • the present inventors diligently investigated the cause of the occurrence of the cross hatch. As a result, when an etching stop layer is provided, strain energy is accumulated between the etching stop layer and the InP growth substrate, which causes cross-hatching in the semiconductor optical device. I found it.
  • the gist configuration of the present invention is as follows.
  • the method of manufacturing a semiconductor optical device of the present invention includes a step of forming an etching stop layer on an InP growth substrate, Forming a semiconductor stacked body in which a plurality of InGaAsP III-V group compound semiconductor layers including at least In and P are stacked on the etching stop layer, The thickness of the etching stop layer is 100 nm or less.
  • the thickness of the etching stop layer is preferably 50 nm or less.
  • the thickness of the etching stop layer is preferably 20 nm or less.
  • Bonding the support substrate to the semiconductor laminate via at least a metal bonding layer It is preferable to further include a step of removing the InP growth substrate.
  • a part of the etching stop layer is an n-type InGaAs contact layer.
  • the n-type InGaAs contact layer preferably has a thickness of 1 to 100 nm.
  • the semiconductor stacked body includes an n-type cladding layer, an active layer, and a p-type cladding layer in this order,
  • the thickness of the p-type cladding layer is preferably 1200 to 9000 nm.
  • the thickness of the p-type cladding layer is preferably 2400 to 9000 nm.
  • the intermediate of the semiconductor optical device of the present invention includes an InP growth substrate, An etching stop layer formed on the InP growth substrate; A semiconductor laminate formed by laminating a plurality of InGaAsP-based III-V compound semiconductor layers containing at least In and P formed on the etching stop layer; The thickness of the etching stop layer is 100 nm or less.
  • the thickness of the etching stop layer is preferably 50 nm or less.
  • the thickness of the etching stop layer is preferably 20 nm or less.
  • the semiconductor laminate includes an n-type cladding layer, an active layer, and a p-type cladding layer in this order,
  • the thickness of the p-type cladding layer is preferably 1200 to 9000 nm.
  • the thickness of the p-type cladding layer is preferably 2400 to 9000 nm.
  • a support substrate is bonded to the semiconductor laminate through at least a metal bonding layer.
  • the chemical composition ratio of the group III element (total of In and Ga) to the group V element (As, P) is 1 1 and an arbitrary compound in which the ratio of group III elements In and Ga and the ratio of group V elements As and P are indefinite.
  • the group III element includes a case where either one of In or Ga is not included
  • the group V element includes a case where either one of As or P is not included.
  • the group III element contains In more than 0% and less than 100%
  • the group V element contains more than 0% and less than 100%.
  • the expression “InGaP” means that As is not included in the “InGaAsP” except for inevitable manufacturing, and the expression “InGaAs” includes the term “InGaAsP”. It means that P is not included except for the inevitable contamination in production.
  • the expression “InAsP” means that Ga is not included in the “InGaAsP” except for the inevitable mixing in the production, and the expression “InGaAsP” is used when the expression “GaAsP” is used.
  • In is not included except for inevitable contamination in production.
  • the expression “InP” means that Ga and As are not included in the “InGaAsP” except for inevitable mixing in manufacturing.
  • the composition ratio of each component such as InGaAsP or InGaAs can be measured by photoluminescence measurement, X-ray diffraction measurement, or the like.
  • “inevitable contamination in production” as used herein means inevitable contamination on a production apparatus using a raw material gas, as well as the phenomenon of atomic diffusion at the interface of each layer during crystal growth and subsequent heat treatment. To do.
  • a layer that functions electrically as a p-type is referred to as a p-type layer
  • a layer that functions as an n-type electrically is referred to as an n-type layer.
  • a specific impurity such as Zn, S, or Sn
  • i-type or “undoped”.
  • the undoped InGaAsP layer inevitable impurities may be mixed in the manufacturing process.
  • the carrier density is small (for example, less than 4 ⁇ 10 16 / cm 3 ), It shall be handled in this specification.
  • the value of impurity concentration such as Zn or Sn is determined by SIMS analysis.
  • each layer to be formed can be measured using an optical interference type film thickness measuring instrument.
  • the thickness of each layer can be calculated from cross-sectional observation of the growth layer using an optical interference film thickness measuring instrument and a transmission electron microscope.
  • the thickness can be measured using TEM-EDS.
  • the cross-sectional view when a predetermined layer has an inclined surface, the maximum height from the flat surface immediately below the layer is used as the thickness of the layer.
  • an InP growth substrate 10 is prepared as shown in FIG. 1A.
  • the InP growth substrate 10 any of a generally available n-type InP substrate, undoped InP substrate, and p-type InP substrate can be used.
  • the InP growth substrate 10 is an n-type InP substrate.
  • an etching stop layer 20 is formed on the InP growth substrate 10.
  • the etching stop layer 20 prevents the semiconductor stacked body 30 from being removed when the InP growth substrate 10 is removed by etching in a later step.
  • the etching stop layer 20 is a layer having an etching selectivity that is difficult to be etched by the solution of the InP growth substrate 10 (hydrochloric acid having a concentration of 0.1 to 36%). Further, the solution for etching the etching stop layer has an etching selectivity that the layer in contact with the etching stop layer of the semiconductor stacked body 30 (the n-type cladding layer 31 in this embodiment) is difficult to be etched. preferable.
  • the etching stop layer 20 is a lattice that allows crystal growth between the InP growth substrate 10 and the semiconductor stacked body 30 (n-type cladding layer 31 in the present embodiment) formed immediately above the etching stop layer 20. It is a matching layer. Examples of materials capable of lattice matching include AlInAs, AlInGaAs, and InGaAsP in addition to InGaAs. As an etching stop layer that satisfies these conditions, an n-type InGaAs layer can be used. In this case, the In composition ratio in the group III element is set to 0.3 to 0.7 in order to lattice match with InP. Preferably, it is 0.47 to 0.6.
  • the In composition ratio is z and the composition formula of the etching stop layer 20 is expressed as In z Ga (1-z) As, crystal growth is more reliably performed when the In composition ratio z is 0.47 or more and 0.60 or less. More preferably, the In composition ratio z is 0.50 or more and 0.57 or less. Note that InGaAs completely lattice matches with InP when the In composition ratio z is 0.532. In order to apply compressive strain to the semiconductor stacked body 30, z> 0.532 is more preferable, and z ⁇ 0.54 is even more preferable.
  • the thickness of the etching stop layer 20 is 100 nm or less.
  • the thickness of the etching stop layer 20 is preferably 50 nm or less, and more preferably 20 nm or less.
  • the thickness of the etching stop layer 20 is preferably 1 nm or more, and more preferably 5 nm or more.
  • the etching stop layer 20 may be a single layer or a composite layer (for example, an SLS layer) with another layer (in this case, the total thickness of the composite layer is 100 nm or less, preferably 50 nm or less. More preferably 20 nm or less).
  • the etching stop layer 20 can be formed by, for example, epitaxial growth.
  • a metal organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxy (MBE) method, a sputtering method, or the like can be used. It can be formed by a known thin film growth method. For example, trimethylindium (TMIn) as an In source, trimethylgallium (TMGa) as a Ga source, and arsine (AsH 3 ) as an As source at a predetermined mixing ratio, and these source gases are vapor phase grown using a carrier gas. By doing so, the I-implemented nGaAs layer can be formed with a desired thickness (100 nm or less, preferably 50 nm or less, more preferably 20 nm or less) according to the growth time.
  • TMIn trimethylindium
  • TMGa trimethylgallium
  • AsH 3 arsine
  • the I-implemented nGaAs layer can be formed with a desired thickness (100 nm or less, preferably 50 nm or
  • n-type InGaAs contact layer 20 it is preferable that a part of the etching stop layer 20 becomes the n-type InGaAs contact layer 20 after removing the InP growth substrate.
  • the n-type InGaAs contact layer 20 is a layer in direct contact with the n-type electrode. Further, it is preferable to remove the etching stop layer other than the region to be the n-type InGaAs contact layer (the region for forming the n-type electrode or the region for forming the n-type electrode and the outer periphery thereof) by etching.
  • the n-type InGaAs contact layer 20 is not limited to a single layer having a constant composition, and may be formed of a plurality of layers having different In composition ratios z.
  • composition gradient may be performed by gradually increasing or decreasing the In composition ratio z of the n-type InGaAs contact layer 20 in the thickness direction. Further, the amount of dopant in the n-type InGaAs contact layer 20 may also be changed in the layer.
  • a semiconductor stacked body 30 in which a plurality of InGaAsP III-V compound semiconductor layers containing at least In and P are stacked is formed on the etching stop layer 20.
  • the semiconductor stacked body 30 includes an n-type cladding layer 31, an active layer 35, and a p-type cladding layer 37 in this order (from the etching stop layer 20 side in this embodiment).
  • 35 and the p-type cladding layer 37 are preferably layers made of an InGaAsP-based III-V group compound semiconductor containing at least In and P, respectively.
  • the semiconductor stacked body 30 can have a double hetero (DH) structure or a multiple quantum well (MQW) structure in which the active layer 35 is sandwiched between the n-type cladding layer 31 and the p-type cladding layer 37.
  • the semiconductor stacked body 30 has a multiple quantum well structure.
  • the multiple quantum well structure can be formed by a structure in which the well layers 35W and the barrier layers 35B are alternately repeated.
  • the well layer 35W can be made of InGaAsP, and the barrier layer 35B can be formed more than the well layer 35W. InGaAsP having a large band gap is preferable.
  • the emission wavelength of the semiconductor light emitting element 100 can be set to a desired wavelength in the near infrared region.
  • the emission peak wavelength can be set to 1000 to 1650 nm by changing the composition of the InGaAsP III-V group compound.
  • the well layer and the barrier in addition to changing the composition of the InGaAsP III-V group compound, the well layer and the barrier The emission peak wavelength can be adjusted to 1000 to 1900 nm by adjusting the compositional difference with the layer and applying strain to the well layer.
  • the n-type cladding layer 31 is preferably an n-type InP cladding layer
  • the p-type cladding layer 37 is preferably a p-type InP cladding layer.
  • component composition of the well layer 35W is expressed as In xw Ga 1-xw As yw P 1-yw , 0.5 ⁇ xw ⁇ 1 and 0.5 ⁇ yw ⁇ 1 can be satisfied. It is preferable that 6 ⁇ xw ⁇ 0.8 and 0.3 ⁇ yw ⁇ 1.
  • component composition of the barrier layer 35B is expressed as In xb Ga 1-xb As yb P 1-yb , 0.5 ⁇ xb ⁇ 1 and 0 ⁇ yb ⁇ 0.5 can be satisfied. It is preferable that 8 ⁇ xb ⁇ 1 and 0 ⁇ yb ⁇ 0.2.
  • the total thickness of the semiconductor stacked body 30 is not limited, but can be, for example, 2 ⁇ m to 15 ⁇ m.
  • the thickness of the n-type cladding layer 31 is not limited, but may be 1 ⁇ m to 5 ⁇ m, for example.
  • the thickness of the active layer 35 is not limited, but may be, for example, 100 nm to 1000 nm.
  • the thickness of the p-type cladding layer 37 is not particularly limited, but is preferably 1200 to 9000 nm, and more preferably 2400 to 9000 nm.
  • the thickness of the well layer 35W can be 3 nm to 15 nm
  • the thickness of the barrier layer 35B can be 5 to 15 nm, 50.
  • the semiconductor stacked body 30 preferably has a p-type cap layer 39 made of InGaAsP containing at least In and P on the p-type cladding layer 37.
  • a p-type cap layer 39 made of InGaAsP containing at least In and P on the p-type cladding layer 37.
  • the thickness of the p-type cap layer 39 is not limited, but can be, for example, 50 to 200 nm.
  • the outermost layer of the semiconductor stacked body 30 is the p-type cap layer 39.
  • the p-type cap layer 39 has an arbitrary configuration.
  • the mold cladding layer 37 may be used.
  • the semiconductor stacked body 30 has i-type InP spacer layers between the n-type cladding layer 31 and the active layer 35 and between the active layer 35 and the p-type cladding layer, respectively. Is also preferable. By providing the i-type InP spacer layer, the diffusion of the dopant can be prevented. Note that the thickness of the i-type InP spacer layer is not limited, but may be, for example, 50 to 400 nm.
  • each layer of the semiconductor stacked body 30 can be formed by epitaxial growth.
  • a metal organic chemical vapor deposition (MOCVD) method for example, a metal organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxy (MBE) method, a sputtering method, or the like. It can form by well-known thin film growth methods, such as a method.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • sputtering method or the like.
  • It can form by well-known thin film growth methods, such as a method.
  • TMIn trimethylindium
  • TMGa trimethylgallium
  • arsine (AsH 3 ) as an As source
  • phosphine (PH 3 ) as a P source in a predetermined mixing ratio
  • the InGaAsP layer can be formed with a desired thickness according to the growth time. Note that other InGaAsP layers to be epitaxially grown can also be formed by the same method. When each layer is p-type or n-type dopant, a dopant source gas may be further used as desired.
  • a contact layer 41 made of a III-V group compound semiconductor is formed on the semiconductor stacked body 30.
  • a p-type contact layer 41 can be formed on the p-type cap layer 39.
  • the p-type contact layer 41 is in contact with an ohmic metal portion 43 described later and is interposed between the ohmic metal portion 43 and the semiconductor stacked body 30, and is in contact with the ohmic metal portion 43 compared to the semiconductor stacked body 30.
  • Any composition that reduces the contact resistance between them may be used, and for example, a p-type InGaAs layer can be used.
  • the thickness of the contact layer 41 is not limited, but can be, for example, 50 nm to 200 nm.
  • the ohmic metal portion 43 is formed on a part of the contact layer 41 and the exposed region E ⁇ b> 1 is left on the surface of the contact layer 41.
  • the ohmic metal portion 43 can be formed by being dispersed in an island shape in a predetermined pattern.
  • a p-type InGaAs layer is used as the p-type contact layer 41, for example, Au, AuZn, AuBe, AuTi, or the like can be used as the ohmic metal portion 43, and it is also preferable to use a laminated structure thereof.
  • Au / AuZn / Au can be used as the ohmic metal portion 43.
  • the thickness (or total thickness) of the ohmic metal portion 43 is not limited, but may be, for example, 300 to 1300 nm, and more preferably 350 to 800 nm.
  • the third step can be performed.
  • the third step can also be performed by forming the ohmic metal portion 43 by forming a predetermined metal layer on the entire surface of the contact layer 41, forming a mask on the metal layer, and etching. it can.
  • the ohmic metal portion 43 is formed on a part of the contact layer 41, and the surface of the contact layer 41 is not in contact with the ohmic metal portion 43, that is, the exposed region E1. Is formed.
  • the shape of the ohmic metal portion 43 may be trapezoidal in the cross-sectional view as shown in FIG. 2A, but this is merely a schematic example.
  • the shape of the ohmic metal portion 43 may be formed in a rectangular shape in the cross-sectional view or may have round corners.
  • the contact layer 41 in the exposed region E1 is removed until the surface of the semiconductor stacked body 30 is exposed, and the contact portion 40 including the ohmic metal portion 43 and the contact layer 41a.
  • the exposed surface E2 of the semiconductor stacked body 30 is formed. That is, the contact layer 41 other than the ohmic metal portion 43 formed in the previous third step is etched until the surface of the p-type cap layer 39 which is the outermost layer of the semiconductor stacked body 30 is exposed, and the contact layer 41a and To do.
  • a resist mask may be formed in the ohmic metal portion 43 and the vicinity thereof (about 2 to 5 ⁇ m), and the exposed region E1 of the contact layer 41 may be wet etched with a tartaric acid-hydrogen peroxide system or the like.
  • wet etching is also possible with inorganic acid-hydrogen peroxide system and organic acid-hydrogen peroxide system.
  • the thickness of the contact portion 40 corresponds to the total thickness of the contact layer 41 (41a) and the ohmic metal portion 43, and can be 350 nm to 1500 nm, more preferably 400 to 1000 nm.
  • the dielectric layer 50 is formed on at least a part of the exposed surface E ⁇ b> 2 of the semiconductor stacked body 30.
  • a dielectric layer 50 can be formed as follows, for example.
  • a dielectric layer is formed on the entire surface of the semiconductor stacked body 30 so as to cover the semiconductor stacked body 30 and the contact portion 40.
  • a film forming method a known method such as a plasma CVD method or a sputtering method can be applied.
  • a mask is formed if desired, and the contact portion is formed by etching or the like.
  • the upper dielectric may be removed.
  • the dielectric on the contact portion can be wet etched using buffered hydrofluoric acid (BHF) or the like.
  • a dielectric layer 50 and the exposed part E3 can be formed as follows, for example. First, a dielectric layer is formed on the entire surface of the semiconductor stacked body 30, and a window pattern that completely surrounds the contact portion is formed with a resist above the contact portion 40 on the surface of the formed dielectric layer.
  • the window pattern preferably has an extent of about 1 to 5 ⁇ m with respect to the length in the width direction and the longitudinal direction of the contact portion.
  • the width W (see FIG. 5) of the exposed portion E3 is preferably 0.5 ⁇ m to 5 ⁇ m, and more preferably 1 ⁇ m to 3.5 ⁇ m.
  • the contact area ratio at which the dielectric layer 50 contacts the semiconductor stacked body 30 is 80% or more and 95% or less. This is because light absorption by the contact portion can be suppressed by reducing the area of the contact portion 41 and increasing the area of the dielectric layer 50.
  • the contact area ratio can be measured in the state of the wafer, and when the contact area ratio is calculated backward from the state of the semiconductor light-emitting element after singulation, the semiconductor layer removed at the time of singulation ( The width of the region in which the dielectric layer was present may be calculated on the assumption that the single width is 20 to 30 ⁇ m (both widths are 40 to 60 ⁇ m).
  • the thickness H 1 of the dielectric layer 50 is not particularly limited, as shown in FIG. 5, the thickness of the dielectric layer 50 H 1 , when the thickness of the contact portion is expressed as H 2 , H 1 ⁇ H 2 can be satisfied, and H 1 > H 2 is also preferable.
  • the thickness of the dielectric layer 50 can be set to, for example, 360 nm to 1600 nm, more preferably 410 nm to 1100 nm.
  • the thickness H 1 of the dielectric layer it is also preferable that the difference H 1 -H 2 between the thickness H 2 of the contact portion 40 and 10nm or 100nm or less.
  • the dielectric layer 50 SiO 2 , SiN, ITO, AlN or the like can be used, and it is particularly preferable that the dielectric layer 50 is made of SiO 2 . This is because SiO 2 is easy to etch with BHF or the like.
  • a reflective layer 60 that reflects light emitted from the active layer 35 is formed on the dielectric layer 50 and the contact portion 40.
  • a DBR a DBR
  • a metal reflection layer a photonic crystal, a difference in refractive index due to a partial gap, or the like can be used. It is preferable to use a metal reflective layer.
  • the metal reflective layer 60 is also formed on the exposed portion E3.
  • the metal reflecting layer 60 containing Au as a main component means that Au accounts for more than 50 mass% in the composition of the metal reflecting layer 60, and more preferably that Au is 80 mass% or more.
  • the metal reflection layer 60 can include a plurality of metal layers.
  • the metal reflection layer 60 includes a metal layer made of Au (hereinafter referred to as “Au metal layer”), the total thickness of the metal reflection layer 60 is Au.
  • the thickness of the metal layer is preferably more than 50%.
  • the metal reflective layer 60 may be a single layer made only of Au, or the metal reflective layer 60 may include two or more Au metal layers.
  • the outermost layer (surface opposite to the semiconductor stacked body 30) of the metal reflection layer 60 be an Au metal layer.
  • a metal layer can be formed in the order of Al, Au, Pt, and Au on the dielectric layer 50, the exposed portion E 3, and the contact portion 40 to form the metal reflective layer 60.
  • the thickness of one Au metal layer in the metal reflective layer 60 can be set to 400 nm to 2000 nm, for example, and the thickness of a metal layer made of a metal other than Au can be set to 5 nm to 200 nm, for example.
  • the metal reflective layer 60 can be formed by forming a film on the dielectric layer 50, the exposed portion E3, and the contact portion 40 by a general method such as vapor deposition.
  • the conductive support substrate 80 on which the metal bonding layer 70 is provided is bonded to the metal reflective layer 60 via the metal bonding layer 70.
  • a metal bonding layer 70 may be formed in advance on the surface of the conductive support substrate 80 by sputtering or vapor deposition.
  • the metal bonding layer 70 and the metal reflective layer 60 are disposed to face each other and bonded together, and heat compression bonding is performed at a temperature of about 250 ° C. to 500 ° C., whereby both can be bonded.
  • a metal such as Ti, Pt, or Au, or a metal (such as Sn) that forms a eutectic alloy with gold can be used for the metal bonding layer 70 to be bonded to the metal reflective layer 60, and these are laminated. It is preferable.
  • the metal bonding layer 70 can be formed by laminating Ti having a thickness of 400 nm to 800 nm, Pt having a thickness of 5 nm to 20 nm, and Au having a thickness of 700 to 1200 nm in order from the surface of the conductive support substrate 80.
  • the outermost layer on the metal bonding layer 70 side is an Au metal layer, and the metal layer on the metal bonding layer 70 side of the metal reflection layer 60 is also an Au metal layer. It is preferable to perform bonding between Au by Au—Au diffusion.
  • a conductive Si substrate can be used, and in addition, a conductive GaAs substrate or a Ge substrate may be used.
  • a metal substrate can be used, or a submount substrate using a heat-radiating insulating substrate such as baked AlN may be used.
  • the thickness of the support substrate 80 varies depending on the material used, it can be set to 100 ⁇ m or more and 500 ⁇ m or less, and a Si substrate or a GaAs substrate can be handled with a thickness of less than 180 ⁇ m. In consideration of heat dissipation, brittleness, and cost, a Si substrate is particularly preferable.
  • the InP growth substrate 10 is removed.
  • the InP growth substrate 10 can be removed by wet etching using, for example, hydrochloric acid.
  • hydrochloric acid is preferably 0.1 to 36% hydrochloric acid.
  • other chemicals may be mixed with hydrochloric acid as long as the etching selectivity is not affected.
  • the etching stop layer is an n-type InGaAs layer
  • the etching stop layer may be removed by wet etching using, for example, a sulfuric acid-hydrogen peroxide etching solution.
  • the upper surface electrode 93 may include a wiring portion 93a and a pad portion 93b.
  • a known method can be used to form the back electrode 91 and the top electrode 93. For example, a sputtering method, an electron beam evaporation method, a resistance heating method, or the like can be used.
  • the n-type InGaAs contact layer 20 is partially removed while the n-side electrode 93 is formed on the n-side electrode formation region 20A of the n-type InGaAs contact layer 20.
  • an exposed surface can be provided on the semiconductor stacked body 30.
  • the n-type contact layer 20 may be partially removed (see FIG. 9A), or an n-type contact layer other than the n-side electrode formation region 20A in advance.
  • the n-side electrode 93 may be formed on the remaining n-side electrode formation region 20A of the n-type contact layer (FIG. 9B).
  • the n-type InGaAs contact layer 20 can be removed by wet etching using, for example, a sulfuric acid-hydrogen peroxide system.
  • the n-side electrode 93 may include a wiring portion 93a and a pad portion 93b.
  • the wiring portion 93a preferably includes Au and Ge, or preferably includes Ti, Pt, and Au. If the n-side electrode 93 includes these metal elements, ohmic contact with the n-type InGaAs contact layer 20A can be reliably obtained.
  • the semiconductor light emitting device 100 can be manufactured as described above. According to the method for manufacturing a semiconductor light emitting device of the present embodiment, the semiconductor light emitting device 100 to be manufactured can sufficiently reduce the thickness of the support substrate as compared with the manufacturing method using the InP substrate as a support substrate. Therefore, since the total thickness of the semiconductor light emitting element 100 can be reduced, the semiconductor light emitting element 100 can be reduced in size. Furthermore, according to the method for manufacturing a semiconductor light emitting device of the present embodiment, the metal reflection layer 60 is provided on the Si substrate side, so the surface opposite to the support substrate is the main light extraction port.
  • the method for manufacturing a semiconductor light emitting device according to the present embodiment is advantageous in that the emitted light of the semiconductor light emitting device has a narrow directivity as compared with the conventional method for manufacturing a semiconductor light emitting device.
  • the thickness of the etching stop layer 20 is 100 nm or less, the crossing caused by the lattice mismatch between the etching stop layer 20 and the InP growth substrate 10. The occurrence of hatching can be suppressed. It is also known that the etching stop layer 20 generates an As transition layer to the adjacent n-type InP cladding layer 31, and the generation of such an As transition layer can also be suppressed. From these viewpoints, as described above, the thickness of the etching stop layer 20 is preferably 50 nm or less, and more preferably 20 nm or less.
  • the thickness of the etching stop layer 20 is preferably 1 nm or more. Further, when the thickness of the etching stop layer 20 is 100 nm or less (preferably 50 nm or less, more preferably 20 nm or less), the light emission output at 100 mA is also improved.
  • the thickness of the p-type cladding layer 37 is 1200 to 9000 nm, the current diffusion length of the semiconductor light emitting device is increased by increasing the current diffusion length in the semiconductor light emitting device. It is also possible to improve the linearity of the light emission output with respect to the input. From this viewpoint, as described above, the thickness of the p-type cladding layer 37 is more preferably 2400 to 9000 nm.
  • the manufacturing method according to the present embodiment preferably further includes a grinding step of grinding the thickness of the conductive support substrate 80 within a range of 80 ⁇ m or more and less than 200 ⁇ m.
  • a Si substrate is used as the conductive support substrate 80, no damage occurs even if the conductive support substrate 80 is ground to a thickness of less than 200 ⁇ m.
  • the thickness of the conductive support substrate 80 can be ground to 150 ⁇ m or less, or can be ground to 100 ⁇ m or less.
  • the Si substrate may be damaged, so the lower limit of the thickness is preferably 80 ⁇ m.
  • the semiconductor light emitting device 100 can be sufficiently handled.
  • This grinding process may be performed prior to the seventh process described above, or may be performed between the seventh process and the eighth process, or at any stage after the eighth process. After is more preferable. This is because it is possible to more reliably prevent the wafer from being cracked by reducing the number of steps to be processed using the thinned wafer.
  • a grinding process shall be performed prior to formation of the back surface electrode mentioned later.
  • the conductive support substrate 80 made of a Si substrate can be ground by general mechanical grinding, and etching may be used in combination.
  • the intermediate of the semiconductor light emitting device of this embodiment includes an InP growth substrate 10 and an InP growth substrate 10.
  • An etching stop layer 20 formed thereon, and a semiconductor laminate 30 formed by laminating a plurality of InGaAsP-based III-V group compound semiconductor layers containing at least In and P formed on the etching stop layer 20 are provided. Is.
  • the thickness of the etching stop layer 20 is 100 nm or less.
  • the InP growth substrate 10, the etching stop layer 20, and the semiconductor stacked body 30 are the same as those described in the embodiment of the method for manufacturing a semiconductor light emitting device, the description thereof is omitted.
  • the thickness of the etching stop layer 20 is 100 nm or less, cross-hatching caused by lattice mismatch between the etching stop layer 20 and the InP growth substrate 10 is caused. Occurrence can be suppressed.
  • the etching stop layer 20 is adjacent to the n-type InP cladding layer 31. It is also known to generate an As transition layer in the InP cladding layer 31.
  • the thickness of the etching stop layer 20 is preferably 50 nm or less, and more preferably 20 nm or less. In order to exhibit the original function of the etching stop layer 20, the thickness of the etching stop layer 20 is preferably 1 nm or more.
  • the etching stop layer 20 may be a single layer or a composite layer (for example, an SLS layer) with another layer (in this case, the total thickness of the composite layer is 100 nm or less, preferably 50 nm or less. More preferably 20 nm or less).
  • the semiconductor laminate 30 may be the outermost layer (the surface layer on the opposite side of the InP growth substrate 10) as the intermediate of the semiconductor light emitting device of this embodiment.
  • the intermediate body of the semiconductor light emitting device of this embodiment may be formed with a contact layer 41 on the semiconductor stacked body 30, and the contact layer 41 may be the outermost layer.
  • the intermediate of the semiconductor light emitting device of this embodiment may be formed with an ohmic metal portion 43 on the contact layer 41, and the ohmic metal portion 43 may be the outermost layer. .
  • the intermediate of the semiconductor light emitting device of the present embodiment has a dielectric layer 50 formed on the semiconductor laminate 30, and the dielectric layer 50 and the ohmic metal portion 43 are the outermost layers. There may be.
  • a metal reflective layer 60 is formed on the dielectric layer 50 and the ohmic metal portion 43, and the metal reflective layer 60 is the outermost layer. May be.
  • the intermediate body of the semiconductor light emitting device of this embodiment includes a metal bonding layer 70 and a conductive support substrate 80 formed on the metal reflective layer 60, and the conductive support substrate 80 is the outermost layer. It may be.
  • omitted is abbreviate
  • the semiconductor stacked body 30 includes the n-type cladding layer 31, the active layer 35, and the p-type cladding layer 37 in this order (from the etching stop layer 20 side in this embodiment),
  • the thickness of the p-type cladding layer 37 is preferably 1200 to 9000 nm. This is because the diffusion length of current in the semiconductor light emitting device using such an intermediate of the semiconductor light emitting device can be increased, and the linearity of the light emission output with respect to the current input of the semiconductor light emitting device can be improved. From this viewpoint, in the intermediate of the semiconductor light emitting device of the present invention, the thickness of the p-type cladding layer 37 is more preferably 2400 to 9000 nm.
  • a semiconductor light emitting device 100 is a vertical semiconductor light emitting device 100 that functions when a current flows in a vertical direction. That is, as shown in FIG. 4B, the semiconductor light emitting device 100 is provided on the conductive support substrate 80, the metal bonding layer 70 provided on the surface of the conductive support substrate 80, and the metal bonding layer 70.
  • a dielectric layer 50 and a contact part 40 provided in parallel are provided between the semiconductor stacked bodies 30.
  • the main component of the metal reflection layer 60 is Au, and the conductive support substrate 80 is made of a conductive Si substrate.
  • the semiconductor light emitting device 100 of this embodiment has a back electrode 91 and a top electrode 93.
  • the semiconductor light emitting element 100 uses a conductive Si substrate as the conductive support substrate 80, the thickness of the support substrate can be sufficiently reduced. Further, in the semiconductor light emitting device 100, since the metal reflection layer 60 is provided on the Si substrate side, it is advantageous in that the emitted light has a narrow directivity as compared with the conventional semiconductor light emitting device.
  • the thickness of the conductive support substrate 80 can be set to 80 ⁇ m or more and less than 200 ⁇ m, and the thickness can be set to 150 ⁇ m or less, or can be set to 100 ⁇ m or less.
  • the semiconductor stacked body 30 includes an n-type cladding layer 31, an active layer 35, and a p-type cladding layer 37 in this order.
  • the n-type cladding layer 31, the active layer 35, and the p-type cladding layer 37 are formed of In and P A layer made of an InGaAsP III-V compound semiconductor containing at least
  • the semiconductor stacked body 30 can have a double hetero structure or a multiple quantum well structure in which the active layer 35 is sandwiched between the n-type cladding layer 31 and the p-type cladding layer 37, and the active layer 35 has a multiple quantum well structure. It is preferable to have the same as described above.
  • the dielectric layer is preferably made of SiO 2.
  • a manufacturing method of the semiconductor light receiving element when the semiconductor optical device is a semiconductor light receiving element will be described.
  • the semiconductor light receiving element of this embodiment uses a Si substrate as the conductive support substrate, the thickness of the conductive support substrate can be reduced as in the case of the semiconductor light emitting element 100. Therefore, the semiconductor light receiving element can be reduced in size.
  • the thickness of the etching stop layer 20 is 100 nm or less, it is possible to suppress the occurrence of cross hatching due to lattice mismatch between the etching stop layer 20 and the InP growth substrate 10. From this viewpoint, as described above, the thickness of the etching stop layer 20 is preferably 50 nm or less, and more preferably 20 nm or less. In order to exhibit the original function of the etching stop layer 20, the thickness of the etching stop layer 20 is preferably 1 nm or more.
  • the etching stop layer 20 may be a single layer or a composite layer (for example, an SLS layer) with another layer (in this case, the total thickness of the composite layer is 100 nm or less, preferably 50 nm or less. More preferably 20 nm or less).
  • an intermediate body of the semiconductor light receiving element when the semiconductor optical device is a semiconductor light receiving element will be described.
  • the semiconductor optical device can be used as a semiconductor light receiving element. Since the semiconductor light receiving element of this embodiment uses a Si substrate as the conductive support substrate, the thickness of the conductive support substrate can be reduced as in the case of the semiconductor light emitting element 100. Therefore, the semiconductor light receiving element can be reduced in size.
  • the thickness of the etching stop layer 20 is 100 nm or less, it is possible to suppress the occurrence of cross hatching due to lattice mismatch between the etching stop layer 20 and the InP growth substrate 10. From this viewpoint, as described above, the thickness of the etching stop layer 20 is preferably 50 nm or less, and more preferably 20 nm or less. In order to exhibit the original function of the etching stop layer 20, the thickness of the etching stop layer 20 is preferably 1 nm or more.
  • the etching stop layer 20 may be a single layer or a composite layer (for example, an SLS layer) with another layer (in this case, the total thickness of the composite layer is 100 nm or less, preferably 50 nm or less. More preferably 20 nm or less).
  • a semiconductor light receiving element uses, for example, a semiconductor stacked body including an InGaAs light absorption layer and an InP window layer as a semiconductor stacked body in the intermediate of the above-described semiconductor light emitting element.
  • an n-type In 0.57 Ga 0.43 As etching stop layer (20 nm), an n-type InP cladding layer (thickness: 2 ⁇ m), an i-type on the (100) plane of a 2-inch n-type InP substrate.
  • InP spacer layer (thickness: 100 nm), active layer having a quantum well structure with an emission wavelength of 1450 nm (total 180 nm), i-type InP spacer layer (thickness: 320 nm), p-type InP cladding layer (thickness: 2.4 ⁇ m) , P-type In 0.8 Ga 0.20 As 0.5 P 0.5 cap layer (thickness: 50 nm), p-type In 0.57 Ga 0.43 As contact layer (thickness: 100 nm) by MOCVD Were sequentially formed.
  • 10 In 0.73 Ga 0.27 As 0.5 P 0.5 well layers (thickness: 10 nm) and 10 InP barrier layers (thickness: 8 nm) are formed. Alternatingly stacked.
  • FIG. 6A On the p-type In 0.57 Ga 0.43 As contact layer, as shown in FIG. 6A, p-type ohmic electrode portions (Au / AuZn / Au, total thickness: 530 nm) dispersed in an island shape were formed.
  • the cross-sectional view taken along the line II in FIG. 6A corresponds to the schematic cross-sectional view in FIG. 2A.
  • a resist pattern was formed, then an ohmic electrode was deposited, and the resist pattern was lifted off. In this state, when the semiconductor layer of the wafer was observed from above using an optical microscope, the contact area ratio of the p-type ohmic electrode portion to the semiconductor layer was 4.5%.
  • the outer size of FIG. 6A is 380 ⁇ m square.
  • a resist mask is formed on and around the p-type ohmic electrode part, and the p-type In 0.57 Ga 0.43 As contact layer other than the place where the ohmic electrode part is formed is replaced with a tartaric acid-hydrogen peroxide-based wet layer. It was removed by etching. Thereafter, a dielectric layer (thickness: 700 nm) made of SiO 2 was formed on the entire surface of the p-type In 0.80 Ga 0.20 As 0.50 P 0.50 cap layer by plasma CVD.
  • a window pattern having a shape with a width of 3 ⁇ m added in the width direction and the longitudinal direction is formed with a resist in the upper region of the p-type ohmic electrode portion, and the p-type ohmic electrode portion and the surrounding dielectric layer are wetted with BHF.
  • the p-type In 0.80 Ga 0.20 As 0.50 P 0.50 cap layer was exposed by etching.
  • the height H 1 (700 nm) of the dielectric layer on the p-type In 0.80 Ga 0.20 As 0.50 P 0.50 cap layer is equal to the p-type contact layer (thickness: 130 nm) and p 40 nm higher than the height H 2 (660 nm) of the contact portion composed of the type ohmic electrode portion (thickness: 530).
  • the contact area ratio of the dielectric layer (SiO 2 ) was 90%.
  • a metal reflective layer Al / Au / Pt / Au was formed on the entire surface of the p-type In 0.80 Ga 0.20 As 0.50 P 0.50 cap layer by vapor deposition.
  • the thickness of each metal layer of the metal reflection layer is 10 nm, 650 nm, 100 nm, and 900 nm in order.
  • a metal bonding layer (Ti / Pt / Au) was formed on a conductive Si substrate (thickness: 300 ⁇ m) serving as a support substrate.
  • the thickness of each metal layer of the metal bonding layer is 650 nm, 10 nm, and 900 nm in order.
  • the metal reflective layer and the metal bonding layer were arranged to face each other, and heat compression bonding was performed at 300 ° C. Then, the InP substrate was removed by wet etching with hydrochloric acid (concentration: 12%) to expose the n-type In 0.57 Ga 0.43 As etching stop layer.
  • N-type electrode Au (thickness: 10 nm) / Ge (thickness: 33 nm) / Au (thickness: 57 nm) / Ni (thickness: 34 nm) / Au (thickness: 800 nm) / Ti (thickness: 100 nm) / Au (thickness: 1000 nm)
  • Ti titanium nm
  • the portion where the n-type electrode is formed is called an n-type electrode formation region. Thereafter, an ohmic contact between the n-type InGaAs contact layer and the wiring portion of the n-side electrode was formed by heat treatment (at the same time, an ohmic contact between the p-type InGaAs contact layer and the p-type ohmic electrode portion was also formed). Further, a pad portion (Ti (thickness: 150 nm) / Pt (thickness: 100 nm) / Au (thickness: 2500 nm)) was formed on the n-type electrode, and the pattern of the top electrode was as shown in FIG. 6B. . A sectional view taken along line II-II in FIG.
  • FIG. 6B corresponds to FIG. 4B.
  • the outer size of FIG. 6B is 380 ⁇ m square.
  • the n-type In 0.57 Ga 0.43 As etching stop layer other than the n-type electrode formation region is wetted using a sulfuric acid-hydrogen peroxide system. It was removed by etching.
  • a dicing line was formed by removing the semiconductor layer between the elements (width 60 ⁇ m) by mesa etching.
  • the Si substrate is ground and thinned to a thickness of 87 ⁇ m
  • the back electrode on the back side of the Si substrate Ti (thickness: 10 nm) / Pt (thickness: 50 nm) / Au (thickness 200 nm)
  • the chip size is 350 ⁇ m ⁇ 350 ⁇ m.
  • Emission output evaluation> A forward voltage when a light emission output Po by an integrating sphere and a current of 20 mA are supplied when a current of 100 mA is supplied to the semiconductor light emitting devices according to Invention Examples 1 to 4 and Comparative Examples 1 to 3 using a constant current voltage power supply.
  • Vf and the emission peak wavelength ⁇ p were measured, and the average value of the measurement results of 10 samples (10 points at equal intervals from the center of the wafer toward the outer periphery) was obtained. The results are shown in Table 1.
  • ⁇ Evaluation 2 Crosshatch evaluation> The appearance of the surface of the outermost layer (front surface side) of the semiconductor light emitting devices according to Invention Examples 1 to 4 and Comparative Examples 1 to 3 is “TRIOS33” of a metal microscope and a WASAVI (Wafer Surface Analyzing and Visualizing System) series. Used to confirm. No cross hatching was observed in Invention Examples 1 to 4, and cross hatching was observed in Comparative Examples 1 to 3. Since the cross hatches of Comparative Examples 1 to 3 were not observed at the wafer center, OF ((0-1-1) orientation orientation flat) and IF for the distance from the wafer outer periphery in the range where the cross hatch occurred. The length from (sub-flat of (0-1-1) plane orientation) was measured. As an example, FIG.
  • FIG. 7A and FIG. 7B show a metal micrograph near the orientation flat of Comparative Example 2 and a wafer inspection image by TRIOS 33
  • FIG. 8A shows a metal micrograph near the orientation flat of Invention Example 1 and a wafer inspection image by TRIOS 33 Shown in 8B.
  • Table 1 the appearance evaluation when the cross hatch was not observed was “good”, and the appearance evaluation when the cross hatch was observed was “bad”.
  • FIG. 7A, FIG. 7B, FIG. 8A, and FIG. 8B no cross hatch occurred in any of Invention Examples 1 to 4, but in Comparative Examples 1 to 3, the outermost layer of the semiconductor light emitting device (mainly (Cross side).
  • Invention Examples 1 and 2 in which the thickness of the p-type cladding layer was 2400 nm or more flowed 100 mA higher than Invention Examples 3 and 4 and Comparative Examples 1 and 2. It can be seen that the output is excellent.
  • Invention Example 1 and Comparative Example 3 are compared, even when the thickness of the p-type cladding layer is the same, Invention Example 1 in which the thickness of the etching stop layer is thinner is higher when a high current of 100 mA flows. It can be seen that the output is improved. Furthermore, it can be seen that Invention Examples 1 and 2 have a lower forward voltage than Comparative Examples 1 to 3. In addition, when Invention Examples 3 and 4 and Comparative Example 1 having the same p-type cladding layer thickness are compared, Invention Examples 3 and 4 in which the thickness of the etching stop layer is reduced have a lower forward voltage. You can see that

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Abstract

本発明は、クロスハッチを抑制することができる、半導体光デバイスの製造方法及び半導体光デバイスの中間体を提供することを目的とする。　本発明の半導体光デバイスの製造方法は、ＩｎＰ成長用基板上に、エッチングストップ層を形成する工程と、前記エッチングストップ層上に、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層した半導体積層体を形成する工程と、を含み、前記エッチングストップ層の厚さが、１００ｎｍ以下である。また、本発明の半導体光デバイスの中間体は、ＩｎＰ成長用基板と、前記ＩｎＰ成長用基板上に形成されたエッチングストップ層と、前記エッチングストップ層上に形成された、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層した半導体積層体と、を備え、前記エッチングストップ層の厚さが、１００ｎｍ以下である。

Description

半導体光デバイスの製造方法及び半導体光デバイスの中間体
　本発明は、半導体光デバイスの製造方法及び半導体光デバイスの中間体に関するものである。
　近年、ウェアラブル機器の需要に伴い赤外領域を受発光波長とする半導体光デバイスには小型化が求められており、特に、半導体光デバイスの厚さ（全厚）を小さくすることが求められつつある。そして、波長１０００ｎｍ～２２００ｎｍの近赤外領域を受発光波長とする半導体光デバイスが、血液の分析などヘルスケア用センサとして注目されている。
　このような要望に対し、例えば、本出願人は、ＩｎＰ成長用基板上に半導体積層体を形成する工程と、半導体積層体を、少なくとも金属接合層を介してＳｉ基板からなる支持基板と接合する工程と、ＩｎＰ成長用基板を除去する工程と、を有する、貼り合わせ半導体光デバイスを初めて提案している（特許文献１参照）。
　このようなＩｎＰ成長用基板を除去して支持基板を接合する半導体光デバイスの製造方法では、ＩｎＰ成長用基板上に、予めエッチングストップ層を形成していた。エッチングストップ層は、例えば、ＩｎＰ成長用基板上に、３元系又は４元系の混晶を成長（例えばエピタキシャル成長）させることにより形成することができる。
特開２０１８－００６４９５号公報
　しかしながら、上記提案まではＩｎＰ成長用基板を除去する試みは行われていなかったため、ＩｎＰ成長用基板を除去する工程における適切なエッチングストップ層については十分検討されていなかった。ＩｎＰ成長用基板を除去する工程では、長時間にわたって溶解液でＩｎＰ成長用基板を溶かすため、ＩｎＰ成長用基板の溶解の過程において、基板の厚みの面内のばらつきや溶解の進行速度のばらつきにより、基板が除去されエッチングストップ層が溶解液に露出した部分とまだ基板が溶解している部分とが混在する状態が発生する。この状態から基板が完全に除去される間、エッチングストップ層は、完全に溶解することなく残っている必要がある。このため、エッチングストップ層は十分厚い必要があると考えられた。しかし、エッチングストップ層の格子定数をＩｎＰに近いものとした場合であっても、エッチングストップ層上の半導体積層体において、半導体光デバイスにクロスハッチが発生する場合があることが判明した。ここで、「クロスハッチ」とは、結晶格子に沿って生じ、半導体光デバイスの表面に線として格子状に見られる欠陥をいう。クロスハッチが生じていると、外観が悪いだけでなく、高電流を流したときに出力の低下を引き起こすおそれがある。
　そこで、本発明は、クロスハッチを抑制することができる、半導体光デバイスの製造方法及び半導体光デバイスの中間体を提供することを目的とする。
　本発明者らは、上記クロスハッチが生じる原因について鋭意検討した。その結果、エッチングストップ層を設けた場合に、該エッチングストップ層とＩｎＰ成長用基板との間に歪みエネルギーが蓄積される結果、それが半導体光デバイスにクロスハッチが生じる原因となっていることを突き止めた。
　本発明の要旨構成は、以下の通りである。
　本発明の半導体光デバイスの製造方法は、ＩｎＰ成長用基板上に、エッチングストップ層を形成する工程と、
　前記エッチングストップ層上に、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層した半導体積層体を形成する工程と、を含み、
　前記エッチングストップ層の厚さが、１００ｎｍ以下であることを特徴とする。
　本発明の半導体光デバイスの製造方法では、前記エッチングストップ層の厚さは、５０ｎｍ以下であることが好ましい。
　本発明の半導体光デバイスの製造方法では、前記エッチングストップ層の厚さは、２０ｎｍ以下であることが好ましい。
　本発明の半導体光デバイスの製造方法では、
　前記半導体積層体に、少なくとも金属接合層を介して支持基板を接合する工程と、
　前記ＩｎＰ成長用基板を除去する工程と、をさらに有することが好ましい。
　本発明の半導体光デバイスの製造方法では、前記エッチングストップ層の一部を、ｎ型ＩｎＧａＡｓコンタクト層とすることが好ましい。
　本発明の半導体光デバイスの製造方法では、前記ｎ型ＩｎＧａＡｓコンタクト層の厚さが１～１００ｎｍであることが好ましい。
　本発明の半導体光デバイスの製造方法では、前記半導体積層体は、ｎ型クラッド層、活性層、及びｐ型クラッド層をこの順に含み、
　前記ｐ型クラッド層の厚さが、１２００～９０００ｎｍであることが好ましい。
　本発明の半導体光デバイスの製造方法では、上記において、前記ｐ型クラッド層の厚さは、２４００～９０００ｎｍであることが好ましい。
　本発明の半導体光デバイスの中間体は、ＩｎＰ成長用基板と、
　前記ＩｎＰ成長用基板上に形成されたエッチングストップ層と、
　前記エッチングストップ層上に形成された、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層した半導体積層体と、を備え、
　前記エッチングストップ層の厚さが、１００ｎｍ以下であることを特徴とする。
　本発明の半導体光デバイスの中間体では、前記エッチングストップ層の厚さは、５０ｎｍ以下であることが好ましい。
　本発明の半導体光デバイスの中間体では、前記エッチングストップ層の厚さは、２０ｎｍ以下であることが好ましい。
　本発明の半導体光デバイスの中間体では、前記半導体積層体は、ｎ型クラッド層、活性層、及びｐ型クラッド層をこの順に含み、
　前記ｐ型クラッド層の厚さが、１２００～９０００ｎｍであることが好ましい。
　本発明の半導体光デバイスの中間体では、上記において、前記ｐ型クラッド層の厚さは、２４００～９０００ｎｍであることが好ましい。
　本発明の半導体光デバイスの中間体では、前記半導体積層体に、少なくとも金属接合層を介して支持基板が接合されたことが好ましい。
　本発明によれば、クロスハッチを抑制することができる、半導体光デバイスの製造方法及び半導体光デバイスの中間体を提供することができる。
本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの製造方法のフローを説明するための模式断面図である。 本発明の一実施形態にかかる半導体光デバイスの一の中間体の誘電体層及びコンタクト部周辺を説明する模式図である。 実施例におけるオーミック電極部のパターンを示す模式上面図である。 実施例における上面電極のパターンを示す模式上面図である。 比較例３の外観評価（金属顕微鏡写真）の結果を示す図である。 比較例３の外観評価（ＷＡＳＡＶＩ）の結果を示す図である。 発明例１の外観評価（金属顕微鏡写真）の結果を示す図である。 発明例１の外観評価（ＷＡＳＡＶＩ）の結果を示す図である。 ｎ型コンタクト層上にｎ型電極を配置した後、ｎ型コンタクト層の一部を除去する場合を示す模式図である。 ｎ型コンタクト層の一部を除去した後、残ったｎ型コンタクト層上にｎ型電極を配置する場合を示す模式図である。
　本発明の実施形態の説明に先立ち、以下の点について予め説明する。まず、本明細書において組成比を明示せずに単に「ＩｎＧａＡｓＰ」と表記する場合は、ＩＩＩ族元素（Ｉｎ，Ｇａの合計）と、Ｖ族元素（Ａｓ，Ｐ）との化学組成比が１：１であり、かつ、ＩＩＩ族元素であるＩｎ及びＧａの比率と、Ｖ族元素であるＡｓ及びＰの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、ＩＩＩ族元素にＩｎ及びＧａのいずれか一方が含まれない場合を含み、また、Ｖ族元素にＡｓ及びＰのいずれか一方が含まれない場合を含むものとする。ただし、「Ｉｎ及びＰを少なくとも含む」ＩｎＧａＡｓＰと明示的に記載する場合、ＩＩＩ族元素にＩｎが０％超１００％以下含まれ、かつ、Ｖ族元素にＰが０％超１００％以下含まれものとする。また、「ＩｎＧａＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＡｓが製造上不可避な混入を除いては含まれないことを意味し、「ＩｎＧａＡｓ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＰが製造上不可避な混入を除いては含まれないことを意味する。同様に、「ＩｎＡｓＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａが製造上不可避な混入を除いては含まれないことを意味し、「ＧａＡｓＰ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＩｎが製造上不可避な混入を除いては含まれないことを意味する。そして、「ＩｎＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａ及びＡｓが製造上不可避な混入を除いては含まれないことを意味する。なお、ＩｎＧａＡｓＰやＩｎＧａＡｓなどの各成分組成比は、フォトルミネッセンス測定及びＸ線回折測定などによって測定することができる。また、ここで言う「製造上不可避な混入」とは、原料ガスを用いる製造装置上の不可避な混入のほか、結晶成長時や、その後の熱処理に伴う各層界面での原子の拡散現象などを意味する。
　また、本明細書において、電気的にｐ型として機能する層をｐ型層と称し、電気的にｎ型として機能する層をｎ型層と称する。一方、ＺｎやＳ、Ｓｎ等の特定の不純物を意図的には添加しておらず、電気的にｐ型又はｎ型として機能しない場合、「ｉ型」又は「アンドープ」と言う。アンドープのＩｎＧａＡｓＰ層には、製造過程における不可避的な不純物の混入はあってよく、具体的には、キャリア密度が小さい（例えば４×１０１６／ｃｍ３未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。また、ＺｎやＳｎ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。
　また、形成される各層の厚さ全体は、光干渉式膜厚測定器を用いて測定することができる。さらに、各層の厚さのそれぞれは、光干渉式膜厚測定器及び透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造のように各層の厚さが小さい場合にはＴＥＭ－ＥＤＳを用いて厚さを測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚さは、当該層の直下層の平坦面からの最大高さを用いるものとする。
　以下、本発明の実施形態について図面を参照して詳細に例示説明する。なお、同一の構成要素には原則として同一の参照番号を付して、重複する説明を省略する。各図において、説明の便宜上、基板及び各層の縦横の比率を実際の比率から誇張して示している。
＜半導体発光素子の製造方法＞
　半導体光デバイスが半導体発光素子である場合の、該半導体発光素子の製造方法の一実施形態について説明する。
（第１工程）
　本発明の一実施形態にかかる半導体発光素子の製造方法においては、まず、図１Ａに示すように、まずＩｎＰ成長用基板１０を用意する。ＩｎＰ成長用基板１０には、一般的に入手可能なｎ型ＩｎＰ基板、アンドープのＩｎＰ基板、及びｐ型ＩｎＰ基板のいずれを用いることもできる。本実施形態では、ＩｎＰ成長用基板１０は、ｎ型ＩｎＰ基板である。
　次いで、図１Ｂに示すように、第１工程においては、ＩｎＰ成長用基板１０上にエッチングストップ層２０を形成する。エッチングストップ層２０は、後の工程においてＩｎＰ成長用基板１０をエッチングにより除去する際に、半導体積層体３０までが除去されてしまうのを防止する。そして、エッチングストップ層２０とは、ＩｎＰ成長用基板１０の溶解液（濃度０．１～３６％の塩酸）ではエッチングされ難いというエッチング選択性を有している層をいう。さらに、エッチングストップ層をエッチングする際の溶解液では半導体積層体３０のエッチングストップ層と接する層（本実施形態ではｎ型クラッド層３１）がエッチングされ難いというエッチング選択性も有していることが好ましい。さらに、エッチングストップ層２０とは、ＩｎＰ成長用基板１０及びエッチングストップ層２０の直上に形成する半導体積層体３０（本実施形態ではｎ型クラッド層３１）との間で結晶成長可能な程度に格子整合する層である。格子整合が可能な材料としてはＩｎＧａＡｓの他にＡｌＩｎＡｓやＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰが挙げられる。これらの条件を満たすエッチングストップ層としては、ｎ型ＩｎＧａＡｓ層を用いることができ、この場合、ＩｎＰと格子整合させるため、ＩＩＩ族元素におけるＩｎ組成比を０．３～０．７とすることが好ましく、０．４７～０．６とすることがより好ましい。Ｉｎ組成比をｚとしてエッチングストップ層２０の組成式をＩｎｚＧａ（１－ｚ）Ａｓと表すと、Ｉｎ組成比ｚを０．４７以上０．６０以下とするとより確実に結晶成長を行うことができ、Ｉｎ組成比ｚを０．５０以上０．５７以下とすることがさらに好ましい。なお、ＩｎＧａＡｓがＩｎＰと完全に格子整合するのは、Ｉｎ組成比ｚが０．５３２のときである。半導体積層体３０に圧縮歪みを加えるために、ｚ＞０．５３２とすることがより好ましく、ｚ≧０．５４とすることがさらに好ましい。ここで、本実施形態では、エッチングストップ層２０の厚さは、１００ｎｍ以下である。本発明では、エッチングストップ層２０の厚さは、５０ｎｍ以下であることが好ましく、２０ｎｍ以下であることがより好ましい。一方で、エッチングストップ層２０の厚さは、１ｎｍ以上とすることが好ましく、５ｎｍ以上とすることがより好ましい。エッチングストップ層２０は、単層であっても良く、あるいは、他層との複合層（例えばＳＬＳ層）であっても良い（この場合は、複合層の総厚を１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下とする）。エッチングストップ層２０は、例えば、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ３）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩ実施ｎＧａＡｓ層を所望の厚さ（１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下）で形成することができる。
　本実施形態では、ＩｎＰ成長用基板を除去した後において、エッチングストップ層２０の一部を、ｎ型ＩｎＧａＡｓコンタクト層２０とすることが好ましい。ｎ型ＩｎＧａＡｓコンタクト層２０は、ｎ型電極と直接接する層である。また、ｎ型ＩｎＧａＡｓコンタクト層とする領域（ｎ型電極を形成する領域またはｎ型電極を形成する領域とその外周）以外のエッチングストップ層は、エッチングにより除去することが好ましい。
　なお、ｎ型ＩｎＧａＡｓコンタクト層２０は、組成一定の単層に限定されず、Ｉｎ組成比ｚの異なる複数層から形成されてもよい。さらに、ｎ型ＩｎＧａＡｓコンタクト層２０のＩｎ組成比ｚを厚さ方向に漸増または漸減させるなどして、組成傾斜させてもよい。また、ｎ型ＩｎＧａＡｓコンタクト層２０内のドーパント量についても、層内で変化させても良い。
　次いで、図１Ｂに示すように、第１工程においては、エッチングストップ層２０上に、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層した半導体積層体３０を形成する。
　ここで、半導体積層体３０は、（本実施形態ではエッチングストップ層２０側から）ｎ型クラッド層３１、活性層３５、及びｐ型クラッド層３７をこの順に含み、ｎ型クラッド層３１、活性層３５、及びｐ型クラッド層３７は、それぞれ、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体からなる層であることが好ましい。
　半導体積層体３０は、活性層３５を、ｎ型クラッド層３１及びｐ型クラッド層３７で挟持したダブルヘテロ（ＤＨ）構造又は多重量子井戸（ＭＱＷ）構造とすることができる。結晶欠陥抑制による光出力向上のため、半導体積層体３０が多重量子井戸構造を有することがより好ましい。多重量子井戸構造は、井戸層３５Ｗ及び障壁層３５Ｂを交互に繰り返した構造により形成することができ、この場合、井戸層３５ＷをＩｎＧａＡｓＰとすることができ、障壁層３５Ｂを、井戸層３５Ｗよりもバンドギャップの大きなＩｎＧａＡｓＰとすることが好ましい。このような半導体積層体３０により、半導体発光素子１００の発光波長を、所望の近赤外領域の波長とすることができる。例えば、ＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物の組成変更により発光ピーク波長を１０００～１６５０ｎｍとすることができ、ＭＱＷ構造の場合であればＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物の組成変更に加えて井戸層と障壁層との組成差を調整して井戸層にひずみを加えることにより発光ピーク波長を１０００～１９００ｎｍとすることもできる。なお、ｎ型クラッド層３１としてはｎ型のＩｎＰクラッド層を用いることが好ましく、ｐ型クラッド層３７としてはｐ型のＩｎＰクラッド層を用いることが好ましい。また、井戸層３５Ｗの成分組成をＩｎｘｗＧａ１－ｘｗＡｓｙｗＰ１－ｙｗと表す場合、０．５≦ｘｗ≦１、かつ、０．５≦ｙｗ≦１とすることができ、０．６≦ｘｗ≦０．８、かつ、０．３≦ｙｗ≦１とすることが好ましい。また、障壁層３５Ｂの成分組成をＩｎｘｂＧａ１－ｘｂＡｓｙｂＰ１－ｙｂと表す場合、０．５≦ｘｂ≦１、かつ、０≦ｙｂ≦０．５とすることができ、０．８≦ｘｂ≦１、かつ、０≦ｙｂ≦０．２とすることが好ましい。
　半導体積層体３０の全体の厚さは制限されないが、例えば２μｍ～１５μｍとすることができる。また、ｎ型クラッド層３１の厚さも制限されないが、例えば１μｍ～５μｍとすることができる。さらに、活性層３５の厚さも制限されないが、例えば１００ｎｍ～１０００ｎｍとすることができる。また、本発明では、ｐ型クラッド層３７の厚さは、特に限定されないが、１２００～９０００ｎｍとすることが好ましく、２４００～９０００ｎｍとすることがより好ましい。活性層３５が量子井戸構造を有する場合、井戸層３５Ｗの厚さを３ｎｍ～１５ｎｍとすることができ、障壁層３５Ｂの厚さを５～１５ｎｍとすることができ、両者の組数を３～５０とすることができる。
　また、図１Ｂに示すように、半導体積層体３０は、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰからなるｐ型キャップ層３９をｐ型クラッド層３７上に有することも好ましい。ｐ型キャップ層３９を設けることで、格子不整合を緩和することができる。ｐ型キャップ層３９の厚さは制限されないが、例えば５０～２００ｎｍとすることができる。本実施形態では、半導体積層体３０の最表層は、ｐ型キャップ層３９であるが、本発明では、ｐ型キャップ層３９は任意の構成であるため、例えば半導体積層体３０の最表層をｐ型クラッド層３７としてもよい。
　なお、図示しないが、半導体積層体３０は、ｎ型クラッド層３１と活性層３５との間、及び、活性層３５とｐ型クラッド層との間に、それぞれ、ｉ型ＩｎＰスペーサ層を有することも好ましい。ｉ型ＩｎＰスペーサ層を設けることで、ドーパントの拡散を防止することができる。なお、ｉ型ＩｎＰスペーサ層の厚さは制限されないが、例えば５０～４００ｎｍとすることができる。
　ここで、半導体積層体３０の各層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ３）、Ｐ源としてホスフィン（ＰＨ３）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩｎＧａＡｓＰ層を所望の厚さで形成することができる。なお、エピタキシャル成長させる他のＩｎＧａＡｓＰ層についても、同様の方法により形成することができる。各層をｐ型又はｎ型にドーパントする場合は、所望に応じてドーパント源のガスをさらに用いればよい。
（第２工程）
　次いで、図１Ｃに示すように、第２工程では、半導体積層体３０上に、ＩＩＩ－Ｖ族化合物半導体からなるコンタクト層４１を形成する。例えば、図１Ｃに示すように、ｐ型キャップ層３９上にｐ型のコンタクト層４１を形成することができる。ｐ型のコンタクト層４１は、後述のオーミック金属部４３に接し、オーミック金属部４３と半導体積層体３０との間に介在する層であって、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、例えばｐ型のＩｎＧａＡｓ層を用いることができる。コンタクト層４１の厚さは制限されないが、例えば５０ｎｍ～２００ｎｍとすることができる。
（第３工程）
　次いで、図２Ａに示すように、第３工程では、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す。オーミック金属部４３は、所定のパターンで島状に分散させて形成することができる。ｐ型のコンタクト層４１としてｐ型のＩｎＧａＡｓ層を用いる場合、オーミック金属部４３として例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ａｕ／ＡｕＺｎ／Ａｕをオーミック金属部４３とすることができる。オーミック金属部４３の厚さ（又は合計厚さ）は制限されないが、例えば３００～１３００ｎｍ、より好ましくは３５０ｎｍ～８００ｎｍとすることができる。
　ここで、例えば、コンタクト層４１の表面にレジストパターンを形成し、オーミック金属部４３を蒸着させ、レジストパターンをリフトオフして形成すれば、第３工程を行うことができる。また、コンタクト層４１の表面全面に所定の金属層を形成し、当該金属層上にマスクを形成し、エッチングするなどして、オーミック金属部４３を形成することでも、第３工程を行うことができる。いずれの場合も、図２Ａに示すように、コンタクト層４１上の一部にオーミック金属部４３が形成され、コンタクト層４１の表面には、オーミック金属部４３が接触しない表面、すなわち、露出領域Ｅ１が形成される。
　なお、オーミック金属部４３の形状は、図２Ａに示すように断面図において台形状となることがあるが、これは模式的な例示に過ぎない。オーミック金属部４３の形状は、断面図において矩形状に形成されても構わないし、角部に丸みを有していても構わない。
（第４工程）
　次いで、図２Ｂに示すように、第４工程では、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３及びコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する。すなわち、先の第３工程において形成したオーミック金属部４３以外の場所におけるコンタクト層４１を、半導体積層体３０の最表層であるｐ型キャップ層３９の表面が露出するまでエッチングし、コンタクト層４１ａとする。例えば、オーミック金属部４３及びその近傍（２～５μｍ程度）にレジストマスクを形成し、酒石酸－過酸化水素系などによりコンタクト層４１の露出領域Ｅ１をウェットエッチングすればよい。他にも、無機酸－過酸化水素系及び有機酸－過酸化水素系などによってもウェットエッチングは可能である。また、第３工程において金属層上にマスクを形成し、エッチングによりオーミック金属部４３を形成した場合は、第４工程のエッチングを連続して行ってもよい。
　なお、コンタクト部４０の厚さは、コンタクト層４１（４１ａ）及びオーミック金属部４３の合計厚さに相当し、３５０ｎｍ～１５００ｎｍ、より好ましくは４００～１０００ｎｍとすることができる。
（第５工程）
　次いで、図２Ｃに示すように、第５工程では、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する。このような誘電体層５０は、例えば以下のようにして形成することができる。
　まず、半導体積層体３０及びコンタクト部４０を被覆するように、半導体積層体３０上の全面に誘電体層を成膜する。成膜法としては、プラズマＣＶＤ法又はスパッタ法などの、公知の手法が適用可能である。そして、成膜した誘電体層表面の、コンタクト部４０の上方において、誘電体層５０にコンタクト部上の誘電体が形成される場合には、所望によりマスクを形成し、エッチング等により当該コンタクト部上の誘電体を除去すればよい。例えば、バッファードフッ酸（ＢＨＦ）などを用いてコンタクト部上の誘電体をウェットエッチングすることができる。
　また、変形例として、図５に示すように、半導体積層体３０の露出面Ｅ２上の一部に誘電体層５０を形成すると共に、コンタクト部４０の周囲を露出部Ｅ３とすることも好ましい。このような誘電体層５０及び露出部Ｅ３は、例えば以下のようにして形成することができる。まず、半導体積層体３０上の全面に誘電体層を成膜し、成膜した誘電体層表面の、コンタクト部４０の上方において、コンタクト部を完全に取囲む窓パターンをレジストで形成する。この場合、窓パターンは、コンタクト部の幅方向及び長手方向の長さに対してそれぞれ１～５μｍ程度拡がりを持たせることが好ましい。こうして形成したレジストパターンを用いて、コンタクト部周辺の誘電体をエッチングにより除去することで、誘電体層５０が形成されると共に、コンタクト部４０の周囲が露出部Ｅ３となる。
　このような露出部Ｅ３を設けることで、半導体発光素子１００の放熱経路が形成される。この効果を確実に得るためには、露出部Ｅ３の幅Ｗ（図５参照）を０．５μｍ以上５μｍ以下とすることが好ましく、１μｍ以上３．５μｍ以下とすることがより好ましい。
　なお、誘電体層５０が半導体積層体３０と接触する接触面積率を、８０％以上９５％以下とすることも好ましい。コンタクト部４１の面積を減らして、誘電体層５０の面積を増やすことにより、コンタクト部による光吸収を抑制することができるからである。なお、接触面積率は、ウェーハの状態で測定することができるし、個片化後の半導体発光素子の状態から接触面積率を逆算する場合は、個片化の際に除去された半導体層（誘電体層が存在していた領域）の幅を片幅２０～３０μｍ（両幅４０～６０μｍ）と仮定して算出してもよい。
　なお、第５工程では誘電体層５０の厚さＨ１と、コンタクト部４０の厚さＨ２との関係は特に制限されないが、図５に示すように、誘電体層５０の厚さをＨ１、コンタクト部の厚さをＨ２と表した場合、Ｈ１≧Ｈ２とすることができ、Ｈ１＞Ｈ２とすることも好ましい。この条件の下、誘電体層５０の厚さを、例えば３６０ｎｍ～１６００ｎｍ、より好ましくは４１０ｎｍ～１１００ｎｍとすることができる。また、誘電体層の厚さＨ１と、コンタクト部４０の厚さＨ２との差Ｈ１－Ｈ２を１０ｎｍ以上１００ｎｍ以下とすることも好ましい。
　また、誘電体層５０としては、ＳｉＯ２、ＳｉＮ、ＩＴＯ、又はＡｌＮなどを用いることができ、特に、誘電体層５０がＳｉＯ２からなることが好ましい。ＳｉＯ２は、ＢＨＦ等によるエッチング加工が容易だからである。
（第６工程）
　次いで、図３Ａに示すように、第６工程では、誘電体層５０及びコンタクト部４０上に、活性層３５から放射される光を反射する反射層６０を形成する。反射層６０には、ＤＢＲや金属反射層、フォトニック結晶、部分的な空隙等による屈折率差などが利用可能であるが、製造が容易であり放射光に対して適切な反射率とするため、金属反射層を用いることが好ましい。第５工程において、露出部Ｅ３を形成している場合は、金属反射層６０は露出部Ｅ３上にも形成される。Ａｕを主成分とする金属反射層６０とは、金属反射層６０の組成においてＡｕが５０質量％超を占めることをいい、より好ましくはＡｕが８０質量％以上であることをいう。金属反射層６０は、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層６０の合計厚さのうち、Ａｕ金属層の厚さを５０％超とすることが好ましい。金属反射層６０を構成する金属には、Ａｕの他、Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができる。例えば、金属反射層６０はＡｕのみからなる単一層であってもよいし、金属反射層６０にＡｕ金属層が２層以上含まれていてもよい。後続の第７工程における接合を確実に行うため、金属反射層６０の最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、誘電体層５０、露出部Ｅ３、及びコンタクト部４０上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金属反射層６０とすることができる。金属反射層６０におけるＡｕ金属層の１層の厚さを、例えば４００ｎｍ～２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚さを、例えば５ｎｍ～２００ｎｍとすることができる。金属反射層６０は、蒸着法などの一般的な手法により、誘電体層５０、露出部Ｅ３、及びコンタクト部４０上に成膜して形成することができる。
（第７工程）
　次いで、図３Ｂに示すように、第７工程では、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する。導電性支持基板８０の表面には、予め金属接合層７０を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層７０と、金属反射層６０を対向配置して貼り合せ、２５０℃～５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
　金属反射層６０と接合する金属接合層７０には、Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）を用いることができ、これらを積層したものとすることが好ましい。例えば、導電性支持基板８０の表面から順に、厚さ４００ｎｍ～８００ｎｍのＴｉ、厚さ５ｎｍ～２０ｎｍのＰｔ、厚さ７００～１２００ｎｍのＡｕを積層したものを金属接合層７０とすることができる。なお、金属反射層６０と金属接合層７０との接合を容易にするため、金属接合層７０側の最表層をＡｕ金属層とし、金属反射層６０の、金属接合層７０側の金属層もＡｕとして、Ａｕ－Ａｕ拡散によるＡｕ同士での接合を行うことが好ましい。
　支持基板８０には、例えば導電性のＳｉ基板を用いることができ、他にも、導電性のＧａＡｓ基板、又はＧｅ基板を用いても良い。また、上述の半導体基板以外に、金属基板を用いることもできるし、焼成ＡｌＮなどの放熱性絶縁基板を用いたサブマウント基板であっても良い。支持基板８０の厚さは、用いる材料によっても異なるが、１００μｍ以上５００μｍ以下とすることができ、Ｓｉ基板やＧａＡｓ基板であれば、１８０μｍ未満の厚さとしてもハンドリング可能である。放熱性や脆性、コストを考慮すると、Ｓｉ基板が特に好ましい。
（第８工程）
　次いで、図４Ａに示すように、第８工程では、ＩｎＰ成長用基板１０を除去する。ＩｎＰ成長用基板１０は、例えば塩酸を用いてウェットエッチングにより除去することができ、本実施形態においては、エッチングストップ層２０を形成しているため、当該エッチングストップ層でエッチングを終了させることができる。塩酸は、濃度０．１～３６％の塩酸が好ましい。さらに、塩酸にはエッチング選択性に影響がない範囲で他の薬品を混合しても良い。なお、エッチングストップ層がｎ型ＩｎＧａＡｓ層である場合、例えば硫酸－過酸化水素系のエッチング液を用いたウェットエッチングによりエッチングストップ層を除去すればよい。
（第９工程）
　次いで、図４Ｂに示すように、導電性支持基板８０の裏面に裏面電極９１を形成し、半導体積層体３０の表面に上面電極９３を形成する工程を有する。上面電極９３は、配線部９３ａ及びパッド部９３ｂを含んでも良い。裏面電極９１及び上面電極９３の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、又は抵抗加熱法などを用いることができる。
　あるいは、本発明では、図９Ａ、図９Ｂに示すように、ｎ型ＩｎＧａＡｓコンタクト層２０のｎ側電極形成領域２０Ａ上にｎ側電極９３を形成しつつ、ｎ型ＩｎＧａＡｓコンタクト層２０を一部除去して、半導体積層体３０に露出面を設けることもできる。ｎ側電極形成領域２０Ａ上にｎ側電極９３を設けた後、ｎ型コンタクト層２０を一部除去しても良いし（図９Ａ参照）、予めｎ側電極形成領域２０Ａ以外のｎ型コンタクト層２０を除去し、その後残ったｎ型コンタクト層のｎ側電極形成領域２０Ａ上にｎ側電極９３を形成しても良い（図９Ｂ）。上述したように、ｎ型ＩｎＧａＡｓコンタクト層２０は、例えば、硫酸－過酸化水素系でウェットエッチングにより除去することができる。
　ｎ型ＩｎＧａＡｓコンタクト層２０のｎ側電極形成領域２０Ａ上にｎ側電極９３を形成するに当たり、ｎ側電極９３は、配線部９３ａ及びパッド部９３ｂを含んでも良い。また、ｎ側電極９３のうち、特に配線部９３ａは、Ａｕ及びＧｅを含むことが好ましく、あるいは、Ｔｉ、Ｐｔ及びＡｕを含むことが好ましい。ｎ側電極９３がこれらの金属元素を含めば、ｎ型ＩｎＧａＡｓコンタクト層２０Ａとのオーミックコンタクトを確実に取ることができる。また、配線部９３ａを形成した後に、コンタクト層と電極との間のオーミック形成のための熱処理を行うことが好ましい。パッド部９３ｂの形成は、当該熱処理の後とすることも好ましい。
　以上のようにして、半導体発光素子１００を作製することができる。本実施形態の半導体発光素子の製造方法によれば、製造される半導体発光素子１００は、ＩｎＰ基板を支持基板とする製造方法に比べて支持基板の厚さを十分に小さくすることができる。従って、半導体発光素子１００の全厚も小さくすることができるため、半導体発光素子１００を小型化することができる。さらに、本実施形態の半導体発光素子の製造方法によれば、Ｓｉ基板側に金属反射層６０が設けられることとなるため、支持基板と反対側の面が主な光取り出し口となる。一方、従来のＩｎＰ基板を成長用基板兼、支持基板となる半導体発光素子の製造方法では、半導体積層体の上下両面側及び側面側が光取り出し口となる。従って、本実施形態に従う半導体発光素子の製造方法の場合、従来型の半導体発光素子の製造方法に比べて、半導体発光素子の放出光が狭指向性となる点でも有利である。
　そして、本実施形態の半導体発光素子の製造方法によれば、エッチングストップ層２０の厚さを１００ｎｍ以下としているため、該エッチングストップ層２０とＩｎＰ成長用基板１０との格子不整合に起因するクロスハッチの発生を抑制することができる。また、エッチングストップ層２０は、隣接するｎ型のＩｎＰクラッド層３１へのＡｓ遷移層を発生させることも知られており、このようなＡｓ遷移層の発生も抑制することができる。これらの観点から、上述したように、エッチングストップ層２０の厚さは、５０ｎｍ以下であることが好ましく、２０ｎｍ以下であることがより好ましい。なお、エッチングストップ層２０の本来的機能を発揮させるためには、エッチングストップ層２０の厚さは、１ｎｍ以上とすることが好ましい。また、エッチングストップ層２０の厚さが１００ｎｍ以下（好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下）である場合、１００ｍＡでの発光出力も向上する。
　さらに、本実施形態の半導体発光素子の製造方法によれば、ｐ型クラッド層３７の厚さを１２００～９０００ｎｍとしているため、半導体発光素子における電流の拡散長を増大させて、半導体発光素子の電流入力に対する発光出力の線形性を向上させることもできる。この観点から、上述したように、ｐ型クラッド層３７の厚さは、２４００～９０００ｎｍとすることがより好ましい。
　ここで、図示しないが、本実施形態に従う製造方法は、導電性支持基板８０の厚さを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程を更に有することも好ましい。本実施形態では、導電性支持基板８０としてＳｉ基板を用いるため、導電性支持基板８０を厚さ２００μｍ未満に研削しても破損が生じることがない。さらに、導電性支持基板８０の厚さを１５０μｍ以下にまで研削することもできるし、１００μｍ以下にまで研削することもできる。ただし、導電性支持基板８０の厚さを８０μｍ未満にまで研削すると、Ｓｉ基板であっても破損が生じ得るため、厚さの下限を８０μｍとすることが好ましい。また、導電性支持基板８０の厚さが８０μｍ以上であれば、半導体発光素子１００を十分にハンドリング可能である。
　この研削工程は、前述の第７工程に先立ち行ってもよいし、第７工程と第８工程との間、あるいは、第８工程の後のいずれの段階で行ってもよいが、第８工程の後がより好ましい。薄型化したウェーハを用いて加工する工程を減らすことで、ウェーハの割れをより確実に防止できるからである。なお、第８工程の後に研削工程を行う場合、後述の裏面電極の形成に先立ち研削工程を行うものとする。なお、Ｓｉ基板からなる導電性支持基板８０の研削は、一般的な機械研削により行うことができ、エッチングを併用してもよい。
＜半導体発光素子の中間体＞
　次に、半導体光デバイスが半導体発光素子である場合の、該半導体発光素子の中間体の一実施形態について説明する。
　本実施形態の半導体発光素子の中間体は、図１Ｂ、図１Ｃ、図２Ａ、図２Ｂ、図２Ｃ、図３Ａ、及び図３Ｂに示すように、ＩｎＰ成長用基板１０と、ＩｎＰ成長用基板１０上に形成されたエッチングストップ層２０と、エッチングストップ層２０上に形成された、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層した半導体積層体３０と、を備えたものである。そして、本実施形態の半導体発光素子の中間体は、エッチングストップ層２０の厚さが、１００ｎｍ以下である。
　ＩｎＰ成長基板１０、エッチングストップ層２０、半導体積層体３０については、半導体発光素子の製造方法の実施形態において説明したのと同様であるため、説明を省略する。
　本実施形態の半導体発光素子の中間体によれば、エッチングストップ層２０の厚さを１００ｎｍ以下としているため、該エッチングストップ層２０とＩｎＰ成長用基板１０との格子不整合に起因するクロスハッチの発生を抑制することができる。また、半導体積層体３０において、エッチングストップ層２０と隣接する層が、上記の製造方法の実施形態と同様に、ｎ型のＩｎＰクラッド層３１である場合、エッチングストップ層２０は、隣接するｎ型のＩｎＰクラッド層３１へのＡｓ遷移層を発生させることも知られているが、本実施形態の半導体発光素子の中間体によれば、このようなＡｓ遷移層の発生も抑制することができる。これらの観点から、本実施形態の半導体発光素子の中間体では、エッチングストップ層２０の厚さは、５０ｎｍ以下であることが好ましく、２０ｎｍ以下であることがより好ましい。なお、エッチングストップ層２０の本来的機能を発揮させるためには、エッチングストップ層２０の厚さは、１ｎｍ以上とすることが好ましい。エッチングストップ層２０は、単層であっても良く、あるいは、他層との複合層（例えばＳＬＳ層）であっても良い（この場合は、複合層の総厚を１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下とする）。
　ここで、本実施形態の半導体発光素子の中間体は、図１Ｂに示すように、半導体積層体３０が最表層（ＩｎＰ成長用基板１０の反対側の表層）であっても良い。また、本実施形態の半導体発光素子の中間体は、図１Ｃに示すように、半導体積層体３０上にコンタクト層４１が形成され、該コンタクト層４１が最表層であっても良い。また、本実施形態の半導体発光素子の中間体は、図２Ａ、図２Ｂに示すように、コンタクト層４１上にオーミック金属部４３が形成され、該オーミック金属部４３が最表層であっても良い。また、本実施形態の半導体発光素子の中間体は、図２Ｃに示すように、半導体積層体３０の上に誘電体層５０が形成され、該誘電体層５０及びオーミック金属部４３が最表層であっても良い。また、本実施形態の半導体発光素子の中間体は、図３Ａに示すように、誘電体層５０及びオーミック金属部４３上に金属反射層６０が形成され、該金属反射層６０が最表層であっても良い。また、本実施形態の半導体発光素子の中間体は、図３Ｂに示すように、金属反射層６０上に金属接合層７０及び導電性支持基板８０が形成され、該導電性支持基板８０が最表層であっても良い。各層については、半導体発光素子の製造方法の実施形態において説明したのと同様であるため、説明を省略する。
　本発明の半導体発光素子の中間体では、半導体積層体３０は、（本実施形態ではエッチングストップ層２０側から）ｎ型クラッド層３１、活性層３５、及びｐ型クラッド層３７をこの順に含み、ｐ型クラッド層３７の厚さが、１２００～９０００ｎｍであることが好ましい。そのような半導体発光素子の中間体を用いた半導体発光素子における電流の拡散長を増大させて、半導体発光素子の電流入力に対する発光出力の線形性を向上させることができるからである。この観点から、本発明の半導体発光素子の中間体では、ｐ型クラッド層３７の厚さは、２４００～９０００ｎｍとすることがより好ましい。
＜半導体発光素子＞
　本発明の一実施形態にかかる半導体発光素子１００は、縦方向に電流が流れることで機能する縦型の半導体発光素子１００である。すなわち、図４Ｂに示すように、この半導体発光素子１００は、導電性支持基板８０と、導電性支持基板８０の表面に設けられた金属接合層７０と、金属接合層７０の上に設けられた金属反射層６０と、金属反射層６０の上に設けられた、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層してなる半導体積層体３０と、金属反射層６０及び半導体積層体３０の間に、並列して設けられた誘電体層５０及びコンタクト部４０と、を有する。そして、金属反射層６０の主成分はＡｕであり、導電性支持基板８０は導電性のＳｉ基板からなる。図４Ｂに示すように、本実施形態の半導体発光素子１００は、裏面電極９１及び上面電極９３を有している。
　既述のとおり、半導体発光素子１００は、導電性支持基板８０として導電性のＳｉ基板を用いているため、支持基板の厚さを十分に小さくすることができる。また、半導体発光素子１００では、Ｓｉ基板側に金属反射層６０が設けられているため、従来型の半導体発光素子に比べて放出光が狭指向性となる点でも有利である。
　また、本実施形態では、導電性支持基板８０の厚さを８０μｍ以上２００μｍ未満とすることができ、厚さを１５０μｍ以下することもできるし、１００μｍ以下にすることもできる。
　また、半導体積層体３０は、ｎ型クラッド層３１、活性層３５、及びｐ型クラッド層３７をこの順に含み、ｎ型クラッド層３１、活性層３５、及びｐ型クラッド層３７は、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体からなる層であることが好ましい。また、半導体積層体３０は、活性層３５を、ｎ型クラッド層３１及びｐ型クラッド層３７で挟持したダブルヘテロ構造又は多重量子井戸構造とすることができ、活性層３５が多重量子井戸構造を有することが好ましいのも、既述のとおりである。そして、誘電体層はＳｉＯ２からなることが好ましい。
＜半導体受光素子の製造方法＞
　次に、半導体光デバイスが半導体受光素子である場合の、該半導体受光素子の製造方法について説明する。
　例えば、上述した半導体発光素子の製造方法における、半導体積層体を形成する工程で、前述の半導体積層体に替えて、ＩｎＧａＡｓ光吸収層及びＩｎＰ窓層を含む半導体積層体を設ければ、半導体光デバイスを半導体受光素子として利用することができる。そして、本実施形態の半導体受光素子は、導電性支持基板としてＳｉ基板を用いているため、半導体発光素子１００と同様に、導電性支持基板の厚さを小さくすることができ、ひいては半導体受光素子の全厚を小さくすることができるため、半導体受光素子を小型化することができる。さらに、エッチングストップ層２０の厚さを１００ｎｍ以下としているため、該エッチングストップ層２０とＩｎＰ成長用基板１０との格子不整合に起因するクロスハッチの発生を抑制することができる。この観点から、上述したように、エッチングストップ層２０の厚さは、５０ｎｍ以下であることが好ましく、２０ｎｍ以下であることがより好ましい。なお、エッチングストップ層２０の本来的機能を発揮させるためには、エッチングストップ層２０の厚さは、１ｎｍ以上とすることが好ましい。エッチングストップ層２０は、単層であっても良く、あるいは、他層との複合層（例えばＳＬＳ層）であっても良い（この場合は、複合層の総厚を１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下とする）。
＜半導体受光素子の中間体＞
　次に、半導体光デバイスが半導体受光素子である場合の、該半導体受光素子の中間体について説明する。
　例えば、上述した半導体発光素子の中間体における、半導体積層体として、ＩｎＧａＡｓ光吸収層及びＩｎＰ窓層を含む半導体積層体を用いれば、半導体光デバイスを半導体受光素子として利用することができる。そして、本実施形態の半導体受光素子は、導電性支持基板としてＳｉ基板を用いているため、半導体発光素子１００と同様に、導電性支持基板の厚さを小さくすることができ、ひいては半導体受光素子の全厚を小さくすることができるため、半導体受光素子を小型化することができる。さらに、エッチングストップ層２０の厚さを１００ｎｍ以下としているため、該エッチングストップ層２０とＩｎＰ成長用基板１０との格子不整合に起因するクロスハッチの発生を抑制することができる。この観点から、上述したように、エッチングストップ層２０の厚さは、５０ｎｍ以下であることが好ましく、２０ｎｍ以下であることがより好ましい。なお、エッチングストップ層２０の本来的機能を発揮させるためには、エッチングストップ層２０の厚さは、１ｎｍ以上とすることが好ましい。エッチングストップ層２０は、単層であっても良く、あるいは、他層との複合層（例えばＳＬＳ層）であっても良い（この場合は、複合層の総厚を１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下とする）。
＜半導体受光素子＞
　本発明の一実施形態にかかる半導体受光素子は、例えば、上述した半導体発光素子の中間体における、半導体積層体として、ＩｎＧａＡｓ光吸収層及びＩｎＰ窓層を含む半導体積層体を用いたものである。
　以上、本発明の実施形態について説明したが、本発明は、上記の実施形態に何ら限定されるものではない。例えば、上記の実施形態では、ＩｎＰ成長用基板１０としてｎ型ＩｎＰ基板を用いる実施形態としたため、ＩｎＰ成長用基板１０上に形成される各層のｎ型及びｐ型については上記のとおりとしたが、本発明では、ｐ型ＩｎＰ基板を用いることもでき、その場合は、各層の導電型のｎ型／ｐ型が上記の実施形態と逆転するのは当然に理解される。また、ＩｎＰ成長用基板１０としてアンドープのＩｎＰ基板を用いる場合は、ＩｎＰ成長用基板１０上に形成する半導体層の導電性（ｐ型又はｎ型）に対応させて、各層の導電性を定めればよい。
　以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
（発明例１）
　図１～図４に示したフローチャートに従って、発明例１に係る半導体発光素子を作製した。具体的には以下のとおりである。
　まず、２インチサイズのｎ型ＩｎＰ基板の（１００）面上に、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層（２０ｎｍ）、ｎ型ＩｎＰクラッド層（厚さ：２μｍ）、ｉ型ＩｎＰスペーサ層（厚さ：１００ｎｍ）、発光波長１４５０ｎｍの量子井戸構造の活性層（合計１８０ｎｍ）、ｉ型ＩｎＰスペーサ層（厚さ：３２０ｎｍ）、ｐ型ＩｎＰクラッド層（厚さ：２．４μｍ）、ｐ型Ｉｎ０．８Ｇａ０．２０Ａｓ０．５Ｐ０．５キャップ層（厚さ：５０ｎｍ）、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層（厚さ：１００ｎｍ）をＭＯＣＶＤ法により順次形成した。なお、量子井戸構造の活性層の形成にあたり、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．５Ｐ０．５井戸層（厚さ：１０ｎｍ）及びＩｎＰ障壁層（厚さ：８ｎｍ）を１０層ずつ交互に積層した。
　ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層上に、図６Ａに示すように、島状に分散したｐ型オーミック電極部（Ａｕ／ＡｕＺｎ／Ａｕ、合計厚さ：５３０ｎｍ）を形成した。図６ＡのＩ－Ｉ断面図が、図２Ａの模式断面図に相当する。このパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極を蒸着し、レジストパターンのリフトオフにより形成した。この状態で光学顕微鏡を用いてウェーハの半導体層を上面視で観察したところ、ｐ型オーミック電極部の、半導体層への接触面積率は４．５％であった。なお、図６Ａの外形サイズは３８０μｍ角である。
　次に、ｐ型オーミック電極部及びその周辺にレジストマスクを形成し、オーミック電極部を形成した場所以外のｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層を、酒石酸－過酸化水素系のウェットエッチングにより除去した。その後、プラズマＣＶＤ法によりｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面にＳｉＯ２からなる誘電体層（厚さ：７００ｎｍ）を形成した。そして、ｐ型オーミック電極部の上方領域に、幅方向及び長手方向に幅３μｍを付加した形状の窓パターンをレジストで形成し、ｐ型オーミック電極部及びその周辺の誘電体層を、ＢＨＦによるウェットエッチングにより除去し、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層を露出させた。このとき、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の誘電体層の高さＨ１（７００ｎｍ）は、ｐ型コンタクト層（厚さ：１３０ｎｍ）とｐ型オーミック電極部（厚さ：５３０）からなるコンタクト部の高さＨ２（６６０ｎｍ）より、４０ｎｍ高くした。なお、この状態で光学顕微鏡を用いてウェーハの半導体層を上面視で観察したところ、誘電体層（ＳｉＯ２）の接触面積率は９０％であった。
　次に、金属反射層（Ａｌ／Ａｕ／Ｐｔ／Ａｕ）を、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面に蒸着により形成した。金属反射層の各金属層の厚さは、順に１０ｎｍ、６５０ｎｍ、１００ｎｍ、９００ｎｍである。
　一方、支持基板となる導電性Ｓｉ基板（厚さ：３００μｍ）上に、金属接合層（Ｔｉ／Ｐｔ／Ａｕ）を形成した。金属接合層の各金属層の厚さは、順に６５０ｎｍ、１０ｎｍ、９００ｎｍである。
　これら金属反射層及び金属接合層を対向配置して、３００℃で加熱圧縮接合を行った。そして、ＩｎＰ基板を塩酸（濃度：１２％）によりウェットエッチングして除去し、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層を露出させた。
　次に、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層の一部をｎ型コンタクト層として用い、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層上に、上面電極の配線部として、ｎ型電極（Ａｕ（厚さ：１０ｎｍ）／Ｇｅ（厚さ：３３ｎｍ）／Ａｕ（厚さ：５７ｎｍ）／Ｎｉ（厚さ：３４ｎｍ）／Ａｕ（厚さ：８００ｎｍ）／Ｔｉ（厚さ：１００ｎｍ）／Ａｕ（厚さ：１０００ｎｍ））を、レジストパターン形成、ｎ型電極の蒸着、レジストパターンのリフトオフにより、図６Ｂに示すように形成した。上記ｎ型電極を形成した部分をｎ型電極形成領域という。その後、熱処理によりｎ型ＩｎＧａＡｓコンタクト層とｎ側電極の配線部とのオーミックコンタクトを形成した（同時にp型ＩｎＧａＡｓコンタクト層とｐ型オーミック電極部とのオーミックコンタクトも形成される）。さらに、パッド部（Ｔｉ（厚さ：１５０ｎｍ）／Ｐｔ（厚さ：１００ｎｍ）／Ａｕ（厚さ：２５００ｎｍ））をｎ型電極上に形成し、上面電極のパターンを図６Ｂに示すとおりとした。図６ＢにおけるＩＩ－ＩＩ断面図が、図４Ｂに相当する。なお、図６Ａと同様、図６Ｂの外形サイズは３８０μｍ角である。その後、ｎ型電極形成領域以外（ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層以外）のｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層を硫酸－過酸化水素系を用いてウェットエッチングして除去した。
　最後に、メサエッチングにより各素子間（幅６０μｍ）の半導体層を除去してダイシングラインを形成した。そして、Ｓｉ基板を研削して厚さ８７μｍまで薄化した後、Ｓｉ基板の裏面側への裏面電極（Ｔｉ（厚さ：１０ｎｍ）／Ｐｔ（厚さ：５０ｎｍ）／Ａｕ（厚さ２００ｎｍ））を形成し、ダイシングによるチップ個片化を行って、発明例１に係る半導体発光素子を作製した。なお、チップサイズは３５０μｍ×３５０μｍである。
（発明例２）
　ｐ型クラッド層の厚さを７．２μｍとした以外は、発明例１と同様とした。
（発明例３）
　エッチングストップ層の厚さを５０ｎｍとし、ｐ型クラッド層の厚さを１．２μｍとした以外は、発明例１と同様とした。
（発明例４）
　ｐ型クラッド層の厚さを１．２μｍとした以外は、発明例１と同様とした。
（比較例１）
　エッチングストップ層の厚さを２００ｎｍとし、ｐ型クラッド層の厚さを１．２μｍとした以外は、発明例１と同様とした。
（比較例２）
　エッチングストップ層の厚さを２００ｎｍとし、ｐ型クラッド層の厚さを１．８μｍとした以外は、発明例１と同様とした。
（比較例３）
　エッチングストップ層の厚さを２００ｎｍとした以外は、発明例１と同様とした。
＜評価１：発光出力評価＞
　発明例１～４及び比較例１～３にかかる半導体発光素子に定電流電圧電源を用いて１００ｍＡの電流を流した際の積分球による発光出力Ｐｏ、２０ｍＡの電流を流したときの順方向電圧Ｖｆ、及び発光ピーク波長λｐを測定し、それぞれ１０個（ウェーハの中心から外周に向けて等間隔に１０点の位置）の試料の測定結果の平均値を求めた。
　結果を表１に示す。
＜評価２：クロスハッチ評価＞
　発明例１～４及び比較例１～３にかかる半導体発光素子の最外層（おもて面側）の表面の外観を、金属顕微鏡及びＷＡＳＡＶＩ　（Ｗａｆｅｒ　Ｓｕｒｆａｃｅ　Ａｎａｌｙｚｉｎｇ　ａｎｄ　ＶＩｓｕａｌｉｚｉｎｇ　Ｓｙｓｔｅｍ）シリーズの「ＴＲＩＯＳ３３」を用いて確認した。発明例１～４にはクロスハッチが観察されず、比較例１～３にはクロスハッチが観察された。比較例１～３のクロスハッチはウェーハ中央部には観察されなかったため、クロスハッチが生じている範囲のウェーハ外周からの距離についてＯＦ（（０－１－１）面方位のオリエンテーションフラット）とＩＦ（（０－１－１）面方位のサブフラット）からの長さを計測した。
　例として比較例２のオリエンテーションフラット付近の金属顕微鏡写真とＴＲＩＯＳ３３によるウェーハ検査像を図７Ａ、図７Ｂに、発明例１のオリエンテーションフラット付近の金属顕微鏡写真とＴＲＩＯＳ３３によるウェーハ検査像を、図８Ａ、図８Ｂに示す。また、発明例１～４と比較例１～３の結果を表１に示す。なお、表１において、クロスハッチが観察されなかった場合の外観評価を「良」とし、クロスハッチが観察された場合の外観評価を「不良」とした。
Figure JPOXMLDOC01-appb-T000001
　表１、図７Ａ、図７Ｂ、図８Ａ、図８Ｂに示すように、発明例１～４ではいずれもクロスハッチが生じなかったが、比較例１～３では半導体発光素子の最外層（おもて面側）にクロスハッチが生じている。また、表１に示すように、ｐ型クラッド層の厚さを２４００ｎｍ以上とした発明例１、２はいずれも発明例３，４および比較例１、２に対して１００ｍＡの高電流を流したときの出力に優れていることがわかる。
　また、発明例１と比較例３とを比較すると、ｐ型クラッド層の厚さが同じ場合でも、エッチングストップ層の厚さが薄い発明例１の方が、１００ｍＡの高電流を流したときの出力が向上していることがわかる。さらに、発明例１、２の方が、比較例１～３に比べて順方向電圧が低減していることがわかる。また、p型クラッド層の厚さが同じ発明例３，４と比較例１とを比較すると、エッチングストップ層の厚さを薄くした発明例３，４の方が、順方向電圧が低減していることもわかる。
１０　　　　　　ＩｎＰ成長用基板
２０　　　　　　エッチングストップ層
３０　　　　　　半導体積層体
３１　　　　　　ｎ型クラッド層
３５　　　　　　活性層
３５Ｗ　　　　　井戸層
３５Ｂ　　　　　障壁層
３７　　　　　　ｐ型クラッド層
３９　　　　　　ｐ型キャップ層
４０　　　　　　コンタクト部
４１（４１ａ）　ｐ型コンタクト層
４３　　　　　　オーミック金属部
５０　　　　　　誘電体層
６０　　　　　　金属反射層
７０　　　　　　金属接合層
８０　　　　　　支持基板（導電性支持基板）
１００　　　　　半導体発光素子
９１　　　　　　裏面電極
９３　　　　　　上面電極
Ｅ１　　　　　　露出領域
Ｅ２　　　　　　露出面
Ｅ３　　　　　　露出部

Claims (14)

  1. 　ＩｎＰ成長用基板上に、エッチングストップ層を形成する工程と、
    　前記エッチングストップ層上に、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層した半導体積層体を形成する工程と、を含む、半導体光デバイスの製造方法であって、
    　前記エッチングストップ層の厚さが、１００ｎｍ以下であることを特徴とする、半導体光デバイスの製造方法。
  2. 　前記エッチングストップ層の厚さは、５０ｎｍ以下である、請求項１に記載の半導体光デバイスの製造方法。
  3. 　前記エッチングストップ層の厚さは、２０ｎｍ以下である、請求項２に記載の半導体光デバイスの製造方法。
  4. 　前記半導体積層体に、少なくとも金属接合層を介して支持基板を接合する工程と、
    　前記ＩｎＰ成長用基板を除去する工程と、をさらに有する請求項１～３に記載の半導体光デバイスの製造方法。
  5. 　前記エッチングストップ層の一部を、ｎ型ＩｎＧａＡｓコンタクト層とする、請求項１～４のいずれか一項に記載の半導体光デバイスの製造方法。
  6. 　前記ｎ型ＩｎＧａＡｓコンタクト層の厚さが１～１００ｎｍである、請求項５に記載の半導体光デバイスの製造方法。
  7. 　前記半導体積層体は、ｎ型クラッド層、活性層、及びｐ型クラッド層をこの順に含み、
    　前記ｐ型クラッド層の厚さが、１２００～９０００ｎｍである、請求項１～６のいずれか一項に記載の半導体光デバイスの製造方法。
  8. 　前記ｐ型クラッド層の厚さは、２４００～９０００ｎｍである、請求項７に記載の半導体光デバイスの製造方法。
  9. 　ＩｎＰ成長用基板と、
    　前記ＩｎＰ成長用基板上に形成されたエッチングストップ層と、
    　前記エッチングストップ層上に形成された、Ｉｎ及びＰを少なくとも含むＩｎＧａＡｓＰ系ＩＩＩ－Ｖ族化合物半導体層を複数層積層した半導体積層体と、を備えた半導体光デバイスの中間体であって、
    　前記エッチングストップ層の厚さが、１００ｎｍ以下であることを特徴とする、半導体光デバイスの中間体。
  10. 　前記エッチングストップ層の厚さは、５０ｎｍ以下である、請求項９に記載の半導体光デバイスの中間体。
  11. 　前記エッチングストップ層の厚さは、２０ｎｍ以下である、請求項１０に記載の半導体光デバイスの中間体。
  12. 　前記半導体積層体は、ｎ型クラッド層、活性層、及びｐ型クラッド層をこの順に含み、
    　前記ｐ型クラッド層の厚さが、１２００～９０００ｎｍである、請求項９～１１のいずれか一項に記載の半導体光デバイスの中間体。
  13. 　前記ｐ型クラッド層の厚さは、２４００～９０００ｎｍである、請求項１２に記載の半導体光デバイスの中間体。
  14. 　前記半導体積層体に、少なくとも金属接合層を介して支持基板が接合された、請求項９～１３のいずれか一項に記載の半導体光デバイスの中間体。
     
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653649A (zh) * 2020-06-05 2020-09-11 中国科学院上海微系统与信息技术研究所 一种Si基InGaAs光电探测器的制备方法及光电探测器

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224404A (ja) * 1993-01-28 1994-08-12 Oki Electric Ind Co Ltd 集積回路装置の製造方法
JPH10173289A (ja) * 1996-12-06 1998-06-26 Hitachi Ltd 半導体装置の製造方法
JPH11168262A (ja) * 1997-09-30 1999-06-22 Canon Inc 面型光デバイス、その製造方法、および表示装置
JP2000196189A (ja) * 1998-12-24 2000-07-14 Toshiba Corp 面発光型半導体レーザ
JP2005340504A (ja) * 2004-05-27 2005-12-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2008186902A (ja) * 2007-01-29 2008-08-14 Hitachi Ltd 光半導体素子、及びその製造方法
JP2010251609A (ja) * 2009-04-17 2010-11-04 Fujitsu Ltd 半導体レーザ
US20100329297A1 (en) * 2009-06-30 2010-12-30 Joseph John Rumpler Highly integrable edge emitting active optical device and a process for manufacture of the same
JP2013016582A (ja) * 2011-07-01 2013-01-24 Sumitomo Electric Ind Ltd 光集積素子の製造方法
US20140010253A1 (en) * 2008-01-18 2014-01-09 The Regents Of The University Of California Hybrid silicon laser-quantum well intermixing wafer bonded integration platform for advanced photonic circuits with electroabsorption modulators
JP2014013844A (ja) * 2012-07-04 2014-01-23 Nippon Telegr & Teleph Corp <Ntt> 半導体受光素子およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9444019B1 (en) * 2015-09-21 2016-09-13 Epistar Corporation Method for reusing a substrate for making light-emitting device
JP6452651B2 (ja) * 2016-06-30 2019-01-16 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法および半導体光デバイス

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224404A (ja) * 1993-01-28 1994-08-12 Oki Electric Ind Co Ltd 集積回路装置の製造方法
JPH10173289A (ja) * 1996-12-06 1998-06-26 Hitachi Ltd 半導体装置の製造方法
JPH11168262A (ja) * 1997-09-30 1999-06-22 Canon Inc 面型光デバイス、その製造方法、および表示装置
JP2000196189A (ja) * 1998-12-24 2000-07-14 Toshiba Corp 面発光型半導体レーザ
JP2005340504A (ja) * 2004-05-27 2005-12-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2008186902A (ja) * 2007-01-29 2008-08-14 Hitachi Ltd 光半導体素子、及びその製造方法
US20140010253A1 (en) * 2008-01-18 2014-01-09 The Regents Of The University Of California Hybrid silicon laser-quantum well intermixing wafer bonded integration platform for advanced photonic circuits with electroabsorption modulators
JP2010251609A (ja) * 2009-04-17 2010-11-04 Fujitsu Ltd 半導体レーザ
US20100329297A1 (en) * 2009-06-30 2010-12-30 Joseph John Rumpler Highly integrable edge emitting active optical device and a process for manufacture of the same
JP2013016582A (ja) * 2011-07-01 2013-01-24 Sumitomo Electric Ind Ltd 光集積素子の製造方法
JP2014013844A (ja) * 2012-07-04 2014-01-23 Nippon Telegr & Teleph Corp <Ntt> 半導体受光素子およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653649A (zh) * 2020-06-05 2020-09-11 中国科学院上海微系统与信息技术研究所 一种Si基InGaAs光电探测器的制备方法及光电探测器
CN111653649B (zh) * 2020-06-05 2023-09-05 中国科学院上海微系统与信息技术研究所 一种Si基InGaAs光电探测器的制备方法及光电探测器

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