KR102426467B1 - 반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체 - Google Patents

반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체 Download PDF

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Abstract

본 발명은 크로스 해치를 억제할 수 있는 반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체를 제공하는 것을 목적으로 한다. 본 발명의 반도체 광 디바이스의 제조방법은, InP 성장용 기판 상에 에칭 스톱층을 형성하는 공정과, 상기 에칭 스톱층 상에 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 공정을 포함하고, 상기 에칭 스톱층의 두께가 100nm 이하이다. 또한, 본 발명의 반도체 광 디바이스의 중간체는 InP 성장용 기판과, 상기 InP 성장용 기판 상에 형성된 에칭 스톱층과, 상기 에칭 스톱층 상에 형성된 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 구비하고, 상기 에칭 스톱층의 두께가 100nm 이하이다.

Description

반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체
본 발명은, 반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체에 관한 것이다.
근년, 웨어러블 기기의 수요에 따라 적외영역을 수발광 파장으로 하는 반도체 광 디바이스에는 소형화가 요구되며, 특히, 반도체 광 디바이스의 두께(전체 두께)를 작게 하는 것이 요구되고 있다. 그리고, 파장 1000nm ~ 2200nm의 근적외 영역을 수발광 파장으로 하는 반도체 광 디바이스가 혈액의 분석 등 헬스케어용 센서로 주목받고 있다.
이러한 요망에 대해서, 예를 들면, 본 출원인은 InP 성장용 기판 상에 반도체 적층체를 형성하는 공정과, 반도체 적층체를 적어도 금속 접합층을 통하여 Si기판으로 이루어지는 지지기판과 접합하는 공정과, InP 성장용 기판을 제거하는 공정을 가지는 첩합(貼合) 반도체 광 디바이스를 처음으로 제안하고 있다(특허문헌 1 참조).
이러한 InP 성장용 기판을 제거하여 지지기판을 접합하는 반도체 광 디바이스의 제조방법으로는, InP 성장용 기판 상에 미리 에칭 스톱층을 형성하였다. 에칭 스톱층은, 예를 들면, InP 성장용 기판 상에 3원계 또는 4원계의 혼정(混晶)을 성장(예를 들면, 에피택셜 성장)시킴으로써 형성할 수 있다.
일본 공개특허 공보 2018-006495호
그러나, 상기 제안까지는 InP 성장용 기판을 제거하는 시도는 이루어지지 않았으므로, InP 성장용 기판을 제거하는 공정에서의 적절한 에칭 스톱층에 대해서는 충분히 검토되지 않았다. InP 성장용 기판을 제거하는 공정으로는, 장시간에 걸쳐 용해액으로 InP 성장용 기판을 녹이므로, InP 성장용 기판의 용해의 과정에서 기판의 두께 면 내의 편차이나, 용해의 진행속도의 편차에 의해 기판이 제거되어 에칭 스톱층이 용해액에 노출한 부분과 아직 기판이 용해하는 부분이 혼재하는 상태가 발생한다. 이 상태에서 기판이 완전하게 제거되는 동안, 에칭 스톱층은 완전히 용해하지 않고 남겨질 필요가 있다. 이 때문에, 에칭 스톱층은 충분히 두꺼울 필요가 있다고 생각되었다. 그러나, 에칭 스톱층의 격자 정수를 InP에 가까운 것으로 한 경우라도, 에칭 스톱층 상의 반도체 적층체에 있어서, 반도체 광 디바이스에 크로스 해치가 발생하는 경우가 있다고 판명되었다. 여기서, "크로스 해치"란, 결정 격자에 따라 발생하고, 반도체 광 디바이스의 표면에 선으로 격자형상으로 보여지는 결함을 말한다. 크로스 해치가 발생하면, 외관이 나쁠 뿐만 아니라, 고전류를 흘렸을 때 출력의 저하를 일으킬 우려가 있다.
여기서, 본 발명은 크로스 해치를 억제할 수 있는 반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체를 제공하는 것을 목적으로 한다.
본 발명자들은 상기 크로스 해치가 발생하는 원인에 대해서 열심히 검토하였다. 그 결과, 에칭 스톱층을 마련한 경우, 상기 에칭 스톱층과 InP 성장용 기판 사이에 변형 에너지가 축적되는 결과, 이것이 반도체 광 디바이스에 크로스 해치가 발생하는 원인이 되는 것을 밝혀냈다.
본 발명의 요지 구성은 이하와 같다.
본 발명의 반도체 광 디바이스의 제조방법은 InP 성장용 기판 상에 에칭 스톱층을 형성하는 공정과,
상기 에칭 스톱층 상에 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 공정을 포함하고,
상기 에칭 스톱층의 두께가 100nm 이하인 것을 특징으로 한다.
본 발명의 반도체 광 디바이스의 제조방법으로는, 상기 에칭 스톱층의 두께는 50nm 이하인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 제조방법으로는, 상기 에칭 스톱층의 두께는 20nm 이하인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 제조방법으로는,
상기 반도체 적층체에 적어도 금속 접합층을 통하여 지지기판을 접합하는 공정과,
상기 InP 성장용 기판을 제거하는 공정을 더 가지는 것이 바람직하다.
본 발명의 반도체 광 디바이스의 제조방법으로는, 상기 에칭 스톱층의 일부를 n형 InGaAs 컨택트층으로 하는 것이 바람직하다.
본 발명의 반도체 광 디바이스의 제조방법으로는, 상기 n형 InGaAs 컨택트층의 두께가 1 ~ 100nm인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 제조방법으로는, 상기 반도체 적층체는 n형 클래드층, 활성층, 및 p형 클래드층을 이 순으로 포함하고,
상기 p형 클래드층의 두께가 1200 ~ 9000nm인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 제조방법으로는, 상기에 있어서, 상기 p형 클래드층의 두께는 2400 ~ 9000nm인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 중간체는 InP 성장용 기판과,
상기 InP 성장용 기판 상에 형성된 에칭 스톱층과,
상기 에칭 스톱층 상에 형성된 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 구비하고,
상기 에칭 스톱층의 두께가 100nm 이하인 것을 특징으로 한다.
본 발명의 반도체 광 디바이스의 중간체로는, 상기 에칭 스톱층의 두께는 50nm 이하인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 중간체로는, 상기 에칭 스톱층의 두께는 20nm 이하인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 중간체로는, 상기 반도체 적층체는 n형 클래드층, 활성층, 및 p형 클래드층을 이 순으로 포함하고,
상기 p형 클래드층의 두께가 1200 ~ 9000nm인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 중간체로는, 상기에 있어서, 상기 p형 클래드층의 두께는 2400 ~ 9000nm인 것이 바람직하다.
본 발명의 반도체 광 디바이스의 중간체로는, 상기 반도체 적층체에 적어도 금속 접합층을 통하여 지지기판이 접합되었던 것이 바람직하다.
본 발명에 따르면, 크로스 해치를 억제할 수 있는 반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체를 제공할 수 있다.
도 1a는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 1b는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 1c는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 2a는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 2b는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 2c는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 3a는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 3b는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 4a는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 4b는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 제조방법의 플로우를 설명하기 위한 모식 단면도이다.
도 5는, 본 발명의 일 실시형태에 따른 반도체 광 디바이스의 하나의 중간체의 유전체층 및 컨택트부 주변을 설명하는 모식도이다.
도 6a는, 실시예에서의 오믹 전극부의 패턴을 나타내는 모식 상면도이다.
도 6b는, 실시예에서의 상면 전극의 패턴을 나타내는 모식 상면도이다.
도 7a는, 비교예 3의 외관평가(금속 현미경 사진)의 결과를 나타내는 도면이다.
도 7b는, 비교예 3의 외관평가(WASAVI)의 결과를 나타내는 도면이다.
도 8a는, 발명예 1의 외관평가(금속 현미경 사진)의 결과를 나타내는 도면이다.
도 8b는, 발명예 1의 외관평가(WASAVI)의 결과를 나타내는 도면이다.
도 9a는, n형 컨택트층 상에 n형 전극을 배치한 후, n형 컨택트층의 일부를 제거하는 경우를 나타내는 모식도이다.
도 9b는, n형 컨택트층의 일부를 제거한 후, 남은 n형 컨택트층 상에 n형 전극을 배치하는 경우를 나타내는 모식도이다.
본 발명의 실시형태의 설명에 앞서, 이하의 점에 대해서 미리 설명한다. 우선, 본 명세서에서 조성비를 명시하지 않고 단순히 "InGaAsP"로 표기하는 경우는 III족 원소(In, Ga의 합계)와, V족 원소(As, P)와의 화학 조성비가 1：1이며, 또한, III족 원소인 In 및 Ga의 비율과, V족 원소인 As 및 P의 비율이 각각 부정(不定)의, 임의의 화합물을 의미하는 것으로 한다. 이 경우, III족 원소에 In 및 Ga의 어느 하나가 포함되지 않는 경우를 포함하고, 또한, V족 원소에 As 및 P의 어느 하나가 포함되지 않는 경우를 포함하는 것으로 한다. 단, "In 및 P를 적어도 포함하는" InGaAsP로 명시적으로 기재하는 경우, III족 원소에 In가 0% 초과100% 이하 포함되며, 또한, V족 원소에 P가 0% 초과100% 이하 포함되어 것으로 한다. 또한, "InGaP"로 표기하는 경우는, 상기 "InGaAsP"에 As가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미하며, "InGaAs"로 표기하는 경우에는, 상기 "InGaAsP"에 P가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 마찬가지로, "InAsP"로 표기하는 경우는, 상기 "InGaAsP"에 Ga가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미하며, "GaAsP"로 표기하는 경우에는, 상기 "InGaAsP"에 In가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 그리고, "InP"로 표기하는 경우는, 상기 "InGaAsP"에 Ga 및 As가 제조상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 그리고, InGaAsP나 InGaAs 등의 각 성분 조성비는 광 루미네선스 측정 및 X선 회절 측정 등에 의해서 측정할 수 있다. 또한, 여기서 말하는 "제조상 불가피한 혼입"이란, 원료가스를 이용하는 제조장치 상의 불가피한 혼입 이외, 결정성장 시 또는 그 이후의 열처리에 수반하는 각층 계면에서의 원자의 확산현상 등을 의미한다.
또한, 본 명세서에 있어서, 전기적으로 p형으로서 기능하는 층을 p형층이라고 칭하며, 전기적으로 n형으로서 기능하는 층을 n형층이라고 칭한다. 한편, Zn나 S, Sn 등의 특정한 불순물을 의도적으로는 첨가하지 않고, 전기적으로 p형 또는 n형으로서 기능하지 않는 경우, "i형" 또는 "언도프"라고 한다. 언도프의 InGaAsP층에는 제조과정에서의 불가피적인 불순물의 혼입은 있어도 좋고, 구체적으로는, 캐리어 밀도가 작은(예를 들면, 4 × 1016/cm3 미만) 경우, "언도프"라고 하며, 본 명세서에서는 취급하는 것으로 한다. 또한, Zn나 Sn 등의 불순물 농도의 값은 SIMS분석에 따른 것으로 한다.
또한, 형성되는 각 층의 두께 전체는 광 간섭식 막두께 측정기를 이용하여 측정할 수 있다. 더욱이, 각 층의 두께 각각은 광 간섭식 막두께 측정기 및 투과형 전자현미경에 의한 성장층의 단면 관찰로부터 산출할 수 있다. 또한, 초격자 구조와 같이 각 층의 두께가 작은 경우에는 TEM - EDS를 이용하여 두께를 측정할 수 있다. 그리고, 단면도에서, 소정의 층이 경사면을 가지는 경우, 그 층의 두께는 해당층의 직하(直下)층의 평탄면에서의 최대 높이를 이용하는 것으로 한다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 상세하게 예시 설명한다. 또한, 동일한 구성요소에는 원칙적으로 동일한 참조번호를 부여하여 중복하는 설명을 생략한다. 각 도에 있어서, 설명의 편의상 기판 및 각 층의 종횡 비율을 실제의 비율에서 과장하여 도시한다.
＜반도체 발광소자의 제조방법＞
반도체 광 디바이스가 반도체 발광소자인 경우의, 상기 반도체 발광소자의 제조방법의 일 실시형태에 대해서 설명한다.
(제1 공정)
본 발명의 일 실시형태에 따른 반도체 발광소자의 제조방법에 대해서는, 우선, 도 1a에 나타내는 바와 같이, 우선 InP 성장용 기판(10)을 준비한다. InP 성장용 기판(10)에는 일반적으로 입수 가능한 n형 InP 기판, 언도프의 InP 기판, 및 p형 InP 기판의 어느 하나를 이용할 수도 있다. 본 실시형태에서는, InP 성장용 기판(10)은 n형 InP 기판이다.
이어서, 도 1b에 나타내는 바와 같이, 제1 공정에 있어서는, InP 성장용 기판(10) 상에 에칭 스톱층(20)을 형성한다. 에칭 스톱층(20)은 후 공정에 있어서 InP 성장용 기판(10)을 에칭에 의해 제거할 때, 반도체 적층체(30)까지 제거되어 버리는 것을 방지한다. 그리고, 에칭 스톱층(20)이란, InP 성장용 기판(10)의 용해액(농도 0.1 ~ 36%의 염산)으로는 에칭되기 어려운 에칭 선택성을 가지고 있는 층을 말한다. 게다가, 에칭 스톱층을 에칭할 때의 용해액으로는 반도체 적층체(30)의 에칭 스톱층과 접하는 층(본 실시형태에서는 n형 클래드층(31))이 에칭되기 어렵다는 에칭 선택성도 가지고 있는 것이 바람직하다. 게다가, 에칭 스톱층(20)이란, InP 성장용 기판(10) 및 에칭 스톱층(20)의 바로 상방에 형성하는 반도체 적층체(30)(본 실시형태에서는 n형 클래드층(31)) 사이에 결정성장 가능한 정도로 격자 정합하는 층이다. 격자 정합이 가능한 재료로는, InGaAs 이외에 AlInAs나 AlInGaAs, InGaAsP를 들 수 있다. 이러한 조건을 만족하는 에칭 스톱층으로서는, n형 InGaAs층을 이용할 수 있고, 이 경우, InP와 격자 정합시키기 위해 III족 원소에서의 In조성비를 0.3 ~ 0.7으로 하는 것이 바람직하고, 0.47 ~ 0.6으로 하는 것이 보다 바람직하다. In조성비를 z로서 에칭 스톱층(20)의 조성식을 InzGa(1-z)As로 나타내면, In조성비(z)를 0.47 이상 0.60 이하로 하면, 보다 확실히 결정성장을 수행할 수 있고, In조성비(z)를 0.50 이상 0.57 이하로 하는 것이 보다 바람직하다. 또한, InGaAs가 InP와 완전하게 격자 정합하는 것은 In조성비(z)가 0.532일 때이다. 반도체 적층체(30)에 압축 변형을 가하기 위해서, z ＞ 0.532로 하는 것이 보다 바람직하고, z ≥ 0.54로 하는 것이 보다 바람직하다. 여기서, 본 실시형태에서는 에칭 스톱층(20)의 두께는 100nm 이하이다. 본 발명에서는, 에칭 스톱층(20)의 두께는 50nm 이하인 것이 바람직하고, 20nm 이하인 것이 보다 바람직하다. 한편, 에칭 스톱층(20)의 두께는 1nm 이상으로 하는 것이 바람직하고, 5nm 이상으로 하는 것이 보다 바람직하다. 에칭 스톱층(20)은 단층이어도 좋고, 혹은, 타층과의 복합층(예를 들면, SLS층)이어도 좋다 (이 경우는, 복합층의 총 두께를 100nm 이하, 바람직하게는 50nm 이하, 보다 바람직하게는, 20nm 이하로 함). 에칭 스톱층(20)은 예를 들면, 에피택셜 성장에 의해 형성할 수 있고, 예를 들면, 유기금속 기상성장(MOCVD： Metal Organic Chemical Vapor Deposition)법이나 분자선 에피택시(MBE： Molecular Beam Epitaxy)법, 스퍼터법 등의 공지의 박막성장 방법에 의해 형성할 수 있다. 예를 들면, In원으로 트리메틸인듐(TMIn), Ga원으로 트리메틸갈륨(TMGa), As원으로 아르신(AsH3)을 소정의 혼합비로 이용하여, 이들 원료가스를 캐리어 가스를 이용하면서 기상 성장시킴으로써, 성장시간에 따라 InGaAs층을 소망하는 두께(100nm 이하, 바람직하게는 50nm 이하, 보다 바람직하게는 20nm 이하)로 형성할 수 있다.
본 실시형태에서는, InP 성장용 기판을 제거한 후에 있어서, 에칭 스톱층(20)의 일부를 n형 InGaAs 컨택트층(20)으로 하는 것이 바람직하다. n형 InGaAs 컨택트층(20)은 n형 전극과 직접 접하는 층이다. 또한, n형 InGaAs 컨택트층으로 하는 영역(n형 전극을 형성하는 영역 또는 n형 전극을 형성하는 영역과 그 외주) 이외의 에칭 스톱층은 에칭에 의해 제거하는 것이 바람직하다.
또한, n형 InGaAs 컨택트층(20)은 조성 일정한 단층으로 한정되지 않고, In조성비(z)가 다른 복수층으로 형성되어도 좋다. 더욱이, n형 InGaAs 컨택트층(20)의 In조성비(z)를 두께방향으로 점증 또는 점감시키는 등을 하여 조성 경사시켜도 좋다. 또한, n형 InGaAs 컨택트층(20) 내의 도펀트양에 대해서도 층 내에서 변화시켜도 좋다.
이어서, 도 1b에 나타내는 바와 같이, 제1 공정에 있어서는, 에칭 스톱층(20) 상에 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체(30)를 형성한다.
여기서, 반도체 적층체(30)는 (본 실시형태에서는 에칭 스톱층(20) 측으로부터) n형 클래드층(31), 활성층(35), 및 p형 클래드층(37)을 이 순으로 포함하고, n형 클래드층(31), 활성층(35), 및 p형 클래드층(37)은 각각 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체로 이루어지는 층인 것이 바람직하다.
반도체 적층체(30)는 활성층(35)을 n형 클래드층(31) 및 p형 클래드층(37)에서 협지한 더블 헤테로(DH) 구조 또는 다중 양자우물(MQW) 구조로 할 수 있다. 결정 결함 억제에 따른 광출력 향상을 위하여, 반도체 적층체(30)가 다중 양자우물 구조를 가지는 것이 보다 바람직하다. 다중 양자우물 구조는 우물층(35W) 및 장벽층(35B)을 교번으로 반복한 구조에 의해 형성할 수 있고, 이 경우, 우물층(35W)을 InGaAsP로 할 수 있으며, 장벽층(35B)을 우물층(35W)보다 밴드 갭이 큰 InGaAsP로 하는 것이 바람직하다. 이러한 반도체 적층체(30)에 의해 반도체 발광소자(100)의 발광 파장을 소망하는 근적외 영역의 파장으로 할 수 있다. 예를 들면, InGaAsP계 III-V족 화합물의 조성변경에 의해 발광 피크 파장을 1000 ~ 1650nm로 할 수 있고, MQW 구조의 경우이면, InGaAsP계 III-V족 화합물의 조성변경에 더하여 우물층과 장벽층과의 조성차를 조정하여 우물층에 변형 가함으로써, 발광 피크 파장을 1000~1900nm로 할 수도 있다. 또한, n형 클래드층(31)으로는 n형의 InP 클래드층을 이용하는 것이 바람직하고, p형 클래드층(37)으로는 p형의 InP 클래드층을 이용하는 것이 바람직하다. 또한, 우물층(35W)의 성분조성을 InxwGa1-xwAsywP1-yw로 나타내는 경우, 0.5 ≤ xw ≤ 1, 그리고, 0.5 ≤ yw ≤ 1로 할 수 있고, 0.6 ≤ xw ≤ 0.8, 그리고, 0.3 ≤ yw ≤ 1로 하는 것이 바람직하다. 또한, 장벽층(35B)의 성분 조성을 InxbGa1-xbAsybP1-yb로 나타내는 경우, 0.5≤xb≤1, 그리고, 0≤yb≤0.5로 할 수 있고, 0.8≤xb≤1, 그리고, 0≤yb≤0.2로 하는 것이 바람직하다.
반도체 적층체(30)의 전체 두께는 제한되지 않으나, 예를 들면, 2μm ~ 15μm로 할 수 있다. 또한, n형 클래드층(31)의 두께도 제한되지 않으나, 예를 들면, 1μm~5μm로 할 수 있다. 더욱이, 활성층(35)의 두께도 제한되지 않으나, 예를 들면 100nm ~ 1000nm로 할 수 있다. 또한, 본 발명에서는 p형 클래드층(37)의 두께는 특별히 한정되지 않으나, 1200 ~ 9000nm로 하는 것이 바람직하고, 2400 ~ 9000nm로 하는 것이 보다 바람직하다. 활성층(35)이 다중 양자우물 구조를 가지는 경우, 우물층(35W)의 두께를 3nm ~ 15nm로 할 수 있고, 장벽층(35B)의 두께를 5 ~ 15nm로 할 수 있으며, 양쪽의 조수(組數)를 3 ~ 50으로 할 수 있다.
또한, 도 1b에 나타내는 바와 같이, 반도체 적층체(30)는 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 p형 캡층(39)을 p형 클래드층(37) 상에 가지는 것도 바람직하다. p형 캡층(39)을 마련함으로써 격자 부정합을 완화할 수 있다. p형 캡층(39)의 두께는 제한되지 않으나, 예를 들면 50 ~ 200nm로 할 수 있다. 본 실시형태에서는 반도체 적층체(30)의 최표층은 p형 캡층(39)이지만, 본 발명에서는 p형 캡층(39)은 임의의 구성이므로, 예를 들면, 반도체 적층체(30)의 최표층을 p형 클래드층(37)으로 해도 좋다.
그리고, 도시하지 않으나, 반도체 적층체(30)는 n형 클래드층(31)과 활성층(35) 사이, 및 활성층(35)과 p형 클래드층 사이에 각각 i형 InP 스페이서층을 가지는 것도 바람직하다. i형 InP 스페이서층을 마련함으로써, 도펀트의 확산을 방지할 수 있다. 또한, i형 InP 스페이서층의 두께는 제한되지 않으나, 예를 들면 50 ~ 400nm로 할 수 있다.
여기서, 반도체 적층체(30)의 각 층은 에피택셜 성장에 의해 형성할 수 있고, 예를 들면, 유기금속 기상 성장(MOCVD： Metal Organic Chemical VaporDeposition)법이나 분자선 에피택시(MBE： Molecular Beam Epitaxy)법, 스퍼터법 등의 공지의 박막성장 방법에 의해 형성할 수 있다. 예를 들면, In원으로 트리메틸인듐(TMIn), Ga원으로 트리메틸갈륨(TMGa), As원으로 아르신(AsH3), P원으로 포스핀(PH3)을 소정의 혼합비로 이용하여, 이들 원료가스를 캐리어 가스를 이용하면서 기상 성장시킴으로써, 성장시간에 따라 InGaAsP층을 소망하는 두께로 형성할 수 있다. 또한, 에피택셜 성장시키는 다른 InGaAsP층에 대해서도 마찬가지의 방법에 의해 형성할 수 있다. 각층을 p형 또는 n형에 도펀트하는 경우는 소망에 따라 도펀트원의 가스를 더욱 이용하면 좋다.
(제2 공정)
이어서, 도 1c에 나타내는 바와 같이, 제2 공정에서는 반도체 적층체(30) 상에 III-V족 화합물 반도체로 이루어지는 컨택트층(41)을 형성한다. 예를 들면, 도 1c에 나타내는 바와 같이, p형 캡층(39) 상에 p형의 컨택트층(41)을 형성할 수 있다. p형의 컨택트층(41)은 후술하는 오믹 금속부(43)에 접하고, 오믹 금속부(43)와 반도체 적층체(30) 사이에 개재하는 층으로, 반도체 적층체(30)에 비해 오믹 금속부(43) 사이의 컨택트 저항이 작아지는 조성이면 좋고, 예를 들면 p형의 InGaAs층을 이용할 수 있다. 컨택트층(41)의 두께는 제한되지 않으나, 예를 들면, 50nm ~ 200nm로 할 수 있다.
(제3 공정)
이어서, 도 2a에 나타내는 바와 같이, 제3 공정에서는 컨택트층(41) 상의 일부에 오믹 금속부(43)를 형성함과 동시에, 컨택트층(41)의 표면에 노출영역(E1)을 남긴다. 오믹 금속부(43)는 소정의 패턴으로 섬 형상으로 분산시켜 형성할 수 있다. p형의 컨택트층(41)으로 p형의 InGaAs층을 이용하는 경우, 오믹 금속부(43)로서 예를 들면, Au, AuZn, AuBe, AuTi 등을 이용할 수 있고, 이들 적층구조를 이용하는 것도 바람직하다. 예를 들면, Au / AuZn / Au를 오믹 금속부(43)로 할 수 있다. 오믹 금속부(43)의 두께(또는, 합계 두께)는 제한되지 않으나, 예를 들면, 300 ~ 1300nm, 보다 바람직하게는, 350nm~800nm로 할 수 있다.
여기서, 예를 들면, 컨택트층(41)의 표면에 레지스트 패턴을 형성하고, 오믹 금속부(43)를 증착시켜 레지스트 패턴을 리프트 오프하여 형성하면, 제3 공정을 수행할 수 있다. 또한, 컨택트층(41)의 표면 전면(全面)에 소정의 금속층을 형성하고, 해당 금속층 상에 마스크를 형성하여 에칭하는 등을 하여, 오믹 금속부(43)를 형성하는 것도 제3 공정을 수행할 수 있다. 어떠한 경우에도, 도 2a에 나타내는 바와 같이, 컨택트층(41) 상의 일부에 오믹 금속부(43)가 형성되어 컨택트층(41)의 표면에는 오믹 금속부(43)가 접촉하지 않는 표면, 즉, 노출영역(E1)이 형성된다.
그리고, 오믹 금속부(43)의 형상은 도 2a에 나타내는 바와 같이, 단면도에 있어서 사다리꼴 형상이 될 수도 있으나, 이는 모식적인 예시에 지나지 않는다. 오믹 금속부(43)의 형상은 단면도에 있어서 직사각형(矩形) 형상으로 형성되어도 상관없고, 모서리부에 둥그스름함을 가져도 상관없다.
(제4 공정)
이어서, 도 2b에 나타내는 바와 같이, 제4 공정에서는 노출영역(E1)에서의 컨택트층(41)을, 반도체 적층체(30)의 표면이 노출할 때까지 제거하고, 오믹 금속부(43) 및 컨택트층(41a)으로 이루어지는 컨택트부(40)를 형성함과 동시에, 반도체 적층체(30)의 노출면(E2)을 형성한다. 즉, 앞의 제3 공정에서 형성한 오믹 금속부(43) 이외의 장소에서의 컨택트층(41)을, 반도체 적층체(30)의 최표층인 p형 캡층(39) 표면이 노출할 때까지 에칭하여 컨택트층(41a)으로 한다. 예를 들면, 오믹 금속부(43) 및 그 근방(2 ~ 5μm 정도)에 레지스트 마스크를 형성하고, 주석산 - 과산화 수소계 등에 의해 컨택트층(41)의 노출영역(E1)을 습식 에칭하면 좋다. 이 밖에도, 무기산 - 과산화 수소계 및 유기산 - 과산화 수소계 등에 의해서도 습식 에칭은 가능하다. 또한, 제3 공정에 있어서 금속층 상에 마스크를 형성하고, 에칭에 의해 오믹 금속부(43)를 형성한 경우는 제4 공정의 에칭을 연속하여 수행해도 좋다.
그리고, 컨택트부(40)의 두께는 컨택트층(41)(41a) 및 오믹 금속부(43)의 합계 두께에 상당하고, 350nm ~ 1500nm, 보다 바람직하게는, 400 ~ 1000nm로 할 수 있다.
(제5 공정)
이어서, 도 2c에 나타내는 바와 같이, 제5 공정에서는 반도체 적층체(30)의 노출면(E2) 상의 적어도 일부에 유전체층(50)을 형성한다. 이러한 유전체층(50)은 예를 들면, 이하와 같이 하여 형성할 수 있다.
우선, 반도체 적층체(30) 및 컨택트부(40)를 피복하도록, 반도체 적층체(30) 상의 전면에 유전체층을 성막한다. 성막법으로는, 플라스마 CVD법 또는 스퍼터법 등의 공지의 수법이 적용가능하다. 그리고, 성막한 유전체층 표면의 컨택트부(40)의 상방에 있어서, 유전체층(50)에 컨택트부 상의 유전체가 형성되는 경우에는 소망에 따라 마스크를 형성하고, 에칭 등에 의해 해당 컨택트부 상의 유전체를 제거하면 좋다. 예를 들면, 버퍼드 불산(BHF) 등을 이용하여 컨택트부 상의 유전체를 습식 에칭할 수 있다.
또한, 변형예로서 도 5에 나타내는 바와 같이, 반도체 적층체(30)의 노출면(E2) 상의 일부에 유전체층(50)을 형성함과 동시에, 컨택트부(40)의 주위를 노출부(E3)로 하는 것도 바람직하다. 이러한 유전체층(50) 및 노출부(E3)는 예를 들면, 이하와 같이 하여 형성할 수 있다. 우선, 반도체 적층체(30) 상의 전면에 유전체층을 성막하고, 성막한 유전체층 표면의, 컨택트부(40)의 상방에서 컨택트부를 완전하게 둘러싸는 창패턴을 레지스트로 형성한다. 이 경우, 창패턴은 컨택트부의 폭 방향 및 길이방향의 길이에 대해서 각각 1 ~ 5μm 정도 확장을 가지도록 하는 것이 바람직하다. 이렇게 하여 형성한 레지스트 패턴을 이용하여 컨택트부 주변의 유전체를 에칭에 의해 제거함으로써, 유전체층(50)이 형성됨과 동시에, 컨택트부(40)의 주위가 노출부(E3)가 된다.
이러한 노출부(E3)를 마련함으로써, 반도체 발광소자(100)의 방열경로가 형성된다. 이 효과를 확실히 얻기 위해서는 노출부(E3)의 폭(W)(도 5 참조)을 0.5μm 이상 5μm 이하로 하는 것이 바람직하고, 1μm 이상 3.5μm 이하로 하는 것이 보다 바람직하다.
그리고, 유전체층(50)이 반도체 적층체(30)와 접촉하는 접촉 면적율을 80% 이상 95% 이하로 하는 것도 바람직하다. 컨택트부(40)의 면적을 줄이고 유전체층(50)의 면적을 늘림으로써, 컨택트부에 의한 광흡수를 억제할 수 있기 때문이다. 그리고, 접촉 면적율은 웨이퍼 상태에서 측정할 수 있고, 개편화(個片化) 이후의 반도체 발광소자 상태에서 접촉 면적율을 역산하는 경우는, 개편화 시 제거된 반도체층(유전체층이 존재하고 있던 영역)의 폭을 편폭 20 ~ 30μm(양폭 40 ~ 60μm)로 가정하여 산출해도 좋다.
그리고, 제5 공정에서는 유전체층(50)의 두께(H1)와, 컨택트부(40)의 두께(H2)의 관계는 특별히 제한되지 않으나, 도 5에 나타내는 바와 같이, 유전체층(50)의 두께를 H1, 컨택트부의 두께를 H2 로 나타냈을 경우, H1 ≥ H2로 할 수 있고, H1 ＞ H2로 하는 것도 바람직하다. 이 조건 하에서, 유전체층(50)의 두께를, 예를 들면, 360nm ~ 1600nm, 보다 바람직하게는 410nm ~ 1100nm로 할 수 있다. 또한, 유전체층의 두께(H1)와 컨택트부(40)의 두께(H2)의 차(H1 - H2)를 10nm 이상 100nm 이하로 하는 것도 바람직하다.
또한, 유전체층(50)으로는, SiO2, SiN, ITO, 또는 AlN 등을 이용할 수 있고, 특히, 유전체층(50)이 SiO2로 이루어지는 것이 바람직하다. SiO2는 BHF 등에 의한 에칭 가공이 용이하기 때문이다.
(제6 공정)
이어서, 도 3a에 나타내는 바와 같이, 제6 공정에서는, 유전체층(50) 및 컨택트부(40) 상에 활성층(35)에서 방사되는 광을 반사하는 반사층(60)을 형성한다. 반사층(60)에는 DBR이나 금속 반사층, 포토닉 결정, 부분적인 공극 등에 의한 굴절률차 등이 이용 가능하지만, 제조가 용이하고 방사광에 대해서 적절한 반사율로 하기 위해서 금속 반사층을 이용하는 것이 바람직하다. 제5 공정에 있어서, 노출부(E3)를 형성하는 경우는, 금속 반사층(60)은 노출부(E3) 상에도 형성된다. Au를 주성분으로 하는 금속 반사층(60)이란, 금속 반사층(60)의 조성에 있어서 Au가 50 질량% 초과를 차지하는 것을 말하며, 보다 바람직하게는, Au가 80 질량% 이상인 것을 말한다. 금속 반사층(60)은 복수층의 금속층을 포함할 수 있으나, Au로 이루어지는 금속층(이하, "Au금속층")을 포함하는 경우에는 금속 반사층(60)의 합계 두께 중, Au금속층의 두께를 50% 초과로 하는 것이 바람직하다. 금속 반사층(60)을 구성하는 금속에는 Au 이외, Al, Pt, Ti, Ag 등을 이용할 수 있다. 예를 들면, 금속 반사층(60)은 Au만으로 이루어지는 단일층이어도 좋고, 금속 반사층(60)에 Au금속층이 2층 이상 포함되어 있어도 좋다. 후속하는 제7 공정에서의 접합을 확실히 수행하기 위해, 금속 반사층(60)의 최표층(반도체 적층체(30)와 반대측 면)을 Au금속층으로 하는 것이 바람직하다. 예를 들면, 유전체층(50), 노출부(E3), 및 컨택트부(40) 상에, Al, Au, Pt, Au의 순으로 금속층을 성막하여 금속 반사층(60)으로 할 수 있다. 금속 반사층(60)에서의 Au금속층의 1층의 두께를, 예를 들면, 400nm ~ 2000nm로 할 수 있고, Au 이외의 금속으로 이루어지는 금속층의 두께를 예를 들면, 5nm ~ 200nm로 할 수 있다. 금속 반사층(60)은 증착법 등이 일반적인 수법에 의해 유전체층(50), 노출부(E3), 및 컨택트부(40) 상에 성막하여 형성할 수 있다.
(제7 공정)
이어서, 도 3b에 나타내는 바와 같이, 제7 공정에서는, 금속 접합층(70)이 표면에 마련된 도전성 지지기판(80)을, 금속 접합층(70)을 통하여 금속 반사층(60)에 접합한다. 도전성 지지기판(80)의 표면에는 미리 금속 접합층(70)을, 스퍼터법이나 증착법 등에 의해 형성해 두면 좋다. 이 금속 접합층(70)과 금속 반사층(60)을 대향 배치하여 첩합(貼合)시키고, 250℃~500℃ 정도의 온도로 가열 압축접합을 수행함으로써 양쪽 접합을 수행할 수 있다.
금속 반사층(60)과 접합하는 금속 접합층(70)에는 Ti, Pt, Au 등의 금속이나, 금과 공정(共晶) 합금을 형성하는 금속(Sn 등)을 이용할 수 있으며, 이들을 적층한 것으로 하는 것이 바람직하다. 예를 들면, 도전성 지지기판(80)의 표면에서 순서대로, 두께 400nm ~ 800nm의 Ti, 두께 5nm ~ 20nm의 Pt, 두께 700 ~ 1200nm의 Au를 적층한 것을 금속 접합층(70)으로 할 수 있다. 또한, 금속 반사층(60)과 금속 접합층(70)의 접합을 용이하게 하기 위해서, 금속 접합층(70)측의 최표층을 Au금속층으로 하고, 금속 반사층(60)의, 금속 접합층(70)측의 금속층도 Au로 하여, Au - Au확산에 따른 상호 Au 접합을 수행하는 것이 바람직하다.
지지기판(80)에는 예를 들면, 도전성의 Si기판을 이용할 수 있고, 그 밖에도, 도전성의 GaAs 기판 또는 Ge기판을 이용해도 좋다. 또한, 상술한 반도체 기판 이외에 금속기판을 이용할 수도 있고, 소성 AlN 등의 방열성 절연기판을 이용한 서브 마운트 기판이어도 좋다. 지지기판(80)의 두께는 이용하는 재료에 따라 상이하나, 100μm 이상 500μm 이하로 할 수 있고, Si기판이나 GaAs 기판이면, 180μm 미만의 두께로 하더라도 핸들링 가능하다. 방열성이나 취성(脆性), 코스트를 고려하면 Si기판이 특히 바람직하다.
(제8 공정)
이어서, 도 4a에 나타내는 바와 같이, 제8 공정에서는, InP 성장용 기판(10)을 제거한다. InP 성장용 기판(10)은 예를 들면, 염산을 이용하여 습식 에칭에 의해 제거할 수 있고, 본 실시형태에 있어서는 에칭 스톱층(20)을 형성하고 있으므로, 해당 에칭 스톱층에서 에칭을 종료시킬 수 있다. 염산은 농도 0.1 ~ 36%의 염산이 바람직하다. 더욱이, 염산에는 에칭 선택성에 영향이 없는 범위에서 다른 약품을 혼합해도 좋다. 또한, 에칭 스톱층이 n형 InGaAs층인 경우, 예를 들면, 황산 - 과산화 수소계의 에칭액을 이용한 습식 에칭에 의해 에칭 스톱층을 제거하면 좋다.
(제9 공정)
이어서, 도 4b에 나타내는 바와 같이, 도전성 지지기판(80)의 이면에 이면 전극(91)을 형성하고, 반도체 적층체(30)의 표면에 상면 전극(93)을 형성하는 공정을 가진다. 상면 전극(93)은 배선부(93a) 및 패드부(93b)를 포함해도 좋다. 이면 전극(91) 및 상면 전극(93)의 형성은 공지의 수법을 이용할 수 있고, 예를 들면, 스퍼터법, 전자빔 증착법, 또는 저항 가열법 등을 이용할 수 있다.
또는, 본 발명에서는, 도 9a, 도 9b에 나타내는 바와 같이, n형 InGaAs 컨택트층(20)의 n측 전극 형성영역(20A) 상에 상면 전극(93)을 형성하면서, n형 InGaAs 컨택트층(20)을 일부 제거하여 반도체 적층체(30)에 노출면을 마련할 수도 있다. n측 전극 형성영역(20A) 상에 상면 전극(93)을 마련한 후, n형 InGaAs 컨택트층(20)을 일부 제거해도 좋고(도 9a참조), 미리 n측 전극 형성영역(20A) 이외의 n형 InGaAs 컨택트층(20)을 제거하여, 그 후 남은 n형 컨택트층의 n측 전극 형성영역(20A) 상에 상면 전극(93)을 형성해도 좋다(도 9b). 상술한 바와 같이, n형 InGaAs 컨택트층(20)은 예를 들면, 황산 - 과산화 수소계로 습식 에칭에 의해 제거할 수 있다.
n형 InGaAs 컨택트층(20)의 n측 전극 형성영역(20A) 상에 상면 전극(93)을 형성함에 있어서, 상면 전극(93)은 배선부(93a) 및 패드부(93b)를 포함해도 좋다. 또한, 상면 전극(93) 중, 특히 배선부(93a)는 Au 및 Ge를 포함하는 것이 바람직하고, 혹은, Ti, Pt 및 Au를 포함하는 것이 바람직하다. 상면 전극(93)이 이들 금속원소를 포함하면, n형 InGaAs 컨택트층(20)과의 오믹 컨택트를 확실히 취할 수 있다. 또한, 배선부(93a)를 형성한 후, 컨택트층과 전극 사이의 오믹 형성을 위한 열처리를 수행하는 것이 바람직하다. 패드부(93b)의 형성은 해당 열처리 이후에 하는 것도 바람직하다.
이상과 같이 하여, 반도체 발광소자(100)를 제작할 수 있다. 본 실시형태의 반도체 발광소자의 제조방법에 따르면, 제조되는 반도체 발광소자(100)는 InP 기판을 지지기판으로 하는 제조방법에 비해 지지기판의 두께를 충분히 작게 할 수 있다. 따라서, 반도체 발광소자(100)의 전체 두께도 작게 할 수 있으므로, 반도체 발광소자(100)를 소형화할 수 있다. 더욱이, 본 실시형태의 반도체 발광소자의 제조방법에 따르면, Si기판측에 금속 반사층(60)이 마련되어 있으므로, 지지기판과 반대측 면이 주된 광 취출구가 된다. 한편, 종래의 InP 기판을 성장용 기판겸, 지지기판이 되는 반도체 발광소자의 제조방법으로는, 반도체 적층체의 상하 양면측 및 측면측이 광 취출구가 된다. 따라서, 본 실시형태에 따르는 반도체 발광소자의 제조방법의 경우, 종래형의 반도체 발광소자의 제조방법에 비해 반도체 발광소자의 방출광이 협(狹)지향성되는 점에서도 유리하다.
그리고, 본 실시형태의 반도체 발광소자의 제조방법에 따르면, 에칭 스톱층(20)의 두께를 100nm 이하로 하므로, 상기 에칭 스톱층(20)과 InP 성장용 기판(10)의 격자 부정합에 기인하는 크로스 해치의 발생을 억제할 수 있다. 또한, 에칭 스톱층(20)은 인접하는 n형의 InP 클래드층(31)으로의 As천이층을 발생시키는 것도 알려져 있고, 이러한 As천이층의 발생도 억제할 수 있다. 이러한 관점에서 상술한 바와 같이, 에칭 스톱층(20)의 두께는 50nm 이하인 것이 바람직하고, 20nm 이하인 것이 보다 바람직하다. 또한, 에칭 스톱층(20)의 본래적 기능을 발휘시키기 위해서는, 에칭 스톱층(20)의 두께는 1nm 이상으로 하는 것이 바람직하다. 또한, 에칭 스톱층(20)의 두께가 100nm 이하(바람직하게는, 50nm 이하, 보다 바람직하게는 20nm 이하)인 경우, 100mA에서의 발광출력도 향상한다.
더욱이, 본 실시형태의 반도체 발광소자의 제조방법에 따르면, p형 클래드층(37)의 두께를 1200 ~ 9000nm로 하고 있으므로, 반도체 발광소자에서의 전류의 확산길이를 증대시키고, 반도체 발광소자의 전류 입력에 대한 발광출력의 선형성을 향상시키는 것도 할 수 있다. 이 관점에서, 상술한 바와 같이, p형 클래드층(37)의 두께는 2400 ~ 9000nm로 하는 것이 보다 바람직하다.
여기서, 도시하지 않으나, 본 실시형태에 따른 제조방법은 도전성 지지기판(80)의 두께를 80μm 이상 200μm 미만의 범위 내에 연삭하는 연삭공정을 더 가지는 것도 바람직하다. 본 실시형태에서는, 도전성 지지기판(80)으로서 Si기판을 이용하므로, 도전성 지지기판(80)을 두께 200μm 미만으로 연삭해도 파손이 발생하지 않는다. 더욱이, 도전성 지지기판(80)의 두께를 150μm 이하까지 연삭할 수도 있고, 100μm 이하까지 연삭할 수도 있다. 단, 도전성 지지기판(80)의 두께를 80μm 미만까지 연삭하면 Si기판이어도 파손이 발생할 수 있으므로, 두께의 하한을 80μm로 하는 것이 바람직하다. 또한, 도전성 지지기판(80)의 두께가 80μm 이상이면, 반도체 발광소자(100)를 충분히 핸들링 가능하다.
이 연삭공정은 상술한 제7 공정보다 먼저 수행해도 좋고, 제7 공정과 제8 공정 사이, 혹은, 제8 공정 이후 어떠한 단계에서 수행해도 괜찮지만, 제8 공정 이후가 보다 바람직하다. 박형화한 웨이퍼를 이용하여 가공하는 공정을 줄임으로써, 웨이퍼 깨짐을 보다 확실히 방지할 수 있기 때문이다. 또한, 제8 공정 이후에 연삭공정을 수행하는 경우, 후술하는 이면전극의 형성에 앞서 연삭공정을 수행하는 것으로 한다. 그리고, Si기판으로 이루어지는 도전성 지지기판(80)의 연삭은 일반적인 기계연삭에 의해 수행할 수 있고, 에칭을 병용해도 좋다.
＜반도체 발광소자의 중간체＞
이어서, 반도체 광 디바이스가 반도체 발광소자인 경우의, 상기 반도체 발광소자의 중간체의 일 실시형태에 대해 설명한다.
본 실시형태의 반도체 발광소자의 중간체는 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 도 3a, 및 도 3b에 나타내는 바와 같이, InP 성장용 기판(10)과, InP 성장용 기판(10) 상에 형성된 에칭 스톱층(20)과, 에칭 스톱층(20) 상에 형성된 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체(30)를 구비한 것이다. 그리고, 본 실시형태의 반도체 발광소자의 중간체는 에칭 스톱층(20)의 두께가 100nm 이하이다.
InP 성장 기판(10), 에칭 스톱층(20), 반도체 적층체(30)에 대해서는 반도체 발광소자의 제조방법의 실시형태에서 설명한 것과 마찬가지이므로, 설명을 생략한다.
본 실시형태의 반도체 발광소자의 중간체에 따르면, 에칭 스톱층(20)의 두께를 100nm 이하로 하고 있으므로, 상기 에칭 스톱층(20)과 InP 성장용 기판(10)의 격자 부정합에 기인하는 크로스 해치의 발생을 억제할 수 있다. 또한, 반도체 적층체(30)에 있어서, 에칭 스톱층(20)과 인접하는 층이 상기의 제조방법의 실시형태와 마찬가지로, n형의 InP 클래드층(31)인 경우, 에칭 스톱층(20)은 인접하는 n형의 InP 클래드층(31)으로의 As천이층을 발생시키는 것도 알려져 있으나, 본 실시형태의 반도체 발광소자의 중간체에 따르면, 이러한 As천이층의 발생도 억제할 수 있다. 이러한 관점에서, 본 실시형태의 반도체 발광소자의 중간체에서는 에칭 스톱층(20)의 두께는 50nm 이하인 것이 바람직하고, 20nm 이하인 것이 보다 바람직하다. 또한, 에칭 스톱층(20)의 본래적 기능을 발휘시키기 위해서, 에칭 스톱층(20)의 두께는 1nm 이상으로 하는 것이 바람직하다. 에칭 스톱층(20)은 단층이어도 좋고, 혹은 타층과의 복합층(예를 들면, SLS층)이어도 좋다(이 경우, 복합층의 총 두께를 100nm 이하, 바람직하게는 50nm 이하, 보다 바람직하게는 20nm 이하로 한다).
여기서, 본 실시형태의 반도체 발광소자의 중간체는 도 1b에 나타내는 바와 같이, 반도체 적층체(30)가 최표층(InP 성장용 기판(10)의 반대측의 표층)이어도 좋다. 또한, 본 실시형태의 반도체 발광소자의 중간체는 도 1c에 나타내는 바와 같이, 반도체 적층체(30) 상에 컨택트층(41)이 형성되어 상기 컨택트층(41)이 최표층이어도 좋다. 또한, 본 실시형태의 반도체 발광소자의 중간체는 도 2a, 도 2b에 나타내는 바와 같이, 컨택트층(41) 상에 오믹 금속부(43)가 형성되어 상기 오믹 금속부(43)가 최표층이어도 좋다. 또한, 본 실시형태의 반도체 발광소자의 중간체는 도 2c에 나타내는 바와 같이, 반도체 적층체(30) 상에 유전체층(50)이 형성되어 상기 유전체층(50) 및 오믹 금속부(43)가 최표층이어도 좋다. 또한, 본 실시형태의 반도체 발광소자의 중간체는 도 3a에 나타내는 바와 같이, 유전체층(50) 및 오믹 금속부(43) 상에 금속 반사층(60)이 형성되어 상기 금속 반사층(60)이 최표층이어도 좋다. 또한, 본 실시형태의 반도체 발광소자의 중간체는 도 3b에 나타내는 바와 같이, 금속 반사층(60) 상에 금속 접합층(70) 및 도전성 지지기판(80)이 형성되어 상기 도전성 지지기판(80)이 최표층이어도 좋다. 각 층에 대해서는, 반도체 발광소자의 제조방법의 실시형태에서 설명한 것과 마찬가지이므로, 설명을 생략한다.
본 발명의 반도체 발광소자의 중간체에서는, 반도체 적층체(30)는 (본 실시형태에서는 에칭 스톱층(20)측에서) n형 클래드층(31), 활성층(35), 및 p형 클래드층(37)을 이 순으로 포함하고, p형 클래드층(37)의 두께가 1200 ~ 9000nm인 것이 바람직하다. 이러한 반도체 발광소자의 중간체를 이용한 반도체 발광소자에서의 전류의 확산장을 증대시켜, 반도체 발광소자의 전류입력에 대한 발광 출력의 선형성을 향상시킬 수 있기 때문이다. 이 관점에서, 본 발명의 반도체 발광소자의 중간체에서는, p형 클래드층(37)의 두께는 2400 ~ 9000nm로 하는 것이 보다 바람직하다.
＜반도체 발광소자＞
본 발명의 일 실시형태에 따른 반도체 발광소자(100)는, 종방향으로 전류가 흐름으로써 기능하는 종형의 반도체 발광소자(100)이다. 즉, 도 4b에 나타내는 바와 같이, 이 반도체 발광소자(100)는 도전성 지지기판(80)과, 도전성 지지기판(80)의 표면에 마련된 금속 접합층(70)과, 금속 접합층(70) 상에 마련된 금속 반사층(60)과, 금속 반사층(60) 상에 마련된, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체(30)와, 금속 반사층(60) 및 반도체 적층체(30) 사이에 병렬로 마련된 유전체층(50) 및 컨택트부(40)를 가진다. 그리고, 금속 반사층(60)의 주성분은 Au이며, 도전성 지지기판(80)은 도전성의 Si기판으로 이루어진다. 도 4b에 나타내는 바와 같이, 본 실시형태의 반도체 발광소자(100)는 이면 전극(91) 및 상면 전극(93)을 가지고 있다.
상술한 바와 같이, 반도체 발광소자(100)는 도전성 지지기판(80)으로 도전성의 Si기판을 이용하고 있으므로, 지지기판의 두께를 충분히 작게 할 수 있다. 또한, 반도체 발광소자(100)에서는 Si기판측에 금속 반사층(60)이 마련되어 있으므로, 종래형의 반도체 발광소자에 비해 방출광이 협 지향성이 되는 점에서도 유리하다.
또한, 본 실시형태에서는, 도전성 지지기판(80)의 두께를 80μm 이상 200μm 미만으로 할 수 있고, 두께를 150μm 이하로 할 수도 있고, 100μm 이하로 할 수도 있다.
또한, 반도체 적층체(30)는 n형 클래드층(31), 활성층(35), 및 p형 클래드층(37)을 이 순으로 포함하고, n형 클래드층(31), 활성층(35), 및 p형 클래드층(37)은 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체로 이루어지는 층인 것이 바람직하다. 또한, 반도체 적층체(30)는 활성층(35)을, n형 클래드층(31) 및 p형 클래드층(37)에서 협지한 더블 헤테로 구조 또는 다중 양자우물 구조로 할 수 있고, 활성층(35)이 다중 양자우물 구조를 가지는 것이 바람직한 것도 상술한 바와 같다. 그리고, 유전체층은 SiO2로 이루어지는 것이 바람직하다.
＜반도체 수광소자의 제조방법＞
이어서, 반도체 광 디바이스가 반도체 수광소자인 경우의, 상기 반도체 수광소자의 제조방법에 대해 설명한다.
예를 들면, 상술한 반도체 발광소자의 제조방법에서의, 반도체 적층체를 형성하는 공정에서, 상술한 반도체 적층체로 대체하여 InGaAs광 흡수층 및 InP창층을 포함하는 반도체 적층체를 마련하면, 반도체 광 디바이스를 반도체 수광소자로 이용할 수 있다. 그리고, 본 실시형태의 반도체 수광소자는 도전성 지지기판으로서 Si기판을 이용하고 있으므로, 반도체 발광소자(100)와 마찬가지로, 도전성 지지기판의 두께를 작게 할 수 있고, 나아가서는 반도체 수광소자의 전체 두께를 작게 할 수 있으므로, 반도체 수광소자를 소형화할 수 있다. 더욱이, 에칭 스톱층(20)의 두께를 100nm 이하로 하고 있으므로, 상기 에칭 스톱층(20)과 InP 성장용 기판(10)의 격자 부정합에 기인하는 크로스 해치의 발생을 억제할 수 있다. 이 관점에서 상술한 바와 같이, 에칭 스톱층(20)의 두께는 50nm 이하인 것이 바람직하고, 20nm 이하인 것이 보다 바람직하다. 또한, 에칭 스톱층(20)의 본래적 기능을 발휘시키기 위해서는, 에칭 스톱층(20)의 두께는 1nm 이상으로 하는 것이 바람직하다. 에칭 스톱층(20)은 단층이어도 좋고, 혹은, 타층과의 복합층(예를 들면, SLS층)이어도 좋다(이 경우는, 복합층의 총 두께를 100nm 이하, 바람직하게는 50nm 이하, 보다 바람직하게는 20nm 이하로 함).
＜반도체 수광소자의 중간체＞
이어서, 반도체 광 디바이스가 반도체 수광소자인 경우의, 상기 반도체 수광소자의 중간체에 대해 설명한다.
예를 들면, 상술한 반도체 발광소자의 중간체에서의, 반도체 적층체로서 InGaAs광 흡수층 및 InP창층을 포함하는 반도체 적층체를 이용하면, 반도체 광 디바이스를 반도체 수광소자로서 이용할 수 있다. 그리고, 본 실시형태의 반도체 수광소자는 도전성 지지기판으로서 Si기판을 이용하고 있으므로, 반도체 발광소자(100)와 마찬가지로, 도전성 지지기판의 두께를 작게 할 수 있고, 나아가서는 반도체 수광소자의 전체 두께를 작게 할 수 있으므로, 반도체 수광소자를 소형화할 수 있다. 더욱이, 에칭 스톱층(20)의 두께를 100nm 이하로 하고 있으므로, 상기 에칭 스톱층(20)과 InP 성장용 기판(10)의 격자 부정합에 기인하는 크로스 해치의 발생을 억제할 수 있다. 이 관점에서 상술한 바와 같이, 에칭 스톱층(20)의 두께는 50nm 이하인 것이 바람직하고, 20nm 이하인 것이 보다 바람직하다. 또한, 에칭 스톱층(20)의 본래적 기능을 발휘시키기 위해서는, 에칭 스톱층(20)의 두께는 1nm 이상으로 하는 것이 바람직하다. 에칭 스톱층(20)은 단층이어도 좋고, 혹은, 타층과의 복합층(예를 들면, SLS층)이어도 좋다(이 경우는, 복합층의 총 두께를 100nm 이하, 바람직하게는 50nm 이하, 보다 바람직하게는 20nm 이하로 함).
＜반도체 수광소자＞
본 발명의 일 실시형태에 따른 반도체 수광소자는 예를 들면, 상술한 반도체 발광소자의 중간체에서의 반도체 적층체로서, InGaAs광 흡수층 및 InP창층을 포함하는 반도체 적층체를 이용한 것이다.
이상, 본 발명의 실시형태에 대해 설명하였으나, 본 발명은 상기의 실시형태에 어떠한 한정도 되는 것은 아니다. 예를 들면, 상기의 실시형태에서는, InP 성장용 기판(10)으로 n형 InP 기판을 이용하는 실시형태로 하였으므로, InP 성장용 기판(10) 상에 형성되는 각 층의 n형 및 p형에 대해서는 상기한 바와 같이 하였으나, 본 발명에서는 p형 InP 기판을 이용할 수도 있고, 이 경우, 각 층의 도전형의 n형 / p형이 상기 실시형태와 역전하는 것은 당연하게 이해된다. 또한, InP 성장용 기판(10)으로 언도프의 InP 기판을 이용하는 경우, InP 성장용 기판(10) 상에 형성하는 반도체층의 도전성(p형 또는 n형)에 대응시켜 각 층의 도전성을 정하면 좋다.
이하, 실시예를 이용하여 본 발명을 더욱 상세하게 설명하나, 본 발명은 이하의 실시예에 어떠한 한정이 되는 것은 아니다.
실시예
(발명예 1)
도 1 ~ 도 4에 나타낸 흐름도에 따라 발명예 1에 따른 반도체 발광소자를 제작하였다. 구체적으로는 이하와 같다.
우선, 2 인치 사이즈의 n형 InP 기판의(100) 면 상에 n형 In0.57Ga0.43As에칭 스톱층(20nm), n형 InP 클래드층(두께： 2μm), i형 InP 스페이서층(두께： 100nm), 발광 파장(1450nm)의 다중 양자우물 구조의 활성층(합계 180nm), i형 InP 스페이서층(두께： 320nm), p형 InP 클래드층(두께： 2.4μm), p형 In0.8Ga0.20As0.5P0.5 캡층(두께： 50nm), p형 In0.57Ga0.43As컨택트층(두께： 100nm)을 MOCVD법에 의해 차례로 형성하였다. 또한, 다중 양자우물 구조의 활성층을 형성할 때에, In0.73Ga0.27As0.5P0.5 우물층(두께： 10nm) 및 InP 장벽층(두께： 8nm)을 10층씩 교번으로 적층하였다.
p형 In0.57Ga0.43As 컨택트층 상에 도 6a에 나타내는 바와 같이, 섬 형상으로 분산한 p형 오믹 전극부(Au / AuZn / Au, 합계 두께： 530nm)를 형성하였다. 도 6a의 I - I단면도가 도 2a의 모식 단면도에 상당한다. 이 패턴 형성에 대해서는 레지스트 패턴을 형성하고, 그 다음 오믹 전극을 증착하여 레지스트 패턴의 리프트 오프에 의해 형성하였다. 이 상태에서 광학 현미경을 이용하여 웨이퍼의 반도체층을 상면시(上面視)로 관찰한 바, p형 오믹 전극부의, 반도체층에의 접촉 면적율은 4.5%였다. 또한, 도 6a의 외형 사이즈는 380μm × 380μm이다.
이어서, p형 오믹 전극부 및 그 주변에 레지스트 마스크를 형성하고, 오믹 전극부를 형성한 장소 이외의 p형 In0.57Ga0.43As 컨택트층을, 주석산 - 과산화 수소계의 습식 에칭에 의해 제거하였다. 그 후, 플라스마 CVD법에 의해 p형 In0.80Ga0.20As0.50P0.50 캡층 상의 전면에 SiO2로 이루어지는 유전체층(두께： 700nm)을 형성하였다. 그리고, p형 오믹 전극부의 상방영역에, 폭방향 및 길이방향으로 폭 3μm를 부가한 형상의 창패턴을 레지스트로 형성하고, p형 오믹 전극부 및 그 주변의 유전체층을 BHF에 의한 습식 에칭에 의해 제거하며, p형 In0.80Ga0.20As0.50P0.50 캡층을 노출시켰다. 이 때, p형 In0.80Ga0.20As0.50P0.50 캡층 상의 유전체층의 높이(H1)(700nm)는 p형 컨택트층(두께： 130nm)과 p형 오믹 전극부(두께： 530)로 이루어지는 컨택트부의 높이(H2)(660nm)보다 40nm 높게 하였다. 또한, 이 상태에서 광학 현미경을 이용하여 웨이퍼의 반도체층을 상면시로 관찰한 바, 유전체층(SiO2)의 접촉 면적율은 90%였다.
이어서, 금속 반사층(Al / Au / Pt / Au)을 p형 In0.80Ga0.20As0.50P0.50 캡층 상의 전면에 증착에 의해 형성하였다. 금속 반사층의 각 금속층의 두께는 순서대로 10nm, 650nm, 100nm, 900nm이다.
한편, 지지기판이 되는 도전성 Si기판(두께： 300μm) 상에 금속 접합층(Ti / Pt / Au)을 형성하였다. 금속 접합층의 각 금속층의 두께는 순서대로 650nm, 10nm, 900nm이다.
이들 금속 반사층 및 금속 접합층을 대향배치하여 300℃로 가열 압축 접합을 수행하였다. 그리고, InP 기판을 염산(농도： 12%)에 의해 습식 에칭하여 제거하고, n형 In0.57Ga0.43As 에칭 스톱층을 노출시켰다.
이어서, n형 In0.57Ga0.43As 에칭 스톱층의 일부를 n형 컨택트층으로 이용하여 n형 In0.57Ga0.43As 컨택트층 상에 상면 전극의 배선부로서 n형 전극(Au(두께： 10nm) / Ge(두께： 33nm) / Au(두께： 57nm) / Ni(두께： 34nm) / Au(두께： 800nm) / Ti(두께： 100nm) / Au(두께： 1000nm))를, 레지스트 패턴 형성, n형 전극의 증착, 레지스트 패턴의 리프트 오프에 의해 도 6b에 나타내는 바와 같이 형성하였다. 상기 n형 전극을 형성한 부분을 n형 전극 형성영역이라고 한다. 그 후, 열처리에 의해 n형 InGaAs 컨택트층과 n측 전극의 배선부의 오믹 컨택트를 형성하였다(동시에 p형 InGaAs 컨택트층과 p형 오믹 전극부의 오믹 컨택트도 형성된다). 더욱이, 패드부(Ti(두께： 150nm) / Pt(두께： 100nm) / Au(두께： 2500nm))를 n형 전극 상에 형성하여, 상면 전극의 패턴을 도 6b에 나타내는 바와 같이 하였다. 도 6b에서의 II - II단면도가 도 4b에 상당한다. 또한, 도 6a와 같이, 도 6b의 외형 사이즈는 380μm × 380μm이다. 그 후, n형 전극 형성영역 이외(n형 In0.57Ga0.43As 컨택트층 이외)의 n형 In0.57Ga0.43As 에칭 스톱층을 황산 - 과산화 수소계를 이용하여 습식 에칭하여 제거하였다.
마지막으로, 메사 에칭(mesa etching)에 의해 각 소자간(폭 60μm)의 반도체층을 제거하여 다이싱 라인을 형성하였다. 그리고, Si기판을 연삭하고 두께 87μm까지 박화한 후, Si기판의 이면측으로의 이면 전극(Ti(두께： 10nm) / Pt(두께： 50nm) / Au(두께 200nm))을 형성하고, 다이싱에 의한 칩 개편화를 수행하여 발명예 1에 따른 반도체 발광소자를 제작하였다. 그리고, 칩 사이즈는 350μm × 350μm이다.
(발명예 2)
p형 클래드층의 두께를 7.2μm로 한 것 이외는 발명예 1과 마찬가지로 하였다.
(발명예 3)
에칭 스톱층의 두께를 50nm로 하고, p형 클래드층의 두께를 1.2μm로 한 것 이외는 발명예 1과 마찬가지로 하였다.
(발명예 4)
p형 클래드층의 두께를 1.2μm로 한 것 이외는 발명예 1과 마찬가지로 하였다.
(비교예 1)
에칭 스톱층의 두께를 200nm로 하고, p형 클래드층의 두께를 1.2μm로 한 것 이외는 발명예 1과 마찬가지로 하였다.
(비교예 2)
에칭 스톱층의 두께를 200nm로 하고, p형 클래드층의 두께를 1.8μm로 한 것 이외는 발명예 1과 마찬가지로 하였다.
(비교예 3)
에칭 스톱층의 두께를 200nm로 한 것 이외는 발명예 1과 마찬가지로 하였다.
＜평가 1： 발광출력 평가＞
발명예 1 ~ 4및 비교예 1 ~ 3에 따른 반도체 발광소자에 정전류 전압전원을 이용하여 100mA의 전류를 흘렸을 때의 적분구에 의한 발광출력(Po), 20mA의 전류를 흘렸을 때의 순방향 전압(Vf), 및 발광 피크 파장(λp)을 측정하고, 각각 10개(웨이퍼 중심에서 외주를 향해 등간격으로 10점의 위치)의 시료 측정결과의 평균치를 구하였다.
결과를 표 1에 나타낸다.
＜평가 2： 크로스 해치 평가＞
발명예 1 ~ 4및 비교예 1 ~ 3에 따른 반도체 발광소자의 최외층(앞면측)의 표면의 외관을, 금속 현미경 및 WASAVI (Wafer Surface Analyzing and Visualizing System) 시리즈의 "TRIOS33"를 이용하여 확인하였다. 발명예 1 ~ 4에는 크로스 해치가 관찰되지 않고, 비교예 1 ~ 3에는 크로스 해치가 관찰되었다. 비교예 1 ~ 3의 크로스 해치는 웨이퍼 중앙부에는 관찰되지 않았으므로, 크로스 해치가 발생하는 범위의 웨이퍼 외주에서의 거리에 대해 OF((0 - 1 - 1)면 방위의 오리엔테이션 플랫)와 IF((0 - 1 - 1)면 방위의 서브 플랫)로부터의 길이를 계측하였다.
예로서, 비교예 2의 오리엔테이션 플랫부근의 금속 현미경 사진과 TRIOS33에 의한 웨이퍼 검사상을 도 7a, 도 7b에, 발명예 1의 오리엔테이션 플랫부근의 금속 현미경 사진과 TRIOS33에 의한 웨이퍼 검사상을, 도 8a, 도 8b에 나타낸다. 또한, 발명예 1 ~ 4와 비교예 1 ~ 3의 결과를 표 1에 나타낸다. 또한, 표 1에 있어서, 크로스 해치가 관찰되지 않은 경우의 외관평가를 "양호"라고 하고, 크로스 해치가 관찰된 경우의 외관평가를 "불량"이라고 하였다.
Figure 112020101086361-pct00001
표 1, 도 7a, 도 7b, 도 8a, 도 8b에 나타내는 바와 같이, 발명예 1 ~ 4에서는 모두 크로스 해치가 발생하지 않았으나, 비교예 1 ~ 3에서는 반도체 발광소자의 최외층(앞면측)에 크로스 해치가 발생하였다. 또한, 표 1에 나타내는 바와 같이, p형 클래드층의 두께를 2400nm 이상으로 한 발명예 1, 2는 모두 발명예 3, 4 및 비교예 1, 2에 대해서 100mA의 고전류를 흘렸을 때의 출력이 우수하다는 것을 알 수 있다.
또한, 발명예 1과 비교예 3을 비교하면, p형 클래드층의 두께가 동일한 경우에라도, 에칭 스톱층의 두께가 얇은 발명예 1이 100mA의 고전류를 흘렸을 때의 출력이 향상하고 있다는 것을 알 수 있다. 더욱이, 발명예 1, 2가 비교예 1 ~ 3에 비해 순방향 전압이 저감하고 있는 것을 알 수 있다. 또한, p형 클래드층의 두께가 동일한 발명예 3, 4와 비교예 1을 비교하면, 에칭 스톱층의 두께를 얇게 한 발명예 3, 4가 순방향 전압이 저감하고 있는 것을 알 수 있다.
10: InP 성장용 기판
20: 에칭 스톱층
30: 반도체 적층체
31: n형 클래드층
35: 활성층
35W: 우물층
35B: 장벽층
37: p형 클래드층
39: p형 캡층
40: 컨택트부
41 (41a): p형 컨택트층
43: 오믹 금속부
50: 유전체층
60: 금속 반사층
70: 금속 접합층
80: 지지기판(도전성 지지기판)
100: 반도체 발광소자
91: 이면 전극
93: 상면 전극
E1: 노출영역
E2: 노출면
E3: 노출부

Claims (14)

  1. InP 성장용 기판 상에 에칭 스톱층을 형성하는 공정과,
    상기 에칭 스톱층 상에 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 공정을 포함하는 반도체 광 디바이스의 제조방법으로,
    상기 에칭 스톱층의 두께가 50nm 이하이며, InzGa(1-z)As의 조성식을 갖는 에칭 스톱층의 In조성비(z)가 0.54 이상이며,
    상기 반도체 적층체는 n형 클래드층, 활성층, 및 p형 클래드층을 이 순으로 포함하고,
    상기 p형 클래드층의 두께는 2400 ~ 9000nm인 것을 특징으로 하는, 반도체 광 디바이스의 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 에칭 스톱층의 두께는 20nm 이하인, 반도체 광 디바이스의 제조방법.
  4. 제1항 또는 제3항에 있어서,
    상기 반도체 적층체에 적어도 금속 접합층을 통하여 지지기판을 접합하는 공정과,
    상기 InP 성장용 기판을 제거하는 공정을 더 가지는, 반도체 광 디바이스의 제조방법.
  5. 제1항 또는 제3항에 있어서,
    상기 에칭 스톱층의 일부를 n형 InGaAs 컨택트층으로 하는, 반도체 광 디바이스의 제조방법.
  6. 제5항에 있어서,
    상기 n형 InGaAs 컨택트층의 두께가 1 ~ 100nm인, 반도체 광 디바이스의 제조방법.
  7. 삭제
  8. 삭제
  9. InP 성장용 기판과,
    상기 InP 성장용 기판 상에 형성된 에칭 스톱층과,
    상기 에칭 스톱층 상에 형성된 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 구비한 반도체 광 디바이스의 중간체로,
    상기 에칭 스톱층의 두께가 50nm 이하이며, InzGa(1-z)As의 조성식을 갖는 에칭 스톱층의 In조성비(z)가 0.54 이상이며,
    상기 반도체 적층체는 n형 클래드층, 활성층, 및 p형 클래드층을 이 순으로 포함하고,
    상기 p형 클래드층의 두께가 2400 ~ 9000nm인 것을 특징으로 하는, 반도체 광 디바이스의 중간체.
  10. 삭제
  11. 제9항에 있어서,
    상기 에칭 스톱층의 두께는 20nm 이하인 반도체 광 디바이스의 중간체.
  12. 삭제
  13. 삭제
  14. 제9항 또는 제11항에 있어서,
    상기 반도체 적층체에 적어도 금속 접합층을 통하여 지지기판이 접합된, 반도체 광 디바이스의 중간체.
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