CN111919305A - 半导体光器件的制造方法和半导体光器件的中间体 - Google Patents

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Abstract

本发明的目的在于，提供能够抑制网纹的半导体光器件的制造方法和半导体光器件的中间体。本发明的半导体光器件的制造方法包括：在InP生长用基板上形成蚀刻阻挡层的工序；以及在前述蚀刻阻挡层上形成半导体层叠体的工序，所述半导体层叠体层叠有多层至少包含In和P的InGaAsP系III‑V族化合物半导体层，前述蚀刻阻挡层的厚度为100nm以下。另外，本发明的半导体光器件的中间体具备：InP生长用基板、形成在前述InP生长用基板上的蚀刻阻挡层、以及形成在前述蚀刻阻挡层上且层叠有多层至少包含In和P的InGaAsP系III‑V族化合物半导体层的半导体层叠体，前述蚀刻阻挡层的厚度为100nm以下。

Description

半导体光器件的制造方法和半导体光器件的中间体
技术领域
本发明涉及半导体光器件的制造方法和半导体光器件的中间体。
背景技术
近年来，随着可穿戴设备的需求，对于以红外区域作为收发光波长的半导体光器件寻求小型化，尤其是，逐渐寻求减小半导体光器件的厚度(总厚)。并且，以波长1000nm～2200nm的近红外区域收发光波长的半导体光器件作为血液分析等健康护理用传感器而备受关注。
对于这种要求，例如，本申请人最先提出了一种贴合半导体光器件，其具有如下工序：在InP生长用基板上形成半导体层叠体的工序；将半导体层叠体至少夹着金属接合层与包含Si基板的支承基板进行接合的工序；以及去除InP生长用基板的工序(参照专利文献1)。
在这种去除InP生长用基板并接合支承基板的半导体光器件的制造方法中，在InP生长用基板上预先形成了蚀刻阻挡层。蚀刻阻挡层可通过例如使三元系或四元系的混晶在InP生长用基板上生长(例如外延生长)来形成。
现有技术文献
专利文献
专利文献1：日本特开2018-006495号公报
发明内容
发明要解决的问题
然而，至上述提案为止未进行去除InP生长用基板的尝试，因此，针对去除InP生长用基板的工序中的适当的蚀刻阻挡层尚未充分研究。在去除InP生长用基板的工序中，由于长时间利用溶解液来溶解InP生长用基板，因此，在InP生长用基板的溶解过程中，因基板厚度的面内偏差、溶解进行速度的偏差而呈现混杂有基板被去除而使蚀刻阻挡层暴露于溶解液的部分和基板尚在溶解的部分的状态。由该状态至基板被完全去除的期间，需要残留蚀刻阻挡层而不将其完全溶解。因此，可以认为蚀刻阻挡层需要充分厚。但已明确：即使在将蚀刻阻挡层的晶格常数设为近似InP的情况下，在蚀刻阻挡层上的半导体层叠体中，半导体光器件有时也会产生网纹。此处，“网纹(cross hatch)”是指：沿着晶格产生的、在半导体光器件的表面以线的形式观察为格子状的缺陷。若产生网纹，则不仅外观差，且在流通高电流时有可能引发输出的降低。
因而，本发明的目的在于，提供能够抑制网纹的半导体光器件的制造方法和半导体光器件的中间体。
用于解决问题的方案
本发明人等针对产生上述网纹的原因进行了深入研究。其结果发现：在设有蚀刻阻挡层的情况下，应变能量会蓄积至该蚀刻阻挡层与InP生长用基板之间，结果其成为半导体光器件产生网纹的原因。
本发明的主旨构成如下所示。
本发明的半导体光器件的制造方法的特征在于，其包括：
在InP生长用基板上形成蚀刻阻挡层的工序；以及
在前述蚀刻阻挡层上形成半导体层叠体的工序，所述半导体层叠体层叠有多层至少包含In和P的InGaAsP系III-V族化合物半导体层，
前述蚀刻阻挡层的厚度为100nm以下。
本发明的半导体光器件的制造方法中，前述蚀刻阻挡层的厚度优选为50nm以下。
本发明的半导体光器件的制造方法中，前述蚀刻阻挡层的厚度优选为20nm以下。
本发明的半导体光器件的制造方法中，优选还具有：
至少夹着金属接合层将支承基板接合于前述半导体层叠体的工序；以及
去除前述InP生长用基板的工序。
本发明的半导体光器件的制造方法中，优选将前述蚀刻阻挡层的一部分设置为n型InGaAs接触层。
本发明的半导体光器件的制造方法中，前述n型InGaAs接触层的厚度优选为1～100nm。
本发明的半导体光器件的制造方法中，优选的是：前述半导体层叠体依次包含n型包层、活性层和p型包层，
前述p型包层的厚度为1200～9000nm。
本发明的半导体光器件的制造方法中，优选上述方案中前述p型包层的厚度为2400～9000nm。
本发明的半导体光器件的中间体的特征在于，其具备：
InP生长用基板；
形成在前述InP生长用基板上的蚀刻阻挡层；以及
形成在前述蚀刻阻挡层上的半导体层叠体，所述半导体层叠体层叠有多层至少包含In和P的InGaAsP系III-V族化合物半导体层，
前述蚀刻阻挡层的厚度为100nm以下。
本发明的半导体光器件的中间体中，前述蚀刻阻挡层的厚度优选为50nm以下。
本发明的半导体光器件的中间体中，前述蚀刻阻挡层的厚度优选为20nm以下。
本发明的半导体光器件的中间体中，优选的是：前述半导体层叠体依次包含n型包层、活性层和p型包层，
前述p型包层的厚度为1200～9000nm。
本发明的半导体光器件的中间体中，优选上述方案中前述p型包层的厚度优选为2400～9000nm。
本发明的半导体光器件的中间体中，优选的是：支承基板至少夹着金属接合层而接合于前述半导体层叠体。
发明的效果
根据本发明，可提供能够抑制网纹的半导体光器件的制造方法和半导体光器件的中间体。
附图说明
图1A是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图1B是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图1C是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图2A是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图2B是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图2C是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图3A是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图3B是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图4A是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图4B是用于说明本发明的一个实施方式的半导体光器件的制造方法的流程的截面示意图。
图5是说明本发明的一个实施方式的半导体光器件的一个中间体的电介质层和接触部周围的示意图。
图6A是示出实施例中的欧姆电极部的图案的俯视示意图。
图6B是示出实施例中的顶面电极的图案的俯视示意图。
图7A是示出比较例3的外观评价(金属显微镜照片)的结果的图。
图7B是示出比较例3的外观评价(WASAVI)的结果的图。
图8A是示出发明例1的外观评价(金属显微镜照片)的结果的图。
图8B是示出发明例1的外观评价(WASAVI)的结果的图。
图9A是示出在n型接触层上配置n型电极后，去除n型接触层的一部分的情况的示意图。
图9B是示出在去除n型接触层的一部分后，在残留的n型接触层上配置n型电极的情况的示意图。
具体实施方式
在说明本发明的实施方式之前，预先针对以下方面进行说明。首先，在本说明书中未明示组成比而简写为“InGaAsP”的情况是指：III族元素(In，Ga的总和)与V族元素(As，P)的化学组成比为1:1、且作为III族元素的In与Ga的比率以及作为V族元素的As与P的比率分别不确定的任意化合物。此时，包括III族元素不含In和Ga中任一者的情况，另外，包括V族元素不含As和P中任一者的情况。其中，在明确记载为“至少包含In和P”的InGaAsP的情况下，视为III族元素包含超过0％且为100％以下的In，并且，V族元素包含超过0％且为100％以下的P。另外，记作“InGaP”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含As，记作“InGaAs”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含P。同样地，记作“InAsP”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含Ga，记作“GaAsP”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含In。并且，记作“InP”的情况是指上述“InGaAsP”中除了制造中不可避免地混入之外不含Ga和As。需要说明的是，InGaAsP、InGaAs等各成分的组成比可通过光致发光测定和X射线衍射测定等进行测定。另外，此处提及的“制造中不可避免地混入”是指：除了使用原料气体的制造装置方面的不可避免的混入之外，与结晶生长时、其后的热处理相伴的各层界面处的原子的扩散现象等。
另外，在本说明书中，将电学上作为p型发挥功能的层称为p型层，将电学上作为n型发挥功能的层称为n型层。另一方面，在未主动添加Zn、S、Sn等特定的杂质，且电学上不作为p型或n型发挥功能的情况下，称为“i型”或“未掺杂”。未掺杂的InGaAsP层可以存在制造过程中的不可避免的杂质的混入，具体而言，在载流子密度小(例如小于4×1016/cm3)的情况下，在本说明书中视作“未掺杂”。另外，Zn、Sn等杂质的浓度值基于SIMS分析。
另外，所形成的各层的厚度整体可使用光干涉式膜厚测定器进行测定。进而，各层的厚度可分别由光干涉式膜厚测定器和基于透射型电子显微镜的生长层的截面观察来计算。另外，如超晶格结构那样的各层的厚度小的情况下，可使用TEM-EDS来测定厚度。需要说明的是，在截面图中，在规定的层具有倾斜面的情况下，该层的厚度使用距离该层的正下方的层的平坦面的最大高度。
以下，针对本发明的实施方式，参照附图详细地进行例示说明。需要说明的是，同一构成要素原则上标注相同的参考编号，省略重复说明。在各图中，为了便于说明，与实际比率相比夸张性地示出基板和各层的长宽比率。
<半导体发光元件的制造方法>
针对半导体光器件为半导体发光元件时的该半导体发光元件的制造方法的一个实施方式进行说明。
(第一工序)
在本发明的一个实施方式的半导体发光元件的制造方法中，首先，如图1A所示那样，首先准备InP生长用基板10。InP生长用基板10也可以使用能够普遍获取的n型InP基板、未掺杂的InP基板和p型InP基板中的任一者。本实施方式中，InP生长用基板10为n型InP基板。
接着，如图1B所示那样，在第一工序中，在InP生长用基板10上形成蚀刻阻挡层20。在后续工序中通过蚀刻来去除InP生长用基板10时，蚀刻阻挡层20防止半导体层叠体30也被去除。并且，蚀刻阻挡层20是指具有在InP生长用基板10的溶解液(浓度为0.1～36％的盐酸)中难以被蚀刻这样的蚀刻选择性的层。进而，优选还具有下述蚀刻选择性：在对蚀刻阻挡层进行蚀刻时的溶解液中，半导体层叠体30的与蚀刻阻挡层接触的层(本实施方式中为n型包层31)难以被蚀刻。进而，蚀刻阻挡层20是指与在InP生长用基板10和蚀刻阻挡层20的正上方形成的半导体层叠体30(本实施方式中为n型包层31)之间晶格匹配至能够结晶生长这一程度的层。作为能够晶格匹配的材料，除了InGaAs之外，还可列举出AlInAs、AlInGaAs、InGaAsP。作为满足这些条件的蚀刻阻挡层，可以使用n型InGaAs层，此时，为了与InP进行晶格匹配，优选将III族元素中的In组成比设为0.3～0.7，更优选设为0.47～0.6。若将In组成比记作z并将蚀刻阻挡层20的组成式示作InzGa(1-z)As，则将In组成比z设为0.47以上且0.60以下时，能够更可靠地进行结晶生长，进一步优选将In组成比z设为0.50以上且0.57以下。需要说明的是，In组成比z为0.532时，InGaAs与InP完全晶格匹配。为了对半导体层叠体30施加压缩应变，更优选设为z>0.532，进一步优选设为z≥0.54。此处，本实施方式中，蚀刻阻挡层20的厚度为100nm以下。本发明中，蚀刻阻挡层20的厚度优选为50nm以下、更优选为20nm以下。另一方面，蚀刻阻挡层20的厚度优选设为1nm以上，更优选设为5nm以上。蚀刻阻挡层20可以为单层，或者，也可以为其与其它层的复合层(例如SLS层)(此时，将复合层的总厚度设为100nm以下、优选设为50nm以下、更优选设为20nm以下)。蚀刻阻挡层20可通过例如外延生长来形成，可通过例如有机金属气相生长(MOCVD：Metal Organic Chemical VaporDeposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、溅射法等公知的薄膜生长方法来形成。例如，通过以规定的混合比使用作为In源的三甲基铟(TMIn)、作为Ga源的三甲基镓(TMGa)、作为As源的砷化三氢(AsH3)，并使用载气使这些原料气体进行气相生长，从而能够根据生长时间而以期望的厚度(100nm以下、优选为50nm以下、更优选为20nm以下)形成I实施nGaAs层。
本实施方式中，优选在去除InP生长用基板后，将蚀刻阻挡层20的一部分设置为n型InGaAs接触层20。n型InGaAs接触层20是与n型电极直接接触的层。另外，作为设置n型InGaAs接触层的区域(形成n型电极的区域或者形成n型电极的区域及其外周)之外的蚀刻阻挡层优选通过蚀刻来去除。
需要说明的是，n型InGaAs接触层20不限定于组成恒定的单层，也可以由In组成比z不同的多层形成。进而，还可以使n型InGaAs接触层20的In组成比z沿着厚度方向逐渐增加或逐渐减少等来实现组成梯度。另外，针对n型InGaAs接触层20内的掺杂剂量，也可以在层内发生变化。
接着，如图1B所示那样，在第一工序中，在蚀刻阻挡层20上形成半导体层叠体30，所述半导体层叠体30层叠有多层至少包含In和P的InGaAsP系III-V族化合物半导体层。
此处，优选的是：半导体层叠体30(在本实施方式中自蚀刻阻挡层20侧起)依次包含n型包层31、活性层35和p型包层37，且n型包层31、活性层35和p型包层37分别为由至少包含In和P的InGaAsP系III-V族化合物半导体形成的层。
半导体层叠体30可以制成将活性层35用n型包层31和p型包层37夹持的双异质(DH)结构或多量子阱(MQW)结构。为了通过抑制晶体缺陷来提高光输出，半导体层叠体30更优选具有多量子阱结构。多量子阱结构可通过阱层35W和势垒层35B交替重复的结构来形成，此时，可以将阱层35W制成InGaAsP，优选将势垒层35B制成带隙大于阱层35W的InGaAsP。通过这样的半导体层叠体30，能够使半导体发光元件100的发光波长为期望的近红外区域的波长。例如，通过InGaAsP系III-V族化合物的组成变更，能够使发光峰波长为1000～1650nm，如果是MQW结构的情况，则通过在InGaAsP系III-V族化合物的组成变更的基础上，调整阱层与势垒层的组成差而对阱层施加应变，从而也能够使发光峰波长为1000～1900nm。需要说明的是，作为n型包层31，优选使用n型的InP包层，作为p型包层37，优选使用p型的InP包层。另外，将阱层35W的成分组成示作InxwGa1-xwAsywP1-yw时，可以设为0.5≤xw≤1且0.5≤yw≤1，优选设为0.6≤xw≤0.8且0.3≤yw≤1。另外，将势垒层35B的成分组成示作InxbGa1-xbAsybP1-yb时，可以设为0.5≤xb≤1且0≤yb≤0.5，优选设为0.8≤xb≤1且0≤yb≤0.2。
半导体层叠体30的整体厚度没有限定，可以设为例如2μm～15μm。另外，n型包层31的厚度也没有限定，可以设为例如1μm～5μm。进而，活性层35的厚度也没有限定，可以设为例如100nm～1000nm。另外，在本发明中，p型包层37的厚度没有特别限定，优选设为1200～9000nm，更优选设为2400～9000nm。活性层35具有量子阱结构时，阱层35W的厚度可以设为3nm～15nm，势垒层35B的厚度可以设为5～15nm，两者的组合值可以设为3～50。
另外，如图1B所示那样，半导体层叠体30还优选在p型包层37上具有由至少包含In和P的InGaAsP形成的p型盖罩层39。通过设置p型盖罩层39，能够缓和晶格失配。p型盖罩层39的厚度没有限定，可以设为例如50～200nm。本实施方式中，半导体层叠体30的最外层为p型盖罩层39，但在本发明中，p型盖罩层39为任意的构成，因此，可以将例如半导体层叠体30的最表层设为p型包层37。
需要说明的是，虽未图示，但半导体层叠体30还优选在n型包层31与活性层35之间以及活性层35与p型包层之间分别具有i型InP间隔层。通过设置i型InP间隔层，能够防止掺杂剂的扩散。需要说明的是，i型InP间隔层的厚度没有限定，可以设为例如50～400nm。
此处，半导体层叠体30的各层可通过外延生长来形成，例如，可通过有机金属气相生长(MOCVD：Metal Organic Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、溅射法等公知的薄膜生长方法来形成。例如，通过以规定的混合比使用作为In源的三甲基铟(TMIn)、作为Ga源的三甲基镓(TMGa)、作为As源的砷化三氢(AsH3)、作为P源的膦(PH3)，并使用载气使这些原料气体进行气相生长，由此，能够根据生长时间而以期望的厚度形成InGaAsP层。需要说明的是，针对要进行外延生长的其它InGaAsP层，也可通过相同的方法来形成。将各层掺杂成p型或n型时，根据期望进一步使用作为掺杂源的气体即可。
(第二工序)
接着，如图1C所示那样，在第二工序中，在半导体层叠体30上形成由III-V族化合物半导体形成的接触层41。例如，如图1C所示那样，可以在p型盖罩层39上形成p型的接触层41。p型的接触层41只要是接触后述欧姆金属部43且夹在欧姆金属部43与半导体层叠体30之间的层，并且是与半导体层叠体30相比与欧姆金属部43之间的接触电阻变小的组成即可，可以使用例如p型的InGaAs层。接触层41的厚度没有限定，可以设为例如50nm～200nm。
(第三工序)
接着，如图2A所示那样，在第三工序中，在接触层41上的一部分形成欧姆金属部43，且在接触层41的表面残留露出区域E1。欧姆金属部43可通过以规定的图案分散成岛状来形成。作为p型的接触层41而使用p型的InGaAs层时，作为欧姆金属部43，可以使用例如Au、AuZn、AuBe、AuTi等，还优选使用它们的层叠结构。例如，可以将Au/AuZn/Au制成欧姆金属部43。欧姆金属部43的厚度(或总厚度)没有限定，可以设为例如300～1300nm、更优选设为350nm～800nm。
此处，例如，如果在接触层41的表面形成抗蚀图案，蒸镀欧姆金属部43，并剥离抗蚀图案来形成，则可以进行第三工序。另外，通过在接触层41的表面整面形成规定的金属层，在该金属层上形成掩膜并进行蚀刻等来形成欧姆金属部43，也可以进行第三工序。在任意情况下，均如图2A所示那样，在接触层41上的一部分形成欧姆金属部43，在接触层41的表面形成不与欧姆金属部43接触的表面、即露出区域E1。
需要说明的是，欧姆金属部43的形状有时如图2A所示那样地在截面图中呈现梯形，但其只不过是示意性的例示。欧姆金属部43的形状可以在截面图中形成为矩形，也可以在角部具有弧度。
(第四工序)
接着，如图2B所示那样，在第四工序中，将露出区域E1中的接触层41去除至半导体层叠体30的表面露出为止，形成包含欧姆金属部43和接触层41a的接触部40，且形成半导体层叠体30的露出面E2。即，将除了在先前的第三工序中形成的欧姆金属部43之外的部位的接触层41蚀刻至半导体层叠体30的最外层、即p型盖罩层39的表面露出为止，制成接触层41a。例如，在欧姆金属部43及其附近(2～5μm左右)形成抗蚀掩膜，并利用酒石酸-过氧化氢系等对接触层41的露出区域E1进行湿法蚀刻即可。除此之外，也可以利用无机酸-过氧化氢系和有机酸-过氧化氢系等来进行湿法蚀刻。另外，在第三工序中在金属层上形成掩膜，并利用蚀刻而形成欧姆金属部43的情况下，可以连续进行第四工序的蚀刻。
需要说明的是，接触部40的厚度相当于接触层41(41a)和欧姆金属部43的总厚度，可以设为350nm～1500nm、更优选设为400～1000nm。
(第五工序)
接着，如图2C所示那样，在第五工序中，在半导体层叠体30的露出面E2上的至少一部分形成电介质层50。这种电介质层50例如可如下操作来形成。
首先，以覆盖半导体层叠体30和接触部40的方式，在半导体层叠体30上的整面成膜电介质层。作为成膜法，可以应用等离子体CVD法或溅射法等公知的方法。并且，在所成膜的电介质层表面的接触部40的上方，于电介质层50形成有接触部上的电介质时，只要根据期望形成掩膜，并通过蚀刻等来去除该接触部上的电介质即可。例如，可以使用缓冲氢氟酸(BHF)等，对接触部上的电介质进行湿法蚀刻。
另外，作为变形例，如图5所示那样，还优选在半导体层叠体30的露出面E2上的一部分形成电介质层50，且将接触部40的周围制成露出部E3。这样的电介质层50和露出部E3例如可如下操作来形成。首先，在半导体层叠体30上的整面成膜电介质层，在所成膜的电介质层表面的接触部40的上方，通过蚀刻来形成完全包围接触部的窗图案。此时，窗图案优选相对于接触部的宽度方向和长度方向的长度分别具有1～5μm左右的余量。通过使用这样形成的抗蚀图案，利用蚀刻来去除接触部周围的电介质，从而形成电介质层50，且接触部40的周围形成露出部E3。
通过设置这样的露出部E3，从而形成半导体发光元件100的放热路径。为了可靠地获得该效果，优选将露出部E3的宽度W(参照图5)设为0.5μm以上且5μm以下，更优选设为1μm以上且3.5μm以下。
需要说明的是，还优选将电介质层50与半导体层叠体30接触的接触面积率设为80％以上且95％以下。这是因为：通过减少接触部41的面积并增加电介质层50的面积，能够抑制由接触部导致的光吸收。需要说明的是，接触面积率可以在晶片的状态下进行测定，在由单片化后的半导体发光元件的状态反推接触面积率的情况下，可以将单片化时去除的半导体层(存在电介质层的区域)的宽度假设为单个宽度为20～30μm(两个宽度为40～60μm)来计算。
需要说明的是，在第五工序中，电介质层50的厚度H1与接触部40的厚度H2的关系没有特别限定，如图5所示那样，将电介质层50的厚度示作H1、将接触部的厚度示作H2时，可以设为H1≥H2，还优选设为H1>H2。在该条件下，可以将电介质层50的厚度设为例如360nm～1600nm、更优选设为410nm～1100nm。另外，还优选将电介质层的厚度H1与接触部40的厚度H2之差H1-H2设为10nm以上且100nm以下。
另外，作为电介质层50，可以使用SiO2、SiN、ITO或AlN等，特别优选电介质层50由SiO2形成。这是因为：SiO2容易利用BHF等进行蚀刻加工。
(第六工序)
接着，如图3A所示那样，在第六工序中，在电介质层50和接触部40上形成对活性层35所放射的光进行反射的反射层60。反射层60可以利用DBR、金属反射层、光子晶体、基于局部空隙等的折射率差等，但由于容易制造且会设为对于放射光而言适当的反射率，优选使用金属反射层。在第五工序中形成了露出部E3的情况下，金属反射层60也形成在露出部E3上。以Au作为主成分的金属反射层60是指金属反射层60的组成中的Au占据超过50质量％，更优选是指Au为80质量％以上。金属反射层60可以包含多层的金属层，但包含由Au形成的金属层(以下记作“Au金属层”)时，在金属反射层60的总厚度之中，优选使Au金属层的厚度超过50％。构成金属反射层60的金属除了可使用Au之外，还可以使用Al、Pt、Ti、Ag等。例如，金属反射层60可以为仅由Au组成的单层，金属反射层60也可以包含2层以上的Au金属层。为了可靠地进行后续第七工序中的接合，优选将金属反射层60的最表层(与半导体层叠体30相反一侧的面)设为Au金属层。例如，可以在电介质层50、露出部E3和接触部40上按照Al、Au、Pt、Au的顺序成膜金属层，从而制成金属反射层60。可以将金属反射层60中的Au金属层的1层厚度设为例如400nm～2000nm，也可以将由除了Au之外的金属形成的金属层的厚度设为例如5nm～200nm。金属反射层60可通过蒸镀法等通常的方法成膜并形成在电介质层50、露出部E3和接触部40上。
(第七工序)
接着，如图3B所示那样，在第七工序中，将表面设有金属接合层70的导电性支承基板80夹着金属接合层70而接合于金属反射层60。通过溅射法、蒸镀法等在导电性支承基板80的表面预先形成金属接合层70即可。通过将该金属接合层70与金属反射层60相对配置并进行贴合，以250℃～500℃左右的温度进行加热压缩接合，由此能够进行两者的接合。
与金属反射层60接合的金属接合层70可以使用Ti、Pt、Au等金属；与金形成共晶合金的金属(Sn等)，优选将它们层叠。例如，可以将自导电性支承基板80的表面起依次层叠有厚度400nm～800nm的Ti、厚度5nm～20nm的Pt、厚度700～1200nm的Au而得的构件作为金属接合层70。需要说明的是，为了使金属反射层60与金属接合层70的接合容易，优选将金属接合层70侧的最表层设为Au金属层，将金属反射层60的金属接合层70侧的金属层也设为Au，进行基于Au-Au扩散的Au彼此的接合。
支承基板80可以使用例如导电性的Si基板，除此之外，可以使用导电性的GaAs基板或Ge基板。另外，除了上述半导体基板之外，可以使用金属基板，也可以是使用了烧成AlN等放热性绝缘基板的支架基板。支承基板80的厚度虽然会因所用的材料而异，但可以设为100μm以上且500μm以下，如果是Si基板、GaAs基板，则即使设为小于180μm的厚度也能够操作。若考虑到放热性、脆性、成本，则特别优选为Si基板。
(第八工序)
接着，如图4A所示那样，在第八工序中，去除InP生长用基板10。InP生长用基板10可以使用例如盐酸，并通过湿法蚀刻来去除，在本实施方式中，由于形成了蚀刻阻挡层20，因此，能够利用该蚀刻阻挡层来结束蚀刻。盐酸优选浓度为0.1～36％的盐酸。进而，盐酸可以在不对蚀刻选择性造成影响的范围内与其它化学品混合。需要说明的是，蚀刻阻挡层为n型InGaAs层时，只要通过例如使用了硫酸-过氧化氢系蚀刻液的湿法蚀刻来去除蚀刻阻挡层即可。
(第九工序)
接着，如图4B所示那样，具有在导电性支承基板80的背面形成背面电极91，且在半导体层叠体30的表面形成顶面电极93的工序。顶面电极93可以包含布线部93a和焊盘部93b。背面电极91和顶面电极93的形成可以使用公知的方法，可以使用例如溅射法、电子束蒸镀法或电阻加热法等。
或者，本发明中，如图9A、图9B所示那样，也可以在n型InGaAs接触层20的n侧电极形成区域20A上形成n侧电极93，且去除一部分n型InGaAs接触层20，从而在半导体层叠体30上设置露出面。可以在n侧电极形成区域20A上设置n侧电极93后，去除一部分n型接触层20(参照图9A)，也可以预先将除了n侧电极形成区域20A之外的n型接触层20去除，其后在残留的n型接触层的n侧电极形成区域20A上形成n侧电极93(图9B)。如上所述，n型InGaAs接触层20可利用例如硫酸-过氧化氢系并通过湿法蚀刻来去除。
在n型InGaAs接触层20的n侧电极形成区域20A上形成n侧电极93时，n侧电极93可以包含布线部93a和焊盘部93b。另外，在n侧电极93之中，特别优选布线部93a包含Au和Ge，或者，优选包含Ti、Pt和Au。如果n侧电极93包含这些金属元素，则能够可靠地实现其与n型InGaAs接触层20A的欧姆接触。另外，优选在形成布线部93a后，进行用于形成接触层与电极之间的欧姆的热处理。焊盘部93b的形成还优选设在该热处理之后。
如上操作，能够制作半导体发光元件100。与以InP基板作为支承基板的制造方法相比，根据本实施方式的半导体发光元件的制造方法，所制造的半导体发光元件100能够充分减小支承基板的厚度。因此，还能够减小半导体发光元件100的总厚，由此，能够使半导体发光元件100小型化。进而，根据本实施方式的半导体发光元件的制造方法，由于在Si基板侧设置有金属反射层60，因此，与支承基板相反一侧的面成为主要的光取出口。另一方面，在以往的InP基板成为生长用基板兼支承基板的半导体发光元件的制造方法中，半导体层叠体的上下两面侧和侧面侧成为光取出口。因此，在基于本实施方式的半导体发光元件制造方法的情况下，与以往类型的半导体发光元件的制造方法相比，在半导体发光元件的放出光呈现窄指向性的方面也是有利的。
并且，根据本实施方式的半导体发光元件的制造方法，将蚀刻阻挡层20的厚度设为100nm以下，因此，能够抑制由该蚀刻阻挡层20与InP生长用基板10的晶格失配引起的网纹的发生。另外，还已知蚀刻阻挡层20会产生向邻接的n型InP包层31过渡As的As过渡层，也能够抑制这种As过渡层的产生。从这些观点出发，如上所述那样，蚀刻阻挡层20的厚度优选为50nm以下、更优选为20nm以下。需要说明的是，为了发挥出蚀刻阻挡层20原本的功能，优选将蚀刻阻挡层20的厚度设为1nm以上。另外，蚀刻阻挡层20的厚度为100nm以下(优选为50nm以下、更优选为20nm以下)时，100mA下的发光输出也提高。
进而，根据本实施方式的半导体发光元件的制造方法，将p型包层37的厚度设为1200～9000nm，因此，还能够增大半导体发光元件中的电流的扩散长度，提高半导体发光元件的发光输出相对于电流输入的线性。从该观点出发，如上所述那样，更优选将p型包层37的厚度设为2400～9000nm。
此处，虽未图示，但基于本实施方式的制造方法还优选进一步具有将导电性支承基板80的厚度研削至80μm以上且小于200μm的范围内的研削工序。本实施方式中，使用Si基板作为导电性支承基板80，因此，即使将导电性支承基板80研削至厚度小于200μm，也不会发生破损。进而，可以将导电性支承基板80的厚度研削至150μm以下，也可以研削至100μm以下。其中，若将导电性支承基板80的厚度研削至小于80μm，则即使是Si基板也可能发生破损，因此，优选将厚度的下限设为80μm。另外，如果导电性支承基板80的厚度为80μm以上，则能够充分地处理半导体发光元件100。
该研削工序可以在前述第七工序之前进行，也可以在第七工序与第八工序之间或者第八工序之后的任意阶段进行，更优选在第八工序之后。这是因为：通过减少使用经薄型化的晶片来进行加工的工序，能够更可靠地防止晶片的破裂。需要说明的是，在第八工序之后进行研削工序的情况下，在形成后述背面电极之前先进行研削工序。需要说明的是，由Si基板形成的导电性支承基板80的研削可通过一般的机械研削来进行，也可以组合使用蚀刻。
<半导体发光元件的中间体>
接着，针对半导体光器件为半导体发光元件时的、该半导体发光元件的中间体的一个实施方式进行说明。
如图1B、图1C、图2A、图2B、图2C、图3A和图3B所示那样，本实施方式的半导体发光元件的中间体具备：InP生长用基板10、形成在InP生长用基板10上的蚀刻阻挡层20、以及形成在蚀刻阻挡层20上且层叠有多层至少包含In和P的InGaAsP系III-V族化合物半导体层的半导体层叠体30。并且，本实施方式的半导体发光元件的中间体的蚀刻阻挡层20的厚度为100nm以下。
关于InP生长基板10、蚀刻阻挡层20、半导体层叠体30与半导体发光元件的制造方法的实施方式中说明的内容相同，因此省略说明。
根据本实施方式的半导体发光元件的中间体，将蚀刻阻挡层20的厚度设为100nm以下，因此，能够抑制由该蚀刻阻挡层20与InP生长用基板10的晶格失配引起的网纹的发生。另外，在半导体层叠体30中，与上述制造方法的实施方式同样地，在与蚀刻阻挡层20邻接的层为n型的InP包层31时，已知蚀刻阻挡层20会产生向邻接的n型的InP包层31过渡As的As过渡层，但根据本实施方式的半导体发光元件的中间体，还能够抑制这种As过渡层的产生。从这些观点出发，本实施方式的半导体发光元件的中间体中，蚀刻阻挡层20的厚度优选为50nm以下、更优选为20nm以下。需要说明的是，为了发挥出蚀刻阻挡层20原本的功能，优选将蚀刻阻挡层20的厚度设为1nm以上。蚀刻阻挡层20可以为单层，或者，也可以是其与其它层的复合层(例如SLS层)(此时，将复合层的总厚设为100nm以下、优选设为50nm以下、更优选设为20nm以下)。
此处，本实施方式的半导体发光元件的中间体如图1B所示那样，半导体层叠体30可以是最表层(InP生长用基板10的相反侧的表层)。另外，本实施方式的半导体发光元件的中间体如图1C所示那样，在半导体层叠体30上形成接触层41，该接触层41可以是最表层。另外，本实施方式的半导体发光元件的中间体如图2A、图2B所示那样，在接触层41上形成欧姆金属部43，该欧姆金属部43可以是最表层。另外，本实施方式的半导体发光元件的中间体如图2C所示那样，在半导体层叠体30上形成电介质层50，该电介质层50和欧姆金属部43可以是最表层。另外，本实施方式的半导体发光元件的中间体如图3A所示那样，在电介质层50和欧姆金属部43上形成金属反射层60，该金属反射层60可以是最表层。另外，本实施方式的半导体发光元件的中间体如图3B所示那样，在金属反射层60上形成金属接合层70和导电性支承基板80，该导电性支承基板80可以是最表层。关于各层，与半导体发光元件的制造方法的实施方式中说明的内容相同，因此省略说明。
本发明的半导体发光元件的中间体中，半导体层叠体30优选(在本实施方式中自蚀刻阻挡层20侧起)依次包含n型包层31、活性层35和p型包层37，且p型包层37的厚度为1200～9000nm。这是因为：能够增大使用了这种半导体发光元件的中间体得到的半导体发光元件中的电流扩散长度，提高半导体发光元件的发光输出相对于电流输入的线性。从该观点出发，本发明的半导体发光元件的中间体中，p型包层37的厚度更优选设为2400～9000nm。
<半导体发光元件>
本发明的一个实施方式的半导体发光元件100是通过电流沿着纵向流通而发挥功能的立式的半导体发光元件100。即，如图4B所示那样，该半导体发光元件100具有：导电性支承基板80；在导电性支承基板80的表面设置的金属接合层70；在金属接合层70上设置的金属反射层60；在金属反射层60上设置的层叠有多层至少包含In和P的InGaAsP系III-V族化合物半导体层而成的半导体层叠体30；以及在金属反射层60与半导体层叠体30之间并列设置的电介质层50和接触部40。并且，金属反射层60的主成分为Au，导电性支承基板80由导电性的Si基板制成。如图4B所示那样，本实施方式的半导体发光元件100具有背面电极91和顶面电极93。
如上所述，半导体发光元件100使用导电性的Si基板作为导电性支承基板80，因此，能够充分减小支承基板的厚度。另外，半导体发光元件100中，在Si基板侧设置有金属反射层60，因此，在与以往类型的半导体发光元件相比放出光呈现狭指向性方面也有利。
另外，本实施方式中，可以将导电性支承基板80的厚度设为80μm以上且小于200μm，也可以将厚度设为150μm以下，还可以设为100μm以下。
另外，半导体层叠体30优选依次包含n型包层31、活性层35和p型包层37，且n型包层31、活性层35和p型包层37是由至少包含In和P的InGaAsP系III-V族化合物半导体形成的层。另外，半导体层叠体30可以制成将活性层35用n型包层31和p型包层37夹持的双异质结构或多量子阱结构，如上所述，活性层35优选具有多量子阱结构。并且，电介质层优选由SiO2形成。
<半导体受光元件的制造方法>
接着，针对半导体光器件为半导体受光元件时的、该半导体受光元件的制造方法进行说明。
例如，如果在上述半导体发光元件的制造方法中的形成半导体层叠体的工序中，如果设置包含InGaAs光吸收层和InP窗层的半导体层叠体来代替前述的半导体层叠体，则能够将半导体光器件用作半导体受光元件。并且，本实施方式的半导体受光元件使用Si基板作为导电性支承基板，因此，与半导体发光元件100同样地，能够减小导电性支承基板的厚度，进而，能够减小半导体受光元件的总厚，由此，能够使半导体受光元件小型化。进而，由于将蚀刻阻挡层20的厚度设为100nm以下，因此，能够抑制由该蚀刻阻挡层20与InP生长用基板10的晶格失配引起的网纹的发生。从该观点出发，如上所述，蚀刻阻挡层20的厚度优选为50nm以下、更优选为20nm以下。需要说明的是，为了发挥蚀刻阻挡层20原本的功能，优选将蚀刻阻挡层20的厚度设为1nm以上。蚀刻阻挡层20可以为单层，或者，也可以是其与其它层的复合层(例如SLS层)(此时，将复合层的总厚设为100nm以下、优选设为50nm以下、更优选设为20nm以下)。
<半导体受光元件的中间体>
接着，针对半导体光器件为半导体受光元件时的该半导体受光元件的中间体进行说明。
例如，如果使用包含InGaAs光吸收层和InP窗层的半导体层叠体来作为上述半导体发光元件的中间体中的半导体层叠体，则能够将半导体光器件用作半导体受光元件。并且，本实施方式的半导体受光元件使用Si基板作为导电性支承基板，因此，与半导体发光元件100同样地，能够减小导电性支承基板的厚度，进而，能够减小半导体受光元件的总厚，因此，能够使半导体受光元件小型化。进而，由于将蚀刻阻挡层20的厚度设为100nm以下，因此，能够抑制由该蚀刻阻挡层20与InP生长用基板10的晶格失配引起的网纹的发生。从该观点出发，如上所述，蚀刻阻挡层20的厚度优选为50nm以下、更优选为20nm以下。需要说明的是，为了发挥蚀刻阻挡层20原本的功能，优选将蚀刻阻挡层20的厚度设为1nm以上。蚀刻阻挡层20可以为单层，或者，也可以为其与其它层的复合层(例如SLS层)(此时，将复合层的总厚设为100nm以下、优选设为50nm以下、更优选设为20nm以下)。
<半导体受光元件>
本发明的一个实施方式的半导体受光元件中，作为例如上述半导体发光元件的中间体中的半导体层叠体，使用包含InGaAs光吸收层和InP窗层的半导体层叠体。
以上，针对本发明的实施方式进行了说明，但本发明完全不限定于上述实施方式。例如，在上述实施方式中，设为使用n型InP基板作为InP生长用基板10的实施方式，因此，针对在InP生长用基板10上形成的各层的n型和p型如上所述，但本发明中也可以使用p型InP基板，此时当然理解为各层的导电型的n型/p型与上述实施方式相反。另外，使用未掺杂的InP基板作为InP生长用基板10时，只要与形成在InP生长用基板10上的而半导体层的导电性(p型或n型)对应地确定各层的导电性即可。
以下，使用实施例更详细地说明本发明，但本发明完全不限定于以下的实施例。
实施例
(发明例1)
按照图1～图4所示的流程图，制作发明例1的半导体发光元件。具体如下。
首先，在2英寸大小的n型InP基板的(100)面上，通过MOCVD法依次形成n型In0.57Ga0.43As蚀刻阻挡层(20nm)、n型InP包层(厚度：2μm)、i型InP间隔层(厚度：100nm)、发光波长1450nm的量子阱结构的活性层(合计为180nm)、i型InP间隔层(厚度：320nm)、p型InP包层(厚度：2.4μm)、p型In0.8Ga0.20As0.5P0.5盖罩层(厚度：50nm)、p型In0.57Ga0.43As接触层(厚度：100nm)。需要说明的是，在形成量子阱结构的活性层时，In0.73Ga0.27As0.5P0.5阱层(厚度：10nm)和InP势垒层(厚度：8nm)各交替地层叠10层。
如图6A所示那样，在p型In0.57Ga0.43As接触层上形成分散成岛状的p型欧姆电极部(Au/AuZn/Au、总厚度：530nm)。图6A的I-I截面图相当于图2A的截面示意图。在形成该图案时，形成抗蚀图案，接着，蒸镀欧姆电极，通过抗蚀图案的剥离来形成。在该状态下使用光学显微镜俯视观察晶片的半导体层时，p型欧姆电极部与半导体层的接触面积率为4.5％。需要说明的是，图6A的外形尺寸为380μm见方。
接着，在p型欧姆电极部及其周围形成抗蚀掩膜，通过酒石酸-过氧化氢系的湿法蚀刻来去除除了形成欧姆电极部的部位之外的p型In0.57Ga0.43As接触层。其后，通过等离子体CVD法在p型In0.80Ga0.20As0.50P0.50盖罩层上的整面形成由SiO2构成的电介质层(厚度：700nm)。并且，通过抗蚀剂而在p型欧姆电极部的上方区域形成宽度方向和长度方向附加有3μm宽度这一形状的窗图案，通过基于BHF的湿法蚀刻来去除p型欧姆电极部及其周围的电介质层，使p型In0.80Ga0.20As0.50P0.50盖罩层露出。此时，p型In0.80Ga0.20As0.50P0.50盖罩层上的电介质层的高度H1(700nm)比包括p型接触层(厚度：130nm)和p型欧姆电极部(厚度：530)的接触部的高度H2(660nm)高40nm。需要说明的是，在该状态下使用光学显微镜俯视观察晶片的半导体层时，电介质层(SiO2)的接触面积率为90％。
接着，通过蒸镀在p型In0.80Ga0.20As0.50P0.50盖罩层上的整面形成金属反射层(Al/Au/Pt/Au)。金属反射层的各金属层的厚度依次为10nm、650nm、100nm、900nm。
另一方面，在成为支承基板的导电性Si基板(厚度：300μm)上形成金属接合层(Ti/Pt/Au)。金属接合层的各金属层的厚度依次为650nm、10nm、900nm。
将这些金属反射层和金属接合层相对配置，以300℃进行加热压缩接合。接着，利用盐酸(浓度：12％)对InP基板进行湿法蚀刻来去除，使n型In0.57Ga0.43As蚀刻阻挡层露出。
接着，将n型In0.57Ga0.43As蚀刻阻挡层的一部分用作n型接触层，通过抗蚀图案的形成、n型电极的蒸镀、抗蚀图案的剥离，如图6B所示那样在n型In0.57Ga0.43As接触层上形成n型电极(Au(厚度：10nm)/Ge(厚度：33nm)/Au(厚度：57nm)/Ni(厚度：34nm)/Au(厚度：800nm)/Ti(厚度：100nm)/Au(厚度：1000nm))来作为顶面电极的布线部。将形成有上述n型电极的部分称为n型电极形成区域。其后，通过热处理来形成n型InGaAs接触层与n侧电极的布线部的欧姆接触(同时还形成p型InGaAs接触层与p型欧姆电极部的欧姆接触)。进而，在n型电极上形成焊盘部(Ti(厚度：150nm)/Pt(厚度：100nm)/Au(厚度：2500nm))，使顶面电极的图案如图6B所示那样。图6B中的II-II截面图相当于图4B。需要说明的是，与图6A同样地，图6B的外形尺寸为380μm见方。其后，使用硫酸-过氧化氢系，对除了n型电极形成区域之外(n型In0.57Ga0.43As接触层之外)的n型In0.57Ga0.43As蚀刻阻挡层进行湿法蚀刻来去除。
最后，通过台面蚀刻来去除各元件间(宽度60μm)的半导体层，形成切割线。接着，在将Si基板进行研削而使厚度薄至87μm后，在Si基板的背面侧形成背面电极(Ti(厚度：10nm)/Pt(厚度：50nm)/Au(厚度200nm))，通过切割来进行芯片单片化，制作发明例1的半导体发光元件。需要说明的是，芯片尺寸为350μm×350μm。
(发明例2)
除了将p型包层的厚度设为7.2μm之外，与发明例1相同。
(发明例3)
除了将蚀刻阻挡层的厚度设为50nm、将p型包层的厚度设为1.2μm之外，与发明例1相同。
(发明例4)
除了将p型包层的厚度设为1.2μm之外，与发明例1相同。
(比较例1)
除了将蚀刻阻挡层的厚度设为200nm、将p型包层的厚度设为1.2μm之外，与发明例1相同。
(比较例2)
除了将蚀刻阻挡层的厚度设为200nm、将p型包层的厚度设为1.8μm之外，与发明例1相同。
(比较例3)
除了将蚀刻阻挡层的厚度设为200nm之外，与发明例1相同。
<评价1：发光输出评价>
测定使用恒定电流电压电源对发明例1～4和比较例1～3的半导体发光元件流通100mA电流时的基于积分球的发光输出Po、流通20mA电流时的正向电压Vf和发光峰波长λp，分别求出10个(自晶片中心起朝向外周为等间隔的10个位置)试样的测定结果的平均值。
将结果示于表1。
<评价2：网纹评价>
使用金属显微镜和WASAVI(Wafer Surface Analyzing and VIsualizingSystem)系列的“TRIOS33”来确认发明例1～4和比较例1～3的半导体发光元件的最外层(表面侧)的表面外观。发明例1～4未观察到网纹，比较例1～3观察到网纹。比较例1～3的网纹未在晶片中央部观察到，因此，针对产生网纹的范围距晶片外周的距离，计测自OF((0-1-1)面方位的定位平面(orientation flat))和IF((0-1-1)面方位的亚平面(sub flat))起的长度。
作为例子，将比较例2的定位平面附近的金属显微镜照片和基于TRIOS33的晶片检查图像示于图7A、图7B，将发明例1的定位平面附近的金属显微镜照片和基于TRIOS33的晶片检查图像示于图8A、图8B。另外，将发明例1～4和比较例1～3的结果示于表1。需要说明的是，在表1中，未观察到网纹时的外观评价记作“良”，将观察到网纹时的外观评价记作“不良”。
[表1]
Figure BDA0002704033570000241
如表1、图7A、图7B、图8A、图8B所示那样，发明例1～4均未产生网纹，但比较例1～3中，在半导体发光元件的最外层(表面侧)产生了网纹。另外，如表1所示可知：与发明例3,4和比较例1、2相比，将p型包层的厚度设为2400nm以上的发明例1、2在流通100mA的高电流时的输出优异。
另外，若将发明例1与比较例3进行对比则可知：即使在p型包层的厚度相同的情况下，蚀刻阻挡层的厚度薄的发明例1在流通100mA的高电流时的输出也提高。进而可知：与比较例1～3相比，发明例1、2的正向电压降低。另外，若将p型包层的厚度相同的发明例3、4与比较例1进行对比，则还可知：减薄了蚀刻阻挡层厚度的发明例3、4的正向电压降低。
附图标记说明
10 InP生长用基板
20 蚀刻阻挡层
30 半导体层叠体
31 n型包层
35 活性层
35W 阱层
35B 势垒层
37 p型包层
39 p型盖罩层
40 接触部
41(41a) p型接触层
43 欧姆金属部
50 电介质层
60 金属反射层
70 金属接合层
80 支承基板(导电性支承基板)
100 半导体发光元件
91 背面电极
93 顶面电极
E1 露出区域
E2 露出面
E3 露出部

Claims (14)

1.一种半导体光器件的制造方法，其特征在于，其包括：
在InP生长用基板上形成蚀刻阻挡层的工序；以及
在所述蚀刻阻挡层上形成半导体层叠体的工序，所述半导体层叠体层叠有多层至少包含In和P的InGaAsP系III-V族化合物半导体层，
所述蚀刻阻挡层的厚度为100nm以下。
2.根据权利要求1所述的半导体光器件的制造方法，其中，所述蚀刻阻挡层的厚度为50nm以下。
3.根据权利要求2所述的半导体光器件的制造方法，其中，所述蚀刻阻挡层的厚度为20nm以下。
4.根据权利要求1～3所述的半导体光器件的制造方法，其还具有：
至少夹着金属接合层将支承基板接合于所述半导体层叠体的工序；以及
去除所述InP生长用基板的工序。
5.根据权利要求1～4中任一项所述的半导体光器件的制造方法，其中，将所述蚀刻阻挡层的一部分设置为n型InGaAs接触层。
6.根据权利要求5所述的半导体光器件的制造方法，其中，所述n型InGaAs接触层的厚度为1～100nm。
7.根据权利要求1～6中任一项所述的半导体光器件的制造方法，其中，所述半导体层叠体依次包含n型包层、活性层和p型包层，
所述p型包层的厚度为1200～9000nm。
8.根据权利要求7所述的半导体光器件的制造方法，其中，所述p型包层的厚度为2400～9000nm。
9.一种半导体光器件的中间体，其特征在于，其具备：
InP生长用基板；
形成在所述InP生长用基板上的蚀刻阻挡层；以及
形成在所述蚀刻阻挡层上的半导体层叠体，所述半导体层叠体层叠有多层至少包含In和P的InGaAsP系III-V族化合物半导体层，
所述蚀刻阻挡层的厚度为100nm以下。
10.根据权利要求9所述的半导体光器件的中间体，其中，所述蚀刻阻挡层的厚度为50nm以下。
11.根据权利要求10所述的半导体光器件的中间体，其中，所述蚀刻阻挡层的厚度为20nm以下。
12.根据权利要求9～11中任一项所述的半导体光器件的中间体，其中，所述半导体层叠体依次包含n型包层、活性层和p型包层，
所述p型包层的厚度为1200～9000nm。
13.根据权利要求12所述的半导体光器件的中间体，其中，所述p型包层的厚度为2400～9000nm。
14.根据权利要求9～13中任一项所述的半导体光器件的中间体，其中，支承基板至少夹着金属接合层而接合于所述半导体层叠体。
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