JP2018006495A - 半導体光デバイスの製造方法および半導体光デバイス - Google Patents
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Abstract
【課題】ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を含む半導体光デバイスにおいて、従来よりも厚みを小さくすることのできる半導体光デバイスの製造方法および半導体光デバイスを提供する。【解決手段】本発明の半導体光デバイスの製造方法は、ＩｎＰ成長用基板１０上に半導体積層体３０を形成する工程と、半導体積層体３０を、少なくとも金属接合層７０を介してＳｉ基板からなる支持基板８０と接合する工程と、ＩｎＰ成長用基板１０を除去する工程と、を有することを特徴とする。【選択図】図６
Description
本発明は、半導体光デバイスの製造方法および半導体光デバイスに関する。
従来、波長７５０ｎｍ以上の赤外領域を発光波長とする赤外発光の半導体発光素子や、赤外領域を検出波長とする赤外領域の半導体受光素子など、赤外領域を発光または受光する半導体受光素子が知られている。例えば、赤外発光の半導体発光素子は、センサー、ガス分析、監視カメラなどの用途で、幅広く用いられている。
このような半導体光デバイスの受発光波長を、１０００ｎｍ〜２２００ｎｍの近赤外領域とする場合、ＩｎおよびＰを含むＩｎＧａＡｓＰ系III-V族半導体により構成されるｐｎ接合領域を形成することが一般的である。従来、ＩｎＰ層などのＩｎＧａＡｓＰ系III-V族半導体層をエピタキシャル成長させる場合、成長用基板と、ＩｎおよびＰを含むＩｎＧａＡｓＰ系III-V族半導体層とを格子整合させるため、ＩｎＰ基板が成長用基板として用いられてきた。
例えば、特許文献１には、発振波長１．３μｍ帯の半導体レーザが開示されている。この半導体レーザは、ｎ−ＩｎＰ基板上に形成された多重歪量子井戸活性層を有し、当該多重歪量子井戸活性層は、ＩｎＧａＡｓＰ歪量子井戸とＩｎＧａＡｓＰ障壁層が交互に積層された構造を有している。
また、特許文献２には、ＩｎＰ基板と同じ格子定数を持つＩｎＧａＡｓＰバリア層と、ＩｎＰ基板より短い格子定数を持つＩｎ０．３Ｇａ０．７Ａｓ層からなる歪量子井戸層と、ＩｎＰ基板よりも長い格子定数を持つＩｎＡｓから成る格子歪補償層とからなる量子井戸層とが、ＩｎＰ基板上に設けられることが開示されている。
さらに、特許文献３には、ＩｎＰ基板上にＩｎＡｓＰバッファ層が形成され、このバッファ層上にＩｎＰ基板と格子定数が一致するようにＩｎＧａＡｓ光吸収層が形成され、この光吸収層上にＩｎＡｓＰ窓層が形成された、近赤外領域の半導体受光素子が開示されている。
特許文献１、特許文献２および特許文献３に記載されるいずれの技術においても、成長用基板としてのＩｎＰ基板が、半導体光デバイスの支持基板としてそのまま用いられる。これは、ＩｎＰ基板は近赤外領域の光に対しては透明であるため、赤外光を透過する点では何ら支障がなかったためである。
ところで近年、ウェアラブル機器の需要に伴い赤外領域を受発光波長とする半導体光デバイスには小型化が求められており、特に、半導体光デバイスの厚み（全厚）を小さくすることが求められつつある。
ここで、市販のＩｎＰ基板の厚みは、２インチ基板のもので一般的に３５０μｍ以上である。一方、ＩｎＰ基板以外のＩｎＧａＡｓＰ系III-V族半導体層および電極等の厚みはせいぜい数μｍ程度である。したがって、半導体光デバイスの厚みは、基板の厚みが支配的となる。本発明者らは、ＩｎＧａＡｓＰ系III-V族半導体層をＩｎＰ基板上にエピタキシャル成長させた後、ＩｎＰ基板を元の厚みの１／３以上研削して薄くすることを検討した。しかしながら、ＩｎＰ基板は脆いため、ＩｎＰ基板を２００μｍ未満、例えば１５０μｍ以下まで研削し過ぎると破損が生じてしまう。そのため、近赤外領域の半導体光デバイスの厚みを十分に小さくすることはできなかった。
そこで本発明は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を含む半導体光デバイスにおいて、従来よりも厚みを小さくすることのできる半導体光デバイスの製造方法および半導体光デバイスを提供することを目的とする。
本発明者は、上記課題を解決する方途について鋭意検討し、接合法により、支持基板として薄型化が可能なＳｉ基板を用いつつ、ＩｎＰ成長用基板を除去することを着想し、本発明を完成するに至った。
すなわち、本発明の要旨構成は以下の通りである。
（１）ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する工程と、
前記半導体積層体を、少なくとも金属接合層を介してＳｉ基板からなる導電性支持基板と接合する工程と、
前記ＩｎＰ成長用基板を除去する工程と、を有することを特徴とする半導体光デバイスの製造方法。
（１）ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する工程と、
前記半導体積層体を、少なくとも金属接合層を介してＳｉ基板からなる導電性支持基板と接合する工程と、
前記ＩｎＰ成長用基板を除去する工程と、を有することを特徴とする半導体光デバイスの製造方法。
（２）前記導電性支持基板の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程を更に有する、前記（１）に記載の半導体光デバイスの製造方法。
（３）ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する第１工程と、
前記半導体積層体上にIII−V族化合物半導体からなるコンタクト層を形成する第２工程と、
前記コンタクト層上の一部にオーミック金属部を形成すると共に、前記コンタクト層の表面に露出領域を残す第３工程と、
前記露出領域における前記コンタクト層を前記半導体積層体の表面が露出するまで除去して、前記オーミック金属部および前記コンタクト層からなるコンタクト部を形成すると共に、前記半導体積層体の露出面を形成する第４工程と、
前記半導体積層体の前記露出面上の少なくとも一部に誘電体層を形成する第５工程と、
前記誘電体層および前記コンタクト部上に、Ａｕを主成分とする金属反射層を形成する第６工程と、
金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第７工程と、
前記ＩｎＰ成長用基板を除去する第８工程と、を有し、
前記支持基板が導電性のＳｉ基板であることを特徴とする半導体光デバイスの製造方法。
前記半導体積層体上にIII−V族化合物半導体からなるコンタクト層を形成する第２工程と、
前記コンタクト層上の一部にオーミック金属部を形成すると共に、前記コンタクト層の表面に露出領域を残す第３工程と、
前記露出領域における前記コンタクト層を前記半導体積層体の表面が露出するまで除去して、前記オーミック金属部および前記コンタクト層からなるコンタクト部を形成すると共に、前記半導体積層体の露出面を形成する第４工程と、
前記半導体積層体の前記露出面上の少なくとも一部に誘電体層を形成する第５工程と、
前記誘電体層および前記コンタクト部上に、Ａｕを主成分とする金属反射層を形成する第６工程と、
金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第７工程と、
前記ＩｎＰ成長用基板を除去する第８工程と、を有し、
前記支持基板が導電性のＳｉ基板であることを特徴とする半導体光デバイスの製造方法。
（４）前記第７工程の後、前記導電性支持基板の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する、前記（２）に記載の半導体光デバイスの製造方法。
（５）前記半導体積層体は、ｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に含み、前記ｎ型クラッド層、前記活性層および前記ｐ型クラッド層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層である、前記（３）または（４）に記載の半導体光デバイスの製造方法。
（６）前記半導体積層体がダブルヘテロ構造または多重量子井戸構造を有する、前記（５）に記載の半導体光デバイスの製造方法。
（７）前記誘電体層はＳｉＯ２からなる、前記（３）〜（６）のいずれかに記載の半導体光デバイスの製造方法。
（８）Ｓｉ基板からなる導電性支持基板と、
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、を有することを特徴とする半導体光デバイス。
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、を有することを特徴とする半導体光デバイス。
（９）前記導電性支持基板の厚みが８０μｍ以上２００μｍ未満の範囲内である、前記（８）に記載の半導体光デバイス。
（１０）導電性支持基板と、
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた金属反射層と、
前記金属反射層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、
前記金属反射層および前記半導体積層体の間に並列して設けられた誘電体層およびコンタクト部と、を有し、
前記金属反射層の主成分はＡｕであり、
前記支持基板は導電性のＳｉ基板からなることを特徴とする半導体光デバイス。
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた金属反射層と、
前記金属反射層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、
前記金属反射層および前記半導体積層体の間に並列して設けられた誘電体層およびコンタクト部と、を有し、
前記金属反射層の主成分はＡｕであり、
前記支持基板は導電性のＳｉ基板からなることを特徴とする半導体光デバイス。
（１１）前記導電性支持基板の厚みは８０μｍ以上２００μｍ未満である、前記（１０）に記載の半導体光デバイス。
（１２）前記半導体積層体は、ｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に含み、前記ｎ型クラッド層、前記活性層および前記ｐ型クラッド層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層である、前記（１１）または（１２）に記載の半導体光デバイス。
（１３）前記半導体積層体がダブルヘテロ構造または多重量子井戸構造を有する、前記（１２）に記載の半導体光デバイス。
（１４）前記誘電体層はＳｉＯ２からなる、前記（１０）〜（１３）のいずれかに記載の半導体光デバイス。
本発明によれば、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を含む半導体光デバイスにおいて、従来よりも厚みを小さくすることのできる半導体光デバイスの製造方法および半導体光デバイスを提供することができる。
本発明に従う実施形態の説明に先立ち、以下の点について予め説明する。まず、本明細書において組成比を明示せずに単に「ＩｎＧａＡｓＰ」と表記する場合は、III族元素（Ｉｎ，Ｇａの合計）と、V族元素（Ａｓ，Ｐ）との化学組成比が１：１であり、かつ、III族元素であるＩｎおよびＧａの比率と、V族元素であるＡｓおよびＰの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、III族元素にＩｎおよびＧａのいずれか一方が含まれない場合を含み、また、V族元素にＡｓおよびＰのいずれか一方が含まれない場合を含むものとする。ただし、「ＩｎおよびＰを少なくとも含む」ＩｎＧａＡｓＰと明示的に記載する場合、III族元素にＩｎが０％超１００％以下含まれ、かつ、V族元素にＰが０％超１００％以下含まれものとする。また、「ＩｎＧａＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＡｓが含まれないことを意味し、「ＩｎＧａＡｓ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＰが含まれないことを意味する。同様に、「ＩｎＡｓＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａが含まれないことを意味し、「ＧａＡｓＰ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＩｎが含まれないことを意味する。そして、「ＩｎＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａおよびＡｓが含まれないことを意味する。なお、ＩｎＧａＡｓＰの各成分組成比は、フォトルミネッセンス測定およびＸ線回折測定などによって測定することができる。
また、本明細書において、電気的にｐ型として機能する層をｐ型層と称し、電気的にｎ型として機能する層をｎ型層と称する。一方、ＺｎやＳ、Ｓｎ等の特定の不純物を意図的には添加しておらず、電気的にｐ型またはｎ型として機能しない場合、「ｉ型」または「アンドープ」と言う。アンドープのＩｎＧａＡｓＰ層には、製造過程における不可避的な不純物の混入はあってよく、具体的には、キャリア密度が小さい（例えば４×１０１６／ｃｍ３未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。また、ＺｎやＳｎ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。
また、形成される各層の厚み全体は、光干渉式膜厚測定器を用いて測定することができる。さらに、各層の厚みのそれぞれは、光干渉式膜厚測定器および透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造のように各層の厚みが小さい場合にはＴＥＭ−ＥＤＳを用いて厚みを測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。
本発明に従う半導体光デバイスには、半導体発光素子および半導体受光素子の２つの形態がある。まず、第１実施形態による半導体発光素子について、図面を参照しつつ説明するが、第１実施形態に従う半導体発光素子の製造方法の実施形態の説明に先立ち、図１〜図５の関係について予め説明する。図１〜図４は、本発明の第１実施形態に従う半導体発光素子の製造方法における各工程を説明する模式断面図であり、この半導体発光素子は、図１（Ａ）〜（Ｃ）、図２（Ａ）〜（Ｃ），図３（Ａ），（Ｂ）、図４（Ａ），（Ｂ）の順に従い製造することができる。図５は、図２（Ｃ）の工程において形成することの好ましい、誘電体層５０およびコンタクト部４０周辺の好適態様の拡大図である。なお、同一の、または対応する構成要素には原則として同一の参照番号を付して、重複する説明を省略し、後述の図６を用いて説明する実施形態においても、同様に重複する説明を省略する。また、各図において、説明の便宜上、基板および各層の縦横の比率を実際の比率から誇張して示している。
（第１実施形態：半導体発光素子の製造方法）
本発明の第１実施形態に従う半導体発光素子１００の製造方法は、以下に詳細を後述する第１工程、第２工程、第３工程、第４工程、第５工程、第６工程、第７工程および第８工程を有する。第１工程では、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する（図１（Ａ），（Ｂ））。第２工程では、半導体積層体３０上にIII−V族化合物半導体からなるコンタクト層４１を形成する（図１（Ｃ））。第３工程では、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す（図２（Ａ））。第４工程では、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する（図２（Ｂ））。第５工程では、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する（図２（Ｃ））。第６工程では、誘電体層５０およびコンタクト部４０上に、Ａｕを主成分とする金属反射層６０を形成する（図３（Ａ））。第７工程では、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する（図３（Ｂ））。そして、第８工程では、ＩｎＰ成長用基板１０を除去する（図４（Ａ））。ここで、本実施形態において、支持基板８０を、導電性のＳｉ基板とする。こうして、本発明の第１実施形態に従う半導体発光素子１００が製造される。以下、各工程の詳細を順次説明する。
本発明の第１実施形態に従う半導体発光素子１００の製造方法は、以下に詳細を後述する第１工程、第２工程、第３工程、第４工程、第５工程、第６工程、第７工程および第８工程を有する。第１工程では、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する（図１（Ａ），（Ｂ））。第２工程では、半導体積層体３０上にIII−V族化合物半導体からなるコンタクト層４１を形成する（図１（Ｃ））。第３工程では、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す（図２（Ａ））。第４工程では、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する（図２（Ｂ））。第５工程では、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する（図２（Ｃ））。第６工程では、誘電体層５０およびコンタクト部４０上に、Ａｕを主成分とする金属反射層６０を形成する（図３（Ａ））。第７工程では、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する（図３（Ｂ））。そして、第８工程では、ＩｎＰ成長用基板１０を除去する（図４（Ａ））。ここで、本実施形態において、支持基板８０を、導電性のＳｉ基板とする。こうして、本発明の第１実施形態に従う半導体発光素子１００が製造される。以下、各工程の詳細を順次説明する。
＜第１工程＞
第１工程は、前述のとおり、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する工程である（図１（Ａ），（Ｂ））。
第１工程は、前述のとおり、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する工程である（図１（Ａ），（Ｂ））。
第１工程では、図１（Ａ）に示すように、まずＩｎＰ成長用基板１０を用意する。ＩｎＰ成長用基板１０には、一般的に入手可能なｎ型ＩｎＰ基板、アンドープのＩｎＰ基板、ｐ型ＩｎＰ基板のいずれを用いることもできる。以下、説明の便宜のため、ＩｎＰ成長用基板１０としてｎ型ＩｎＰ基板を用いる実施形態を説明する。
第１工程において、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する。半導体積層体３０は、ｎ型クラッド層３１と、活性層３５と、ｐ型クラッド層３７とをこの順に含み、ｎ型クラッド層３１、活性層３５およびｐ型クラッド層３７は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層であることが好ましい。半導体積層体３０は、活性層３５を、ｎ型クラッド層３１およびｐ型クラッド層３７で挟持したダブルヘテロ（ＤＨ）構造または多重量子井戸（ＭＱＷ）構造とすることができる。結晶欠陥抑制による光出力向上のため、半導体積層体３０が多重量子井戸構造を有することがより好ましい。多重量子井戸構造は、井戸層３５Ｗおよび障壁層３５Ｂを交互に繰り返した構造により形成することができ、井戸層３５ＷをＩｎＧａＡｓＰとすることができ、障壁層３５Ｂを、井戸層３５Ｗよりもバンドギャップの大きなＩｎＧａＡｓＰとすることが好ましい。このような半導体積層体３０により、半導体発光素子１００の発光波長を、所望の近赤外領域の波長とすることができる。例えば、ＩｎＧａＡｓＰ系III−V族化合物の組成変更により発光ピーク波長を１０００〜１６５０ｎｍとすることができ、ＭＱＷ構造の場合であればＩｎＧａＡｓＰ系III−V族化合物の組成変更に加えて井戸層と障壁層の組成差を調整し井戸層にひずみを加えることにより発光ピーク波長を１０００〜１９００ｎｍとすることもできる。なお、ｎ型クラッド層３１としてはｎ型のＩｎＰクラッド層を用いることが好ましく、ｐ型クラッド層３７としてはｐ型のＩｎＰクラッド層を用いることが好ましい。また、井戸層３５Ｗの成分組成をＩｎｘｗＧａ１−ｘｗＡｓｙｗＰ１−ｙｗと表す場合、０．５≦ｘｗ≦１、かつ、０．５≦ｙｗ≦１とすることができ、０．６≦ｘｗ≦０．８、かつ、０．３≦ｙｗ≦１とすることが好ましい。また、障壁層３５Ｂの成分組成をＩｎｘｂＧａ１−ｘｂＡｓｙｂＰ１−ｙｂと表す場合、０．５≦ｘｂ≦１、かつ、０≦ｙｂ≦０．５とすることができ、０．８≦ｘｂ≦１、かつ、０≦ｙｂ≦０．２とすることが好ましい。
半導体積層体３０の全体の厚みは制限されないが、例えば２μｍ〜８μｍとすることができる。また、ｎ型クラッド層３１の厚みも制限されないが、例えば１μｍ〜５μｍとすることができる。さらに、活性層３５の厚みも制限されないが、例えば１００ｎｍ〜１０００ｎｍとすることができる。また、ｐ型クラッド層３７の厚みも制限されないが、例えば０．８μｍ〜３μｍとすることができる。活性層３５が量子井戸構造を有する場合、井戸層３５Ｗの厚みを３ｎｍ〜１５ｎｍとすることができ、障壁層３５Ｂの厚みを５〜１５ｎｍとすることができ、両者の組数を３〜５０とすることができる。
また、半導体積層体３０は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるｐ型キャップ層３９をｐ型クラッド層３７上に有することも好ましい。ｐ型キャップ層３９を設けることで、格子不整合を緩和することができる。ｐ型キャップ層３９の厚みは制限されないが、例えば５０〜２００ｎｍとすることができる。以下の実施形態では、説明の便宜上、半導体積層体３０の最表層がｐ型キャップ層３９であるとして説明するが、ｐ型キャップ層３９は任意の構成であるため、例えば半導体積層体３０の最表層をｐ型クラッド層３７としてもよい。
なお、図示しないが、半導体積層体３０は、ｎ型クラッド層３１および活性層３５の間と、活性層３５およびｐ型クラッド層の間とに、それぞれｉ型ＩｎＰスペーサ層を有することも好ましい。ｉ型ＩｎＰスペーサ層を設けることで、ドーパントの拡散を防止することができる。なお、ｉ型ＩｎＰスペーサ層の厚みは制限されないが、例えば５０〜４００ｎｍとすることができる。
ここで、半導体積層体３０の各層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法や分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ３）、Ｐ源としてホスフィン（ＰＨ３）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩｎＧａＡｓＰ層を所望の厚みで形成することができる。なお、エピタキシャル成長させる他のＩｎＧａＡｓＰ層についても、同様の方法により形成することができる。各層をｐ型またはｎ型にドーパントする場合は、所望に応じてドーパント源のガスをさらに用いればよい。
なお、第１工程において、半導体積層体３０を形成するに先立ち、エッチングストップ層２０をＩｎＰ成長用基板１０上に形成しておくことも好ましい。エッチングストップ層２０は、第８工程においてＩｎＰ成長用基板１０をエッチングにより除去する際に用いることができる。エッチングストップ層としてはｎ型ＩｎＧａＡｓ層を用いることができ、この場合、ＩｎＰ成長用基板１０と格子整合させるため、III族元素におけるＩｎ組成比を０．３〜０．７とすることが好ましく、０．５〜０．６とすることがより好ましい。
＜第２工程＞
第２工程では、前述のとおり、半導体積層体３０上にIII−V族化合物半導体からなるコンタクト層４１を形成する工程である（図１（Ｃ））。例えば、図１（Ｃ）に示すように、ｐ型キャップ層３９上にｐ型のコンタクト層４１を形成することができる。ｐ型のコンタクト層４１は、オーミック金属部４３に接し、オーミック金属部４３と半導体積層体３０との間に介在する層であって、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、例えばｐ型のＩｎＧａＡｓ層を用いることができる。コンタクト層４１の厚みは制限されないが、例えば５０ｎｍ〜２００ｎｍとすることができる。
第２工程では、前述のとおり、半導体積層体３０上にIII−V族化合物半導体からなるコンタクト層４１を形成する工程である（図１（Ｃ））。例えば、図１（Ｃ）に示すように、ｐ型キャップ層３９上にｐ型のコンタクト層４１を形成することができる。ｐ型のコンタクト層４１は、オーミック金属部４３に接し、オーミック金属部４３と半導体積層体３０との間に介在する層であって、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、例えばｐ型のＩｎＧａＡｓ層を用いることができる。コンタクト層４１の厚みは制限されないが、例えば５０ｎｍ〜２００ｎｍとすることができる。
＜第３工程＞
第３工程では、前述のとおり、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す工程である（図２（Ａ））。オーミック金属部４３は、所定のパターンで島状に分散させて形成することができる。ｐ型のコンタクト層４１としてｐ型のＩｎＧａＡｓ層を用いる場合、オーミック金属部４３として例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ａｕ／ＡｕＺｎ／Ａｕをオーミック金属部４３とすることができる。オーミック金属部４３の厚み（または合計厚み）は制限されないが、例えば３００〜１３００ｎｍ、より好ましくは３５０ｎｍ〜８００ｎｍとすることができる。
第３工程では、前述のとおり、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す工程である（図２（Ａ））。オーミック金属部４３は、所定のパターンで島状に分散させて形成することができる。ｐ型のコンタクト層４１としてｐ型のＩｎＧａＡｓ層を用いる場合、オーミック金属部４３として例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ａｕ／ＡｕＺｎ／Ａｕをオーミック金属部４３とすることができる。オーミック金属部４３の厚み（または合計厚み）は制限されないが、例えば３００〜１３００ｎｍ、より好ましくは３５０ｎｍ〜８００ｎｍとすることができる。
ここで、例えば、コンタクト層４１の表面にレジストパターンを形成し、オーミック金属部４３を蒸着させ、レジストパターンをリフトオフして形成すれば、第３工程を行うことができる。また、コンタクト層４１の表面全面に所定の金属層を形成し、当該金属層上にマスクを形成し、エッチングするなどして、オーミック金属部４３を形成することでも、第３工程を行うことができる。いずれの場合も、図２（Ａ）に示すように、コンタクト層４１上の一部にオーミック金属部４３が形成され、コンタクト層４１の表面には、オーミック金属部４３が接触しない表面、すなわち、露出領域Ｅ１が形成される。
なお、オーミック金属部４３の形状は、図２（Ａ）に示すように断面図において台形状となることがあるが、これは模式的な例示に過ぎない。オーミック金属部４３の形状は、断面図において矩形状に形成されても構わないし、角部に丸みを有していても構わない。
＜第４工程＞
第４工程は、前述のとおり、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する工程である（図２（Ｂ））。すなわち、先の第３工程において形成したオーミック金属部４３以外の場所におけるコンタクト層４１を、半導体積層体３０の最表層であるｐ型キャップ層３９の表面が露出するまでエッチングし、コンタクト層４１ａとする。例えば、オーミック金属部４３およびその近傍（２〜５μｍ程度）にレジストマスクを形成し、酒石酸−過酸化水素系などによりコンタクト層４１の露出領域Ｅ１をウェットエッチングすればよい。他にも、無機酸−過酸化水素系および有機酸−過酸化水素系などによってもウェットエッチングは可能である。また、第３工程において金属層上にマスクを形成し、エッチングによりオーミック金属部４３を形成した場合は、第４工程のエッチングを連続して行ってもよい。
第４工程は、前述のとおり、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する工程である（図２（Ｂ））。すなわち、先の第３工程において形成したオーミック金属部４３以外の場所におけるコンタクト層４１を、半導体積層体３０の最表層であるｐ型キャップ層３９の表面が露出するまでエッチングし、コンタクト層４１ａとする。例えば、オーミック金属部４３およびその近傍（２〜５μｍ程度）にレジストマスクを形成し、酒石酸−過酸化水素系などによりコンタクト層４１の露出領域Ｅ１をウェットエッチングすればよい。他にも、無機酸−過酸化水素系および有機酸−過酸化水素系などによってもウェットエッチングは可能である。また、第３工程において金属層上にマスクを形成し、エッチングによりオーミック金属部４３を形成した場合は、第４工程のエッチングを連続して行ってもよい。
なお、コンタクト部４０の厚みは、コンタクト層４１（４１ａ）およびオーミック金属部４３の合計厚みに相当し、３５０ｎｍ〜１５００ｎｍ、より好ましくは４００〜１０００ｎｍとすることができる。
＜第５工程＞
第５工程は、前述のとおり、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する工程である（図２（Ｃ））。このような誘電体層５０は、例えば以下のようにして形成することができる。
第５工程は、前述のとおり、半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層５０を形成する工程である（図２（Ｃ））。このような誘電体層５０は、例えば以下のようにして形成することができる。
まず、半導体積層体３０およびコンタクト部４０を被覆するように、半導体積層体３０上の全面に誘電体層を成膜する。成膜法としては、プラズマＣＶＤ法およびスパッタ法などの、公知の手法が適用可能である。そして、成膜した誘電体層表面の、コンタクト部４０の上方において、誘電体層５０にコンタクト部上の誘電体が形成される場合には、所望によりマスクを形成し、エッチング等により当該コンタクト部上の誘電体を除去すればよい。例えば、バッファードフッ酸（ＢＨＦ）などを用いてコンタクト部上の誘電体をウェットエッチングすることができる。
また、図５に示すように、半導体積層体３０の露出面Ｅ２上の一部に誘電体層５０を形成すると共に、コンタクト部４０の周囲を露出部Ｅ３とすることも好ましい。このような誘電体層５０および露出部Ｅ３は、例えば以下のようにして形成することができる。まず、半導体積層体３０上の全面に誘電体層を成膜し、成膜した誘電体層表面の、コンタクト部４０の上方において、コンタクト部を完全に取囲む窓パターンをレジストで形成する。この場合、窓パターンは、コンタクト部の幅方向および長手方向の長さに対してそれぞれ１〜５μｍ程度拡がりを持たせることが好ましい。こうして形成したレジストパターンを用いて、コンタクト部周辺の誘電体をエッチングにより除去することで、誘電体層５０が形成されると共に、コンタクト部４０の周囲が露出部Ｅ３となる。
このような露出部Ｅ３を設けることで、半導体発光素子１００の放熱経路が形成されるため、好ましい。この効果を確実に得るためには、露出部Ｅ３の幅Ｗを０．５μｍ以上５μｍ以下とすることが好ましく、１μｍ以上３．５μｍ以下とすることがより好ましい（図５参照）。
なお、誘電体層５０が半導体積層体３０と接触する接触面積率を、８０％以上９５％以下とすることも好ましい。コンタクト部４１の面積を減らして、誘電体層５０の面積を増やすことにより、コンタクト部による光吸収を抑制することができるからである。なお、接触面積率は、ウエハの状態で測定することができるし、個片化後の半導体発光素子の状態から接触面積率を逆算する場合は、個片化の際に除去された半導体層（誘電体層が存在していた領域）の幅を片幅２０〜３０μｍ（両幅４０〜６０μｍ）と仮定して算出してもよい。
なお、本第５工程では誘電体層５０の厚みＨ１と、コンタクト部４０の厚みＨ２との関係は特に制限されないが、図５に示すように、誘電体層５０の厚みをＨ１、コンタクト部の厚みをＨ２と表した場合、Ｈ１≧Ｈ２とすることができ、Ｈ１＞Ｈ２とすることも好ましい。この条件の下、誘電体層５０の厚みを、例えば３６０ｎｍ〜１６００ｎｍ、より好ましくは４１０ｎｍ〜１１００ｎｍとすることができる。また、誘電体層の厚みＨ１と、コンタクト部４０の厚みＨ２との差Ｈ１−Ｈ２を１０ｎｍ以上１００ｎｍ以下とすることも好ましい。
また、誘電体層５０としては、ＳｉＯ２、ＳｉＮ、ＩＴＯおよびＡｌＮなどを用いることができ、特に、誘電体層５０がＳｉＯ２からなることが好ましい。ＳｉＯ２は、ＢＨＦ等によるエッチング加工が容易だからである。
＜第６工程＞
第６工程は、前述のとおり、誘電体層５０およびコンタクト部４０上に、Ａｕを主成分とする金属反射層６０を形成する工程である（図３（Ａ））。第５工程において、露出部Ｅ３を形成している場合は、金属反射層６０は露出部Ｅ３上にも形成される。Ａｕを主成分とする金属反射層６０とは、金属反射層６０の組成においてＡｕが５０質量％超を占めることをいい、より好ましくはＡｕが８０質量％以上であることをいう。金属反射層６０は、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層６０の合計厚みのうち、Ａｕ金属層の厚みを５０％超とすることが好ましい。金属反射層６０を構成する金属には、Ａｕの他、Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができる。例えば、金属反射層６０はＡｕのみからなる単一層であってもよいし、金属反射層６０にＡｕ金属層が２層以上含まれていてもよい。後続の第７工程における接合を確実に行うため、金属反射層６０の最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金属反射層６０とすることができる。金属反射層６０におけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ〜２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ〜２００ｎｍとすることができる。金属反射層６０は、蒸着法などの一般的な手法により、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に成膜して形成することができる。
第６工程は、前述のとおり、誘電体層５０およびコンタクト部４０上に、Ａｕを主成分とする金属反射層６０を形成する工程である（図３（Ａ））。第５工程において、露出部Ｅ３を形成している場合は、金属反射層６０は露出部Ｅ３上にも形成される。Ａｕを主成分とする金属反射層６０とは、金属反射層６０の組成においてＡｕが５０質量％超を占めることをいい、より好ましくはＡｕが８０質量％以上であることをいう。金属反射層６０は、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層６０の合計厚みのうち、Ａｕ金属層の厚みを５０％超とすることが好ましい。金属反射層６０を構成する金属には、Ａｕの他、Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができる。例えば、金属反射層６０はＡｕのみからなる単一層であってもよいし、金属反射層６０にＡｕ金属層が２層以上含まれていてもよい。後続の第７工程における接合を確実に行うため、金属反射層６０の最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金属反射層６０とすることができる。金属反射層６０におけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ〜２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ〜２００ｎｍとすることができる。金属反射層６０は、蒸着法などの一般的な手法により、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に成膜して形成することができる。
＜第７工程＞
第７工程は、前述のとおり、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する工程である（図３（Ｂ））。導電性支持基板８０の表面には、予め金属接合層７０を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層７０と、金属反射層６０を対向配置して貼り合せ、２５０℃〜５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
第７工程は、前述のとおり、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する工程である（図３（Ｂ））。導電性支持基板８０の表面には、予め金属接合層７０を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層７０と、金属反射層６０を対向配置して貼り合せ、２５０℃〜５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
金属反射層６０と接合する金属接合層７０には、Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）を用いることができ、これらを積層したものとすることが好ましい。例えば、導電性支持基板８０の表面から順に、厚み４００ｎｍ〜８００ｎｍのＴｉ、厚み５ｎｍ〜２０ｎｍのＰｔ、厚み７００〜１２００ｎｍのＡｕを積層したものを金属接合層７０とすることができる。なお、金属反射層６０と金属接合層７０との接合を容易にするため、金属接合層７０側の最表層をＡｕ金属層とし、金属反射層６０の、金属接合層７０側の金属層もＡｕとして、Ａｕ−Ａｕ拡散によるＡｕ同士での接合を行うことが好ましい。
ここで、導電性支持基板８０として、近赤外波長に対して透明な導電性のＳｉ基板を用いることとする。Ｓｉ基板は硬度がＩｎＰ基板に比べて高いため、破損し難い。そのため、ＩｎＰ基板を用いる場合に比べて、Ｓｉ基板を用いることで、導電性支持基板８０の厚みを、従来よりも大幅に小さくすることができる。また、ＩｎＰ基板に比べてＳｉ基板は放熱性やコストの点でも有利である。
＜第８工程＞
第８工程は、前述のとおり、ＩｎＰ成長用基板１０を除去する工程である（図４（Ａ））。ＩｎＰ成長用基板１０は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、エッチングストップ層２０を形成している場合は、当該層でエッチングを終了させることができる。なお、エッチングストップ層がｎ型ＩｎＧａＡｓ層である場合、例えば硫酸−過酸化水素系でウェットエッチングにより除去すればよい。
第８工程は、前述のとおり、ＩｎＰ成長用基板１０を除去する工程である（図４（Ａ））。ＩｎＰ成長用基板１０は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、エッチングストップ層２０を形成している場合は、当該層でエッチングを終了させることができる。なお、エッチングストップ層がｎ型ＩｎＧａＡｓ層である場合、例えば硫酸−過酸化水素系でウェットエッチングにより除去すればよい。
以上のようにして、半導体発光素子１００を作製することができる。この半導体発光素子１００は、導電性支持基板８０として導電性のＳｉ基板を用いているため、ＩｎＰ基板を支持基板とする場合に比べて支持基板の厚みを十分に小さくすることができる。したがって、半導体発光素子１００の全厚も小さくすることができるため、半導体発光素子１００を小型化することができる。さらに、半導体発光素子１００では、Ｓｉ基板側に金属反射層６０が設けられているため、Ｓｉ基板と反対側の面が主な光取り出し口となる。一方、従来のＩｎＰ基板を成長用基板兼、支持基板とする半導体発光素子では、半導体積層体の上下両面側および側面側が光取り出し口となる。したがって、本実施形態に従う半導体発光素子１００の場合、従来型の半導体発光素子に比べて放出光が狭指向性となる点でも有利である。
ここで、図示しないが、本実施形態に従う製造方法は、導電性支持基板８０の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程を更に有することも好ましい。本実施形態では、導電性支持基板８０としてＳｉ基板を用いるため、導電性支持基板８０を厚み２００μｍ未満に研削しても破損が生じることがない。さらに、導電性支持基板８０の厚みを１５０μｍ以下にまで研削することもできるし、１００μｍ以下にまで研削することもできる。ただし、導電性支持基板８０の厚みを８０μｍ未満にまで研削すると、Ｓｉ基板であっても破損が生じ得るため、厚みの下限を８０μｍとすることが好ましい。また、導電性支持基板８０の厚みが８０μｍ以上であれば、半導体発光素子１００を十分にハンドリング可能である。
この研削工程は、前述の第７工程に先立ち行ってもよいし、第７工程および第８工程の間、あるいは、第８工程の後のいずれの段階で行ってもよいが、第８工程の後がより好ましい。薄型化したウエハを用いて加工する工程を減らすことで、ウエハの割れをより確実に防止できるからである。なお、第８工程の後に研削工程を行う場合、後述の裏面電極の形成に先立ち研削工程を行うものとする。なお、Ｓｉ基板からなる導電性支持基板８０の研削は、一般的な機械研削により行うことができ、エッチングを併用してもよい。
なお、本実施形態に従う製造方法は、図４（Ｂ）に示すように、半導体発光素子１００を作製した後、導電性支持基板８０の裏面に裏面電極９１を形成し、半導体積層体３０の表面に上面電極９３を形成する工程をさらに有してもよい。上面電極９３は、配線部９３ａおよびパッド部９３ｂを含んでもよい。このような工程を行うことで、半導体発光素子１００’を作製することができる。裏面電極９１および上面電極９３の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、または抵抗加熱法などを用いることができる。
また、本実施形態は、説明の便宜のため、ＩｎＰ成長用基板１０としてｎ型ＩｎＰ基板を用いる実施形態としたため、ＩｎＰ成長用基板１０上に形成される各層のｎ型およびｐ型については上記のとおりとしたが、ｐ型ＩｎＰ基板を用いる場合は、各層の導電型のｎ型／ｐ型が逆転するのは当然に理解される。また、ＩｎＰ成長用基板１０としてアンドープのＩｎＰ基板を用いる場合は、ＩｎＰ成長用基板１０上に形成する半導体層の導電性（ｐ型またはｎ型）に対応させて、各層の導電性を定めればよい。
（第１実施形態：半導体発光素子）
本発明の第１実施形態に従う半導体発光素子１００は、上述の製造方法の実施形態により作製することができる。半導体発光素子１００は、縦方向に電流が流れることで機能する縦型の半導体発光素子１００である。すなわち、図４（Ａ）に示すように、この半導体発光素子１００は、導電性支持基板８０と、導電性支持基板８０の表面に設けられた金属接合層７０と、金属接合層７０の上に設けられた金属反射層６０と、金属反射層６０の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体３０と、金属反射層６０および半導体積層体３０の間に、並列して設けられた誘電体層５０およびコンタクト部４０と、を有する。そして、金属反射層６０の主成分はＡｕであり、導電性支持基板８０は導電性のＳｉ基板からなる。
本発明の第１実施形態に従う半導体発光素子１００は、上述の製造方法の実施形態により作製することができる。半導体発光素子１００は、縦方向に電流が流れることで機能する縦型の半導体発光素子１００である。すなわち、図４（Ａ）に示すように、この半導体発光素子１００は、導電性支持基板８０と、導電性支持基板８０の表面に設けられた金属接合層７０と、金属接合層７０の上に設けられた金属反射層６０と、金属反射層６０の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体３０と、金属反射層６０および半導体積層体３０の間に、並列して設けられた誘電体層５０およびコンタクト部４０と、を有する。そして、金属反射層６０の主成分はＡｕであり、導電性支持基板８０は導電性のＳｉ基板からなる。
既述のとおり、半導体発光素子１００は、導電性支持基板８０として導電性のＳｉ基板を用いているため、支持基板の厚みを十分に小さくすることができる。また、半導体発光素子１００では、Ｓｉ基板側に金属反射層６０が設けられているため、従来型の半導体発光素子に比べて放出光が狭指向性となる点でも有利である。
また、本実施形態では、導電性支持基板８０の厚みを８０μｍ以上２００μｍ未満とすることができ、厚みを１５０μｍ以下することもできるし、１００μｍ以下にすることもできる。
また、半導体積層体３０は、ｎ型クラッド層３１と、活性層３５と、ｐ型クラッド層３７とをこの順に含み、ｎ型クラッド層３１、活性層３５およびｐ型クラッド層３７は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層であることが好ましい。また、半導体積層体３０は、活性層３５を、ｎ型クラッド層３１およびｐ型クラッド層３７で挟持したダブルヘテロ構造または多重量子井戸構造とすることができ、活性層３５が多重量子井戸構造を有することが好ましいのも、既述のとおりである。そして、誘電体層はＳｉＯ２からなることが好ましい。
また、製造方法の実施形態に既述のとおり、半導体発光素子１００はさらに任意の構成を有してもよい。また、図４（Ｂ）に示すように、半導体発光素子１００に裏面電極９１および上面電極９３を設けて半導体発光素子１００’としてもよい。
（第２実施形態：半導体受光素子）
また、本発明に従う半導体光デバイスの製造方法および半導体光デバイスは、半導体受光素子の実施形態にも適用可能である。例えば、半導体発光素子１００における半導体積層体３０に替えて、例えばＩｎＧａＡｓ光吸収層およびＩｎＰ窓層を含む半導体積層体を設ければ、半導体光デバイスを半導体受光素子として利用することができる。そして、本発明に従う半導体受光素子は導電性支持基板としてＳｉ基板を用いているため、半導体発光素子１００と同様に、導電性支持基板の厚みを小さくすることができ、ひいては半導体受光素子の全厚を小さくすることができるため、半導体受光素子を小型化することができる。
また、本発明に従う半導体光デバイスの製造方法および半導体光デバイスは、半導体受光素子の実施形態にも適用可能である。例えば、半導体発光素子１００における半導体積層体３０に替えて、例えばＩｎＧａＡｓ光吸収層およびＩｎＰ窓層を含む半導体積層体を設ければ、半導体光デバイスを半導体受光素子として利用することができる。そして、本発明に従う半導体受光素子は導電性支持基板としてＳｉ基板を用いているため、半導体発光素子１００と同様に、導電性支持基板の厚みを小さくすることができ、ひいては半導体受光素子の全厚を小さくすることができるため、半導体受光素子を小型化することができる。
（第３実施形態：半導体光デバイスの製造方法）
また、本発明における、ＩｎＰ基板上に形成したＩｎおよびＰを含むIII-V族化合物半導体系の半導体光デバイスにおいて、Ｓｉ基板からなる導電性支持基板を用いることは、以下の半導体光デバイスの第３実施形態にも勿論適用可能である。
また、本発明における、ＩｎＰ基板上に形成したＩｎおよびＰを含むIII-V族化合物半導体系の半導体光デバイスにおいて、Ｓｉ基板からなる導電性支持基板を用いることは、以下の半導体光デバイスの第３実施形態にも勿論適用可能である。
図６に示すように、本発明の第３実施形態に従う半導体光デバイス１の製造方法は、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する工程（図６（Ａ），（Ｂ））と、半導体積層体３０を、少なくとも金属接合層７０を介してＳｉ基板からなる導電性支持基板８０と接合する工程（図６（Ｃ））と、ＩｎＰ成長用基板１０を除去する工程（図６（Ｄ））と、を有する。
半導体光デバイス１では、導電性支持基板８０としてＳｉ基板を用いているため、ＩｎＰ成長用基板を導電性支持基板として用いる従来型の半導体光デバイスよりも小型化することができる。そこで、本実施形態に従う製造方法は、導電性支持基板８０の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程（図６（Ｅ））を更に有することが好ましい。こうすることで、導電性支持基板８０の厚みが８０μｍ以上２００μｍ未満の範囲内である、小型の半導体光デバイス１’を製造することができる。
（第３実施形態：半導体光デバイス）
また、上述の製造方法の実施形態により、本発明の従う半導体光デバイス１を作製することができる。すなわち、本発明の従う半導体光デバイス１は、図６（Ｄ）に示すように、Ｓｉ基板からなる導電性支持基板８０と、導電性支持基板８０の表面に設けられた金属接合層７０と、金属接合層７０の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体３０と、を有する。
また、上述の製造方法の実施形態により、本発明の従う半導体光デバイス１を作製することができる。すなわち、本発明の従う半導体光デバイス１は、図６（Ｄ）に示すように、Ｓｉ基板からなる導電性支持基板８０と、導電性支持基板８０の表面に設けられた金属接合層７０と、金属接合層７０の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体３０と、を有する。
また、図６（Ｅ）に示すように、導電性支持基板８０の厚みが８０μｍ以上２００μｍ未満の範囲内であることが好ましい。こうすることで、半導体光デバイス１’を小型化することができる。
なお、上記第３実施形態に従う半導体光デバイスおよびその製造方法の実施態様において、半導体光デバイス１（１’）は、第１実施形態および第２実施形態に既述の半導体発光素子および半導体受光素子における任意の構成を適用することができる。
（発明例１）
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。図１〜図４に示したフローチャートに従って、発明例１に係る半導体発光素子を作製した。具体的には以下のとおりである。
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。図１〜図４に示したフローチャートに従って、発明例１に係る半導体発光素子を作製した。具体的には以下のとおりである。
まず、ｎ型ＩｎＰ基板の（１００）面上に、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層、ｎ型ＩｎＰクラッド層（厚み：２μｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、発光波長１３００ｎｍの量子井戸構造の活性層（合計１３０ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、ｐ型ＩｎＰクラッド層（厚み：１．２μｍ）、ｐ型Ｉｎ０．８Ｇａ０．２０Ａｓ０．５Ｐ０．５キャップ層（厚み：５０ｎｍ）、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層（厚み：１３０ｎｍ）をＭＯＣＶＤ法により順次形成した。なお、量子井戸構造の活性層の形成にあたり、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．５Ｐ０．５井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層した。
ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層上に、図７（Ａ）に示すように、島状に分散したｐ型オーミック電極部（Ａｕ／ＡｕＺｎ／Ａｕ、合計厚み：５３０ｎｍ）を形成した。図７（Ａ）のＩ−Ｉ断面図が、図２（Ａ）の模式断面図に相当する。このパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極を蒸着し、レジストパターンのリフトオフにより形成した。この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、ｐ型オーミック電極部の、半導体層への接触面積率は４．５％であった。なお、図７（Ａ）の外形サイズは３８０μｍ角である。
次に、ｐ型オーミック電極部およびその周辺にレジストマスクを形成し、オーミック電極部を形成した場所以外のｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層を、酒石酸−過酸化水素系のウェットエッチングにより除去した。その後、プラズマＣＶＤ法によりｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面にＳｉＯ２からなる誘電体層（厚み：７００ｎｍ）を形成した。そして、ｐ型オーミック電極部の上方領域に、幅方向および長手方向に幅３μｍを付加した形状の窓パターンをレジストで形成し、ｐ型オーミック電極部およびその周辺の誘電体層を、ＢＨＦによるウェットエッチングにより除去し、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層を露出させた。このとき、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の誘電体層の高さＨ１（７００ｎｍ）は、ｐ型コンタクト層（厚み：１３０ｎｍ）とｐ型オーミック電極部（厚み：５３０）からなるコンタクト部の高さＨ２（６６０ｎｍ）より、４０ｎｍ高い。なお、この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、誘電体層（ＳｉＯ２）の接触面積率は９０％であった。
次に、金属反射層（Ａｌ／Ａｕ／Ｐｔ／Ａｕ）を、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層上の全面に蒸着により形成した。金属反射層の各金属層の厚みは、順に１０ｎｍ、６５０ｎｍ、１００ｎｍ、９００ｎｍである。
一方、支持基板となる導電性Ｓｉ基板（厚み：３００μｍ）上に、金属接合層（Ｔｉ／Ｐｔ／Ａｕ）を形成した。金属接合層の各金属層の厚みは、順に６５０ｎｍ、１０ｎｍ、９００ｎｍである。
これら金属反射層および金属接合層を対向配置して、３００℃で加熱圧縮接合を行った。そして、ＩｎＰ基板を塩酸希釈液によりウェットエッチングして除去し、さらに、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓエッチングストップ層を硫酸−過酸化水素系を用いてウェットエッチングして除去した。
次に、ｎ型ＩｎＰクラッド層上に、上面電極の配線部として、ｎ型電極（Ａｕ（厚み：１０ｎｍ）／Ｇｅ（厚み：３３ｎｍ）／Ａｕ（厚み：５７ｎｍ）／Ｎｉ（厚み：３４ｎｍ）／Ａｕ（厚み：８００ｎｍ）／Ｔｉ（厚み：１００ｎｍ）／Ａｕ（厚み：１０００ｎｍ））を、レジストパターン形成、ｎ型電極の蒸着、レジストパターンのリフトオフにより、図７（Ｂ）に示すように形成した。さらに、パッド部（Ｔｉ（厚み：１５０ｎｍ）／Ｐｔ（厚み：１００ｎｍ）／Ａｕ（厚み：２５００ｎｍ））をｎ型電極上に形成し、上面電極のパターンを図７（Ｂ）に示すとおりとした。図７（Ｂ）におけるII-II断面図が、図４（Ｂ）に相当する。なお、図７（Ａ）と同様、図７（Ｂ）の外形サイズは３８０μｍ角である。
最後に、メサエッチングにより各素子間（幅60μｍ）の半導体層を除去してダイシングラインを形成した。そして、Ｓｉ基板の裏面側への裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ダイシングによるチップ個片化を行って、発明例１に係る半導体発光素子を作製した。なお、チップサイズは３５０μｍ×３５０μｍである。
（発明例２）
Ｓｉ基板に裏面電極を形成する直前に、Ｓｉ基板の厚みを約８７μｍまで研削して、半導体発光素子全体の厚みを１２０μｍとした以外は、発明例１と同様にして発明例２に係る半導体発光素子を作製した。
Ｓｉ基板に裏面電極を形成する直前に、Ｓｉ基板の厚みを約８７μｍまで研削して、半導体発光素子全体の厚みを１２０μｍとした以外は、発明例１と同様にして発明例２に係る半導体発光素子を作製した。
（従来例１）
以下のとおりにして、比較例１に係る半導体発光素子を作製した。まず、ｎ型ＩｎＰ基板の（１００）面上に、ｎ型ＩｎＰクラッド層（厚み：２μｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、発光波長１３００ｎｍの量子井戸構造の活性層（合計１３０ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、ｐ型ＩｎＰクラッド層（厚み：１．２μｍ）、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層（厚み：５０ｎｍ）、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層（厚み：１３０ｎｍ）をＭＯＣＶＤ法により順次形成した。そして、ｎ型ＩｎＰ基板の裏面に裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層の中央部上には上面電極（ＡｕＧｅ／Ｎｉ／Ａｕ電極）を形成し、発明例１と同様に個片化した。なお、量子井戸構造の活性層の形成にあたり、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．５０Ｐ０．５０井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層した。
以下のとおりにして、比較例１に係る半導体発光素子を作製した。まず、ｎ型ＩｎＰ基板の（１００）面上に、ｎ型ＩｎＰクラッド層（厚み：２μｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、発光波長１３００ｎｍの量子井戸構造の活性層（合計１３０ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、ｐ型ＩｎＰクラッド層（厚み：１．２μｍ）、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層（厚み：５０ｎｍ）、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層（厚み：１３０ｎｍ）をＭＯＣＶＤ法により順次形成した。そして、ｎ型ＩｎＰ基板の裏面に裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層の中央部上には上面電極（ＡｕＧｅ／Ｎｉ／Ａｕ電極）を形成し、発明例１と同様に個片化した。なお、量子井戸構造の活性層の形成にあたり、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．５０Ｐ０．５０井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層した。
（比較例１）
従来例１において、ＩｎＰ基板に裏面電極を形成する直前にＩｎＰ基板を研削した以外は、従来例１と同様にして、半導体発光素子の作製を試みた。しかしながら、ＩｎＰ基板の厚みが１５０μｍとなる前に破損が生じ、素子化することができなかった。
従来例１において、ＩｎＰ基板に裏面電極を形成する直前にＩｎＰ基板を研削した以外は、従来例１と同様にして、半導体発光素子の作製を試みた。しかしながら、ＩｎＰ基板の厚みが１５０μｍとなる前に破損が生じ、素子化することができなかった。
＜評価１：研削耐性評価＞
発明例１および発明例２から分かるように、導電性支持基板としてＳｉ基板を用いた場合、Ｓｉ基板を研削することにより、半導体発光素子の全厚を１２０μｍとすることができ、発光中心波長を１３００ｎｍとする小型の半導体発光素子を作製することができた。一方、従来例１および比較例１から分かるように、ＩｎＰ基板では研削中に破損が生じてしまうため、小型の半導体発光素子を得ることはできなかった。
発明例１および発明例２から分かるように、導電性支持基板としてＳｉ基板を用いた場合、Ｓｉ基板を研削することにより、半導体発光素子の全厚を１２０μｍとすることができ、発光中心波長を１３００ｎｍとする小型の半導体発光素子を作製することができた。一方、従来例１および比較例１から分かるように、ＩｎＰ基板では研削中に破損が生じてしまうため、小型の半導体発光素子を得ることはできなかった。
＜評価２：配向特性評価＞
発明例１および従来例１から得られた半導体発光素子に、２０ｍＡの電流を流し、分光光度計を用いて配光パターンを測定した。なお、半導体発光素子と分光光度計との距離を２０ｃｍとし、立体角は６×１０−３ステラジアンとし、半導体発光素子を１８０度回転させながら測定を行った。発明例１および従来例１の配光パターンを図８（Ａ），（Ｂ）にそれぞれ示す。図８（Ａ），（Ｂ）から、従来例１に比べて、発明例１では狭指向性を実現できることが確認された。
発明例１および従来例１から得られた半導体発光素子に、２０ｍＡの電流を流し、分光光度計を用いて配光パターンを測定した。なお、半導体発光素子と分光光度計との距離を２０ｃｍとし、立体角は６×１０−３ステラジアンとし、半導体発光素子を１８０度回転させながら測定を行った。発明例１および従来例１の配光パターンを図８（Ａ），（Ｂ）にそれぞれ示す。図８（Ａ），（Ｂ）から、従来例１に比べて、発明例１では狭指向性を実現できることが確認された。
＜評価３：発光出力評価＞
発明例１および従来例１から得られた半導体発光素子に定電流電圧電源を用いて２０ｍＡの電流を流したときの順方向電圧Ｖｆおよび積分球による発光出力Ｐｏを測定し、それぞれ３個の試料の測定結果の平均値を求めた。結果を表１に示す。なお、光ファイバ分光器によって発明例１および従来例１の発光ピーク波長を測定したところ、いずれも１２９０ｎｍ〜１３１０ｎｍの範囲内であった。
発明例１および従来例１から得られた半導体発光素子に定電流電圧電源を用いて２０ｍＡの電流を流したときの順方向電圧Ｖｆおよび積分球による発光出力Ｐｏを測定し、それぞれ３個の試料の測定結果の平均値を求めた。結果を表１に示す。なお、光ファイバ分光器によって発明例１および従来例１の発光ピーク波長を測定したところ、いずれも１２９０ｎｍ〜１３１０ｎｍの範囲内であった。
以上の結果から、本発明条件を満足する発明例１，２により、Ｓｉ基板を用いることで小型の半導体発光素子を実現できることが確認された。また、発明例１，２では、金属反射層を用いているため、従来例１に比べて狭指向性を実現できる点でも有利である。さらに、発明例１と従来例１とを比べると、従来例１に比べて発明例１では順方向電圧を若干低下させつつ、発光出力を大幅に増大させることもできたことも確認された。
本発明によれば、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を含む半導体光デバイスにおいて、従来よりも厚みを小さくすることのできる半導体光デバイスの製造方法および半導体光デバイスを提供することができるため、有用である。特に、半導体発光素子において、狭指向性および発光出力の大幅な増大効果が得られるため、高性能の半導体発光素子として利用できる。
１，１’ 半導体光デバイス
１０ ＩｎＰ成長用基板
２０ エッチングストップ層
３０ 半導体積層体
３１ ｎ型クラッド層
３５ 活性層
３５Ｗ 井戸層
３５Ｂ 障壁層
３７ ｐ型クラッド層
３９ ｐ型キャップ層
４０ コンタクト部
４１（４１ａ） ｐ型コンタクト層
４３ オーミック金属部
５０ 誘電体層
６０ 金属反射層
７０ 金属接合層
８０ 支持基板（導電性支持基板）
１００，１００’ 半導体発光素子
９１ 裏面電極
９３ 上面電極
Ｅ１ 露出領域
Ｅ２ 露出面
Ｅ３ 露出部
１０ ＩｎＰ成長用基板
２０ エッチングストップ層
３０ 半導体積層体
３１ ｎ型クラッド層
３５ 活性層
３５Ｗ 井戸層
３５Ｂ 障壁層
３７ ｐ型クラッド層
３９ ｐ型キャップ層
４０ コンタクト部
４１（４１ａ） ｐ型コンタクト層
４３ オーミック金属部
５０ 誘電体層
６０ 金属反射層
７０ 金属接合層
８０ 支持基板（導電性支持基板）
１００，１００’ 半導体発光素子
９１ 裏面電極
９３ 上面電極
Ｅ１ 露出領域
Ｅ２ 露出面
Ｅ３ 露出部
（４）前記導電性支持基板の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程を更に有する、前記（３）に記載の半導体光デバイスの製造方法。
すなわち、本発明の要旨構成は以下の通りである。
（１）ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する工程と、
前記半導体積層体を、少なくとも金属接合層を介してＳｉ基板からなる導電性支持基板と接合する工程と、
前記ＩｎＰ成長用基板を除去する工程と、を有し、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を受発光波長とすることを特徴とする半導体光デバイスの製造方法。
（１）ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する工程と、
前記半導体積層体を、少なくとも金属接合層を介してＳｉ基板からなる導電性支持基板と接合する工程と、
前記ＩｎＰ成長用基板を除去する工程と、を有し、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を受発光波長とすることを特徴とする半導体光デバイスの製造方法。
（３）ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する第１工程と、
前記半導体積層体上にIII−V族化合物半導体からなるコンタクト層を形成する第２工程と、
前記コンタクト層上の一部にオーミック金属部を形成すると共に、前記コンタクト層の表面に露出領域を残す第３工程と、
前記露出領域における前記コンタクト層を前記半導体積層体の表面が露出するまで除去して、前記オーミック金属部および前記コンタクト層からなるコンタクト部を形成すると共に、前記半導体積層体の露出面を形成する第４工程と、
前記半導体積層体の前記露出面上の少なくとも一部に誘電体層を形成する第５工程と、
前記誘電体層および前記コンタクト部上に、Ａｕを主成分とする金属反射層を形成する第６工程と、
金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第７工程と、
前記ＩｎＰ成長用基板を除去する第８工程と、を有し、
前記支持基板が導電性のＳｉ基板であり、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を受発光波長とすることを特徴とする半導体光デバイスの製造方法。
前記半導体積層体上にIII−V族化合物半導体からなるコンタクト層を形成する第２工程と、
前記コンタクト層上の一部にオーミック金属部を形成すると共に、前記コンタクト層の表面に露出領域を残す第３工程と、
前記露出領域における前記コンタクト層を前記半導体積層体の表面が露出するまで除去して、前記オーミック金属部および前記コンタクト層からなるコンタクト部を形成すると共に、前記半導体積層体の露出面を形成する第４工程と、
前記半導体積層体の前記露出面上の少なくとも一部に誘電体層を形成する第５工程と、
前記誘電体層および前記コンタクト部上に、Ａｕを主成分とする金属反射層を形成する第６工程と、
金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第７工程と、
前記ＩｎＰ成長用基板を除去する第８工程と、を有し、
前記支持基板が導電性のＳｉ基板であり、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を受発光波長とすることを特徴とする半導体光デバイスの製造方法。
（８）Ｓｉ基板からなる導電性支持基板と、
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、を有し、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を受発光波長とすることを特徴とする半導体光デバイス。
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、を有し、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を受発光波長とすることを特徴とする半導体光デバイス。
（１０）導電性支持基板と、
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた金属反射層と、
前記金属反射層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、
前記金属反射層および前記半導体積層体の間に並列して設けられた誘電体層およびコンタクト部と、を有し、
前記金属反射層の主成分はＡｕであり、
前記支持基板は導電性のＳｉ基板からなり、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を受発光波長とすることを特徴とする半導体光デバイス。
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた金属反射層と、
前記金属反射層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、
前記金属反射層および前記半導体積層体の間に並列して設けられた誘電体層およびコンタクト部と、を有し、
前記金属反射層の主成分はＡｕであり、
前記支持基板は導電性のＳｉ基板からなり、
波長１０００ｎｍ〜２２００ｎｍの近赤外領域を受発光波長とすることを特徴とする半導体光デバイス。
Claims (14)
- ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する工程と、
前記半導体積層体を、少なくとも金属接合層を介してＳｉ基板からなる導電性支持基板と接合する工程と、
前記ＩｎＰ成長用基板を除去する工程と、を有することを特徴とする半導体光デバイスの製造方法。 - 前記導電性支持基板の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程を更に有する、請求項１に記載の半導体光デバイスの製造方法。
- ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する第１工程と、
前記半導体積層体上にIII−V族化合物半導体からなるコンタクト層を形成する第２工程と、
前記コンタクト層上の一部にオーミック金属部を形成すると共に、前記コンタクト層の表面に露出領域を残す第３工程と、
前記露出領域における前記コンタクト層を前記半導体積層体の表面が露出するまで除去して、前記オーミック金属部および前記コンタクト層からなるコンタクト部を形成すると共に、前記半導体積層体の露出面を形成する第４工程と、
前記半導体積層体の前記露出面上の少なくとも一部に誘電体層を形成する第５工程と、
前記誘電体層および前記コンタクト部上に、Ａｕを主成分とする金属反射層を形成する第６工程と、
金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第７工程と、
前記ＩｎＰ成長用基板を除去する第８工程と、を有し、
前記支持基板が導電性のＳｉ基板であることを特徴とする半導体光デバイスの製造方法。 - 前記導電性支持基板の厚みを８０μｍ以上２００μｍ未満の範囲内に研削する研削工程を更に有する、請求項２に記載の半導体光デバイスの製造方法。
- 前記半導体積層体は、ｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に含み、前記ｎ型クラッド層、前記活性層および前記ｐ型クラッド層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層である、請求項３または４に記載の半導体光デバイスの製造方法。
- 前記半導体積層体がダブルヘテロ構造または多重量子井戸構造を有する、請求項５に記載の半導体光デバイスの製造方法。
- 前記誘電体層はＳｉＯ２からなる、請求項３〜６のいずれか１項に記載の半導体光デバイスの製造方法。
- Ｓｉ基板からなる導電性支持基板と、
該支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、を有することを特徴とする半導体光デバイス。 - 前記導電性支持基板の厚みが８０μｍ以上２００μｍ未満の範囲内である、請求項８に記載の半導体光デバイス。
- 導電性支持基板と、
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられた金属反射層と、
前記金属反射層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、
前記金属反射層および前記半導体積層体の間に並列して設けられた誘電体層およびコンタクト部と、を有し、
前記金属反射層の主成分はＡｕであり、
前記導電性支持基板は導電性のＳｉ基板からなることを特徴とする半導体光デバイス。 - 前記導電性支持基板の厚みは８０μｍ以上２００μｍ未満である、請求項１０に記載の半導体光デバイス。
- 前記半導体積層体は、ｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に含み、前記ｎ型クラッド層、前記活性層および前記ｐ型クラッド層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層である、請求項１０または１１に記載の半導体光デバイス。
- 前記半導体積層体がダブルヘテロ構造または多重量子井戸構造を有する、請求項１２に記載の半導体光デバイス。
- 前記誘電体層はＳｉＯ２からなる、請求項１０〜１３のいずれか１項に記載の半導体光デバイス。
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