WO2021085340A1 - 発光素子及びその製造方法 - Google Patents
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Definitions
- the present invention relates to a light emitting device and a method for manufacturing the same, and particularly to an infrared light emitting semiconductor light emitting device.
- a mid-infrared region such as a semiconductor light emitting element of mid-infrared emission having a wavelength of 1700 nm or more as an emission wavelength and a semiconductor light receiving element of a mid-infrared region having the mid-infrared region as a detection wavelength.
- a semiconductor light receiving element that emits or receives light is known.
- semiconductor light emitting devices that emit mid-infrared light are widely used in applications such as sensors and gas analysis.
- compound semiconductor substrates such as GaAs, InP, InAs, GaSb, and InSb are grown in order from the one having the smallest lattice constant. It is generally used as a substrate and a combination of mixed crystals of these compounds is epitaxially grown on a growth substrate.
- InAs, GaSb, and InSb compound substrates are close to the lattice constant of the light emitting layer in the mid-infrared region of 1.7 ⁇ m to 12 ⁇ m. Therefore, it has been considered preferable to use InAs, GaSb, and InSb as the growth substrate for the semiconductor optical device in the mid-infrared region.
- Patent Document 1 for example, an InSbP barrier layer is formed on an InAs substrate, and then an InAsSbP active layer is formed. Alternatively, the InSbP barrier layer is formed after the InAsSb active layer is formed on the InAs substrate.
- an InAs substrate conductive with respect to a wavelength of 2.6 ⁇ m to 4.7 ⁇ m is used as it is for a light emitting element.
- WPE Wall-Plug Efficiency
- an object of the present invention is to provide a light emitting element and a method for manufacturing the same, which can improve the luminous efficiency of the light emitting element having InAsSb as a light emitting layer among semiconductor optical devices.
- the present inventor diligently studied ways to solve the above problems, and conceived to provide an AlInAs electron block layer between the active layer and the p-type InAs layer, and completed the present invention. That is, the gist structure of the present invention is as follows.
- the active layer further has an InAs z P 1-z layer (0 ⁇ z ⁇ 1).
- the method for manufacturing the light emitting element according to the above (1) The step of forming the second InAs layer and A step of forming the Al x In 1-x As electron block layer on the second In As layer, and a step of forming the Al x In 1-x As electron block layer.
- the present invention it is possible to provide a light emitting element capable of improving luminous efficiency and a method for manufacturing the same.
- FIG. 5 is a schematic cross-sectional view illustrating an example of a manufacturing method following FIG.
- FIG. 5 is a schematic cross-sectional view illustrating an example of a manufacturing method following FIG.
- FIG. 5 is a schematic cross-sectional view illustrating an example of a manufacturing method following FIG.
- FIG. 5 is a schematic cross-sectional view illustrating an example of a manufacturing method following FIG.
- FIG. 5 is a schematic cross-sectional view illustrating an example of a manufacturing method following FIG. 7. It is sectional drawing which describes an example of the manufacturing method following FIG. It is sectional drawing schematically explaining an example of the manufacturing method following FIG. It is sectional drawing which describes an example of the manufacturing method following FIG.
- FIG. 5 is a schematic cross-sectional view illustrating an example of a manufacturing method following FIG.
- FIG. 5 is a schematic cross-sectional view illustrating an example of a manufacturing method following FIG.
- It is a plane schematic diagram which shows an example of the shape and arrangement of the ohmic electrode part after manufacturing the power distribution part in 2nd Embodiment.
- the component composition of each III-V group element of AlInGaAsSbP can be measured by photoluminescence measurement, X-ray diffraction measurement, or the like. Further, the entire thickness of each layer to be formed can be calculated by observing the cross section with a scanning electron microscope or a transmission electron microscope. Further, each of the thicknesses of each layer can be calculated by observing the cross section of the growth layer with a transmission electron microscope. Further, when the thickness of each layer is small as in the quantum well structure, the thickness and composition of each layer can be measured using TEM-EDS. In the cross-sectional view, when a predetermined layer has an inclined surface, the thickness of the layer shall be the maximum height from the flat surface of the layer immediately below the layer.
- Group III elements or Group V elements shall not be included in the composition.
- a layer that electrically functions as a p-type by adding an impurity is referred to as a p-type semiconductor layer, and a layer that electrically functions as an n-type is referred to as an n-type semiconductor layer.
- impurities such as Si, Zn, S, Sn, Mg and Te are not intentionally added is referred to as "undoped”.
- concentration of the specific impurity dopant that is not mixed unless it is intentionally added is low (for example, less than 5 ⁇ 10 16 atoms / cm 3 ), it is treated as “undoped” in the present specification. And.
- unavoidable impurities are 5 ⁇ 10 16 Even if it contains atoms / cm 3 or more, it is assumed to be undoped. Since InAs electrically functions as an n-type even when undoped, both the undoped or n-type dopant-doped InAs layers function as an n-type. Further, the values of the concentration of impurities such as Zn and Te are based on SIMS analysis. Since the value of the dopant concentration changes greatly near the boundary of each semiconductor layer, the value of the dopant concentration at the center of each layer in the film thickness direction is used as the value of the dopant concentration of that layer.
- the light emitting device 100 which is the first embodiment of the light emitting device according to the present invention, will be described with reference to FIG.
- the light emitting device 100 has a first InAs layer 141 doped with an undoped or n-type dopant, an active layer 145 containing an InAs y Sb 1-y layer 145w (0 ⁇ y ⁇ 1), and a film thickness of 5 to 40 nm.
- a semiconductor laminate 140 having a certain Al x In 1-x As electron block layer 146 (0.05 ⁇ x ⁇ 0.4) and a second In As layer 147 doped with a p-type dopant in this order is provided at least. ..
- the upper electrode 191 is provided on the second InAs layer 147 of the semiconductor laminate 140, and the semiconductor laminate 140 is provided on the substrate 105.
- a back surface electrode 195 is provided on the back surface of the substrate 105.
- the substrate 105 may be a substrate having a thickness sufficient to mechanically maintain the shape of the semiconductor laminate 140 including the active layer 145, and epitaxial growth when forming the semiconductor laminate 140 of the light emitting element 100.
- a support substrate 280 different from the InAs growth substrate 210 may be used as in the light emitting element 200 of another example described later with reference to FIGS. 2 and 3. ..
- As the growth substrate compound substrates such as GaAs, InP, InAs, GaSb, and InSb can be used, and it is preferable to use the InAs substrate for forming the first InAs layer 141 and the second InAs layer 147. ..
- the support substrate is preferably cheaper and has higher thermal conductivity than the growth substrate.
- the coefficient of thermal expansion of copper alloys, molybdenum, tungsten, Kovar, etc. can be suppressed. It is possible to use a metal substrate using a metal or a submount substrate in which a metal is attached to a ceramic substrate such as AlN.
- the active layer 145 includes an InAs y Sb 1-y layer (0 ⁇ y ⁇ 1), and the InAs y Sb 1-y layer serves as a light emitting layer.
- the active layer further has an InAs z P 1-z layer 145b (0 ⁇ z ⁇ 1), the InAs y Sb 1-y layer 145w is a well layer, and the InAs z P 1-z layer 145b is a barrier.
- the quantum well structure as a layer is illustrated as an example, the active layer 145 may be a single-layer structure of an InAs y Sb 1-y layer.
- the active layer 145 preferably has a multiple quantum well (MQW) structure as shown in FIG. 1 in order to improve the light output by suppressing crystal defects. This multiple quantum well structure can be formed by a structure in which the well layer and the barrier layer are alternately repeated.
- MQW multiple quantum well
- the As composition y of the InAs y Sb 1-y layer 145w to be the well layer is preferably 0.7 ⁇ y ⁇ 1.0, and more preferably 0.80 ⁇ y ⁇ 0.95.
- the As composition z of the InAs z P1 -z layer 145b serving as the barrier layer is preferably 0.50 ⁇ z ⁇ 1, and more preferably 0.8 ⁇ z ⁇ 1 ⁇ 0.95.
- the emission peak wavelength of the light emitting element 100 can be set to 1700 to 12000 nm (1.7 to 12 ⁇ m).
- the emission peak wavelength of the light emitting element 100 may be 3.1 ⁇ m or more, and preferably 3.4 ⁇ m or more.
- AlInAs electron block layer In the light emitting device 100, an Al x In 1-x As electron block layer 146 (0.05 ⁇ x ⁇ 0.40) having a film thickness of 5 to 40 nm between the active layer 145 and the second In As layer 147.
- the luminous efficiency can be improved by providing the above.
- the Al composition x of the Al x In 1-x As electron block layer 146 is 0.05 or more and 0.40 or less, and more preferably 0.10 or more and 0.35 or less. This is because if the Al composition x is larger than 0.40, the forward voltage becomes high and the luminous efficiency decreases, and if it is smaller than 0.05, the effect of improving the luminous efficiency by the electron block layer may not be obtained.
- the film thickness of the Al x In 1-x As electron block layer 146 is 5 to 40 nm, more preferably 10 to 35 nm. This is because if it is thicker than 40 nm, the forward voltage becomes high and the luminous efficiency decreases, and if it is thinner than 5 nm, the effect of improving the luminous efficiency by the electron block layer may not be obtained.
- the Al x In 1-x As electron block layer may be undoped or doped with a p-type dopant. Comparing the case of undoped and the case of doping with p-type dopant, doping with p-type dopant has a large effect of improving luminous efficiency and is more preferable. Zn is particularly preferable as the p-type dopant. If the impurity concentration of the p-type dopant measured by SIMS analysis is 1 ⁇ 10 18 atoms / cm 3 or more and 8 ⁇ 10 18 atoms / cm 3 or less, the effect of further improving the luminous efficiency can be surely obtained. , More preferably 2 ⁇ 10 18 atoms / cm 3 or more.
- InAs Growth Substrate As the InAs growth substrate suitably applicable as the substrate 105, a generally available n-type InAs substrate or an undoped InAs substrate can be used. Further, a p-type InAs substrate can also be used. In this case, unlike FIG. 1, a second InAs layer 147, an Al x In 1-x As electron block layer 146, an active layer 145, and a second layer from the opposite side to the substrate 105 can be used. The order may be 1 InAs layer 141.
- the active layer 145 may have a double hetero (DH) structure sandwiched between the first InAs layer 141 and the second InAs layer 147.
- the substrate 105 to be the growth substrate and the first InAs layer 141 are shown separately for convenience, but if the growth substrate is undoped or n-type, the growth substrate is used as it is as the first InAs layer. It can also be used as 141.
- the luminous efficiency can be improved by providing the semiconductor laminate 140 with the Al x In 1-x As electron block layer 146.
- the light emitting device 100 has a step of forming the first InAs layer 141 and a step on the first InAs layer 141 if the InAs growth substrate for epitaxially growing each semiconductor layer of the semiconductor laminate 140 is n-type or undoped. forming an active layer 145, forming a Al x in 1-x as electron blocking layer 146 on the active layer 145, a second InAs layer on Al x in 1-x as electron blocking layer 146 It can be produced through the step of forming 147.
- the InAs growth substrate for epitaxially growing each semiconductor layer of the semiconductor laminate 140 is a p-type, a step of forming the second InAs layer 147 and an Al x In 1 on the second InAs layer 147.
- Each semiconductor layer can be formed by epitaxial growth, for example, by a known thin film growth method such as a metal organic chemical vapor deposition (MOCVD) method or a molecular beam epitaxy (MBE) method.
- MOCVD metal organic chemical vapor deposition
- MBE molecular beam epitaxy
- trimethylgallium (TMIn) as an In source
- trimethylaluminum (TMAl) as an Al source
- arsine (AsH 3 ) or tarsal butylarsine (TBAs) as an As source.
- TMSb Trimethylaluminium
- TESb triethylantimone
- TDMSb trisdimethylaminoantimone
- PH 3 phosphine
- TBP tarsal butylphosphine
- the semiconductor laminate 140 can reduce the contact resistance with the second InAs layer 147 on the side opposite to the active layer 145 (that is, the side forming the upper electrode 191 shown in FIG. 1). It is also preferable to further include a contact layer. Further, the semiconductor laminate 140 has an undoped spacer layer (for example, an undoped spacer layer) between the first InAs layer 141 and the active layer 145 and between the active layer 145 and the Al x In 1-x As electron block layer. InAs layer) may be provided.
- an undoped spacer layer for example, an undoped spacer layer
- the overall film thickness of the semiconductor laminate 140 is not limited, but can be, for example, 2 ⁇ m to 8 ⁇ m.
- the film thickness of the first InAs layer 141 is also not limited, but can be, for example, 0.1 ⁇ m to 5 ⁇ m.
- the film thickness of the active layer 145 is also not limited, but can be, for example, 3 nm to 3000 nm.
- the film thickness of the second InAs layer 147 is also not limited, but can be, for example, 0.1 ⁇ m to 3 ⁇ m.
- the film thickness of the InAs y Sb 1-y layer 145w serving as a well layer can be 3 nm to 20 nm
- the film thickness of the InAs z P 1-z layer 145b serving as a barrier layer can be set to 3 nm to 20 nm.
- the thickness can be 5 to 50 nm, and the number of pairs of both can be 1 to 50.5.
- a barrier layer is formed, and then N sets (N is an integer) of well layers and barrier layers are alternately laminated, and in other cases, the total N.I. It is said that 5 pairs were formed.
- an upper electrode 191 may be formed on the semiconductor laminate 140 (on the second InAs layer 147 in FIG. 1), and a back electrode 195 may be provided on the back surface of the substrate 105.
- the upper electrode 191 may include a wiring portion and a pad portion, and although the pad portion is not shown, a metal layer or solder for bonding may be added on the ohmic electrode.
- Known metal materials and forming methods can be used for the upper electrode 191 and the back electrode 195.
- the metal material Ti, Pt, Au, Ag, Al, Zn, Ni and the like can be used, and as the forming method, for example, a sputtering method, an electron beam vapor deposition method, a resistance heating method or the like can be used, and a photolithography method or a metal can be used. It can be used in combination with a mask or the like.
- the light emitting element 200 is a bonded type light emitting element obtained by joining a support substrate and then removing the growth substrate. As described above, in principle, the same components as the light emitting element 100 are assigned the same reference number in the last two digits of the three digits, and duplicate description is omitted.
- the light emitting element 200 is provided in the support substrate 280, the metal bonding layer 279 provided on the surface of the support substrate 280, the transparent insulating layer 261 having a through hole on the metal bonding layer 279, and the through hole.
- the semiconductor laminate 240 in the light emitting element 200 has a first InAs layer 241, an active layer 245, an Al x In 1-x As electron block layer 246, and a second InAs layer 247 in this order from the side opposite to the support substrate 280.
- the semiconductor laminate 340 is composed of the first InAs layer 341, the active layer 345, the Al x In 1-x As electron block layer 346, and the second in order from the support substrate 380 side.
- InAs layer 347 may be provided.
- the film thickness is formed between the active layer 245 and the second InAs layer 247.
- the luminous efficiency can be improved by providing the Al x In 1-x As electron block layer 246 (0.05 ⁇ x ⁇ 0.4) having a thickness of 5 to 40 nm.
- the light emitting element 200 and the embodiment of the manufacturing method thereof will be described in more detail with reference to FIGS. 4 to 15.
- the InAs growth substrate 210 is prepared. Subsequently, referring to FIG. 5, an initial buffer layer 220 made of InAs is formed on the InAs growth substrate 210, and an etching stop layer 230 made of a GaAsSb-based III-V compound semiconductor containing at least Ga and Sb 230. To form. The formation of the initial buffer layer 220 may be omitted.
- the etching stop layer 230 has a sufficiently low etching rate with respect to an etching solution (concentrated hydrochloric acid having a concentration of 8 M (mol / L) or more) when etching the InAs growth substrate 210, and completely completes the InAs growth substrate 210. It is an insoluble semiconductor layer until it is removed. Further, the etching stop layer 230 has a lattice constant capable of growing on the InAs growth substrate 210.
- an etching solution concentrated hydrochloric acid having a concentration of 8 M (mol / L) or more
- GaAsSb-based III-V compound semiconductor of the composition range of the etching stop layer 230 when the As composition and x E, denoted GaAs xE Sb 1-xE.
- the As composition x E is preferably 0 ⁇ x E ⁇ 0.4. If the As composition x E exceeds 0.4, the etching solution may also be etched. If the As composition x E is in this range, the etching stop layer is insoluble in the etching solution and grows in As. It can be epitaxially grown on the substrate 110. More preferably, 0.02 ⁇ x E ⁇ 0.13. When the As composition x E is in this range, the lattice constant difference from the InAs growth substrate 210 can be reduced. As shown in FIG. 5, it is also preferable that the etching stop layer 230 has a superlattice structure in which two types of GaAsSb-based III-V group compound semiconductors 230a and 230b having different As compositions are repeatedly laminated.
- the semiconductor laminate 240 is formed on the etching stop layer 230. Similar to the semiconductor laminate 140 described above, the spacer layer and the contact layer described above may be formed when the semiconductor laminate 240 is formed.
- FIG. 7 A power distribution having a transparent insulating layer 261 (FIG. 8) having a through hole 261A and an ohmic electrode portion 265 provided in the through hole 261A on the second InAs layer 247 (on the contact layer when a contact layer is further provided).
- Part 260 (FIG. 9) is formed.
- a specific method for forming the power distribution unit 260 is arbitrary, but an example of a specific mode for forming the power distribution unit 260 will be described below with reference to FIGS. 7 to 9.
- the transparent insulating layer 261 is formed on the semiconductor laminate 240 (FIG. 7).
- known methods such as a plasma CVD method and a sputtering method can be applied.
- a resist pattern is formed on the transparent insulating layer 261 using a photomask.
- a part of the transparent insulating layer 261 is removed by etching using a resist pattern to form a through hole 261A (FIG. 8).
- a part of the outermost surface of the semiconductor laminate 240 is exposed.
- the power distribution portion 260 can be formed (FIG. 9).
- a transparent insulating layer 261 and an ohmic electrode portion 265 are arranged in parallel in the power distribution section 260.
- the resist pattern for etching the transparent insulating layer 261 and the resist pattern for lifting off the ohmic electrode portion 265 may be the same, or may be repatterned.
- the drawing shows that the ohmic electrode portion is filled with the through hole 261A for simplification, the present invention is not limited to this.
- a gap may be formed between the transparent insulating layer 261 and the ohmic electrode portion by spreading the etching to the resist pattern coating portion at the time of etching by using the combination of resist patterns or the resist pattern. ..
- the ohmic electrode portion 265 can be formed by being dispersed in an island shape in a predetermined pattern.
- An example of the pattern of the ohmic electrode portion 265 in this embodiment is shown in FIG. In FIG. 14, an example of the pattern of the upper electrode 291 formed thereafter is shown by a broken line.
- Ti / Au can be an ohmic electrode portion 265.
- the film thickness (or total film thickness) of the ohmic electrode portion 265 is not limited, but can be, for example, 300 to 1300 nm, more preferably 350 nm to 800 nm.
- the relationship between the film thickness H 1 of the transparent insulating layer 261 and the film thickness H 2 of the ohmic electrode portion 265 can be H 1 ⁇ H 2, and it is also preferable that H 1 > H 2. ..
- the film thickness of the transparent insulating layer 261 can be, for example, 360 nm to 1600 nm, more preferably 410 nm to 1100 nm.
- the thickness H 1 of the transparent insulating layer 261 it is also preferable that the difference H 1 -H 2 between the film thickness of H 2 ohmic electrode 265 and 10nm or 100nm or less.
- the contact layer may be formed so as to remain only in the through hole 261A. In that case, the total thickness of the contact layer and the ohmic electrode portion is increased. It may be H 2.
- the transparent insulating layer 261 SiO 2 , SiN, ITO, Al 2 O 3 and Al N can be used, and it is particularly preferable that the transparent insulating layer 261 is made of SiO 2 . This is because SiO 2 is easily etched by BHF or the like.
- the metal reflective layer 271 may include a plurality of metal layers, and as the metal constituting the metal reflective layer 271, Al, Pt, Ti, Ag, or the like can be used in addition to Au.
- the metal reflective layer 271 may be a single layer composed of only Au, or the metal reflective layer 271 may contain two or more Au metal layers.
- the metal reflective layer 271 preferably has Au in an amount of 50% by mass or more in the composition of the metal reflective layer 271.
- the outermost layer (the surface opposite to the semiconductor laminate 240) of the metal reflective layer 271 is an Au metal layer.
- each metal layer can be formed in the order of Al, Au, Pt, and Au on the power distribution unit 260 (including the gap if the gap is provided) to form the metal reflection layer 271.
- the thickness of one layer of the Au metal layer in the metal reflective layer 271 can be set to, for example, 400 nm to 2000 nm, and the thickness of the metal layer made of a metal other than Au can be set to, for example, 5 nm to 200 nm.
- the metal reflective layer 271 can be formed by forming a film by using a general method such as a thin film deposition method.
- the semiconductor laminate 240 and the power distribution unit 260 are joined to the support substrate 280 via at least the metal bonding layer 279.
- the metal reflective layer 271 When the metal reflective layer 271 is provided, the metal reflective layer 271 and the metal bonding layer 279 may be bonded.
- the metal bonding layer 279 and the metal reflective layer 271 are placed facing each other and bonded to each other, and heat compression bonding is performed at a temperature of about 250 ° C. to 500 ° C. to bond the two layers.
- a metal bonding layer 279 can be formed by using a metal such as Ti, Pt, Au, a metal (such as Sn) that forms a eutectic alloy with Au, or solder, and these are laminated to form a metal bonding layer 279. It is preferable to do so.
- the metal bonding layer 279 can be formed by laminating Ti having a thickness of 400 nm to 800 nm, Pt having a thickness of 5 nm to 20 nm, and Au having a thickness of 700 to 1200 nm in order from the surface of the support substrate 280.
- the outermost layer of the metal bonding layer 279 is Au metal
- the outermost layer of the metal reflective layer 271 is also Au. Joining can be done.
- the support substrate 280 may be a substrate different from the InAs growth substrate 210, and the semiconductor substrate, the metal substrate, the submount substrate based on the ceramic substrate and the like described above can be used. Since the joining method described above is used, the support substrate 280 may be lattice-mismatched with each semiconductor layer formed in the present embodiment.
- the support substrate 280 may be insulating depending on the application, but is preferably a conductive substrate. From the viewpoint of workability and price, it is preferable to use a Si substrate for the support substrate 280. By using the Si substrate, the thickness of the support substrate 280 can be made significantly smaller than before, and it is also suitable for mounting in combination with various semiconductor devices. In addition, the Si substrate is also advantageous in terms of heat dissipation as compared with the InAs substrate.
- the InAs growth substrate 210 is removed.
- the InAs growth substrate 210 may be etched only with concentrated hydrochloric acid, or before the etching stop layer is exposed, concentrated hydrochloric acid may be used. Etching solutions other than the above can also be used.
- the initial buffer layer 220 and the etching stop layer 230 may be sequentially removed following the removal of the InAs growth substrate 210.
- the etching stop layer 230 is a GaAsSb-based III-V compound semiconductor, it is not removed by concentrated hydrochloric acid unlike the InAs growth substrate 210.
- the etching stop layer 230 can be removed by wet etching using an ammonia-hydrogen peroxide mixed solution.
- the upper electrode 291 is formed on the semiconductor laminate 240 (on the first InAs layer 141 in FIG. 2), and the back electrode 195 is formed on the back surface of the support substrate 280. May be formed.
- the upper electrode 291 may include a wiring portion and a pad portion.
- a known method can be used for forming the upper electrode 291 and the back electrode 295, and for example, a sputtering method, an electron beam vapor deposition method, a resistance heating method, or the like can be used.
- the light emitting element 200 shown in FIG. 2 can be obtained by the above manufacturing method.
- the method for manufacturing the light emitting element 200 includes a step of forming the first InAs layer 241 and a step of forming the active layer 245 on the first InAs layer 241 and Al x In 1 on the active layer 245. It includes at least a step of forming the -x As electron block layer 246 and a step of forming a second In As layer 247 on the Al x In 1-x As electron block layer 246.
- the forming method of each configuration is the same as that of the light emitting element 200, and the manufacturing method of the light emitting element 300 shown in FIG.
- the third InAs layer 3 includes a step of forming the second InAs layer 347 and Al x on the second InAs layer 347. in forming a step of forming a 1-x as electron blocking layer 346, forming a Al x in 1-x as electron blocking layer active layer 345 on the 346, the first InAs layer 341 on the active layer 345 At least includes the steps to be performed.
- the above-mentioned steps including the formation of the etching stop layer and the removal of the growth substrate using the etching stop layer may be further appropriately performed.
- Example 1 (Example 1) First, an undoped InAs layer of 100 nm was formed on the (100) surface of an undoped InAs substrate (substrate thickness: 475 ⁇ m). Next, on this undoped InAs layer, an active layer having a quantum well structure with a main emission wavelength of 4.5 ⁇ m and a Zn-doped p-type Al 0.15 In 0.85 As electron block layer (thickness 15 nm, Zn concentration 4 ⁇ 10 18 atoms /).
- the pattern of the upper electrode 291 with reference to FIG. 15 is obtained by forming a p-type ohmic electrode (Ti / Au, total thickness: 1400 nm), forming a resist pattern, depositing an electrode metal, and lifting off the resist pattern. Formed in. However, the ohmic electrode portion 265 shown in FIG. 15 is not formed.
- a back electrode (Ti / Au, total thickness: 210 nm) was formed on an undoped InAs substrate by vapor deposition, and alloyed by heat treatment at 300 ° C. for 1 minute. Then, the chip was fragmented by dicing to produce an infrared light emitting device according to Example 1.
- the chip size is 500 ⁇ m ⁇ 500 ⁇ m.
- Example 2 In Example 1, a Zn-doped p-type Al 0.15 In 0.85 As electron block layer was formed, and the Al composition was changed to Al 0.3 In 0.7 As. Such a light emitting element was manufactured.
- Example 3 In Example 1, a Zn-doped p-type Al 0.15 In 0.85 As electron block layer was formed, and the Al composition was changed to Al 0.075 In 0.925 As. Such a light emitting element was manufactured.
- Example 4 In Example 1, a Zn-doped p-type Al 0.15 In 0.85 As electron block layer was formed with a film thickness of 15 nm, and the same as in Example 1 except that the film thickness was changed to 30 nm. A light emitting element was manufactured.
- Example 5 In Example 1, a Zn-doped p-type Al 0.15 In 0.85 As electron block layer was formed with a film thickness of 15 nm, and the same as in Example 1 except that the film thickness was changed to 7.5 nm. The light emitting element according to the above was manufactured.
- Example 6 In Example 1, when a Zn-doped p-type Al 0.15 In 0.85 As electron block layer was formed, 5 cc of DEZn (diethylzinc) gas, which is a Zn-doped gas, was flowed. A light emitting element according to Example 6 was produced in the same manner as in Example 1 except that a 0.15 In 0.85 As electron block layer was formed.
- DEZn diethylzinc
- Example 1 In Example 1, when a Zn-doped p-type Al 0.15 In 0.85 As electron block layer was formed with a film thickness of 15 nm, it was not formed and a p-type InAs layer was formed directly above the active layer. Similarly, the light emitting element according to Comparative Example 1 was produced.
- Example 2 (Comparative Example 2) In Example 1, a Zn-doped p-type Al 0.15 In 0.85 As electron block layer was formed, and the Al composition was changed to Al 0.60 In 0.40 As. Manufactured such a light emitting element
- Example 3 (Comparative Example 3) In Example 1, a Zn-doped p-type Al 0.15 In 0.85 As electron block layer was formed with a film thickness of 15 nm, and the same as in Example 1 except that the film thickness was changed to 60 nm. A light emitting element was manufactured.
- Example 2 In Experimental Example 1 described above, a light emitting element was evaluated when an InAs substrate, which is a growth substrate, was used as it was. Next, while using the InAs substrate as the growth substrate, a junction-type light emitting device was produced by removing the InAs substrate.
- Example 7 First, an undoped InAs layer of 100 nm was formed on the (100) surface of an undoped InAs substrate (substrate thickness: 475 ⁇ m). Next, a superlattice laminate (etching stop layer) was formed by laminating 113 pairs of an undoped GaSb layer (thickness 0.9 nm) and a GaAs 0.34 Sb 0.66 layer (thickness 0.1 nm). Next, after forming a Te-doped n-type InAs layer (thickness 1 ⁇ m) on the superlattice laminate, an active layer having a quantum well structure with a main emission wavelength of 4.5 ⁇ m and a Zn-doped p-type as in Example 1.
- a transparent insulating layer (film thickness: 550 nm) made of SiO 2 was formed on the entire surface of the p-type InAs layer by the plasma CVD method.
- a pattern as shown in FIG. 14 was formed therein by a resist, and a part of SiO 2 was removed by wet etching with BHF to form a through hole to expose the p-type InAs layer.
- a p-type ohmic electrode portion Ti / Au, total thickness: 540 nm
- a power distribution section (which also functions as a current diffusion layer) was formed. Note that FIG. 14 shows the upper electrode to be formed later by a broken line.
- a metal reflective layer Al / Au / Pt / Au
- the thickness of each metal layer of the metal reflective layer is 10 nm, 650 nm, 100 nm, and 900 nm, respectively.
- a metal bonding layer (Ti / Pt / Au) was formed on a conductive Si substrate (substrate thickness: 200 ⁇ m) to be a support substrate.
- the thickness of each metal layer of the metal bonding layer is 650 nm, 20 nm, and 900 nm, respectively.
- an n-type electrode (Ti (film thickness: 150 nm) / Au (film thickness: 1250 nm)) is formed on the n-type InAs layer by forming a resist pattern, depositing the n-type electrode, and lifting off the resist pattern. It was formed in the pattern shown in. In FIG. 15, the pattern of the p-type ohmic electrode portion formed earlier is shown by a broken line.
- a back electrode Ti (thickness: 10 nm) / Pt (thickness: 50 nm) / Au (thickness: 200 nm)
- Ti thickness: 10 nm
- Pt thickness: 50 nm
- Au thickness: 200 nm
- the chip was fragmented by dicing to produce a light emitting device according to Example 7.
- the chip size is 500 ⁇ m ⁇ 500 ⁇ m.
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Abstract
発光素子の発光効率を改善する。アンドープ又はn型ドーパントをドーピングした第1のInAs層と、InAsySb1-y層(0<y<1)を含む活性層と、p型ドーパントをドーピングした第2のInAs層活性層とを備える発光素子において、当該活性層と当該第2のInAs層との間に、膜厚が5~40nmであるAlxIn1-xAs電子ブロック層(0.05≦x≦0.40)を設ける。
Description
本発明は、発光素子及びその製造方法に関し、特に赤外発光の半導体発光素子に関する。
従来、波長1700nm以上の中赤外領域を発光波長とする中赤外発光の半導体発光素子及び、当該中赤外領域を検出波長とする中赤外領域の半導体受光素子などの、中赤外領域を発光又は受光する半導体受光素子が知られている。例えば、中赤外発光の半導体発光素子は、センサー、ガス分析などの用途で、幅広く用いられている。
このような半導体光デバイスの受発光波長を、1.7μm~12μmの中赤外領域とする場合、格子定数の小さいものから順に、GaAs、InP、InAs、GaSb、InSbなどの化合物半導体基板を成長用基板として用い、それら化合物の混晶の組み合わせを成長用基板上にエピタキシャル成長して構成することが一般的である。これら化合物基板の中でも、InAs、GaSb、InSb化合物基板は、1.7μm~12μmの中赤外領域となる発光層の格子定数と近くなる。そのため、中赤外領域の半導体光デバイス用の成長用基板としては、InAs、GaSb、InSbを用いることが好ましいと考えられてきた。
例えば、特許文献1には、例えばInAs基板上にInSbPバリア層を形成した後、InAsSbP活性層を形成している。または、InAs基板上にInAsSb活性層を形成した後、InSbPバリア層を形成している。特許文献1では、2.6μm~4.7μmの波長に対して導電性のInAs基板をそのまま発光素子に使用している。
近年、センサーおよびガス分析装置等の能力向上のために、中赤外の発光素子は投入した全電力に対する光出力の割合に当たる発光効率(WPE:Wall-Plug Efficiency)の向上が求められている。
そこで本発明は、半導体光デバイスの中でも、InAsSbを発光層とする発光素子の発光効率を改善することのできる、発光素子及びその製造方法を提供することを目的とする。
本発明者は、上記課題を解決する方途について鋭意検討し、活性層とp型InAs層との間にAlInAs電子ブロック層を設けることを着想し、本発明を完成するに至った。すなわち、本発明の要旨構成は以下のとおりである。
(1)アンドープ又はn型ドーパントをドーピングした第1のInAs層と、
InAsySb1-y層(0<y<1)を含む活性層と、
膜厚が5~40nmであるAlxIn1-xAs電子ブロック層(0.05≦x≦0.4)と、
p型ドーパントをドーピングした第2のInAs層と、
をこの順に有する半導体積層体を備えることを特徴とする発光素子。
InAsySb1-y層(0<y<1)を含む活性層と、
膜厚が5~40nmであるAlxIn1-xAs電子ブロック層(0.05≦x≦0.4)と、
p型ドーパントをドーピングした第2のInAs層と、
をこの順に有する半導体積層体を備えることを特徴とする発光素子。
(2)前記活性層がInAszP1-z層(0<z<1)をさらに有し、
前記活性層は、前記InAsySb1-y層を井戸層とし、前記InAszP1-z層を障壁層とする量子井戸構造を具える、上記(1)に記載の発光素子。
前記活性層は、前記InAsySb1-y層を井戸層とし、前記InAszP1-z層を障壁層とする量子井戸構造を具える、上記(1)に記載の発光素子。
(3)前記活性層から放射される光の発光ピーク波長が3.4μm以上である、上記(1)又は(2)に記載の発光素子。
(4)前記AlxIn1-xAs電子ブロック層にZnドーパントがドーピングされる、上記(1)~(3)のいずれかに記載の発光素子。
(5)支持基板と、
前記支持基板の表面に設けられた金属接合層と、
前記金属接合層上の、貫通孔を具える透明絶縁層及び前記貫通孔に設けられたオーミック電極部を有する配電部と、
前記配電部上に設けられた前記半導体積層体と、を備える、上記(1)~(4)のいずれかに記載の発光素子。
前記支持基板の表面に設けられた金属接合層と、
前記金属接合層上の、貫通孔を具える透明絶縁層及び前記貫通孔に設けられたオーミック電極部を有する配電部と、
前記配電部上に設けられた前記半導体積層体と、を備える、上記(1)~(4)のいずれかに記載の発光素子。
(6)上記(1)に記載の発光素子を製造する方法であって、
前記第1のInAs層を形成する工程と、
前記第1のInAs層上に前記活性層を形成する工程と、
前記活性層上に前記AlxIn1-xAs電子ブロック層を形成する工程と、
前記AlxIn1-xAs電子ブロック層上に前記第2のInAs層を形成する工程と、
を含むことを特徴とする発光素子の製造方法。
前記第1のInAs層を形成する工程と、
前記第1のInAs層上に前記活性層を形成する工程と、
前記活性層上に前記AlxIn1-xAs電子ブロック層を形成する工程と、
前記AlxIn1-xAs電子ブロック層上に前記第2のInAs層を形成する工程と、
を含むことを特徴とする発光素子の製造方法。
(7)上記(1)に記載の発光素子を製造する方法であって、
前記第2のInAs層を形成する工程と、
前記第2のInAs層上に前記AlxIn1-xAs電子ブロック層を形成する工程と、
前記AlxIn1-xAs電子ブロック層上に前記活性層を形成する工程と、
前記活性層上に前記第1のInAs層を形成する工程と、
を含むことを特徴とする発光素子の製造方法。
前記第2のInAs層を形成する工程と、
前記第2のInAs層上に前記AlxIn1-xAs電子ブロック層を形成する工程と、
前記AlxIn1-xAs電子ブロック層上に前記活性層を形成する工程と、
前記活性層上に前記第1のInAs層を形成する工程と、
を含むことを特徴とする発光素子の製造方法。
本発明によれば、発光効率を改善することのできる発光素子及びその製造方法を提供することができる。
本発明に従う実施形態の説明に先立ち、以下の点について予め説明する。
<組成と膜厚>
まず、本明細書において、AlInGaAsSbPの各III-V族元素の成分組成は、フォトルミネッセンス測定及びX線回折測定などによって測定することができる。また、形成される各層の厚み全体は、走査型電子顕微鏡または透過型電子顕微鏡による断面観察により算出できる。さらに、各層の厚みのそれぞれは、透過型電子顕微鏡による成長層の断面観察から算出できる。また、量子井戸構造のように各層の厚みが小さい場合にはTEM-EDSを用いて各層の厚みおよび組成を測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。
まず、本明細書において、AlInGaAsSbPの各III-V族元素の成分組成は、フォトルミネッセンス測定及びX線回折測定などによって測定することができる。また、形成される各層の厚み全体は、走査型電子顕微鏡または透過型電子顕微鏡による断面観察により算出できる。さらに、各層の厚みのそれぞれは、透過型電子顕微鏡による成長層の断面観察から算出できる。また、量子井戸構造のように各層の厚みが小さい場合にはTEM-EDSを用いて各層の厚みおよび組成を測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。
「AlInGaAsSbP」の表記から具体的なIII族元素又はV族元素を除いて表記する場合には、隣接する層からの拡散やエピタキシャル成長装置内の元素残留等の意図しない混入分を除き、表記から除いたIII族元素又はV族元素は、組成には含まれないものとする。
<p型、n型及びアンドープ並びにドーパント濃度>
本明細書において、不純物を添加することによって電気的にp型として機能する層をp型の半導体層とし、電気的にn型として機能する層をn型の半導体層とする。一方、Si、Zn、S、Sn、Mg、Te等の不純物を意図的には添加していない場合を「アンドープ」という。具体的には、上記の意図的に添加しなければ混入しない特定の不純物ドーパント濃度が低い(例えば5×1016atoms/cm3未満)場合、「アンドープ」であるとして、本明細書では取り扱うものとする。そして、III-V族化合物半導体層には意図的には不純物を添加していないが、原料ガスの分解などに伴う製造過程における不可避的な不純物(O、C、H等)が5×1016atoms/cm3以上含まれていたとしてもアンドープであるとする。なお、InAsについてはアンドープでも電気的にn型として機能するため、アンドープまたはn型ドーパントがドーピングされたInAs層は、共にn型として機能する。
また、ZnやTe等の不純物濃度の値は、SIMS分析によるものとする。なお、各半導体層の境界付近においてドーパント濃度の値は大きく変移するため、各層の膜厚方向の中央におけるドーパント濃度の値を、その層のドーパント濃度の値とする。
本明細書において、不純物を添加することによって電気的にp型として機能する層をp型の半導体層とし、電気的にn型として機能する層をn型の半導体層とする。一方、Si、Zn、S、Sn、Mg、Te等の不純物を意図的には添加していない場合を「アンドープ」という。具体的には、上記の意図的に添加しなければ混入しない特定の不純物ドーパント濃度が低い(例えば5×1016atoms/cm3未満)場合、「アンドープ」であるとして、本明細書では取り扱うものとする。そして、III-V族化合物半導体層には意図的には不純物を添加していないが、原料ガスの分解などに伴う製造過程における不可避的な不純物(O、C、H等)が5×1016atoms/cm3以上含まれていたとしてもアンドープであるとする。なお、InAsについてはアンドープでも電気的にn型として機能するため、アンドープまたはn型ドーパントがドーピングされたInAs層は、共にn型として機能する。
また、ZnやTe等の不純物濃度の値は、SIMS分析によるものとする。なお、各半導体層の境界付近においてドーパント濃度の値は大きく変移するため、各層の膜厚方向の中央におけるドーパント濃度の値を、その層のドーパント濃度の値とする。
以下、図面を参照して本発明に従う発光素子及びその製造方法を順次説明する。なお、同一の構成要素には原則として数字三桁のうち、下二桁で同一の参照番号を付して、重複する説明を省略する。各図において、説明の便宜上、基板及び各層の縦横の比率を実際の比率から誇張して示している。
(第1実施形態)
図1を参照して、本発明に従う発光素子の第1実施形態である発光素子100を説明する。発光素子100は、アンドープ又はn型ドーパントをドーピングした第1のInAs層141と、InAsySb1-y層145w(0<y<1)を含む活性層145と、膜厚が5~40nmであるAlxIn1-xAs電子ブロック層146(0.05≦x≦0.4)と、p型ドーパントをドーピングした第2のInAs層147と、をこの順に有する半導体積層体140を少なくとも備える。図1では半導体積層体140における第2のInAs層147上に上部電極191が設けられ、基板105上に半導体積層体140を設けられている。さらに、基板105の裏面に裏面電極195が設けられている。
図1を参照して、本発明に従う発光素子の第1実施形態である発光素子100を説明する。発光素子100は、アンドープ又はn型ドーパントをドーピングした第1のInAs層141と、InAsySb1-y層145w(0<y<1)を含む活性層145と、膜厚が5~40nmであるAlxIn1-xAs電子ブロック層146(0.05≦x≦0.4)と、p型ドーパントをドーピングした第2のInAs層147と、をこの順に有する半導体積層体140を少なくとも備える。図1では半導体積層体140における第2のInAs層147上に上部電極191が設けられ、基板105上に半導体積層体140を設けられている。さらに、基板105の裏面に裏面電極195が設けられている。
<基板>
ここで、基板105とは、活性層145を含む半導体積層体140を機械的に形状維持できる程度の厚さを有する基板であればよく、発光素子100の半導体積層体140を形成する際のエピタキシャル成長に供する成長用基板であってもよいし、図2、図3を参照して後述する別の例の発光素子200のように、InAs成長用基板210とは異なる支持基板280を用いてもよい。成長用基板としては、GaAs、InP、InAs、GaSb、InSbなどの化合物基板を使用することができ、第1のInAs層141及び第2のInAs層147を形成するにあたりInAs基板を用いることが好ましい。支持基板としては、成長用基板より安価で熱伝導性が高いことが好ましく、例えば、Si、Ge、GaAsなどの化合物基板のほか、銅合金やモリブデン、タングステン、コバールなどの熱膨張係数を抑制可能な金属を使用した金属基板や、AlNなどのセラミックス基板に金属を付けたサブマウント基板を使用することができる。
ここで、基板105とは、活性層145を含む半導体積層体140を機械的に形状維持できる程度の厚さを有する基板であればよく、発光素子100の半導体積層体140を形成する際のエピタキシャル成長に供する成長用基板であってもよいし、図2、図3を参照して後述する別の例の発光素子200のように、InAs成長用基板210とは異なる支持基板280を用いてもよい。成長用基板としては、GaAs、InP、InAs、GaSb、InSbなどの化合物基板を使用することができ、第1のInAs層141及び第2のInAs層147を形成するにあたりInAs基板を用いることが好ましい。支持基板としては、成長用基板より安価で熱伝導性が高いことが好ましく、例えば、Si、Ge、GaAsなどの化合物基板のほか、銅合金やモリブデン、タングステン、コバールなどの熱膨張係数を抑制可能な金属を使用した金属基板や、AlNなどのセラミックス基板に金属を付けたサブマウント基板を使用することができる。
<活性層>
活性層145はInAsySb1-y層(0<y<1)を含み、InAsySb1-y層が発光層となる。図1では、活性層がInAszP1-z層145b(0<z<1)をさらに有し、InAsySb1-y層145wを井戸層とし、InAszP1-z層145bを障壁層とする量子井戸構造を例示的に図示しているが、活性層145はInAsySb1-y層の単層構造でもよい。しかし、活性層145は、結晶欠陥抑制による光出力向上のため、図1のように多重量子井戸(MQW)構造を具えることが好ましい。この多重量子井戸構造は、上記井戸層及び障壁層を交互に繰り返した構造により形成することができる。
活性層145はInAsySb1-y層(0<y<1)を含み、InAsySb1-y層が発光層となる。図1では、活性層がInAszP1-z層145b(0<z<1)をさらに有し、InAsySb1-y層145wを井戸層とし、InAszP1-z層145bを障壁層とする量子井戸構造を例示的に図示しているが、活性層145はInAsySb1-y層の単層構造でもよい。しかし、活性層145は、結晶欠陥抑制による光出力向上のため、図1のように多重量子井戸(MQW)構造を具えることが好ましい。この多重量子井戸構造は、上記井戸層及び障壁層を交互に繰り返した構造により形成することができる。
-活性層の組成と発光ピーク波長-
井戸層となるInAsySb1-y層145wのAs組成yは0.7≦y<1.0とすることが好ましく、0.80≦y≦0.95とすることがより好ましい。また、障壁層となるInAszP1-z層145bのAs組成zを0.50≦z<1とすることが好ましく、0.8≦z<1≦0.95とすることがより好ましい。なお、量子井戸構造の場合であれば組成変更に加えて井戸層145wと障壁層145bとでの組成の差を調整して、井戸層にひずみを加えることも好ましい。上記の活性層145の組成変更により、発光素子100の発光ピーク波長を1700~12000nm(1.7~12μm)とすることができる。発光素子100の発光ピーク波長を3.1μm以上としてもよく、3.4μm以上とすることも好ましい。
井戸層となるInAsySb1-y層145wのAs組成yは0.7≦y<1.0とすることが好ましく、0.80≦y≦0.95とすることがより好ましい。また、障壁層となるInAszP1-z層145bのAs組成zを0.50≦z<1とすることが好ましく、0.8≦z<1≦0.95とすることがより好ましい。なお、量子井戸構造の場合であれば組成変更に加えて井戸層145wと障壁層145bとでの組成の差を調整して、井戸層にひずみを加えることも好ましい。上記の活性層145の組成変更により、発光素子100の発光ピーク波長を1700~12000nm(1.7~12μm)とすることができる。発光素子100の発光ピーク波長を3.1μm以上としてもよく、3.4μm以上とすることも好ましい。
<AlInAs電子ブロック層>
発光素子100において、活性層145と第2のInAs層147との間に、膜厚が5~40nmであるAlxIn1-xAs電子ブロック層146(0.05≦x≦0.40)を設けることにより、発光効率を向上させることができる。
発光素子100において、活性層145と第2のInAs層147との間に、膜厚が5~40nmであるAlxIn1-xAs電子ブロック層146(0.05≦x≦0.40)を設けることにより、発光効率を向上させることができる。
-Al組成x-
AlxIn1-xAs電子ブロック層146のAl組成xは0.05以上0.40以下であり、0.10以上0.35以下がより好ましい。Al組成xが0.40より大きいと、順方向電圧が高くなって発光効率が低下し、0.05より小さいと電子ブロック層による発光効率向上の効果が出ない場合があるためである。
AlxIn1-xAs電子ブロック層146のAl組成xは0.05以上0.40以下であり、0.10以上0.35以下がより好ましい。Al組成xが0.40より大きいと、順方向電圧が高くなって発光効率が低下し、0.05より小さいと電子ブロック層による発光効率向上の効果が出ない場合があるためである。
-膜厚-
AlxIn1-xAs電子ブロック層146の膜厚は5~40nmであり、10~35nmがより好ましい。40nmより厚いと順方向電圧が高くなって発光効率が低下し、5nmより薄いと、電子ブロック層による発光効率向上の効果が出ない場合があるためである。
AlxIn1-xAs電子ブロック層146の膜厚は5~40nmであり、10~35nmがより好ましい。40nmより厚いと順方向電圧が高くなって発光効率が低下し、5nmより薄いと、電子ブロック層による発光効率向上の効果が出ない場合があるためである。
-ドーパント-
AlxIn1-xAs電子ブロック層はアンドープでもよいし、p型ドーパントをドーピングしてもよい。アンドープの場合とp型ドーパントをドーピングした場合とを比べると、p型ドーパントをドーピングした方が発光効率の向上効果が大きく、より好ましい。p型ドーパントはZnが特に好ましい。なお、SIMS分析により測定されるp型ドーパントの不純物濃度を1×1018atoms/cm3以上8×1018atoms/cm3以下とすれば、発光効率のさらなる向上効果を確実に得ることができ、より好ましくは2×1018atoms/cm3以上である。
AlxIn1-xAs電子ブロック層はアンドープでもよいし、p型ドーパントをドーピングしてもよい。アンドープの場合とp型ドーパントをドーピングした場合とを比べると、p型ドーパントをドーピングした方が発光効率の向上効果が大きく、より好ましい。p型ドーパントはZnが特に好ましい。なお、SIMS分析により測定されるp型ドーパントの不純物濃度を1×1018atoms/cm3以上8×1018atoms/cm3以下とすれば、発光効率のさらなる向上効果を確実に得ることができ、より好ましくは2×1018atoms/cm3以上である。
以下、発光素子100に適用可能な具体的態様をさらに詳細に説明する。
<<InAs成長用基板>>
基板105として好適に適用可能なInAs成長用基板には、一般的に入手可能なn型InAs基板又はアンドープのInAs基板を使用することができる。また、p型InAs基板を使用することもでき、この場合、図1と異なり基板105と反対側から第2のInAs層147、AlxIn1-xAs電子ブロック層146、活性層145、第1のInAs層141の順番とすればよい。
基板105として好適に適用可能なInAs成長用基板には、一般的に入手可能なn型InAs基板又はアンドープのInAs基板を使用することができる。また、p型InAs基板を使用することもでき、この場合、図1と異なり基板105と反対側から第2のInAs層147、AlxIn1-xAs電子ブロック層146、活性層145、第1のInAs層141の順番とすればよい。
<<半導体積層体>>
半導体積層体140において、活性層145を、第1のInAs層141及び第2のInAs層147で挟持したダブルヘテロ(DH)構造としてもよい。なお、図1では成長用基板となる基板105と第1のInAs層141とを便宜上分けて図示したが、成長用基板がアンドープまたはn型であれば、成長用基板をそのまま第1のInAs層141として使用することもできる。半導体積層体140がAlxIn1-xAs電子ブロック層146を備えることで発光効率を向上させることができることは既述のとおりである。
半導体積層体140において、活性層145を、第1のInAs層141及び第2のInAs層147で挟持したダブルヘテロ(DH)構造としてもよい。なお、図1では成長用基板となる基板105と第1のInAs層141とを便宜上分けて図示したが、成長用基板がアンドープまたはn型であれば、成長用基板をそのまま第1のInAs層141として使用することもできる。半導体積層体140がAlxIn1-xAs電子ブロック層146を備えることで発光効率を向上させることができることは既述のとおりである。
発光素子100は、半導体積層体140の各半導体層をエピタキシャル成長させるためのInAs成長用基板がn型又はアンドープであれば、第1のInAs層141を形成する工程と、第1のInAs層141上に活性層145を形成する工程と、活性層145上にAlxIn1-xAs電子ブロック層146を形成する工程と、AlxIn1-xAs電子ブロック層146上に第2のInAs層147を形成する工程と、を経て製造することができる。一方、半導体積層体140の各半導体層をエピタキシャル成長させるためのInAs成長用基板がp型であれば、第2のInAs層147を形成する工程と、第2のInAs層147上にAlxIn1-xAs電子ブロック層146を形成する工程と、AlxIn1-xAs電子ブロック層146上に活性層145を形成する工程と、活性層145上に第1のInAs層141を形成する工程と、を経て製造することができる。
-半導体積層体の成長法-
各半導体層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法や分子線エピタキシ(MBE:Molecular Beam Epitaxy)法などの公知の薄膜成長方法により形成することができる。例えば、In源としてトリメチルインジウム(TMIn)、Ga源としてトリメチルガリウム(TMGa)やトリエチルガリウム(TEGa)、Al源としてトリメチルアルミニウム(TMAl)、As源としてアルシン(AsH3)やターシャルブチルアルシン(TBAs)、Sb源としてトリメチルアンチモン(TMSb)、トリエチルアンチモン(TESb)、トリスジメチルアミノアンチモン(TDMASb)、P源としてホスフィン(PH3)やターシャルブチルホスフィン(TBP)を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じて所望の厚みで形成することができる。各層をp型又はn型にドーピングする場合は、所望に応じたドーパント源のガスをさらに用いればよい。例えばZnをドーピングする場合、DEZn(ジエチル亜鉛)ガスなどを用いればよい。なお、既述のとおり、InAsはアンドープでもn型となる。
各半導体層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法や分子線エピタキシ(MBE:Molecular Beam Epitaxy)法などの公知の薄膜成長方法により形成することができる。例えば、In源としてトリメチルインジウム(TMIn)、Ga源としてトリメチルガリウム(TMGa)やトリエチルガリウム(TEGa)、Al源としてトリメチルアルミニウム(TMAl)、As源としてアルシン(AsH3)やターシャルブチルアルシン(TBAs)、Sb源としてトリメチルアンチモン(TMSb)、トリエチルアンチモン(TESb)、トリスジメチルアミノアンチモン(TDMASb)、P源としてホスフィン(PH3)やターシャルブチルホスフィン(TBP)を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じて所望の厚みで形成することができる。各層をp型又はn型にドーピングする場合は、所望に応じたドーパント源のガスをさらに用いればよい。例えばZnをドーピングする場合、DEZn(ジエチル亜鉛)ガスなどを用いればよい。なお、既述のとおり、InAsはアンドープでもn型となる。
-半導体積層体における他の半導体層-
また、図示しないものの、半導体積層体140は第2のInAs層147の、活性層145と反対側(すなわち図1に図示する上部電極191を形成する側)に、電極とのコンタクト抵抗を低減できるコンタクト層をさらに備えることも好ましい。また、半導体積層体140は、第1のInAs層141と活性層145との間や、活性層145とAlxIn1-xAs電子ブロック層との間に、アンドープのスペーサ層(例えばアンドープのInAs層)を備えてもよい。
また、図示しないものの、半導体積層体140は第2のInAs層147の、活性層145と反対側(すなわち図1に図示する上部電極191を形成する側)に、電極とのコンタクト抵抗を低減できるコンタクト層をさらに備えることも好ましい。また、半導体積層体140は、第1のInAs層141と活性層145との間や、活性層145とAlxIn1-xAs電子ブロック層との間に、アンドープのスペーサ層(例えばアンドープのInAs層)を備えてもよい。
-半導体積層体の膜厚-
半導体積層体140の全体の膜厚は制限されないが、例えば2μm~8μmとすることができる。また、第1のInAs層141の膜厚も制限されないが、例えば0.1μm~5μmとすることができる。さらに、活性層145の膜厚も制限されないが、例えば3nm~3000nmとすることができる。また、第2のInAs層147の膜厚も制限されないが、例えば0.1μm~3μmとすることができる。活性層145が量子井戸構造を具える場合、井戸層となるInAsySb1-y層145wの膜厚を3nm~20nmとすることができ、障壁層となるInAszP1-z層145bの厚みを5~50nmとすることができ、両者の組数を1~50.5組とすることができる。なお、障壁層を形成し、次いで、井戸層及び障壁層を交互にN組(Nは整数)積層し他場合に、合計N.5組形成したという。
半導体積層体140の全体の膜厚は制限されないが、例えば2μm~8μmとすることができる。また、第1のInAs層141の膜厚も制限されないが、例えば0.1μm~5μmとすることができる。さらに、活性層145の膜厚も制限されないが、例えば3nm~3000nmとすることができる。また、第2のInAs層147の膜厚も制限されないが、例えば0.1μm~3μmとすることができる。活性層145が量子井戸構造を具える場合、井戸層となるInAsySb1-y層145wの膜厚を3nm~20nmとすることができ、障壁層となるInAszP1-z層145bの厚みを5~50nmとすることができ、両者の組数を1~50.5組とすることができる。なお、障壁層を形成し、次いで、井戸層及び障壁層を交互にN組(Nは整数)積層し他場合に、合計N.5組形成したという。
-電極-
さらに、図1に示すように、半導体積層体140上(図1では第2のInAs層147上)に上部電極191を形成し、基板105の裏面に裏面電極195を設けてもよい。上部電極191は配線部及びパッド部を含んでもよく、パッド部は図示しないがオーミック電極上にボンディング用の金属層や半田を追加しても良い。上部電極191及び裏面電極195に用いる金属材料および形成方法は公知のものを用いることができる。金属材料としては、Ti、Pt、Au、Ag、Al、Zn、Niなどを使用でき、形成方法としては例えばスパッタ法、電子ビーム蒸着法、又は抵抗加熱法などを用いて、フォトリソグラフ法や金属マスク等と組み合わせて用いることができる。
さらに、図1に示すように、半導体積層体140上(図1では第2のInAs層147上)に上部電極191を形成し、基板105の裏面に裏面電極195を設けてもよい。上部電極191は配線部及びパッド部を含んでもよく、パッド部は図示しないがオーミック電極上にボンディング用の金属層や半田を追加しても良い。上部電極191及び裏面電極195に用いる金属材料および形成方法は公知のものを用いることができる。金属材料としては、Ti、Pt、Au、Ag、Al、Zn、Niなどを使用でき、形成方法としては例えばスパッタ法、電子ビーム蒸着法、又は抵抗加熱法などを用いて、フォトリソグラフ法や金属マスク等と組み合わせて用いることができる。
(第2実施形態)
図2を参照して、本発明の第2実施形態に従う発光素子200を説明する。発光素子200は、支持基板を接合したうえで成長用基板を除去することにより得られる接合型の発光素子である。先に述べたとおり、発光素子100と同一の構成要素には原則として数字三桁のうち、下二桁で同一の参照番号を付して、重複する説明を省略する。この発光素子200は、支持基板280と、支持基板280の表面に設けられた金属接合層279と、金属接合層279上の、貫通孔を具える透明絶縁層261及び当該貫通孔に設けられたオーミック電極部265を有する配電部260と、配電部260上に設けられた半導体積層体240とを少なくとも備える。発光素子200における半導体積層体240は、支持基板280と反対側から順に第1のInAs層241、活性層245、AlxIn1-xAs電子ブロック層246及び第2のInAs層247を有する。なお、図3に示す発光素子300にように、半導体積層体340は、支持基板380側から順に第1のInAs層341、活性層345、AlxIn1-xAs電子ブロック層346及び第2のInAs層347を有してもよい。
図2を参照して、本発明の第2実施形態に従う発光素子200を説明する。発光素子200は、支持基板を接合したうえで成長用基板を除去することにより得られる接合型の発光素子である。先に述べたとおり、発光素子100と同一の構成要素には原則として数字三桁のうち、下二桁で同一の参照番号を付して、重複する説明を省略する。この発光素子200は、支持基板280と、支持基板280の表面に設けられた金属接合層279と、金属接合層279上の、貫通孔を具える透明絶縁層261及び当該貫通孔に設けられたオーミック電極部265を有する配電部260と、配電部260上に設けられた半導体積層体240とを少なくとも備える。発光素子200における半導体積層体240は、支持基板280と反対側から順に第1のInAs層241、活性層245、AlxIn1-xAs電子ブロック層246及び第2のInAs層247を有する。なお、図3に示す発光素子300にように、半導体積層体340は、支持基板380側から順に第1のInAs層341、活性層345、AlxIn1-xAs電子ブロック層346及び第2のInAs層347を有してもよい。
図2に戻る。支持基板280を接合したうえで、後述のInAs成長用基板210(図4参照)を除去する接合型の本実施形態においても、活性層245と第2のInAs層247との間に、膜厚が5~40nmであるAlxIn1-xAs電子ブロック層246(0.05≦x≦0.4)を備えることで、発光効率を向上させることができる。以下、発光素子200とその製造方法の実施形態の一例を、図4~図15を参照しつつ、より詳細に説明する。
図4を参照し、まずはInAs成長用基板210を用意する。続けて図5を参照し、このInAs成長用基板210上に、InAsからなる初期バッファ層220を形成し、さらに、少なくともGa及びSbを含むGaAsSb系III-V族化合物半導体からなるエッチングストップ層230を形成する。初期バッファ層220の形成を省略してもよい。
<エッチングストップ層の形成>
エッチングストップ層230は、InAs成長用基板210をエッチングする際のエッチング液(濃度8M(mol/L)以上の濃塩酸など)に対してエッチング速度が十分に小さく、InAs成長用基板210を完全に除去するまでは不溶な半導体層である。さらに、エッチングストップ層230は、InAs成長用基板210上に成長可能な格子定数を具える。
エッチングストップ層230は、InAs成長用基板210をエッチングする際のエッチング液(濃度8M(mol/L)以上の濃塩酸など)に対してエッチング速度が十分に小さく、InAs成長用基板210を完全に除去するまでは不溶な半導体層である。さらに、エッチングストップ層230は、InAs成長用基板210上に成長可能な格子定数を具える。
エッチングストップ層230のGaAsSb系III-V族化合物半導体の組成範囲は、As組成をxEとすると、GaAsxESb1-xEと表される。そして、As組成xEは、0≦xE≦0.4であることが好ましい。As組成xEが0.4を超えると上記エッチング液でもエッチングされる恐れがあり、As組成xEがこの範囲であれば、エッチングストップ層は上述したエッチング液への不溶性を具えつつ、InAs成長用基板110上にエピタキシャル成長可能である。さらに好ましくは0.02≦xE≦0.13である。As組成xEがこの範囲であると、InAs成長用基板210との格子定数差を低減できる。図5に示すように、エッチングストップ層230は、As組成の異なる2種のGaAsSb系III-V族化合物半導体230a、230bを繰り返し積層した超格子構造であることも好ましい。
<半導体積層体の形成>
次に、図6を参照して、エッチングストップ層230上に、半導体積層体240を形成する。既述の半導体積層体140と同様に、半導体積層体240を形成する際に前述のスペーサ層やコンタクト層を形成してもよい。
次に、図6を参照して、エッチングストップ層230上に、半導体積層体240を形成する。既述の半導体積層体140と同様に、半導体積層体240を形成する際に前述のスペーサ層やコンタクト層を形成してもよい。
<配電部の形成>
図7を参照する。第2のInAs層247上(コンタクト層をさらに設ける場合はコンタクト層上)に、貫通孔261Aを具える透明絶縁層261(図8)及び貫通孔261Aに設けられたオーミック電極部265を備える配電部260(図9)を形成する。配電部260を形成する具体的手法は任意であるが、配電部260を形成するための具体的な態様の一例を図7~図9を参照して以下に説明する。
図7を参照する。第2のInAs層247上(コンタクト層をさらに設ける場合はコンタクト層上)に、貫通孔261Aを具える透明絶縁層261(図8)及び貫通孔261Aに設けられたオーミック電極部265を備える配電部260(図9)を形成する。配電部260を形成する具体的手法は任意であるが、配電部260を形成するための具体的な態様の一例を図7~図9を参照して以下に説明する。
まず透明絶縁層261を半導体積層体240上に成膜する(図7)。成膜法としては、プラズマCVD法及びスパッタ法などの、公知の手法が適用可能である。その後、透明絶縁層261上にフォトマスクを用いてレジストパターンを形成する。次いで、レジストパターンを利用してエッチングにより透明絶縁層261の一部を除去し、貫通孔261Aを形成する(図8)。貫通孔261Aが設けられることにより、半導体積層体240の最表面の一部領域は露出する。その後、オーミック電極部265を成膜し、次いでレジストパターンを利用してリフトオフすれば、配電部260を形成することができる(図9)。配電部260には、透明絶縁層261及びオーミック電極部265が並列して配設されることになる。なお、ここで透明絶縁層261をエッチングする際のレジストパターンと、オーミック電極部265をリフトオフする際のレジストパターンは同一のものを用いてもよいし、改めてパターニングしなおしてもよい。なお、図面では簡略化のためオーミック電極部は貫通孔261Aを充填するよう図示しているものの、これに限定されない。図示しないが、レジストパターンの組合せやレジストパターンを利用して、エッチングする際のレジストパターン被覆部へのエッチングが広がることにより、透明絶縁層261とオーミック電極部との間に間隙が生じてもよい。
オーミック電極部265は、所定のパターンで島状に分散させて形成することができる。本実施形態でのオーミック電極部265のパターンの一例を、図14に示す。図14には、その後に形成される上部電極291のパターンの一例を破線で示している。オーミック電極部265として、例えばAu、AuZn、AuBe、AuTiなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ti/Auをオーミック電極部265とすることができる。オーミック電極部265の膜厚(又は合計膜厚)は制限されないが、例えば300~1300nm、より好ましくは350nm~800nmとすることができる。
なお、図示しないが、透明絶縁層261の膜厚H1と、オーミック電極部265の膜厚H2の関係をH1≧H2とすることができ、H1>H2とすることも好ましい。この条件の下、透明絶縁層261の膜厚を、例えば360nm~1600nm、より好ましくは410nm~1100nmとすることができる。また、透明絶縁層261の膜厚H1と、オーミック電極部265の膜厚H2との差H1-H2を10nm以上100nm以下とすることも好ましい。また、上記のようにコンタクト層をさらに設ける場合には、コンタクト層が貫通孔261Aにのみ残存するように形成してもよく、その場合にはコンタクト層とオーミック電極部の合計厚さを膜厚H2としてもよい。
また、透明絶縁層261としては、SiO2、SiN、ITO、Al2O3及びAlNなどを用いることができ、特に、透明絶縁層261がSiO2からなることが好ましい。SiO2は、BHF等によるエッチング加工が容易だからである。
<金属反射層の形成>
図10に示すように、配電部260上に金属反射層271を形成することも好ましい。金属反射層271は、複数層の金属層を含むことができるが、金属反射層271を構成する金属には、Auの他、Al,Pt,Ti、Agなどを用いることができる。例えば、金属反射層271はAuのみからなる単一層であってもよいし、金属反射層271にAu金属層が2層以上含まれていてもよい。金属反射層271は、金属反射層271の組成においてAuを50質量%以上有することが好ましい。後続の工程における金属接合層279との接合を確実に行うため、金属反射層271の最表層(半導体積層体240と反対側の面)を、Au金属層とすることが好ましい。
図10に示すように、配電部260上に金属反射層271を形成することも好ましい。金属反射層271は、複数層の金属層を含むことができるが、金属反射層271を構成する金属には、Auの他、Al,Pt,Ti、Agなどを用いることができる。例えば、金属反射層271はAuのみからなる単一層であってもよいし、金属反射層271にAu金属層が2層以上含まれていてもよい。金属反射層271は、金属反射層271の組成においてAuを50質量%以上有することが好ましい。後続の工程における金属接合層279との接合を確実に行うため、金属反射層271の最表層(半導体積層体240と反対側の面)を、Au金属層とすることが好ましい。
例えば、配電部260(上記間隙が設けられている場合は間隙を含む)上に、Al、Au、Pt、Auの順に各金属層を成膜し、金属反射層271を形成することができる。金属反射層271におけるAu金属層の1層の厚みを、例えば400nm~2000nmとすることができ、Au以外の金属からなる金属層の厚みを、例えば5nm~200nmとすることができる。蒸着法などの一般的な手法を用いることにより、金属反射層271を成膜して形成することができる。
<支持基板との接合>
図11を参照し、半導体積層体240及び配電部260を、少なくとも金属接合層279を介して支持基板280と接合する。金属反射層271を設ける場合は、金属反射層271と金属接合層279とを接合してもよい。金属接合層279と、金属反射層271とを対向配置して貼り合せ、250℃~500℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
図11を参照し、半導体積層体240及び配電部260を、少なくとも金属接合層279を介して支持基板280と接合する。金属反射層271を設ける場合は、金属反射層271と金属接合層279とを接合してもよい。金属接合層279と、金属反射層271とを対向配置して貼り合せ、250℃~500℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
<<金属接合層>>
Ti、Pt、Auなどの金属や、Auと共晶合金を形成する金属(Snなど)や半田を用いて金属接合層279を形成することができ、これらを積層して金属接合層279を形成することが好ましい。例えば、支持基板280の表面から順に、厚み400nm~800nmのTi、厚み5nm~20nmのPt、厚み700~1200nmのAuを積層して金属接合層279を形成することができる。例えば、金属反射層271と金属接合層279とで接合する場合に、金属接合層279の最表層をAu金属とし、金属反射層271の最表層もAuとして、Au-Au拡散によるAu同士での接合を行うことができる。
Ti、Pt、Auなどの金属や、Auと共晶合金を形成する金属(Snなど)や半田を用いて金属接合層279を形成することができ、これらを積層して金属接合層279を形成することが好ましい。例えば、支持基板280の表面から順に、厚み400nm~800nmのTi、厚み5nm~20nmのPt、厚み700~1200nmのAuを積層して金属接合層279を形成することができる。例えば、金属反射層271と金属接合層279とで接合する場合に、金属接合層279の最表層をAu金属とし、金属反射層271の最表層もAuとして、Au-Au拡散によるAu同士での接合を行うことができる。
<<支持基板>>
支持基板280は、InAs成長用基板210とは異種の基板であればよく、先に述べた半導体基板、金属基板、セラミックス基板がベースとなったサブマウント基板などを用いることができる。上述した接合法を用いるため、支持基板280は、本実施形態において形成する各半導体層と格子不整合してもよい。なお、支持基板280は、用途によっては絶縁性でもよいものの、導電性基板であることが好ましい。加工性や価格の面からSi基板を支持基板280に用いることが好ましい。Si基板を用いることで、支持基板280の厚みを、従来よりも大幅に小さくすることもでき、種々の半導体デバイスとの組み合わせた実装にも適している。また、Si基板はInAs基板に比べて放熱性の点でも有利である。
支持基板280は、InAs成長用基板210とは異種の基板であればよく、先に述べた半導体基板、金属基板、セラミックス基板がベースとなったサブマウント基板などを用いることができる。上述した接合法を用いるため、支持基板280は、本実施形態において形成する各半導体層と格子不整合してもよい。なお、支持基板280は、用途によっては絶縁性でもよいものの、導電性基板であることが好ましい。加工性や価格の面からSi基板を支持基板280に用いることが好ましい。Si基板を用いることで、支持基板280の厚みを、従来よりも大幅に小さくすることもでき、種々の半導体デバイスとの組み合わせた実装にも適している。また、Si基板はInAs基板に比べて放熱性の点でも有利である。
<InAs成長用基板の除去>
図12を参照し、支持基板280を接合した後、InAs成長用基板210を除去する。エッチングストップ層230を利用してInAs成長用基板210を除去する方法としては、InAs成長用基板210を濃塩酸のみでエッチングしてもよいし、エッチングストップ層が露出する前の段階では、濃塩酸以外のエッチング液を使用することもできる。図13を参照し、InAs成長用基板210の除去に引き続き、初期バッファ層220及びエッチングストップ層230を順次除去してもよい。なお、エッチングストップ層230はGaAsSb系III-V族化合物半導体であるため、InAs成長用基板210と異なり濃塩酸では除去されない。例えばアンモニア-過酸化水素混合液を用いてウェットエッチングによりエッチングストップ層230を除去することができる。
図12を参照し、支持基板280を接合した後、InAs成長用基板210を除去する。エッチングストップ層230を利用してInAs成長用基板210を除去する方法としては、InAs成長用基板210を濃塩酸のみでエッチングしてもよいし、エッチングストップ層が露出する前の段階では、濃塩酸以外のエッチング液を使用することもできる。図13を参照し、InAs成長用基板210の除去に引き続き、初期バッファ層220及びエッチングストップ層230を順次除去してもよい。なお、エッチングストップ層230はGaAsSb系III-V族化合物半導体であるため、InAs成長用基板210と異なり濃塩酸では除去されない。例えばアンモニア-過酸化水素混合液を用いてウェットエッチングによりエッチングストップ層230を除去することができる。
-電極形成工程-
さらに、図15及び先に参照した図2に示すように、半導体積層体240上(図2では第1のInAs層141上)に上部電極291を形成し、支持基板280の裏面に裏面電極195を形成してもよい。上部電極291は、配線部及びパッド部を含んでもよい。上部電極291及び裏面電極295の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、又は抵抗加熱法などを用いることができる。
さらに、図15及び先に参照した図2に示すように、半導体積層体240上(図2では第1のInAs層141上)に上部電極291を形成し、支持基板280の裏面に裏面電極195を形成してもよい。上部電極291は、配線部及びパッド部を含んでもよい。上部電極291及び裏面電極295の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、又は抵抗加熱法などを用いることができる。
以上の製造方法により図2に示す発光素子200を得ることができる。このように、発光素子200の製造方法は、第1のInAs層241を形成する工程と、第1のInAs層241上に活性層245を形成する工程と、活性層245上にAlxIn1-xAs電子ブロック層246を形成する工程と、AlxIn1-xAs電子ブロック層246上に第2のInAs層247を形成する工程と、を少なくとも含む。また、各構成の形成手法は発光素子200と同様にして、図3に示す発光素子300の製造方法は、第2のInAs層347を形成する工程と、第2のInAs層347上にAlxIn1-xAs電子ブロック層346を形成する工程と、AlxIn1-xAs電子ブロック層346上に活性層345を形成する工程と、活性層345上に第1のInAs層341を形成する工程と、を少なくとも含む。発光素子200、300の製造にあたり、エッチングストップ層の形成及びエッチングストップ層を利用した成長用基板の除去を含む上述の各工程をさらに適宜行えばよい。
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら
限定されるものではない。
限定されるものではない。
[実験例1]
(実施例1)
まず、アンドープのInAs基板(基板厚:475μm)の(100)面上に、アンドープのInAs層を100nm形成した。次いで、このアンドープのInAs層上に、主発光波長4.5μmの量子井戸構造の活性層、Znドープのp型Al0.15In0.85As電子ブロック層(膜厚15nm、Zn濃度4×1018atoms/cm3)、Znドープのp型InAs層(膜厚1μm、Zn濃度4.8×1018atoms/cm3)、をMOCVD法により順次形成した。なお、量子井戸構造の活性層の形成にあたり、InAs0.99P0.01障壁層(膜厚30nm)形成後に、InAs0.85Sb0.15井戸層(膜厚10nm)及びInAs0.99P0.01障壁層(膜厚30nm)の順に40層ずつ交互に積層し、最初の障壁層を含めて40.5組とした。なお、実施形態の説明において既述のとおり、アンドープのInAs基板及びInAs層はいずれも電気的にn型である。
(実施例1)
まず、アンドープのInAs基板(基板厚:475μm)の(100)面上に、アンドープのInAs層を100nm形成した。次いで、このアンドープのInAs層上に、主発光波長4.5μmの量子井戸構造の活性層、Znドープのp型Al0.15In0.85As電子ブロック層(膜厚15nm、Zn濃度4×1018atoms/cm3)、Znドープのp型InAs層(膜厚1μm、Zn濃度4.8×1018atoms/cm3)、をMOCVD法により順次形成した。なお、量子井戸構造の活性層の形成にあたり、InAs0.99P0.01障壁層(膜厚30nm)形成後に、InAs0.85Sb0.15井戸層(膜厚10nm)及びInAs0.99P0.01障壁層(膜厚30nm)の順に40層ずつ交互に積層し、最初の障壁層を含めて40.5組とした。なお、実施形態の説明において既述のとおり、アンドープのInAs基板及びInAs層はいずれも電気的にn型である。
次に、p型InAs層上に、p型オーミック電極(Ti/Au、合計厚み:1400nm)、レジストパターン形成、電極金属の蒸着、レジストパターンのリフトオフにより、図15を参照する上部電極291のパターンで形成した。ただし、図15に示すオーミック電極部265は形成していない。
次に、アンドープのInAs基板上に裏面電極(Ti/Au、合計厚み:210nm)を、蒸着により形成し、300℃で1分間熱処理することで合金化を行った。その後、ダイシングによるチップ個片化を行って、実施例1に係る赤外発光の発光素子を作製した。なお、チップサイズは500μm×500μmである。
(実施例2)
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を形成したところ、そのAl組成を変えてAl0.3In0.7Asとした以外は実施例1と同様にして、実施例2に係る発光素子を作製した。
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を形成したところ、そのAl組成を変えてAl0.3In0.7Asとした以外は実施例1と同様にして、実施例2に係る発光素子を作製した。
(実施例3)
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を形成したところ、そのAl組成を変えてAl0.075In0.925Asとした以外は実施例1と同様にして、実施例3に係る発光素子を作製した。
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を形成したところ、そのAl組成を変えてAl0.075In0.925Asとした以外は実施例1と同様にして、実施例3に係る発光素子を作製した。
(実施例4)
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を膜厚15nmで形成したところ、その膜厚を30nmに変えた以外は実施例1と同様にして、実施例4に係る発光素子を作製した。
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を膜厚15nmで形成したところ、その膜厚を30nmに変えた以外は実施例1と同様にして、実施例4に係る発光素子を作製した。
(実施例5)
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を膜厚15nmで形成したところ、その膜厚を7.5nmに変えた以外は実施例1と同様にして、実施例5に係る発光素子を作製した。
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を膜厚15nmで形成したところ、その膜厚を7.5nmに変えた以外は実施例1と同様にして、実施例5に係る発光素子を作製した。
(実施例6)
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を形成する際にZnドープ用ガスであるDEZn(ジエチル亜鉛)ガスを5cc流したところ、そのDEZnガスを流さずアンドープのAl0.15In0.85As電子ブロック層を形成した以外は、実施例1と同様にして実施例6に係る発光素子を作製した。
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を形成する際にZnドープ用ガスであるDEZn(ジエチル亜鉛)ガスを5cc流したところ、そのDEZnガスを流さずアンドープのAl0.15In0.85As電子ブロック層を形成した以外は、実施例1と同様にして実施例6に係る発光素子を作製した。
(比較例1)
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を膜厚15nmで形成したところ、これを形成せず活性層の直上にp型InAs層を形成した以外は実施例1と同様にして、比較例1に係る発光素子を作製した。
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を膜厚15nmで形成したところ、これを形成せず活性層の直上にp型InAs層を形成した以外は実施例1と同様にして、比較例1に係る発光素子を作製した。
(比較例2)
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を形成したところ、そのAl組成を変えてAl0.60In0.40Asとした以外は実施例1と同様にして、比較例2に係る発光素子を作製した
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を形成したところ、そのAl組成を変えてAl0.60In0.40Asとした以外は実施例1と同様にして、比較例2に係る発光素子を作製した
(比較例3)
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を膜厚15nmで形成したところ、その膜厚を60nmに変えた以外は実施例1と同様にして、実施例4に係る発光素子を作製した。
実施例1において、Znドープのp型Al0.15In0.85As電子ブロック層を膜厚15nmで形成したところ、その膜厚を60nmに変えた以外は実施例1と同様にして、実施例4に係る発光素子を作製した。
<評価:発光出力評価>
実施例1~6及び比較例3から得られた発光素子に、定電流電圧電源を用いて300mAの電流を流した。このときの順方向電圧Vf及び積分球による発光出力Poをそれぞれ1点測定した。結果を表1~表3に示す。なお、各表には発光ピーク波長(λp)及び発光効率WPE(=Po/(If・Vf))も併せて示す。
実施例1~6及び比較例3から得られた発光素子に、定電流電圧電源を用いて300mAの電流を流した。このときの順方向電圧Vf及び積分球による発光出力Poをそれぞれ1点測定した。結果を表1~表3に示す。なお、各表には発光ピーク波長(λp)及び発光効率WPE(=Po/(If・Vf))も併せて示す。
上記の実施例1~6および比較例1~3の結果より、活性層とp型InAs層(実施形態における第2のInAs層)との間に、膜厚が5~40nmであるAlxIn1-xAs電子ブロック層(0.05≦x≦0.4)を形成することで、発光効率(WPE)を大きくすることができることが分かる。発光効率を大きくするためには膜厚及びAl組成xの両方が本発明条件を満足する必要がある。また、実施例1と実施例6の結果を比べると、電子ブロック層はアンドープであっても発光効率改善効果を得られるが、Znドープを行った方がより発光効率が向上することが分かった。
[実験例2]
上述の実験例1では基板として成長用基板であるInAs基板をそのまま用いた場合の発光素子を評価した。次に、InAs基板を成長用基板として用いつつ、これを除去した接合型の発光素子を作製した。
上述の実験例1では基板として成長用基板であるInAs基板をそのまま用いた場合の発光素子を評価した。次に、InAs基板を成長用基板として用いつつ、これを除去した接合型の発光素子を作製した。
(実施例7)
まず、アンドープのInAs基板(基板厚:475μm)の(100)面上に、アンドープのInAs層を100nm形成した。次に、アンドープのGaSb層(膜厚0.9nm)とGaAs0.34Sb0.66層(膜厚0.1nm)を113ペア積層した超格子積層体(エッチングストップ層)を形成した。次いで、超格子積層体上に、Teドープのn型InAs層(膜厚1μm)を形成後、実施例1と同様に主発光波長4.5μmの量子井戸構造の活性層、Znドープのp型Al0.15In0.85As電子ブロック層(膜厚15nm、Zn濃度4×1018atoms/cm3)、Znドープのp型InAs層(膜厚1μm、Zn濃度4.8×1018atoms/cm3)、をMOCVD法により順次形成した。なお、量子井戸構造の活性層の形成にあたり、InAs0.99P0.01障壁層(膜厚30nm)形成後に、InAs0.85Sb0.15井戸層(膜厚10nm)及びInAs0.99P0.01障壁層(膜厚30nm)の順に40層ずつ交互に積層し、最初の障壁層を含めて40.5組とした。
まず、アンドープのInAs基板(基板厚:475μm)の(100)面上に、アンドープのInAs層を100nm形成した。次に、アンドープのGaSb層(膜厚0.9nm)とGaAs0.34Sb0.66層(膜厚0.1nm)を113ペア積層した超格子積層体(エッチングストップ層)を形成した。次いで、超格子積層体上に、Teドープのn型InAs層(膜厚1μm)を形成後、実施例1と同様に主発光波長4.5μmの量子井戸構造の活性層、Znドープのp型Al0.15In0.85As電子ブロック層(膜厚15nm、Zn濃度4×1018atoms/cm3)、Znドープのp型InAs層(膜厚1μm、Zn濃度4.8×1018atoms/cm3)、をMOCVD法により順次形成した。なお、量子井戸構造の活性層の形成にあたり、InAs0.99P0.01障壁層(膜厚30nm)形成後に、InAs0.85Sb0.15井戸層(膜厚10nm)及びInAs0.99P0.01障壁層(膜厚30nm)の順に40層ずつ交互に積層し、最初の障壁層を含めて40.5組とした。
次に、プラズマCVD法によりp型InAs層上の全面にSiO2からなる透明絶縁層(膜厚:550nm)を形成した。その上に図14に示すとおりのパターンをレジストにより形成し、BHFによるウェットエッチングでSiO2を一部除去して貫通孔を形成し、p型InAs層を露出させた。次いで、この貫通孔内にp型のオーミック電極部(Ti/Au、合計厚み:540nm)を蒸着し、レジストパターンをリフトオフすることで透明絶縁層とp型オーミック電極部を並列に形成して、配電部(電流拡散層としても機能する)を形成した。なお、図14には、後に形成する上部電極を破線により図示している。
次に、配電部上の全面に、金属反射層(Al/Au/Pt/Au)を蒸着法により形成した。金属反射層の各金属層の厚みは、順に10nm、650nm、100nm、900nmである。
一方、支持基板となる導電性Si基板(基板厚:200μm)上に、金属接合層(Ti/Pt/Au)を形成した。金属接合層の各金属層の厚みは、順に650nm、20nm、900nmである。
これら金属反射層及び金属接合層を対向配置して、300℃で加熱圧縮接合を行った。そして、25℃に維持した温浴内においてビーカーに入れた濃度12Mの濃塩酸(関東化学株式会社製)の中に少なくともInAs基板、初期バッファ層及びエッチングストップ層の部分が浸かるようにして10.5時間浸漬することにより、InAs基板及び初期バッファ層を除去してGaSb層とGaAs0.34Sb0.66層からなる超格子積層体(エッチングストップ層)を露出させた。次いで、純水により洗浄し乾燥させた後、この超格子積層体(エッチングストップ層)をアンモニア-過酸化水素混合液を用いてウェットエッチングして除去し、n型InAs層を露出させた。
次に、n型InAs層上に、n型電極(Ti(膜厚:150nm)/Au(膜厚:1250nm))を、レジストパターン形成、n型電極の蒸着、レジストパターンのリフトオフにより、図15に示すとおりのパターンで形成した。なお、図15には、先に形成したp型のオーミック電極部のパターンを破線で図示している。
最後に、Si基板の裏面側に裏面電極(Ti(厚み:10nm)/Pt(厚み:50nm)/Au(厚み:200nm))を形成し、300℃で1分間熱処理することで合金化を行った。その後、ダイシングによるチップ個片化を行って、実施例7に係る発光素子を作製した。なお、チップサイズは500μm×500μmである。
<評価>
実施例7の発光素子に、実験例1と同様に定電流電圧電源を用いて300mAの電流を流した。このときの順方向電圧Vfは0.352Vであり、積分球による発光出力Poは75.3μW、ピーク波長λpは4.2μmであり、WPEは0.0713%であった。基板を除去して支持基板に接合した場合であっても、実施例1~6と同様に、電子ブロック層を形成していない場合に比べて電子ブロック層を形成することで、発光効率を向上させることができる。
実施例7の発光素子に、実験例1と同様に定電流電圧電源を用いて300mAの電流を流した。このときの順方向電圧Vfは0.352Vであり、積分球による発光出力Poは75.3μW、ピーク波長λpは4.2μmであり、WPEは0.0713%であった。基板を除去して支持基板に接合した場合であっても、実施例1~6と同様に、電子ブロック層を形成していない場合に比べて電子ブロック層を形成することで、発光効率を向上させることができる。
本発明によれば、発光効率を改善することのできる発光素子を提供することができる。
100 発光素子
105 基板
140 半導体積層体
141 第1のInAs層
145 活性層
145w InAsySb1-y層(井戸層)
145b InAszP1-z層(障壁層)
146 AlxIn1-xAs電子ブロック層
147 第2のInAs層
191 上部電極
195 裏面電極
200 発光素子
210 InAs成長用基板
220 初期バッファ層
230 エッチングストップ層
230a GaAsSb系III-V族化合物半導体
230b GaAsSb系III-V族化合物半導体
240 半導体積層体
241 第1のInAs層
245 活性層
246 AlxIn1-xAs電子ブロック層
247 第2のInAs層
260 配電部
261 透明絶縁層
261A 貫通孔
265 オーミック電極部
271 金属反射層
279 金属接合層
280 支持基板
291 上部電極
295 裏面電極
300 発光素子
340 半導体積層体
341 第1のInAs層
345 活性層
346 AlxIn1-xAs電子ブロック層
347 第2のInAs層
380 支持基板
105 基板
140 半導体積層体
141 第1のInAs層
145 活性層
145w InAsySb1-y層(井戸層)
145b InAszP1-z層(障壁層)
146 AlxIn1-xAs電子ブロック層
147 第2のInAs層
191 上部電極
195 裏面電極
200 発光素子
210 InAs成長用基板
220 初期バッファ層
230 エッチングストップ層
230a GaAsSb系III-V族化合物半導体
230b GaAsSb系III-V族化合物半導体
240 半導体積層体
241 第1のInAs層
245 活性層
246 AlxIn1-xAs電子ブロック層
247 第2のInAs層
260 配電部
261 透明絶縁層
261A 貫通孔
265 オーミック電極部
271 金属反射層
279 金属接合層
280 支持基板
291 上部電極
295 裏面電極
300 発光素子
340 半導体積層体
341 第1のInAs層
345 活性層
346 AlxIn1-xAs電子ブロック層
347 第2のInAs層
380 支持基板
Claims (7)
- アンドープ又はn型ドーパントをドーピングした第1のInAs層と、
InAsySb1-y層(0<y<1)を含む活性層と、
膜厚が5~40nmであるAlxIn1-xAs電子ブロック層(0.05≦x≦0.4)と、
p型ドーパントをドーピングした第2のInAs層と、
をこの順に有する半導体積層体を備えることを特徴とする発光素子。 - 前記活性層がInAszP1-z層(0<z<1)をさらに有し、
前記活性層は、前記InAsySb1-y層を井戸層とし、前記InAszP1-z層を障壁層とする量子井戸構造を具える、請求項1に記載の発光素子。 - 前記活性層から放射される光の発光ピーク波長が3.4μm以上である、請求項1又は2に記載の発光素子。
- 前記AlxIn1-xAs電子ブロック層にZnドーパントがドーピングされる、請求項1~3のいずれか1項に記載の発光素子。
- 支持基板と、
前記支持基板の表面に設けられた金属接合層と、
前記金属接合層上の、貫通孔を具える透明絶縁層及び前記貫通孔に設けられたオーミック電極部を有する配電部と、
前記配電部上に設けられた前記半導体積層体と、を備える、請求項1~4のいずれか1項に記載の発光素子。 - 請求項1に記載の発光素子を製造する方法であって、
前記第1のInAs層を形成する工程と、
前記第1のInAs層上に前記活性層を形成する工程と、
前記活性層上に前記AlxIn1-xAs電子ブロック層を形成する工程と、
前記AlxIn1-xAs電子ブロック層上に前記第2のInAs層を形成する工程と、
を含むことを特徴とする発光素子の製造方法。 - 請求項1に記載の発光素子を製造する方法であって、
前記第2のInAs層を形成する工程と、
前記第2のInAs層上に前記AlxIn1-xAs電子ブロック層を形成する工程と、
前記AlxIn1-xAs電子ブロック層上に前記活性層を形成する工程と、
前記活性層上に前記第1のInAs層を形成する工程と、
を含むことを特徴とする発光素子の製造方法。
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WO2024048538A1 (ja) * | 2022-09-01 | 2024-03-07 | Dowaエレクトロニクス株式会社 | Iii-v族化合物半導体発光素子及びiii-v族化合物半導体発光素子の製造方法 |
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