KR20190009794A - 반도체 광디바이스의 제조 방법 및 반도체 광디바이스 - Google Patents

반도체 광디바이스의 제조 방법 및 반도체 광디바이스 Download PDF

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Abstract

적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 포함하는 반도체 광디바이스에서, 종래보다도 두께를 작게 할 수 있는 반도체 광디바이스의 제조 방법 및 반도체 광디바이스를 제공한다. 본 발명의 반도체 광디바이스의 제조 방법은, InP 성장용 기판(10) 위에 반도체 적층체(30)를 형성하는 공정과, 반도체 적층체(30)를, 적어도 금속 접합층(70)을 통해 Si 기판으로 이루어지는 지지 기판(80)과, 접합하는 공정과 InP 성장용 기판(10)을 제거하는 공정을 가진다.

Description

반도체 광디바이스의 제조 방법 및 반도체 광디바이스
본 발명은, 반도체 광디바이스의 제조 방법 및 반도체 광디바이스에 관한 것이다.
종래, 파장 750 nm 이상의 적외선 영역을 발광 파장으로 하는 적외선 발광의 반도체 발광소자나, 적외선 영역을 검출 파장으로 하는 적외선 영역의 반도체 수광 소자 등, 적외선 영역을 발광 또는 수광하는 반도체 수광 소자가 알려져 있다. 예를 들면, 적외선 발광의 반도체 발광소자는, 센서, 가스분석, 감시 카메라 등의 용도로, 폭넓게 이용되고 있다.
이러한 반도체 광디바이스의 수발광 파장을, 1000 nm ~ 2200 nm의 근적외선 영역으로 하는 경우, In 및 P를 포함하는 InGaAsP계 III-V족 반도체에 의해 구성되는 pn접합 영역을 형성하는 것이 일반적이다. 종래, InP층 등의 InGaAsP계 III-V족 반도체층을 에피택셜 성장시키는 경우, 성장용 기판과 In 및 P를 포함하는 InGaAsP계 III-V족 반도체층을 격자 정합시키기 때문에, InP 기판이 성장용 기판으로서 이용되어 왔다.
예를 들면, 특허 문헌 1에는, 발진 파장 1.3μm대의 반도체레이저가 개시되어 있다. 이 반도체레이저는, n형 InP 기판 위에 형성된 다중변형 양자 우물 활성층을 갖고, 상기 다중변형 양자 우물 활성층은, InGaAsP 변형 양자 우물과 InGaAsP 장벽층이 교대로 적층된 구조를 가지고 있다.
또한, 특허 문헌 2에는, InP 기판과 동일한 격자 정수를 가지는 InGaAsP 배리어층과, InP 기판보다 짧은 격자 정수를 가지는 In0.3Ga0.7As층으로 이루어지는 변형 양자 우물층과, InP 기판보다도 긴 격자 정수를 가지는 InAs로 이루어지는 격자 변형 보상층으로 이루어지는 양자 우물층이, InP 기판 위에 설치되는 것이 개시되어 있다. 또한 특허 문헌 3에는, InP 기판 위에 InAsP 버퍼층이 형성되어 이 버퍼층 위에 InP 기판과 격자 정수가 일치하도록 한 InGaAs 광흡수층이 형성되고 이 광흡수층 위에 InAsP창(窓)층이 형성된, 근적외선 영역의 반도체 수광 소자가 개시되어 있다.
특허 문헌 1: 일본 특허공개 평 7－147454호 공보 특허 문헌 2: 일본 특허공개 평 6－237042호 공보 특허 문헌 3: 일본 특허공개 2001－156324호 공보
특허 문헌 1, 특허 문헌 2 및 특허 문헌 3에 기재되는 어느 기술에서도, 성장용 기판으로서의 InP 기판이, 반도체 광디바이스의 지지 기판으로서 그대로 이용된다. 이것은, InP 기판은 근적외선 영역의 광에 대해서는 투명하므로, 적외선 광을 투과하는 점에서는 아무런 지장이 없었기 때문이다.
그런데 최근, 웨어러블(wearble) 기기의 수요에 따라 적외선 영역을 수발광 파장으로 하는 반도체 광디바이스에는 소형화가 요구되고 있고, 특히, 반도체 광디바이스의 두께(즉 디바이스의 전체 두께)를 작게 하는 것이 요구되고 있다.
여기서, 시판의 InP 기판의 두께는, 2 인치 기판의 것으로 일반적으로 350μm 이상이다. 한편, 반도체 광디바이스에서 InP 기판 이외에 설치되는 InGaAsP계 III-V족 반도체층 및 전극 등의 두께는 겨우 수μm 정도이다. 따라서, 반도체 광디바이스의 두께는, 기판의 두께가 지배적이 된다. 본 발명자들은, InGaAsP계 III-V족 반도체층을 InP 기판 위에 에피택셜 성장시킨 후, InP 기판을 원래의 두께의 1/3 이상 연삭하여 얇게 하는 것을 검토했다. 그렇지만, InP 기판은 무르기 때문에, InP 기판을 200μm 미만, 예를 들면 150μm 이하까지 너무 연삭하면 파손이 생겨 버린다. 그 때문에, 근적외선 영역의 반도체 광디바이스의 두께를 충분히 작게 할 수 없었다.
여기서 본 발명은, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 포함하는 반도체 광디바이스에서, 종래보다도 두께를 작게 할 수 있는 반도체 광디바이스의 제조 방법 및 반도체 광디바이스를 제공하는 것을 목적으로 한다.
본 발명자는, 상기 과제를 해결하는 방도에 대해 예의 검토하여, 접합법에 따라, 지지 기판으로서 박형화가 가능한 Si 기판을 이용하면서, InP 성장용 기판을 제거하는 것을 착상해, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 요지 구성은 이하와 같다.
(1) InP 성장용 기판 위에, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 공정,
상기 반도체 적층체를, 적어도 금속 접합층을 통해 Si 기판으로 이루어지는 도전성 지지 기판과 접합하는 공정, 및
상기 InP 성장용 기판을 제거하는 공정을 가지는 것을 특징으로 하는 반도체 광디바이스의 제조 방법.
(2) 상기 도전성 지지 기판의 두께를 80μm 이상 200μm 미만의 범위 내로 연삭하는 연삭공정을 더 가지는, 상기 (1)에 기재의 반도체 광디바이스의 제조 방법.
(3) InP 성장용 기판 위에, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 제1 공정,
상기 반도체 적층체 위에 III－V족 화합물 반도체로 이루어지는 컨택트층을 형성하는 제2 공정,
상기 컨택트층 위의 일부에 오믹(omic) 금속부를 형성함과 함께, 상기 컨택트층의 표면에 노출 영역을 남기는 제3 공정,
상기 노출 영역에서의 상기 컨택트층을 상기 반도체 적층체의 표면이 노출될 때까지 제거하고, 상기 오믹 금속부 및 상기 컨택트층으로 이루어지는 컨택트부를 형성함과 함께, 상기 반도체 적층체의 노출면을 형성하는 제4 공정,
상기 반도체 적층체의 상기 노출면 위의 적어도 일부에 유전체층을 형성하는 제5 공정,
상기 유전체층 및 상기 컨택트부 위에, Au를 주성분으로 하는 금속 반사층을 형성하는 제6 공정,
금속 접합층이 표면에 설치된 도전성 지지 기판을, 상기 금속 접합층을 통해 상기 금속 반사층에 접합하는 제7 공정, 및
상기 InP 성장용 기판을 제거하는 제8 공정을 갖고,
상기 지지 기판이 도전성의 Si 기판인 것을 특징으로 하는 반도체 광디바이스의 제조 방법.
(4) 상기 도전성 지지 기판의 두께를 80μm 이상 200μm 미만의 범위 내로 연삭하는 연삭공정을 더 가지는, 상기 (3)에 기재의 반도체 광디바이스의 제조 방법.
(5) 상기 반도체 적층체는, n형 클래드층과 활성층과 p형 클래드층을 이 순서로 포함하고, 상기 n형 클래드층, 상기 활성층 및 상기 p형 클래드층은, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체로 이루어지는 층인, 상기 (3) 또는 (4)에 기재의 반도체 광디바이스의 제조 방법.
(6) 상기 반도체 적층체가 더블 헤테로 구조 또는 다중 양자 우물 구조를 가지는, 상기 (5)에 기재의 반도체 광디바이스의 제조 방법.
(7) 상기 유전체층은 SiO2로 이루어지는, 상기 (3) ~ (6) 중 어느 하나에 기재된 반도체 광디바이스의 제조 방법.
(8) Si 기판으로 이루어지는 도전성 지지 기판,
상기 도전성 지지 기판의 표면에 설치된 금속 접합층, 및
상기 금속 접합층 위에 설치된, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체를 가지는 것을 특징으로 하는 반도체 광디바이스.
(9) 상기 도전성 지지 기판의 두께가 80μm 이상 200μm 미만의 범위 내인, 상기 (8)에 기재의 반도체 광디바이스.
(10) 도전성 지지 기판,
상기 도전성 지지 기판의 표면에 설치된 금속 접합층,
상기 금속 접합층 위에 설치된 금속 반사층,
상기 금속 반사층 위에 설치된, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체, 및
상기 금속 반사층 및 상기 반도체 적층체의 사이에 병렬해서 설치된 유전체층 및 컨택트부를 갖고,
상기 금속 반사층의 주성분은 Au이고,
상기 지지 기판은 도전성의 Si 기판으로 이루어지는 것을 특징으로 하는 반도체 광디바이스.
(11) 상기 도전성 지지 기판의 두께는 80μm 이상 200μm 미만인, 상기 (10)에 기재의 반도체 광디바이스.
(12) 상기 반도체 적층체는, n형 클래드층과 활성층과 p형 클래드층을 이 순서로 포함하고, 상기 n형 클래드층, 상기 활성층 및 상기 p형 클래드층은, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체로 이루어지는 층인, 상기 (11) 또는 (12)에 기재의 반도체 광디바이스.
(13) 상기 반도체 적층체가 더블 헤테로 구조 또는 다중 양자 우물 구조를 가지는, 상기 (12)에 기재의 반도체 광디바이스.
(14) 상기 유전체층은 SiO2로 이루어지는, 상기 (10) ~ (13) 중 어느 하나에 기재된 반도체 광디바이스.
본 발명에 따르면, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 포함하는 반도체 광디바이스에서, 종래보다도 두께를 작게 할 수 있는 반도체 광디바이스의 제조 방법 및 반도체 광디바이스를 제공할 수 있다.
도 1(A) ~ (C)는, 본 발명의 제1 실시 형태에 따르는 반도체 발광소자의 제조 공정에서의 모식 단면도이다.
도 2(A) ~ (C)는, 본 발명의 제1 실시 형태에 따르는 반도체 발광소자의 제조 공정에서의 모식 단면도이다.
도 3(A), (B)는, 본 발명의 제1 실시 형태에 따르는 반도체 발광소자의 제조 공정에서의 모식 단면도이다.
도 4(A), (B)는, 본 발명의 제1 실시 형태에 따르는 반도체 발광소자의 제조 공정에서의 모식 단면도이다.
도 5는 본 발명의 제1 실시 형태에서의 적합 형태에 따르는 반도체 발광소자의, 유전체층 및 컨택트부 주변을 설명하는 모식도이다.
도 6(A) ~ (E)는, 본 발명의 제3 실시 형태에 따르는 반도체 광디바이스의 제조 공정에서의 모식 단면도이다.
도 7(A)은, 실시예에서의 오믹 전극부의 패턴을 나타내는 모식 상면도이고, (B)는, 실시예에서의 상면 전극의 패턴을 나타내는 모식 상면도이다.
도 8(A)은, 발명예 1의 배광 패턴을 나타내는 그래프이고, (B)는 종래예 1의 배광 패턴을 나타내는 그래프이다.
본 발명에 따르는 실시 형태의 설명에 앞서, 이하의 점에 대해 미리 설명한다. 우선, 본 명세서에서 조성비를 명시하지 않고 단지 「InGaAsP」라고 표기하는 경우는, III 족 원소(In, Ga의 합계)와 V 족 원소(As, P)의 화학 조성비가 1：1이고, III족 원소인 In 및 Ga의 비율과 V족 원소인 As 및 P의 비율이 각각 부정(不定)의, 임의의 화합물을 의미하는 것으로 한다. 이 경우, III족 원소에 In 및 Ga의 어느 하나가 포함되지 않는 경우를 포함하고, 또한, V족 원소에 As 및 P의 어느 하나가 포함되지 않는 경우를 포함하는 것으로 한다. 다만, 「적어도 In 및 P를 포함한다」InGaAsP라고 명시적으로 기재하는 경우, III족 원소에 In가 0% 초과 100% 이하 포함되고, V족 원소에 P가 0% 초과 100% 이하 포함되는 것으로 한다. 또한, 「InGaP」라고 표기하는 경우는, 상기 「InGaAsP」에 As가 포함되지 않는 것을 의미하고, 「InGaAs」라고 표기하는 경우에는, 상기 「InGaAsP」에 P가 포함되지 않는 것을 의미한다. 마찬가지로, 「InAsP」라고 표기하는 경우는, 상기 「InGaAsP」에 Ga가 포함되지 않는 것을 의미하고, 「GaAsP」라고 표기하는 경우에는, 상기 「InGaAsP」에 In가 포함되지 않는 것을 의미한다. 그리고, 「InP」라고 표기하는 경우는, 상기 「InGaAsP」에 Ga 및 As가 포함되지 않는 것을 의미한다. 또한 InGaAsP의 각 성분 조성비는, 포토루미네센스(photoluminescence) 측정 및 X 선 회절 측정 등에 의해서 측정할 수 있다.
또한, 본 명세서에서, 전기적으로 p형으로서 기능하는 층을 p형층이라고 칭하고, 전기적으로 n형으로서 기능하는 층을 n형층이라고 칭한다. 한편, Zn나 S, Sn 등의 특정의 불순물을 의도적으로는 첨가되어 있지 않고, 전기적으로 p형 또는 n형으로서 기능하지 않는 경우, 「i형」또는 「언도프」라고 한다. 언도프의 InGaAsP층에는, 제조 과정에서의 불가피적인 불순물의 혼입은 있어도 좋고, 구체적으로는, 캐리어 밀도가 작은(예를 들면 4×1016/㎤ 미만) 경우, 「언도프」라고 하여, 본 명세서에서는 취급하는 것으로 한다. 또한, Zn나 Sn 등의 불순물 농도의 값은, SIMS 분석에 의하는 것으로 한다.
또한, 형성되는 각 층의 두께 전체는, 광 간섭식 막 두께 측정기를 이용하여 측정할 수 있다. 또한 각 층의 두께의 각각은, 광 간섭식 막 두께 측정기 및 투과형 전자 현미경에 의한 성장층의 단면 관찰로부터 산출할 수 있다. 또한, 초격자구조와 같이 각 층의 두께가 작은 경우에는 TEM－EDS를 이용하여 두께를 측정할 수 있다. 또한 단면도에서, 소정의 층이 경사면을 가지는 경우, 그 층의 두께는, 상기 층의 직하층(直下層)의 평탄면으로부터의 최대 높이를 이용하는 것으로 한다.
본 발명에 따르는 반도체 광디바이스에는, 반도체 발광소자 및 반도체 수광 소자의 2개의 형태가 있다. 우선, 제1 실시 형태에 의한 반도체 발광소자에게 대해서, 도면을 참조하면서 설명하는 것으로 한다. 또한 제1 실시 형태에 따르는 반도체 발광소자의 제조 방법의 실시 형태의 설명에 앞서, 도 1 ~ 도 5의 관계에 대해 미리 설명한다. 도 1 ~ 도 4는, 본 발명의 제1 실시 형태에 따르는 반도체 발광소자의 제조 방법에서의 각 공정을 설명하는 모식 단면도이고, 이 반도체 발광소자는, 도 1(A) ~ (C), 도 2(A) ~ (C), 도 3(A), (B), 도 4(A), (B)의 순서에 따라 제조할 수 있다. 도 5는, 도 2(C)의 공정에서 형성하는 것이 바람직한, 유전체층(50) 및 컨택트부(40) 주변의 적합 형태의 확대 도면이다. 또한 동일한, 또는 대응하는 구성요소에는 원칙으로서 동일한 참조 번호를 교부하고, 중복하는 설명을 생략해, 후술의 도 6을 이용하여 설명하는 실시 형태에서도, 마찬가지로 중복하는 설명을 생략한다. 또한, 각 도면에서, 설명의 편의상, 기판 및 각 층의 종횡의 비율을 실제의 비율로부터 과장해 나타내고 있다.
(제1 실시 형태：반도체 발광소자의 제조 방법)
본 발명의 제1 실시 형태에 따르는 반도체 발광소자(100)의 제조 방법은, 이하에 상세를 후술하는 제1 공정, 제2 공정, 제3 공정, 제4 공정, 제5 공정, 제6 공정, 제7 공정 및 제8 공정을 가진다. 제1 공정에서는, InP 성장용 기판(10) 위에, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층한 반도체 적층체(30)를 형성한다 (도 1(A), (B)). 제2 공정에서는, 반도체 적층체(30) 위에 III－V족 화합물 반도체로 이루어지는 컨택트층(41)을 형성한다(도 1(C)). 제3 공정에서는, 컨택트층(41) 위의 일부에 오믹 금속부(43)를 형성함과 함께, 컨택트층(41)의 표면에 노출 영역(E1)을 남긴다(도 2(A)). 제4 공정에서는, 노출 영역(E1)에서의 컨택트층(41)을, 반도체 적층체(30)의 표면이 노출될 때까지 제거하고, 오믹 금속부(43) 및 컨택트층(41a)으로 이루어지는 컨택트부(40)를 형성함과 함께, 반도체 적층체(30)의 노출면(E2)을 형성한다(도 2(B)). 제5 공정에서는, 반도체 적층체(30)의 노출면(E2) 위의 적어도 일부에 유전체층(50)을 형성한다(도 2(C)). 제6 공정에서는, 유전체층(50) 및 컨택트부(40) 위에, Au를 주성분으로 하는 금속 반사층(60)을 형성한다(도 3(A)). 제7 공정에서는, 금속 접합층(70)이 표면에 설치된 도전성 지지 기판(80)을, 금속 접합층(70)을 통해 금속 반사층(60)에 접합한다(도 3(B)). 그리고, 제8 공정에서는, InP 성장용 기판(10)을 제거한다(도 4(A)). 여기서, 본 실시 형태에서, 지지 기판(80)을, 도전성의 Si 기판으로 한다. 이와 같이 하여, 본 발명의 제1 실시 형태에 따르는 반도체 발광소자(100)가 제조된다. 이하, 각 공정의 상세를 순차적으로 설명한다.
＜제1 공정＞
제1 공정은, 전술한 바와 같이, InP 성장용 기판(10) 위에, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층한 반도체 적층체(30)를 형성하는 공정이다(도 1(A), (B)).
제1 공정에서는, 도 1(A)에 나타낸 바와 같이, 우선 InP 성장용 기판(10)을 준비한다. InP 성장용 기판(10)에는, 일반적으로 입수 가능한 n형 InP 기판, 언도프의 InP 기판, p형 InP 기판의 어느 하나를 이용할 수도 있다. 이하, 설명의 편의를 위해, InP 성장용 기판(10)으로서 n형 InP 기판을 이용하는 실시 형태를 설명한다.
제1 공정에서, InP 성장용 기판(10) 위에, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층한 반도체 적층체(30)를 형성한다. 반도체 적층체(30)는, n형 클래드층(31)과 활성층(35)과 p형 클래드층(37)을 이 순서로 포함하고, n형 클래드층(31), 활성층(35) 및 p형 클래드층(37)은, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체로 이루어지는 층인 것이 바람직하다. 반도체 적층체(30)는, 활성층(35)을 n형 클래드층(31) 및 p형 클래드층(37)으로 협지한 더블 헤테로(DH) 구조로 할 수 있고, 또한, 다중 양자 우물(MQW) 구조로 할 수 있다. 결정결함 억제에 의한 광출력 향상을 위해, 반도체 적층체(30)가 다중 양자 우물 구조를 가지는 것이 보다 바람직하다. 다중 양자 우물 구조는, 우물층(35W) 및 장벽층(35B)을 교대로 반복한 구조에 의해 형성할 수 있다. 우물층(35W)을 InGaAsP로 할 수 있고, 장벽층(35B)을, 우물층(35W)보다도 밴드갭이 큰 InGaAsP로 하는 것이 바람직하다. 이러한 반도체 적층체(30)에 의해, 반도체 발광소자(100)의 발광 파장을, 소망한 근적외선 영역의 파장으로 할 수 있다. 예를 들면, InGaAsP계 III－V족 화합물의 조성 변경에 의해 발광 피크 파장을 1000 ~ 1650 nm로 할 수 있다. 또한, MQW 구조의 경우이면 InGaAsP계 III－V족 화합물의 조성 변경 이외에, 우물층과 장벽층의 조성차를 조정해 우물층에 변형을 가함으로써, 발광 피크 파장을 1000 ~ 1900 nm로 할 수도 있다. 또한 n형 클래드층(31)으로서는 n형의 InP 클래드층을 이용하는 것이 바람직하고, p형 클래드층(37)으로서는 p형의 InP 클래드층을 이용하는 것이 바람직하다. 또한, 우물층(35W)의 성분 조성을 InxwGa1－xwAsywP1－yw로 나타내는 경우, 0.5
Figure pct00001
xw
Figure pct00002
1 및 0.5
Figure pct00003
yw
Figure pct00004
1으로 할 수 있고, 0.6
Figure pct00005
xw
Figure pct00006
0.8 및 0.3
Figure pct00007
yw
Figure pct00008
1으로 하는 것이 바람직하다. 또한, 장벽층(35B)의 성분 조성을 InxbGa1－xbAsybP1－yb로 나타내는 경우, 0.5
Figure pct00009
xb
Figure pct00010
1 및 0
Figure pct00011
yb
Figure pct00012
0.5로 할 수 있고 0.8
Figure pct00013
xb
Figure pct00014
1이고, 0
Figure pct00015
yb
Figure pct00016
0.2로 하는 것이 바람직하다.
반도체 적층체(30)의 전체의 두께는 제한되지 않지만, 예를 들면 2μm ~ 8μm로 할 수 있다. 또한, n형 클래드층(31)의 두께도 제한되지 않지만, 예를 들면 1μm ~ 5μm로 할 수 있다. 또한 활성층(35)의 두께도 제한되지 않지만, 예를 들면 100 nm ~ 1000 nm로 할 수 있다. 또한, p형 클래드층(37)의 두께도 제한되지 않지만, 예를 들면 0.8μm ~ 3μm로 할 수 있다. 활성층(35)이 양자 우물 구조를 가지는 경우, 우물층(35W)의 두께를 3 nm ~ 15 nm로 할 수 있고 장벽층(35B)의 두께를 5 ~ 15 nm로 할 수 있고 양자의 조수(組數)를 3 ~ 50으로 할 수 있다.
또한, 반도체 적층체(30)는, 적어도 In 및 P를 포함하는 InGaAsP로 이루어지는 p형 캡층(39)을 p형 클래드층(37) 위에 가지는 것도 바람직하다. p형 캡층(39)을 설치함으로써, 격자 부정합을 완화할 수 있다. p형 캡층(39)의 두께는 제한되지 않지만, 예를 들면 50 ~ 200 nm로 할 수 있다. 이하의 실시 형태에서는, 설명의 편의상, 반도체 적층체(30)의 최표층이 p형 캡층(39)인 것으로 하여 설명하지만, p형 캡층(39)은 임의의 구성이기 때문에, 예를 들면 반도체 적층체(30)의 최표층을 p형 클래드층(37)으로 해도 좋다.
또한 도시하지 않지만, 반도체 적층체(30)는, n형 클래드층(31) 및 활성층(35)의 사이와 활성층(35) 및 p형 클래드층의 사이에, 각각 i형 InP 스페이서층을 가지는 것도 바람직하다. i형 InP 스페이서층을 설치함으로써, 도펀트의 확산을 방지할 수 있다. 또한 i형 InP 스페이서층의 두께는 제한되지 않지만, 예를 들면 50 ~ 400 nm로 할 수 있다.
여기서, 반도체 적층체(30)의 각 층은, 에피택셜 성장에 의해 형성할 수 있고, 예를 들면, 유기금속 기상 성장(MOCVD：Metal Organic Chemical Vapor Deposition) 법이나 분자선 에피택시(MBE：Molecular Beam Epitaxy) 법, 스퍼터법 등의 공지의 박막성장 방법에 따라 형성할 수 있다. 예를 들면, In원(源)으로서 트리메틸인듐(TMIn), Ga원으로서 트리메틸갈륨(TMGa), As원으로서 아르신(AsH3), P원으로서 포스핀(PH3)을 소정의 혼합비로 이용하여 이러한 원료 가스를, 캐리어 가스를 이용하면서 기상 성장시킴으로써, 성장 시간에 따라 InGaAsP층을 소망한 두께로 형성할 수 있다. 또한 에피택셜 성장시키는 다른 InGaAsP층에 대해서도, 마찬가지 방법에 의해 형성할 수 있다. 각 층을 p형 또는 n형에 도펀트하는 경우는, 소망에 따라 도펀트원의 가스를 더 이용하면 좋다.
또한 제1 공정에서, 반도체 적층체(30)를 형성하는 것에 앞서, 에칭 스톱층(20)을 InP 성장용 기판(10) 위에 형성해 두는 것도 바람직하다. 에칭 스톱층(20)은, 제8 공정에서 InP 성장용 기판(10)을 에칭에 의해 제거할 때에 이용할 수 있다. 에칭 스톱층으로서는 n형 InGaAs층을 이용할 수 있고, 이 경우, InP 성장용 기판(10)과 격자 정합시키기 위해, InGaAs에서의 III족 원소로서의 In 조성비를 0.3 ~ 0.7으로 하는 것이 바람직하고, 0.5 ~ 0.6으로 하는 것이 보다 바람직하다.
＜제2 공정＞
제2 공정은, 전술한 바와 같이, 반도체 적층체(30) 위에 III－V족 화합물 반도체로 이루어지는 컨택트층(41)을 형성하는 공정이다(도 1(C)). 예를 들면, 도 1(C)에 나타낸 바와 같이, p형 캡층(39) 위에 p형의 컨택트층(41)을 형성할 수 있다. p형의 컨택트층(41)은, 오믹 금속부(43)에 접하고, 오믹 금속부(43)와 반도체 적층체(30)의 사이에 개재하는 층으로서, 반도체 적층체(30)에 비해 오믹 금속부(43)와의 사이의 컨택트 저항이 작아지는 조성이면 좋고, 예를 들면 p형의 InGaAs층을 이용할 수 있다. 컨택트층(41)의 두께는 제한되지 않지만, 예를 들면 50 nm ~ 200 nm로 할 수 있다.
＜제3 공정＞
제3 공정은, 전술한 바와 같이, 컨택트층(41) 위의 일부에 오믹 금속부(43)를 형성함과 함께, 컨택트층(41)의 표면에 노출 영역(E1)을 남기는 공정이다(도 2(A)). 오믹 금속부(43)는, 소정의 패턴으로 섬 형상으로 분산시켜 형성할 수 있다. p형의 컨택트층(41)으로서 p형의 InGaAs층을 이용하는 경우, 오믹 금속부(43)로서 예를 들면 Au, AuZn, AuBe, AuTi 등을 이용할 수 있고, 이들의 적층 구조를 이용하는 것도 바람직하다. 예를 들면, Au/AuZn/Au를 오믹 금속부(43)로 할 수 있다. 오믹 금속부(43)의 두께(또는 합계 두께)는 제한되지 않지만, 예를 들면 300 ~ 1300 nm, 보다 바람직하게는 350 nm ~ 800 nm로 할 수 있다.
여기서, 예를 들면, 컨택트층(41)의 표면에 레지스트 패턴을 형성하고, 오믹 금속부(43)를 증착시켜, 레지스트 패턴을 리프트 오프해서 형성하면, 제3 공정을 실시할 수 있다. 또한, 컨택트층(41)의 표면 전면에 소정의 금속층을 형성하고, 상기 금속층 위에 마스크를 형성하고, 에칭하는 등으로 하여, 오믹 금속부(43)를 형성하는 것으로도, 제3 공정을 실시할 수 있다. 어느 경우도, 도 2(A)에 나타낸 바와 같이, 컨택트층(41) 위의 일부에 오믹 금속부(43)가 형성되고, 컨택트층(41)의 표면에는, 오믹 금속부(43)가 접촉하지 않는 표면, 즉, 노출 영역(E1)가 형성된다.
또한 오믹 금속부(43)의 형상은, 도 2(A)에 나타낸 바와 같이 단면도에서 사다리꼴 형상이 되는 경우가 있지만, 이것은 모식적인 예시에 지나지 않는다. 오믹 금속부(43)의 형상은, 단면도에서 직사각형 형상으로 형성되어도 상관없고, 각부(角部)에 둥글림을 가지고 있어도 상관없다.
＜제4 공정＞
제4 공정은, 전술한 바와 같이, 노출 영역(E1)에서의 컨택트층(41)을, 반도체 적층체(30)의 표면이 노출될 때까지 제거하고, 오믹 금속부(43) 및 컨택트층(41a)로 이루어지는 컨택트부(40)를 형성함과 함께, 반도체 적층체(30)의 노출면(E2)을 형성하는 공정이다(도 2(B)). 즉, 앞의 제3 공정에서 형성한 오믹 금속부(43) 이외의 장소에서의 컨택트층(41)을, 반도체 적층체(30)의 최표층인 p형 캡층(39)의 표면이 노출될 때까지 에칭하여, 컨택트층(41a)으로 한다. 예를 들면, 오믹 금속부(43) 및 그 근방(2 ~ 5μm 정도)에 레지스트 마스크를 형성하고, 주석산-과산화수소계 등에 의해 컨택트층(41)의 노출 영역(E1)을 웨트 에칭하면 좋다. 그 밖에도, 무기산-과산화수소계 및 유기산-과산화수소계 등에 의해서도 웨트 에칭은 가능하다. 또한, 제3 공정에서 금속층 위에 마스크를 형성하고, 에칭에 의해 오믹 금속부(43)를 형성했을 경우는, 제4 공정의 에칭을 연속해서 행해도 좋다.
또한 컨택트부(40)의 두께는, 컨택트층(41(41a)) 및 오믹 금속부(43)의 합계 두께에 상당하고, 350 nm ~ 1500 nm, 보다 바람직하게는 400 ~ 1000 nm로 할 수 있다.
＜제5 공정＞
제5 공정은, 전술한 바와 같이, 반도체 적층체(30)의 노출면(E2) 위의 적어도 일부에 유전체층(50)을 형성하는 공정이다(도 2(C)). 이러한 유전체층(50)은, 예를 들면 이하와 같이 하여 형성할 수 있다.
우선, 반도체 적층체(30) 및 컨택트부(40)를 피복하도록, 반도체 적층체(30) 위의 전면(全面)에 유전체층을 성막한다. 성막법으로서는, 플라즈마 CVD법 및 스퍼터법 등의, 공지의 수법이 적용 가능하다. 그리고, 성막한 유전체층 표면의, 컨택트부(40)의 상방에서, 유전체층(50)에 컨택트부 위의 유전체가 형성되는 경우에는, 소망에 따라 마스크를 형성하고, 에칭 등에 의해 상기 컨택트부 위의 유전체를 제거하면 좋다. 예를 들면, 완충 불산(BHF) 등을 이용하여 컨택트부 위의 유전체를 웨트 에칭할 수 있다.
또한, 도 5에 나타낸 바와 같이, 반도체 적층체(30)의 노출면(E2) 위의 일부에 유전체층(50)을 형성함과 함께, 컨택트부(40)의 주위를 노출부(E3)로 하는 것도 바람직하다. 이러한 유전체층(50) 및 노출부(E3)는, 예를 들면 이하와 같이 하여 형성할 수 있다. 우선, 반도체 적층체(30) 위의 전면에 유전체층을 성막하고, 성막한 유전체층 표면의, 컨택트부(40)의 상방에서, 컨택트부를 완전하게 둘러싸는 창 패턴을 레지스트로 형성한다. 이 경우, 창 패턴은, 컨택트부의 폭 방향 및 길이 방향의 길이에 대해서 각각 1 ~ 5μm 정도 확대를 갖게 하는 것이 바람직하다. 이와 같이 형성한 레지스트 패턴을 이용하고, 컨택트부 주변의 유전체를 에칭에 의해 제거함으로써, 유전체층(50)이 형성됨과 동시에, 컨택트부(40)의 주위가 노출부(E3)가 된다.
이러한 노출부(E3)를 설치함으로써, 반도체 발광소자(100)의 방열 경로가 형성되기 때문에, 바람직하다. 이 효과를 확실히 얻기 위해서는, 노출부(E3)의 폭(W)을 0.5μm 이상 5μm 이하로 하는 것이 바람직하고, 1μm 이상 3.5μm 이하로 하는 것이 보다 바람직하다(도 5 참조).
또한 유전체층(50)이 반도체 적층체(30)와 접촉하는 접촉 면적률을, 80% 이상 95% 이하로 하는 것도 바람직하다. 컨택트부(40)의 면적을 줄이고, 유전체층(50)의 면적을 늘림으로써, 컨택트부에 의한 광흡수를 억제할 수 있기 때문이다. 또한 접촉 면적률은, 웨이퍼 상태로 측정할 수 있고, 개편화(個片化) 후의 반도체 발광소자 상태로부터 접촉 면적률을 역산하는 경우는, 개편화 시에 제거된 반도체층(유전체층이 존재하고 있던 영역)의 폭을 편폭(片幅) 20 ~ 30μm(양폭 40 ~ 60μm)로 가정해 산출해도 좋다.
또한 본 제5 공정에서는 유전체층(50)의 두께(H1)와 컨택트부(40)의 두께(H2)의 관계는 특별히 제한되지 않지만, 도 5에 나타낸 바와 같이, 유전체층(50)의 두께를 H1, 컨택트부의 두께를 H2로 나타냈을 경우, H1
Figure pct00017
H2로 할 수 있고, H1＞H2로 하는 것도 바람직하다. 이 조건하, 유전체층(50)의 두께를, 예를 들면 360 nm ~ 1600 nm, 보다 바람직하게는 410 nm ~ 1100 nm로 할 수 있다. 또한, 유전체층의 두께(H1)와 컨택트부(40)의 두께(H2)의 차(差)(H1－H2)를 10 nm 이상 100 nm 이하로 하는 것도 바람직하다.
또한, 유전체층(50)으로서는, SiO2, SiN, ITO 및 AlN 등을 이용할 수 있고, 특히, 유전체층(50)이 SiO2로 이루어지는 것이 바람직하다. SiO2는, BHF 등에 의한 에칭 가공이 용이하기 때문이다.
＜제6 공정＞
제6 공정은, 전술한 바와 같이, 유전체층(50) 및 컨택트부(40) 위에, Au를 주성분으로 하는 금속 반사층(60)을 형성하는 공정이다(도 3(A)). 제5 공정에서, 노출부(E3)를 형성하고 있는 경우는, 금속 반사층(60)은 노출부(E3) 위에도 형성된다. 금속 반사층(60)이 「Au를 주성분으로 한다」란, 금속 반사층(60)의 조성에서 Au가 50질량% 초과하여 차지하는 것을 말하고, 보다 바람직하게는 Au가 80질량% 이상인 것을 말한다. 금속 반사층(60)은, 복수층의 금속층을 포함할 수 있지만, Au로 이루어지는 금속층(이하, 「Au금속층」)을 포함하는 경우에는, 금속 반사층(60)의 합계 두께 가운데, Au금속층의 두께를 50% 초과로 하는 것이 바람직하다. 금속 반사층(60)을 구성하는 금속에는, Au의 외, Al, Pt, Ti, Ag 등을 이용할 수 있다. 예를 들면, 금속 반사층(60)은 Au만으로 이루어지는 단일층이어도 좋고, 금속 반사층(60)에 Au금속층이 2층 이상 포함되어 있어도 좋다. 후속의 제7 공정에서의 접합을 확실히 행하기 위해, 금속 반사층(60)의 최표층(반도체 적층체(30)와 반대측의 면)을, Au금속층으로 하는 것이 바람직하다. 예를 들면, 유전체층(50), 노출부(E3) 및 컨택트부(40) 위에, Al, Au, Pt, Au의 순서로 금속층을 성막해서, 금속 반사층(60)으로 할 수 있다. 금속 반사층(60)에서의 Au금속층의 1층의 두께를, 예를 들면 400 nm ~ 2000 nm로 할 수 있고, Au 이외의 금속으로 이루어지는 금속층의 두께를, 예를 들면 5 nm ~ 200 nm로 할 수 있다. 금속 반사층(60)은, 증착법 등이 일반적인 수법에 따라, 유전체층(50), 노출부(E3) 및 컨택트부(40) 위에 성막하여 형성할 수 있다.
＜제7 공정＞
제7 공정은, 전술한 바와 같이, 금속 접합층(70)이 표면에 설치된 도전성 지지 기판(80)을, 금속 접합층(70)을 통해 금속 반사층(60)에 접합하는 공정이다(도 3(B)). 도전성 지지 기판(80)의 표면에는, 미리 금속 접합층(70)을, 스퍼터법이나 증착법 등에 의해 형성하면 좋다. 이 금속 접합층(70)과 금속 반사층(60)을 대향 배치해 붙이고 250℃ ~ 500℃ 정도의 온도에서 가열 압축 접합을 행함으로써, 양자의 접합을 행할 수 있다.
금속 반사층(60)과 접합하는 금속 접합층(70)에는, Ti, Pt, Au 등의 금속이나, 금과 공정(共晶) 합금을 형성하는 금속(Sn 등)을 이용할 수 있고, 이것들을 적층한 것으로 하는 것이 바람직하다. 예를 들면, 도전성 지지 기판(80)의 표면으로부터 순서대로, 두께 400 nm ~ 800 nm의 Ti, 두께 5 nm ~ 20 nm의 Pt, 두께 700 ~ 1200 nm의 Au를 적층한 것을 금속 접합층(70)으로 할 수 있다. 또한 금속 반사층(60)과 금속 접합층(70)의 접합을 용이하게 하기 위해, 금속 접합층(70)측의 최표층을 Au금속층으로 하고, 금속 반사층(60)의, 금속 접합층(70)측의 금속층도 Au로 해서 Au－Au 확산에 의한 Au끼리의 접합을 행하는 것이 바람직하다.
여기서, 도전성 지지 기판(80)으로서 근적외 파장에 대해서 투명한 도전성의 Si 기판을 이용하는 것으로 한다. Si 기판은 경도가 InP 기판에 비해 높기 때문에, 파손되기 어렵다. 그 때문에, InP 기판을 이용하는 경우에 비해, Si 기판을 이용함으로써, 도전성 지지 기판(80)의 두께를, 종래보다도 대폭 작게 할 수 있다. 또한, InP 기판에 비해 Si 기판은 방열성이나 코스트의 점에서도 유리하다.
＜제8 공정＞
제8 공정은, 전술한 바와 같이, InP 성장용 기판(10)을 제거하는 공정이다(도 4(A)). InP 성장용 기판(10)은, 예를 들면 염산 희석액을 이용하여 웨트 에칭에 의해 제거할 수 있고, 에칭 스톱층(20)을 형성하고 있는 경우는, 상기 층에서 에칭을 종료시킬 수 있다. 또한 에칭 스톱층이 n형 InGaAs층인 경우, 예를 들면 황산-과산화수소계로 웨트 에칭에 의해 제거하면 좋다.
이상과 같이 하여, 반도체 발광소자(100)를 제작할 수 있다. 이 반도체 발광소자(100)는, 도전성 지지 기판(80)으로서 도전성의 Si 기판을 이용하고 있기 때문에, InP 기판을 지지 기판으로 하는 경우에 비해 지지 기판의 두께를 충분히 작게 할 수 있다. 따라서, 반도체 발광소자(100)의 전체 두께도 작게 할 수 있기 때문에, 반도체 발광소자(100)를 소형화할 수 있다. 또한 반도체 발광소자(100)에서는, Si 기판측에 금속 반사층(60)이 설치되어 있기 때문에, Si 기판과 반대측의 면이 주된 광취출구(光取出口)가 된다. 한편, 종래의 InP 기판을 성장용 기판 겸, 지지 기판으로 하는 반도체 발광소자에서는, 반도체 적층체의 상하 양면측 및 측면측이 광취출구가 된다. 따라서, 본 실시 형태에 따르는 반도체 발광소자(100)의 경우, 종래형의 반도체 발광소자에 비해 방출광이 협 지향성(狹指向性)으로 되는 점에서도 유리하다.
여기서, 도시하지 않지만, 본 실시 형태에 따르는 제조 방법은, 도전성 지지 기판(80)의 두께를 80μm 이상 200μm 미만의 범위 내로 연삭하는 연삭공정을 더 가지는 것도 바람직하다. 본 실시 형태에서는, 도전성 지지 기판(80)으로서 Si 기판을 이용하기 때문에, 도전성 지지 기판(80)을 두께 200μm 미만으로 연삭해도 파손이 생기는 경우가 없다. 또한 도전성 지지 기판(80)의 두께를 150μm 이하까지 연삭할 수도 있고, 100μm 이하까지 연삭할 수도 있다. 다만, 도전성 지지 기판(80)의 두께를 80μm 미만까지 연삭하면, Si 기판에도 파손이 생길 수 있기 때문에, 두께의 하한을 80μm로 하는 것이 바람직하다. 또한, 도전성 지지 기판(80)의 두께가 80μm 이상이면, 반도체 발광소자(100)를 충분히 핸들링 가능하다.
이 연삭공정은, 전술의 제7 공정에 앞서 행해도 좋고, 제7 공정 및 제8 공정의 사이, 혹은, 제8 공정의 후의 어느 단계에서 행해도 좋지만, 제8 공정의 후가 보다 바람직하다. 박형화한 웨이퍼를 이용하여 가공하는 공정을 줄임으로써, 웨이퍼의 균열을 보다 확실히 방지할 수 있기 때문이다. 또한 제8 공정 후에 연삭공정을 행하는 경우, 후술의 이면 전극의 형성에 앞서 연삭공정을 행하는 것으로 한다. 또한 Si 기판으로 이루어지는 도전성 지지 기판(80)의 연삭은, 일반적인 기계연삭에 의해 행할 수 있고, 에칭을 병용해도 좋다.
또한 본 실시 형태에 따르는 제조 방법은, 도 4(B)에 나타낸 바와 같이, 반도체 발광소자(100)를 제작한 후, 도전성 지지 기판(80)의 이면에 이면 전극(91)을 형성하고, 반도체 적층체(30)의 표면에 상면 전극(93)을 형성하는 공정을 더 가져도 좋다. 상면 전극(93)은, 배선부(93a) 및 패드부(93b)를 포함해도 좋다. 이러한 공정을 행함으로써, 반도체 발광소자(100＇)를 제작할 수 있다. 이면 전극(91) 및 상면 전극(93)의 형성은 공지의 수법을 이용할 수 있고, 예를 들면 스퍼터법, 전자빔 증착법, 또는 저항가열법 등을 이용할 수 있다.
또한, 본 실시 형태는, 설명의 편의를 위해, InP 성장용 기판(10)으로서 n형 InP 기판을 이용하는 실시 형태로 했기 때문에, InP 성장용 기판(10) 위에 형성되는 각 층의 n형 및 p형에 대해서는 상기한 바와 같이 했다. 한편, InP 성장용 기판(10)으로서 p형 InP 기판을 이용하는 경우는, 각 층의 도전형의 n형/p형이 역전하는 것은 당연하게 이해된다. 또한, InP 성장용 기판(10)으로서 언도프의 InP 기판을 이용하는 경우는, InP 성장용 기판(10) 위에 형성하는 반도체층의 도전성(p형 또는 n형)에 대응시키고, 각 층의 도전성을 정하면 좋다.
(제1 실시 형태：반도체 발광소자)
본 발명의 제1 실시 형태에 따르는 반도체 발광소자(100)는, 상술의 제조 방법의 실시 형태에 의해 제작할 수 있다. 반도체 발광소자(100)는, 종방향으로 전류가 흐름으로써 기능하는 종형의 반도체 발광소자(100)이다. 즉, 도 4(A)에 나타낸 바와 같이, 이 반도체 발광소자(100)는, 도전성 지지 기판(80)과, 도전성 지지 기판(80)의 표면에 설치된 금속 접합층(70)과, 금속 접합층(70) 위에 설치된 금속 반사층(60)과 금속 반사층(60) 위에 설치된 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체(30)와, 금속 반사층(60)과, 반도체 적층체(30)의 사이에, 병렬해서 설치된 유전체층(50) 및 컨택트부(40)를 가진다. 그리고, 금속 반사층(60)의 주성분은 Au이고, 도전성 지지 기판(80)은 도전성의 Si 기판으로 이루어진다.
기술(旣述)한 바와 같이, 반도체 발광소자(100)는, 도전성 지지 기판(80)으로서 도전성의 Si 기판을 이용하기 때문에, 지지 기판의 두께를 충분히 작게 할 수 있다. 또한, 반도체 발광소자(100)에서는, Si 기판측에 금속 반사층(60)이 설치되어 있기 때문에, 종래형의 반도체 발광소자에 비해 방출광이 협 지향성되는 점에서도 유리하다.
또한, 본 실시 형태에서는, 도전성 지지 기판(80)의 두께를 80μm 이상 200μm 미만으로 할 수 있고, 두께를 150μm 이하로 할 수도 있고, 100μm 이하로 할 수도 있다.
또한, 반도체 적층체(30)는, n형 클래드층(31)과 활성층(35)과 p형 클래드층(37)을 이 순서로 포함하고, n형 클래드층(31), 활성층(35) 및 p형 클래드층(37)은, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체로 이루어지는 층인 것이 바람직하다. 또한, 반도체 적층체(30)는, 활성층(35)을, n형 클래드층(31) 및 p형 클래드층(37)으로 협지한 더블 헤테로 구조 또는 다중 양자 우물 구조로 할 수 있고, 활성층(35)이 다중 양자 우물 구조를 가지는 것이 바람직한 것도, 기술한 바와 같다. 그리고, 유전체층은 SiO2로 이루어지는 것이 바람직하다.
또한, 제조 방법의 실시 형태에 기술한 바와 같이, 반도체 발광소자(100)는 임의의 구성을 더 가져도 좋다. 또한, 도 4(B)에 나타낸 바와 같이, 반도체 발광소자(100)에 이면 전극(91) 및 상면 전극(93)을 설치해 반도체 발광소자(100＇)로 해도 좋다.
(제2 실시 형태：반도체 수광 소자)
또한, 본 발명에 따르는 반도체 광디바이스의 제조 방법 및 반도체 광디바이스는, 반도체 수광 소자의 실시 형태에도 적용 가능하다. 예를 들면, 반도체 발광소자(100)에서의 반도체 적층체(30)로 바꾸고, 예를 들면 InGaAs 광흡수층 및 InP창층을 포함하는 반도체 적층체를 설치하면, 반도체 광디바이스를 반도체 수광 소자로서 이용할 수 있다. 그리고, 본 발명에 따르는 반도체 수광 소자는 도전성 지지 기판으로서 Si 기판을 이용하기 때문에, 반도체 발광소자(100)과 마찬가지로 도전성 지지 기판의 두께를 작게 할 수 있고, 나아가서는 반도체 수광 소자의 전체 두께를 작게 할 수 있기 때문에, 반도체 수광 소자를 소형화할 수 있다.
(제3 실시 형태：반도체 광디바이스의 제조 방법)
또한, 본 발명에서의, InP 기판 위에 형성한 In 및 P를 포함하는 III-V족 화합물 반도체계의 반도체 광디바이스에서, Si 기판으로 이루어지는 도전성 지지 기판을 이용하는 것은, 이하의 반도체 광디바이스의 제3 실시 형태에 의한 제조 방법에도 물론 적용 가능하다.
도 6에 나타낸 바와 같이, 본 발명의 제3 실시 형태에 따르는 반도체 광디바이스(1)의 제조 방법은, InP 성장용 기판(10) 위에, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층한 반도체 적층체(30)를 형성하는 공정(도 6(A), (B))과, 반도체 적층체(30)를, 적어도 금속 접합층(70)을 통해 Si 기판으로 이루어지는 도전성 지지 기판(80)과 접합하는 공정(도 6(C))과, InP 성장용 기판(10)을 제거하는 공정(도 6(D))을 가진다.
반도체 광디바이스(1)에서는, 도전성 지지 기판(80)으로서 Si 기판을 이용하기 때문에, InP 성장용 기판을 도전성 지지 기판으로서 이용하는 종래형의 반도체 광디바이스보다도 소형화할 수 있다. 여기서, 본 실시 형태에 따르는 제조 방법은, 도전성 지지 기판(80)의 두께를 80μm 이상 200μm 미만의 범위 내로 연삭하는 연삭공정(도 6(E))을 더 가지는 것이 바람직하다. 이와 같이 함으로써, 도전성 지지 기판(80)의 두께가 80μm 이상 200μm 미만의 범위 내인, 소형의 반도체 광디바이스(1＇)를 제조할 수 있다.
(제3 실시 형태：반도체 광디바이스)
또한, 상술의 제조 방법의 실시 형태에 의해, 본 발명이 따르는 반도체 광디바이스(1)를 제작할 수 있다. 즉, 본 발명이 따르는 반도체 광디바이스(1)는, 도 6(D)에 나타낸 바와 같이, Si 기판으로 이루어지는 도전성 지지 기판(80)과, 도전성 지지 기판(80)의 표면에 설치된 금속 접합층(70)과, 금속 접합층(70) 위에 설치된, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체(30)를 가진다.
또한, 도 6(E)에 나타낸 바와 같이, 도전성 지지 기판(80)의 두께가 80μm 이상 200μm 미만의 범위 내인 것이 바람직하다. 이와 같이 함으로써, 반도체 광디바이스(1＇)를 소형화할 수 있다.
또한 상기 제3 실시 형태에 따르는 반도체 광디바이스 및 그 제조 방법의 실시 형태에서, 반도체 광디바이스(1(1＇))는, 제1 실시 형태 및 제2 실시 형태에 기술한 반도체 발광소자 및 반도체 수광 소자에서의 임의의 구성을 적용할 수 있다.
실시예
(발명예 1)
이하, 실시예를 이용하여 본 발명을 더 상세하게 설명하지만, 본 발명은 이하의 실시예에 아무런 한정되는 것은 아니다. 도 1 ~ 도 4에 나타낸 플로우차트에 따라서, 발명예 1과 관련되는 반도체 발광소자를 제작했다. 구체적으로는 이하와 같다.
우선, n형 InP 기판의 (100) 면 위에, n형 In0.57Ga0.43As에칭 스톱층, n형 InP 클래드층(두께：2μm), i형 InP 스페이서층(두께：300 nm), 발광 파장 1300 nm의 양자 우물 구조의 활성층(합계 130 nm), i형 InP 스페이서층(두께：300 nm), p형 InP 클래드층(두께：1.2μm), p형 In0.8Ga0.20As0.5P0.5 캡층(두께：50 nm), p형 In0.57Ga0.43As컨택트층(두께：130 nm)을 MOCVD법에 따라 순차적으로 형성했다. 또한 양자 우물 구조의 활성층의 형성에 있어서, In0.73Ga0.27As0.5P0.5 우물층(두께：5 nm) 및 InP 장벽층(두께：8 nm)을 10층씩 교대로 적층했다.
p형 In0.57Ga0.43As컨택트층 위에, 도 7(A)에 나타낸 바와 같이, 섬 형상으로 분산한 p형 오믹 전극부(Au/AuZn/Au, 합계 두께：530 nm)를 형성했다. 도 7(A)의 I－I 단면도가, 도 2(A)의 모식 단면도에 상당한다. 이 패턴형성에 있어서는, 레지스트 패턴을 형성하고, 그 다음에 오믹 전극을 증착하고, 레지스트 패턴의 리프트 오프에 의해 형성했다. 이 상태에서 광학 현미경을 이용하여 웨이퍼의 반도체층을 상면에서 보아 관찰한 바, p형 오믹 전극부의, 반도체층에의 접촉 면적률은 4.5%이었다. 또한 도 7(A)의 외형 사이즈는 380μm2이다.
다음에, p형 오믹 전극부 및 그 주변에 레지스트 마스크를 형성하고, 오믹 전극부를 형성한 장소 이외의 p형 In0.57Ga0.43As컨택트층을, 주석산-과산화수소계의 웨트 에칭에 의해 제거했다. 그 후, 플라즈마 CVD법에 따라 p형 In0.80Ga0.20As0.50P0.50 캡층 위의 전면에 SiO2로 이루어지는 유전체층(두께：700 nm)을 형성했다. 그리고, p형 오믹 전극부의 상방 영역에, 폭 방향 및 길이 방향으로 폭 3μm를 부가한 형상의 창 패턴을 레지스트로 형성하고, p형 오믹 전극부 및 그 주변의 유전체층을, BHF에 의한 웨트 에칭에 의해 제거하여, p형 In0.80Ga0.20As0.50P0.50 캡층을 노출시켰다. 이 때, p형 In0.80Ga0.20As0.50P0.50 캡층 위의 유전체층의 높이 H1(700 nm)는, p형 컨택트층(두께：130 nm)과 p형 오믹 전극부(두께：530)로 이루어지는 컨택트부의 높이 H2(660 nm)보다 40 nm 높다. 또한 이 상태에서 광학 현미경을 이용하여 웨이퍼의 반도체층을 상면에서 보아 관찰한 바, 유전체층(SiO2)의 접촉 면적률은 90%이었다.
다음에, 금속 반사층(Al/Au/Pt/Au)을, p형 In0.80Ga0.20As0.50P0.50 캡층 위의 전면에 증착에 의해 형성했다. 금속 반사층의 각 금속층의 두께는, 순서대로 10 nm, 650 nm, 100 nm, 900 nm이다.
한편, 지지 기판이 되는 도전성 Si 기판(두께：300μm) 위에, 금속 접합층(Ti/Pt/Au)을 형성했다. 금속 접합층의 각 금속층의 두께는, 순서대로 650 nm, 10 nm, 900 nm이다.
이러한 금속 반사층 및 금속 접합층을 대향 배치하고, 300℃에서 가열 압축 접합을 행했다. 그리고, InP 기판을 염산 희석액에 의해 웨트 에칭해 제거하고, 또한 n형 In0.57Ga0.43As에칭 스톱층을 황산-과산화수소계를 이용하여 웨트 에칭해 제거했다.
다음에, n형 InP 클래드층 위에, 상면 전극의 배선부로서 n형 전극(Au(두께：10 nm)/Ge(두께：33 nm)/Au(두께：57 nm)/Ni(두께：34 nm)/Au(두께：800 nm)/Ti(두께：100 nm)/Au(두께：1000 nm))를, 레지스트 패턴형성, n형 전극의 증착, 레지스트 패턴의 리프트 오프에 의해, 도 7(B)에 나타낸 바와 같이 형성했다. 또한 패드부(Ti(두께：150 nm)/Pt(두께：100 nm)/Au(두께：2500 nm))를 n형 전극 위에 형성하여, 상면 전극의 패턴을 도 7(B)에 나타내는 바와 같이 했다. 도 7(B)에서의 II-II단면도가, 도 4(B)에 상당한다. 또한 도 7(A)과 마찬가지로, 도 7(B)의 외형 사이즈는 380μm2 이다.
마지막으로, 메사에칭(mesa ethcing)에 의해 각 소자간(폭 60μm)의 반도체층을 제거해 다이싱라인을 형성했다. 그리고, Si 기판의 이면측에의 이면 전극(Ti(두께：10 nm)/Pt(두께：50 nm)/Au(두께 200 nm))를 형성하고, 다이싱에 의한 칩 개편화를 행하여, 발명예 1과 관련되는 반도체 발광소자를 제작했다. 또한 칩 사이즈는 350μm×350μm이다.
(발명예 2)
Si 기판에 이면 전극을 형성하기 직전에, Si 기판의 두께를 약 87μm까지 연삭하고, 반도체 발광소자 전체의 두께를 120μm로 한 이외는, 발명예 1과 마찬가지로 하여 발명예 2와 관련되는 반도체 발광소자를 제작했다.
(종래예 1)
이하와 같이 하여, 종래예 1과 관련되는 반도체 발광소자를 제작했다. 우선, n형 InP 기판의 (100) 면 위에, n형 InP 클래드층(두께：2μm), i형 InP 스페이서층(두께：300 nm), 발광 파장 1300 nm의 양자 우물 구조의 활성층(합계 130 nm), i형 InP 스페이서층(두께：300 nm), p형 InP 클래드층(두께：1.2μm), p형 In0.80Ga0.20As0.50P0.50 캡층(두께：50 nm), p형 In0.57Ga0.43As컨택트층(두께：130 nm)을 MOCVD법에 따라 순차적으로 형성했다. 그리고, n형 InP 기판의 이면에 이면 전극(Ti(두께：10 nm)/Pt(두께：50 nm)/Au(두께 200 nm))를 형성하고, p형 In0.57Ga0.43As컨택트층의 중앙부 위에는 상면 전극(AuGe/Ni/Au전극)을 형성하고, 발명예 1과 마찬가지로 개편화했다. 또한 양자 우물 구조의 활성층의 형성에 있어서, In0.73Ga0.27As0.50P0.50 우물층(두께：5 nm) 및 InP 장벽층(두께：8 nm)을 10층씩 교대로 적층했다.
(비교예 1)
종래예 1에서, InP 기판에 이면 전극을 형성하기 직전에 InP 기판을 연삭한 이외는, 종래예 1과 마찬가지로 하여, 반도체 발광소자의 제작을 시도했다. 그렇지만, 비교예 1에서는 InP 기판의 두께가 150μm가 되기 전에 연삭 중에 파손이 생겨 소자화할 수 없었다.
＜평가 1：연삭내성 평가＞
발명예 1과 발명예 2의 대비로부터 알 수 있듯이, 도전성 지지 기판으로서 Si 기판을 이용했을 경우, Si 기판을 연삭함으로써, 반도체 발광소자의 전체 두께를 120μm로 할 수 있고, 발광중심 파장을 1300 nm로 하는 소형의 반도체 발광소자를 제작할 수 있었다. 한편, 종래예 1과 비교예 1의 대비로부터 알 수 있듯이, InP 기판에서는 연삭중에 파손이 생겨 버리기 때문에, 소형의 반도체 발광소자를 얻을 수 없었다.
＜평가 2：배향특성 평가＞
발명예 1 및 종래예 1로부터 얻어진 반도체 발광소자에, 20 mA의 전류를 흘리고, 분광광도계를 이용하여 배광 패턴을 측정했다. 또한 반도체 발광소자와 분광광도계의 거리를 20 cm로 하고, 입체각은 6×10－3 스테라디안(steradian)으로 하고, 반도체 발광소자를 180도 회전시키면서 측정을 행했다. 발명예 1 및 종래예 1의 배광 패턴을 도 8(A), (B)에 각각 나타낸다. 도 8(A), (B)로부터, 종래예 1에 비해, 발명예 1에서는 협 지향성을 실현할 수 있는 것이 확인되었다.
＜평가 3：발광 출력 평가＞
발명예 1 및 종래예 1로부터 얻어진 반도체 발광소자에 정전류 전압 전원을 이용하여 20 mA의 전류를 흘렸을 때의 순방향 전압(Vf) 및 적분구에 의한 발광 출력(Po)을 측정하고, 각각 3개의 시료의 측정 결과의 평균치를 구했다. 결과를 표 1에 나타낸다. 또한 광섬유 분광기에 의해서 발명예 1 및 종래예 1의 발광 피크 파장을 측정했는데, 모두 1290 nm ~ 1310 nm의 범위 내였다.
Figure pct00018
이상의 결과로부터, 본 발명 조건을 만족하는 발명예 1, 2에 의해, Si 기판을 이용함으로써 소형의 반도체 발광소자를 실현할 수 있는 것이 확인되었다. 또한, 발명예 1, 2에서는, 금속 반사층을 이용하기 때문에, 종래예 1에 비해 협 지향성을 실현할 수 있는 점에서도 유리하다. 또한 발명예 1과 종래예 1을 비교하면, 종래예 1에 비해 발명예 1에서는 순방향 전압을 약간 저하시키면서, 발광 출력을 대폭 증대할 수 있던 것도 확인되었다.
본 발명에 따르면, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 포함하는 반도체 광디바이스에서, 종래보다도 두께를 작게 할 수 있는 반도체 광디바이스의 제조 방법 및 반도체 광디바이스를 제공할 수 있기 때문에, 유용하다. 특히, 반도체 발광소자에서, 협 지향성 및 발광 출력의 대폭적인 증대효과가 얻어지기 때문에, 고성능의 반도체 발광소자로서 이용할 수 있다.
1,1＇: 반도체 광디바이스
10: InP 성장용 기판
20: 에칭 스톱층
30: 반도체 적층체
31: n형 클래드층
35: 활성층
35W: 우물층
35B: 장벽층
37: p형 클래드층
39: p형 캡층
40: 컨택트부
41(41a): p형 컨택트층
43: 오믹 금속부
50: 유전체층
60: 금속 반사층
70: 금속 접합층
80: 지지 기판(도전성 지지 기판)
100, 100＇: 반도체 발광소자
91: 이면 전극
93: 상면 전극
E1: 노출 영역
E2: 노출면
E3: 노출부

Claims (14)

  1. InP 성장용 기판 위에, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 공정,
    상기 반도체 적층체를, 적어도 금속 접합층을 통해 Si 기판으로 이루어지는 도전성 지지 기판과 접합하는 공정, 및
    상기 InP 성장용 기판을 제거하는 공정을 가지는 것을 특징으로 하는, 반도체 광디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 도전성 지지 기판의 두께를 80μm 이상 200μm 미만의 범위 내로 연삭하는 연삭공정을 더 가지는, 반도체 광디바이스의 제조 방법.
  3. InP 성장용 기판 위에, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 제1 공정,
    상기 반도체 적층체 위에 III－V족 화합물 반도체로 이루어지는 컨택트층을 형성하는 제2 공정,
    상기 컨택트층 위의 일부에 오믹 금속부를 형성함과 함께, 상기 컨택트층의 표면에 노출 영역을 남기는 제3 공정,
    상기 노출 영역에서의 상기 컨택트층을 상기 반도체 적층체의 표면이 노출될 때까지 제거하고, 상기 오믹 금속부 및 상기 컨택트층으로 이루어지는 컨택트부를 형성함과 함께, 상기 반도체 적층체의 노출면을 형성하는 제4 공정,
    상기 반도체 적층체의 상기 노출면 위의 적어도 일부에 유전체층을 형성하는 제5 공정,
    상기 유전체층 및 상기 컨택트부 위에, Au를 주성분으로 하는 금속 반사층을 형성하는 제6 공정,
    금속 접합층이 표면에 설치된 도전성 지지 기판을, 상기 금속 접합층을 통해 상기 금속 반사층에 접합하는 제7 공정, 및
    상기 InP 성장용 기판을 제거하는 제8 공정을 갖고,
    상기 지지 기판이 도전성의 Si 기판인 것을 특징으로 하는 반도체 광디바이스의 제조 방법.
  4. 제3항에 있어서,
    상기 도전성 지지 기판의 두께를 80μm 이상 200μm 미만의 범위 내로 연삭하는 연삭공정을 더 가지는, 반도체 광디바이스의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 반도체 적층체는, n형 클래드층과 활성층과 p형 클래드층을 이 순서로 포함하고, 상기 n형 클래드층, 상기 활성층 및 상기 p형 클래드층은 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체로 이루어지는 층인, 반도체 광디바이스의 제조 방법.
  6. 제5항에 있어서,
    상기 반도체 적층체가 더블 헤테로 구조 또는 다중 양자 우물 구조를 가지는, 반도체 광디바이스의 제조 방법.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 유전체층은 SiO2로 이루어지는, 반도체 광디바이스의 제조 방법.
  8. Si 기판으로 이루어지는 도전성 지지 기판,
    상기 지지 기판의 표면에 설치된 금속 접합층, 및
    상기 금속 접합층 위에 설치된, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체를 가지는 것을 특징으로 하는, 반도체 광디바이스.
  9. 제8항에 있어서,
    상기 도전성 지지 기판의 두께가 80μm 이상 200μm 미만의 범위 내인, 반도체 광디바이스.
  10. 도전성 지지 기판,
    상기 도전성 지지 기판의 표면에 설치된 금속 접합층,
    상기 금속 접합층 위에 설치된 금속 반사층,
    상기 금속 반사층 위에 설치된, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체, 및
    상기 금속 반사층 및 상기 반도체 적층체의 사이에 병렬해서 설치된 유전체층 및 컨택트부를 갖고,
    상기 금속 반사층의 주성분은 Au이고,
    상기 도전성 지지 기판은 도전성의 Si 기판으로 이루어지는 것을 특징으로 하는 반도체 광디바이스.
  11. 제10항에 있어서,
    상기 도전성 지지 기판의 두께는 80μm 이상 200μm 미만인, 반도체 광디바이스.
  12. 제10항 또는 제11항에 있어서,
    상기 반도체 적층체는, n형 클래드층과 활성층과 p형 클래드층을 이 순서로 포함하고, 상기 n형 클래드층, 상기 활성층, 및 상기 p형 클래드층은, 적어도 In 및 P를 포함하는 InGaAsP계 III－V족 화합물 반도체로 이루어지는 층인, 반도체 광디바이스.
  13. 제12항에 있어서,
    상기 반도체 적층체가 더블 헤테로 구조 또는 다중 양자 우물 구조를 가지는, 반도체 광디바이스.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 유전체층은 SiO2로 이루어지는, 반도체 광디바이스.
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