KR102441461B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

발광출력 및 순방향 전압의 경시변화가 적고, 신뢰성이 뛰어난, 중심 발광파장을 1000 ~ 2200nm로 하는 접합형의 반도체 발광소자를 제공한다.
본 발명에 따르는 반도체 발광소자(100)는 도전성 지지기판(80)과, 도전성 지지기판(10) 상에 마련된, 반사금속을 포함하는 금속층(60)과, 금속 반사층(60) 상에 마련된, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체(30)와, 반도체 적층체(30) 상에 마련된 n형 InGaAs 컨택트층(20A)과, n형 InGaAs 컨택트층(20A) 상에 마련된 n측 전극(93)을 가지며, 반도체 적층체(30)로부터 방출되는 광의 중심 발광파장이 1000 ~ 2200nm이다.

Description

반도체 발광소자 및 그 제조방법
본 발명은 반도체 광 발광소자 및 그 제조방법에 관한 것으로, 특히, 중심 발광파장이 1000 ~ 2200nm의 접합형의 반도체 발광소자 및 그 제조방법에 관한 것이다.
종래, 파장 750nm 이상의 적외 영역을 발광파장으로 하는 적외 발광의 반도체 발광소자가 알려져 있고, 센서, 가스분석, 감시카메라 등의 용도로 폭넓게 이용되고 있다.
이러한 반도체 발광소자의 중심 발광파장을 1000nm ~ 2200nm의 근적외 영역으로 하는 경우, In 및 P를 포함하는 InGaAsP계 III-V족 반도체를 발광층으로 이용하는 것이 일반적이다. 종래, InP층 등의 InGaAsP계 III-V족 반도체층을 에피텍셜 성장시키는 경우, 성장용 기판과, In 및 P를 포함하는 InGaAsP계 III-V족 반도체층을 격자 정합시키기 위하여, InP 기판이 성장용 기판으로 이용되어 왔다.
예를 들면, 특허문헌 1에는 n형 InP 기판 상에, 활성층, p형 클래드층, p형 InGaAs층, p형 InGaAsP 오믹 컨택트층을 순차 마련한 InGaAsP-InP계 반도체 발광소자가 개시되어 있다.
일본 공개특허 공보 제6-112531호
특허문헌 1에 기재되는 기술을 비롯하여 반도체 발광소자의 중심 발광파장을 1000nm ~ 2200nm의 근적외 영역으로 하는 경우, 성장용 기판으로서의 InP 기판이, 반도체 발광소자의 지지기판으로서 그대로 이용되어 왔다. 이는 InP 기판은 근적외 영역의 광에 대해서는 투명하므로, 적외광을 투과하는 점에서는 아무런 지장이 없었기 때문이다.
그런데 최근, 웨어러블 기기의 수요에 따라 적외 영역을 발광파장으로 하는 반도체 발광소자에는 소형화가 요구되고 있으며, 특히, 반도체 발광소자의 두께(즉, 전체 두께)를 작게 하는 것이 요구되고 있다.
시판의 InP 기판의 두께는 2인치 기판의 것으로 일반적으로 350μm 이상이다. 한편, 반도체 발광소자에 있어서 InP 기판 이외에 마련되는 InGaAsP계 III-V족 반도체층 및 전극 등의 두께는, 겨우 수μm 정도이다. 따라서, 반도체 광 디바이스의 두께는 기판의 두께가 지배적이다. 그러나, 본 발명자들이 소자를 얇게 하기 위해서 기판의 두께를 얇게 하는 것을 검토하였으나, InP 기판을, 예를 들면 150μm 이하까지 과도하게 연삭하면 파손이 발생해 버리는 것을 알았다.
여기서 본 발명자들은, n형 InP 성장용 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 반도체 적층체를 형성한 후, 상기 반도체 적층체를, 금속층을 통하여 도전성 지지기판과 접합하고, 성장용 기판을 제거하는 접합형의 반도체 발광소자의 제작을 시도하였다. 접합형의 반도체 발광소자이면, InP 기판에 대체하여 도전성 지지기판을 이용할 수 있으므로, 도전성 지지기판을 얇게 할 수 있고, 반도체 발광소자 전체의 두께를 저감할 수 있다.
상기한 바와 같이 제작하는 접합형의 반도체 발광소자에서는, n형 반도체층을, 그 상하에 마련되는 n형 InP 성장용 기판 및 활성층과 격자 정합시켜 결정 성장시킬 필요가 있다. 그러므로, n형 InP층 등의, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층이 n형 반도체층으로 이용된다. 그리고, 이 n형 반도체층(예를 들면, n형 클래드층이 되는 n형 InP층)이 n측 전극과 오믹 컨택트를 취하게 된다.
또한, 특허문헌 1과 같이, n형 InP 기판을 지지기판으로 그대로 이용하는 종래형 반도체 발광소자에서는, n형 InP 기판의 성장면과 반대측 면에 n측 전극이 마련되고, n형 InP 기판과 n측 전극에서 오믹 컨택트를 취하는 것이 일반적이다.
본 발명자들은, n형 InP 기판을 지지기판으로 이용하는 종래형 반도체 발광소자에 대체하여 접합형의 반도체 발광소자를 제작하고, 발광특성의 평가를 수행하였다. 그러자, 접합형의 반도체 발광소자에 있어서, 발광출력 및 순방향 전압의 양쪽에 경시열화가 생길 수 있다는 것이 인정되었다. 특히, 순방향 전압의 경시열화는 상정 외의 결과였다. 따라서, 본 발명자 등은 발광출력 및 순방향 전압의 경시변화의 점에서 신뢰성을 개선할 필요성을 새롭게 과제 인식하였다.
그래서, 본 발명은 발광출력 및 순방향 전압의 경시변화가 적고, 신뢰성이 뛰어난, 중심 발광파장을 1000 ~ 2200nm로 하는 접합형의 반도체 발광소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명자는 상기 과제를 해결하는 방도에 대해서 예의 검토하여, n측 전극과 오믹 컨택트를 취하는 n형 반도체층에 착목하였다. 그리고, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층에 대체하여, n형 InGaAs 컨택트층(InGaAs는 P를 포함하지 않음)을 별도로 마련하는 것을 본 발명자들은 착상하였다. n형 InGaAs 컨택트층을 이용함으로써, 반도체 발광소자의 발광출력 및 순방향 전압의 경시변화를 개선할 수 있는 것을 본 발명자들은 지견하여, 본 발명을 완성하기에 이르렀다. 즉, 본 발명의 요지구성은 이하와 같다.
(1) 도전성 지지기판과,
상기 도전성 지지기판 상에 마련된, 반사금속을 포함하는 금속층과,
상기 금속층 상에 마련된, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체와,
상기 반도체 적층체 상에 마련된 n형 InGaAs 컨택트층과,
상기 n형 InGaAs 컨택트층 상에 마련된 n측 전극을 가지며,
상기 반도체 적층체로부터 방출되는 광의 중심 발광파장이 1000 ~ 2200nm인 것을 특징으로 하는 반도체 발광소자.
(2) 상기 n형 InGaAs 컨택트층의 In조성비가 0.47 이상 0.60 이하인, 상기 (1)에 기재된 반도체 발광소자.
(3) 상기 n측 전극이 Au 및 Ge, 또는, Ti, Pt 및 Au를 포함하는, 상기 (1) 또는 (2)에 기재된 반도체 발광소자.
(4) 상기 반도체 적층체는 상기 금속층의 측에서부터 순서대로, p형 클래드층, 활성층, 및 n형 클래드층을 포함하는, 상기 (1) ~ (3)의 어느 하나에 기재된 반도체 발광소자.
(5) n형 InP 성장용 기판 상에, n측 전극형성영역을 구비하는 n형 InGaAs 컨택트층을 형성하는 제1공정과,
상기 n형 InGaAs 컨택트층 상에 In및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 제2공정과,
상기 반도체 적층체 상에, 금속 반사층을 형성하는 제3공정과,
금속 접합층이 표면에 마련된 도전성 지지기판을, 상기 금속 접합층을 통하여 상기 금속 반사층에 접합하는 제4공정과,
상기 n형 InP 성장용 기판을 제거하는 제5공정과,
상기 n형 InGaAs 컨택트층의 상기 n측 전극형성영역 상에 n측 전극을 형성하면서, 상기 n형 InGaAs 컨택트층을 일부 제거하여, 상기 반도체 적층체에 노출면을 마련하는 제6공정을 가지며,
상기 반도체 적층체로부터 방출되는 광의 중심 발광파장이 1000 ~ 2200nm인 것을 특징으로 하는 반도체 발광소자의 제조방법.
(6) 상기 제 1공정에서 형성되는 상기 n형 InGaAs 컨택트층의 In조성비를, 0.47 이상 0.60 이하로 하는, 상기 (5)에 기재된 반도체 발광소자의 제조방법.
(7) 상기 n측 전극이 Au 및 Ge, 또는, Ti, Pt 및 Au를 포함하는, 상기 (5) 또는 (6)에 기재된 반도체 발광소자의 제조방법.
(8) 상기 반도체 적층체는, 상기 n형 InGaAs 컨택트층의 측에서부터 순서대로, n형 클래드층, 활성층 및, p형 클래드층을 포함하는, 상기 (5) ~ (7)의 어느 하나에 기재된 반도체 발광소자의 제조방법.
본 발명에 따르면, 발광출력 및 순방향 전압의 경시변화가 적고, 신뢰성이 뛰어난, 중심 발광파장을 1000 ~ 2200nm로 하는 접합형의 반도체 발광소자 및 그 제조방법을 제공할 수 있다.
도 1은, 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조공정의 일부를 설명하는 모식 단면도이다.
도 2는, 도 1에 이어서, 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조공정의 일부를 설명하는 모식 단면도이다.
도 3은, 도 2에 이어서, 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조공정의 일부를 설명하는 모식 단면도이다.
도 4는, 도 3에 이어서, 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조공정의 일부를 설명하는 모식 단면도이다.
도 5는, 본 발명의 일 실시형태에 따른 반도체 발광소자의 모식 단면도이다.
도 6은, 본 발명의 적합한 실시형태에 따른 반도체 발광소자의, 유전체층 및 p형 컨택트부 주변의 적합한 태양을 설명하는 모식 단면도이다.
도 7은, 본 발명에 의한 반도체 발광소자의 제조방법에 있어서의 적합한 실시형태를 설명하는 모식 단면도이다.
도 8은, 도 7의 단계 72 및 단계 74에 있어서의 상면도의 모식도이다.
도 9는, 도 7에 이어서, 본 발명에 따른 반도체 발광소자의 제조방법에 있어서의 적합한 실시형태를 설명하는 모식 단면도이다.
도 10a는, 실시예에의 오믹 전극부의 패턴을 나타내는 모식 상면도이다.
도 10b는, 실시예에의 n측 전극의 패턴을 나타내는 모식 상면도이다.
본 발명에 따르는 실시형태의 설명에 앞서, 이하의 점에 대해서 미리 설명한다. 우선, 본 명세서에 있어서 조성비를 명시하지 않고 단순히 'InGaAsP'라고 표기하는 경우는, III 족 원소(In, Ga의 합계)와, V족 원소(As, P)와의 화학조성 비가 1：1이며, 또한, III족 원소인 In 및 Ga의 비율과, V족 원소인 As 및 P의 비율이 각각 부정의, 임의의 화합물을 의미하는 것으로 한다. 이 경우, III족 원소에 In 및 Ga의 어느 하나가 포함되지 않는 경우를 포함하고, 또한, V족 원소에 As 및 P의 어느 하나가 포함되지 않는 경우를 포함하는 것으로 한다. 단, 'In 및 P를 적어도 포함하는’ InGaAsP라고 명시적으로 기재하는 경우, III족 원소에 In이 0% 초과 100% 이하 포함되고, 또한, V족 원소에 P가 0% 초과 100% 이하 포함되는 것으로 한다. 또한, 'InGaP'라고 표기하는 경우는, 상기 'InGaAsP'에 As가 제조 상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미하고, 'InGaAs'라고 표기하는 경우에는, 상기 'InGaAsP'에 P가 제조 상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 마찬가지로, 'InAsP'라고 표기하는 경우는, 상기 'InGaAsP'에 Ga가 제조 상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미하고, 'GaAsP'라고 표기하는 경우에는, 상기 'InGaAsP'에 In이 제조 상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 그리고, 'InP'라고 표기하는 경우는, 상기 'InGaAsP'에 Ga 및 As가 제조 상 불가피한 혼입을 제외하고는 포함되지 않는 것을 의미한다. 또한, InGaAsP나 InGaAs 등의 각 성분 조성비는, 광 발광(Photoluminescence) 측정 및 X선 회절측정 등에 의해 측정할 수 있다. 또한, 여기서 말하는 '제조 상 불가피한 혼입'이란, 원료가스를 이용하는 제조장치 상의 불가피한 혼입 이외, 결정성장 시 또는, 그 후의 열처리에 수반하는 각 층 계면에서의 원자의 확산현상 등을 의미한다.
또한, 본 명세서에 있어서 전기적으로 p형으로서 기능하는 층을 p형층이라고 칭하고, 전기적으로 n형으로서 기능하는 층을 n형층이라고 칭한다. 한편, Zn이나 S, Sn 등의 특정의 불순물을 의도적으로는 첨가하지 않고, 전기적으로 p형 또는 n형으로서 기능하지 않는 경우, 'i형' 또는 '언도프(undope)'라고 한다. 언도프의 InGaAsP층에는 제조과정에 있어서의 불가피적인 불순물의 혼입은 있을 수 있고, 구체적으로는, 캐리어 밀도가 작은(예를 들면 4 × 1016/cm3 미만) 경우, '언도프'라고 하여, 본 명세서에서는 취급하는 것으로 한다. 또한, Zn이나 Sn 등의 불순물 농도의 값은 SIMS 분석에 의한 것으로 한다.
또한, 형성되는 각 층의 두께 전체는 광 간섭식 막두께 측정기를 이용하여 측정할 수 있다. 더욱이, 각 층의 두께의 각각은 광 간섭식 막두께 측정기 및 투과형 전자현미경에 의한 성장층의 단면 관찰로부터 산출할 수 있다. 또한, 초격자 구조와 같이 각 층의 두께가 작은 경우에는 TEM-EDS를 이용하여 두께를 측정할 수 있다. 또한, 단면도에 있어서 소정의 층이 경사면을 가지는 경우, 그 층의 두께는 상기 층의 바로 아래층의 평탄면으로부터의 최대 높이를 이용하는 것으로 한다.
이하, 도면을 참조하여 본 발명의 실시형태에 대해서 설명한다. 설명의 편의 상, 본 발명의 일 실시형태에 따른 반도체 발광소자(100)의 제조방법의 실시형태의 설명을 우선 수행하고, 그 다음으로 반도체 발광소자(100)의 상세를 설명하는 것으로 한다. 반도체 발광소자(100)는 도 1 내지 도 4를 참조하여 설명하는 반도체 발광소자(100)의 제조방법의 실시형태에 따라 제작할 수 있고, 적어도 제1공정 내지 제 6공정을 거쳐 얻을 수 있다. 도 1 내지 도 4에 나타내는 단계 0 내지 단계 80의 각각은, 도면을 간략화하기 위해 1 또는 복수의 공정을 포함하여 도시하고 있다. 그러므로, 도면 중의 각 단계와 본 실시형태에 따른 각 공정은 반드시 1 대 1로 대응하지 않는다. 또한, 동일한 구성요소에는 원칙적으로 동일한 참조번호를 부여하고, 중복하는 설명을 생략한다. 각 도에 있어서, 설명의 편의상, 기판 및 각 층의 종횡비율을 실제의 비율에서 과장하여 도시하고 있다.
(반도체 발광소자의 제조방법)
본 발명의 일 실시형태에 따른 반도체 발광소자(100)의 제조방법은, 이하에 상세를 후술하는 제1공정, 제2공정, 제3공정, 제4공정, 제5공정 및 제6공정을 적어도 가진다. 소망에 따라, 더욱이 그 외의 공정을 가져도 좋다. 자세한 것은 후술하지만, 단계 30 내지 단계 36(도 1, 도 2 참조)을 포함하는 중간층 형성공정과, 단계 71 내지 단계 76(도 7 내지 도 9 참조)를 포함하는 n형 클래드층(31) 표면의 조면화 처리공정은 본 발명에 따른 제조방법이 포함된 바람직한 공정의 구체예이다.
제1공정에서는, n형 InP 성장용 기판(10) 상에 n형 InGaAs 컨택트층(20)을 형성한다(도 1 단계 0, 단계 10). 제2공정에서는, n형 InGaAs 컨택트층(20) 상에 반도체 적층체(30)를 형성한다(도 1 단계 20). 제3공정에서는, 반도체 적층체(30) 상에 금속 반사층(60A)을 형성한다(도 3 단계 40). 제4공정에서는, 금속 접합층(60B)이 표면에 마련된 도전성 지지기판(80)을, 금속 접합층(60B)을 통하여 금속 반사층(60A)에 접합한다(도 3 단계 50). 제5공정에서는, n형 InP 성장용 기판(10)을 제거한다(도 4 단계 60). 제6공정에서는, n형 InGaAs 컨택트층(20)의 n측 전극형성영역(20A) 상에 n측 전극(93)을 형성하면서, n형 InGaAs 컨택트층(20)을 일부 제거하고, 반도체 적층체(30)에 노출면을 마련한다(도 4 단계 70A 또는 단계 70B, 및 단계 80). 여기서, 제2공정에서 형성되는 반도체 적층체(30)로부터 방출되는 광의 중심 발광파장을 1000 ~ 2200nm으로 한다. 이렇게 하여, 본 발명의 일 실시형태에 따른 반도체 발광소자(100)가 제조된다. 이하, 각 공정의 상세를 순차 설명한다.
＜제1공정＞
제1공정은 상술한 바와 같이, n형 InP 성장용 기판(10) 상에 n형 InGaAs 컨택트층(20)을 형성한다. 우선, 도 1의 단계 0에 나타내는 바와 같이, n형 InP 성장용 기판(10)을 준비한다. 본 실시형태에서 이용하는 n형 InP 성장용 기판(10)으로는 시판의 것을 이용할 수 있고, 이른바 2인치 기판, 3인치 기판, 4인치 기판, 6인치 기판 등, 기판 사이즈 및 그 두께는 제한되지 않는다.
그리고, 제1공정에서, n형 InGaAs 컨택트층(20)을 n형 InP 성장용 기판(10) 상에 형성한다(도 1의 단계 10). 여기서, n형 InGaAs 컨택트층(20)의 In 조성비에 관한 것으로, InP 성장용 기판(10) 및 n형 InGaAs 컨택트층(20)의 바로 상측에 형성하는 반도체층(본 실시형태에서는 n형 클래드층(31))과 n형 InGaAs 컨택트층(20)이 결정성장 가능한 정도로 격자정합하는 한, n형 InGaAs 컨택트층(20)의 In 조성비는 제한되지 않는다. 단, In 조성비를 z로 하여 n형 InGaAs 컨택트층(20)의 조성식을 InzGa(1-z)As로 나타내면, In 조성비(z)를 0.47 이상 0.60 이하로 하면 보다 확실히 결정성장을 수행할 수 있고, In 조성비(z)를 0.50 이상 0.57 이하로 하는 것이 더욱 바람직하다. 또한, InGaAs가 InP와 완전히 격자정합하는 것은, In 조성비(z)가 0.532인 경우이다. 반도체 적층체(30)에 압축 변형을 가하기 위해서, z＞0.532로 하는 것이 보다 바람직하고, z≥0.54로 하는 것이 더욱 바람직하다.
또한, n형 InGaAs 컨택트층(20)은 조성 일정한 단층으로 한정되지 않고, In 조성비(z)가 상이한 복수 층으로 형성되어도 좋다. 더욱이, n형 InGaAs 컨택트층(20)의 In 조성비(z)를 두께방향으로 점증 또는 점감시키는 등, 조성경사 시켜도 좋다. 또한, n형 InGaAs 컨택트층(20) 내의 도펀트 양에 대해서도, 층 내에서 변화시켜도 좋다.
＜제2공정＞
제1공정에 이어서, 제2공정에서는 n형 InGaAs 컨택트층(20) 상에, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체(30)를 형성한다(도 1의 단계 20). 반도체 적층체(30)는 n형 클래드층(31)과, 활성층(35)과, p형 클래드층(37)을 이 순서로 포함할 수 있고, 이들 각 층은 In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체로 이루어지는 층으로 한다.
반도체 적층체(30)의 활성층에서 방출되는 광의 중심 발광파장을 1000 ~ 2200nm로 하는 한, 반도체 적층체(30)의 각 층의 조성에 특별한 제한은 없다. 반도체 적층체(30)는 활성층(35)을 n형 클래드층(31) 및 p형 클래드층(37)으로 협지(挾持)한 더블 헤테로(DH) 구조로 해도 좋다. 또한, 활성층(35)을 다중양자우물(MQW) 구조로 할 수도 있다. 결정결함 억제에 의한 광출력 향상을 위해, 반도체 적층체(30)가 다중양자우물 구조를 가지는 것이 보다 바람직하다. 다중양자우물 구조는 우물층(35W) 및 장벽층(35B)을 교대로 반복한 구조에 의해 형성할 수 있다. 또한, 활성층(35)의 두께방향의 양단측(즉 최초와 최후)을 장벽층으로 하는 것도 바람직하고, 우물층(35W) 및 장벽층(35B)의 반복횟수를 n으로 하면, 이 경우는 'n.5조합'의 다중양자우물 구조로 표기하는 것으로 한다. 또한, 우물층(35W)을 InGaAsP로 할 수 있고, 장벽층(35B)을 우물층(35W)보다 밴드갭이 큰 InGaAsP로 하는 것이 바람직하다. 이러한 반도체 적층체(30)에 의해, 반도체 발광소자(100)의 발광파장을, 소망의 근적외 영역의 파장으로 할 수 있다. 예를 들면, InGaAsP계 III-V족 화합물의 조성변경에 의해 발광 피크파장을 1000 ~ 1650nm로 할 수 있다. 또한, MQW구조의 경우이면 InGaAsP계 III-V족 화합물의 조성변경 이외에, 우물층과 장벽층의 조성차를 조정하여 우물층에 변형을 가함으로써, 발광 피크파장을 1000 ~ 1900nm로 할 수도 있다. 또한, n형 클래드층(31)으로는 n형의 InP 클래드층을 이용하는 것이 바람직하고, p형 클래드층(37)으로는 p형의 InP 클래드층을 이용하는 것이 바람직하다. 또한, 우물층(35W)의 성분조성을 InxwGa1-xwAsywP1-yw로 나타내는 경우, 0.5≤xw≤1, 그리고, 0.5≤yw≤1로 할 수 있고, 0.6≤xw≤0.8, 그리고, 0.3≤yw≤1로 하는 것이 바람직하다. 또한, 장벽층(35B)의 성분조성을 InxbGa1-xbAsybP1-yb로 나타내는 경우, 0.5≤xb≤1, 그리고, 0≤yb≤0.5로 할 수 있고, 0.8≤xb≤1, 그리고, 0≤yb≤0.2로 하는 것이 바람직하다.
또한, 반도체 적층체(30)의 전체 두께도 제한되지 않고, 예를 들면, 2μm ~ 8μm로 할 수 있다. 또한, n형 클래드층(31)의 두께도 제한되지 않으나, 예를 들면, 1μm ~ 5μm로 할 수 있다. 더욱이, 활성층(35)의 두께도 제한되지 않으나, 예를 들면, 100nm ~ 1000nm로 할 수 있다. 또한, p형 클래드층(37)의 두께도 제한되지 않으나, 예를 들면, 0.8μm ~ 3μm로 할 수 있다. 활성층(35)이 양자우물 구조를 가지는 경우, 우물층(35W)의 두께를 3nm ~ 15nm로 할 수 있고, 장벽층(35B)의 두께를 5 ~ 15nm로 할 수 있고, 양자의 조합 수(組數)를 3 ~ 50으로 할 수 있다.
또한, 반도체 적층체(30)는 In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 p형 캡층(39)을 p형 클래드층(37) 상에 가지는 것도 바람직하다. p형 캡층(39)을 마련함으로써, 격자 부정합을 완화할 수 있다. p형 캡층(39)의 두께는 제한되지 않으나, 예를 들면 50 ~ 200nm로 할 수 있다. 이하의 실시형태에서는 설명의 편의상, 반도체 적층체(30)의 최표층(最表層)이 p형 캡층(39)인 것으로 설명하였으나, p형 캡층(39)은 임의의 구성이므로, 예를 들면 반도체 적층체(30)의 최표층을 p형 클래드층(37)으로 해도 좋다.
또한, 도시하지 않았으나, 반도체 적층체(30)는 n형 클래드층(31) 및 활성층(35)의 사이와, 활성층(35) 및 p형 클래드층(37)의 사이에, 각각 i형 InP 스페이서층을 가지는 것도 바람직하다. i형 InP 스페이서층을 마련함으로써, 도펀트의 확산을 방지할 수 있다. 또한, i형 InP 스페이서층의 두께는 제한되지 않으나, 예를 들면 50 ~ 400nm로 할 수 있다.
제1공정에서 형성하는 n형 InGaAs 컨택트층(20) 및 제2공정에서 형성하는 반도체 적층체(30)의 각 층은, 에피텍셜 성장에 의해 형성할 수 있고, 예를 들면, 유기금속 기상성장(MOCVD：Metal Organic Chemical Vapor Deposition)법이나 분자선 에피택시(MBE：Molecular Beam Epitaxy)법, 스패터법 등의 공지의 박막 성장방법에 의해 형성할 수 있다. 예를 들면, In원(源)으로 트리메틸인듐(TMIn), Ga원으로 트리메틸갈륨(TMGa), As원으로 아르신(AsH3), P원으로 포스핀(PH3)을 소정의 혼합비로 이용하고, 이러한 원료가스를 캐리어 가스를 이용하면서 기상성장시킴으로써, 성장시간에 따라 InGaAsP로 이루어지는 층을 소망의 두께로 형성할 수 있다. 또한, 에피텍셜 성장시키는 다른 InGaAsP층에 대해서도, 마찬가지의 방법에 의해 형성할 수 있다. 각 층을 p형 또는 n형으로 도펀트하는 경우는, 소망에 따라 도펀트원의 가스를 더욱 이용하면 좋다.
＜제3공정＞
제2공정 후의 제3공정에서는 반도체 적층체(30) 상에, 금속 반사층(60A)을 형성한다(도 3단계 40). 또한, 제3공정에 앞서, 상세를 후술하는 중간층 형성공정을 수행하여 중간층(40)을 형성하고, 중간층(40) 상에 금속 반사층(60A)을 형성하는 것도 바람직하다. 금속 반사층(60A)은 Au를 주성분으로 하는 것이 바람직하고, 구체적으로는 금속 반사층(60A)의 조성에 있어서 Au가 50질량% 초과를 차지하는 것이 바람직하고, 보다 바람직하게는, Au가 80질량% 이상이다. 금속 반사층(60A)은 복수 층의 금속층을 포함할 수 있으나, Au로 이루어지는 금속층(이하, 'Au 금속층')을 포함하는 경우에는, 금속 반사층(60A)의 합계 두께 중, Au 금속층의 두께를 50% 초과로 하는 것이 바람직하다. 금속 반사층(60A)을 구성하는 금속(즉, 반사금속)에는 Au 이외에, Al, Pt, Ti, Ag 등을 이용할 수 있다. 금속 반사층(60A)을 구성하는 반사금속이, 본 발명의 제조방법의 실시형태에 의해 얻어지는 반도체 발광소자(100)의 금속층(60)에 포함되는 반사금속의 기원이 된다. 예를 들면, 금속 반사층(60A)은 Au만으로 이루어지는 단일층이어도 좋고, 금속 반사층(60A)에 Au 금속층이 2층 이상 포함되어 있어도 좋다. 후속의 제4공정에서의 금속 접합층(60B)과의 접합을 확실히 수행하기 위하여, 금속 반사층(60A)의 최표층(반도체 적층체(30)와 반대측의 면)을 Au 금속층으로 하는 것이 바람직하다. 예를 들면, 반도체 적층체(30) 상에(소망에 따라 중간층(40)을 통해도 좋다) Al, Au, Pt, Au의 순서로 금속층을 성막하고, 금속 반사층(60A)으로 할 수 있다. 금속 반사층(60A)에서의 Au 금속층의 1층의 두께를, 예를 들면, 400nm ~ 2000nm로 할 수 있고, Au 이외의 금속으로 이루어지는 금속층의 두께를, 예를 들면, 5nm ~ 200nm로 할 수 있다. 금속 반사층(60A)은 증착법 등의 일반적인 수법에 의해 반도체 적층체(30) 상, 혹은 중간층(40) 상에 성막형성할 수 있다.
＜제4공정＞
제3공정 후의 제4공정에서는, 금속 접합층(60B)이 표면에 마련된 도전성 지지기판(80)을, 상기 금속 접합층(60B)을 통하여 금속 반사층(60A)에 접합한다(도 3 단계 50). 도전성 지지기판(80)의 표면에는 미리 금속 접합층(60B)을, 스패터법이나 증착법 등에 의해 형성해 두면 좋다. 이 금속 접합층(60B)과 금속 반사층(60A)을 대향배치하여 첩합(貼合)하고, 250℃ ~ 500℃ 정도의 온도로 가열 압축 접합을 수행함으로써, 양자의 접합을 수행할 수 있다. 금속 반사층(60A) 및 금속 접합층(60B)의 양자 접합에 의해, 반사금속을 포함하는 금속층(60)을 얻을 수 있다.
금속 반사층(60A)과 접합하는 금속 접합층(60B)에는 Ti, Pt, Au 등의 금속이나, 금과 공정합금을 형성하는 금속(Sn 등)을 이용할 수 있고, 이들을 적층한 것으로 하는 것이 바람직하다. 예를 들면, 도전성 지지기판(80)의 표면에서부터 순서대로 두께 400nm ~ 800nm의 Ti, 두께 5nm ~ 20nm의 Pt, 두께 700 ~ 1200nm의 Au를 적층한 것을 금속 접합층(70)으로 할 수 있다. 또한, 금속 반사층(60A)과 금속 접합층(60B)의 접합을 용이하게 하기 위해, 금속 접합층(60B) 측의 최표층을 Au금속층으로 하고, 금속 반사층(60A)의, 금속 접합층(60B)측의 금속층도 Au로 하여, Au-Au 확산에 따른 Au 간의 접합을 수행하는 것이 바람직하다.
도전성 지지기판(80)으로서 도전성의 Si기판을 이용하는 것이 바람직하다. Si기판은 경도가 InP 기판에 비해 높으므로 파손되기 어렵고, 두께를 얇게 할 수 있다는 점에서 유리하다. 그 밖에, 도전성 지지기판(80)으로서 도전성의 GaAs 기판, 또는 Ge기판을 이용하는 것도 가능하다.
＜제5공정＞
제4공정 후의 제5공정에서는 n형 InP 성장용 기판(10)을 제거한다(도 4 단계 60). n형 InP 성장용 기판(10)은 예를 들면, 염산 희석액을 이용하여 웨트 에칭에 의해 제거할 수 있고, n형 InGaAs층(20)을 에칭 스톱층으로서 이용할 수 있다.
＜제6공정＞
제6공정으로, n형 InGaAs 컨택트층(20)의 n측 전극형성영역(20A) 상에 n측 전극(93)을 형성하면서, n형 InGaAs 컨택트층(20)을 일부 제거하여, 반도체 적층체(30)에 노출면을 마련한다(도 4의 단계 70A 또는 70B 및 단계 80). n측 전극형성영역(20A) 상에 n측 전극(93)을 마련한 후, n형 컨택트층(20)을 일부 제거해도 좋고(도 4 단계 70A), 미리 n측 전극형성영역(20A) 이외의 n형 컨택트층(20)을 제거하고, 그 후, n측 전극(93)을 형성해도 좋다(도 4단계70B). n형 InGaAs 컨택트층(20)은 황산-과산화수소계로 웨트 에칭에 의해 제거할 수 있다.
n형 InGaAs 컨택트층(20)의 n측 전극형성영역(20A) 상에 n측 전극(93)을 형성함(도 4 단계 80)에 있어서, n측 전극(93)은 배선부(93a) 및 패드부(93b)를 포함해도 좋다. 또한, n측 전극(93) 중, 특히 배선부(93a)는, Au 및 Ge을 포함하는 것이 바람직하고, 혹은, Ti, Pt 및 Au를 포함하는 것이 바람직하다. n측 전극(93)이 이들의 금속원소를 포함하면, n형 InGaAs 컨택트층(20A)과의 오믹 컨택트를 확실히 취할 수 있다. 또한, 배선부(93a)를 형성한 후, 컨택트층과 전극 사이의 오믹형성을 위한 열처리를 수행하는 것이 바람직하다. 패드부(93b)의 형성은 상기 열처리 후로 하는 것도 바람직하다.
또한, 본 실시형태에 따른 제조방법으로는, 도전성 지지기판(80)의 이면에 이면 전극(91)을 형성해도 좋다(도 5참조). 이면 전극(91) 및 n측 전극(93)의 형성은 공지의 수법을 이용할 수 있고, 예를 들면, 스패터법, 전자빔 증착법, 또는 저항 가열법 등을 이용할 수 있다. 또한, 이면 전극(91)의 형성에 앞서, 도전성 지지기판(80)을 연삭하는 연삭공정을 수행해도 좋다. 도전성 지지기판(80) 연삭은 일반적인 기계연삭에 의해 수행할 수 있고, 에칭을 병용해도 좋다. 이렇게 하여 얻어진 반도체 발광소자(100)를 도 5에 나타낸다.
이상의 제1공정 내지 제 6공정을 거침으로써, 도 5에 나타내는 바와 같이, 본 실시형태에 따른 반도체 발광소자(100)를 제작할 수 있다. 이어서, 본 실시형태에 따른 반도체 발광소자(100)의 제조방법에 있어서 더욱 수행되는 것이 바람직한 중간층 형성공정 및 조면화 처리공정에 대해서 설명한다.
＜중간층 공정＞
제2공정 이후, 제3공정에 앞서, 아래에 상술하는 중간층(40)을 형성하는 중간층 형성공정을 수행하는 것이 바람직하다. 이 공정에서는, 우선 반도체 적층체(30) 상에 III-V족 화합물 반도체로 이루어지는 p형 컨택트층(41)을 형성한다(도 1의 단계30). 예를 들면, 도 1 단계 30의 적합한 태양에서는, p형 캡층(39) 상에 p형 컨택트층(41)을 형성하고 있다. p형 컨택트층(41)은 그 위에 형성되는 오믹 금속부(43)에 접하고, 그리고, 오믹 금속부(43)와 반도체 적층체(30) 사이에 개재하는 층이다. p형 컨택트층(41)은 반도체 적층체(30)에 비해 오믹 금속부(43) 사이의 컨택트 저항이 작아지는 조성이면 좋고, 예를 들면 p형의 InGaAs를 이용할 수 있다. 컨택트층(41)의 두께는 제한되지 않으나, 예를 들면, 50nm ~ 200nm로 할 수 있다.
이어서, p형 컨택트층(41) 상의 일부에 오믹 금속부(43)를 형성함과 동시에, p형 컨택트층(41)의 표면에 노출영역(E1)을 남긴다(도 2 단계34). 오믹 금속부(43)는 소정의 패턴으로 섬상(島狀)으로 분산시켜 형성할 수 있다. p형 컨택트층(41)으로 p형의 InGaAs를 이용하는 경우, 오믹 금속부(43)로서 예를 들면, Au, AuZn, AuBe, AuTi 등을 이용할 수 있고, 이들의 적층구조를 이용하는 것도 바람직하다. 예를 들면, Au/AuZn/Au를 오믹 금속부(43)로 할 수 있다. 오믹 금속부(43)의 두께(또는, 합계 두께)는 제한되지 않으나, 예를 들면 300 ~ 1300nm, 보다 바람직하게는, 350nm ~ 800nm로 할 수 있다.
예를 들면, p형 컨택트층(41)의 표면에 레지스트 패턴을 형성하고, 오믹 금속부(43)를 증착시키고, 레지스트 패턴을 리프트 오프하여 형성하면, 소정의 패턴으로 섬상으로 분산시킨 오믹 금속부(43)를 형성할 수 있다. 또한, 컨택트층(41)의 표면 전면(全面)에 소정의 금속층을 형성하고, 상기 금속층 상에 마스크를 형성하고, 에칭하는 등, 오믹 금속부(43)를 형성해도 좋다. 어떠한 경우도 도 2 단계32에 나타내는 바와 같이, p형 컨택트층(41) 상의 일부에 오믹 금속부(43)가 형성되고, p형 컨택트층(41)의 표면에는 오믹 금속부(43)가 접촉하지 않는 표면, 즉, 노출영역(E1)이 형성된다.
또한, 오믹 금속부(43)의 형상은, 도 2 단계 32에 나타내는 바와 같이, 단면도에 있어서 사다리꼴상이 되는 경우가 있으나, 이는 모식적인 예시에 지나지 않는다. 오믹 금속부(43)의 형상은 단면도에 있어서 직사각형(矩形)상으로 형성되어도 상관없고, 각부(角部)에 둥근모양을 가지고 있어도 상관없다.
단계 32에 이어서, 노출영역(E1)에서의 p형 컨택트층(41)을, 반도체 적층체(30)의 표면이 노출될 때까지 제거하고, 오믹 금속부(43) 및 컨택트층(41a)으로 이루어지는 p형 컨택트부(45)를 형성함과 동시에, 반도체 적층체(30)의 노출면(E2)을 형성한다(도 2 단계 34). 즉, 앞의 단계 32에서 형성한 오믹 금속부(43) 이외의 장소에서의 p형 컨택트층(41)을, 반도체 적층체(30)의 최표층인 p형 캡층(39)의 표면이 노출될 때까지 에칭하고, 에칭 후의 p형 컨택트층(41a)으로 한다. 예를 들면, 오믹 금속부(43) 및 그 근방(2 ~ 5μm 정도)에 레지스트마스크를 형성하고, 주석산-과산화수소계 등에 의해 p형 컨택트층(41)의 노출영역(E1)을 웨트 에칭하면 좋다. 그 밖에도, 무기산-과산화수소계 및 유기산-과산화수소계 등에 의해서도 웨트 에칭은 가능하다. 또한, 단계 32에 있어서 금속층 상에 마스크를 형성하고, 에칭에 의해 오믹 금속부(43)를 형성한 경우는, 단계 34으로서의 p형 컨택트층(41)의 에칭을 계속해서 수행해도 좋다.
또한, p형 컨택트부(45)의 두께는 p형 컨택트층(41)(에칭 후의 p형 컨택트층(41a)) 및 오믹 금속부(43)의 합계 두께에 상당하고, 350nm ~ 1500nm, 보다 바람직하게는 400 ~ 1000nm으로 할 수 있다.
그리고, 반도체 적층체(30)의 노출면(E2) 상의 적어도 일부에 유전체층(47)을 형성한다(도 2 단계 36). 이러한 유전체층(47)은, 예를 들면 이하와 같이 하여 형성할 수 있다.
우선, 반도체 적층체(30) 및 p형 컨택트부(45)를 피복하도록, 반도체 적층체(30) 상의 전면(全面)에 유전체층을 성막한다. 성막법으로는, 플라즈마 CVD법 및 스패터법 등의, 공지의 수법이 적용 가능하다. 그리고, 성막 후에 p형 컨택트부(45)의 상방에서, 유전체가 형성되는 경우에는 소망에 따라 마스크를 형성하고, 에칭 등에 의해 상기 컨택트부 상의 유전체를 제거하면 좋다. 예를 들면, 버퍼 불화수소산(BHF)등을 이용하여 컨택트부 상의 유전체를 웨트 에칭할 수 있다. 이렇게 하여, 단계 30 내지 단계 36을 거쳐 중간층(40)을 형성할 수 있다.
이 때, 도 2의 단계 34를 참조하면서, 도 6에 나타내는 바와 같이, 반도체 적층체(30)의 노출면(E2) 상의 일부에 유전체층(47)을 형성함과 동시에, p형 컨택트부(45)의 주위를 노출부(E3)로 하고, 유전체층(47)과 p형 컨택트부(45) 사이에 간극을 마련하는 것도 바람직하다. 이러한 유전체층(47) 및 노출부(E3)는, 예를 들면 이하와 같이 하여 형성할 수 있다. 우선, 반도체 적층체(30) 상의 전면에 유전체층을 성막하고, 성막한 유전체층 표면의, p형 컨택트부(45)의 상방에 있어서, 컨택트부를 완전히 둘러싸는 창 패턴을 레지스트로 형성한다. 이렇게 하여 형성한 레지스트 패턴을 이용하여 컨택트부 주변의 유전체를 에칭 제거하면, p형 컨택트부(45)의 주위가 노출부(E3)가 된다. 이 경우, 노출부(E3)의 폭(W)을 0.5μm 이상 5μm 이하로 할 수 있다.
또한, 유전체층 형성공정에 의해 형성되는 유전체층(47)의 두께(H1)와, p형 컨택트부(45)의 두께(H2)의 관계는 특별히 제한되지 않으나, 도 6에 나타내는 바와 같이, 유전체층(47)의 두께를 H1, 컨택트부의 두께를 H2로 나타낸 경우, H1≥H2로 할 수 있고, H1＞H2로 하는 것도 바람직하다. 이렇게 함으로써, 금속 반사층(60A) 및 금속 접합층(60B)의 접합을 보다 확실하게 수행할 수 있다. 또한, 도 6에 나타내는 바와 같이, 노출부(E3)를 마련하고, H1＞H2로 한 경우, 그 간극을 충진하도록 금속 반사층(60A)을 형성하면, 금속 접합층(60B)과 금속 반사층(60A) 사이의 일부(p형 컨택트부(45)와 상기 간극에 대응하는 영역)에 공극이 생길 수 있다.
또한, 유전체층(47)으로는, SiO2, SiN, ITO 및 AlN 등을 이용할 수 있고, 특히, 유전체층(47)이 SiO2로 이루어지는 것이 바람직하다. SiO2는 BHF 등에 의한 에칭가공이 용이하다. 또한, 유전체층(47)으로는, 반도체 적층체(30)에서 방출되는 광에 대해서 투명재료를 이용하는 것이 바람직하다.
＜조면화 처리공정＞
n형 InGaAs 컨택트층(20)의 일부를 에칭 제거할 때, 조면화 처리공정을 더욱 수행하고, 반도체 적층체(30)의, n형 InP 성장용 기판측의 표면(도 4의 단계 80에서는, n형 클래드층(31)의 표면)을 조면화 처리하는 것도 바람직하다. 이 조면화 처리공정의 적합한 태양에 대해서, 도 7 내지 도 9를 이용하여 설명한다. 또한, 도 7 내지 도 9에서는 n측 전극(93)을 도시하고 있지 않으나, n측 전극(93)이 형성되어 있어도 마찬가지로 하여 조면화 처리공정을 수행할 수 있다.
도 7의 단계 71 내지 단계 74에 나타내는 바와 같이, 조면화 처리공정에서는, n형 InGaAs 컨택트층(20)의 일부를 에칭하고 패턴 형성한 마스크부(20B)를 형성하는 조면화 제1공정을 우선 수행한다. 단계 72 및 단계 74에서의 상면도를 도 7에 나타낸다. 더욱이, 조면화 제1공정에 이어서, 도 9의 단계 74 내지 단계 76에 나타내는 바와 같이, 패턴 형성된 마스크부(20B)를 마스크로서 이용하고, n형 클래드층(31)의 표면을 에칭하는 조면화 제2공정을 수행한다. 이하, 조면화 처리공정의 상세를 순차 설명한다.
＜＜조면화 제1공정＞＞
도 7의 단계 71은, 제5공정 후, 즉 n형 InP 성장용 기판(10)을 제거한 후의 상태를 도시한 것에 상당한다. 조면화 제1공정에서는, 우선 소망의 패턴의 포토레지스트(PR)를 n형 InGaAs 컨택트층(20) 상에 형성한다(도 7의 단계 72). 패턴형성에 있어서는, 포토레지스트를 도포하고 노광하면 좋다. 도 8에, 단계 72에 있어서의 패턴형성 이후의 모식 상면도의 일례를 나타낸다. 포토레지스트(PR)를 마스크로서 n형 InGaAs층(20)을 웨트 에칭함으로써, n형 InGaAs층(20)에 포토레지스트(PR)의 패턴 형상을 전사할 수 있다(도 7의 단계 73). 그 후, 소망에 따라, 포토레지스트(PR)를 세정 제거한다(도 7의 단계 74). 도 8에, 단계 74에 있어서의 모식 상면도를 나타낸다. 또한, 포토레지스트(PR)에 의해 형성하는 패턴은 임의이고, 도 8에서는 마스크부(20B)로서 n측 전극형성영역(20A) 이외의 부분에서 패턴의 각 오목부의 중심점을 정방격자상으로 2차원 배열한 일례를 나타내고 있으나, 이것에 한정되지 않는다. 또한, 이러한 2차원 배열패턴은 ＜011＞방향에 대해서 대칭인 것이 바람직하다.
＜＜조면화 제2공정＞＞
조면화 제1공정에 이어서, 조면화 제2공정에서는 조면화 제1공정에 의해 패턴형성된 n형 InGaAs층(20)의 마스크부(20B)를 마스크로 이용하고, n형 InP 클래드층(31)의 표면을 에칭한다. n형 클래드층(31)의 에칭에 있어서는, 염산-초산계의 에칭액 등을 이용하는 것이 바람직하다. 또한, 마스크로 이용한 n형 InGaAs층(20)의 마스크부(20B)는 황산-과산화수소계의 에칭액으로 웨트 에칭함으로써 제거할 수 있다(도 9의 단계 76).
여기서, 상술한 조면화 처리공정은 n형 클래드층이 n형 InP로 이루어지는 경우에 이용하여 특히 적합하다. InP는 이방성이 강하고, 결정면에 의해 에칭 레이트가 크게 다르기 때문이다. 이 때문에, 도 9의 각 단계에 있어서의 I-I단면 및 II-II단면(도 7참조)에 도시한 바와 같이, 에칭의 진행정도가 상이하다. I-I단면에서는 V자형에 오목부(31C)가 형성되는 곳, II-II단면에서는 에칭 레이트의 차이에 의해, 마스크 아래에 들어가도록 에칭이 진행되게 된다. n형 클래드층(31)이 n형 InP의 경우, 미리 n형 InP를 노출시키고, 그 표면에 통상의 레지스트를 마스크로 한 경우, 레지스트의 밀착성이 부족하고, 에칭 중에 마스크가 떠 버려 웨트 에칭에 의해 조면화를 진행시키는 것이 곤란하게 될 수 있으나, 상술한 조면화 처리공정에 의해 n형 클래드층(31)의 조면화를 확실히 수행할 수 있다.
(반도체 발광소자)
이어서, 상술한 적어도 제1 내지 제 7공정을 거쳐 얻어지는 반도체 발광소자(100)에 대해서 설명한다. 이 반도체 발광소자(100)는 도 5에 도시된 바와 같이, 도전성 지지기판(80)과, 도전성 지지기판(80) 상에 마련된 반사금속을 포함하는 금속층(60)과, 금속층(60) 상에 마련된, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체(30)와, 반도체 적층체(30) 상에 마련된 n형 InGaAs 컨택트층(20A)과, n형 InGaAs 컨택트층(20A) 상에 마련된 n측 전극(93)을 가지며, 반도체 적층체(30)로부터 방출되는 광의 중심 발광파장이 1000 ~ 2200nm이다.
반도체 발광소자(100)에 있어서, n형의 컨택트층으로서 n형 InGaAs 컨택트층(20A)을 이용하는 것의 기술적 의의에 대해서 설명한다. n형 InP 성장용 기판을 이용하여 접합형의 반도체 발광소자를 제작하는 경우, 반도체 적층체의 n형 반도체층은 n형 컨택트층으로 이용할 수 있으므로, n측 전극과 n형 반도체층에서 오믹 컨택트를 취하는 것이 가능하다. 도 5의 부호를 참조하면, 만일 n형 InGaAs 컨택트층을 통하지 않고 n형 클래드층(31)의 바로 위에 n측 전극(93)이 마련되더라도, 양자에서 오믹 컨택트를 취하는 것은 가능하다. 그러나, 이렇게 제작되는 접합형의 반도체 발광소자의 경우, 발광출력 및 순방향 전압의 양쪽에 경시열화가 발생하는 것이 본 발명자들의 실험에 의해 확인되었다. 이에 대해서, 본 실시형태에 따라 n형 InGaAs 컨택트층(20)을 마련함으로써, 상기의 발광출력 및 순방향 전압의 경시열화를 억제할 수 있다는 것이 실험적으로 분명해졌다. 이러한 경시열화를 억제할 수 있는 것은, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층에 비해, n형의 InGaAs는 n측 전극의 금속이 반도체층에 확산하는 것을 억제하기 때문이라고 추정된다.
여기서, n형 InGaAs 컨택트층(20)의 In 조성비(z)가 0.47 이상 0.60 이하인 것이 바람직한 것은 상술한 바와 같다. 또한, n측 전극(93)이 Au 및 Ge, 또는, Ti, Pt 및 Au를 포함하는 것이 바람직한 것도 상술한 바와 같다.
더욱이, 반도체 적층체(30)는 금속층(60)의 측에서부터 순서대로, p형 클래드층(37)과, 활성층(35)과, n형 클래드층(31)을 포함하는 것이 바람직하다. 또한, n형 클래드층(31)의 광 취출영역은 조면화되어 있는 것도 바람직하다. 제조방법의 실시형태에 기술한 바와 같이, 반도체 발광소자(100)는 더욱이 임의의 구성을 가져도 좋다. 예를 들면, 도 5에 나타내는 바와 같이, 반도체 발광소자(100)에 이면 전극(91)을 마련해도 좋고, 반도체 발광소자(100)가 중간층(40)을 가지는 것도 바람직한 태양이다. 중간층(40)은 제조방법의 실시형태에 기술한 대로 하여 얻을 수 있고, 금속층(60) 및 반도체 적층체(30) 사이에, 병렬로 마련된 컨택트부(45) 및 유전체층(47)을 가진다. 중간층(40)을 반도체 발광소자(100)에 마련함으로써, 활성층(35) 면내(面內)에서의 전류확산이 용이하게 되고, 그리고, 금속 반사층(60A)으로의 광 투과도 가능하게 된다.
[실시예]
(발명예 1)
이하, 실시예를 이용하여 본 발명을 더욱 상세하게 설명하지만, 본 발명은 이하의 실시예에 어떠한 것도 한정되지 않는다. 부호에 대해서는, 도 1 ~ 도 5를 참조한다. 이하와 같이 하여 발명예 1에 따른 반도체 발광소자를 제작하였다.
우선, n형 InP 성장용 기판(10)의 (100)면 상에, n형 In0.57Ga0.43As컨택트층(20), n형 InP 클래드층(31)(두께：2μm), i형 InP 스페이서층(두께：300nm), 발광파장 1300nm의 양자우물 구조의 활성층(35)(합계(138nm), i형 InP 스페이서층(두께：300nm), p형 InP 클래드층(37)(두께：1.2μm), p형 In0.8Ga0.20As0.5P0.5 캡층(39)(두께：50nm), p형 In0.57Ga0.43As컨택트층(41)(두께：130nm)을 MOCVD법에 의해 순차 형성하였다. 또한, 양자우물 구조의 활성층(35)의 형성에 있어서, InP 장벽층(두께：8nm)을 우선 1층 형성하고, 이어서 In0.73Ga0.27As0.5P0.5 우물층(두께：5nm) 및 InP 장벽층(두께：8nm)을 10층씩 교대로 적층하여, 10.5조합의 다중양자우물 구조로 하였다.
p형 In0.57Ga0.43As컨택트층(41) 상에, 도 10a에 나타내는 바와 같이, 섬상으로 분산한 p형 오믹 전극부(43)(Au/AuZn/Au, 합계 두께：530nm)를 형성하였다. 도 10a의 III-III단면도가, 도 2 단계 32의 모식 단면도에 상당한다(단, i형 InP 스페이서층은 도시되어 있지 않음). 이 패턴형성에 있어서는, 레지스트 패턴을 형성하고, 이어서 오믹 전극을 증착하고, 레지스트 패턴의 리프트 오프에 의해 형성하였다. 이 상태에서 광학 현미경을 이용하여 웨이퍼의 반도체층을 상면시(上面視)로 관찰하였는데, p형 오믹 전극부(43)의, 반도체층으로의 접촉 면적율은 4.5% 이었다. 또한, 도 10a의 외형 사이즈는 380μm × 380μm이다.
이어서, p형 오믹 전극부(43) 및 그 주변에 레지스트 마스크를 형성하고, 오믹 전극부를 형성한 장소 이외의 p형 In0.57Ga0.43As컨택트층(41)을, 주석산-과산화수소계의 웨트 에칭에 의해 제거하고, p형 In0.57Ga0.43As컨택트층(41a)을 얻었다. 그 후, 플라즈마 CVD법에 의해 p형 In0.80Ga0.20As0.50P0.50 캡층(39) 상의 전면에 SiO2로 이루어지는 유전체층(47)(두께：700nm)을 형성하였다. 그리고, p형 오믹 전극부(43)의 상방 영역에, 폭 방향 및 길이방향으로 폭 3μm를 부가한 형상의 창 패턴을 레지스트로 형성하고, p형 오믹 전극부(43) 및 그 주변의 유전체층(47)을, BHF에 의한 웨트 에칭에 의해 제거하고, p형 In0.80Ga0.20As0.50P0.50 캡층(39)을 노출시켰다. 이 때, p형 In0.80Ga0.20As0.50P0.50 캡층(39) 상의 유전체층(47)의 높이(700nm)는 p형 컨택트층(41a)(두께：130nm)과 p형 오믹 전극부(43)(두께：530)로 이루어지는 p형 컨택트부(45)의 높이(660nm)보다, 40nm 높다. 또한, 이 상태에서 광학 현미경을 이용하여 웨이퍼의 반도체층을 상면시로 관찰하였는데, 유전체층(47)(SiO2)의 접촉 면적율은 90% 이었다.
이어서, 금속 반사층(Al/Au/Pt/Au)을, p형 In0.80Ga0.20As0.50P0.50 캡층(39) 상의 전면 영역에 증착에 의해 형성하였다. 금속 반사층(60A)의 각 금속층의 두께는 Al부터 순서대로 10nm, 650nm, 100nm, 900nm이다.
한편, 지지기판이 되는 도전성 Si기판(80)(두께：300μm) 상에, 금속 접합층(60B)(Ti/Pt/Au)을 형성하였다. 금속 접합층(60B)의 각 금속층의 두께는, Ti부터 순서대로 650nm, 10nm, 900nm이다.
이들 금속 반사층(60A) 및 금속 접합층(60B)을 대향배치하고, 300℃로 가열압축 접합을 수행하여 Au-Au 끼리 접합시켰다. 그리고, n형 InP 성장용 기판(10)을 염산 희석액에 의해 웨트 에칭하여 제거하여, n형 InGaAs 컨택트층(20)의 전면을 노출시켰다.
이어서, n형 InGaAs 컨택트층(20) 상에, n측 전극의 배선부(93a)로서 n측 전극(Au(두께：10nm)/ Ge(두께：33nm)/ Au(두께：57nm)/ Ni(두께：34nm)/ Au(두께：800nm))를, 레지스트 패턴형성, n측 전극의 증착, 레지스트 패턴의 리프트 오프에 의해 도 10b에 나타내는 바와 같이 형성하였다. 그 후, 열처리에 의해 n형 InGaAs 컨택트층(20)과 n측 전극의 배선부(93a)의 오믹 컨택트를 형성하였다(동시에 p형 InGaAs 컨택트층(41a)과 p형 오믹 전극부(43)의 오믹 컨택트도 형성된다). 더욱이, 패드부(93b)(Ti(두께：150nm)/ Pt(두께：100nm)/ Au(두께：2500nm))를 n측 전극의 중심부에 형성하고, n측 전극의 패턴을 도 10b에 나타내는 바와 같이 하였다.
이어서, 메사 에칭(mesa etching)에 의해 각 소자간(폭 60μm)의 반도체층을 제거하여 다이싱 라인을 형성하였다.
그 후, n형 In0.57Ga0.43As컨택트층(20) 중, n측 전극형성영역(20A) 이외를 황산-과산화수소계를 이용하여 웨트 에칭하여 제거하고, n측 전극형성영역(20A) 이외에서, n형 InP 클래드층(31)을 노출시켰다. 도 10b에 있어서의 IV-IV 단면도가 도 4단계80에 상당한다. 도 10a와 마찬가지로, 도 10b의 외형 사이즈는 380μm × 380μm이다.
그리고, Si 기판을 연삭하여 두께 87μm까지 박화한 후, Si 기판의 이면측으로의 이면 전극(Ti(두께：10nm)/ Pt(두께：50nm)/ Au(두께(200nm))를 형성하고, 다이싱에 의한 칩 개편화(個片化)를 수행하였다. 또한, 칩 사이즈는 350μm × 350μm이다.
(발명예 2)
n측 전극(93)의 배선부(93a)를 Ti(30nm)/ Pt(50nm)/ Au(450nm)로 한 것 이외는, 발명예 1과 마찬가지로 하여 발명예 2에 따른 반도체 발광소자를 제작하였다.
(비교예 1)
금속 반사층(60A) 및 금속 접합층(60B)을 접합하고, n형 InP 성장용 기판(10)을 염산 희석액에 의해 웨트 에칭하여 제거할 때까지는 발명예 1과 마찬가지로 하였다. 그 후, n형 In0.57Ga0.43As컨택트층을 황산-과산화수소계를 이용하여 웨트 에칭하고, 완전히 제거하여 n형 InP 클래드층(31)을 노출시켰다. 그 후, n형 InP 클래드층(31) 상에 발명예 1과 마찬가지로 하여 n측 전극(93)을 형성하고, 메사 에칭, Si 기판의 연삭, Si 기판의 이면측으로의 이면 전극, 및 칩 개편화는 발명예 1과 마찬가지로 수행하고, 비교예 1에 따른 반도체 발광소자를 제작하였다. 최종적으로 얻을 수 있었던 비교예 1에 따른 반도체 발광소자는 실시예 1과는 n형 InGaAs 컨택트층(20A)의 유무만 상이하다.
＜평가 1： 발광 특성평가＞
발명예 1, 2 및 비교예 1에 따른 반도체 발광소자에, 정전류 전압전원을 이용하여 20mA의 전류를 흘렸을 때의 순방향 전압(Vf) 및 적분구(積分球)에 의한 발광출력(Po)을 측정하고, 각각 10개의 시료의 측정결과의 평균치를 구하였다. 결과를 표 1에 나타낸다. 또한, 광파이버 분광기에 의해 발명예 1 및 종래예 1의 발광 피크파장을 측정하였는데, 모두 1290nm ~ 1310nm의 범위 내였다.
＜평가 2： 발광특성의 경시변화의 평가＞
통전조건은 평가 1과 마찬가지로 하면서, 발명예 1, 2 및 비교예 1에 따른 반도체 발광소자에 대해서 1000시간 통전하여 발광시키고, 1000시간 경과 후의 순방향 전압(Vf) 및 발광출력(Po)을 측정하였다. 또한, 측정 시에는 평가 1과 마찬가지로, 발명예 1, 2 및 비교예 1의 각각 10개의 시료의 측정을 수행하여 평균치를 구하였다. 결과를 표 1에 나타낸다.
Figure 112020053030153-pct00001
이상의 결과로부터, 비교예 1에서는 n형 InP 클래드층(31)을 n측 전극(93)과 접하는 층으로 하였으므로, 발광출력 Po의 유지율이 낮고, 더욱이, 장시간 통전에 의해 순방향 전압 Vf이 크게 상승한 것이 확인되었다. 이에 대해서, 발명예 1에서는, n형 InGaAs 컨택트층(20)을 n측 전극(93)과 접하는 층으로 하였으므로, 1000시간 통전 후에서의 발광출력 Po의 유지율 저하를 억제할 수 있고, 더욱이 Vf상승을 억제할 수 있었던 것이 확인되었다. 또한, 발명예 2는 발명예 1과는 n측 전극의 전극재료만 상이하지만, 발명예 1과 마찬가지로, 발광출력 Po의 유지율 저하를 억제할 수 있고, 더욱이 Vf상승을 억제할 수 있었던 것이 확인되었다. 또한, n형 InGaAs 컨택트층(20)은 반도체 발광소자(100)의 발광파장을 광 흡수하지만, 컨택트층으로서 n측 전극 바로 아래에만 마련하고 있으므로, 발광출력으로의 영향이 없는 것도 확인할 수 있었다.
본 발명에 따르면, 발광출력 및 순방향 전압의 경시변화가 적고, 신뢰성이 뛰어난, 중심 발광파장을 1000 ~ 2200nm로 하는 접합형의 반도체 발광소자 및 그 제조방법을 제공할 수 있다.
1: n형 InP 성장용 기판
20: n형 InGaAs 컨택트층
30: 반도체 적층체
31: n형 클래드층
35: 활성층
35W: 우물층
35B: 장벽층
37: p형 클래드층
39: p형 캡층
40: 중간층
41(41a): p형 컨택트층
43: 오믹 금속부
45: p형 컨택트부
47: 유전체층
60: 금속층
60A: 금속 반사층
60B: 금속 접합층
80: 도전성 지지기판
100: 반도체 발광소자
91: 이면 전극
93: n측 전극
E1: 노출영역
E2: 노출면
E3: 노출부

Claims (8)

  1. 도전성 지지기판과,
    상기 도전성 지지기판 상에 마련된, 반사금속을 포함하는 금속층과,
    상기 금속층 상에 마련된, In 및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층하여 이루어지는 반도체 적층체와,
    상기 반도체 적층체 상에 마련된 n형 InGaAs 컨택트층과,
    상기 n형 InGaAs 컨택트층 상에 마련된 n측 전극을 가지며,
    상기 반도체 적층체로부터 방출되는 광의 중심 발광파장이 1000 ~ 2200nm이고,
    상기 n형 InGaAs 컨택트층의 In조성비가 0.54 이상 0.60 이하인 것을 특징으로 하는 반도체 발광소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 n측 전극이 Au 및 Ge, 또는, Ti, Pt 및 Au를 포함하는, 반도체 발광소자.
  4. 제1항에 있어서,
    상기 반도체 적층체는, 상기 금속층의 측에서부터 순서대로, p형 클래드층, 활성층, 및 n형 클래드층을 포함하는, 반도체 발광소자.
  5. n형 InP 성장용 기판 상에, n측 전극형성영역을 구비하는 n형 InGaAs 컨택트층을 형성하는 제1공정과,
    상기 n형 InGaAs 컨택트층 상에 In및 P를 적어도 포함하는 InGaAsP계 III-V족 화합물 반도체층을 복수층 적층한 반도체 적층체를 형성하는 제2공정과,
    상기 반도체 적층체 상에, 금속 반사층을 형성하는 제3공정과,
    금속 접합층이 표면에 마련된 도전성 지지기판을, 상기 금속 접합층을 통하여 상기 금속 반사층에 접합하는 제4공정과,
    상기 n형 InP 성장용 기판을 제거하는 제5공정과,
    상기 n형 InGaAs 컨택트층의 상기 n측 전극형성영역 상에 n측 전극을 형성하면서, 상기 n형 InGaAs 컨택트층을 일부 제거하여, 상기 반도체 적층체에 노출면을 마련하는 제6공정을 가지며,
    상기 반도체 적층체로부터 방출되는 광의 중심 발광파장이 1000 ~ 2200nm이고,
    상기 n형 InGaAs 컨택트층의 In조성비가 0.54 이상 0.60 이하인 것을 특징으로 하는 반도체 발광소자의 제조방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 n측 전극이 Au 및 Ge, 또는, Ti, Pt 및 Au를 포함하는, 반도체 발광소자의 제조방법.
  8. 제5항에 있어서,
    상기 반도체 적층체는, 상기 n형 InGaAs 컨택트층의 측에서부터 순서대로, n형 클래드층, 활성층, 및 p형 클래드층을 포함하는, 반도체 발광소자의 제조방법.
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