JP2023014201A - 半導体発光素子およびその製造方法 - Google Patents

半導体発光素子およびその製造方法 Download PDF

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Abstract

【課題】発光出力および順方向電圧の経時変化が少なく、信頼性に優れた、中心発光波長を１０００～２２００ｎｍとする接合型の半導体発光素子を提供する。【解決手段】本発明に従う半導体発光素子１００は、導電性支持基板８０と、導電性支持基板１０上に設けられた、反射金属を含む金属層６０と、金属反射層６０上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層を複数層積層してなる半導体積層体３０と、半導体積層体３０上に設けられたｎ型ＩｎＧａＡｓコンタクト層２０Ａと、ｎ型ＩｎＧａＡｓコンタクト層２０Ａ上に設けられたｎ型電極９３と、を有し、半導体積層体３０から放出される光の中心発光波長が１０００～２２００ｎｍである。【選択図】図５

Description

本発明は、半導体光発光素子およびその製造方法に関し、特に、中心発光波長が１０００～２２００ｎｍの接合型の半導体発光素子およびその製造方法に関する。
従来、波長７５０ｎｍ以上の赤外領域を発光波長とする赤外発光の半導体発光素子が知られており、センサー、ガス分析、監視カメラなどの用途で、幅広く用いられている。
このような半導体発光素子の中心発光波長を１０００ｎｍ～２２００ｎｍの近赤外領域とする場合、ＩｎおよびＰを含むＩｎＧａＡｓＰ系III-V族半導体を発光層として用いることが一般的である。従来、ＩｎＰ層などのＩｎＧａＡｓＰ系III-V族半導体層をエピタキシャル成長させる場合、成長用基板と、ＩｎおよびＰを含むＩｎＧａＡｓＰ系III-V族半導体層とを格子整合させるため、ＩｎＰ基板が成長用基板として用いられてきた。
例えば、特許文献１には、ｎ型ＩｎＰ基板上に、活性層、ｐ型クラッド層、ｐ型ＩｎＧａＡｓ層、ｐ型ＩｎＧａＡｓＰオーミックコンタクト層を順次設けたＩｎＧａＡｓＰ－ＩｎＰ系半導体発光素子が開示されている。
特開平６－１１２５３１号公報
特許文献１に記載される技術をはじめ、半導体発光素子の中心発光波長を１０００ｎｍ～２２００ｎｍの近赤外領域とする場合、成長用基板としてのＩｎＰ基板が、半導体発光素子の支持基板としてそのまま用いられてきた。これは、ＩｎＰ基板は近赤外領域の光に対しては透明であるため、赤外光を透過する点では何ら支障がなかったためである。
ところで近年、ウェアラブル機器の需要に伴い赤外領域を発光波長とする半導体発光素子には小型化が求められており、特に、半導体発光素子の厚み（すなわち全厚）を小さくすることが求められつつある。
市販のＩｎＰ基板の厚みは、２インチ基板のもので一般的に３５０μｍ以上である。一方、半導体発光素子においてＩｎＰ基板以外に設けられるＩｎＧａＡｓＰ系III-V族半導体層および電極等の厚みはせいぜい数μｍ程度である。したがって、半導体光デバイスの厚みは、基板の厚みが支配的となる。しかしながら、本発明者らが素子を薄くするために基板の厚さを薄くすることを検討したが、ＩｎＰ基板を例えば１５０μｍ以下まで研削し過ぎると破損が生じてしまうことが分かった。
そこで本発明者らは、ｎ型ＩｎＰ成長用基板上に、ｎ型半導体層、活性層およびｐ型半導体層を含む半導体積層体を形成した後、当該半導体積層体を、金属層を介して導電性支持基板と接合し、成長用基板を除去する接合型の半導体発光素子の作製を試みた。接合型の半導体発光素子であれば、ＩｎＰ基板に替えて導電性支持基板を用いることができるため、導電性支持基板を薄くすることができ、半導体発光素子全体の厚みを低減することができる。
上記のとおりにして作製する接合型の半導体発光素子では、ｎ型半導体層を、その上下に設けられるｎ型ＩｎＰ成長用基板および活性層と格子整合させて結晶成長させる必要がある。そのため、ｎ型ＩｎＰ層などの、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層が、ｎ型半導体層として用いられる。そして、このｎ型半導体層（例えば、ｎ型クラッド層となるｎ型ＩｎＰ層）が、ｎ型電極とオーミックコンタクトを取ることとなる。
なお、特許文献１のように、ｎ型ＩｎＰ基板を支持基板としてそのまま用いる従来型の半導体発光素子では、ｎ型ＩｎＰ基板の成長面と反対側の面にｎ側電極が設けられ、ｎ型ＩｎＰ基板とｎ側電極とでオーミックコンタクトを取ることが一般的である。
本発明者らは、ｎ型ＩｎＰ基板を支持基板として用いる従来型の半導体発光素子に替えて、接合型の半導体発光素子を作製し、発光特性の評価を行った。すると、接合型の半導体発光素子において、発光出力および順方向電圧のいずれにも、経時劣化が生じ得ることが認められた。特に、順方向電圧の経時劣化は想定外の結果であった。そのため、本発明者らは、発光出力および順方向電圧の経時変化の点で、信頼性を改善する必要性を新たに課題認識した。
そこで本発明は、発光出力および順方向電圧の経時変化が少なく、信頼性に優れた、中心発光波長を１０００～２２００ｎｍとする接合型の半導体発光素子およびその製造方法を提供することを目的とする。
本発明者は、上記課題を解決する方途について鋭意検討し、ｎ側電極とオーミックコンタクトを取るｎ型半導体層に着目した。そして、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層に替えて、ｎ型ＩｎＧａＡｓコンタクト層（ＩｎＧａＡｓは、Ｐを含まない）を別途設けることを本発明者らは着想した。ｎ型ＩｎＧａＡｓコンタクト層を用いることで、半導体発光素子の発光出力および順方向電圧の経時変化を改善することができることを本発明者らは知見し、本発明を完成するに至った。すなわち、本発明の要旨構成は以下のとおりである。
（１） 導電性支持基板と、
該導電性支持基板上に設けられた、反射金属を含む金属層と、
該金属層上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層を複数層積層してなる半導体積層体と、
前記半導体積層体上に設けられたｎ型ＩｎＧａＡｓコンタクト層と、
該ｎ型ＩｎＧａＡｓコンタクト層上に設けられたｎ側電極と、を有し、
前記半導体積層体から放出される光の中心発光波長が１０００～２２００ｎｍであることを特徴とする半導体発光素子。
（２）前記ｎ型ＩｎＧａＡｓコンタクト層のＩｎ組成比が０．４７以上０．６０以下である、上記（１）に記載の半導体発光素子。
（３）前記ｎ側電極がＡｕおよびＧｅ、または、Ｔｉ、ＰｔおよびＡｕを含む、上記（１）または（２）に記載の半導体発光素子。
（４）前記半導体積層体は、前記金属層の側から順に、ｐ型クラッド層と、活性層と、ｎ型クラッド層とを含む、上記（１）～（３）のいずれかに記載の半導体発光素子。
（５）ｎ型ＩｎＰ成長用基板上に、ｎ側電極形成領域を備えるｎ型ＩｎＧａＡｓコンタクト層を形成する第１工程と、
前記ｎ型ＩｎＧａＡｓコンタクト層上にＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層を複数層積層した半導体積層体を形成する第２工程と、
前記半導体積層体上に、金属反射層を形成する第３工程と、
金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第４工程と、
前記ｎ型ＩｎＰ成長用基板を除去する第５工程と、
前記ｎ型ＩｎＧａＡｓコンタクト層の前記ｎ側電極形成領域上にｎ側電極を形成しつつ、前記ｎ型ＩｎＧａＡｓコンタクト層を一部除去して、前記半導体積層体に露出面を設ける第６工程と、を有し、
前記半導体積層体から放出される光の中心発光波長が１０００～２２００ｎｍであることを特徴とする半導体発光素子の製造方法。
（６）前記第１工程において形成する前記ｎ型ＩｎＧａＡｓコンタクト層のＩｎ組成比を、０．４７以上０．６０以下とする、上記（５）に記載の半導体発光素子の製造方法。
（７）前記ｎ側電極がＡｕおよびＧｅ、または、Ｔｉ、ＰｔおよびＡｕを含む、上記（５）または（６）に記載の半導体発光素子の製造方法。
（８）前記半導体積層体は、前記ｎ型ＩｎＧａＡｓコンタクト層の側から順に、ｎ型クラッド層と、活性層と、ｐ型クラッド層とを含む、上記（５）～（７）のいずれかに記載の半導体発光素子の製造方法。
本発明によれば、発光出力および順方向電圧の経時変化が少なく、信頼性に優れた、中心発光波長を１０００～２２００ｎｍとする接合型の半導体発光素子およびその製造方法を提供することができる。
本発明の一実施形態に従う半導体発光素子の製造工程の一部を説明する模式断面図である。 図１に引き続く、本発明の一実施形態に従う半導体発光素子の製造工程の一部を説明する模式断面図である。 図２に引き続く、本発明の一実施形態に従う半導体発光素子の製造工程の一部を説明する模式断面図である。 図３に引き続く、本発明の一実施形態に従う半導体発光素子の製造工程の一部を説明する模式断面図である。 本発明の一実施形態に従う半導体発光素子の模式断面図である。 本発明の好適実施形態に従う半導体発光素子の、誘電体層およびｐ型コンタクト部周辺の好適態様を説明する模式断面図である。 本発明による半導体発光素子の製造方法における好適実施形態を説明する模式断面図である。 図７のステップ７２およびステップ７４における上面図の模式図である。 図７に引き続く、本発明による半導体発光素子の製造方法における好適実施形態を説明する模式断面図である。 実施例におけるオーミック電極部のパターンを示す模式上面図である。 実施例におけるｎ側電極のパターンを示す模式上面図である。
本発明に従う実施形態の説明に先立ち、以下の点について予め説明する。まず、本明細書において組成比を明示せずに単に「ＩｎＧａＡｓＰ」と表記する場合は、III族元素（Ｉｎ，Ｇａの合計）と、V族元素（Ａｓ，Ｐ）との化学組成比が１：１であり、かつ、III族元素であるＩｎおよびＧａの比率と、V族元素であるＡｓおよびＰの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、III族元素にＩｎおよびＧａのいずれか一方が含まれない場合を含み、また、V族元素にＡｓおよびＰのいずれか一方が含まれない場合を含むものとする。ただし、「ＩｎおよびＰを少なくとも含む」ＩｎＧａＡｓＰと明示的に記載する場合、III族元素にＩｎが０％超１００％以下含まれ、かつ、V族元素にＰが０％超１００％以下含まれものとする。また、「ＩｎＧａＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＡｓが製造上不可避な混入を除いては含まれないことを意味し、「ＩｎＧａＡｓ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＰが製造上不可避な混入を除いては含まれないことを意味する。同様に、「ＩｎＡｓＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａが製造上不可避な混入を除いては含まれないことを意味し、「ＧａＡｓＰ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＩｎが製造上不可避な混入を除いては含まれないことを意味する。そして、「ＩｎＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａおよびＡｓが製造上不可避な混入を除いては含まれないことを意味する。なお、ＩｎＧａＡｓＰやＩｎＧａＡｓなどの各成分組成比は、フォトルミネッセンス測定およびＸ線回折測定などによって測定することができる。また、ここで言う「製造上不可避な混入」とは、原料ガスを用いる製造装置上の不可避な混入のほか、結晶成長時や、その後の熱処理に伴う各層界面での原子の拡散現象などを意味する。
また、本明細書において、電気的にｐ型として機能する層をｐ型層と称し、電気的にｎ型として機能する層をｎ型層と称する。一方、ＺｎやＳ、Ｓｎ等の特定の不純物を意図的には添加しておらず、電気的にｐ型またはｎ型として機能しない場合、「ｉ型」または「アンドープ」と言う。アンドープのＩｎＧａＡｓＰ層には、製造過程における不可避的な不純物の混入はあってよく、具体的には、キャリア密度が小さい（例えば４×１０１６／ｃｍ３未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。また、ＺｎやＳｎ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。
また、形成される各層の厚み全体は、光干渉式膜厚測定器を用いて測定することができる。さらに、各層の厚みのそれぞれは、光干渉式膜厚測定器および透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造のように各層の厚みが小さい場合にはＴＥＭ－ＥＤＳを用いて厚みを測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。
以下、図面を参照して本発明の実施形態について説明する。説明の便宜上、本発明の一実施形態に従う半導体発光素子１００の製造方法の実施形態の説明をまず行い、次いで、半導体発光素子１００の詳細を説明することとする。半導体発光素子１００は、図１乃至図４を参照して説明する半導体発光素子１００の製造方法の実施形態に従い作製することができ、少なくとも第１工程乃至第６工程を経て得ることができる。図１乃至図４に示すステップ０乃至ステップ８０のそれぞれは、図面を簡略化するため、一または複数の工程を含めて図示している。そのため、図中の各ステップと、本実施形態による各工程とは必ずしも一対一に対応しない。なお、同一の構成要素には原則として同一の参照番号を付して、重複する説明を省略する。各図において、説明の便宜上、基板および各層の縦横の比率を実際の比率から誇張して示している。
（半導体発光素子の製造方法）
本発明の一実施形態に従う半導体発光素子１００の製造方法は、以下に詳細を後述する第１工程、第２工程、第３工程、第４工程、第５工程および第６工程を少なくとも有する。所望により、さらにその他の工程を有してもよい。詳細は後述するものの、ステップ３０乃至ステップ３６（図１，図２参照）を含む中間層形成工程と、ステップ７１乃至ステップ７６（図７乃至図９参照）を含むｎ型クラッド層３１表面の粗面化処理工程とは、本発明による製造方法が含んで好ましい工程の具体例である。
第１工程では、ｎ型ＩｎＰ成長用基板１０上に、ｎ型ＩｎＧａＡｓコンタクト層２０を形成する（図１ステップ０，ステップ１０）。第２工程では、ｎ型ＩｎＧａＡｓコンタクト層２０上に半導体積層体３０を形成する（図１ステップ２０）。第３工程では、半導体積層体３０上に、金属反射層６０Ａを形成する（図３ステップ４０）。第４工程では、金属接合層６０Ｂが表面に設けられた導電性支持基板８０を、金属接合層６０Ｂを介して金属反射層６０Ａに接合する（図３ステップ５０）。第５工程では、ｎ型ＩｎＰ成長用基板１０を除去する（図４ステップ６０）。第６工程では、ｎ型ＩｎＧａＡｓコンタクト層２０のｎ側電極形成領域２０Ａ上にｎ側電極９３を形成しつつ、ｎ型ＩｎＧａＡｓコンタクト層２０を一部除去して、半導体積層体３０に露出面を設ける（図４ステップ７０Ａまたはステップ７０Ｂ、およびステップ８０）。ここで、第２工程において形成する半導体積層体３０から放出される光の中心発光波長を、１０００～２２００ｎｍとする。こうして、本発明の一実施形態に従う半導体発光素子１００が製造される。以下、各工程の詳細を順次説明する。
＜第１工程＞
第１工程は、前述のとおり、ｎ型ＩｎＰ成長用基板１０上に、ｎ型ＩｎＧａＡｓコンタクト層２０を形成する。まず、図１ステップ０に示すように、ｎ型ＩｎＰ成長用基板１０を用意する。本実施形態で用いるｎ型ＩｎＰ成長用基板１０としては市販のものを用いることができ、いわゆる２インチ基板、３インチ基板、４インチ基板、６インチ基板など、基板サイズおよびその厚みは制限されない。
そして、第１工程において、ｎ型ＩｎＧａＡｓコンタクト層２０をｎ型ＩｎＰ成長用基板１０上に形成する（図１ステップ１０）。ここで、ｎ型ＩｎＧａＡｓコンタクト層２０のＩｎ組成比に関し、ＩｎＰ成長用基板１０およびｎ型ＩｎＧａＡｓコンタクト層２０の直上に形成する半導体層（本実施形態ではｎ型クラッド層３１）とｎ型ＩｎＧａＡｓコンタクト層２０とが結晶成長可能な程度に格子整合する限りは、ｎ型ＩｎＧａＡｓコンタクト層２０のＩｎ組成比は制限されない。ただし、Ｉｎ組成比をｚとしてｎ型ＩｎＧａＡｓコンタクト層２０の組成式をＩｎｚＧａ（１－ｚ）Ａｓと表すと、Ｉｎ組成比ｚを０．４７以上０．６０以下とするとより確実に結晶成長を行うことができ、Ｉｎ組成比ｚを０．５０以上０．５７以下とすることがさらに好ましい。なお、ＩｎＧａＡｓがＩｎＰと完全に格子整合するのは、Ｉｎ組成比ｚが０．５３２のときである。半導体積層体３０に圧縮歪みを加えるために、ｚ＞０．５３２とすることがより好ましく、ｚ≧０．５４とすることがさらに好ましい。
なお、ｎ型ＩｎＧａＡｓコンタクト層２０は、組成一定の単層に限定されず、Ｉｎ組成比ｚの異なる複数層から形成されてもよい。さらに、ｎ型ＩｎＧａＡｓコンタクト層２０のＩｎ組成比ｚを厚さ方向に漸増または漸減させるなどして、組成傾斜させてもよい。また、ｎ型ＩｎＧａＡｓコンタクト層２０内のドーパント量についても、層内で変化させても良い。
＜第２工程＞
第１工程に続き、第２工程では、ｎ型ＩｎＧａＡｓコンタクト層２０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層を複数層積層した半導体積層体３０を形成する（図１ステップ２０）。半導体積層体３０は、ｎ型クラッド層３１と、活性層３５と、ｐ型クラッド層３７とをこの順に含むことができ、これら各層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体からなる層とする。
半導体積層体３０の活性層から放出される光の中心発光波長を１０００～２２００ｎｍとする限りは、半導体積層体３０の各層の組成に特段の制限はない。半導体積層体３０は、活性層３５をｎ型クラッド層３１およびｐ型クラッド層３７で挟持したダブルヘテロ（ＤＨ）構造としてもよい。また、活性層３５を多重量子井戸（ＭＱＷ）構造とすることもできる。結晶欠陥抑制による光出力向上のため、半導体積層体３０が多重量子井戸構造を有することがより好ましい。多重量子井戸構造は、井戸層３５Ｗおよび障壁層３５Ｂを交互に繰り返した構造により形成することができる。また、活性層３５の厚み方向の両端側（すなわち最初と最後）を障壁層とすることも好ましく、井戸層３５Ｗおよび障壁層３５Ｂの繰り返し回数をｎとすると、この場合は「ｎ．５組」の多重量子井戸構造と表記することとする。また、井戸層３５ＷをＩｎＧａＡｓＰとすることができ、障壁層３５Ｂを、井戸層３５Ｗよりもバンドギャップの大きなＩｎＧａＡｓＰとすることが好ましい。このような半導体積層体３０により、半導体発光素子１００の発光波長を、所望の近赤外領域の波長とすることができる。例えば、ＩｎＧａＡｓＰ系III－V族化合物の組成変更により発光ピーク波長を１０００～１６５０ｎｍとすることができる。また、ＭＱＷ構造の場合であればＩｎＧａＡｓＰ系III－V族化合物の組成変更に加えて、井戸層と障壁層の組成差を調整して井戸層にひずみを加えることにより、発光ピーク波長を１０００～１９００ｎｍとすることもできる。なお、ｎ型クラッド層３１としてはｎ型のＩｎＰクラッド層を用いることが好ましく、ｐ型クラッド層３７としてはｐ型のＩｎＰクラッド層を用いることが好ましい。また、井戸層３５Ｗの成分組成をＩｎｘｗＧａ１－ｘｗＡｓｙｗＰ１－ｙｗと表す場合、０．５≦ｘｗ≦１、かつ、０．５≦ｙｗ≦１とすることができ、０．６≦ｘｗ≦０．８、かつ、０．３≦ｙｗ≦１とすることが好ましい。また、障壁層３５Ｂの成分組成をＩｎｘｂＧａ１－ｘｂＡｓｙｂＰ１－ｙｂと表す場合、０．５≦ｘｂ≦１、かつ、０≦ｙｂ≦０．５とすることができ、０．８≦ｘｂ≦１、かつ、０≦ｙｂ≦０．２とすることが好ましい。
また、半導体積層体３０の全体の厚みも制限されず、例えば２μｍ～８μｍとすることができる。また、ｎ型クラッド層３１の厚みも制限されないが、例えば１μｍ～５μｍとすることができる。さらに、活性層３５の厚みも制限されないが、例えば１００ｎｍ～１０００ｎｍとすることができる。また、ｐ型クラッド層３７の厚みも制限されないが、例えば０．８μｍ～３μｍとすることができる。活性層３５が量子井戸構造を有する場合、井戸層３５Ｗの厚みを３ｎｍ～１５ｎｍとすることができ、障壁層３５Ｂの厚みを５～１５ｎｍとすることができ、両者の組数を３～５０とすることができる。
また、半導体積層体３０は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるｐ型キャップ層３９をｐ型クラッド層３７上に有することも好ましい。ｐ型キャップ層３９を設けることで、格子不整合を緩和することができる。ｐ型キャップ層３９の厚みは制限されないが、例えば５０～２００ｎｍとすることができる。以下の実施形態では、説明の便宜上、半導体積層体３０の最表層がｐ型キャップ層３９であるとして説明するが、ｐ型キャップ層３９は任意の構成であるため、例えば半導体積層体３０の最表層をｐ型クラッド層３７としてもよい。
なお、図示しないが、半導体積層体３０は、ｎ型クラッド層３１および活性層３５の間と、活性層３５およびｐ型クラッド層３７の間とに、それぞれｉ型ＩｎＰスペーサ層を有することも好ましい。ｉ型ＩｎＰスペーサ層を設けることで、ドーパントの拡散を防止することができる。なお、ｉ型ＩｎＰスペーサ層の厚みは制限されないが、例えば５０～４００ｎｍとすることができる。
第１工程で形成するｎ型ＩｎＧａＡｓコンタクト層２０および第２工程で形成する半導体積層体３０の各層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法や分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ３）、Ｐ源としてホスフィン（ＰＨ３）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩｎＧａＡｓＰからなる層を所望の厚みで形成することができる。なお、エピタキシャル成長させる他のＩｎＧａＡｓＰ層についても、同様の方法により形成することができる。各層をｐ型またはｎ型にドーパントする場合は、所望に応じてドーパント源のガスをさらに用いればよい。
＜第３工程＞
第２工程後の第３工程では、半導体積層体３０上に、金属反射層６０Ａを形成する（図３ステップ４０）。なお、第３工程に先立ち、詳細を後述する中間層形成工程を行って中間層４０を形成し、中間層４０上に金属反射層６０Ａを形成することも好ましい。金属反射層６０ＡはＡｕを主成分とすることが好ましく、具体的には金属反射層６０Ａの組成においてＡｕが５０質量％超を占めることが好ましく、より好ましくはＡｕが８０質量％以上である。金属反射層６０Ａは、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層６０Ａの合計厚みのうち、Ａｕ金属層の厚みを５０％超とすることが好ましい。金属反射層６０Ａを構成する金属（すなわち、反射金属）には、Ａｕの他、Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができる。金属反射層６０Ａを構成する反射金属が、本発明の製造方法の実施形態により得られる半導体発光素子１００の金属層６０に含まれる反射金属の起源となる。例えば、金属反射層６０ＡはＡｕのみからなる単一層であってもよいし、金属反射層６０ＡにＡｕ金属層が２層以上含まれていてもよい。後続の第４工程における金属接合層６０Ｂとの接合を確実に行うため、金属反射層６０Ａの最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、半導体積層体３０上に（所望により中間層４０を介してもよい）、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金属反射層６０Ａとすることができる。金属反射層６０ＡにおけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ～２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ～２００ｎｍとすることができる。金属反射層６０Ａは、蒸着法などの一般的な手法により、半導体積層体３０上、あるいは中間層４０上に成膜形成することができる。
＜第４工程＞
第３工程後の第４工程では、金属接合層６０Ｂが表面に設けられた導電性支持基板８０を、当該金属接合層６０Ｂを介して金属反射層６０Ａに接合する（図３ステップ５０）。導電性支持基板８０の表面には、予め金属接合層６０Ｂを、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層６０Ｂと、金属反射層６０Ａを対向配置して貼り合せ、２５０℃～５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。金属反射層６０Ａおよび金属接合層６０Ｂの両者の接合により、反射金属を含む金属層６０が得られる。
金属反射層６０Ａと接合する金属接合層６０Ｂには、Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）を用いることができ、これらを積層したものとすることが好ましい。例えば、導電性支持基板８０の表面から順に、厚み４００ｎｍ～８００ｎｍのＴｉ、厚み５ｎｍ～２０ｎｍのＰｔ、厚み７００～１２００ｎｍのＡｕを積層したものを金属接合層７０とすることができる。なお、金属反射層６０Ａと金属接合層６０Ｂとの接合を容易にするため、金属接合層６０Ｂ側の最表層をＡｕ金属層とし、金属反射層６０Ａの、金属接合層６０Ｂ側の金属層もＡｕとして、Ａｕ－Ａｕ拡散によるＡｕ同士での接合を行うことが好ましい。
導電性支持基板８０として、導電性のＳｉ基板を用いることが好ましい。Ｓｉ基板は硬度がＩｎＰ基板に比べて高いため、破損し難く、厚みを薄くできる点で有利である。他に、導電性支持基板８０として導電性のＧａＡｓ基板、またはＧｅ基板を用いることも可能である。
＜第５工程＞
第４工程後の第５工程では、ｎ型ＩｎＰ成長用基板１０を除去する（図４ステップ６０）。ｎ型ＩｎＰ成長用基板１０は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、ｎ型ＩｎＧａＡｓ層２０をエッチングストップ層として利用できる。
＜第６工程＞
第６工程として、ｎ型ＩｎＧａＡｓコンタクト層２０のｎ側電極形成領域２０Ａ上にｎ側電極９３を形成しつつ、ｎ型ＩｎＧａＡｓコンタクト層２０を一部除去して、半導体積層体３０に露出面を設ける（図４ステップ７０Ａまたは７０Ｂおよびステップ８０）。ｎ側電極形成領域２０Ａ上にｎ側電極９３を設けた後、ｎ型コンタクト層２０を一部除去してもよいし（図４ステップ７０Ａ）、予めｎ側電極形成領域２０Ａ以外のｎ型コンタクト層２０を除去し、その後ｎ側電極９３を形成してもよい（図４ステップ７０Ｂ）。ｎ型ＩｎＧａＡｓコンタクト層２０は、硫酸－過酸化水素系でウェットエッチングにより除去することができる。
ｎ型ＩｎＧａＡｓコンタクト層２０のｎ側電極形成領域２０Ａ上にｎ側電極９３を形成する（図４ステップ８０）にあたり、ｎ側電極９３は、配線部９３ａおよびパッド部９３ｂを含んでもよい。また、ｎ側電極９３のうち、特に配線部９３ａは、ＡｕおよびＧｅを含むことが好ましく、あるいは、Ｔｉ、ＰｔおよびＡｕを含むことが好ましい。ｎ側電極９３がこれらの金属元素を含めば、ｎ型ＩｎＧａＡｓコンタクト層２０Ａとのオーミックコンタクトを確実に取ることができる。また、配線部９３ａを形成した後に、コンタクト層と電極との間のオーミック形成のための熱処理を行うことが好ましい。パッド部９３ｂの形成は、当該熱処理の後とすることも好ましい。
なお、本実施形態による製造方法では、導電性支持基板８０の裏面に裏面電極９１を形成してもよい（図５参照）。裏面電極９１およびｎ側電極９３の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、または抵抗加熱法などを用いることができる。また、裏面電極９１の形成に先立ち、導電性支持基板８０を研削する研削工程を行ってもよい。導電性支持基板８０研削は、一般的な機械研削により行うことができ、エッチングを併用してもよい。こうして得られた半導体発光素子１００を図５に示す。
以上の第１工程乃至第６工程を経ることで、図５に示すように、本実施形態に従う半導体発光素子１００を作製することができる。次に、本実施形態による半導体発光素子１００の製造方法において更に行われることが好ましい中間層形成工程および粗面化処理工程について説明する。
＜中間層工程＞
第２工程の後、第３工程に先立ち、下記に詳述する中間層４０を形成する中間層形成工程を行うことが好ましい。この工程では、まず、半導体積層体３０上にIII－V族化合物半導体からなるｐ型コンタクト層４１を形成する（図１ステップ３０）。例えば、図１ステップ３０の好適態様では、ｐ型キャップ層３９上にｐ型コンタクト層４１を形成している。ｐ型コンタクト層４１は、その上に形成されるオーミック金属部４３に接し、かつ、オーミック金属部４３と半導体積層体３０との間に介在する層である。ｐ型コンタクト層４１は、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、例えばｐ型のＩｎＧａＡｓを用いることができる。コンタクト層４１の厚みは制限されないが、例えば５０ｎｍ～２００ｎｍとすることができる。
次いで、ｐ型コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、ｐ型コンタクト層４１の表面に露出領域Ｅ１を残す（図２ステップ３４）。オーミック金属部４３は、所定のパターンで島状に分散させて形成することができる。ｐ型コンタクト層４１としてｐ型のＩｎＧａＡｓを用いる場合、オーミック金属部４３として例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ａｕ／ＡｕＺｎ／Ａｕをオーミック金属部４３とすることができる。オーミック金属部４３の厚み（または合計厚み）は制限されないが、例えば３００～１３００ｎｍ、より好ましくは３５０ｎｍ～８００ｎｍとすることができる。
例えば、ｐ型コンタクト層４１の表面にレジストパターンを形成し、オーミック金属部４３を蒸着させ、レジストパターンをリフトオフして形成すれば、所定のパターンで島状に分散させたオーミック金属部４３を形成することができる。また、コンタクト層４１の表面全面に所定の金属層を形成し、当該金属層上にマスクを形成し、エッチングするなどして、オーミック金属部４３を形成してもよい。いずれの場合も、図２ステップ３２に示すように、ｐ型コンタクト層４１上の一部にオーミック金属部４３が形成され、ｐ型コンタクト層４１の表面には、オーミック金属部４３が接触しない表面、すなわち、露出領域Ｅ１が形成される。
なお、オーミック金属部４３の形状は、図２ステップ３２に示すように、断面図において台形状となることがあるが、これは模式的な例示に過ぎない。オーミック金属部４３の形状は、断面図において矩形状に形成されても構わないし、角部に丸みを有していても構わない。
ステップ３２に続いて、露出領域Ｅ１におけるｐ型コンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるｐ型コンタクト部４５を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する（図２ステップ３４）。すなわち、先のステップ３２において形成したオーミック金属部４３以外の場所におけるｐ型コンタクト層４１を、半導体積層体３０の最表層であるｐ型キャップ層３９の表面が露出するまでエッチングし、エッチング後のｐ型コンタクト層４１ａとする。例えば、オーミック金属部４３およびその近傍（２～５μｍ程度）にレジストマスクを形成し、酒石酸－過酸化水素系などによりｐ型コンタクト層４１の露出領域Ｅ１をウェットエッチングすればよい。他にも、無機酸－過酸化水素系および有機酸－過酸化水素系などによってもウェットエッチングは可能である。また、ステップ３２において金属層上にマスクを形成し、エッチングによりオーミック金属部４３を形成した場合は、ステップ３４としてのｐ型コンタクト層４１のエッチングを続けて行ってもよい。
なお、ｐ型コンタクト部４５の厚みは、ｐ型コンタクト層４１（エッチング後のｐ型コンタクト層４１ａ）およびオーミック金属部４３の合計厚みに相当し、３５０ｎｍ～１５００ｎｍ、より好ましくは４００～１０００ｎｍとすることができる。
そして半導体積層体３０の露出面Ｅ２上の少なくとも一部に誘電体層４７を形成する（図２ステップ３６）。このような誘電体層４７は、例えば以下のようにして形成することができる。
まず、半導体積層体３０およびｐ型コンタクト部４５を被覆するように、半導体積層体３０上の全面に誘電体層を成膜する。成膜法としては、プラズマＣＶＤ法およびスパッタ法などの、公知の手法が適用可能である。そして、成膜後にｐ型コンタクト部４５の上方において、誘電体が形成される場合には、所望によりマスクを形成し、エッチング等により当該コンタクト部上の誘電体を除去すればよい。例えば、バッファードフッ酸（ＢＨＦ）などを用いてコンタクト部上の誘電体をウェットエッチングすることができる。こうして、ステップ３０乃至ステップ３６を経て、中間層４０を形成することができる。
このとき、図２ステップ３４を参照しつつ、図６に示すように、半導体積層体３０の露出面Ｅ２上の一部に誘電体層４７を形成すると共に、ｐ型コンタクト部４５の周囲を露出部Ｅ３とし、誘電体層４７とｐ型コンタクト部４５との間に間隙を設けることも好ましい。このような誘電体層５０および露出部Ｅ３は、例えば以下のようにして形成することができる。まず、半導体積層体３０上の全面に誘電体層を成膜し、成膜した誘電体層表面の、ｐ型コンタクト部４５の上方において、コンタクト部を完全に取囲む窓パターンをレジストで形成する。こうして形成したレジストパターンを用いて、コンタクト部周辺の誘電体をエッチング除去すれば、ｐ型コンタクト部４５の周囲が露出部Ｅ３となる。この場合、露出部Ｅ３の幅Ｗを０．５μｍ以上５μｍ以下とすることができる。
なお、誘電体層形成工程により形成される誘電体層４７の厚みＨ１と、ｐ型コンタクト部４５の厚みＨ２との関係は特に制限されないが、図６に示すように、誘電体層４７の厚みをＨ１、コンタクト部の厚みをＨ２と表した場合、Ｈ１≧Ｈ２とすることができ、Ｈ１＞Ｈ２とすることも好ましい。こうすることで、金属反射層６０Ａおよび金属接合層６０Ｂとの接合をより確実に行うことができる。なお、図６に示すように露出部Ｅ３を設け、Ｈ１＞Ｈ２とした場合、その間隙を充填するように金属反射層６０Ａを形成すると、金属接合層６０Ｂと金属反射層６０Ａの間の一部（ｐ型コンタクト部４５と上記間隙に対応する領域）に空隙が生じ得る。
また、誘電体層４７としては、ＳｉＯ２、ＳｉＮ、ＩＴＯおよびＡｌＮなどを用いることができ、特に、誘電体層４７がＳｉＯ２からなることが好ましい。ＳｉＯ２は、ＢＨＦ等によるエッチング加工が容易である。また、誘電体層４７としては、半導体積層体３０から放出される光に対して透明な材料を用いることが好ましい。
＜粗面化処理工程＞
ｎ型ＩｎＧａＡｓコンタクト層２０の一部をエッチング除去する際、粗面化処理工程をさらに行い、半導体積層体３０の、ｎ型ＩｎＰ成長用基板側の表面（図４ステップ８０では、ｎ型クラッド層３１の表面）を粗面化処理することも好ましい。この粗面化処理工程の好適態様について、図７乃至図９を用いて説明する。なお、図７乃至図９ではｎ側電極９３を図示していないが、ｎ側電極９３が形成されていても同様にして粗面化処理工程を行うことができる。
図７のステップ７１乃至ステップ７４に示すように、粗面化処理工程では、ｎ型ＩｎＧａＡｓコンタクト層２０の一部をエッチングしてパターン形成したマスク部２０Ｂを形成する粗面化第１工程をまず行う。ステップ７２およびステップ７４における上面図を図７に示す。さらに、粗面化第１工程に続いて、図９のステップ７４乃至ステップ７６に示すように、パターン形成されたマスク部２０Ｂをマスクとして用い、ｎ型クラッド層３１の表面をエッチングする粗面化第２工程を行う。以下、粗面化処理工程の詳細を順次説明する。
＜＜粗面化第１工程＞＞
図７ステップ７１は、第５工程後、すなわちｎ型ＩｎＰ成長用基板１０を除去した後の状態を図示したものに相当する。粗面化第１工程では、まず所望のパターンのフォトレジストＰＲをｎ型ＩｎＧａＡｓコンタクト層２０上に形成する（図７ステップ７２）。パターン形成にあたっては、フォトレジストを塗布して露光すればよい。図８に、ステップ７２におけるパターン形成後の模式上面図の一例を示す。フォトレジストＰＲをマスクとして、ｎ型ＩｎＧａＡｓ層２０をウェットエッチングすることにより、ｎ型ＩｎＧａＡｓ層２０にフォトレジストＰＲのパターン形状を転写することができる（図７ステップ７３）。その後、所望に応じて、フォトレジストＰＲを洗浄除去する（図７ステップ７４）。図８に、ステップ７４における模式上面図を示す。なお、フォトレジストＰＲにより形成するパターンは任意であり、図８では、マスク部２０Ｂとして、ｎ側電極形成領域２０Ａ以外の部分でパターンの各凹部の中心点を正方格子状に２次元配列した一例を示しているが、これに限定されない。なお、こうした、２次元配列パターンは、＜０１１＞方向に対して対称であることが好ましい。
＜＜粗面化第２工程＞＞
粗面化第１工程に続き、粗面化第２工程では、粗面化第１工程によりパターン形成されたｎ型ＩｎＧａＡｓ層２０のマスク部２０Ｂをマスクとして用い、ｎ型ＩｎＰクラッド層３１の表面をエッチングする。ｎ型クラッド層３１のエッチングにあたっては、塩酸－酢酸系のエッチング液などを用いることが好ましい。なお、マスクとして用いたｎ型ＩｎＧａＡｓ層２０のマスク部２０Ｂは、硫酸－過酸化水素系のエッチング液でウェットエッチングすることにより除去できる（図９ステップ７６）。
ここで、上述した粗面化処理工程は、ｎ型クラッド層がｎ型ＩｎＰからなる場合に用いて特に好適である。ＩｎＰは異方性が強く、結晶面によってエッチングレートが大きく異なるためである。そのため、図９の各ステップにおけるI-I断面およびII-II断面（図７参照）に図示したように、エッチングの進行度合いが異なる。I-I断面ではＶ字形に凹部３１Ｃが形成されるところ、II-II断面ではエッチングレートの違いにより、マスクの下に入り込むようにエッチングが進むこととなる。ｎ型クラッド層３１がｎ型ＩｎＰの場合、予めｎ型ＩｎＰを露出させて、その表面に、通常のレジストをマスクとした場合、レジストの密着性が足りず、エッチング中にマスクが浮いてしまい、ウェットエッチングにより粗面化を進めることが困難となり得るが、上述した粗面化処理工程によりｎ型クラッド層３１の粗面化を確実に行うことができる。
（半導体発光素子）
次に、上述の、少なくとも第１乃至第７工程を経て得られる半導体発光素子１００について説明する。この半導体発光素子１００は、図５に図示されるように、導電性支持基板８０と、導電性支持基板８０上に設けられた、反射金属を含む金属層６０と、金属層６０上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層を複数層積層してなる半導体積層体３０と、半導体積層体３０上に設けられたｎ型ＩｎＧａＡｓコンタクト層２０Ａと、ｎ型ＩｎＧａＡｓコンタクト層２０Ａ上に設けられたｎ型電極９３と、を有し、半導体積層体３０から放出される光の中心発光波長が１０００～２２００ｎｍである。
半導体発光素子１００において、ｎ型のコンタクト層としてｎ型ＩｎＧａＡｓコンタクト層２０Ａを用いることの技術的意義について説明する。ｎ型ＩｎＰ成長用基板を用いて接合型の半導体発光素子を作製する場合、半導体積層体のｎ型半導体層はｎ型コンタクト層として利用できるため、ｎ側電極とｎ型半導体層とでオーミックコンタクトを取ることが可能である。図５の符号を参照すると、仮にｎ型ＩｎＧａＡｓコンタクト層を介さずにｎ型クラッド層３１の直上にｎ側電極９３が設けられていても、両者でオーミックコンタクトを取ることは可能である。しかしながら、こうして作製される接合型の半導体発光素子の場合、発光出力および順方向電圧のいずれにも、経時劣化が生ずることが本発明者らの実験により確認された。これに対して、本実施形態に従い、ｎ型ＩｎＧａＡｓコンタクト層２０を設けることにより、上記の発光出力および順方向電圧の経時劣化を抑制できることが実験的に明らかとなった。こうした経時劣化を抑制できるのは、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層に比べて、ｎ型のＩｎＧａＡｓはｎ側電極の金属が半導体層に拡散するのを抑制するからだと推定される。
ここで、ｎ型ＩｎＧａＡｓコンタクト層２０のＩｎ組成比ｚが０．４７以上０．６０以下であることが好ましいのは前述のとおりである。また、ｎ側電極９３がＡｕおよびＧｅ、または、Ｔｉ、ＰｔおよびＡｕを含むことが好ましいのも、前述のとおりである。
さらに、半導体積層体３０は、金属層６０の側から順に、ｐ型クラッド層３７と、活性層３５と、ｎ型クラッド層３１とを含むことが好ましい。また、ｎ型クラッド層３１の光取り出し領域は粗面化されていることも好ましい。製造方法の実施形態に既述したように、半導体発光素子１００はさらに任意の構成を有してもよい。例えば、図５に示すように、半導体発光素子１００に裏面電極９１を設けてもよいし、半導体発光素子１００が中間層４０を有することも好ましい態様である。中間層４０は製造方法の実施形態に既述のとおりにして得られ、金属層６０および半導体積層体３０の間に、並列して設けられたコンタクト部４５および誘電体層４７を有する。中間層４０を半導体発光素子１００に設けることで、活性層３５面内での電流拡散が容易となり、かつ、反射金属層６０Ａへの光透過も可能となる。
（発明例１）
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。符号については、図１～図５を参照する。以下のとおりにして発明例１に係る半導体発光素子を作製した。
まず、ｎ型ＩｎＰ成長用基板１０の（１００）面上に、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層２０、ｎ型ＩｎＰクラッド層３１（厚み：２μｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、発光波長１３００ｎｍの量子井戸構造の活性層３５（合計１３８ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、ｐ型ＩｎＰクラッド層３７（厚み：１．２μｍ）、ｐ型Ｉｎ０．８Ｇａ０．２０Ａｓ０．５Ｐ０．５キャップ層３９（厚み：５０ｎｍ）、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層４１（厚み：１３０ｎｍ）をＭＯＣＶＤ法により順次形成した。なお、量子井戸構造の活性層３５の形成にあたり、ＩｎＰ障壁層（厚み：８ｎｍ）をまず１層形成し、次いでＩｎ０．７３Ｇａ０．２７Ａｓ０．５Ｐ０．５井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層し、１０．５組の多重量子井戸構造とした。
ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層４１上に、図１０Ａに示すように、島状に分散したｐ型オーミック電極部４３（Ａｕ／ＡｕＺｎ／Ａｕ、合計厚み：５３０ｎｍ）を形成した。図１０ＡのIII－III断面図が、図２ステップ３２の模式断面図に相当する（ただし、ｉ型ＩｎＰスペーサ層は図示されていない）。このパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極を蒸着し、レジストパターンのリフトオフにより形成した。この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、ｐ型オーミック電極部４３の、半導体層への接触面積率は４．５％であった。なお、図１０Ａの外形サイズは３８０μｍ角である。
次に、ｐ型オーミック電極部４３およびその周辺にレジストマスクを形成し、オーミック電極部を形成した場所以外のｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層４１を、酒石酸－過酸化水素系のウェットエッチングにより除去し、ｐ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層４１ａを得た。その後、プラズマＣＶＤ法によりｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層３９上の全面にＳｉＯ２からなる誘電体層４７（厚み：７００ｎｍ）を形成した。そして、ｐ型オーミック電極部４３の上方領域に、幅方向および長手方向に幅３μｍを付加した形状の窓パターンをレジストで形成し、ｐ型オーミック電極部４３およびその周辺の誘電体層４７を、ＢＨＦによるウェットエッチングにより除去し、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層３９を露出させた。このとき、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層３９上の誘電体層４７の高さ（７００ｎｍ）は、ｐ型コンタクト層４１ａ（厚み：１３０ｎｍ）とｐ型オーミック電極部４３（厚み：５３０）からなるｐ型コンタクト部４５の高さ（６６０ｎｍ）より、４０ｎｍ高い。なお、この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、誘電体層４７（ＳｉＯ２）の接触面積率は９０％であった。
次に、金属反射層（Ａｌ／Ａｕ／Ｐｔ／Ａｕ）を、ｐ型Ｉｎ０．８０Ｇａ０．２０Ａｓ０．５０Ｐ０．５０キャップ層３９上の全面の領域に蒸着により形成した。金属反射層６０Ａの各金属層の厚みは、Ａｌから順に１０ｎｍ、６５０ｎｍ、１００ｎｍ、９００ｎｍである。
一方、支持基板となる導電性Ｓｉ基板８０（厚み：３００μｍ）上に、金属接合層６０Ｂ（Ｔｉ／Ｐｔ／Ａｕ）を形成した。金属接合層６０Ｂの各金属層の厚みは、Ｔｉから順に６５０ｎｍ、１０ｎｍ、９００ｎｍである。
これら金属反射層６０Ａおよび金属接合層６０Ｂを対向配置して、３００℃で加熱圧縮接合を行い、Ａｕ－Ａｕ同士で接合させた。そして、ｎ型ＩｎＰ成長用基板１０を塩酸希釈液によりウェットエッチングして除去し、ｎ型ＩｎＧａＡｓコンタクト層２０の全面を露出させた。
次に、ｎ型ＩｎＧａＡｓコンタクト層２０上に、ｎ側電極の配線部９３ａとして、ｎ側電極（Ａｕ（厚み：１０ｎｍ）／Ｇｅ（厚み：３３ｎｍ）／Ａｕ（厚み：５７ｎｍ）／Ｎｉ（厚み：３４ｎｍ）／Ａｕ（厚み：８００ｎｍ））を、レジストパターン形成、ｎ側電極の蒸着、レジストパターンのリフトオフにより、図１０Ｂに示すように形成した。その後、熱処理によりｎ型ＩｎＧａＡｓコンタクト層２０とｎ側電極の配線部９３ａとのオーミックコンタクトを形成した（同時にp型ＩｎＧａＡｓコンタクト層４１ａとｐ型オーミック電極部４３とのオーミックコンタクトも形成される）。さらに、パッド部９３ｂ（Ｔｉ（厚み：１５０ｎｍ）／Ｐｔ（厚み：１００ｎｍ）／Ａｕ（厚み：２５００ｎｍ））をｎ側電極の中心部に形成し、ｎ側電極のパターンを図１０Ｂに示すとおりとした。
次いで、メサエッチングにより各素子間（幅６０μｍ）の半導体層を除去してダイシングラインを形成した。
その後、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層２０のうち、ｎ側電極形成領域２０Ａ以外を硫酸－過酸化水素系を用いてウェットエッチングして除去し、ｎ側電極形成領域２０Ａ以外で、ｎ型ＩｎＰクラッド層３１を露出させた。図１０ＢにおけるIV-IV断面図が、図４ステップ８０に相当する。図１０Ａと同様、図１０Ｂの外形サイズは３８０μｍ角である。
そして、Ｓｉ基板を研削して厚さ８７μｍまで薄化した後、Ｓｉ基板の裏面側への裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ダイシングによるチップ個片化を行った。なお、チップサイズは３５０μｍ×３５０μｍである。
（発明例２）
ｎ側電極９３の配線部９３ａをＴｉ（３０ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ（４５０ｎｍ）とした以外は、発明例１と同様にして発明例２に係る半導体発光素子を作製した。
（比較例１）
金属反射層６０Ａおよび金属接合層６０Ｂを接合し、ｎ型ＩｎＰ成長用基板１０を塩酸希釈液によりウェットエッチングして除去するまでは、発明例１と同様とした。その後、ｎ型Ｉｎ０．５７Ｇａ０．４３Ａｓコンタクト層を硫酸－過酸化水素系を用いてウェットエッチングし、完全に除去してｎ型ＩｎＰクラッド層３１を露出させた。その後、ｎ型ＩｎＰクラッド層３１上に発明例１と同様にしてｎ側電極９３を形成し、メサエッチング、Ｓｉ基板の研削、Ｓｉ基板の裏面側への裏面電極、およびチップ個片化は発明例１と同様に行い、比較例１に係る半導体発光素子を作製した。最終的に得られた比較例１に係る半導体発光素子は、実施例１とはｎ型ＩｎＧａＡｓコンタクト層２０Ａの有無のみで相違する。
＜評価１：発光特性評価＞
発明例１、２および比較例１に係る半導体発光素子に、定電流電圧電源を用いて２０ｍＡの電流を流したときの順方向電圧Ｖｆおよび積分球による発光出力Ｐｏを測定し、それぞれ１０個の試料の測定結果の平均値を求めた。結果を表１に示す。なお、光ファイバ分光器によって発明例１および従来例１の発光ピーク波長を測定したところ、いずれも１２９０ｎｍ～１３１０ｎｍの範囲内であった。
＜評価２：発光特性の経時変化の評価＞
通電条件は評価１と同様としつつ、発明例１、２および比較例１に係る半導体発光素子に対して１０００時間通電して発光させ、１０００時間経過後の順方向電圧Ｖｆおよび発光出力Ｐｏを測定した。なお、測定に際しては、評価１と同様、発明例１、２および比較例１のそれぞれ１０個の試料の測定を行い、平均値を求めた。結果を表１に示す。
Figure 2023014201000002
以上の結果から、比較例1では、ｎ型ＩｎＰクラッド層３１をｎ側電極９３と接する層としたために、発光出力Ｐｏの維持率が低く、さらに、長時間通電により順方向電圧Ｖｆが大きく上昇したことが確認された。これに対して、発明例１では、ｎ型ＩｎＧａＡｓコンタクト層２０をｎ側電極９３と接する層としたために、１０００時間通電後での発光出力Ｐｏの維持率の低下を抑制でき、さらにＶｆ上昇を抑制できたことが確認された。また、発明例２は、発明例１とはｎ型電極の電極材料のみ異なるが、発明例１と同様に、発光出力Ｐｏの維持率の低下を抑制でき、さらにＶｆ上昇を抑制できたことが確認された。なお、ｎ型ＩｎＧａＡｓコンタクト層２０は、半導体発光素子１００の発光波長を光吸収するものの、コンタクト層としてｎ側電極直下にのみ設けているため、発光出力への影響がないことも確認できた。
本発明によれば、発光出力および順方向電圧の経時変化が少なく、信頼性に優れた、中心発光波長を１０００～２２００ｎｍとする接合型の半導体発光素子およびその製造方法を提供することができる。
１０ ｎ型ＩｎＰ成長用基板
２０ ｎ型ＩｎＧａＡｓコンタクト層
３０ 半導体積層体
３１ ｎ型クラッド層
３５ 活性層
３５Ｗ 井戸層
３５Ｂ 障壁層
３７ ｐ型クラッド層
３９ ｐ型キャップ層
４０ 中間層
４１（４１ａ） ｐ型コンタクト層
４３ オーミック金属部
４５ ｐ型コンタクト部
４７ 誘電体層
６０ 金属層
６０Ａ 金属反射層
６０Ｂ 金属接合層
８０ 導電性支持基板
１００ 半導体発光素子
９１ 裏面電極
９３ ｎ側電極
Ｅ１ 露出領域
Ｅ２ 露出面
Ｅ３ 露出部

Claims (6)

  1. 導電性支持基板と、
    該導電性支持基板上に設けられた、反射金属を含む金属層と、
    該金属層上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層を複数層積層してなる半導体積層体と、
    前記半導体積層体上の一部領域に設けられたｎ型ＩｎＧａＡｓコンタクト層と、
    該ｎ型ＩｎＧａＡｓコンタクト層上に設けられたｎ側電極と、を有し、
    前記半導体積層体から放出される光の中心発光波長が１０００～２２００ｎｍであり、
    前記ｎ型ＩｎＧａＡｓコンタクト層のＩｎ組成比が０．５４以上０．６０以下であり、
    前記半導体積層体の全体の厚みが２μｍ～８μｍであることを特徴とする半導体発光素子。
  2. 前記ｎ側電極がＡｕおよびＧｅ、または、Ｔｉ、ＰｔおよびＡｕを含む、請求項１に記載の半導体発光素子。
  3. 前記半導体積層体は、前記金属層の側から順に、ｐ型クラッド層と、活性層と、ｎ型クラッド層とを含む、請求項１又は２に記載の半導体発光素子。
  4. ｎ型ＩｎＰ成長用基板上に、ｎ側電極形成領域を備えるｎ型ＩｎＧａＡｓコンタクト層を形成する第１工程と、
    前記ｎ型ＩｎＧａＡｓコンタクト層上にＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III－V族化合物半導体層を複数層積層した半導体積層体を形成する第２工程と、
    前記半導体積層体上に、金属反射層を形成する第３工程と、
    金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第４工程と、
    前記ｎ型ＩｎＰ成長用基板を除去する第５工程と、
    前記ｎ型ＩｎＧａＡｓコンタクト層の前記ｎ側電極形成領域上にｎ側電極を形成しつつ、前記ｎ型ＩｎＧａＡｓコンタクト層を一部除去して、前記半導体積層体に露出面を設ける第６工程と、を有し、
    前記半導体積層体から放出される光の中心発光波長が１０００～２２００ｎｍであり、
    前記第１工程において形成する前記ｎ型ＩｎＧａＡｓコンタクト層のＩｎ組成比を、０．５４以上０．６０以下とし、
    前記半導体積層体の全体の厚みを２μｍ～８μｍとすることを特徴とする半導体発光素子の製造方法。
  5. 前記ｎ側電極がＡｕおよびＧｅ、または、Ｔｉ、ＰｔおよびＡｕを含む、請求項４に記載の半導体発光素子の製造方法。
  6. 前記半導体積層体は、前記ｎ型ＩｎＧａＡｓコンタクト層の側から順に、ｎ型クラッド層と、活性層と、ｐ型クラッド層とを含む、請求項４又は５に記載の半導体発光素子の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6785331B2 (ja) * 2018-03-30 2020-11-18 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法及び半導体光デバイスの中間体
DE112019002037B4 (de) * 2018-04-19 2024-05-08 Dowa Electronics Materials Co., Ltd. Lichtemittierende Halbleiterelemente und Verfahren zu deren Herstellung
WO2019203329A1 (ja) 2018-04-19 2019-10-24 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP2021090004A (ja) * 2019-12-05 2021-06-10 ウシオ電機株式会社 赤外ｌｅｄ素子
JP2022049430A (ja) * 2020-09-16 2022-03-29 ウシオ電機株式会社 赤外ｌｅｄ素子
JPWO2023037629A1 (ja) * 2021-09-13 2023-03-16

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5871669A (ja) * 1981-10-23 1983-04-28 Nec Corp 面発光型発光ダイオ−ド
JPH04249384A (ja) * 1991-02-05 1992-09-04 Nec Corp 半導体発光素子の製造方法
JPH05190970A (ja) * 1992-01-09 1993-07-30 Toshiba Corp 半導体レーザの製造方法
JPH07111339A (ja) * 1993-10-12 1995-04-25 Sumitomo Electric Ind Ltd 面発光型半導体発光装置
WO1997045881A1 (fr) * 1996-05-30 1997-12-04 Rohm Co., Ltd. Dispositif luminescent a semi-conducteur et procede de fabrication de ce dispositif
JPH10116786A (ja) * 1996-10-11 1998-05-06 Mitsubishi Electric Corp 半導体デバイス
US20100329297A1 (en) * 2009-06-30 2010-12-30 Joseph John Rumpler Highly integrable edge emitting active optical device and a process for manufacture of the same
JP2011165800A (ja) * 2010-02-08 2011-08-25 Showa Denko Kk 発光ダイオード及びその製造方法、並びに発光ダイオードランプ
JP2013251341A (ja) * 2012-05-30 2013-12-12 Sumitomo Electric Ind Ltd 受光素子、半導体エピタキシャルウエハ、検出装置および受光素子の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3318519A (en) 1967-05-09 Apparatus for transferring values between the
JPS6386581A (ja) * 1986-09-30 1988-04-16 Shimadzu Corp 発光ダイオ−ド
JPH023293A (ja) * 1988-06-20 1990-01-08 Toshiba Corp 半導体素子の製造方法
JPH0685239A (ja) * 1992-09-01 1994-03-25 Fujitsu Ltd 半導体装置の製造方法
JP3107660B2 (ja) 1992-09-29 2000-11-13 株式会社東芝 半導体発光素子
JPH09181398A (ja) * 1995-12-25 1997-07-11 Sony Corp 半導体発光素子
JP2000068597A (ja) * 1998-08-20 2000-03-03 Hitachi Ltd 半導体装置
JP4249384B2 (ja) 2000-01-11 2009-04-02 Ｋｂセーレン株式会社 制電性複合フィラメント
DE10051465A1 (de) * 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
US6878562B2 (en) * 2000-10-20 2005-04-12 Phosistor Technologies, Incorporated Method for shifting the bandgap energy of a quantum well layer
JP2004200375A (ja) 2002-12-18 2004-07-15 Matsushita Electric Ind Co Ltd 半導体レーザ装置およびその製造方法
US8318519B2 (en) * 2005-01-11 2012-11-27 SemiLEDs Optoelectronics Co., Ltd. Method for handling a semiconductor wafer assembly
US8871547B2 (en) * 2005-01-11 2014-10-28 SemiLEDs Optoelectronics Co., Ltd. Method for fabricating vertical light emitting diode (VLED) structure using a laser pulse to remove a carrier substrate
US7335924B2 (en) 2005-07-12 2008-02-26 Visual Photonics Epitaxy Co., Ltd. High-brightness light emitting diode having reflective layer
TWI288979B (en) * 2006-02-23 2007-10-21 Arima Optoelectronics Corp Light emitting diode bonded with metal diffusion and manufacturing method thereof
JP4835376B2 (ja) * 2006-10-20 2011-12-14 日立電線株式会社 半導体発光素子
JP5090144B2 (ja) 2006-12-11 2012-12-05 ルネサスエレクトロニクス株式会社 埋込型半導体レーザおよびその製造方法
US8110425B2 (en) * 2007-03-20 2012-02-07 Luminus Devices, Inc. Laser liftoff structure and related methods
JP2008283096A (ja) 2007-05-14 2008-11-20 Hitachi Cable Ltd 半導体発光素子
JP5211887B2 (ja) 2007-07-03 2013-06-12 日亜化学工業株式会社 半導体発光素子およびその製造方法
JP5522032B2 (ja) * 2008-03-13 2014-06-18 豊田合成株式会社 半導体発光素子及びその製造方法
TW201234660A (en) 2011-02-10 2012-08-16 Dongguan Lei Chau Electronics Co Ltd Light emitting diode structure and luminosity controlling method thereof
GB2504977B (en) * 2012-08-16 2017-10-04 Airbus Defence & Space Gmbh Laser power converter
KR102098937B1 (ko) * 2014-01-27 2020-04-08 엘지이노텍 주식회사 발광소자
JP6452651B2 (ja) * 2016-06-30 2019-01-16 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法および半導体光デバイス
JP6608352B2 (ja) * 2016-12-20 2019-11-20 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
US10840408B1 (en) * 2019-05-28 2020-11-17 Vuereal Inc. Enhanced efficiency of LED structure with n-doped quantum barriers

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5871669A (ja) * 1981-10-23 1983-04-28 Nec Corp 面発光型発光ダイオ−ド
JPH04249384A (ja) * 1991-02-05 1992-09-04 Nec Corp 半導体発光素子の製造方法
JPH05190970A (ja) * 1992-01-09 1993-07-30 Toshiba Corp 半導体レーザの製造方法
JPH07111339A (ja) * 1993-10-12 1995-04-25 Sumitomo Electric Ind Ltd 面発光型半導体発光装置
WO1997045881A1 (fr) * 1996-05-30 1997-12-04 Rohm Co., Ltd. Dispositif luminescent a semi-conducteur et procede de fabrication de ce dispositif
JPH10116786A (ja) * 1996-10-11 1998-05-06 Mitsubishi Electric Corp 半導体デバイス
US20100329297A1 (en) * 2009-06-30 2010-12-30 Joseph John Rumpler Highly integrable edge emitting active optical device and a process for manufacture of the same
JP2011165800A (ja) * 2010-02-08 2011-08-25 Showa Denko Kk 発光ダイオード及びその製造方法、並びに発光ダイオードランプ
JP2013251341A (ja) * 2012-05-30 2013-12-12 Sumitomo Electric Ind Ltd 受光素子、半導体エピタキシャルウエハ、検出装置および受光素子の製造方法

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