KR20190089915A - 반도체 발광 소자 및 그 제조 방법 - Google Patents

반도체 발광 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20190089915A
KR20190089915A KR1020197017319A KR20197017319A KR20190089915A KR 20190089915 A KR20190089915 A KR 20190089915A KR 1020197017319 A KR1020197017319 A KR 1020197017319A KR 20197017319 A KR20197017319 A KR 20197017319A KR 20190089915 A KR20190089915 A KR 20190089915A
Authority
KR
South Korea
Prior art keywords
layer
light emitting
semiconductor light
substrate
semiconductor
Prior art date
Application number
KR1020197017319A
Other languages
English (en)
Other versions
KR102437828B1 (ko
Inventor
준페이 야마모토
테츠야 이쿠타
Original Assignee
도와 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=62627426&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20190089915(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 도와 일렉트로닉스 가부시키가이샤 filed Critical 도와 일렉트로닉스 가부시키가이샤
Publication of KR20190089915A publication Critical patent/KR20190089915A/ko
Application granted granted Critical
Publication of KR102437828B1 publication Critical patent/KR102437828B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0079—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0058—Processes relating to semiconductor body packages relating to optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0083—Periodic patterns for optical field-shaping in or on the semiconductor body or semiconductor body package, e.g. photonic bandgap structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

InP 클래드층을 포함한 접합형의 반도체 발광 소자에 있어서, 발광 스펙트럼 중 멀티 피크를 완화할 수 있는 반도체 발광 소자를 제공한다. 본 발명의 반도체 발광 소자는, 도전성 지지 기판 상에, 제1 도전형의 InP 클래드층, 반도체 발광층 및 제2 도전형의 InP 클래드층이 순차적으로 설치되고, 상기 제2 도전형의 InP 클래드층을 광 취출 측으로 하고, 상기 도전성 지지 기판과, 상기 제1 도전형의 InP 클래드층과의 사이에, 상기 반도체 발광층으로부터 방사되는 광을 반사하는 금속 반사층을 더 가지고, 상기 제2 도전형의 InP 클래드층의 표면에, 복수의 요부가 설치된다.

Description

반도체 발광 소자 및 그 제조 방법
본 발명은, 반도체 발광 소자 및 그 제조 방법에 관한 것으로, 특히 적외(赤外) 발광의 반도체 발광 소자에 관한 것이다.
종래, 파장 750 ㎚ 이상의 적외 영역을 발광 파장으로 하는 적외 발광의 반도체 발광 소자가 알려져 있다. 예를 들면, 적외 발광의 반도체 발광 소자는, 센서, 가스 분석, 감시 카메라 등의 용도로, 폭넓게 이용되고 있다.
이러한 반도체 발광 소자의 발광 파장을 1000 ㎚∼2200 ㎚의 근적외 영역으로 하는 경우, 발광층에 In 및 P를 포함한 InGaAsP계 Ⅲ-Ⅴ족 반도체를 이용하는 것이 일반적이다. 종래, InP층 등의 InGaAsP계 Ⅲ-Ⅴ족 반도체층을 에피택셜 성장시키는 경우, 성장용 기판과, In 및 P를 포함한 InGaAsP계 Ⅲ-Ⅴ족 반도체층을 격자 정합시키기 위해, InP 기판이 성장용 기판으로서 이용되어 왔다.
예를 들면, 특허문헌 1에는, 발진 파장 1.3 ㎛ 대의 반도체 레이저가 개시되어 있다. 이 반도체 레이저는, n-InP 기판 상에 형성된 다중 왜곡 양자 우물 활성층을 가지고, 상기 다중 왜곡 양자 우물 활성층은, InGaAsP 왜곡 양자 우물과 InGaAsP 장벽층이 교대로 적층된 구조를 가지고 있다.
또한, 특허문헌 2에는, InP 기판과 같은 격자(格子) 정수(定數)를 가진 InGaAsP 베리어층과, InP 기판 보다 짧은 격자 정수를 가진 In0 . 3Ga0 . 7As층으로 이루어지는 왜곡 양자 우물층과, InP 기판 보다 긴 격자 정수를 가진 InAs로 이루어지는 격자 왜곡 보상층으로 이루어지는 양자 우물층이, InP 기판 상에 설치되는 것이 개시되어 있다.
[특허문헌 1] 일본 특허공개 평7-147454호 공보 [특허문헌 2] 일본 특허공개 평6-237042호 공보
특허문헌 1 및 특허문헌 2에 기재된 기술에서는, 성장용 기판으로서의 InP 기판이, 반도체 발광 소자의 지지 기판으로서 그대로 이용된다. 이는, InP 기판은 근적외 영역의 광에 대해서는 투명하기 때문에, 광 취출(取出)의 점에서 아무런 지장이 없었기 때문이다.
그렇지만, InP 기판 상에 설치한 In 및 P를 포함한 Ⅲ-Ⅴ족 화합물 반도체계의 발광 소자에서는, 전류 경로가 전극 직하(直下)로 집중되어 버리기 때문에, 발광 출력의 증대에는 한계가 있었다.
근년, LED 용도의 다양화에 따라, 적외광 등의 장(長) 파장을 발광하는 반도체 발광 소자에서도 고(高) 출력화가 요구되고 있다. 본 발명자들은, 성장용 기판 상에 형성한 InP 클래드층을 포함한 반도체 적층체를 형성한 후, 상기 반도체 적층체와 지지 기판을 접합하고, 성장용 기판을 제거하는 접합형의 반도체 발광 소자의 제작을 시도하였다. 접합형의 반도체 발광 소자라면, 지지 기판과 발광층과의 사이에 반사 금속층을 설치할 수 있어, 전류 경로를 제어하는 층을 마련하는 것도 가능하다.
이러한 접합형의 반도체 발광 소자를 제작함으로써, 외부 취출 효율을 큰 폭으로 높일 수 있음이 본 발명자들에 의해 확인되었다. 그렇지만, 이 접합형의 반도체 발광 소자에서는, 발광 스펙트럼에 있어서 중심 발광 파장의 발광 피크 이외에도, 발광 피크가 다수 존재하는(이하, 본 명세서에서 「멀티 피크」라고 한다) 경우에도, 본 발명자들에 의해 새롭게 확인되었다. 또한, 종래 기술에 따른 비접합형의 반도체 발광 소자의 경우, 발광 스펙트럼 중에는 피크가 1개 밖에 존재하지 않는 것이 일반적이다. 상술한 멀티 피크의 방사광을 발광하는 반도체 발광 소자에서는, 센서 용도 등에 이용한 경우에 결함이 생길 우려가 있다.
그래서, 본 발명은, InP 클래드층을 포함한 접합형의 반도체 발광 소자에 있어서, 발광 스펙트럼 중 멀티 피크를 완화할 수 있는 반도체 발광 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자는, 상기 과제를 해결하는 방도에 대해 예의 검토하였다. 발광층으로부터 방사된 적외광이 광 취출 측의 InP 클래드층으로 입사할 때, InP의 굴절률은 적외광에 대해 약 3.2이다. 그 때문에, 수직 입사광 이외의 대부분의 입사광은 InP 클래드층을 투과하지 않고, InP 클래드층 계면에서의 전반사(全反射) 및 반사(反射)에 의해 반도체층의 내측으로 방사광이 되돌아온다고 생각할 수 있다. 한편, 반사 금속층을 가지는 접합형의 반도체 발광 소자에서는, 발광층으로부터 방사된 적외광은 반사 금속층에 의해 반사되고, 상기 반사에 의한 반사광이 상기 InP 클래드층으로 입사하게 된다. 여기서, InP 클래드층을 포함한 접합형의 반도체 발광 소자에서의 반도체층의 두께는 기껏해야 수 ㎛ 정도이며, 적외광의 코히런트(coherent) 길이의 범위 내가 되어, 간섭하기 쉽다. 또한, 중심 발광 파장 1300 ㎚이고, 반값폭 100 ㎚인 광의 코히런트 길이는 16.9 ㎛이며, 중심 발광 파장 1460 ㎚이고, 반값폭 100 ㎚인 광의 코히런트 길이는 21.3 ㎛이다. 이러한 이유에 의해, 상술한 InP 클래드층에서의 반사광과, 반사 금속층에 의한 반사광이 간섭하기 때문에, 발광 스펙트럼에서 멀티 피크가 관찰되는 것은 아닐까 본 발명자들은 생각하였다. 그래서, InP 클래드층 계면에서 전반사하는 광의 비율을 저감할 수 있도록 , InP 클래드층의 표면을 조면화(粗面化) 하는 것을 본 발명자들은 착상하였다. 그리고, InP 클래드층의 표면에 복수의 요부(凹部)를 설치한 결과, 멀티 피크를 완화할 수 있음을 깨닫고, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 요지 구성은 이하와 같다.
(1)도전성 지지 기판 상에, 제1 도전형의 InP 클래드층, 반도체 발광층 및 제2 도전형의 InP 클래드층이 순차적으로 설치되고, 상기 제2 도전형의 InP 클래드층을 광 취출(取出) 측으로 하는 반도체 발광 소자에 있어서,
상기 도전성 지지 기판과, 상기 제1 도전형의 InP 클래드층과의 사이에, 상기 반도체 발광층으로부터 방사되는 광을 반사하는 금속 반사층을 더 가지고,
상기 제2 도전형의 InP 클래드층의 표면에, 복수의 요부(凹部)가 설치되는 것을 특징으로 하는 반도체 발광 소자.
(2)상기 요부의 저부(底部)가 <011> 방위에 따르는, 상기 (1)∼(3) 중 어느 하나에 기재된 반도체 발광 소자.
(3)상기 요부의 형상이, 상기 광 취출 측에서 평면으로 볼 때 타원상(楕圓狀)이고, 상기 타원상의 장축이 상기 요부의 상기 저부에 따르는, 상기 (2)에 기재된 반도체 발광 소자.
(4)상기 광 취출 측에서 평면으로 볼 때, 상기 요부의 폭이 상기 요부의 중심축 방향에 따라 주기적으로 변화하고, 상기 중심축 방향은 상기 요부의 상기 저부에 따르는, 상기 (2)에 기재된 반도체 발광 소자.
(5)상기 복수의 요부가 규칙적으로 배열되는, 상기 (1)∼(4) 중 어느 하나에 기재된 반도체 발광 소자.
(6)상기 제2 도전형의 InP 클래드층의 표면에 있어서, 인접하는 상기 요부의 사이가 평탄면인, 상기 (1)∼(5) 중 어느 하나에 기재된 반도체 발광 소자.
(7)성장용 기판 상에, In, Ga 및 As를 포함한 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층, 제2 도전형의 InP 클래드층, 반도체 발광층 및 제1 도전형의 InP 클래드층을 순차적으로 형성하는 반도체층 형성 공정과,
상기 제1 도전형의 InP 클래드층 상에, 상기 반도체 발광층으로부터 방사되는 광을 반사하는 금속 반사층을 형성하는 금속 반사층 형성 공정과,
금속 접합층이 표면에 설치된 도전성 지지 기판을, 상기 금속 접합층을 통해 상기 금속 반사층에 접합하는 접합 공정과,
상기 성장용 기판을 제거하는 기판 제거 공정과,
상기 기판 제거 공정 후, 상기 제2 도전형의 InP 클래드층의 표면에 복수의 요부를 형성하는 조면화 처리 공정을 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
(8)상기 조면화 처리 공정에 있어서, 상기 요부의 저부를 <011> 방위에 따르게 하는, 상기 (7)에 기재된 반도체 발광 소자의 제조 방법.
(9)상기 조면화 처리 공정이, 상기 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층을 에칭하여 패턴 형성하는 제1 공정과, 상기 패턴 형성된 상기 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층을 마스크로서 이용하여, 상기 제2 도전형의 InP 클래드층의 표면을 에칭하는 제2 공정을 포함하는, 상기 (8)에 기재된 반도체 발광 소자의 제조 방법.
본 발명에 의하면, InP 클래드층을 포함한 접합형의 반도체 발광 소자에 있어서, 발광 스펙트럼 중 멀티 피크를 완화할 수 있는 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다.
[도 1] 본 발명의 일실시 형태에 따른 반도체 발광 소자를 설명하는 모식 단면도이다.
[도 2] 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의 모식 단면도이다.
[도 3] 도 2에 이어서, 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의 모식 단면도이다.
[도 4] 도 3에 이어서, 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의 모식 단면도이다.
[도 5a] 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의 모식 단면도이다.
[도 5b] 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의 모식 단면도이다.
[도 6] 본 발명의 바람직한 실시 형태에 따라 제조되는 반도체 발광 소자의 모식 단면도이다.
[도 7] 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의, 유전체층 및 컨택트부 주변의 바람직한 양태를 설명하는 모식 단면도이다.
[도 8] 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의, 조면화 처리의 바람직한 양태를 설명하는 모식 단면도이다.
[도 9] 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의, 조면화 처리의 바람직한 양태를 설명하는 모식 단면도이다.
[도 10a] 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의, 조면화 처리의 바람직한 양태를 설명하는 모식 평면도이다.
[도 10b] 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의, 조면화 처리의 바람직한 양태를 설명하는 모식 평면도이다.
[도 10c] 본 발명의 다른 바람직한 실시 형태에 따른 반도체 발광 소자의 제조 공정에서의, 조면화 처리의 바람직한 양태를 설명하는 모식 평면도이다.
[도 11a] 본 발명에 따른 반도체 발광 소자의 InP 클래드층의 양태를 설명하는 모식 평면도이다.
[도 11b] 본 발명에 따른 반도체 발광 소자의 InP 클래드층의 다른 양태를 설명하는 모식 평면도이다.
[도 11c] 본 발명에 따른 반도체 발광 소자의 InP 클래드층의 모식 단면도이다.
[도 12a] 실시예에서의 오믹 전극부의 패턴을 도시한 모식 상면도이다.
[도 12b] 실시예에서의 상면 전극의 패턴을 도시한 모식 평면도이다.
[도 13a] 실시예 1, 2에 따른 반도체 발광 소자의 제조에 이용한 마스크 패턴의 모식 평면도이다.
[도 13b] 실시예 3에 따른 반도체 발광 소자의 제조에 이용한 마스크 패턴의 모식 평면도이다.
[도 14a] 실시예 1에 따른 반도체 발광 소자를 상면(上面)에서 본 SEM 이미지이다.
[도 14b] 실시예 1에 따른 반도체 발광 소자의 단면 SEM 이미지이다.
[도 15a] 실시예 1에 따른 반도체 발광 소자의 발광 스펙트럼이다.
[도 15b] 비교예 1에 따른 반도체 발광 소자의 발광 스펙트럼이다.
[도 16a] 실시예 2에 따른 반도체 발광 소자의 발광 스펙트럼이다.
[도 16b] 비교예 2에 따른 반도체 발광 소자의 발광 스펙트럼이다.
[도 17a] 실시예 3에 따른 반도체 발광 소자를 상면에서 본 SEM 이미지이다.
[도 17b] 도 17a의 확대 이미지이다.
[도 17c] 도 17a의 확대 단면 이미지이다.
[도 18] 실시예 3에 따른 반도체 발광 소자의 발광 스펙트럼이다.
본 발명에 따른 실시 형태의 설명에 앞서, 이하의 점에 대해 미리 설명한다. 우선, 본 명세서에서 조성비를 명시하지 않고 단지 「InGaAsP」라고 표기하는 경우는, Ⅲ족 원소(In, Ga의 합계)와, Ⅴ족 원소(As, P)와의 화학 조성비가 1:1이며, 또한, Ⅲ족 원소인 In 및 Ga의 비율과, Ⅴ족 원소인 As 및 P의 비율이 각각 정해지지 않은, 임의의 화합물을 의미하는 것으로 한다. 이 경우, Ⅲ족 원소에 In 및 Ga 중 어느 일방이 포함되지 않는 경우를 포함하고, 또한, Ⅴ족 원소에 As 및 P 중 어느 일방이 포함되지 않는 경우를 포함하는 것으로 한다. 다만, 「In 및 P를 적어도 포함하는」InGaAsP라고 명시적으로 기재하는 경우, Ⅲ족 원소에 In이 0% 초과 100% 이하 포함되고, Ⅴ족 원소에 P가 0% 초과 100% 이하 포함된 것으로 한다. 또한, 「InGaP」로 표기하는 경우는, 상기 「InGaAsP」에 As가 포함되지 않는 것을 의미하고, 「InGaAs」라고 표기하는 경우에는, 상기 「InGaAsP」에 P가 포함되지 않는 것을 의미한다. 마찬가지로, 「InAsP」라고 표기하는 경우는, 상기 「InGaAsP」에 Ga가 포함되지 않는 것을 의미하고, 「GaAsP」라고 표기하는 경우에는, 상기 「InGaAsP」에 In이 포함되지 않는 것을 의미한다. 그리고, 「InP」라고 표기하는 경우는, 상기 「InGaAsP」에 Ga 및 As가 포함되지 않는 것을 의미한다. 또한, InGaAsP의 각 성분 조성비는, 광 발광(photoluminescence) 측정 및 X선 회절 측정 등에 의해 측정할 수 있다.
또한, 본 명세서에서, 전기적으로 p형으로서 기능하는 층을 p형층이라고 칭하고, 전기적으로 n형으로서 기능하는 층을 n형층이라고 칭한다. 한편, Zn이나 S, Sn 등의 특정의 불순물을 의도적으로는 첨가하지 않아, 전기적으로 p형 또는 n형으로서 기능하지 않는 경우, 「i형」또는 「언도프(undope)」라고 한다. 언도프의 InGaAsP층에는, 제조 과정에서의 불가피적인 불순물의 혼입은 있어도 무방하고, 구체적으로는, 캐리어 밀도가 작은(예를 들면, 4×1016/cm3 미만) 경우, 「언도프」라고 하여, 본 명세서에서는 취급하는 것으로 한다. 또한, Zn이나 Sn 등의 불순물 농도의 값은, SIMS 분석에 따르는 것으로 한다.
또한, 형성되는 각 층의 두께 전체는, 광 간섭식 막 두께 측정기를 이용해 측정할 수 있다. 또한, 각 층의 두께의 각각은, 광 간섭식 막 두께 측정기 및 투과형 전자 현미경에 의한 성장층의 단면 관찰로부터 산출할 수 있다. 또한, 초격자(超格子) 구조처럼 각 층의 두께가 작은 경우에는 TEM-EDS를 이용해 두께를 측정할 수 있다. 또한, 단면도에서, 소정의 층이 경사면을 가지는 경우, 그 층의 두께는, 상기 층의 직하 층의 평탄면으로부터의 최대 높이를 이용하는 것으로 한다.
이하, 도면을 참조해 본 발명의 실시 형태에 대해 설명한다. 여기서, 본 실시 형태에 따른 반도체 발광 소자의 실시 형태를 설명함에 앞서, 도면의 대응 관계에 대해 설명한다. 도 1은, 본 발명의 일실시 형태에 따른 반도체 발광 소자(1)의 모식 단면도이다. 도 2∼도 6은, 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자(100)의 제조 방법에서의 각 공정을 설명하는 모식 단면도이며, 이 반도체 발광 소자(100)는, 도 2, 도 3, 도 4, 도 5의 순서에 따라 제조할 수 있다. 도 6은, 도 5b에 도시한 반도체 발광 소자(100)에, 이면 전극(91) 및 상면 전극(93)을 더 형성한 반도체 발광 소자(100')를 도시한다.
또한, 도 7은, 도 3 스텝(3C)에서 형성될 수 있는, 유전체층(50) 및 컨택트부(40) 주변의 바람직한 양태를 설명하는 확대도이다. 그리고, 도 8 및 도 9는, 도 5a에서 도 5b에 걸쳐 실시되는 조면화 처리 공정의 바람직한 양태를 설명하는 모식 단면도이며, 이 순서에 따라 InP 클래드층의 표면에 복수의 요부(凹部)를 설치할 수 있다. 또한, 도 10a는 도 8 스텝(8B)의 모식 평면도에 상당하고, 도 10b는 도 8 스텝(8D)의 모식 평면도에 상당한다.
또한, 동일한 구성 요소에는 원칙으로서 동일한 참조 번호를 부여하고, 중복되는 설명을 생략한다. 또한, 각 도에서, 설명의 편의상, 기판 및 각 층의 종횡(縱橫)의 비율을 실제의 비율에서 과장해서 도시하고 있다.
(반도체 발광 소자(1))
본 발명의 일실시 형태에 따른 반도체 발광 소자(1)는, 도전성 지지 기판(8) 상에, 제1 도전형의 InP 클래드층(3a), 반도체 발광층(3c) 및 제2 도전형의 InP 클래드층(3b)이 순차적으로 설치되고, 제2 도전형의 InP 클래드층(3b)을 광 취출 측으로 하는 반도체 발광 소자이다. 그리고, 반도체 발광 소자(1)는, 도전성 지지 기판(8)과, 제1 도전형의 InP 클래드층(3a)과의 사이에, 반도체 발광층(3c)으로부터 방사되는 광을 반사하는 금속 반사층(6)을 더 가진다. 본 실시 형태에 따른 반도체 발광 소자(1)에는, 에피택셜 성장에서는 형성할 수 없는 금속 반사층(6)이 설치되어 있기 때문에, 이른바 접합형의 반도체 발광 소자이다.
여기서, 반도체 발광 소자(1)에서는, 제2 도전형의 InP 클래드층(3b)의 표면에, 복수의 요부(凹部)가 설치된다. 또한, 반도체 발광 소자(1)에 있어서, 제2 도전형의 InP 클래드층(3b)에는, 패드부(9a) 및 배선부(9b)를 포함한 상면 전극을 형성해도 무방하고, 도전성 지지 기판의 이면에 이면 전극을 더 형성해도 무방하다(도시하지 않음).
반도체 발광 소자(1)에 있어서, 반도체 발광층(3c)에서 방사되는 광은, 제2 도전형의 InP 클래드층(3b)으로 향하는 광(L1)과, 제1 도전형의 InP 클래드층(3a)으로 향하는 광(L2)으로 크게 구별된다. 본 실시 형태에서는, 제2 도전형의 InP 클래드층(3b)의 표면에, 복수의 요부가 설치되기 때문에, 광(L1)과, 광(L2)과의 간섭을 완화할 수 있다. 그 때문에, 발광 스펙트럼 중 멀티 피크를 완화할 수 있다.
또한, 제1 도전형의 InP 클래드층(3a)의 도전형을 n형으로 하는 경우, 제2 도전형의 InP 클래드층(3b)은 p형으로 한다. 반대로, 제1 도전형의 InP 클래드층(3a)의 도전형을 p형으로 하는 경우, 제2 도전형의 InP 클래드층(3b)은 n형으로 한다.
이 반도체 발광 소자(1)는, 이하의 제조 방법에 따라 제작할 수 있다. 즉, 반도체 발광 소자(1)의 제조 방법은, 성장용 기판 상에, In, Ga 및 As를 포함한 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층, 제2 도전형의 InP 클래드층(3b), 반도체 발광층(3c) 및 제1 도전형의 InP 클래드층(3a)을 순차적으로 형성하는 반도체층 형성 공정과, 제1 도전형의 InP 클래드층(3a) 상에, 반도체 발광층(3c)으로부터 방사되는 광을 반사하는 금속 반사층(6)을 형성하는 금속 반사층 형성 공정과, 금속 접합층이 표면에 설치된 도전성 지지 기판(8)을, 상기 금속 접합층을 통해 금속 반사층(6)에 접합하는 접합 공정과, 성장용 기판을 제거하는 기판 제거 공정과, 상기 기판 제거 공정 후, 제2 도전형의 InP 클래드층(3b)의 표면에 복수의 요철을 형성하는 조면화 처리 공정을 포함한다. 또한, 성장용 기판 및 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층은 최종적으로 제거되게 된다. 또한, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층은, 성장용 기판에 대해 에칭 선택성이 있으면 무방하고, 예를 들면 InGaAs를 에칭 스톱층에 이용할 수 있고, 그 밖에도, InGaAsP를 에칭 스톱층에 이용할 수도 있다.
이하, 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자(100)를 제조하기 위한 각 공정을 순차적으로 설명함으로써, 본 발명에 따른 반도체 발광 소자(1)의 각 구성의 상세를 설명한다. 또한, 반도체 발광 소자(1)의 각 구성과, 반도체 발광 소자(100)의 각 구성과의 대응 관계는 이하 대로이다. 즉, 제1 도전형의 InP 클래드층(3a)이 p형 InP 클래드층(37)에 상당하고, 반도체 발광층(3c)이 반도체 발광층(35)에 상당하고, 제2 도전형의 InP 클래드층(3b)이 n형 InP 클래드층(31)에 상당하고, 금속 반사층(6)이 금속 반사층(60)에 상당하고, 도전성 지지 기판(8)이 도전성 지지 기판(80)에 상당한다.
(반도체 발광 소자(100)의 제조 방법)
본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자(100)의 제조 방법은, 이하에 상세를 후술하는 반도체층 형성 공정, 컨택트층 공정, 유전체층 형성 공정, 금속 반사층 형성 공정, 접합 공정, 기판 제거 공정 및 조면화 처리 공정을 포함하는 것이 바람직하다.
반도체층 공정에서는, 성장용 기판(10) 상에, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 형성하고, 다음으로, p형 InP 클래드층(37), 반도체 발광층(35) 및 n형 InP 클래드층(31)을 순차적으로 형성한 반도체 적층체(30)를 형성한다(도 2 스텝(2A), 스텝(2B)).
컨택트부 형성 공정에서는, 우선, 반도체 적층체(30) 상에 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 컨택트층(41)을 형성한다(도 2 스텝(2C)). 다음으로, 컨택트층(41) 상의 일부에 오믹 금속부(43)를 형성함과 동시에, 컨택트층(41)의 표면에 노출 영역(E1)을 남긴다(도 3 스텝(3A)). 또한, 노출 영역(E1)에서의 컨택트층(41)을, 반도체 적층체(30)의 표면이 노출할 때까지 제거하고, 오믹 금속부(43) 및 컨택트층(41a)으로 구성되는 컨택트부(40)를 형성함과 동시에, 반도체 적층체(30)의 노출면(E2)을 형성한다(도 3 스텝(3B)).
유전체층 형성 공정에서는, 반도체 적층체(30)의 노출면(E2) 상의 적어도 일부에 유전체층(50)을 형성한다(도 3 스텝(3C)). 금속 반사층 형성 공정에서는, 유전체층(50) 및 컨택트부(40) 상에, 반도체 발광층(35)으로부터 방사되는 광을 반사하는 금속 반사층(60)을 형성한다(도 4 스텝(4A)). 접합 공정에서는, 금속 접합층(70)이 표면에 설치된 도전성 지지 기판(80)을, 금속 접합층(70)을 통해 금속 반사층(60)에 접합한다(도 4 스텝(4B)).
그리고, 기판 제거 공정에서는, 성장용 기판(10)을 제거한다(도 5a). 그 후, n형 InP 클래드층(31)의 표면에 복수의 요철(凹凸)(31C)을 형성하는 조면화 처리 공정을 실시한다(도 5b). 이렇게 해서, 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자(100)를 제조할 수 있다. 이하, 각 공정의 상세를 순차적으로 설명한다.
<반도체층 형성 공정>
반도체층 형성 공정에서는, 성장용 기판(10) 상에, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 형성하고, 다음으로, p형 InP 클래드층(37), 반도체 발광층(35) 및 n형 InP 클래드층(31)을 순차적으로 형성한 반도체 적층체(30)를 형성한다(도 2 스텝(2A), 스텝(2B)).
반도체층 형성 공정에서는, 도 2 스텝(2A)에 도시한 것처럼, 우선 성장용 기판(10)을 준비한다. 본 실시 형태에서는 n형 InP 클래드층(31) 및 p형 InP 클래드층(37)을 형성하기 위해서, 성장용 기판(10)으로서 InP 기판을 이용하는 것이 바람직하다. 또한, InP 기판으로서는, 일반적으로 입수 가능한 n형 InP 기판, 언도프의 InP 기판, p형 InP 기판 중 어느 하나를 이용할 수도 있다. 이하, 설명의 편의를 위해, 성장용 기판(10)으로서 n형 InP 기판을 이용하는 바람직한 실시 형태를 설명한다.
다음으로, 성장용 기판(10) 상에, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 형성한다. 이미 기술(記述)한 대로, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)은, 성장용 기판(10)에 대해 에칭 선택성이 있으면 무방하고, InP 기판에 대해서는, 예를 들면 InGaAs를 에칭 스톱층에 이용할 수 있고, 그 밖에도, InGaAsP를 에칭 스톱층에 이용할 수도 있다. 이 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)은, 기판 제거 공정에 있어서 성장용 기판(10)을 에칭에 의해 제거할 때에 이용할 수 있다. 성장용 기판(10)으로서 n형 InP 기판을 이용하는 경우, 도전형을 성장용 기판과 함께 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 n형으로 하는 것이 바람직하다. InGaAs를 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)에 이용하는 경우, n형 InP 기판과 InGaAs를 격자 정합시키기 위해, Ⅲ족 원소에서의 In 조성비를 0.3∼0.7로 하는 것이 바람직하고, 보다 바람직하게는 In 조성비를 0.5∼0.6으로 한 InGaAs를 이용하는 것이 바람직하다.
계속해서, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20) 상에 p형 InP 클래드층(37), 반도체 발광층(35), 및 n형 InP 클래드층(31)을 순차적으로 형성한 반도체 적층체(30)를 형성한다. 반도체 발광층(35)은 n형 InP 클래드층(31) 및 p형 InP 클래드층(37)에 협지(挾持)되기 때문에, In 및 P를 적어도 포함하는 InGaAsP계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 층인 것이 바람직하다. 반도체 적층체(30)는, 반도체 발광층(35)을, n형 InP 클래드층(31) 및 p형 InP 클래드층(37)에 협지한 더블 헤테로(DH) 구조 또는 다중 양자 우물(MQW) 구조로 할 수 있다. 결정 결함 억제에 의한 광출력 향상을 위해, 반도체 발광층(35)이 다중 양자 우물 구조를 가지는 것이 보다 바람직하다. 다중 양자 우물 구조는, 우물층(35W) 및 장벽층(35B)을 교대로 반복한 구조로 형성할 수 있고, 우물층(35W)을 InGaAsP로 할 수 있고, 장벽층(35B)을, 우물층(35W) 보다 밴드 갭이 큰 InGaAsP 또는 InP로 하는 것이 바람직하다. 이러한 반도체 적층체(30)를 설치함으로써, 반도체 발광 소자(100)의 발광 파장을, 소망하는 근적외 영역의 파장으로 할 수 있다. 예를 들면, InGaAsP계 Ⅲ-Ⅴ족 화합물의 조성 변경에 의해 발광 피크 파장을 1000∼1650 ㎚로 할 수 있고, MQW 구조의 경우이면 InGaAsP계 Ⅲ-Ⅴ족 화합물의 조성 변경 이외에, 우물층과 장벽층의 조성 차를 조정하여, 우물층에 왜곡을 추가함으로써, 발광 피크 파장을 1000∼1900 ㎚로 할 수도 있다. 또한, 우물층(35W)의 성분 조성을 InxwGa1 - xwAsywP1 - yw로 나타내는 경우, 0.5 ≤ xw ≤ 1, 0.5 ≤ yw ≤ 1로 할 수 있고, 0.6 ≤ xw ≤ 0.8, 0.3 ≤ yw ≤ 1로 하는 것이 바람직하다.
반도체 적층체(30)의 전체의 두께는 제한되지 않지만, 예를 들면, 2 ㎛∼8 ㎛로 할 수 있다. 또한, n형 InP 클래드층(31)의 두께도 제한되지 않지만, 예를 들면, 1 ㎛∼5 ㎛로 할 수 있다. 또한, 반도체 발광층(35)의 두께도 제한되지 않지만, 예를 들면, 100 ㎚∼1000 ㎚로 할 수 있다. 또한, p형 InP 클래드층(37)의 두께도 제한되지 않지만, 예를 들면 0.8 ㎛∼10 ㎛로 할 수 있다. 반도체 발광(35)이 양자 우물 구조를 가지는 경우, 우물층(35W)의 두께를 3 ㎚∼15 ㎚로 할 수 있고, 장벽층(35B)의 두께를 5∼15 ㎚로 할 수 있어, 양자(兩者)의 조수(組數)를 3∼50으로 할 수 있다.
또한, 반도체 적층체(30)는, In 및 P를 적어도 포함하는 InGaAsP로 이루어지는 p형 캡층(39)을 p형 InP 클래드층(37) 상에 가지는 것도 바람직하다. p형 캡층(39)을 설치함으로써, 격자 부정합을 완화할 수 있다. p형 캡층(39)의 두께는 제한되지 않지만, 예를 들면 50∼200 ㎚로 할 수 있다. 이하의 실시 형태에서는, 설명의 편의상, 반도체 적층체(30)의 최표층(最表層)이 p형 캡층(39)이라고 설명하지만, p형 캡층(39)은 임의의 구성이기 때문에, 예를 들면 반도체 적층체(30)의 최표층을 p형 InP 클래드층(37)으로 해도 무방하다.
또한, 도시하지 않지만, 반도체 적층체(30)는, n형 InP 클래드층(31) 및 반도체 발광층(35)의 사이와, 반도체 발광층(35) 및 p형 InP 클래드층(37)의 사이에, 각각 i형 InP 스페이서층을 가지는 것도 바람직하다. i형 InP 스페이서층을 설치함으로써, 도펀트(dopant)의 확산을 방지할 수 있다. 또한, i형 InP 스페이서층의 두께는 제한되지 않지만, 예를 들면 50∼400 ㎚로 할 수 있다. 또한, 반도체 적층체(30)는, n형 InP 클래드층(31)과, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)과의 사이에, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)과 조성비가 상이한 n형 InGaAsP층을 더 가져도 무방하다.
여기서, 반도체 적층체(30)의 각 층은, 에피택셜 성장에 의해 형성할 수 있고, 예를 들면, 유기 금속 기상 성장(MOCVD: Metal Organic Chemical Vapor Deposition)법이나 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 스퍼터링법 등의 공지된 박막 성장 방법에 의해 형성할 수 있다. 예를 들면, In 소스(源)로서 트리메틸 인듐(TMIn), Ga 소스로서 트리메틸 갈륨(TMGa), As 소스로서 아르신(AsH3), P 소스로서 포스핀(PH3)을 소정의 혼합비로 이용하고, 이들 원료 가스를, 캐리어 가스를 이용하면서 기상 성장시킴으로써, 성장 시간에 따라 InGaAsP층을 소망하는 두께로 형성할 수 있다. 또한, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20) 등의, 에피택셜 성장시키는 다른 InGaAsP층에 대해서도, 마찬가지의 방법으로 형성할 수 있다. 각 층을 p형 또는 n형으로 도펀트하는 경우는, 소망에 따라 도펀트 소스의 가스를 더 이용하면 무방하다.
<컨택트부 형성 공정>
컨택트부 형성 공정에서는, 우선, 반도체 적층체(30) 상에 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 컨택트층(41)을 형성한다(도 2 스텝(2C)). 예를 들면, 도 2 스텝(2C)에 도시한 것처럼, p형 캡층(39) 상에 p형의 컨택트층(41)을 형성할 수 있다. p형의 컨택트층(41)은, 오믹 금속부(43)에 접하고, 오믹 금속부(43)와 반도체 적층체(30)와의 사이에 개재(介在)하는 층이며, 반도체 적층체(30)에 비해 오믹 금속부(43)와의 사이의 컨택트 저항이 작아지는 조성이면 무방하고, 예를 들면 p형의 InGaAs층을 이용할 수 있다. 컨택트층(41)의 두께는 제한되지 않지만, 예를 들면 50 ㎚∼200 ㎚로 할 수 있다.
다음으로, 컨택트층(41) 상의 일부에 오믹 금속부(43)를 형성함과 동시에, 컨택트층(41)의 표면에 노출 영역(E1)을 남긴다(도 3 스텝(3A)). 오믹 금속부(43)는, 소정의 패턴으로 섬(島) 형상으로 분산시켜 형성할 수 있다. p형의 컨택트층(41)으로서 p형의 InGaAs층을 이용하는 경우, 오믹 금속부(43)로서 예를 들면 Au, AuZn, AuBe, AuTi 등을 이용할 수 있고, 이들의 적층 구조를 이용하는 것도 바람직하다. 예를 들면, Au/AuZn/Au을 오믹 금속부(43)로 할 수 있다. 오믹 금속부(43)의 두께(또는 합계 두께)는 제한되지 않지만, 예를 들면 300∼1300 ㎚, 보다 바람직하게는 350 ㎚∼800 ㎚로 할 수 있다.
여기서, 예를 들면, 컨택트층(41)의 표면에 레지스트 패턴을 형성하고, 오믹 금속부(43)를 증착시켜, 레지스트 패턴을 리프트 오프해 형성함으로써, 컨택트층(41)의 표면에 노출 영역(E1)을 남길 수 있다. 또한, 컨택트층(41)의 표면 전면(全面)에 소정의 금속층을 형성하고, 상기 금속층 상에 마스크를 형성해, 에칭하는 등, 오믹 금속부(43)를 형성해도 무방하다. 어느 경우에도, 도 3 스텝(3A)에 도시한 것처럼, 컨택트층(41) 상의 일부에 오믹 금속부(43)가 형성되고, 컨택트층(41)의 표면에는, 오믹 금속부(43)가 접촉하지 않는 표면, 즉, 노출 영역(E1)을 형성할 수 있다.
또한, 오믹 금속부(43)의 형상은, 도 3 스텝(3A)에 도시한 것처럼 단면도에서 태형상(台形狀)이 되는 경우가 있지만, 이는 모식적인 예시에 지나지 않는다. 오믹 금속부(43)의 형상은, 단면도에서 구형상(矩形狀)으로 형성되어도 상관없고, 각부(角部)에 라운딩을 가지고 있어도 상관없다.
또한, 컨택트부 형성 공정에 있어서, 노출 영역(E1)에서의 컨택트층(41)을, 반도체 적층체(30)의 표면이 노출할 때까지 제거하고, 오믹 금속부(43) 및 컨택트층(41a)으로 구성되는 컨택트부(40)를 형성함과 동시에, 반도체 적층체(30)의 노출면(E2)을 형성한다(도 3 스텝(3B)). 즉, 먼저 형성한 오믹 금속부(43) 이외의 장소에서의 컨택트층(41)을, 반도체 적층체(30)의 최표층인 p형 캡층(39)의 표면이 노출할 때까지 에칭하고, 컨택트층(41a)으로 한다. 예를 들면, 오믹 금속부(43) 및 그 근방(2∼5 ㎛ 정도)에 레지스트 마스크를 형성하고, 주석산(酒石酸)-과산화수소계 등에 의해 컨택트층(41)의 노출 영역(E1)을 웨트 에칭하면 무방하다. 그 밖에도, 무기산(無機酸)-과산화수소계 및 유기산(有機酸)-과산화수소계의 에칭액 등에 의해서도 웨트 에칭은 가능하다. 또한, 노출 영역(E1)을 형성할 때에, 상기 소정의 금속층 상에 마스크를 형성하고, 에칭에 의해 오믹 금속부(43)를 형성한 경우는, 에칭을 연속해서 실시해도 무방하다.
또한, 컨택트부(40)의 두께는, 컨택트층(41(41a)) 및 오믹 금속부(43)의 합계 두께에 상당하고, 350 ㎚∼1500 ㎚, 보다 바람직하게는 400∼1000 ㎚로 할 수 있다.
<유전체층 형성 공정>
유전체층 형성 공정에서는, 반도체 적층체(30)의 노출면(E2) 상의 적어도 일부에 유전체층(50)을 형성한다(도 3 스텝(3C)). 이러한 유전체층(50)은, 예를 들면 이하와 같이 해서 형성할 수 있다.
우선, 반도체 적층체(30) 및 컨택트부(40)를 피복하도록, 반도체 적층체(30) 상의 전면(全面)에 유전체층을 성막한다. 성막법으로서는, 플라즈마 CVD법 및 스퍼터링법 등의 공지된 수법이 적용 가능하다. 그리고, 성막한 유전체층 표면의, 컨택트부(40)의 상방(上方)에서, 유전체층(50)에 컨택트부 상의 유전체가 형성되는 경우에는, 소망에 따라 마스크를 형성하고, 에칭 등에 의해 상기 컨택트부 상의 유전체를 제거하면 무방하다. 예를 들면, 버퍼드 불산(BHF) 등을 이용해 컨택트부 상의 유전체를 웨트 에칭할 수 있다.
또한, 도 7에 도시한 것처럼, 반도체 적층체(30)의 노출면(E2) 상의 일부에 유전체층(50)을 형성함과 동시에, 컨택트부(40)의 주위를 노출부(E3)로 하는 것도 바람직하다. 이러한 유전체층(50) 및 노출부(E3)는, 예를 들면 이하와 같이 해서 형성할 수 있다. 우선, 반도체 적층체(30) 상의 전면에 유전체층을 성막하고, 성막한 유전체층 표면의, 컨택트부(40)의 상방에서, 컨택트부를 완전히 둘러싸는 창문 패턴을 레지스트로 형성한다. 이 경우, 창문 패턴은, 컨택트부의 폭 방향 및 길이 방향의 길이에 대해 각각 1∼5 ㎛ 정도 퍼짐을 가지게 하는 것이 바람직하다. 이렇게 해서 형성한 레지스트 패턴을 이용하여, 컨택트부 주변의 유전체를 에칭에 의해 제거함으로써, 유전체층(50)이 형성됨과 동시에, 컨택트부(40)의 주위가 노출부(E3)가 된다.
이 형상을 확실히 얻기 위해서는, 노출부(E3)의 폭(W)을 0.5 ㎛ 이상 5 ㎛ 이하로 하는 것이 바람직하고, 1 ㎛ 이상 3.5 ㎛ 이하로 하는 것이 보다 바람직하다(도 7 참조).
여기서, 유전체층(50)이 반도체 적층체(30)와 접촉하는 접촉 면적률을, 80% 이상 95% 이하로 하는 것도 바람직하다. 컨택트부(40)의 면적을 줄이고, 유전체층(50)의 면적을 늘림으로써, 컨택트부에 의한 광 흡수를 억제할 수 있기 때문이다. 또한, 접촉 면적률은, 웨이퍼 상태에서 측정할 수 있고, 개편화(個片化) 후의 반도체 발광 소자 상태로부터 접촉 면적률을 역산(逆算)하는 경우에는, 개편화 시에 제거된 반도체층(유전체층이 존재하고 있던 영역)의 폭을, 한쪽 폭 20∼30 ㎛(양 폭 40∼60 ㎛)로 가정해 산출해도 무방하다.
또한, 유전체층 형성 공정에 의해 형성되는 유전체층(50)의 두께(H1)와, 컨택트부(40)의 두께(H2)와의 관계는 특별히 제한되지 않지만, 도 7에 도시한 것처럼, 유전체층(50)의 두께를 H1, 컨택트부의 두께를 H2로 나타낸 경우, H1 ≥ H2로 할 수 있고, H1 > H2로 하는 것도 바람직하다. 이 조건 하에, 유전체층(50)의 두께를, 예를 들어, 360 ㎚∼1600 ㎚, 보다 바람직하게는 410 ㎚∼1100 ㎚로 할 수 있다. 또한, 유전체층의 두께(H1)와, 컨택트부(40)의 두께(H2)와의 차(H1-H2)를, 10 ㎚ 이상 100 ㎚ 이하로 하는 것도 바람직하다.
또한, 유전체층(50)으로서는, SiO2, SiN, ITO 및 AlN 등을 이용할 수 있고, 특히, 유전체층(50)이 SiO2로 구성되는 것이 바람직하다. SiO2는, BHF 등에 의한 에칭 가공이 용이하기 때문이다.
<금속 반사층 형성 공정>
금속 반사층 형성 공정에서는, 유전체층(50) 및 컨택트부(40) 상에, 반도체 발광층(35)으로부터 방사되는 광을 반사하는 금속 반사층(60)을 형성한다(도 4 스텝(4A)). 또한, 유전체층 형성 공정에서 노출부(E3)를 형성하는 경우에는, 금속 반사층(60)은 노출부(E3) 상에도 형성된다. 방사광에 대해 적절한 반사율로 하기 때문에, 금속 반사층(60)은, Au을 주성분으로 하는 것이 바람직하다. 이 경우, 금속 반사층(60)의 조성에서 Au이 50 질량% 초과를 차지하는 것이 바람직하고, 보다 바람직하게는 Au이 80 질량% 이상이다. 금속 반사층(60)은, 복수층의 금속층을 포함할 수 있지만, Au으로 이루어진 금속층(이하, 「Au 금속층」)을 포함한 경우에는, 금속 반사층(60)의 합계 두께 중, Au 금속층의 두께를 50% 초과로 하는 것이 바람직하다. 금속 반사층(60)을 구성하는 금속에는, Au 이외에, Al, Pt, Ti, Ag 등을 이용할 수 있다. 예를 들면, 금속 반사층(60)은 Au 만으로 이루어지는 단일층이어도 무방하고, 금속 반사층(60)에 Au 금속층이 2층 이상 포함되어도 무방하다. 후속하는 접합 공정에서의 접합을 확실히 실시하기 위해, 금속 반사층(60)의 최표층(반도체 적층체(30)와 반대측의 면)을, Au 금속층으로 하는 것이 바람직하다. 예를 들면, 유전체층(50), 노출부(E3) 및 컨택트부(40) 상에, Al, Au, Pt, Au의 순서로 금속층을 성막해, 금속 반사층(60)으로 할 수 있다. 금속 반사층(60)에서의 Au 금속층 1층의 두께를, 예를 들면 400 ㎚∼2000 ㎚로 할 수 있고, Au 이외의 금속으로 이루어지는 금속층의 두께를, 예를 들면 5 ㎚∼200 ㎚로 할 수 있다. 금속 반사층(60)은, 증착법 등의 일반적인 수법에 의해, 유전체층(50), 노출부(E3) 및 컨택트부(40) 상에 성막하여 형성할 수 있다.
<접합 공정>
접합 공정에서는, 금속 접합층(70)이 표면에 설치된 도전성 지지 기판(80)을, 금속 접합층(70)을 통해 금속 반사층(60)에 접합한다(도 4 스텝(4B)). 도전성 지지 기판(80)의 표면에는, 미리 금속 접합층(70)을, 스퍼터링법이나 증착법 등에 의해 형성해 두면 된다. 이 금속 접합층(70)과, 금속 반사층(60)을 대향 배치해 맞붙이고, 250℃∼500℃ 정도의 온도로 가열 압축 접합을 실시함으로써, 양자의 접합을 실시할 수 있다.
금속 반사층(60)과 접합하는 금속 접합층(70)에는, Ti, Pt, Au 등의 금속이나, 금(金)과 공정(共晶) 합금을 형성하는 금속(Sn 등)을 이용할 수 있고, 이들을 적층한 것으로 하는 것이 바람직하다. 예를 들면, 도전성 지지 기판(80)의 표면으로부터 순서대로, 두께 400 ㎚∼800 ㎚의 Ti, 두께 5 ㎚∼20 ㎚의 Pt, 두께 700∼1200 ㎚의 Au을 적층한 것을, 금속 접합층(70)으로 할 수 있다. 또한, 금속 반사층(60)과 금속 접합층(70)과의 접합을 용이하게 하기 위해, 금속 접합층(70)측의 최표층을 Au 금속층으로 하고, 금속 반사층(60)의, 금속 접합층(70)측의 금속층도 Au으로 하여, Au-Au 확산에 의한 Au끼리의 접합을 실시하는 것이 바람직하다.
또한, 도전성 지지 기판(80)에는, 예를 들면, 도전성의 Si 기판을 이용할 수 있고, 이 밖에도, 도전성의 GaAs 기판, 또는 Ge 기판을 이용해도 무방하다. 또한, 상술한 반도체 기판 이외에, 금속 기판을 이용할 수도 있다. 도전성 지지 기판(80)의 두께는, 이용하는 재료에 따라 다르지만, 100 ㎛ 이상 500 ㎛ 이하로 할 수 있고, Si 기판이나 GaAs 기판이면, 180 ㎛ 미만의 두께로 해도 핸들링 가능하다. 방열성(防熱性)이나 취성(脆性), 코스트를 고려하면, Si 기판이 특히 바람직하다.
<기판 제거 공정>
기판 제거 공정에서는, 성장용 기판(10)을 제거한다(도 5a). 성장용 기판(10)은, 예를 들면 염산 희석액을 이용해 웨트 에칭에 따라 제거할 수 있고, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 상기 웨트 에칭의 종점으로 할 수 있다. 또한, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 제거할 때 , 예를 들면, 황산-과산화수소계의 에칭액으로 웨트 에칭하면 무방하다.
<조면화 처리 공정>
조면화 처리 공정에서는, n형 InP 클래드층(31)의 표면에 복수의 요부(凹部)(31C)를 형성한다(도 5b). 이 조면화 처리 공정에 있어서, 도 10b, 도 11a등에 도시한 것처럼, 요부(31C)의 저부(低部)를 <011> 방위에 따르게 하는 것이 바람직하다. 이 조면화 처리 공정의 바람직한 양태에 대해서, 도 8∼도 10을 이용해 설명한다.
도 8 스텝(8A)∼스텝(8D)에 도시한 것처럼, 조면화 처리 공정은, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층을 에칭하여 패턴 형성하는 제1 공정을 포함하는 것이 바람직하다. 또한, 상기 제1 공정에 있어서, 도 9 스텝(9A)∼스텝(9D)에 도시한 것처럼, 조면화 처리 공정이 패턴 형성된 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 마스크로서 이용하여, n형 InP 클래드층(31)의 표면을 에칭하는 제2 공정을 포함하는 것이 바람직하다. 이하, 제1 공정 및 제2 공정에 대해, 보다 상세하게 설명한다.
<<제1 공정>>
도 8 스텝(8A)은, 도 5a에 도시한 성장용 기판(10)을 제거한 후의 상태에 상당한다. 제1 공정에서는, 성장용 기판(10)을 제거한 후(도 8 스텝(8A)), 소망하는 패턴의 포토레지스트(PR1)를 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20) 상에 형성하는 것이 바람직하다(도 8 스텝(8B)). 패턴 형성에 있어서는, 포토레지스트를 도포해 노광(露光)하면 무방하다. 도 10a는, 패턴 형성한 후의 모식 평면도의 일례이다. 그리고, 포토레지스트(PR1)를 마스크로 하여, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 웨트 에칭 함으로써, Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)에 포토레지스트(PR1)의 패턴 형상을 전사할 수 있다(도 8 스텝(8C)). 그 후, 소망에 따라, 포토레지스트(PR1)를 세정 제거한다(도 8 스텝(8D)). 도 10b는, 이 상태의 모식 평면도이다. 또한, 포토레지스트(PR1)에 의해 형성하는 패턴은 임의이며, 도 10a에서는, 패턴의 각 요부(凹部)의 중심점을, 정방(正方) 격자상(格子狀)으로 2차원 배열한 것을 도시하고 있다. 도 10a에 도시한 패턴에 대신하여, 도 10c에 도시한 것처럼, 패턴의 각 요부의 중심점을, 삼각(三角) 격자상으로 2차원 배열한 것으로 하는 것도 바람직하다. 이 경우, 이 제1 공정 및 후속의 제2 공정에 의해 형성되는 요부(31C)의 2차원 배열 패턴을 보다 조밀하게 할 수 있어, 멀티 피크 해소에 보다 유효하게 된다. 또한, 2차원 배열 패턴은, <011> 방향에 대해 대조(對照)인 것이 바람직하다. 또한, 후술의 실시예에서는, 도 13a, 도 13b에 도시한 것처럼, 패턴의 각 요부의 중심점을 이등변 삼각형이나 정사각형의 격자 형상으로 배열하고 있지만, 다른 종(縱)과 횡(橫)의 비율을 바꾼 배열로 하는 것도 바람직하다.
<<제2 공정>>
제1 공정에 이어, 제2 공정에서는 패턴 형성된 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 마스크로서 이용하여, n형 InP 클래드층(31)의 표면을 에칭한다(도 9 스텝(B)). 상면 전극 형성 영역을 평탄하게 하는 경우에는, 도 9 스텝(9A)에 도시한 것처럼, 상기 영역 상에 포토레지스트(PR2)를 미리 형성하는 것도 바람직하다. n형 InP 클래드층(31)의 에칭에 있어서는, 염산-초산계의 에칭액 등을 이용하는 것이 바람직하다. 마지막으로, 포토레지스트(PR2)를 세정 제거하고, 황산-과산화수소계의 에칭액으로 웨트 에칭하여, 마스크에 이용한 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 제거할 수 있다(도 9 스텝(9C)). 또한, 도 6의 반도체 발광 소자(100')에 도시한 것처럼, 상면 전극을 반드시 n형 InP 클래드층(31)의 평탄면 상에 형성할 필요는 없고, 포토레지스트(PR2)의 형성(도 9 스텝(9A))을 생략하여, n형 InP 클래드층(31)의 웨트 에칭을 개시해도 무방하다.
여기서, InP는 이방성(異方性)이 강하고, 결정면(結晶面)에 의해 에칭 레이트가 크게 다르다. 그 때문에, 이 바람직한 양태에 따라 요부(31C)를 형성하는 경우, 도 9 스텝(9B)에 도시한 것처럼, 도 10b에서의 Ⅰ-Ⅰ 단면과, Ⅱ-Ⅱ 단면에서는 에칭의 진행 정도가 다르다. 즉, Ⅰ-Ⅰ 단면에서는 V자형으로 요부(31C)가 형성되는데, Ⅱ-Ⅱ 단면에서는 에칭 레이트의 차이에 따라, 마스크 아래로 비집고 들어가도록 에칭이 진행된다. n형 InP 클래드층(31)의 표면에, 통상의 레지스트를 마스크로 했을 경우, 레지스트의 밀착성이 부족하고, 에칭 중에 마스크가 떠 버려, 웨트 에칭에 의한 n형 InP 클래드층(31)의 조면화를 진행시키는 것은 통상 곤란하지만, InGaAs 등의 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층(20)을 마스크로서 이용하는 바람직한 양태에 따르는 것으로, n형 InP 클래드층(31)의 조면화를 확실히 실시할 수 있다.
이상의 공정을 거치는 것으로, 본 발명의 바람직한 실시 형태에 따른 반도체 발광 소자(100)를 제조할 수 있다.
<요부(凹部)>
상술한 조면화 처리 공정의 바람직한 양태에 따라, 다양한 형상의 요부(31C)를 n형 InP 클래드층(31)의 표면에 형성할 수 있다. 또한, 이렇게 형성한 요부(31C)의 저부는 <011> 방위에 따르게 된다. 또한, 요부(31C)의 저부가 <011> 방위인 것은, 제조 과정에서는 성장용 기판에서 X선 회절 등으로 측정할 수 있는 면 방위(OF(Orientation Flat) 면 방위)로부터 판단할 수 있고, 또한, 반도체 발광 소자에 있어서도, 조사 빔 직경을 좁힌 X선 회절 측정에 의해 판단할 수 있다. 그 밖에도, EBSP 등의 미소부(微小部)의 결정(結晶) 방위 측정 방법을 사용해도 무방하다. 또한, 요부(31C)의 경사면(31T)은, 예를 들면 {100}면과 {111}면(예를 들어, (100)면에 대해 (11-1)면 또는 (1-11)면))과의 사이의 면이며, {111}면에 가까운 면으로 예상된다. {111}면에 가까워짐에 따라, 에칭 레이트가 제로에 가까워지기 때문에, 에칭 깊이의 제어가 용이하여, 오버 에칭을 방지할 수 있다.
또한, 저부(31V)가 <011> 방위가 되는 요부(31C)는, 본 발명과 같이 성장용 기판을 제거했을 경우에 노출하는 InP 클래드층의 표면(성장 방향의 반대측)에서 특징적으로 나타나는 것으로, 성장법 기판(10)을 제거하지 않은 경우에 InP 클래드층의 표면(즉, 성장 방향측)을 동일하게 에칭했을 경우에는 <011> 방위에 대해 90도 기울기 때문에, <011> 방위의 요부(31C)의 저부(31V)는 나타나지 않는다.
또한, 도 11a에 도시한 것처럼, 마스크 형상을 육각형으로 하면, 요부(31C)의 형상은, 반도체 발광 소자(100)의 광 취출 측에서 평면으로 볼 때 타원상으로 할 수 있고, 이 경우, 타원상의 장축(長軸)이 요부(31C)의 저부(31V)에 따르게 된다. 육각형의 형태나 간격, 배열을 변경하면, 도 11a에 도시한 타원 형상의 일부가 합체(合體)하고, 예를 들어 도 11b에 도시한 것처럼, 요부(31C)의 폭이 요부(31C)의 중심축 방향을 따라 주기적으로 변화하는 형상(입용문(立涌文)(솟아 오르는 문양) 형상이라고도 한다.)이나, 중심축 방향 이외의 방향에 연결하는 형상, 또한 스트라이프 상(狀)으로 할 수도 있고, 이 경우, 중심축 방향은 요부(31C)의 저부(31V)에 따르게 된다. 어느 경우에도, <011> 방위에 대해 수직인 단면도는, 도 11c의 형상이 된다. 또한, 마스크 형상은 정육각형으로 한정하지 않고, 변의 길이가 다른 육각형으로 해도 무방하다. 변의 길이를 변경하는 경우는, 그 형태가 <011> 방위에 대해 대조인 것이 바람직하다. 또한, 육각형으로 한정하지 않고, 사각이나 팔각형, 다른 2n각형이어도 무방하고, 대략 원형으로 해도 무방하만, 요부(凹部)의 면적률을 높이기 위해서는 육각형이 바람직하다. 마스크의 형상에 따라 요부(31C)의 형상은 변형하게 되지만, 어느 것이나 저부는 <011> 방위가 된다고 생각할 수 있다.
또한, 복수의 요부(31C)는 규칙적으로 배열되는 것이 바람직하고, 규칙적으로 조밀하게 배열하는 것이 보다 바람직하다. 요부(31C)가 조밀하게 배열될수록, 멀티 피크를 완화하는 효과는 높다고 생각할 수 있다. 보다 구체적으로는, n형 InP 클래드층(31)을 평면에서 볼 때, 요부(31C)가 차지하는 면적률이 60% 이상(즉, n형 InP 클래드층(31)의 단위 면적 1 cm2 당, 요부(31C)가 차지하는 면적이 0.6 cm2 이상) 있으면, 멀티 피크를 완화하는 효과를 보다 확실히 얻을 수 있다. 또한, n형 InP 클래드층(31)의 표면에서, 인접하는 요부(31C)의 사이를 평탄면으로 하는 것이 바람직하다.
또한, 도시하지 않지만, 본 실시 형태에 따른 제조 방법은, 도전성 지지 기판(80)의 두께를 80 ㎛ 이상 200 ㎛ 미만의 범위 내에 연삭(硏削)하는 연삭 공정을 더 가지는 것도 바람직하다. 본 실시 형태에서는, 도전성 지지 기판(80)으로서 Si 기판을 이용할 수 있고, 이 경우, 도전성 지지 기판(80)을 두께 200 ㎛ 미만으로 연삭해도 파손이 생기는 경우가 없다. 또한, 도전성 지지 기판(80)의 두께를 150 ㎛ 이하로까지 연삭할 수도 있고, 100 ㎛ 이하로까지 연삭할 수도 있다. 단, 도전성 지지 기판(80)의 두께를 80 ㎛ 미만으로까지 연삭하면, Si 기판이라도 파손이 생길 수 있기 때문에, 두께의 하한을 80 ㎛로 하는 것이 바람직하다. 또한, 도전성 지지 기판(80)의 두께가 80 ㎛ 이상이면, 반도체 발광 소자(100)를 충분히 핸들링 가능하다.
이 연삭 공정은, 전술의 접합 공정에 앞서서 실시해도 무방하고, 접합 공정 후의 임의의 단계에서 실시해도 무방하지만, 기판 제거 공정 후에 실시하는 것이 보다 바람직하다. 박형화(薄型化)한 웨이퍼를 이용해 가공하는 공정을 줄임으로써, 웨이퍼의 균열을 보다 확실히 방지할 수 있기 때문이다. 또한 기판 제거 공정 후에 연삭 공정을 실시하는 경우, 후술하는 이면 전극의 형성에 앞서서 연삭 공정을 실시하는 것으로 한다. 또한, Si 기판으로 이루어진 도전성 지지 기판(80)의 연삭은, 일반적인 기계 연삭에 의해 실시할 수 있고, 에칭을 병용해도 무방하다.
또한, 본 발명의 바람직한 실시 형태에 따른 제조 방법에서는, 도 6에 도시한 것처럼, 반도체 발광 소자(100)를 제작한 후, 도전성 지지 기판(80)의 이면에 이면 전극(91)을 형성하고, 반도체 적층체(30)의 표면에 상면 전극(93)을 형성하는 공정을 더 가져도 무방하다. 상면 전극(93)은, 배선부(93a) 및 패드부(93b)를 포함해도 무방하다. 이러한 공정을 실시함으로써, 반도체 발광 소자(100')를 제작할 수 있다. 이면 전극(91) 및 상면 전극(93)의 형성은 공지된 수법을 이용할 수 있고, 예를 들면 스퍼터링법, 전자 빔 증착법 또는 저항 가열법 등을 이용할 수 있다.
또한, 본 실시 형태는, 설명의 편의를 위해, 성장용 기판(10)으로서 n형의 InP 기판을 이용하는 실시 형태로 했기 때문에, 성장용 기판(10) 상에 형성되는 각 층의 n형 및 p형에 대해서는 상기한 대로 했지만, p형의 성장용을 이용하는 경우에는, 각 층의 도전형의 n형/p형이 역전하는 것은 당연히 이해된다. 또한, 성장용 기판(10)으로서 언도프의 기판을 이용하는 경우에는, 성장용 기판(10) 상에 형성하는 반도체층의 도전성(p형 또는 n형)에 대응시켜서, 각 층의 도전성을 정하면 무방하다.
또한, 도 1의 반도체 발광 소자에 도시한 것처럼, 다이싱(dicing)에 앞서서 에피택셜 형성한 반도체층(3a, 3b, 3c)을 메사 에칭해도 무방하다.
[실시예]
(실시예 1)
이하, 실시예를 이용해 본 발명을 더 상세히 설명하지만, 본 발명은 이하의 실시예로 하등 한정되는 것은 아니다. 도 2∼도 5, 도 8, 도 9에 도시한 플로우 차트에 따라, 실시예 1에 따른 반도체 발광 소자를 제작하였다. 구체적으로는 이하 대로이다.
우선, n형 InP 기판의 (100)면 상에, n형 In0 . 57Ga0 . 43As 에칭 스톱층, n형 InP 클래드층(두께: 2 ㎛), i형 InP 스페이서층(두께: 300 ㎚), 발광 파장 1300 ㎚의 양자 우물 구조의 반도체 발광층(합계 130 ㎚), i형 InP 스페이서층(두께: 300 ㎚), p형 InP 클래드층(두께: 1.2 ㎛), p형 In0 . 8Ga0 . 20As0 .5P0.5 캡층(두께: 50 ㎚), p형 In0.57Ga0.43As 컨택트층(두께: 100 ㎚)을 MOCVD법에 따라 순차적으로 형성하였다. 또한, 양자 우물 구조의 반도체 발광층의 형성에 있어서, In0 . 73Ga0 . 27As0 .5P0.5 우물층(두께: 5 ㎚) 및 InP 장벽층(두께: 8 ㎚)을 10층씩 교대로 적층하였다.
p형 In0 . 57Ga0 . 43As 컨택트층 상에, 도 12a에 도시한 것처럼, 섬 형상으로 분산한 p형 오믹 전극부(Au/AuZn/Au, 합계 두께: 530 ㎚)를 형성하였다. 도 12a의 Ⅲ-Ⅲ 단면도가, 도 3 스텝(3A)의 모식 단면도에 상당한다. 이 패턴 형성에 있어서는, 레지스트 패턴을 형성하고, 다음으로 오믹 전극을 증착하고, 레지스트 패턴의 리프트 오프에 의해 형성하였다. 이 상태에서 광학 현미경을 이용해 웨이퍼의 반도체층을 상면시(上面視)로 관찰했는데, p형 오믹 전극부의, 반도체층으로의 접촉 면적률은 4.5%였다. 또한, 도 12a의 외형 사이즈는 380 ㎛2 이다.
다음으로, p형 오믹 전극부 및 그 주변에 레지스트 마스크를 형성하고, 오믹 전극부를 형성한 장소 이외의 p형 In0 . 57Ga0 . 43As 컨택트층을, 주석산-과산화수소계의 웨트 에칭에 의해 제거하였다. 그 후, 플라즈마 CVD법에 의해 p형 In0.80Ga0.20As0.50P0.50 캡층 상의 전면에 SiO2로 이루어지는 유전체층(두께: 700 ㎚)을 형성하였다. 그리고, p형 오믹 전극부의 상방 영역에, 폭 방향 및 길이 방향으로 폭 3 ㎛를 부가한 형상의 창문 패턴을 레지스트로 형성하고, p형 오믹 전극부 및 그 주변의 유전체층을, BHF에 의한 웨트 에칭에 의해 제거해, p형 In0.80Ga0.20As0.50P0.50 캡층을 노출시켰다. 이때, p형 In0 . 80Ga0 . 20As0 .50P0.50 캡층 상의 유전체층의 높이(H1)(700 ㎚)는, p형 컨택트층(두께: 130 ㎚)과 p형 오믹 전극부(두께: 530)로 이루어진 컨택트부의 높이(H2)(630 ㎚) 보다, 70 ㎚ 높다. 또한, 이 상태에서 광학 현미경을 이용해 웨이퍼의 반도체층을 상면시에서 관찰했는데, 유전체층(SiO2)의 접촉 면적률은 90%이었다.
다음으로, 금속 반사층(Al/Au/Pt/Au)을, p형 In0 . 80Ga0 . 20As0 .50P0.50 캡층 상의 전면(全面)에 증착에 의해 형성하였다. 금속 반사층의 각 금속층의 두께는, 순서대로 10 ㎚, 650 ㎚, 100 ㎚, 900 ㎚이다.
한편, 지지 기판이 되는 도전성 Si 기판(두께: 300 ㎛) 상에, 금속 접합층(Ti/Pt/Au)을 형성하였다. 금속 접합층의 각 금속층의 두께는, 순서대로 650 ㎚, 10 ㎚, 900 ㎚이다.
이들 금속 반사층 및 금속 접합층을 대향 배치하여, 300℃로 가열 압축 접합을 실시하였다. 그리고, InP 기판을 염산 희석액에 의해 웨트 에칭해 제거하였다.
다음으로, 도 8, 9에 도시한 플로우에 따라, n형 InP 클래드층에 조면화 처리를 실시하였다. 우선, 포지티브형의 포토레지스트(PR1)에 의해 패턴 형성을 실시하였다(도 8 스텝(B)). 포토레지스트(PR1)의 패턴은 도 13a에 도시한 것처럼, 각 요부(凹部)의 중심점을 이등변 삼각 격자상으로 2차원 배열하고, <011> 방위 및 <011> 방위와 수직 방향에서의 중심점의 간격은 6.6 ㎛로 하였다. 또한, 각 요부의 형상은 정육각형(한 변 2 ㎛)으로 하였다. 계속해서, 주석산-과산화수소수계의 에칭액을 이용해 n형 In0 . 57Ga0 . 43As 에칭 스톱층에 패턴 전사를 실시하였다(도 8 스텝(8C)). 그 후, 포토레지스트(PR1)를 세정 제거하고(도 8 스텝(8D)), n형 InP 클래드층에서의 전극 형성 영역의 상면(上面)에 다른 포토레지스트(PR2)를 더 형성하였다(도 9 스텝(9A)). 그 후, 염산-초산계의 에칭액(염산:초산 = 1:2)를 이용해 n형 InP 클래드층을 에칭하고(도 9 스텝(9B)), 또한, n형 In0 . 57Ga0 . 43As 에칭 스톱층을 황산-과산화수소계의 에칭액(황산:과산화수소:물 = 3:1:1)를 이용해 웨트 에칭하여 제거하였다(도 9 스텝(9C)).
다음으로, n형 InP 클래드층 상에, 상면 전극의 배선부로서, n형 전극(Au(두께: 10 ㎚)/Ge(두께: 33 ㎚)/Au(두께: 57 ㎚)/Ni(두께: 34 ㎚)/Au(두께: 800 ㎚)/Ti(두께: 100 ㎚)/Au(두께: 1000 ㎚))을, 레지스트 패턴 형성, n형 전극의 증착, 레지스트 패턴의 리프트 오프에 의해, 도 12b에 도시한 것처럼 형성하였다. 또한, 패드부(Ti(두께: 150 ㎚)/Pt(두께: 100 ㎚)/Au(두께: 2500 ㎚))를 n형 전극 상에 형성하고, 상면 전극의 패턴을 도 12b에 도시한 대로 하였다. 도 12b에서의 Ⅳ-Ⅳ 단면도가, 도 6에 상당한다. 또한, 도 12a와 마찬가지로, 도 12b의 외형 사이즈는 380 ㎛2 이다.
마지막으로, 메사 에칭에 의해 각 소자 사이(폭 60 ㎛)의 반도체층을 제거해 다이싱 라인을 형성하였다. 그리고, Si 기판의 이면측으로의 이면 전극(Ti(두께: 10 ㎚)/Pt(두께: 50 ㎚)/Au(두께: 200 ㎚))을 형성하고, 다이싱에 의한 칩 개편화를 실시하여, 실시예 1에 따른 반도체 발광 소자를 제작하였다. 또한, 칩 사이즈는 350 ㎛×350 ㎛이다.
(실시예 2)
실시예 1에서의 발광 파장 1300 ㎚의 양자 우물 구조의 반도체 발광층을 발광 파장 1460 ㎚로 한 이외에는, 실시예 1과 마찬가지로 해서, 실시예 2에 따른 반도체 발광 소자를 제작하였다. 또한, 실시예 2에서는 양자 우물 구조의 반도체 발광층으로서, In0 . 65Ga0 . 35As0 .19P0.81 우물층(두께: 5 ㎚) 및 InP 장벽층(두께: 8 ㎚)을 10층씩 교대로 적층하였다.
(비교예 1)
실시예 1에서의 n형 InP 클래드층 표면에 조면화 처리를 실시하지 않은 이외에는, 실시예 1과 마찬가지로 해서, 비교예 1에 따른 반도체 발광 소자를 제작하였다.
(비교예 2)
실시예 2에서의 n형 InP 클래드층 표면에 조면화 처리를 실시하지 않은 이외에는, 실시예 2와 마찬가지로 해서, 비교예 2에 따른 반도체 발광 소자를 제작하였다.
<SEM에 의한 관찰>
실시예 1에 대해, 주사형(走査型) 전자 현미경(SEM)에 의해, n형 InP 클래드층 표면을 관찰하였다. 관찰한 SEM 이미지를 도 14a에 도시한다. 또한, 도 14a의 단면 SEM 이미지를 도 14b에 도시한다. 또한, 도 14a에서의 지면(紙面) 상하 방향이 <011> 방위이며, 도 14b는 상기 <011> 방위에 대해 수직인 방향에서의 단면 이미지이다. 또한, 도시하지 않지만, 실시예 2에 대해서도 마찬가지의 SEM 이미지가 관찰되었고, 한편, 비교예 1, 2의 SEM 이미지에서는, n형 InP 클래드층 표면이 평탄면인 것이 확인되었다.
도 14a로부터, 형성된 요부(凹部)는 타원상(楕圓狀)인 것이 확인된다. 또한, 이 타원상의 장축이 <011> 방위인 것도 확인할 수 있다. 또한, 도 14b에서의 경사면은, {011}면 측에서 관찰했을 경우의 상면(上面)의 {100}면과 경사면과의 사이의 각도가 SEM 이미지로부터 38°인 것이 확인되고, 경사면이 {111}면인 경우의 {100}면과의 사이의 각도(54.7도) 보다 예각이었다.
<발광 스펙트럼의 평가>
실시예 1, 2 및 비교예 1, 2의 발광 스펙트럼을 각각 측정하였다. 실시예 1의 측정 결과를 도 15a에, 비교예 1의 측정 결과를 도 15b에, 실시예 2의 측정 결과를 도 16a에, 비교예 2의 측정 결과를 도 16b에 각각 도시한다. 또한, 도 15a, 도 15b 및 도 16a, 도 16b 각각에, 발광 스펙트럼의 극소값이 되는 위치를 화살표에 의해 나타낸다.
발광 스펙트럼에 있어서 극소값이 있다는 것은, 파장 스펙트럼이 분열하고 있는 것을 의미하고, 피크가 복수 존재하게 된다. 도 15a, 도 15b를 대비하면, 조면화 처리를 하고 있지 않은 비교예 1에서는 극소값이 4개 있었는데, 조면화 처리를 실시한 실시예 1에서는 극소값은 1개인 것을 확인할 수 있다. 또한, 도 16a, 도 16b를 대비하면, 조면화 처리를 하고 있지 않은 비교예 2에서는 극소값이 5개 있었는데, 조면화 처리를 실시한 실시예 2에서는 극소값은 1개인 것을 확인할 수 있다. 이러한 결과로부터, n형 InP 클래드층에 조면화 처리를 실시해 요부(凹部)를 형성함으로써, 발광 스펙트럼 중의 멀티 피크를 완화할 수 있는 것을 확인할 수 있었다.
(실시예 3)
실시예 1에 있어서, 포토레지스트(PR1)의 패턴을, 도 13a에 도시한 것처럼, 각 요부의 중심점을 정삼각(正三角) 격자상으로 2차원 배열하였는데, 도 13b에 도시한 정방 격자상의 2차원 배열로 하고, 요부의 <011> 방위 및 <011> 방위와 수직 방향에서의 중심점의 간격을 8 ㎛로 변경한 이외에는, 실시예 1과 마찬가지로 해서, 실시예 3에 따른 반도체 발광 소자를 제작하였다. 또한, 포토레지스트(PR1)의 각 요부의 형상은, 실시예 1과 동일한 한 변의 길이 2 ㎛인 정육각형이다.
<SEM에 의한 관찰>
실시예 3에 대해, 주사형 전자 현미경(SEM)에 의해, n형 InP 클래드층 표면을 관찰하였다. 관찰한 SEM 이미지를 도 17a에 도시한다. 또한, 도 17a의 확대 이미지를 도 17b에, 도 17b의 단면 SEM 이미지를 도 17c에 도시한다. 또한, 도 17b에서의 지면 상하 방향이 <011> 방위이며, 도 17c는 상기 <011> 방위에 대해 수직인 방향에서의 단면 이미지이다.
도 17b로부터, 형성된 요부(凹部)는 타원상인 것이 확인되고, 이 타원상의 장축이 <011> 방위인 것도 확인할 수 있다.
<발광 스펙트럼의 평가>
또한, 실시예 1, 2와 마찬가지로 해서, 실시예 3의 발광 스펙트럼을 측정하였다. 결과를 도 18에 도시한다. 실시예 3에서는, 극소값이 2개가 되고 있어, 멀티 피크를 완화할 수 있다는 것을 확인하였다. 또한, 실시예 1과 실시예 3의 발광 스펙트럼을 비교하면, 실시예 1의 쪽이, 멀티 피크의 완화 효과가 큰 것을 알 수 있다.
본 발명에 의하면, InP 클래드층을 포함한 접합형의 반도체 발광 소자에 있어서, 발광 스펙트럼 중 멀티 피크를 완화할 수 있는 반도체 발광 소자를 제공할 수 있다.
1: 반도체 발광 소자
10: 성장용 기판
20: Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층
30: 반도체 적층체
31: n형 InP 클래드층
35: 반도체 발광층
35W: 우물층
35B: 장벽층
37: p형 InP 클래드층
39: p형 캡층
40: 컨택트부
41(41a): p형 컨택트층
43: 오믹 금속부
50: 유전체층
60: 금속 반사층
70: 금속 접합층
80: 도전성 지지 기판
100, 100': 반도체 발광 소자
91: 이면 전극
93: 상면 전극
E1: 노출 영역
E2: 노출면
E3: 노출부

Claims (9)

  1. 도전성 지지 기판 상에, 제1 도전형의 InP 클래드층, 반도체 발광층, 및 제2 도전형의 InP 클래드층이 순차적으로 설치되고, 상기 제2 도전형의 InP 클래드층을 광 취출(取出) 측으로 하는 반도체 발광 소자에 있어서,
    상기 도전성 지지 기판과, 상기 제1 도전형의 InP 클래드층과의 사이에, 상기 반도체 발광층으로부터 방사되는 광을 반사하는 금속 반사층을 더 가지고,
    상기 제2 도전형의 InP 클래드층의 표면에, 복수의 요부(凹部)가 설치되는 것을 특징으로 하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 요부의 저부(底部)가 <011> 방위에 따르는, 반도체 발광 소자.
  3. 제2항에 있어서,
    상기 요부의 형상이, 상기 광 취출 측에서 평면으로 볼 때 타원상이고,
    상기 타원상의 장축이 상기 요부의 상기 저부에 따르는, 반도체 발광 소자.
  4. 제2항에 있어서,
    상기 광 취출 측에서 평면으로 볼 때, 상기 요부의 폭이 상기 요부의 중심축 방향에 따라 주기적으로 변화하고,
    상기 중심축 방향은 상기 요부의 상기 저부에 따르는, 반도체 발광 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 요부가 규칙적으로 배열되는, 반도체 발광 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 도전형의 InP 클래드층의 표면에 있어서, 인접하는 상기 요부의 사이가 평탄면인, 반도체 발광 소자.
  7. 성장용 기판 상에, In, Ga 및 As를 포함한 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층, 제2 도전형의 InP 클래드층, 반도체 발광층, 및 제1 도전형의 InP 클래드층을 순차적으로 형성하는 반도체층 형성 공정과,
    상기 제1 도전형의 InP 클래드층 상에, 상기 반도체 발광층으로부터 방사되는 광을 반사하는 금속 반사층을 형성하는 금속 반사층 형성 공정과,
    금속 접합층이 표면에 설치된 도전성 지지 기판을, 상기 금속 접합층을 통해 상기 금속 반사층에 접합하는 접합 공정과,
    상기 성장용 기판을 제거하는 기판 제거 공정과,
    상기 기판 제거 공정 후, 상기 제2 도전형의 InP 클래드층의 표면에 복수의 요부를 형성하는 조면화 처리 공정
    을 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 조면화 처리 공정에 있어서, 상기 요부의 저부를 <011> 방위에 따르게 하는, 반도체 발광 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 조면화 처리 공정이,
    상기 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층을 에칭하여 패턴 형성하는 제1 공정과,
    상기 패턴 형성된 상기 Ⅲ-Ⅴ족 화합물 반도체 에칭 스톱층을 마스크로서 이용하여, 상기 제2 도전형의 InP 클래드층의 표면을 에칭하는 제2 공정
    을 포함하는 반도체 발광 소자의 제조 방법.
KR1020197017319A 2016-12-20 2017-12-15 반도체 발광 소자 및 그 제조 방법 KR102437828B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016246130A JP6608352B2 (ja) 2016-12-20 2016-12-20 半導体発光素子およびその製造方法
JPJP-P-2016-246130 2016-12-20
PCT/JP2017/045194 WO2018116995A1 (ja) 2016-12-20 2017-12-15 半導体発光素子およびその製造方法

Publications (2)

Publication Number Publication Date
KR20190089915A true KR20190089915A (ko) 2019-07-31
KR102437828B1 KR102437828B1 (ko) 2022-08-30

Family

ID=62627426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197017319A KR102437828B1 (ko) 2016-12-20 2017-12-15 반도체 발광 소자 및 그 제조 방법

Country Status (7)

Country Link
US (1) US11205739B2 (ko)
JP (1) JP6608352B2 (ko)
KR (1) KR102437828B1 (ko)
CN (1) CN110088921B (ko)
DE (1) DE112017006428T5 (ko)
TW (1) TWI708406B (ko)
WO (1) WO2018116995A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6452651B2 (ja) * 2016-06-30 2019-01-16 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法および半導体光デバイス
JP2019114650A (ja) * 2017-12-22 2019-07-11 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP6785331B2 (ja) * 2018-03-30 2020-11-18 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法及び半導体光デバイスの中間体
WO2019203329A1 (ja) 2018-04-19 2019-10-24 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
CN111971805A (zh) * 2018-04-19 2020-11-20 同和电子科技有限公司 半导体发光元件及其制造方法
JP7154429B2 (ja) * 2018-12-24 2022-10-17 泉州三安半導体科技有限公司 発光ダイオード及びその製作方法
JP6679767B1 (ja) * 2019-01-07 2020-04-15 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子及び半導体発光素子の製造方法
JP2020167373A (ja) * 2019-03-28 2020-10-08 ウシオオプトセミコンダクター株式会社 赤外ｌｅｄ素子
WO2020196739A1 (ja) * 2019-03-28 2020-10-01 ウシオオプトセミコンダクター株式会社 赤外ｌｅｄ素子
JP6903210B2 (ja) * 2019-10-15 2021-07-14 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子及びその製造方法
JP2021090004A (ja) * 2019-12-05 2021-06-10 ウシオ電機株式会社 赤外ｌｅｄ素子
JP7201574B2 (ja) * 2019-12-05 2023-01-10 ウシオ電機株式会社 赤外ｌｅｄ素子
WO2023037629A1 (ja) * 2021-09-13 2023-03-16 ウシオ電機株式会社 赤外ｌｅｄ素子

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06237042A (ja) 1993-02-12 1994-08-23 Nec Corp 半導体歪量子井戸構造
JPH07147454A (ja) 1993-11-26 1995-06-06 Hitachi Ltd 半導体素子
JP2005259910A (ja) * 2004-03-10 2005-09-22 Shin Etsu Handotai Co Ltd 発光素子及びその製造方法
JP2010278278A (ja) * 2009-05-29 2010-12-09 Nippon Telegr & Teleph Corp <Ntt> 光半導体装置
JP2011199111A (ja) * 2010-03-23 2011-10-06 Stanley Electric Co Ltd 光半導体装置及びその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57184277A (en) * 1981-05-08 1982-11-12 Fujitsu Ltd Manufacture of semiconductor light emission device
US4538342A (en) * 1984-06-15 1985-09-03 At&T Bell Laboratories Forming platinum contacts to in-based group III-V compound devices
US4953170A (en) * 1989-06-15 1990-08-28 At&T Bell Laboratories Method for forming a heteroepitaxial structure, and a device manufactured thereby
JPH0451569A (ja) * 1990-06-20 1992-02-20 Nec Corp 半導体集積化光源の製造方法
JPH07184277A (ja) 1993-12-24 1995-07-21 Tokyo Gas Co Ltd 自動検針用無線システム
JPH10242511A (ja) * 1997-02-28 1998-09-11 Nippon Telegr & Teleph Corp <Ntt> 歪多重量子井戸構造
US7276390B2 (en) * 2002-08-29 2007-10-02 Avago Technologies General Ip Pte Ltd Long wavelength indium arsenide phosphide (InAsP) quantum well active region and method for producing same
TWI227063B (en) * 2004-03-19 2005-01-21 Ind Tech Res Inst Light emitting diode and fabrication method thereof
JP4092658B2 (ja) 2004-04-27 2008-05-28 信越半導体株式会社 発光素子の製造方法
JP4954549B2 (ja) * 2005-12-29 2012-06-20 ローム株式会社 半導体発光素子およびその製法
TWI288979B (en) * 2006-02-23 2007-10-21 Arima Optoelectronics Corp Light emitting diode bonded with metal diffusion and manufacturing method thereof
JP2008135667A (ja) * 2006-11-29 2008-06-12 Hamamatsu Photonics Kk 半導体装置
JP2009200178A (ja) * 2008-02-20 2009-09-03 Hitachi Cable Ltd 半導体発光素子
JP2009206265A (ja) * 2008-02-27 2009-09-10 Hitachi Cable Ltd 半導体発光素子及び半導体発光素子の製造方法
JP5167076B2 (ja) * 2008-11-12 2013-03-21 スタンレー電気株式会社 光半導体装置及びその製造方法
JP2012033521A (ja) * 2010-07-28 2012-02-16 Hitachi Cable Ltd 基板、及び発光素子
JP2012084727A (ja) 2010-10-13 2012-04-26 Hitachi Cable Ltd 発光素子
EP2445019B1 (en) * 2010-10-25 2018-01-24 LG Innotek Co., Ltd. Electrode configuration for a light emitting diode
JP2012231000A (ja) 2011-04-26 2012-11-22 Toshiba Corp 半導体発光装置
JP2013030606A (ja) * 2011-07-28 2013-02-07 Hitachi Cable Ltd 半導体発光素子
JP2013171948A (ja) * 2012-02-20 2013-09-02 Sumitomo Electric Ind Ltd 発光素子、エピタキシャルウエハおよびその製造方法
JP6287317B2 (ja) 2013-02-28 2018-03-07 日亜化学工業株式会社 半導体発光素子
WO2014171467A1 (ja) * 2013-04-16 2014-10-23 エルシード株式会社 Ｌｅｄ素子及びその製造方法
US9306115B1 (en) * 2015-02-10 2016-04-05 Epistar Corporation Light-emitting device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06237042A (ja) 1993-02-12 1994-08-23 Nec Corp 半導体歪量子井戸構造
JPH07147454A (ja) 1993-11-26 1995-06-06 Hitachi Ltd 半導体素子
JP2005259910A (ja) * 2004-03-10 2005-09-22 Shin Etsu Handotai Co Ltd 発光素子及びその製造方法
JP2010278278A (ja) * 2009-05-29 2010-12-09 Nippon Telegr & Teleph Corp <Ntt> 光半導体装置
JP2011199111A (ja) * 2010-03-23 2011-10-06 Stanley Electric Co Ltd 光半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2018101675A (ja) 2018-06-28
CN110088921B (zh) 2022-01-28
US11205739B2 (en) 2021-12-21
TWI708406B (zh) 2020-10-21
DE112017006428T5 (de) 2019-09-05
TW201830729A (zh) 2018-08-16
KR102437828B1 (ko) 2022-08-30
CN110088921A (zh) 2019-08-02
US20200020828A1 (en) 2020-01-16
JP6608352B2 (ja) 2019-11-20
WO2018116995A1 (ja) 2018-06-28

Similar Documents

Publication Publication Date Title
KR20190089915A (ko) 반도체 발광 소자 및 그 제조 방법
JP6452651B2 (ja) 半導体光デバイスの製造方法および半導体光デバイス
KR102441461B1 (ko) 반도체 발광소자 및 그 제조방법
KR102426467B1 (ko) 반도체 광 디바이스의 제조방법 및 반도체 광 디바이스의 중간체
KR102419420B1 (ko) 반도체 발광소자 및 그 제조방법
US20230155061A1 (en) Semiconductor light-emitting element and method of producing the same
TWI743463B (zh) 半導體光元件的製造方法以及半導體光元件的中間體
WO2019216308A1 (ja) 半導体発光素子及び半導体発光素子の製造方法
JP6875076B2 (ja) 半導体発光素子の製造方法および半導体発光素子

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant