JP2018006494A - 半導体発光素子の製造方法および半導体発光素子 - Google Patents

Abstract

【課題】接合不良を抑制することができ、かつ、発光出力を従来よりも増大させることのできる、接合型の半導体発光素子の製造方法および半導体発光素子を提供する。【解決手段】本発明の半導体発光素子の製造方法は、ＩｎＰ成長用基板１０上に半導体積層体３０を形成する第１工程と、コンタクト層４１を形成する第２工程と、オーミック金属部４３を形成する第３工程と、コンタクト部４０を形成する第４工程と、誘電体層５０を形成すると共に、コンタクト部４０の周囲を露出部Ｅ３とする第５工程と、金属反射層６０を形成する第６工程と、金属接合層７０が表面に設けられた導電性支持基板８０を、金属反射層６０に接合する第７工程と、ＩｎＰ成長用基板１０を除去する第８工程と、を有し、誘電体層５０の厚みを、コンタクト部４０の厚みよりも大きく形成し、空隙Ｖは、コンタクト部４０および露出部Ｅ３が導電性支持基板８０と対向する方向に位置する。【選択図】図４

Description

本発明は、半導体発光素子の製造方法および半導体発光素子に関する。

従来、波長７５０ｎｍ以上の赤外領域を発光波長とする赤外発光の半導体発光素子が知られている。赤外発光の半導体発光素子は、センサー、ガス分析、監視カメラなどの用途で、幅広く用いられている。

このような半導体発光素子の発光波長を、１０００ｎｍ〜２２００ｎｍの近赤外領域とする場合、活性層にＩｎおよびＰを含むＩｎＧａＡｓＰ系III-V族半導体を用いることが一般的である。従来、ＩｎＰ層などのＩｎＧａＡｓＰ系III-V族半導体層をエピタキシャル成長させる場合、成長用基板と、ＩｎおよびＰを含むＩｎＧａＡｓＰ系III-V族半導体層とを格子整合させるため、ＩｎＰ基板が成長用基板として用いられてきた。

例えば、特許文献１には、発振波長１．３μｍ帯の半導体レーザが開示されている。この半導体レーザは、ｎ−ＩｎＰ基板上に形成された多重歪量子井戸活性層を有し、当該多重歪量子井戸活性層は、ＩｎＧａＡｓＰ歪量子井戸とＩｎＧａＡｓＰ障壁層が交互に積層された構造を有している。

また、特許文献２には、ＩｎＰ基板と同じ格子定数を持つＩｎＧａＡｓＰバリア層と、ＩｎＰ基板より短い格子定数を持つＩｎ_０．３Ｇａ_０．７Ａｓ層からなる歪量子井戸層と、ＩｎＰ基板よりも長い格子定数を持つＩｎＡｓから成る格子歪補償層とからなる量子井戸層とが、ＩｎＰ基板上に設けられることが開示されている。

特開平７−１４７４５４号公報 特開平６−２３７０４２号公報

特許文献１および特許文献２に記載の技術では、成長用基板としてのＩｎＰ基板が、半導体発光素子の支持基板としてそのまま用いられる。これは、ＩｎＰ基板は近赤外領域の光に対しては透明であるため、光取り出しの点で何ら支障がなかったためである。

しかしながら、ＩｎＰ基板上に設けたＩｎおよびＰを含むIII-V族化合物半導体系の発光素子では、電流経路が電極直下に集中してしまうため、発光出力の増大には限界があった。

そこで、ＩｎＰ成長用基板上にIII-V族化合物半導体系層よりなる半導体積層体をエピタキシャル成長させて形成し、さらに、半導体積層体上に電流経路を制御する誘電体層およびコンタクト部を設け、次いで、金属反射層および導電性支持基板を更に設け、最後にＩｎＰ成長用基板を除去する、接合型の半導体発光素子を本発明者は着想した。ところが、導電性支持基板の金属接合層と金属反射層とを接合しようとしても、接合不良が発生する場合があることが確認され、本発明者はこの点を新たな課題として認識した。

そこで本発明は、接合不良を抑制することができ、かつ、発光出力を従来よりも増大させることのできる、ＩｎＰ基板上に形成したＩｎおよびＰを含むIII-V族化合物半導体系における接合型の半導体発光素子の製造方法および半導体発光素子を提供することを目的とする。

本発明者は、上記課題を解決する方途について鋭意検討したところ、支持基板側の金属接合層と、半導体積層体側の金属反射層との間に適切な空隙を設けることにより、接合不良の発生を抑制できることを知見し、本発明を完成するに至った。

すなわち、本発明の要旨構成は以下の通りである。
（１）ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する第１工程と、
前記半導体積層体上にIII−V族化合物半導体からなるコンタクト層を形成する第２工程と、
前記コンタクト層上の一部にオーミック金属部を形成すると共に、前記コンタクト層の表面に露出領域を残す第３工程と、
前記露出領域における前記コンタクト層を前記半導体積層体の表面が露出するまで除去して、前記オーミック金属部および前記コンタクト層からなるコンタクト部を形成すると共に、前記半導体積層体の露出面を形成する第４工程と、
前記半導体積層体の前記露出面上の一部に誘電体層を形成すると共に、前記コンタクト部の周囲を露出部とする第５工程と、
前記誘電体層、前記露出部および前記コンタクト部上に、Ａｕを主成分とする金属反射層を形成する第６工程と、
金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第７工程と、
前記ＩｎＰ成長用基板を除去する第８工程と、を有し、
前記第５工程において、前記誘電体層の厚みを、前記コンタクト部の厚みよりも大きく形成し、
前記第７工程における接合により、前記金属接合層と前記金属反射層との間に空隙が形成され、該空隙は、前記コンタクト部および前記露出部が前記導電性支持基板と対向する方向に位置することを特徴とする、半導体発光素子の製造方法。

（２）前記導電性支持基板は導電性のＳｉ基板である、前記（１）に記載の半導体発光素子の製造方法。

（３）前記空隙の外形は、中央部が凹部であると共に周縁部が凸部である、前記（２）に記載の半導体発光素子の製造方法。

（４）前記第５工程において形成される前記誘電体層の厚みと、前記コンタクト部の厚みとの差を１０ｎｍ以上１００ｎｍ以下とする、前記（１）〜（３）のいずれかに記載の半導体発光素子の製造方法。

（５）前記誘電体層が前記半導体積層体と接触する接触面積率が、８０％以上９５％以下である、前記（１）〜（４）のいずれかに記載の半導体発光素子の製造方法。

（６）前記半導体積層体は、ｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に含み、前記ｎ型クラッド層、前記活性層および前記ｐ型クラッド層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層である、前記（１）〜（５）のいずれかに記載の半導体発光素子の製造方法。

（７）前記半導体積層体がダブルヘテロ構造または多重量子井戸構造を有する、前記（６）に記載の半導体発光素子の製造方法。

（８）前記誘電体層はＳｉＯ_２からなる、前記（１）〜（７）のいずれかに記載の半導体発光素子の製造方法。

（９）導電性支持基板と、
該導電性支持基板の表面に設けられた金属接合層と、
前記金属接合層の上に設けられ、該金属接合層に一部接触し、かつ、該金属接合層の主表面を覆う金属反射層と、
前記金属接合層および前記金属反射層の間に設けられた空隙と、
前記金属反射層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、
前記金属反射層および前記半導体積層体の間に、離隔かつ並列して設けられた誘電体層およびコンタクト部と、を有し、
前記金属反射層の主成分はＡｕであり、
前記誘電体層および前記コンタクト部が離隔する間隙において、前記金属反射層および前記半導体積層体が接触し、
前記空隙は、前記コンタクト部および前記間隙が前記導電性支持基板と対向する方向に位置することを特徴とする半導体発光素子。

（１０）前記導電性支持基板は導電性のＳｉ基板である、前記（９）に記載の半導体発光素子。

（１１）前記誘電体層の厚みは、前記コンタクト部の厚みよりも大きい、前記（９）または（１０）に記載の半導体発光素子。

（１２）前記空隙の外形は、中央部が凹部であると共に周縁部が凸部である、前記（９）〜（１１）のいずれかに記載の半導体発光素子。

（１３）前記誘電体層の厚みと、前記コンタクト部の厚みとの差は１０ｎｍ以上１００ｎｍ以下である、前記（９）〜（１２）のいずれかに記載の半導体発光素子。

（１４）前記誘電体層が前記半導体積層体と接触する接触面積率が、８０％以上９５％以下である、前記（９）〜（１３）のいずれかに記載の半導体発光素子。

（１５）前記半導体積層体は、ｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に含み、前記ｎ型クラッド層、前記活性層および前記ｐ型クラッド層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層である、前記（９）〜（１４）のいずれかに記載の半導体発光素子。

（１６）前記半導体積層体がダブルヘテロ構造または多重量子井戸構造を有する、前記（１５）に記載の半導体発光素子。

（１７）前記誘電体層はＳｉＯ_２からなる、前記（９）〜（１６）のいずれかに記載の半導体発光素子。

本発明によれば、接合不良を抑制することができ、かつ、発光出力を従来よりも増大させることのできる、ＩｎＰ基板上に形成したＩｎおよびＰを含むIII-V族化合物半導体系における接合型の半導体発光素子の製造方法および半導体発光素子を提供することができる。

（Ａ）〜（Ｃ）は、本発明の一実施形態に従う半導体発光素子の製造工程における模式断面図である。 （Ａ）〜（Ｃ）は、本発明の一実施形態に従う半導体発光素子の製造工程における模式断面図である。 （Ａ），（Ｂ）は、本発明の一実施形態に従う半導体発光素子の製造工程における模式断面図である。 （Ａ），（Ｂ）は、本発明の一実施形態に従う半導体発光素子の製造工程における模式断面図である。 本発明の一実施形態に従う半導体発光素子の、誘電体層およびコンタクト部周辺を説明する模式図である。 （Ａ）は、実施例におけるオーミック電極部のパターンを示す模式上面図であり、（Ｂ）は、実施例における上面電極のパターンを示す模式上面図である。 （Ａ）は、発明例１に係る半導体発光素子のＴＥＭ断面図であり、（Ｂ）はその模式図である。

本発明に従う実施形態の説明に先立ち、以下の点について予め説明する。まず、本明細書において組成比を明示せずに単に「ＩｎＧａＡｓＰ」と表記する場合は、III族元素（Ｉｎ，Ｇａの合計）と、V族元素（Ａｓ，Ｐ）との化学組成比が１：１であり、かつ、III族元素であるＩｎおよびＧａの比率と、V族元素であるＡｓおよびＰの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、III族元素にＩｎおよびＧａのいずれか一方が含まれない場合を含み、また、V族元素にＡｓおよびＰのいずれか一方が含まれない場合を含むものとする。ただし、「ＩｎおよびＰを少なくとも含む」ＩｎＧａＡｓＰと明示的に記載する場合、III族元素にＩｎが０％超１００％以下含まれ、かつ、V族元素にＰが０％超１００％以下含まれものとする。また、「ＩｎＧａＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＡｓが含まれないことを意味し、「ＩｎＧａＡｓ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＰが含まれないことを意味する。同様に、「ＩｎＡｓＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａが含まれないことを意味し、「ＧａＡｓＰ」と表記する場合には、上記「ＩｎＧａＡｓＰ」にＩｎが含まれないことを意味する。そして、「ＩｎＰ」と表記する場合は、上記「ＩｎＧａＡｓＰ」にＧａおよびＡｓが含まれないことを意味する。なお、ＩｎＧａＡｓＰの各成分組成比は、フォトルミネッセンス測定およびＸ線回折測定などによって測定することができる。

また、本明細書において、電気的にｐ型として機能する層をｐ型層と称し、電気的にｎ型として機能する層をｎ型層と称する。一方、ＺｎやＳ、Ｓｎ等の特定の不純物を意図的には添加しておらず、電気的にｐ型またはｎ型として機能しない場合、「ｉ型」または「アンドープ」と言う。アンドープのＩｎＧａＡｓＰ層には、製造過程における不可避的な不純物の混入はあってよく、具体的には、キャリア密度が小さい（例えば４×１０^１６／ｃｍ^３未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。また、ＺｎやＳｎ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。

また、形成される各層の厚み全体は、光干渉式膜厚測定器を用いて測定することができる。さらに、各層の厚みのそれぞれは、光干渉式膜厚測定器および透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造のように各層の厚みが小さい場合にはＴＥＭ−ＥＤＳを用いて厚みを測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。

以下、図面を参照して本発明の実施形態について説明する。ここで、本実施形態に従う半導体発光素子の製造方法の実施形態の説明に先立ち、図１〜図５の関係について説明する。図１〜図４は、本発明の一実施形態に従う半導体発光素子の製造方法における各工程を説明する模式断面図であり、この半導体発光素子は、図１（Ａ）〜（Ｃ）、図２（Ａ）〜（Ｃ），図３（Ａ），（Ｂ）、図４（Ａ），（Ｂ）の順に従い製造することができる。図５は、図２（Ｃ）において形成される、誘電体層５０およびコンタクト部４０周辺を説明する拡大図である。なお、同一の構成要素には原則として同一の参照番号を付して、重複する説明を省略する。また、各図において、説明の便宜上、基板および各層の縦横の比率を実際の比率から誇張して示している。

（半導体発光素子の製造方法）
本発明の一実施形態に従う半導体発光素子１００の製造方法は、以下に詳細を後述する第１工程、第２工程、第３工程、第４工程、第５工程、第６工程、第７工程および第８工程を有する。第１工程では、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する（図１（Ａ），（Ｂ））。第２工程では、半導体積層体３０上にIII−V族化合物半導体からなるコンタクト層４１を形成する（図１（Ｃ））。第３工程では、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す（図２（Ａ））。第４工程では、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する（図２（Ｂ））。第５工程では、半導体積層体３０の露出面Ｅ２上の一部に誘電体層５０を形成すると共に、コンタクト部４０の周囲を露出部Ｅ３とする（図２（Ｃ））。第６工程では、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に、Ａｕを主成分とする金属反射層６０を形成する（図３（Ａ））。第７工程では、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する（図３（Ｂ））。そして、第８工程では、ＩｎＰ成長用基板１０を除去する（図４（Ａ））。ここで、第５工程（図２（Ｃ））において、誘電体層５０の厚みを、コンタクト部４０の厚みよりも大きく形成する。そして、第７工程（図３（Ｂ））における接合により、金属接合層７０と金属反射層６０との間に空隙Ｖが形成され、該空隙Ｖは、コンタクト部４０および露出部Ｅ３が導電性支持基板８０と対向する方向に位置する。こうして、本発明の一実施形態に従う半導体発光素子１００が製造される。以下、各工程の詳細を順次説明する。

＜第１工程＞
第１工程は、前述のとおり、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する工程である（図１（Ａ），（Ｂ））。

第１工程では、図１（Ａ）に示すように、まずＩｎＰ成長用基板１０を用意する。ＩｎＰ成長用基板１０には、一般的に入手可能なｎ型ＩｎＰ基板、アンドープのＩｎＰ基板、ｐ型ＩｎＰ基板のいずれを用いることもできる。以下、説明の便宜のため、ＩｎＰ成長用基板１０としてｎ型ＩｎＰ基板を用いる実施形態を説明する。

第１工程において、ＩｎＰ成長用基板１０上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体３０を形成する。半導体積層体３０は、ｎ型クラッド層３１と、活性層３５と、ｐ型クラッド層３７とをこの順に含み、ｎ型クラッド層３１、活性層３５およびｐ型クラッド層３７は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層であることが好ましい。半導体積層体３０は、活性層３５を、ｎ型クラッド層３１およびｐ型クラッド層３７で挟持したダブルヘテロ（ＤＨ）構造または多重量子井戸（ＭＱＷ）構造とすることができる。結晶欠陥抑制による光出力向上のため、半導体積層体３０が多重量子井戸構造を有することがより好ましい。多重量子井戸構造は、井戸層３５Ｗおよび障壁層３５Ｂを交互に繰り返した構造により形成することができ、井戸層３５ＷをＩｎＧａＡｓＰとすることができ、障壁層３５Ｂを、井戸層３５Ｗよりもバンドギャップの大きなＩｎＧａＡｓＰとすることが好ましい。このような半導体積層体３０により、半導体発光素子１００の発光波長を、所望の近赤外領域の波長とすることができる。例えば、ＩｎＧａＡｓＰ系III−V族化合物の組成変更により発光ピーク波長を１０００〜１６５０ｎｍとすることができ、ＭＱＷ構造の場合であればＩｎＧａＡｓＰ系III−V族化合物の組成変更に加えて井戸層と障壁層の組成差を調整して井戸層にひずみを加えることにより発光ピーク波長を１０００〜１９００ｎｍとすることもできる。いずれの場合も、発光ピーク波長を１３００〜１５００ｎｍとすることが好ましい。なお、ｎ型クラッド層３１としてはｎ型のＩｎＰクラッド層を用いることが好ましく、ｐ型クラッド層３７としてはｐ型のＩｎＰクラッド層を用いることが好ましい。また、井戸層３５Ｗの成分組成をＩｎ_ｘｗＧａ_１−ｘｗＡｓ_ｙｗＰ_１−ｙｗと表す場合、０．５≦ｘｗ≦１、かつ、０．３≦ｙｗ≦１とすることができ、０．６≦ｘｗ≦０．８、かつ、０．５≦ｙｗ≦１とすることが好ましい。また、障壁層３５Ｂの成分組成をＩｎ_ｘｂＧａ_１−ｘｂＡｓ_ｙｂＰ_１−ｙｂと表す場合、０．５≦ｘｂ≦１、かつ、０≦ｙｂ≦０．５とすることができ、０．８≦ｘｂ≦１、かつ、０≦ｙｂ≦０．２とすることが好ましい。

半導体積層体３０の全体の厚みは制限されないが、例えば２μｍ〜８μｍとすることができる。また、ｎ型クラッド層３１の厚みも制限されないが、例えば１μｍ〜５μｍとすることができる。さらに、活性層３５の厚みも制限されないが、例えば１００ｎｍ〜１０００ｎｍとすることができる。また、ｐ型クラッド層３７の厚みも制限されないが、例えば０．８μｍ〜３μｍとすることができる。活性層３５が量子井戸構造を有する場合、井戸層３５Ｗの厚みを３ｎｍ〜１５ｎｍとすることができ、障壁層３５Ｂの厚みを５〜１５ｎｍとすることができ、両者の組数を３〜５０とすることができる。

また、半導体積層体３０は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰからなるｐ型キャップ層３９をｐ型クラッド層３７上に有することも好ましい。ｐ型キャップ層３９を設けることで、格子不整合を緩和することができる。ｐ型キャップ層３９の厚みは制限されないが、例えば５０〜２００ｎｍとすることができる。以下の実施形態では、説明の便宜上、半導体積層体３０の最表層がｐ型キャップ層３９であるとして説明するが、ｐ型キャップ層３９は任意の構成であるため、例えば半導体積層体３０の最表層をｐ型クラッド層３７としてもよい。

なお、図示しないが、半導体積層体３０は、ｎ型クラッド層３１および活性層３５の間と、活性層３５およびｐ型クラッド層の間とに、それぞれｉ型ＩｎＰスペーサ層を有することも好ましい。ｉ型ＩｎＰスペーサ層を設けることで、ドーパントの拡散を防止することができる。なお、ｉ型ＩｎＰスペーサ層の厚みは制限されないが、例えば５０〜４００ｎｍとすることができる。

ここで、半導体積層体３０の各層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法や分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）、Ａｓ源としてアルシン（ＡｓＨ_３）、Ｐ源としてホスフィン（ＰＨ_３）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩｎＧａＡｓＰ層を所望の厚みで形成することができる。なお、エピタキシャル成長させる他のＩｎＧａＡｓＰ層についても、同様の方法により形成することができる。各層をｐ型またはｎ型にドーパントする場合は、所望に応じてドーパント源のガスをさらに用いればよい。

なお、第１工程において、半導体積層体３０を形成するに先立ち、エッチングストップ層２０をＩｎＰ成長用基板１０上に形成しておくことも好ましい。エッチングストップ層２０は、第８工程においてＩｎＰ成長用基板１０をエッチングにより除去する際に用いることができる。エッチングストップ層としてはｎ型ＩｎＧａＡｓ層を用いることができ、この場合、ＩｎＰ成長用基板１０と格子整合させるため、III族元素におけるＩｎ組成比を０．３〜０．７とすることが好ましく、０．５〜０．６とすることがより好ましい。

＜第２工程＞
第２工程では、前述のとおり、半導体積層体３０上にIII−V族化合物半導体からなるコンタクト層４１を形成する工程である（図１（Ｃ））。例えば、図１（Ｃ）に示すように、ｐ型キャップ層３９上にｐ型のコンタクト層４１を形成することができる。ｐ型のコンタクト層４１は、オーミック金属部４３に接し、オーミック金属部４３と半導体積層体３０との間に介在する層であって、半導体積層体３０に比べてオーミック金属部４３との間のコンタクト抵抗が小さくなる組成であればよく、ｐ型のコンタクト層４１として、例えばｐ型のＩｎＧａＡｓ層を用いることができる。コンタクト層４１の厚みは制限されないが、例えば５０ｎｍ〜２００ｎｍとすることができる。

＜第３工程＞
第３工程では、前述のとおり、コンタクト層４１上の一部にオーミック金属部４３を形成すると共に、コンタクト層４１の表面に露出領域Ｅ１を残す工程である（図２（Ａ））。オーミック金属部４３は、所定のパターンで島状に分散させて形成することができる。ｐ型のコンタクト層４１としてｐ型のＩｎＧａＡｓ層を用いる場合、オーミック金属部４３として例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ａｕ／ＡｕＺｎ／Ａｕをオーミック金属部４３とすることができる。オーミック金属部４３の厚み（または合計厚み）は制限されないが、例えば３００〜１３００ｎｍ、より好ましくは３５０ｎｍ〜８００ｎｍとすることができる。

ここで、例えば、コンタクト層４１の表面にレジストパターンを形成し、オーミック金属部４３を蒸着させ、レジストパターンをリフトオフして形成すれば、第３工程を行うことができる。また、コンタクト層４１の表面全面に所定の金属層を形成し、当該金属層上にマスクを形成し、エッチングするなどして、オーミック金属部４３を形成することでも、第３工程を行うことができる。いずれの場合も、図２（Ａ）に示すように、コンタクト層４１上の一部にオーミック金属部４３が形成され、コンタクト層４１の表面には、オーミック金属部４３が接触しない表面、すなわち、露出領域Ｅ１が形成される。

なお、オーミック金属部４３の形状は、図２（Ａ）に示すように断面図において台形状となることがあるが、これは模式的な例示に過ぎない。オーミック金属部４３の形状は、断面図において矩形状に形成されても構わないし、角部に丸みを有していても構わない。

＜第４工程＞
第４工程は、前述のとおり、露出領域Ｅ１におけるコンタクト層４１を、半導体積層体３０の表面が露出するまで除去して、オーミック金属部４３およびコンタクト層４１ａからなるコンタクト部４０を形成すると共に、半導体積層体３０の露出面Ｅ２を形成する工程である（図２（Ｂ））。すなわち、先の第３工程において形成したオーミック金属部４３以外の場所におけるコンタクト層４１を、半導体積層体３０の最表層であるｐ型キャップ層３９の表面が露出するまでエッチングし、コンタクト層４１ａとする。例えば、オーミック金属部４３およびその近傍（２〜５μｍ程度）にレジストマスクを形成し、酒石酸−過酸化水素系などによりコンタクト層４１の露出領域Ｅ１をウェットエッチングすればよい。他にも、無機酸−過酸化水素系および有機酸−過酸化水素系などによってもウェットエッチングは可能である。また、第３工程において金属層上にマスクを形成し、エッチングによりオーミック金属部４３を形成した場合は、第４工程のエッチングを連続して行ってもよい。

なお、コンタクト部４０の厚みは、コンタクト層４１（４１ａ）およびオーミック金属部４３の合計厚みに相当し、例えば３５０ｎｍ〜１５００ｎｍ、より好ましくは４００ｎｍ〜１０００ｎｍとすることができる。

＜第５工程＞
第５工程は、前述のとおり、半導体積層体３０の露出面Ｅ２上の一部に誘電体層５０を形成すると共に、コンタクト部４０の周囲を露出部Ｅ３とする工程である（図２（Ｃ））。このような誘電体層５０および露出部Ｅ３は、例えば以下のようにして形成することができる。

まず、半導体積層体３０およびコンタクト部４０を被覆するように、半導体積層体３０上の全面に誘電体層を成膜する。成膜法としては、プラズマＣＶＤ法およびスパッタ法などの、公知の手法が適用可能である。そして、成膜した誘電体層表面の、コンタクト部４０の上方において、コンタクト部を完全に取囲む窓パターンをレジストで形成する。この場合、窓パターンは、コンタクト部の幅方向および長手方向の長さに対してそれぞれ１〜５μｍ程度拡がりを持たせることが好ましい。こうして形成したレジストパターンを用いて、コンタクト部周辺の誘電体をエッチングにより除去することで、誘電体層５０が形成されると共に、コンタクト部４０の周囲が露出部Ｅ３となる。なお、エッチングはバッファードフッ酸（ＢＨＦ）などによりウェットエッチングすればよい。

露出部Ｅ３が設けられることにより、誘電体層５０と、半導体積層体３０との剥離を抑制することができる。この効果を確実に得るためには、露出部Ｅ３の幅Ｗを０．５μｍ以上５μｍ以下とすることが好ましく、１μｍ以上３．５μｍ以下とすることがより好ましい（図５参照）。

さらに、誘電体層５０が半導体積層体３０と接触する接触面積率を、８０％以上９５％以下とすることが好ましい。こうすることで、半導体積層体３０の活性層３５に流れる電流の経路を、電極直下以外にも分散して流れるよう適切に制御することができ、半導体発光素子１００の発光出力を、より増大させることができる。なお、接触面積率は、ウエハの状態で測定することができるし、個片化後の半導体発光素子の状態から接触面積率を逆算する場合は、個片化の際に除去された半導体層（誘電体層が存在していた領域）の幅を片幅２０〜３０μｍ（両幅４０〜６０μｍ）と仮定して算出してもよい。

ここで、製造方法に係る本実施形態では、後続の第７工程において空隙Ｖを形成するために、本第５工程では誘電体層５０の厚みを、コンタクト部４０の厚みよりも大きく形成することとする。すなわち、図５に示すように、誘電体層５０の厚みをＨ_１、コンタクト部の厚みをＨ_２と表した場合、Ｈ_１＞Ｈ_２とする。こうすることで、空隙Ｖを確実に形成することができる。この条件の下、誘電体層５０の厚みを、例えば３６０ｎｍ〜１６００ｎｍ、より好ましくは４１０ｎｍ〜１１００ｎｍとすることができる。また、空隙Ｖをより確実に形成するため、誘電体層の厚みＨ_１と、コンタクト部４０の厚みＨ_２との差Ｈ_１−Ｈ_２を１０ｎｍ以上１００ｎｍ以下とすることがより好ましい。

また、誘電体層５０としては、ＳｉＯ_２、ＳｉＮ、ＩＴＯおよびＡｌＮなどを用いることができ、特に、誘電体層５０がＳｉＯ_２からなることが好ましい。ＳｉＯ_２は、ＢＨＦ等によるエッチング加工が容易だからである。

＜第６工程＞
第６工程は、前述のとおり、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に、Ａｕを主成分とする金属反射層６０を形成する工程である（図３（Ａ））。Ａｕを主成分とする金属反射層６０とは、金属反射層６０の組成においてＡｕが５０質量％超を占めることをいい、より好ましくはＡｕが８０質量％以上であることをいう。金属反射層６０は、複数層の金属層を含むことができるが、Ａｕからなる金属層（以下、「Ａｕ金属層」）を含む場合には、金属反射層６０の合計厚みのうち、Ａｕ金属層の厚みを５０％超とすることが好ましい。金属反射層６０を構成する金属には、Ａｕの他、Ａｌ，Ｐｔ，Ｔｉ、Ａｇなどを用いることができる。例えば、金属反射層６０はＡｕのみからなる単一層であってもよいし、金属反射層６０にＡｕ金属層が２層以上含まれていてもよい。後続の第７工程における接合を確実に行うため、金属反射層６０の最表層（半導体積層体３０と反対側の面）を、Ａｕ金属層とすることが好ましい。例えば、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に金属層を成膜し、金属反射層６０とすることができる。金属反射層６０におけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ〜２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ〜２００ｎｍとすることができる。金属反射層６０は、蒸着法などの一般的な手法により、誘電体層５０、露出部Ｅ３およびコンタクト部４０上に成膜して形成することができる。

ここで、図３（Ａ）に模式的に示されるように、金属反射層６０の上面は平坦面とはならず、凹部Ｒが露出部Ｅ３およびコンタクト部４０の上方に形成される。これは、先の第５工程において、誘電体層５０の厚みを、コンタクト部４０の厚みよりも大きく形成し、かつ、半導体積層体３０の表面に露出部Ｅ３を形成したためである。この凹部Ｒについては、以下の第７工程の説明の際に、空隙Ｖと併せて後述する。

＜第７工程＞
第７工程は、前述のとおり、金属接合層７０が表面に設けられた導電性支持基板８０を、金属接合層７０を介して金属反射層６０に接合する工程である（図３（Ｂ））。導電性支持基板８０の表面には、予め金属接合層７０を、スパッタ法や蒸着法などにより形成しておけばよい。この金属接合層７０と、金属反射層６０を対向配置して貼り合せ、２５０℃〜５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。

金属反射層６０と接合する金属接合層７０には、Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）を用いることができ、これらを積層したものとすることが好ましい。例えば、導電性支持基板８０の表面から順に、厚み４００ｎｍ〜８００ｎｍのＴｉ、厚み５ｎｍ〜２０ｎｍのＰｔ、厚み７００〜１２００ｎｍのＡｕを積層したものを金属接合層７０とすることができる。なお、金属反射層６０と金属接合層７０との接合を容易にするため、金属接合層７０側の最表層をＡｕ金属層とし、金属反射層６０の、金属接合層７０側の金属層もＡｕとして、Ａｕ−Ａｕ拡散によるＡｕ同士での接合を行うことが好ましい。

導電性支持基板８０には、近赤外波長に対して透明な基板を用いることが好ましく、例えば導電性のＳｉ基板を用いることができ、他にも、導電性のＧａＡｓ基板、またはＧｅ基板を用いてもよい。また、上述の半導体基板以外に、金属基板を用いることもできる。導電性支持基板８０の厚みは、用いる材料によっても異なるが、１００μｍ以上５００μｍ以下とすることができ、Ｓｉ基板やＧａＡｓ基板であれば、２００μｍ未満の厚みとしても、ハンドリング可能である。放熱性や脆性、コストを考慮すると、Ｓｉ基板が特に好ましい。

ここで、第７工程における接合により、金属接合層７０と金属反射層６０との間に空隙Ｖが形成される。この空隙Ｖは、コンタクト部４０および露出部Ｅ３が導電性支持基板８０と対向する方向に位置する。これは、第６工程において形成された凹部Ｒが、金属接合層７０と、金属反射層６０との間に閉塞されて空隙Ｖとなるためである。なお、空隙Ｖが形成される際、加熱圧縮により凹部Ｒの形状に多少の変形は生じうる。本実施形態では、このような空隙Ｖを意図的に形成しているため、空隙Ｖ以外の部分では金属反射層６０および金属接合層７０の接合が良好に行うことができることが実験的に確認された。さらに、この場合、順方向電圧Ｖｆの信頼性（すなわち、経時変化によるＶｆ上昇や断線の有無）も改善できることが確認できた。このような効果が得られる理由は、本実施形態により形成される空隙Ｖの特有形状により、導電性支持基板８０側からのコンタクト部への不純物拡散抑制効果があるからだとも推測される。

ここで、空隙Ｖの外形は、中央部が凹部であると共に周縁部が凸部であることが好ましい。このような形状は、外輪山形状と呼ばれることもある。空隙Ｖの外形が外輪山形状である場合、より確実に金属反射層６０および金属接合層７０の接合を行うことができる。なお、空隙Ｖの外形は、電子顕微鏡により観察することができる。また、凸部は山型または台形であり、凸部が傾斜した裾部（傾斜面）を有していることが、応力集中を抑制するためにも好ましい。

＜第８工程＞
第８工程は、前述のとおり、ＩｎＰ成長用基板１０を除去する工程である（図４（Ａ））。ＩｎＰ成長用基板１０は、例えば塩酸希釈液を用いてウェットエッチングにより除去することができ、エッチングストップ層２０を形成している場合は、当該層でエッチングを終了させることができる。なお、エッチングストップ層がｎ型ＩｎＧａＡｓ層である場合、例えば硫酸−過酸化水素系でウェットエッチングにより除去すればよい。

以上のようにして、半導体発光素子１００を作製することができる。この半導体発光素子１００は、空隙Ｖが形成されているため、接合不良を抑制することができる。また、半導体積層体３０の、導電性支持基板８０側の表面に誘電体層５０、コンタクト部４０および金属反射層６０が形成されているため、電流経路を電極直下に集中しないよう制御することができると共に、導電性支持基板８０と反対側を光取り出し口とできる。そのため、発光出力を従来のＩｎＰ基板を成長用基板兼、支持基板とする半導体発光素子に比べて増大させることができる。

なお、本実施形態に従う製造方法は、図４（Ｂ）に示すように、半導体発光素子１００を作製した後、導電性支持基板８０の裏面に裏面電極９１を形成し、半導体積層体３０の表面に上面電極９３を形成する工程をさらに有してもよい。上面電極９３は、配線部９３ａおよびパッド部９３ｂを含んでもよい。このような工程を行うことで、半導体発光素子１００’を作製することができる。裏面電極９１および上面電極９３の形成は公知の手法を用いることができ、例えばスパッタ法、電子ビーム蒸着法、または抵抗加熱法などを用いることができる。

また、本実施形態は、説明の便宜のため、ＩｎＰ成長用基板１０としてｎ型ＩｎＰ基板を用いる実施形態としたため、ＩｎＰ成長用基板１０上に形成される各層のｎ型およびｐ型については上記のとおりとしたが、ｐ型ＩｎＰ基板を用いる場合は、各層の導電型のｎ型／ｐ型が逆転するのは当然に理解される。また、ＩｎＰ成長用基板１０としてアンドープのＩｎＰ基板を用いる場合は、ＩｎＰ成長用基板１０上に形成する半導体層の導電性（ｐ型またはｎ型）に対応させて、各層の導電性を定めればよい。

（半導体発光素子）
本発明の一実施形態に従う半導体発光素子１００は、上述の製造方法の実施形態により作製することができる。すなわち、図４（Ａ）に示すように、この半導体発光素子１００は、導電性支持基板８０と、導電性支持基板８０の表面に設けられた金属接合層７０と、金属接合層７０の上に設けられ、金属接合層７０に一部接触し、かつ、金属接合層７０の主表面を覆う金属反射層６０と、金属接合層７０および金属反射層６０の間に設けられた空隙Ｖと、金属反射層６０の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体３０と、金属反射層６０および半導体積層体３０の間に、離隔かつ並列して設けられた誘電体層５０およびコンタクト部４０と、を有する。そして、金属反射層６０の主成分はＡｕであり、誘電体層５０およびコンタクト部４０が離隔する間隙において、金属反射層６０および半導体積層体３０が接触し、空隙Ｖは、コンタクト部４０および上記間隙が導電性支持基板８０と対向する方向に位置する。

既述のとおり、半導体発光素子１００には、空隙Ｖが形成されているため、接合不良が抑制されている。そして、半導体積層体３０の、導電性支持基板８０側の表面に誘電体層５０、コンタクト部４０および金属反射層６０が形成されているため、電流経路を制御することができると共に、導電性支持基板８０と反対側を光取り出し口とできる。そのため、発光出力を従来のＩｎＰ基板を成長用基板兼、支持基板とする半導体発光素子に比べて増大させることができる。

ここで、誘電体層５０の厚みは、コンタクト部４０の厚みよりも大きいことが好ましい。空隙Ｖを形成するには、前述の製造方法の実施形態が好適であり、余分な工程を必要としないからである。しかしながら、本実施形態において、誘電体層５０の厚みと、コンタクト部４０の厚みとの大小関係は制限されない。前述の製造方法による実施形態とは別の製造方法によっても、空隙Ｖを形成することはできる。例えば、金属反射層６０を形成した後、コンタクト部４０に対応する位置の金属反射層６０上に凹部を形成しても、空隙Vを得ることはできる。

また、既述のとおり、導電性支持基板８０は導電性のＳｉ基板であることが好ましい。さらに、空隙Ｖの外形は、中央部が凹部であると共に周縁部が凸部であることが好ましい。そして、誘電体層５０が半導体積層体３０と接触する接触面積率が、８０％以上９５％以下であることが好ましい。

また、半導体積層体３０は、ｎ型クラッド層３１と、活性層３５と、ｐ型クラッド層３７とをこの順に含み、ｎ型クラッド層３１、活性層３５およびｐ型クラッド層３７は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層であることが好ましい。また、半導体積層体３０は、活性層３５を、ｎ型クラッド層３１およびｐ型クラッド層３７で挟持したダブルヘテロ構造または多重量子井戸構造とすることができ、活性層３５が多重量子井戸構造を有することが好ましいのも、既述のとおりである。そして、誘電体層はＳｉＯ_２からなることが好ましい。

また、製造方法の実施形態に既述のとおり、半導体発光素子１００はさらに任意の構成を有してもよい。また、図４（Ｂ）に示すように、半導体発光素子１００に裏面電極９１および上面電極９３を設けて半導体発光素子１００’としてもよい。

（発明例１）
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。図１〜図４に示したフローチャートに従って、発明例１に係る半導体発光素子を作製した。具体的には以下のとおりである。

まず、ｎ型ＩｎＰ基板の（１００）面上に、ｎ型Ｉｎ_０．５７Ｇａ_０．４３Ａｓエッチングストップ層、ｎ型ＩｎＰクラッド層（厚み：２μｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、発光波長１３００ｎｍの量子井戸構造の活性層（合計１３０ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、ｐ型ＩｎＰクラッド層（厚み：１．２μｍ）、ｐ型Ｉｎ_０．８０Ｇａ_０．２０Ａｓ_０．５０Ｐ_０．５０キャップ層（厚み：５０ｎｍ）、ｐ型Ｉｎ_０．５７Ｇａ_０．４３Ａｓコンタクト層（厚み：１３０ｎｍ）をＭＯＣＶＤ法により順次形成した。なお、量子井戸構造の活性層の形成にあたり、Ｉｎ_０．７３Ｇａ_０．２７Ａｓ_０．５０Ｐ_０．５０井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層した。

ｐ型Ｉｎ_０．５７Ｇａ_０．４３Ａｓコンタクト層上に、図６（Ａ）に示すように、島状に分散したｐ型オーミック電極部（Ａｕ／ＡｕＺｎ／Ａｕ、合計厚み：５３０ｎｍ）を形成した。図６（Ａ）のＩ−Ｉ断面図が、図２（Ａ）の模式断面図に相当する。このパターン形成にあたっては、レジストパターンを形成し、次いでオーミック電極を蒸着し、レジストパターンのリフトオフにより形成した。この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、ｐ型オーミック電極部の、半導体層への接触面積率は４．５％であった。なお、図６（Ａ）の外形サイズは３８０μｍ角である。

次に、ｐ型オーミック電極部およびその周辺にレジストマスクを形成し、オーミック電極部を形成した場所以外のｐ型Ｉｎ_０．５７Ｇａ_０．４３Ａｓコンタクト層を、酒石酸−過酸化水素系のウェットエッチングにより除去した。その後、プラズマＣＶＤ法によりｐ型Ｉｎ_０．８０Ｇａ_０．２０Ａｓ_０．５０Ｐ_０．５０キャップ層上の全面にＳｉＯ_２からなる誘電体層（厚み：７００ｎｍ）を形成した。そして、ｐ型オーミック電極部の上方領域に、幅方向および長手方向に幅３μｍを付加した形状の窓パターンをレジストで形成し、ｐ型オーミック電極部およびその周辺の誘電体層を、ＢＨＦによるウェットエッチングにより除去し、ｐ型Ｉｎ_０．８０Ｇａ_０．２０Ａｓ_０．５０Ｐ_０．５０キャップ層を露出させた。このとき、ｐ型Ｉｎ_０．８０Ｇａ_０．２０Ａｓ_０．５０Ｐ_０．５０キャップ層上の誘電体層の高さＨ_１（７００ｎｍ）は、ｐ型コンタクト層（厚み：１３０ｎｍ）とｐ型オーミック電極部（厚み：５３０）からなるコンタクト部の高さＨ_２（６６０ｎｍ）より、４０ｎｍ高い。なお、この状態で光学顕微鏡を用いてウエハの半導体層を上面視で観察したところ、誘電体層（ＳｉＯ_２）の接触面積率は９０％であり、ｐ型Ｉｎ_０．８０Ｇａ_０．２０Ａｓ_０．５０Ｐ_０．５０キャップ層の露出幅（ＳｉＯ_２誘電体層と、ｐ型Ｉｎ_０．５７Ｇａ_０．４３Ａｓコンタクト層との間の間隙の幅）は約３μｍであった。

次に、金属反射層（Ａｌ／Ａｕ／Ｐｔ／Ａｕ）を、ｐ型Ｉｎ_０．８０Ｇａ_０．２０Ａｓ_０．５０Ｐ_０．５０キャップ層上の全面に蒸着により形成した。金属反射層の各金属層の厚みは、順に１０ｎｍ、６５０ｎｍ、１００ｎｍ、９００ｎｍである。

一方、支持基板となる導電性Ｓｉ基板上に、金属接合層（Ｔｉ／Ｐｔ／Ａｕ）を形成した。金属接合層の各金属層の厚みは、順に６５０ｎｍ、１０ｎｍ、９００ｎｍである。

これら金属反射層および金属接合層を対向配置して、３００℃で加熱圧縮接合を行った。そして、ＩｎＰ基板を塩酸希釈液によりウェットエッチングして除去し、さらに、ｎ型Ｉｎ_０．５７Ｇａ_０．４３Ａｓエッチングストップ層を硫酸−過酸化水素系を用いてウェットエッチングして除去した。

次に、ｎ型ＩｎＰクラッド層上に、上面電極の配線部として、ｎ型電極（Ａｕ（厚み：１０ｎｍ）／Ｇｅ（厚み：３３ｎｍ）／Ａｕ（厚み：５７ｎｍ）／Ｎｉ（厚み：３４ｎｍ）／Ａｕ（厚み：８００ｎｍ）／Ｔｉ（厚み：１００ｎｍ）／Ａｕ（厚み：１０００ｎｍ））を、レジストパターン形成、ｎ型電極の蒸着、レジストパターンのリフトオフにより、図６（Ｂ）に示すように形成した。さらに、パッド部（Ｔｉ（厚み：１５０ｎｍ）／Ｐｔ（厚み：１００ｎｍ）／Ａｕ（厚み：２５００ｎｍ））をｎ型電極上に形成し、上面電極のパターンを図６（Ｂ）に示すとおりとした。図６（Ｂ）におけるII-II断面図が、図４（Ｂ）に相当する。なお、図６（Ａ）と同様、図６（Ｂ）の外形サイズは３８０μｍ角である。

最後に、メサエッチングにより各素子間（幅６０μｍ）の半導体層を除去してダイシングラインを形成した。そして、Ｓｉ基板の裏面側への裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ダイシングによるチップ個片化を行って、発明例１に係る半導体発光素子を作製した。なお、チップサイズは３５０μｍ×３５０μｍである。

（比較例１）
発明例１において、誘電体層の高さＨ_１を６６０ｎｍとしてコンタクト部の高さと揃えた以外は、発明例１と同様にして比較例１に係る半導体発光素子を作製した。

（比較例２）
発明例１において、誘電体層の高さＨ_１を６２０ｎｍとしてコンタクト部の高さとの高低関係を逆転させた以外は、発明例１と同様にして比較例２に係る半導体発光素子を作製した。

（従来例１）
以下のとおりにして、比較例１に係る半導体発光素子を作製した。まず、ｎ型ＩｎＰ基板の（１００）面上に、ｎ型ＩｎＰクラッド層（厚み：２μｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、発光波長１３００ｎｍの量子井戸構造の活性層（合計１３０ｎｍ）、ｉ型ＩｎＰスペーサ層（厚み：３００ｎｍ）、ｐ型ＩｎＰクラッド層（厚み：１．２μｍ）、ｐ型Ｉｎ_０．８０Ｇａ_０．２０Ａｓ_０．５０Ｐ_０．５０キャップ層（厚み：５０ｎｍ）、ｐ型Ｉｎ_０．５７Ｇａ_０．４３Ａｓコンタクト層（厚み：１３０ｎｍ）をＭＯＣＶＤ法により順次形成した。そして、ｎ型ＩｎＰ基板の裏面に裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み２００ｎｍ））を形成し、ｐ型Ｉｎ_０．５７Ｇａ_０．４３Ａｓコンタクト層の中央部上には上面電極（ＡｕＧｅ／Ｎｉ／Ａｕ電極）を形成し、発明例１と同様に個片化した。なお、量子井戸構造の活性層の形成にあたり、Ｉｎ_０．７３Ｇａ_０．２７Ａｓ_０．５０Ｐ_０．５０井戸層（厚み：５ｎｍ）およびＩｎＰ障壁層（厚み：８ｎｍ）を１０層ずつ交互に積層した。

＜評価１：接合評価＞
発明例１および比較例１では、良好に接合が行うことができた。一方、比較例２では、剥がれ落ちが発生する場合があった。

＜評価２：発光出力評価＞
発明例１、比較例１および従来例１から得られた半導体発光素子に定電流電圧電源を用いて２０ｍＡの電流を流したときの順方向電圧Ｖｆおよび積分球による発光出力Ｐｏを測定し、それぞれ３個の試料の測定結果の平均値を求めた。発明例１および従来例１の結果を表１に示す。比較例１については、初期特性（発光出力および順方電圧）は発明例１と同程度であったが、発明例１と異なり、１０００時間（室温、印加電流：１００ｍＡ）の寿命測定において順方向電圧の上昇が見られるチップが１０％ほど多く生じたため、発明例１に対して比較例１は信頼性が劣っていた。また、接合不良が発生した比較例２については、本評価を行っていない。なお、光ファイバ分光器によって発明例１、比較例１および従来例１の発光ピーク波長を測定したところ、いずれも１２９０ｎｍ〜１３１０ｎｍの範囲内であった。

以上の結果から、本発明条件を満足する発明例１では、従来例に比べて発光出力を増大でき、順方向電圧を改善することもできた。比較例１では、発明例１と同様に接合は可能であったが、順方向電圧の信頼性の悪化を招いた。これは、Ｓｉ等の拡散しやすい元素が、接合金属からコンタクト部へ拡散したからであると考えられる。

＜参考評価：空隙の観察＞
発明例１について、空隙の形成を確認するためにＴＥＭ断面図を取得した。図７（Ａ）に、そのＴＥＭ断面図を示す。ここでは、構成の明確化のため、図１〜５で用いた符号の一部を、図７（Ａ）中に付した。本参考評価では、実施形態で用いた符号を用いて説明する。図７（Ｂ）の模式中の波線部内が、図７（Ａ）のＴＥＭ断面図に相当する。ただし、図７（Ａ）に示すＴＥＭ断面図において、金属材料間の境界は観察できないため、オーミック金属部４３、金属反射層６０および金属接合層７０は連続しているように見える。図７（Ａ）における空隙Ｖは、図７（Ｂ）に図示するとおり、外輪山形状の片方の凸部と、カルデラ形状の凹部の半分程度が観察されたものである。また、幅Ｗに示す位置は第５工程において形成した、露出部Ｅ３に相当し、誘電体層５０およびコンタクト部４０が離隔する間の間隙である。空隙Ｖの形成と、金属反射層６０と、金属接合層７０とが、空隙Ｖ以外の領域で良好に接合していることとが確認できる。また、空隙Ｖは、コンタクト部４０および上記間隙が導電性支持基板８０と対向する方向に位置することも確認される。また、誘電体層５０および空隙Ｖの凸部は台形であり、いずれも傾斜した裾部を有していることが確認される。

本発明によれば、接合不良を抑制することができ、かつ、発光出力を従来よりも増大させることのできる、接合型の半導体発光素子の製造方法および半導体発光素子を提供することができるため、有用である。

１０ ＩｎＰ成長用基板
２０ エッチングストップ層
３０ 半導体積層体
３１ ｎ型クラッド層
３５ 活性層
３５Ｗ 井戸層
３５Ｂ 障壁層
３７ ｐ型クラッド層
３９ ｐ型キャップ層
４０ コンタクト部
４１（４１ａ） ｐ型コンタクト層
４３ オーミック金属部
５０ 誘電体層
６０ 金属反射層
７０ 金属接合層
８０ 導電性支持基板
１００，１００’ 半導体発光素子
９１ 裏面電極
９３ 上面電極
Ｅ１ 露出領域
Ｅ２ 露出面
Ｅ３ 露出部
Ｖ 空隙

Claims (17)

1. ＩｎＰ成長用基板上に、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層した半導体積層体を形成する第１工程と、
   前記半導体積層体上にIII−V族化合物半導体からなるコンタクト層を形成する第２工程と、
   前記コンタクト層上の一部にオーミック金属部を形成すると共に、前記コンタクト層の表面に露出領域を残す第３工程と、
   前記露出領域における前記コンタクト層を前記半導体積層体の表面が露出するまで除去して、前記オーミック金属部および前記コンタクト層からなるコンタクト部を形成すると共に、前記半導体積層体の露出面を形成する第４工程と、
   前記半導体積層体の前記露出面上の一部に誘電体層を形成すると共に、前記コンタクト部の周囲を露出部とする第５工程と、
   前記誘電体層、前記露出部および前記コンタクト部上に、Ａｕを主成分とする金属反射層を形成する第６工程と、
   金属接合層が表面に設けられた導電性支持基板を、該金属接合層を介して前記金属反射層に接合する第７工程と、
   前記ＩｎＰ成長用基板を除去する第８工程と、を有し、
   前記第５工程において、前記誘電体層の厚みを、前記コンタクト部の厚みよりも大きく形成し、
   前記第７工程における接合により、前記金属接合層と前記金属反射層との間に空隙が形成され、該空隙は、前記コンタクト部および前記露出部が前記導電性支持基板と対向する方向に位置することを特徴とする、半導体発光素子の製造方法。
2. 前記導電性支持基板は導電性のＳｉ基板である、請求項１に記載の半導体発光素子の製造方法。
3. 前記空隙の外形は、中央部が凹部であると共に周縁部が凸部である、請求項１または２に記載の半導体発光素子の製造方法。
4. 前記第５工程において形成される前記誘電体層の厚みと、前記コンタクト部の厚みとの差を１０ｎｍ以上１００ｎｍ以下とする、請求項１〜３のいずれか１項に記載の半導体発光素子の製造方法。
5. 前記誘電体層が前記半導体積層体と接触する接触面積率が、８０％以上９５％以下である、請求項１〜４のいずれか１項に記載の半導体発光素子の製造方法。
6. 前記半導体積層体は、ｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に含み、前記ｎ型クラッド層、前記活性層および前記ｐ型クラッド層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層である、請求項１〜５のいずれか１項に記載の半導体発光素子の製造方法。
7. 前記半導体積層体がダブルヘテロ構造または多重量子井戸構造を有する、請求項６に記載の半導体発光素子の製造方法。
8. 前記誘電体層はＳｉＯ_２からなる、請求項１〜７のいずれか１項に記載の半導体発光素子の製造方法。
9. 導電性支持基板と、
   該導電性支持基板の表面に設けられた金属接合層と、
   前記金属接合層の上に設けられ、該金属接合層に一部接触し、かつ、該金属接合層の主表面を覆う金属反射層と、
   前記金属接合層および前記金属反射層の間に設けられた空隙と、
   前記金属反射層の上に設けられた、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体層を複数層積層してなる半導体積層体と、
   前記金属反射層および前記半導体積層体の間に、離隔かつ並列して設けられた誘電体層およびコンタクト部と、を有し、
   前記金属反射層の主成分はＡｕであり、
   前記誘電体層および前記コンタクト部が離隔する間隙において、前記金属反射層および前記半導体積層体が接触し、
   前記空隙は、前記コンタクト部および前記間隙が前記導電性支持基板と対向する方向に位置することを特徴とする半導体発光素子。
10. 前記導電性支持基板は導電性のＳｉ基板である、請求項９に記載の半導体発光素子。
11. 前記誘電体層の厚みは、前記コンタクト部の厚みよりも大きい、請求項９または１０に記載の半導体発光素子。
12. 前記空隙の外形は、中央部が凹部であると共に周縁部が凸部である、請求項９〜１１のいずれか１項に記載の半導体発光素子。
13. 前記誘電体層の厚みと、前記コンタクト部の厚みとの差は１０ｎｍ以上１００ｎｍ以下である、請求項９〜１２のいずれか１項に記載の半導体発光素子。
14. 前記誘電体層が前記半導体積層体と接触する接触面積率が、８０％以上９５％以下である、請求項９〜１３のいずれか１項に記載の半導体発光素子。
15. 前記半導体積層体は、ｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に含み、前記ｎ型クラッド層、前記活性層および前記ｐ型クラッド層は、ＩｎおよびＰを少なくとも含むＩｎＧａＡｓＰ系III−V族化合物半導体からなる層である、請求項９〜１４のいずれか１項に記載の半導体発光素子。
16. 前記半導体積層体がダブルヘテロ構造または多重量子井戸構造を有する、請求項１５に記載の半導体発光素子。
17. 前記誘電体層はＳｉＯ_２からなる、請求項９〜１６のいずれか１項に記載の半導体発光素子。