KR102401181B1 - 정보 저장 패턴을 포함하는 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예는 정보 저장 패턴을 포함하는 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 베이스 절연층, 상기 베이스 절연층 상에서 제1 방향으로 연장되는 제1 도전성 라인, 상기 제1 도전성 라인 상에 배치되는 정보 저장 구조체들, 상기 정보 저장 구조체들 상에 배치되는 셀렉터 구조체들 - 각각의 상기 셀렉터 구조체들은 셀렉터 하부 전극, 셀렉터 및 셀렉터 상부 전극을 포함함-, 상기 셀렉터 구조체들 사이를 채우는 절연층, 상기 셀렉터 구조체들 및 상기 절연층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인들을 포함하고, 상기 절연층의 상면은 상기 셀렉터 상부 전극의 상면보다 높을 수 있다.

Description

정보 저장 패턴을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING DATA STORAGE PATTERN}
본 발명의 기술적 사상은 반도체 소자, 특히 정보 저장 패턴을 포함하는 반도체 소자에 관한 것이다.
메모리 소자 등과 같은 반도체 소자의 고성능화 및 저전력화 추세에 따라 PRAM, RRAM 등과 같은 차세대 메모리 소자들이 개발되고 있다. 이러한 차세대 메모리 소자들은 전류 또는 전압에 따라 저항 값이 변화할 수 있으며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지할 수 있는 정보 저장 물질을 이용하여 형성하고 있다. 이러한 차세대 메모리 소자들의 집적도를 증가시키기 위하여 3차원 구조로 배열되는 메모리 셀들을 포함하는 메모리 소자들이 개발되고 있지만, 예기치 못한 불량 등이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 정보 저장 패턴을 포함하는 반도체 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 생산성 및 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 베이스 절연층, 상기 베이스 절연층 상에서 제1 방향으로 연장되는 제1 도전성 라인, 상기 제1 도전성 라인 상에 배치되는 정보 저장 구조체들, 상기 정보 저장 구조체들 상에 배치되는 셀렉터 구조체들 - 각각의 상기 셀렉터 구조체들은 셀렉터 하부 전극, 셀렉터 및 셀렉터 상부 전극을 포함함-, 상기 셀렉터 구조체들 사이를 채우는 절연층, 상기 셀렉터 구조체들 및 상기 절연층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인들을 포함하고, 상기 절연층의 상면은 상기 셀렉터 상부 전극의 상면보다 높을 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에서 제1 방향으로 연장되는 제1 도전성 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인, 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 스위치 구조체들 - 각각의 상기 스위치 구조체들은 스위치 하부 전극, 스위치 및 스위치 상부 전극을 포함함-, 상기 스위치 구조체들 사이를 채우는 절연층을 포함하고, 상기 절연층의 상면은 상기 스위치 상부 전극의 상면보다 높을 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 베이스 절연층, 상기 베이스 절연층 상에서 제1 방향으로 연장되는 제1 도전성 라인, 상기 제1 도전성 라인 상에 배치되는 정보 저장 구조체들, 상기 정보 저장 구조체들 상에 배치되는 셀렉터 구조체들, 상기 셀렉터 구조체들 사이를 채우는 절연층, 상기 셀렉터 구조체들 및 상기 절연층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인들을 포함하고, 각각의 상기 셀렉터 구조체들은 셀렉터 하부 전극, 하부 계면 패턴, 셀렉터, 상부 계면 패턴 및 셀렉터 상부 전극을 포함하고, 상기 절연층의 상면은 상기 셀렉터 상부 전극의 상면보다 높을 수 있다.
본 발명의 실시 예들에 따르면, 셀렉터 상부 전극들의 손실을 방지하고, 상기 도전성 라인과 상기 전극 사이의 접촉 저항 산포 특성을 향상시킬 수 있다.
본 발명의 실시 예들에 따르면, 셀렉터 구조체들을 둘러싸는 갭필 절연층의 손실을 억제함으로써, 제조 공정 중에 셀렉터 구조체들을 보호할 수 있다.
본 발명의 실시 예들에 따르면 상기 반도체 소자의 생산성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 4 내지 도 21은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 단면도들이다.
도 24 및 도 25는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 단면도들이다.
이하에서, 도면들을 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 2는 도 1의 I-I'선을 따라 취해진 단면도이고, 도 3은 도 1의 II-II'선을 따라 취해진 단면도이다.
도 1, 도 2 및 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1, 도 2 및 도 3을 참조하면, 기판(10) 상에 베이스 절연층(11)이 배치될 수 있다. 상기 기판(10)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 상기 베이스 절연층(11)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
본 발명의 일 실시예에 따른 상기 반도체 소자는 셀 영역(CELL) 아래에 주변 회로 영역이 배치된 구조를 가질 수 있다.
상기 기판(10) 상에는 주변 회로들을 구성하는 복수의 회로 트랜지스터들이 배치될 수 있다. 그리고, 상기 기판(10) 상에는 상기 복수의 회로 트랜지스터들에 연결되는 회로 배선들(ML)이 배치될 수 있다. 상기 기판(10)은 셀 영역(CELL) 및 이에 인접한 코어 영역(CORE)을 포함한다. 상기 코어 영역(CORE)에는 상기 회로 배선들(ML) 중 일부에 연결되는 제1 콘택 플러그들(CW) 및 제2 콘택 플러그들(CB)이 배치될 수 있다.
상기 베이스 절연층(11) 상에 상기 기판(3)의 표면과 평행한 제1 방향(예를 들어, X 방향)으로 연장되며 서로 이격되는 제1 도전성 라인들(12a)이 배치될 수 있다. 상기 제1 콘택 플러그들(CW)은 상기 제1 도전성 라인들(12a)에 연결된다. 상기 제1 도전성 라인들(12a) 사이에는 제1 갭필 패턴들(13)이 배치될 수 있다. 상기 제1 갭필 패턴들(13)도 상기 제1 방향으로 연장될 수 있다. 각각의 상기 제1 도전성 라인들(12a)은 차례로 적층되는 제1 하부 도전층(8) 및 제2 하부 도전층(9)을 포함할 수 있다. 일 예에서, 상기 제1 하부 도전층(8)은 Ti/TiN 등과 같은 배리어 층으로 형성될 수 있고, 상기 제2 하부 도전층(9)은 텅스텐 등과 같은 비저항이 낮은 물질로 형성될 수 있다. 상기 제1 갭필 패턴들(13) 중에서 서로 인접하는 한 쌍의 제1 갭필 패턴들(13) 사이에 하나의 제1 도전성 라인(12a)이 배치될 수 있다.
셀 영역(CELL)에는 상기 제1 도전성 라인들(12a) 상에 제1 절연 패턴들(15)이 배치될 수 있다. 제1 갭필 패턴들(13) 상에 제2 절연 패턴들(33)이 배치될 수 있다. 상기 제2 절연 패턴들(33)도 상기 제1 방향으로 연장될 수 있다.
코어 영역(CORE)에는 상기 베이스 절연층(11) 상에 제1 층간 절연층(17) 및 제2 층간 절연층(14)이 배치될 수 있다. 제2 층간 절연층(14)은 상기 제1 도전성 라인들(12a)을 덮을 수 있다.
셀 영역(CELL)에는 상기 제1 절연 패턴들(15) 사이에 그리고, 상기 제1 도전성 라인들(12a) 상에 정보 저장 구조체들(40)이 배치될 수 있다. 각각의 상기 정보 저장 구조체들(40)은 차례로 적층된 하부 전극(18a), 정보 저장 패턴(39) 및 상부 전극들(42)을 포함할 수 있다. 상기 제1 절연 패턴들(15) 및 상기 정보 저장 구조체들(40)은 상기 제2 절연 패턴들(33) 사이에 배치될 수 있다.
상기 하부 전극들(18a)은 상기 정보 저장 패턴들(39)과 상기 제1 도전성 라인들(12a) 사이에 배치될 수 있으며, 상기 정보 저장 패턴들(39)과 접촉할 수 있다. 상기 하부 전극들(18a)은 상기 제1 절연 패턴들(15)과 접촉할 수 있다. 평면에서, 상기 하부 전극들(18a)은 상기 기판(10)의 표면과 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 또는 바 모양일 수 있다. 상기 상부 전극들(42)은 상기 정보 저장 패턴들(39) 상부에 배치될 수 있으며, 상기 정보 저장 패턴들(39)과 접촉할 수 있다.
상기 정보 저장 패턴들(39) 중에서 서로 마주보는 한 쌍의 정보 저장 패턴들(39)은 하나의 제1 도전성 라인(12a) 상에서 서로 인접하는 한 쌍의 제1 절연 패턴들(15) 사이에 배치될 수 있다. 상기 하부 전극들(18a)의 하부로부터 상기 기판(10)의 표면과 수평한 방향으로 연장되는 하부 전극 연결부(18b)가 배치될 수 있다. 하나의 제1 도전성 라인(12a) 상의 서로 인접하는 한 쌍의 제1 절연 패턴들(15) 사이에서, 한 쌍의 상기 정보 저장 패턴들(39)과 접촉하는 상기 하부 전극들(18a)의 하부로부터 연장되는 하부 전극 연결부(18b)가 배치될 수 있다. 상기 하부 전극 연결부(18b)는 상기 하부 전극들(18a)의 하부로부터 상기 기판(10)의 표면과 수평한 상기 제1 방향으로 연장될 수 있다. 상기 하부 전극 연결부(18b)는 상기 제1 도전성 라인(12a)과 접촉할 수 있다. 하나의 제1 도전성 라인(12a) 상의 서로 인접하는 한 쌍의 제1 절연 패턴들(15) 사이에서, 상기 하부 전극 연결부(18b)는 상기 하부 전극들(18a)과 일체로 형성될 수 있다.
상기 제2 절연 패턴들(33) 사이에 스페이서들(21a)이 배치될 수 있다. 상기 스페이서들(21a)은 상기 정보 저장 패턴들(39)과 상기 제1 도전성 라인들(12a) 사이에 배치될 수 있다. 상기 스페이서들(21a)은 상기 하부 전극들(18a)과 함께 상기 정보 저장 패턴들(39)의 하부면들과 중첩할 수 있다. 상기 스페이서들(21a)은 상기 하부 전극들(18a)과 함께 상기 정보 저장 패턴들(39)의 하부면들과 접촉할 수 있다.
하나의 제1 도전성 라인(12a) 상의 서로 인접하는 한 쌍의 제1 절연 패턴들(15) 사이에서, 상기 하부 전극 연결부(18b) 상에 스페이서 연결부(21b)가 배치될 수 있다. 하나의 제1 도전성 라인(12a) 상의 서로 인접하는 한 쌍의 제1 절연 패턴들(15) 사이에서, 상기 스페이서들(21a)은 상기 스페이서 연결부(21b)의 양 단으로부터 상부로 연장되어 상기 정보 저장 패턴들(39)과 접촉할 수 있다. 상기 스페이서들(21a)은 상기 스페이서 연결부(21b)와 일체로 형성될 수 있다.
상기 하부 전극들(18a)은 상기 스페이서들(21a)과 상기 제1 절연 패턴들(15) 사이에 배치될 수 있고, 상기 하부 전극 연결부(18b)는 상기 스페이서 연결부(21b)와 상기 제1 도전성 라인(12a) 사이에 배치될 수 있다.
하나의 제1 도전성 라인(12a) 상의 서로 인접하는 한 쌍의 제1 절연 패턴들(15) 사이에서, 상기 상부 전극들(42) 사이, 상기 정보 저장 패턴들(39) 사이, 및 상기 스페이서들(21a) 사이에 제1 갭필 패턴(24)이 배치될 수 있다. 상기 제1 갭필 패턴(24)은 상기 제2 절연 패턴들(33) 사이에 배치될 수 있다.
셀 영역(CELL)에는 상기 상부 전극들(42) 상에 셀렉터 구조체들(57)이 배치될 수 있다. 상기 셀렉터 구조체들(57)은 스위치 구조체로 지칭될 수 있다. 상기 셀렉터 구조체들(57) 사이를 채우는 갭필 절연층(64)이 배치될 수 있다. 코어 영역(CORE)에는 제3 층간 절연층(63)이 제2 층간 절연층(14) 상에 배치될 수 있다.
각각의 상기 셀렉터 구조체들(57)은 차례로 적층되는 셀렉터 하부 전극(51), 셀렉터(53) 및 셀렉터 상부 전극(55)을 포함할 수 있다. 각각의 상기 셀렉터 구조체들(57)은 상기 셀렉터 상부 전극(55)과 상기 셀렉터(53) 사이에 배치되는 상부 계면 패턴(54), 및 상기 셀렉터 하부 전극(51)과 상기 셀렉터(53) 사이에 배치되는 하부 계면 패턴(52)을 더 포함할 수 있다. 셀렉터 하부 전극(51)은 스위치 하부 전극으로 지칭되고, 셀렉터(53)는 스위치로 지칭되고, 셀렉터 상부 전극(55)은 스위치 상부 전극으로 지칭될 수 있다.
상기 셀렉터 하부 전극들(51)은 상기 상부 전극들(42)과 일대일 대응할 수 있으며, 상기 상부 전극들(42)과 전기적으로 연결될 수 있다.
상기 갭필 절연층(64)의 상면은 상기 셀렉터 상부 전극(55)의 상면보다 높을 수 있다.
상기 셀렉터 구조체들(57) 상에는 연결 패턴들(60)이 배치될 수 있다. 상기 연결 패턴들(60)은 플러그들로 지칭될 수 있다. 상기 연결 패턴들(60)의 상면들은 상기 갭필 절연층(64)의 상면과 공면을 이룰 수 있다. 일 실시예에서, 상기 연결 패턴들(60)의 상면들은 상기 갭필 절연층(64)의 상면보다 높을 수 있다. 상기 연결 패턴들(60)의 폭은 상기 셀렉터 상부 전극(55)의 폭과 동일할 수 있다.
상기 연결 패턴들(60)은 도전성 물질로 이루어질 수 있다. 상기 연결 패턴들(60)은 셀렉터 상부 전극(55)과 상이한 물질로 이루어질 수 있다. 상기 연결 패턴들(60)은 다결정질 실리콘, 카본(carbon), 실리콘 산화물 또는 이들의 조합으로 이루어질 수 있다. 상기 연결 패턴들(60), 상기 상부 계면 패턴들(54) 및 상기 하부 계면 패턴들(52)은 서로 동일한 물질로 이루어질 수 있다. 상기 연결 패턴들(60), 상기 상부 계면 패턴들(54) 및 상기 하부 계면 패턴들(52)은 예를 들어, 카본(carbon)으로 이루어질 수 있다. 상기 셀렉터 상부 전극(55)은 예를 들어, TiN을 포함할 수 있다.
셀 영역(CELL)에는 상기 제1 셀렉터 구조체들(57) 및 상기 제3 층간 절연층(63) 상에 제2 도전성 라인들(112a)이 배치될 수 있다. 상기 제2 도전성 라인들(112a) 사이에는 제2 갭필 패턴들(133)이 배치될 수 있다. 상기 제2 도전성 라인들(112a) 및 상기 제2 갭필 패턴들(133)은 상기 제1 방향(예를 들어, X축 방향)과 교차하는 제2 방향(예를 들어, Y축 방향)으로 연장될 수 있다. 상기 제2 도전성 라인들(112a)은 상기 제1 도전성 라인들(12a)과 교차하고, 상기 제2 갭필 패턴들(133)은 상기 제1 갭필 패턴들(13)과 교차할 수 있다. 상기 제2 갭필 패턴들(133)은 제2 절연 패턴들(33)과 교차할 수 있다.
서로 인접하는 한 쌍의 제2 갭필 패턴들(133) 사이에는 하나의 제2 도전성 라인(112a)이 배치될 수 있다. 각각의 상기 제2 도전성 라인들(112a)은 차례로 적층되는 제1 상부 도전층(108) 및 제2 상부 도전층(109)을 포함할 수 있다. 상기 제1 상부 도전층(108) 및 상기 제2 상부 도전층(109)은 수직 정렬되는 측면들을 가질 수 있다. 상기 제2 도전성 라인들(112a)은 상기 제1 도전성 라인들(12a)과 동일한 물질로 형성될 수 있다.
코어 영역(CORE)에 상기 제3 층간 절연층(63) 상에 제4 층간 절연층(134)이 배치될 수 있다.
상기 제1 콘택 플러그들(CW)의 하면은 회로 배선(ML)에 접촉하고, 상기 제1 콘택 플러그들(CW)의 상면은 상기 제1 도전성 라인들(12a)에 접촉할 수 있다.
상기 제2 콘택 플러그들(CB)은 상기 베이스 절연층(11), 상기 제1 층간 절연층(17), 상기 제2 층간 절연층(14), 및 제3 층간 절연층(63)을 관통할 수 있다. 제2 콘택 플러그들(CB)의 하면은 회로 배선(ML)에 접촉하고, 제2 콘택 플러그들(CB)의 상면은 상기 제2 도전성 라인들(112a)에 접촉할 수 있다.
상기 제1 갭필 패턴들(13), 상기 제2 층간 절연층(14)은 예를 들어 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 제1 층간 절연층(17)은 예를 들어, 실시콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 절연 패턴들(15) 및 상기 제2 절연 패턴들(33)은 예를 들어 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 스페이서들(21a)은 상기 제1 절연 패턴들(15), 및 상기 제2 절연 패턴들(33)과 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 스페이서들(21a)은 예를 들어, 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 제1 갭필 패턴들(24)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 갭필 절연층(64)은 예를 들어, 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 제3 층간 절연층(63)은 예를 들어, 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
일 실시예에서, 상기 정보 저장 패턴들(39)은 저항 변화를 이용하여 정보를 저장할 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 정보 저장 패턴들(39)은 인가되는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비결정상에서 비저항이 낮은 결정상으로 또는 결정상에서 비결정상으로 상변화가 가능한 상변화 메모리 물질로 형성될 수 있다. 상기 정보 저장 패턴들(39)로 이용될 수 있는 상변화 메모리 물질은 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질이거나, 또는 Te 또는 Se 중 적어도 하나의 원소와, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 또는 In 중 적어도 하나의 원소를 포함하는 물질일 수도 있다. 상기 정보 저장 패턴들(39)로 이용될 수 있는 상변화 메모리 물질은 GsTe-SbTe의 반복 적층으로 형성될 수 있는 초격자(supper lattice) 구조의 물질, IST(In-Sb-Te) 물질, 또는 BST(Bi-Sb-Te) 물질로 형성될 수도 있다.
일 실시예에서, 상기 하부 전극들(18a)은 TiN, TiAlN, TaN, WN, MoN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 또는 이들의 조합을 포함하는 도전성 물질, 및/또는 탄소(carbon) 계열의 도전성 물질로 형성될 수 있다. 여기서, 탄소 계열의 도전성 물질은 C, CN, TiCN, TaCN 또는 이들의 조합을 포함하는 물질일 수 있다.
일 실시예에서, 상기 상부 전극들(42)은 TiN, TiAlN, TaN, WN, MoN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 또는 이들의 조합을 포함하는 도전성 물질, 및/또는 탄소(carbon) 계열의 도전성 물질로 형성될 수 있다.
일 실시예에서, 상기 셀렉터들(53)은 임계 스위칭(threshold switching) 물질로 형성될 수 있다. 예를 들어, 상기 셀렉터들(53)은 오보닉 임계 스위칭 소자(ovonic threshold switching) 물질로 형성될 수 있다.
상기 셀렉터들(53)은 상기 정보 저장 패턴들(39)에 이용될 수 있는 칼코게나이드 물질과 다른 칼코게나이드 계열의 물질로 형성될 수 있다. 예를 들어, 상기 정보 저장 패턴들(39)은 PRAM 등과 같은 반도체 소자의 동작 시에 결정질 상(crystalline phase)에서 비정질 상(amorphous phase)으로 상변화하거나, 또는 비정질 상에서 결정질 상로 상변화할 수 있는 상변화 메모리 물질(e.g, Ge, Sb 및/또는 Te의 합금(alloy) 등)로 형성될 수 있고, 상기 셀렉터들(53)은 반도체 소자의 동작 시에 비정질 상을 유지할 수 있는 칼코게나이드 계열의 오버닉 임계 스위칭 물질로 형성될 수 있다. 상기 셀렉터들(53)은 임계 전압(Vth) 이상의 크기를 갖는 전압이 인가되어 오프 상태에서 온 상태로 스위칭되더라도, 비정질 상(phase)을 유지할 수 있다.
상기 셀렉터들(53)은 As 원소, S 원소, Se 원소, Te 원소 또는 Ge 원소 중 적어도 2개 이상의 원소들을 포함하는 합금 물질(alloy material) 또는 이들 합금 물질에 비결정 상을 보다 높은 온도에서 유지시킬 수 있는 추가 원소(e.g, Si 원소 또는 N 원소 등)를 포함할 수 있다. 또는, 상기 셀렉터들(53)은 Te, As, Ge 및 Si을 포함하는 합금 물질, Ge, Te 및 Pb를 포함하는 합금 물질, Ge, Se 및 Te를 포함하는 합금 물질, Al, As 및 Te를 포함하는 합금 물질, Se, As, Ge 및 Si을 포함하는 합금 물질, Se, As, Ge 및 C을 포함하는 합금 물질, Se, Te, Ge 및 Si을 포함하는 합금 물질, Ge, Sb, Te 및 Se를 포함하는 합금 물질, Ge, Bi, Te 및 Se를 포함하는 합금 물질, Ge, As, Sb 및 Se를 포함하는 합금 물질, Ge, As, Bi 및 Te를 포함하는 합금 물질, 또는 Ge, As, Bi 및 Se를 포함하는 합금 물질 중 어느 하나의 합금 물질로 형성될 수 있다. 임계 스위칭 소자로써의 상기 셀렉터들(53)은 AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiIn, AsTeGeSiSbS, AsTeGeSiIn, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6 .75In0 .25, Te28As34 .5Ge15 .5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1, AsTeGeSiSeNS, AsTeGeSiIn, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, AsTeGeSi, ZnTe, N treatmented OTS, TeAsGeSi, GeTePb, GeSeTe, AlAsTe, SeAsGeSi, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, AsSe, AsSeGe, AsSeGeTe, AsGeTeSi, 또는 GexSe1-x 중 어느 하나를 포함하는 물질로 형성될 수 있다.
임계 스위칭 소자로써의 상기 셀렉터(53)는 오프 상태에서 임계 전압(Vth) 이상의 크기를 갖는 전압이 인가될 때, 온 상태로 스위칭될 수 있다. 따라서, 이러한 임계 전압(Vth)을 이용하여 임계 스위칭 소자로서의 상기 셀렉터들(53)을 스위칭할 수 있기 때문에, 상기 셀렉터들(53)은 스위치 소자로 사용될 수 있다. 예를 들어, 상기 임계 스위칭 소자로서의 상기 셀렉터들(53)은 상변화 메모리 소자 또는 저항 메모리 소자 등과 같은 반도체 소자의 메모리 셀 어레이의 스위치 소자로 사용될 수 있다.
일 실시예에서, 상기 제1 도전성 라인들(12a)은 워드라인일 수 있고, 상기 제2 도전성 라인들(112a)은 비트라인일 수 있다. 이와는 달리, 상기 제1 도전성 라인들(12a)은 비트라인들일 수 있고, 상기 제2 도전성 라인들(112a)은 워드라인일 수 있다.
도 2 및 도 3을 참조하여 설명한 상기 반도체 소자를 제조하는 방법에 대하여 도 4 내지 도 21를 참조하여 설명하기로 한다.
도 4 및 도 5를 참조하면, 기판(10) 상에 베이스 절연층(11)을 형성할 수 있다. 상기 기판(10)은 반도체 기판일 수 있고, 상기 베이스 절연층(11)은 실리콘 산화물 등과 같은 절연성 물질로 형성할 수 있다. 상기 기판(10)은 셀 영역(Cell) 및 코어 영역(Core)을 가질 수 있다. 코어 영역(Core)은 셀 영역(Cell)에 인접하게 배치될 수 있다. 상기 기판(10) 상에는 복수의 회로 트랜지스터들이 형성된 후, 상기 베이스 절연층(11)이 형성될 수 있다. 상기 베이스 절연층(11) 내에는 회로 배선들(ML) 및 제1 콘택 플러그들(CW)이 형성될 수 있다. 상기 제1 콘택 플러그들(CW)는 코어 영역(Core)에 배치될 수 있다.
상기 베이스 절연층(11) 상에 제1 방향(예를 들어, X축 방향)으로 연장되는 제1 도전성 라인들(12a)을 형성할 수 있다. 상기 제1 도전성 라인들(12)은 차례로 적층된 제1 하부 도전층(8) 및 제2 하부 도전층(9)을 포함할 수 있다. 상기 제1 도전성 라인들(12a) 사이를 채우는 제1 갭필 패턴들(13)을 형성할 수 있다. 상기 제1 갭필 패턴들(13)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
셀 영역(Cell) 및 코어 영역(Core)에서 상기 제1 도전성 라인들(12a) 및 상기 제1 갭필 패턴들(13) 상에 제2 층간 절연층(14)을 형성할 수 있다. 셀 영역(Cell)에서 상기 제2 층간 절연층(14)은 라인 모양의 개구부(14a)를 가질 수 있다. 상기 제2 층간 절연층(14)의 상기 개구부(14a)는 상기 제1 도전성 라인들(12a)과 수직한 제2 방향(예를 들어, Y축 방향)으로 연장되는 라인 모양일 수 있다. 코어 영역(CORE)의 일 영역에는 상기 베이스 절연층(11) 상에 제1 층간 절연층(17) 및 제2 층간 절연층(14)이 형성될 수 있다.
상기 제2 층간 절연층(14)을 콘포멀하게 덮는 하부 전극층(18)을 형성할 수 있다. 상기 하부 전극층(18) 상에 상기 하부 전극층(18) 보다 두꺼운 스페이서층(21)을 콘포멀하게 형성할 수 있다.
도 6 및 도 7을 참조하면, 상기 제2 층간 절연층(14)의 상기 개구부(14a)를 채우는 제1 갭필 패턴(24)을 형성할 수 있다.
먼저, 상기 개구부(14a)를 채우는 제1 갭필 물질층을 형성하고, 상기 제2 층간 절연층(14)의 상부면이 노출될 때까지 평탄화 공정을 수행함으로써, 상기 개구부(14a) 내에 배치된 상기 하부 전극층(18), 상기 스페이서층(21) 및 제1 갭필 패턴(24)을 형성할 수 있다. 상기 평탄화 공정에 의해서 상기 제2 층간 절연층(14), 상기 스페이서층(21), 상기 하부 전극층(18)의 높이들은 낮아질 수 있다.
도 8 및 도 9를 참조하면, 셀 영역(Cell)에 상기 제1 방향으로 연장되는 제2 절연 패턴들(33)을 형성할 수 있다.
먼저, 상기 제2 층간 절연층(14), 상기 하부 전극층(18), 상기 스페이서층(21) 및 상기 제1 갭필 패턴(24) 상에 마스크 패턴들을 형성할 수 있다. 상기 마스크 패턴들은 상기 제1 방향으로 연장되는 라인 모양일 수 있다. 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 제2 층간 절연층(14), 상기 하부 전극층(18), 상기 스페이서층(21), 상기 제1 갭필 패턴(24)을 식각하여 라인 모양의 트렌치들을 형성할 수 있다. 상기 트렌치들을 형성함으로써, 셀 영역(Cell)에서 잔존하는 상기 제2 층간 절연층(14)은 제1 절연 패턴(15)으로 지칭될 수 있다. 상기 트렌치들을 채우는 절연 물질층을 형성한 후, 평탄화 공정을 수행하여 제2 절연 패턴들(33)을 형성할 수 있다. 상기 평탄화 공정에 의해서 상기 제2 절연 패턴들(33), 상기 제1 절연 패턴들(15) 및 상기 제1 갭필 패턴들(24)의 높이들은 낮아질 수 있다.
셀 영역(Cell)에서 상기 하부 전극층(18), 상기 스페이서층(21), 상기 제1 갭필 패턴(24), 및 상기 제1 절연 패턴(15)은 상기 제1 도전성 라인들(12a) 상에 잔존하며, 상기 제2 절연 패턴들(33) 사이에 잔존할 수 있다.
도 10 및 도 11을 참조하면, 셀 영역(Cell)에서 상기 하부 전극층(18) 및 상기 스페이서층(21)을 부분 식각하여, 홀들(36)을 형성할 수 있다. 부분 식각된 상기 하부 전극층(18)은 하부 전극들(18a) 및 상기 하부 전극들(18a)의 하부로부터 상기 제1 방향으로 연장되는 하부 전극 연결부(18b)를 포함할 수 있다. 부분 식각된 상기1 스페이서층(21)은 스페이서들(21a) 및 상기 스페이서들(21a)의 하부로부터 상기 제1 방향으로 연장되는 스페이서 연결부(21b)를 포함할 수 있다.
도 12 및 도 13를 참조하면, 상기 홀들(36)을 부분적으로 채우는 정보 저장 패턴들(39)을 형성할 수 있다. 상기 정보 저장 패턴들(39) 상에 상부 전극들(42)을 형성할 수 있다. 상기 상부 전극들(42)은 상기 홀들(36) 내에 형성될 수 있다. 상기 상부 전극들(42)을 형성하는 것은 상기 홀들(36) 및 상기 정보 저장 패턴들(39)을 덮는 전극 물질층을 형성하고, 평탄화 공정을 수행하여 상기 제2 절연 패턴들(33), 상기 제1 절연 패턴들(15) 및 상기 제1 갭필 패턴들(24)을 노출시키는 것을 포함할 수 있다. 상기 평탄화 공정에 의해서 상기 제2 절연 패턴들(33), 상기 제1 절연 패턴들(15) 및 상기 제1 갭필 패턴들(24)의 높이들은 낮아질 수 있다. 상기 제2 절연 패턴들(33), 상기 제1 절연 패턴들(15), 상기 제1 갭필 패턴(24) 및 상기 상부 전극들(42)은 공면을 형성하는 상부면들을 가질 수 있다.
도 14 및 도 15를 참조하면, 셀 영역(Cell)에 순차적으로 적층된 셀렉터 하부 전극층(51a), 하부 계면층(52a), 셀렉터층(53a), 상부 계면층(54a), 셀렉터 상부 전극층(55a), 연결층(60a), 및 마스크층(62a)을 형성할 수 있다. 코어 영역(Core)에 제3 층간 절연층(63)를 형성할 수 있다.
셀렉터 하부 전극층(51a), 하부 계면층(52a), 셀렉터층(53a), 상부 계면층(54a), 셀렉터 상부 전극층(55a), 연결층(60a), 및 마스크층(62a)을 기판(10) 상에 형성한 후, 코어 영역(Core)에서 셀렉터 하부 전극층(51a), 하부 계면층(52a), 셀렉터층(53a), 상부 계면층(54a), 셀렉터 상부 전극층(55a), 연결층(60a), 및 마스크층(62a)을 제거할 수 있다. 다음으로, 기판(10) 상에 제3 층간 절연층(63)을 형성한 후, 평탄화 공정을 수행하여, 셀 영역(Cell)에서 제3 층간 절연층(63)을 제거할 수 있다.
도 16 및 도 17을 참조하면, 패터닝 공정에 의해 셀 영역(Cell)에 셀렉터 하부 전극들(51), 하부 계면 패턴들(52), 셀렉터들(53), 상부 계면 패턴들(54), 셀렉터 상부 전극들(55), 연결 패턴들(60), 및 마스크 패턴들(62)을 형성할 수 있다. 셀렉터 하부 전극(51), 하부 계면 패턴(52), 셀렉터(53), 상부 계면 패턴(54), 및 셀렉터 상부 전극(55)은 셀렉터 구조체(57)를 이룰 수 있다. 상기 패터닝 공정에 의해 셀 영역(Cell)에 행렬 형태로 배열된 셀렉터 구조체들(57)이 형성될 수 있다.
상기 패터닝 공정은 스페이서를 이용한 이중 패터닝 공정(Double Patternig Process; DPT)을 두번 이용하는 공정일 수 있다. 상기 패터닝 공정은 상기 제1 방향으로 연장되는 제1 스페이서 마스크들을 이용하는 1차 이중 패터닝 공정을 수행한 후, 상기 제1 방향과 교차하는 상기 제2 방향으로 연장되는 제2 스페이서 마스크들을 이용하는 2차 이중 패터닝 공정을 수행할 수 있다. 상기 패터닝 공정을 위해 복수의 물질층들이 증착되거나 제거될 수 있다.
도 18 및 도 19를 참조하면, 상기 셀렉터 구조체들(57)의 사이를 채우는 갭필 절연층(64)을 형성할 수 있다. 갭필 절연층(64) 상에 버퍼층(65) 및 도전층(70)을 형성할 수 있다.
코어 영역(Core)에 상기 버퍼층(65), 상기 갭필 절연층(64), 상기 제3 층간 절연층(63), 상기 제2 층간 절연층(14) 및 상기 베이스 절연층(11)을 관통하는 콘택 홀(CBH)가 형성될 수 있다. 상기 콘택 홀(CBH)은 회로 배선(ML)중 일부를 노출시킬 수 있다. 상기 코어 영역(Core)에 형성된 상기 콘택홀(CBH)을 채우도록 도전층(70)을 형성할 수 있다.
도 20 및 도 21을 참조하면, 연결 패턴들(60)이 드러나도록 상기 도전층(70), 상기 버퍼층(65) 및 상기 갭필 절연층(64)의 일부를 제거할 수 있다. 상기 도전층(70), 상기 버퍼층(65) 및 상기 갭필 절연층(64)의 일부를 제거하는 것은 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 평탄화 공정은 화학적 기계적 폴리싱(CMP) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 포함할 수 있다.
다시, 도 2 및 도 3을 참조하면, 제2 도전성 라인들(112a) 및 제2 갭필 패??들(133)을 형성할 수 있다. 상기 제2 도전성 라인들(112a)는 제2 방향(Y축 방향)으로 연장될 수 있다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 단면도들이다. 도 22 및 도 23은 도 2 및 도 3의 일부 영역만을 확대하여 도시한 도면들이다.
도 22 및 도 23을 참조하면, 상기 셀렉터 구조체들(57) 상에 상기 연결 패턴들(60)이 배치되지 않을 수 있다. 상기 갭필 절연층(64)의 상면이 상기 셀렉터 구조체들(57)의 상면보다 높으며, 상기 제2 도전성 라인들(112a)이 상기 셀렉터 구조체들(57)에 직접 접촉할 수 있다. 상기 제2 도전성 라인들(112a)은 상기 셀렉터 구조체들(57)에 접촉하는 돌출부들을 가질 수 있다. 상기 돌출부들은 셀렉터 상부 전극들(55)에 접촉할 수 있다.
도 24 및 도 25는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 단면도들이다. 도 22 및 도 23은 도 2 및 도 3의 일부 영역만을 확대하여 도시한 도면들이다.
도 22 및 도 23을 참조하면, 상기 연결 패턴들(60)의 상면들은 상기 갭필 절연층(64)의 상면보다 높을 수 있다. 상기 연결 패턴들(60)의 상면들은 볼록하고, 상기 갭필 절연층(64)의 상면은 오목한 홈들을 가질 수 있다. 상기 제2 도전성 라인들(112a)은 상기 연결 패턴들(60)의 상면들과 접촉하는 오목한 홈들을 가질 수 있다.
상기 갭필 절연층(64)의 상면이 상기 셀렉터 구조체들(57)의 상면보다 높을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
11: 베이스 절연층
12a: 제1 도전성 라인
13: 제1 갭필 패턴
14: 제2 층간 절연층
15: 제1 절연 패턴
17: 제1 층간 절연층
18a: 하부 전극
18b: 하부 전극 연결부
21a: 스페이서
21b: 스페이서 연결부
24: 제1 갭필 패턴
33: 제2 절연 패턴
39: 정보 저장 패턴
40: 정보 저장 구조체
42: 상부 전극
51: 셀렉터 하부 전극
52: 하부 계면 패턴
53: 셀렉터
54: 상부 계면 패턴
55: 셀렉터 상부 전극
57: 셀렉터 구조체
63: 제3 층간 절연층
64: 갭필 절연층
112a: 제2 도전성 라인
133: 제2 갭필 패턴

Claims (10)

  1. 기판 상의 베이스 절연층;
    상기 베이스 절연층 상에서 제1 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에 배치되는 정보 저장 구조체들 - 각각의 상기 정보 저장 구조체들은 하부 전극, 상기 하부 전극 상의 정보 저장 패턴, 및 상기 정보 저장 패턴 상의 상부 전극을 포함하고, 상기 정보 저장 패턴은 상변화 물질을 포함함-;
    상기 하부 전극의 하부로부터 상기 제1 방향으로 연장되는 하부 전극 연결부;
    상기 제1 도전성 라인과 상기 정보 저장 패턴 사이에 배치되고, 상기 하부 전극의 측면과 접촉하는 측면을 갖는 스페이서;
    상기 스페이서의 하부로부터 상기 제1 방향으로 연장되는 스페이서 연결부;
    상기 정보 저장 구조체들 상에 배치되는 셀렉터 구조체들 - 각각의 상기 셀렉터 구조체들은 셀렉터 하부 전극, 상기 셀렉터 하부 전극 상의 셀렉터 및 상기 셀렉터 상의 셀렉터 상부 전극을 포함하고, 상기 셀렉터는 임계 스위칭 물질을 포함함-;
    상기 셀렉터 구조체들 사이를 채우는 절연층; 및
    상기 셀렉터 구조체들 및 상기 절연층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인들;을 포함하고,
    상기 절연층의 상면은 상기 셀렉터 상의 상기 셀렉터 상부 전극의 상면 및 상기 정보 저장 패턴 상의 상기 상부 전극의 상면보다 높고,
    상기 하부 전극은 상기 정보 저장 패턴과 상기 제1 도전성 라인 사이에 배치되고, 상기 제2 방향으로 연장되고, 상기 정보 저장 패턴의 하면과 접촉하는 반도체 소자.
  2. 제1항에 있어서,
    상기 셀렉터 구조체들 상에 배치된 연결 패턴들을 더 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 연결 패턴들의 상면들은 상기 절연층의 상면과 공면을 이루는 반도체 소자.
  4. 기판 상의 베이스 절연층;
    상기 베이스 절연층 상에서 제1 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에 배치되는 정보 저장 구조체들;
    상기 정보 저장 구조체들 상에 배치되는 셀렉터 구조체들 - 각각의 상기 셀렉터 구조체들은 셀렉터 하부 전극, 셀렉터 및 셀렉터 상부 전극을 포함함-;
    상기 셀렉터 구조체들 상에 배치된 연결 패턴들;
    상기 셀렉터 구조체들 사이를 채우는 절연층; 및
    상기 셀렉터 구조체들 및 상기 절연층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인들;을 포함하고,
    상기 절연층의 상면은 상기 셀렉터 상부 전극의 상면보다 높고,
    상기 연결 패턴들의 상면들은 상기 절연층의 상면보다 높은 반도체 소자.
  5. 제4항에 있어서,
    상기 연결 패턴들의 상면들은 볼록하고, 상기 절연층의 상면은 오목한 홈들을 가지는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 도전성 라인은 상기 연결 패턴들의 상면들에 접촉하는 오목한 홈부들을 가지는 반도체 소자.
  7. 제2항에 있어서,
    상기 연결 패턴들의 폭은 상기 셀렉터 상부 전극의 폭과 동일한 반도체 소자.
  8. 기판 상의 베이스 절연층;
    상기 베이스 절연층 상에서 제1 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에 배치되는 정보 저장 구조체들;
    상기 정보 저장 구조체들 상에 배치되는 셀렉터 구조체들 - 각각의 상기 셀렉터 구조체들은 셀렉터 하부 전극, 셀렉터 및 셀렉터 상부 전극을 포함함-;
    상기 셀렉터 구조체들 사이를 채우는 절연층; 및
    상기 셀렉터 구조체들 및 상기 절연층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인들;을 포함하고,
    상기 절연층의 상면은 상기 셀렉터 상부 전극의 상면보다 높고,
    상기 제2 도전성 라인은 상기 셀렉터 구조체들에 접촉하는 돌출부들을 포함하는 반도체 소자.
  9. 기판 상의 베이스 절연층;
    상기 베이스 절연층 상에서 제1 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에 배치되는 정보 저장 구조체들;
    상기 정보 저장 구조체들 상에 배치되는 셀렉터 구조체들 - 각각의 상기 셀렉터 구조체들은 셀렉터 하부 전극, 셀렉터 및 셀렉터 상부 전극을 포함함-;
    상기 셀렉터 구조체들 상에 배치된 연결 패턴들;
    상기 셀렉터 구조체들 사이를 채우는 절연층; 및
    상기 셀렉터 구조체들 및 상기 절연층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전성 라인들;을 포함하고,
    상기 절연층의 상면은 상기 셀렉터 상부 전극의 상면보다 높고,
    각각의 상기 셀렉터 구조체들은, 상기 셀렉터 상부 전극과 상기 셀렉터 사이에 배치되는 상부 계면 패턴, 및 상기 셀렉터 하부 전극과 상기 셀렉터 사이에 배치되는 하부 계면 패턴을 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 연결 패턴들은 상기 상부 계면 패턴과 동일한 물질로 이루어지는 반도체 소자.
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