KR101338160B1 - 상변화 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 상변화 기억 소자 및 그 형성 방법을 제공한다. 이 소자에 따르면, 상변화 물질 패턴과 전기적으로 접속된 선택 소자는 서로 접속된 금속성 도체 및 반도체를 포함한다. 이때, 평형 상태에서 반도체에는 금속성 패턴과 접하는 공핍 영역이 생성된다. 공핍 영역은 계면 전위 장벽에 비하여 큰 전위 장벽을 갖는 고장벽 영역 및 계면 전위 장벽에 비하여 작은 전위 장벽을 갖는 저장벽 영역을 포함한다.

Description

상변화 기억 소자 및 그 형성 방법{PHASE CHANGE MEMORY DEVICES AND METHODS OF FORMING THE SAME}
도 1은 본 발명의 실시예들에 따른 상변화 기억 소자를 나타내는 평면도.
도 2a는 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 2b는 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
도 3은 본 발명의 실시예들에 따른 상변화 기억 소자에 포함된 선택 소자의 일 예를 설명하기 위하여 도 2a의 Ⅲ-Ⅲ'을 따라 취해진 에너지 밴드 다이어그램.
도 4는 본 발명의 실시예들에 따른 상변화 기억 소자에 포함된 선택 소자의 다른 예를 설명하기 위하여 도 2a의 Ⅲ-Ⅲ'을 따라 취해진 에너지 밴드 다이어그램.
도 5는 본 발명의 일 실시예에 따른 상변화 기억 소자의 일 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들.
도 10 및 도 11은 도 5에 도시된 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들.
도 12는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 13은 본 발명의 다른 실시예에 따른 상변화 기억 소자의 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들.
도 16 및 도 17은 도 13에 도시된 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 상변화 기억 소자 및 그 형성 방법에 관한 것이다.
상변화 기억 소자는 전원 공급이 중단될지라도 저장된 데이터가 소멸되지 않는 비휘발성 특성을 갖는다. 상변화 기억 소자의 단위 셀은 데이터 저장 요소로 사용되는 상변화 물질을 포함한다. 상변화 물질은 열의 온도 및/또는 열 공급 시간등에 의하여 결정 상태 및 비정질 상태로 변환될 수 있다. 통상적으로, 결정 상태의 상변화 물질은 비정질 상태의 상변화 물질의 비저항에 비하여 낮은 비저항을 갖는다. 이러한 상변화 물질의 상태에 따른 비저항의 변화를 이용하여 상변화 기억 셀 은 논리 데이터를 저장하고 이를 판별할 수 있다.
상변화 기억 셀은 상술한 데이터 저장 요소인 상변화 물질과 전기적으로 접속된 선택 소자(selection element)를 포함한다. 복수의 상변화 기억 셀들 중에서 하나를 선택하기 위해서는 선택 소자가 요구된다. 현재 선택 소자로서 모스 트랜지스터가 널리 알려져 있다. 통상, 모스 트랜지스터는 서로 이격된 소오스 영역 및 드레인 영역과, 이들 사이의 채널 영역 상에 배치된 게이트를 포함한다.
반도체 소자의 고집적화 경향에 따라, 상변화 기억 소자도 고도로 집적화되고 있다. 하지만, 모스 트랜지스터는 상술한 바와 같이 비교적 넓은 평면적을 갖기 때문에 모스 트랜지스터를 포함하는 상변화 기억 셀을 고집적화하는 것은 어려움이 있다.
반도체 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화와 더불어 반도체 소자의 고속화 및/또는 반도체 소자의 저소비전력화에 대한 요구가 증가되고 있다.
본 발명은 상술한 제반적인 문제점을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 상변화 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고속 동작이 가능하고 소비전력이 최소화된 상변화 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적화, 고속화 및 저소 비전력화에 최적화된 상변화 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 상변화 기억 소자를 제공한다. 본 발명의 일 실시예에 따른 상변화 기억 소자는 서로 접촉된 금속성 도체 및 반도체를 포함하는 선택 소자; 및 상기 선택 소자에 전기적으로 접속된 상변화 물질 패턴을 포함할 수 있다. 평형 상태에서 상기 반도체는 상기 금속성 도체와 접하는 공핍 영역이 생성되고, 상기 공핍 영역은 상기 금속성 도체와 반도체의 접촉면에 생성된 계면 전위 장벽에 비하여 작은 전위 장벽을 갖는 저장벽 영역, 및 상기 저장벽 영역과 상기 금속성 도체 사이에 배치되고 상기 계면 전위 장벽에 비하여 큰 전위 장벽을 갖는 고장벽 영역을 포함할 수 있다.
구체적으로, 상기 고장벽 영역내에 최대 전위 장벽을 갖는 지점이 위치하고, 상기 최대전위 장벽의 지점은 상기 접촉면과 상기 저장벽 영역으로부터 이격될 수 있다. 상기 최대 전위 장벽의 지점으로부터 상기 접촉면으로 이동할수록 상기 고장벽 영역내 전위 장벽은 감소되고 상기 최대 전위 장벽의 지점으로부터 상기 저장벽 영역으로 이동할수록 상기 고장벽 영역내 전위 장벽이 감소될 수 있다.
일 실시예에 따르면, 상기 반도체는 제1 도전형의 도펀트로 도핑된 벌크부와 상기 벌크부 및 상기 금속성 도체 사이에 배치되고 제2 도전형의 도펀트로 도핑된 표면부를 포함할 수 있다. 상기 공핍 영역은 상기 표면부 및 상기 표면부에 인접한 상기 벌크부의 일부에 생성된다. 상기 고장벽 영역내 최대 전위 장벽을 갖는 지점은 상기 표면부 내에 배치될 수 있다. 상기 표면부는 상기 벌크부에 생성된 상기 공핍 영역에 의하여 발생된 내부 전계를 상기 접촉면에서 반전시키는 도펀트 농도를 갖을 수 있다.
일 실시예에 따르면, 상기 제1 도전형의 도펀트는 n형 도펀트이고, 상기 제2 도전형의 도펀트는 p형 도펀트이되, 상기 금속성 도체의 고유일함수는 상기 벌크부의 고유일함수 보다 큰 것이 바람직하다.
일 실시예에 따르면, 상기 제1 도전형의 도펀트는 p형 도펀트이고, 상기 제2 도전형의 도펀트는 n형 도펀트이되, 상기 금속성 도체의 고유일함수는 상기 벌크부의 고유일함수 보다 작은 것이 바람직하다.
일 실시예에 따르면, 상기 금속성 도체 및 상기 상변화 물질 패턴 사이에 개재된 히터 플러그를 더 포함할 수 있다. 상기 상변화 물질 패턴은 상기 히터 플러그를 통하여 상기 금속성 도체와 전기적으로 접속된다.
본 발명의 다른 실시예에 따른 상변화 기억 소자는 기판에 배치되어 서로 접촉된 반도체 패턴 및 금속성 패턴을 포함하는 선택 소자; 및 상기 기판 상에 배치되며 상기 선택 소자와 전기적으로 접속된 상변화 물질 패턴을 포함할 수 있다. 상기 반도체 패턴은 제1 도전형의 도펀트로 도핑된 벌크부와, 상기 금속성 패턴 및 상기 벌크부 사이에 배치되고 제2 도전형의 도펀트로 도핑된 표면부를 포함하고, 평형 상태에서 상기 표면부 및 상기 표면부에 인접한 상기 벌크부의 적어도 일부에 공핍 영역이 생성된다.
일 실시예에 따르면, 상기 소자는 상기 기판 상에 배치된 절연막을 더 포함할 수 있다. 이 경우에 상기 금속성 패턴은 상기 절연막을 관통하는 개구부내에 배 치되고, 상기 상변화 물질 패턴은 상기 절연막 상에 배치되고 상기 금속성 패턴과 전기적으로 접속된다.
일 실시예에 따르면, 상기 반도체 패턴은 상기 금속성 패턴 아래의 상기 개구부내에 배치된 버퍼 반도체 패턴을 포함할 수 있다. 이 경우에 상기 표면부는 상기 버퍼 반도체 패턴의 상부면에 형성되고, 상기 금속성 패턴은 상기 버퍼 반도체 패턴의 상부면과 접촉되고, 상기 벌크부는 상기 버퍼 반도체 패턴의 상기 표면부 아래에 위치한 부분을 포함한다.
일 실시예에 따르면, 상기 반도체 패턴은 상기 기판내에 형성된 도펀트 도핑된 영역을 포함할 수 있다. 이 경우에 상기 금속성 패턴은 상기 도펀트 도핑된 영역과 접촉되고, 표면부는 상기 도펀트 도핑된 영역의 상기 금속성 패턴과 접촉된 부분의 표면에 형성되고, 상기 도펀트 도핑된 영역의 상기 표면부 아래의 위치한 부분은 상기 벌크부에 포함한다.
일 실시예에 따르면, 상기 소자는 상기 금속성 패턴 및 상기 상변화 물질 패턴 사이에 개재된 히터 플러그를 더 포함할 수 있다. 상기 히터 플러그는 상기 금속성 패턴 및 상변화 물질 패턴과 접속된다. 상기 히터 플러그는 상기 금속성 패턴위의 개구부내에 배치될 수 있다. 이와는 달리, 상기 소자는 상기 절연막과 상기 상변화 물질 패턴 사이에 배치되고 절연 물질로 형성된 몰드층을 더 포함할 수 있으며, 상기 히터 플러그는 상기 몰드층을 관통하여 상기 금속성 패턴을 노출시키는 홀내에 배치될 수 있다.
상술한 기술적 과제들을 해결하기 위한 상변화 기억 소자의 형성 방법을 제 공한다. 본 발명의 일 실시예에 따른 상변화 기억 소자의 형성 방법은 기판에 배치되어 서로 접촉된 반도체 패턴 및 금속성 패턴을 포함하는 선택 소자를 형성하는 단계; 및 상기 기판 상에 배치되며 상기 선택 소자와 전기적으로 접속된 상변화 물질 패턴을 형성하는 단계를 포함할 수 있다. 상기 반도체 패턴은 제1 도전형의 도펀트로 도핑된 벌크부와, 상기 금속성 패턴 및 상기 벌크부 사이에 배치되고 제2 도전형의 도펀트로 도핑된 표면부를 포함하고, 평형 상태에서 상기 표면부 및 상기 표면부에 인접한 상기 벌크부의 적어도 일부에 공핍 영역이 생성된다.
일 실시예에 따르면, 상기 표면부는 상기 벌크부에 생성된 상기 공핍 영역에 의하여 발생된 내부 전계를 상기 접촉면에서 반전시키는 도펀트 농도를 갖도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 실시예들에 따른 상변화 기억 소자를 나타내는 평면도이고, 도 2a는 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 2b는 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 1, 도 2a 및 도 도 2b를 참조하면, 반도체 기판(100, 이하 기판이라 함)에 활성영역들(104)을 한정하는 소자분리막(102)이 배치된다. 상기 소자분리막(102)은 트렌치형일 수 있다. 상기 활성영역(104)은 상기 소자분리막(102)에 의하여 둘러싸인 상기 기판(100)의 일부분일 수 있다. 상기 활성영역들(104)은 제1 방향을 따라 나란히 연장될 수 있다. 즉, 상기 활성영역들(104)은 나란히 배열된 라인 형태들일 수 있다.
상기 활성영역(104)내에 도펀트 도핑된 영역(106)이 배치된다. 상기 도펀트 도핑된 영역(106)은 제1 도전형의 도펀트로 도핑된다. 상기 활성영역(104)은 제2 도전형의 도펀트로 도핑된다. 복수의 상기 도펀트 도핑된 영역(106)이 복수의 상기 활성영역들에 각각 형성된다. 상기 도펀트 도핑된 영역들(106)은 상기 활성영역들(104, 즉, 상기 제1 방향)을 따라 나란히 연장된다. 상기 도펀트 도핑된 영역들(106)은 평면적으로 라인 형태일 수 있다.
하부 절연막(108)이 상기 기판(100) 전면을 덮는다. 상기 하부 절연막(108)은 산화막등으로 형성될 수 있다. 선택 소자(120, selection element)가 상기 하부 절연막(108)을 관통하여 상기 도펀트 도핑된 영역(106)을 노출시키는 개구부(110) 내에 배치된다. 복수의 상기 선택 소자들(120)이 행들 및 열들을 따라 2차원적으로 배열된다. 상기 복수의 선택 소자들(120)은 서로 이격되어 있다. 상기 열의 방향은 상기 제1 방향이며, 상기 행의 방향은 상기 제1 방향에 직교하는 제2 방향이다. 하나의 열을 따라 배열된 선택 소자들(120)은 하나의 상기 도펀트 도핑된 영역(106)과 접속한다.
상기 선택 소자(120)는 차례로 적층된 버퍼 반도체 패턴(114a) 및 금속성 패턴(116, metallic pattern)을 포함한다. 이때, 상기 금속성 패턴(116)은 상기 버퍼 반도체 패턴(114a)의 상부면과 접속한다. 상기 버퍼 반도체 패턴(114a)은 벌크부(112) 및 상기 벌크부(112)와 상기 금속성 패턴(116) 사이에 개재된 표면부(111)를 포함한다. 상기 표면부(111)는 상기 금속성 패턴(116)과 접촉한다. 상기 표면부(111)는 상기 벌크부(112)에 비하여 매우 얇다. 상기 버퍼 반도체 패턴(114a)의 벌크부(112)는 상기 제1 도전형의 도펀트로 도핑된다. 즉, 상기 버퍼 반도체 패턴(114a)의 벌크부(112)는 상기 도펀트 도핑된 영역(106)과 동일한 도펀트로 도핑된다. 상기 도펀트 도핑된 영역(106)의 도펀트 농도는 상기 벌크부(112)의 도펀트 농도에 비하여 높을 수 있다. 이로써, 상기 도펀트 도핑된 영역(106)은 상기 벌크부(112)에 비하여 높은 전도도를 갖는다. 상기 표면부(111)는 상기 제2 도전형의 도펀트로 도핑된다.
상기 금속성 패턴(116)의 고유일함수 및 상기 버퍼 반도체 패턴(114a)의 벌크부(112)의 고유일함수는 서로 다르다. 이러한 고유일함수들의 차이로 인하여 상기 금속성 패턴(116) 및 버퍼 반도체 패턴(114a)간 접촉면에 계면 전위 장벽이 생 성된다. 또한, 상기 표면부(111)으로 인하여 상기 버퍼 반도체 패턴(114a)의 공핍 영역에 상기 계면 전위 장벽에 비하여 높은 전위 장벽을 갖는 영역이 생성된다.
상기 제1 도전형의 도펀트가 n형 도펀트이이고 상기 제2 도전형의 도펀트가 p형 도펀트인 경우에, 상기 금속성 패턴(116)의 고유일함수는 상기 벌크부(112)의 고유일함수에 비하여 큰 것이 바람직하다. 이와는 다르게, 상기 제1 도전형의 도펀트가 p형 도펀트이고 상기 제2 도전형의 도펀트가 n형 도펀트인 경우에, 상기 금속성 패턴(116)의 고유일함수는 상기 벌크부(112)의 고유일함수에 비하여 작은 것이 바람직하다.
상기 금속성 패턴(116)은 상술한 고유일함수를 만족하는 금속의 성질을 갖는 도전물질로 형성되는 것이 바람직하다. 예컨대, 상기 금속성 패턴(116)은 금속 또는 금속실리사이드로 형성될 수 있다. 예컨대, 상기 벌크부(112)가 n형 도펀트로 도핑된 실리콘으로 형성되는 경우에, 상기 금속성 패턴(116)은 티타늄실리사이드, 백금 실리사이드, 몰리브덴 실리사이드, 텅스텐 실리사이드, 코발트, 니켈, 백금 또는 팔라디움등으로 형성될 수 있다. 이와는 달리, 상기 벌크부(112)가 p형 도펀트로 도핑된 실리콘으로 형성되는 경우에, 상기 금속성 패턴(116)은 코발트 실리사이드, 탄탈늄 실리사이드, 지르코늄 실리사이드, 몰리브덴, 지르모늄 또는 탄탈늄등으로 형성될 수 있다.
상기 제1 도전형의 도펀트가 n형 도펀트이고 상기 제2 도전형의 도펀트가 p형 도펀트인 경우에 대해서 도 3의 에너지 밴드 다이어그램을 참조하여 좀더 구체적으로 설명한다.
도 3은 본 발명의 실시예들에 따른 상변화 기억 소자에 포함된 선택 소자의 일 예를 설명하기 위하여 도 2a의 Ⅲ-Ⅲ'을 따라 취해진 에너지 밴드 다이어그램이다. 도 3의 에너지 밴드 다이어그램은 평형 상태인 상기 선택 소자(120)의 에너지 밴드 다이어그램을 도시한 것이다.
도 1, 도 2a, 도 2b 및 도 3을 참조하면, 상기 버퍼 반도체 패턴(114a)의 전도대(conduction band) 및 가전자대(valence band)는 서로 이격되어 있다. 상기 전도대의 하단(bottom edge)의 에너지 준위를 전도 에너지 준위(Ec; conduction energy level)로 정의하고, 상기 가전자대의 상단(top edge)의 에너지 준위를 가전자 에너지 준위(Ev; valence energy level)로 정의한다. n형 도펀트로 도핑된 상기 벌크부(112)의 페르미 준위(Ef, fermi level)은 상기 전도 에너지 준위에 가깝게 배치된다. 서로 접촉된 상기 금속성 패턴(116) 및 버퍼 반도체 패턴(114a)의 페르미 준위들(fermi level)은 일치되어 평형 상태를 이룬다. 도 3에서 참조부호 Ef는 평형 상태의 페르미 준위(Ff)를 나타낸다.
상술한 바와 같이, 상기 벌크부(112)가 n형 도펀트로 도핑된 경우에 상기 금속성 패턴(116)의 고유일함수는 상기 벌크부(112)의 고유일함수에 비하여 크다. 상기 평형 상태를 이루기 위하여 상기 버퍼 반도체 패턴(114a)내 전자들(특히, 상기 벌크부(112)의 전자들)이 상기 금속성 패턴(116)으로 이동되어 상기 버퍼 반도체 패턴(114a)에는 공핍 영역(210)이 생성된다. 또한, 상기 금속성 패턴(116) 및 버퍼 반도체 패턴(114a)의 접촉면에는 전자들에 대한 계면 전위 장벽(200)이 생성된다.
상기 공핍 영역(210)은 상기 표면부(111) 및 상기 표면부(111)에 접하는 상 기 벌크부(112)의 적어도 일부에 생성된다. 상기 표면부(111)는 매우 얇은 두께를 가짐으로써 상기 표면부(111)의 전체가 상기 공핍 영역(210) 상태로 전환된다. 상기 벌크부(112)에 생성된 공핍 영역(210)에 의하여 상기 버퍼 반도체 패턴(114a)으로부터 상기 금속성 패턴으로 향하는 제1 내부 전계(250)가 발생된다. 이때, 상기 표면부(111)는 p형 도펀트로 도핑되어 있다. 이에 따라, 상기 표면부(111)는 상기 제1 내부 전계(250)를 상기 접촉면 부근에서 반전시킬 수 있다. 특히, 상기 표면부(111)는 상기 금속성 패턴(116) 및 버퍼 반도체 패턴(114a)의 접촉면 부근에서 상기 제1 내부 전계를 반전시키는 도펀트 농도를 갖는 것이 바람직하다. 상기 표면부(111)에 의하여 상기 접촉면 부근에서 상기 제1 내부 전계(250)에 대하여 반대 방향인 제2 내부 전계(255)가 발생된다.
상기 제1 및 제2 내부 전계들(250,255)에 의하여 상기 공핍 영역(210)내에는 상기 계면 전위 장벽(200) 보다 높은 전위 장벽을 갖는 고장벽 영역(215, high barrier region)이 형성된다. 상기 공핍 영역(210)은 상기 고장벽 영역(215) 및 저장벽 영역(220)을 포함한다. 상기 저장벽 영역(220)은 상기 계면 전위 장벽(200)에 비하여 낮은 전위 장벽을 갖는다. 상기 고장벽 및 저장벽 영역들(215,220)내 전위 장벽은 상기 페르미 레벨(Ef)로부터 상기 전도 에너지 준위(Ec)까지의 수직 높이를 말한다.
상기 고장벽 영역(215)은 상기 저장벽 영역(220)과 상기 금속성 패턴(116) 사이에 배치된다. 상기 고장벽 영역(215)은 상기 금속성 패턴(116)과 접촉한다. 상기 고장벽 영역(215)내에는 최대 전위 장벽을 갖는 지점(217)이 위치한다. 상기 최 대 전위 장벽의 지점(217)은 상기 접촉면 및 상기 저장벽 영역(220)으로부터 이격된다. 상기 최대 전위 장벽의 지점(217)으로부터 상기 접촉면으로 이동함에 따라 상기 고장벽 영역(215)내 전위 장벽은 감소하고, 상기 최대 전위 장벽의 지점(217)으로부터 상기 저장벽 영역(220)으로 이동함에 따라 상기 고장벽 영역(215)내 전위 장벽은 감소한다. 상기 고장벽 영역(215)내 상기 전도 에너지 준위(Ec)는 메니스커스 형태(meniscus-shaped, 특히 볼록한 메니스커스 형태)를 가질 수 있다. 상기 최대 전위 장벽의 지점(217)에서는 전계가 0 일 수 있다. 상기 최대 전위 장벽의 지점(217)은 상기 표면부(111)내에 배치될 수 있다. 상기 표면부(111)의 도펀트 농도가 증가할수록 상기 최대 전위 장벽은 높아질 수 있으며, 또한, 상기 고장벽 영역(215)의 두께가 증가될 수 있다.
상기 버퍼 반도체 패턴(114a)은 상기 공핍 영역(210) 및 중성 영역(230, neutral region)을 포함한다. 상기 공핍 영역(210)은 상기 금속성 패턴(116) 및 상기 중성 영역(230) 사이에 배치된다. 상기 중성 영역(230)내 전도 에너지 준위(Ec) 및 가전자 에너지 준위(Ev)는 평탄하다. 즉, 상기 중성 영역(230)내에는 내부 전계가 존재하지 않는다. 상기 고장벽 영역(215)으로부터 멀어질수록 상기 저장벽 영역(220)내 전위 장벽은 감소된다.
상기 선택 소자(120)는 상기 금속성 패턴(116) 및 버퍼 반도체 패턴(114a)의 접촉에 의하여 형성된 계면 전위 장벽(200)을 포함한다. 상기 계면 전위 장벽(200)은 쇼트키 장벽(schottky barrier)이다. 이에 따라, 상기 선택 소자(120)는 낮은 문턱전압을 가져 전류 효율이 높다. 특히, 상기 선택 소자(120)는 PN 다이오드의 문턱전압(약 0.7V) 보다 낮은 문턱전압을 갖는다. 또한, 상기 선택 소자(120)는 반응 속도가 빠르다. 이로써, 상기 선택 소자(120)는 고속으로 동작한다. 또한, 상기 선택 소자(120)는 상기 공핍 영역(210)내에 상기 계면 전위 장벽에 비하여 큰 전위 장벽을 갖는 고장벽 영역(215)을 갖는다. 상기 고장벽 영역(215)은 특정한 두께를 갖는다. 상기 고장벽 영역(215)으로 인하여 상기 선택 소자(120)의 누설전류량이 최소화된다. 예컨대, 전자들의 장벽 터널링에 의한 누설전류를 대폭 감소시켜 누설전류량을 최소화할 수 있다. 특히, 상기 선택 소자(120)에 역방향 전압이 인가될지라도 상기 고장벽 영역(215)으로 인하여 전자들의 장벽 터널링 현상을 최소화시킬 수 있다.
결과적으로, 상기 선택 소자(120)는 실질적으로 낮은 문턱전압을 가짐과 더불어 누설전류가 최소화될 수 있다. 또한, 상기 선택 소자(120)는 고속으로 동작된다.
다음으로, 상기 제1 도전형의 도펀트가 p형 도펀트이고 상기 제2 도전형의 도펀트가 n형 도펀트인 경우에 대해 도 4의 에너지 밴드 다이어그램을 참조하여 좀더 구체적으로 설명한다.
도 4는 본 발명의 실시예들에 따른 상변화 기억 소자에 포함된 선택 소자의 다른 예를 설명하기 위하여 도 2a의 Ⅲ-Ⅲ'을 따라 취해진 에너지 밴드 다이어그램이다. 도 4도 평형 상태의 에너지 밴드 다이어그램을 도시한 것이다.
도 1, 도 2a, 도 2b 및 도 4를 참조하면, 상기 벌크부(112)가 p형 도펀트로 도핑된다. 따라서, 상기 버퍼 반도체 패턴(114a)의 주 캐리어는 정공들이다. 상기 벌크부(112)가 p형 도펀트로 도핑되는 경우에 상기 금속성 패턴(116)의 고유일함수는 상기 벌크부(112)의 고유일함수에 비하여 작다. 상기 금속성 패턴(116) 및 버퍼 반도체 패턴(114a)의 접촉면에 정공에 대한 계면 전위 장벽(200')이 생성된다. 또한, 상기 버퍼 반도체 패턴(114a)에는 상기 금속성 패턴(116)과 접하는 공핍 영역(210')이 생성된다. 상기 공핍 영역(210')은 n형 도펀트로 도핑된 표면부(111)와, 상기 표면부(111)에 접하는 상기 벌크부(112)의 적어도 일부에 생성된다.
상기 벌크부(112)에 생성된 공핍 영역(210')에 의하여 제1 내부 전계(250')가 발생된다. 상기 벌크부(112)는 p형 도펀트로 도핑됨으로써, 상기 제1 내부 전계(250')는 상기 금속성 패턴(116)으로부터 상기 버퍼 반도체 패턴(114a)을 향한다. 상기 표면부(111)는 n형 도펀트로 도핑됨으로써, 상기 접촉면 부근에서 상기 제1 내부 전계(250')를 반전시킬 수 있다. 특히, 상기 표면부(111)는 상기 제1 내부 전계(250')를 상기 접촉면 부근에서 반전시키는 도펀트 농도를 갖는다. 상기 표면부(111)에 의하여 상기 접촉면 부근에는 제2 내부 전계(255')가 발생된다. 상기 제2 내부 전계(255')는 상기 제1 내부 전계(250')의 역방향이다.
상기 제1 및 제2 내부 전계들(250',255')에 의하여 상기 공핍 영역(210')내에는 고장벽 영역(215')이 생성된다. 상기 고장벽 영역(215')은 상기 계면 전위 장벽(200')에 비하여 큰 전위 장벽을 갖는 영역이다. 또한, 상기 공핍 영역(210')은 상기 고장벽 영역(215') 옆의 저장벽 영역(220')을 포함한다. 상기 저장벽 영역(220')은 상기 계면 전위 장벽(200')에 비하여 작은 전위 장벽을 갖는다. 상기 고장벽 영역(215') 및 계면 전위 장벽(200')은 상술한 바와 같이 정공들에 대한 에 너지 장벽이다. 상기 고장벽 영역(215')으로 인하여 정공들에 의한 누설전류를 최소화시킬 수 있다. 상기 고장벽 영역(215')내 최대 전위 장벽의 지점(217')은 상기 접촉면 및 저장벽 영역(220')으로부터 이격되어 있다. 따라서, 상기 고장벽 영역(215')은 특정한 두께를 갖는다. 상기 고장벽 영역(215')내 가전자 에너지 준위(Ec)는 메니스커스 형태(특히, 오목한 메니스커스 형태)일 수 있다. 상기 공핍 영역(210') 옆에 중성 영역(230')이 배치된다. 상기 중성 영역(230')은 내부 전계가 존재하지 않는다.
상술한 바와 같이, 상기 제1 도전형의 도펀트가 p형 도펀트이고 상기 제2 도전형의 도펀트가 n형 도펀트인 경우에 상기 접촉면에는 정공들에 대한 계면 전위 장벽(200')이 생성되고 또한 상기 공핍 영역(210')내에 정공들에 대한 상기 고장벽 영역(215')이 생성된다. 이로써, 상기 선택 소자(120)는 낮은 문턱전압을 가짐과 고속으로 동작하며, 상기 선택 소자(120)의 정공들에 의한 누설전류가 최소화된다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 상기 금속성 패턴(116)의 상부면과 상기 하부 절연막(108)의 상부면은 공면을 이룰수 있다. 몰드층(122)이 상기 기판(100) 전면 상에 배치될 수 있다. 상기 몰드층(122)은 하부 절연막(108) 및 상기 금속성 패턴(116)을 덮는다. 상기 몰드층(122)은 절연 물질(ex, 산화막등)로 형성된다. 히터 플러그(128)가 상기 몰드층(122)을 관통하는 홀(124)내에 배치된다. 상기 히터 플러그(128)는 상기 금속성 패턴(116)의 상부면에 접속된다. 복수의 상기 히터 플러그들(128)이 상기 행들 및 열들을 따라 2차원적으로 배열된다. 상기 히터 플러그들(128)은 서로 이격된다. 상기 복수의 히터 플러그들(128)은 상기 복 수의 금속성 패턴들(116)의 상부면에 각각 접속된다. 상기 히터 플러그(128)의 상부면 및 상기 몰드층(122)의 상부면은 공면을 이룰 수 있다. 상기 히터 플러그(128)의 폭은 상기 금속성 패턴(116)의 상부면의 폭에 비하여 작을 수 있다.
상기 홀(124)의 측벽 및 상기 히터 플러그(128) 사이에 절연 스페이서(126)가 배치될 수 있다. 상기 홀(124)은 상기 개구부(110)에 정렬될 수 있다. 상기 홀(124)의 폭은 상기 금속성 패턴(116)의 상부면의 폭에 비하여 작을 수 있다. 이 경우에, 상기 절연 스페이서(126)는 생략될 수도 있다. 물론, 상기 홀(124)의 폭이 상기 금속성 패턴(116)의 상부면의 폭에 비하여 작은 경우에도 상기 절연 스페이서(126)가 상기 홀(124)의 측벽 및 상기 히터 플러그(128) 사이에 배치될 수 있다. 상기 절연 스페이서(126)는 산화물, 질화물 및 산화질화물 중에서 적어도 하나로 형성될 수 있다.
복수의 상변화 물질 패턴들(130)이 상기 몰드층(122) 상에 상기 행들 및 열들을 따라 2차원적으로 배열된다. 상기 복수의 상변화 물질 패턴들(130)은 상기 복수의 히터 플러그들(128)과 각각 접속된다. 상기 상변화 물질 패턴(130)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유하는 물질로 형성되는 것이 바람직하다. 예컨대, 상기 상변화 물질 패턴(130)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등에서 선택된 적어도 하나를 포함할 수 있다. 여기서, 상기 doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 상기 히터 플러그(128)는 상기 상변화 물질 패턴(130)에 프로그램 및/또는 소거를 위하여 히터 열을 공급할 수 있는 도전 물질로 형성될 수 있다. 예컨대, 상기 히터 플러그(128)는 도전성 질화금속(ex, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN등), 도전성 질화산화금속(ex, TiON, TiAlON, WON, TaON등), 단일금속(ex, Ti, Ta, Zr, Hf, Mo, Al, W, Cu등), 복합금속(ex, TiAl, Al-Cu, Al-Cu-Si, TiW등) 및 도전성 금속실리사이드(ex, WSi등)중에서 선택된 적어도 하나로 형성될 수 있다.
상기 상변화 물질 패턴(130) 상에 캐핑 도전 패턴(132)이 배치될 수 있다. 상기 캐핑 도전 패턴(132)은 상기 상변화 물질 패턴(130)의 측벽에 정렬된 측벽을 수 있다. 상기 캐핑 도전 패턴(132)은 도전성 질화금속(ex, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN등), 도전성 질화산화금속(ex, TiON, TiAlON, WON, TaON등), 단일금속(ex, Ti, Ta, Zr, Hf, Mo, Al, W, Cu등), 복합금속(ex, TiAl, Al-Cu, Al-Cu-Si, TiW등) 및 도전성 금속실리사이드(ex, WSi등)중에서 선택된 적어도 하나로 형성될 수 있다.
상부 절연막(134)이 상기 기판(100) 전면 상에 배치된다. 상기 상부 절연막(134)은 상기 몰드층(122), 상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)을 덮는다. 상기 상부 절연막(134)은 산화막등으로 형성될 수 있다.
복수의 배선 플러그들(138)이 상기 상부 절연막(134)을 관통하는 복수의 배선홀들(136)을 각각 채운다. 상기 배선 플러그들(138)은 상기 행들 및 열들을 따라 2차원적으로 배열된다. 상기 배선 플러그들(138)은 상기 캐핑 도전 패턴들(132)과 각각 접속된다. 복수의 배선들(140)이 상기 상부 절연막(134) 상에 나란히 배열된다. 상기 복수의 배선들(140)은 상기 제2 방향을 따라 연장된다. 즉, 상기 복수의 배선들(140)은 상기 도펀트 도핑된 영역들(106)을 나란히 가로지른다. 하나의 상기 배선(140)은 하나의 상기 행을 따라 배열된 상기 배선 플러그들(138)과 접속된다. 상기 배선(140)은 상기 배선 플러그(138)를 경유하여 상기 상변화 물질 패턴(130)에 전기적으로 접속된다.
상기 배선(140) 및 상기 도펀트 도핑된 영역(106)을 이용하여 복수의 상변화 기억 셀들 중에서 하나를 선택할 수 있다. 상기 배선(140) 및 도펀트 도핑된 영역(106) 중에 어느 하나는 비트라인이고 다른 하나는 워드라인에 해당한다. 상기 배선 플러그(138)는 도핑된 폴리실리콘 및 금속(ex, 텅스텐, 구리 또는 알루미늄등) 중에서 적어도 하나를 포함할 수 있다. 상기 배선(138)은 텅스텐, 구리 및 알루미늄등 중에서 적어도 하나를 포함할 수 있다. 물론, 상기 배선 플러그(138) 및/또는 배선(140)은 확산 베리어를 더 포함할 수 있다.
상술한 바와 같이, 상기 선택 소자(120)는 낮은 문턱전압을 가져 전류 효율이 매우 높다. 이에 따라, 상기 상변화 기억 셀의 프로그램 및/또는 소거에 요구되는 동작 전류를 충분히 확보할 수 있다. 그 결과, 고도로 집적화된 상변화 기억 소자를 구현할 수 있다. 또한, 상기 선택 소자(120)은 고속으로 동작함으로써, 고속의 상변화 기억 소자를 구현할 수 있다. 이에 더하여, 상기 선택 소자(120)는 상기 고장벽 영역(215,215')으로 인하여 누설전류가 최소화된다. 이로써, 소비전력이 최소화된 상변화 기억 소자를 구현할 수 있다.
한편, 상기 히터 플러그(128)는 상기 개구부(110)내에 상기 선택 소자(120)와 함께 배치될 수도 있다. 이 경우에 몰드층(122)은 요구되지 않는다. 이를 도 5를 참조하여 구체적으로 설명한다.
도 5는 본 발명의 일 실시예에 따른 상변화 기억 소자의 일 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 5를 참조하면, 차례로 적층된 버퍼 반도체 패턴(114a) 및 금속성 패턴(116)은 하부 절연막(108)을 관통하는 개구부(110)내에 배치된다. 이때, 상기 금속성 패턴(116)의 상부면은 상기 하부 절연막(108)의 상부면 보다 낮다. 즉, 상기 버퍼 반도체 패턴(114a) 및 금속성 패턴(116)은 상기 개구부(110)의 아랫부분을 채운다.
상기 금속성 패턴(116) 상의 상기 개구부(110)의 윗부분내에 히터 플러그(128)가 배치된다. 상기 히터 플러그(128)의 상부면은 상기 하부 절연막(108)의 상부면과 공면을 이룬다. 상기 히터 플러그(128)와 상기 개구부(110)의 측벽 사이에 절연 스페이서(126a)가 배치되는 것이 바람직하다. 이로써, 상기 히터 플러그(128)는 고저항을 가져 상변화 물질 패턴(130)의 프로그램 및/또는 소거를 위한 동작 전류를 감소시킬 수 있다.
상기 상변화 물질 패턴(130)이 상기 하부 절연막(108) 상에 배치되어 상기 히터 플러그(128)의 상부면과 접촉한다. 캐핑 도전 패턴(132)이 상기 상변화 물질 패턴(130) 상에 배치된다. 상부 절연막(134)이 상기 하부 절연막(108), 상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)을 덮는다. 상기 캐핑 도전 패턴(132)과 접속 하는 배선 플러그(138) 및 배선(140)은 상술하였음으로 생략한다.
이 변형예에 따르면, 도 2a 및 도 2b에 도시된 몰드층(122)이 생략될 수 있다. 이에 따라, 상변화 기억 소자의 구조를 단순화시켜 시킬 수 있으며, 또한, 상변화 기억 소자의 제조 공정을 단순화시킬 수 있다. 그 결과, 상변화 기억 소자의 생산성을 향상시킬 수 있다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 6을 참조하면, 기판(100)에 소자분리막(102)을 형성하여 복수의 활성영역들(도 1의 104)을 한정한다. 상기 활성영역들에 제1 도전형의 도펀트 이온들을 주입하여 도펀트 도핑된 영역(106)을 형성한다. 이때, 상기 활성영역들은 제2 도전형의 도펀트로 도핑된 상태이다. 이어서, 상기 기판(100) 전면 상에 하부 절연막(108)을 형성한다. 상기 하부 절연막(108)을 패터닝하여 상기 도펀트 도핑된 영역(106)을 노출시키는 개구부들(110)를 형성한다.
도 7을 참조하면, 상기 개구부(104)내에 제1 도전형의 도펀트로 도핑된 예비 버퍼 반도체 패턴(114)을 형성한다. 상기 예비 버퍼 반도체 패턴(114)은 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 이 경우에, 상기 예비 버퍼 반도체 패턴(114)은 단결정 상태로 형성될 수 있다. 이와는 다르게, 화학기상증착법으로 상기 개구부(104)를 채우는 반도체막을 기판(100) 전면에 형성하고, 상기 반도체막을 전면 식각하여 상기 예비 버퍼 반도체 패턴(114)을 형성할 수도 있다. 이 경우에, 상기 예비 버퍼 반도체 패턴(114)은 다결정 상태로 형성될 수 있다. 상기 예비 버 퍼 반도체 패턴(114)의 상부면은 상기 하부 절연막(108)의 상부면에 비하여 낮게 형성될 수 있다. 예비 버퍼 반도체 패턴(114)은 인시츄(in-situ) 방식 또는 이온 주입 방식에 의하여 도핑될 수 있다.
도 8을 참조하면, 상기 개구부(104)내에 선택 소자(120)를 형성한다. 상기 선택 소자(120)는 차례로 적층된 버퍼 반도체 패턴(114a) 및 금속성 패턴(116)을 포함한다. 상기 금속성 패턴(116)은 상기 버퍼 반도체 패턴(114a)의 상부면과 접촉한다. 상기 버퍼 반도체 패턴(114a)은 제1 도전형의 도펀트로 도핑된 벌크부(112) 및 제2 도전형의 도펀트로 도핑된 표면부(111)를 포함한다. 상기 표면부(111)는 상기 벌크부(112) 및 금속성 패턴(116) 사이에 배치되며, 상기 금속성 패턴(116)과 접촉한다. 상기 표면부(111)는 매우 얇은 두께로 형성된다. 즉, 상기 표면부(111)는 상기 버퍼 반도체 패턴(114a)의 상부면에 매우 얇은 두께로 형성된다.
상기 금속성 패턴(116)은 상기 예비 버퍼 반도체 패턴(114)의 윗부분을 실리사이드화 하여 형성할 수 있다. 구체적으로, 상기 예비 버퍼 반도체 패턴(114)을 갖는 기판(100) 상에 금속막을 형성하고, 상기 금속막 및 상기 예비 버퍼 반도체 패턴(114)을 실리사이드화하여 상기 개구부(110)에 의해 한정된 상기 금속성 패턴(116)을 형성하고, 미반응된 상기 금속막을 제거할 수 있다. 상기 금속성 패턴(116) 아래에 상기 예비 버퍼 반도체 패턴(114)의 아랫부분이 잔존한다. 상기 표면부(111)는 상기 개구부(110)를 통하여 제2 도전형의 도펀트 이온들을 주입하여 형성될 수 있다. 상기 금속성 패턴(116)을 형성한 후에, 상기 제2 도전형의 도펀트 이온들을 상기 금속성 패턴(116) 아래에 잔존하는 예비 버퍼 반도체 패턴(114)의 상부면에 주입하여 상기 표면부(111)를 형성할 수 있다. 이와는 달리, 상기 금속성 패턴(116)을 형성하기 전에, 상기 예비 버퍼 반도체 패턴(114)의 중간 부분에 상기 제2 도전형의 도펀트 이온들을 주입하여 상기 표면부(111)를 형성할 수 있다. 이때, 상기 금속성 패턴(116)의 형성을 위한 실리사이드화 공정시, 적어도 상기 표면부(111) 위의 예비 반도체 패턴(114)이 상기 금속막과 반응한다. 상기 실라사이드화 공정시 상기 표면부(111)의 일부도 상기 금속막과 반응될 수 있다.
상기 금속성 패턴(116)은 다른 방법으로 형성될 수 있다. 구체적으로, 상기 개구부(110)의 아랫부분을 채우는 상기 버퍼 반도체 패턴(114a)을 형성하고, 상기 개구부(110)의 윗부분을 채우는 금속성막을 기판(100) 전면에 형성한다. 이어서, 상기 금속성막을 상기 하부 절연막(108)이 노출될때까지 평탄화시키어 상기 금속성 패턴(116)을 형성할 수 있다. 이 경우에도, 상기 표면부(111)는 상기 금속성 패턴(116)의 형성 전 또는 형성 후에 형성될 수 있다.
상기 표면부(111)는 인시츄 방식으로 도핑될 수도 있다. 이 경우에 상기 표면부(111)는 상기 금속성 패턴(116)의 형성 전에 형성된다.
도 9를 참조하면, 상기 기판(100) 전면에 몰드층(122)을 형성하고, 상기 몰드층(122)을 패터닝하여 상기 금속성 패턴(116)을 노출시키는 홀(124)을 형성한다. 상기 홀(124)의 측벽에 절연 스페이서(126)를 형성하고, 상기 절연 스페이서(126)를 갖는 기판(100) 상에 상기 홀(124)을 채우는 히터막을 형성한다. 상기 히터막을 상기 몰드층(122)이 노출될때까지 평탄화시키어 상기 홀(124)내에 히터 플러그(128)를 형성한다.
상기 몰드층(122) 상에 상변화 물질막 및 캐핑 도전막을 차례로 형성하고, 캐핑 도전막 및 상변화 물질막을 연속적으로 패터닝하여 차례로 적층된 상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)을 형성한다. 상기 상변화 물질 패턴(130)은 상기 히터 플러그(128)의 상부면과 접촉한다.
상기 기판(100) 전면 상에 상부 절연막(134)을 형성한다. 이어서, 상기 상부 절연막(134)을 패터닝하여 상기 캐핑 도전 패턴(132)을 노출시키는 배선홀(도 2a 및 도 2b의 136)을 형성하고, 상기 배선홀을 채우는 배선 플러그(도 2a 및 도 2b의 138)를 형성한다. 이어서, 상기 상부 절연막(134) 상에 도 2a 및 도 2b의 배선(140)을 형성한다. 이로써, 도 2a 및 도 2b에 도시된 상변화 기억 소자를 구현할 수 있다.
다음으로 도 5에 도시된 상변화 기억 소자의 형성 방법을 도 10 및 도 11을 참조하여 설명한다. 이 방법은 도 6을 참조하여 설명한 방법들을 포함할 수 있다.
도 10 및 도 11은 도 5에 도시된 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 6 및 도 10을 참조하면, 개구부(110)내에 선택 소자(120)를 형성한다. 이때, 상기 선택 소자(120)에 포함된 금속성 패턴(116)의 상부면은 하부 절연막(108)의 상부면에 비하여 낮게 형성한다. 즉, 상기 선택 소자(120) 위의 개구부(110)의 윗부분은 비워진 상태이다. 상기 선택 소자(120)를 형성하는 방법은 도 7을 참조하여 설명한 방법들과 상기 금속성 패턴(116)의 상부면을 리세스하는 공정을 포함할 수 있다.
도 11을 참조하면 상기 개구부(110)의 윗부분의 측벽에 절연 스페이서(126a)를 형성한다. 상기 절연 스페이서(126a)를 갖는 기판(100) 상에 상기 개구부(110)를 채우는 히터막을 형성하고, 상기 히터막을 상기 하부 절연막(108)이 노출될때까지 평탄화시키어 히터 플러그(128)를 형성한다. 이때, 상기 히터 플러그(128)는 상기 금속성 패턴(116) 위의 상기 개구부(110)내에 형성된다.
이어서, 상기 하부 절연막(108) 상에 도 5의 상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)을 형성한다. 상기 상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)을 형성하는 공정 및 이후의 공정들은 도 9를 참조하여 설명한 방법들과 동일하게 수행할 수 있다.
도 10 및 도 11을 참조하여 설명한 상변화 기억 소자의 형성 방법에 따르면, 상기 선택 소자(120) 및 히터 플러그(128)는 상기 개구부(110)에 의하여 자기정렬적으로 형성된다. 또한, 도 9의 몰드층(122) 형성 공정 및 홀(124) 형성 공정을 요구하지 않는다. 이로써, 상변화 기억 소자의 제조 공정을 단순화시키고 공정 마진을 충분히 확보할 수 있다.
(제2 실시예)
본 실시예에서는 다른 형상의 선택 소자를 포함하는 상변화 기억 소자를 개시한다. 본 실시예에 따른 상변화 기억 소자는 상술한 제1 실시예에 유사하다. 따라서, 상술한 제1 실시예와 동일한 구성요소는 동일한 참조부호를 사용하고, 본 발명의 특징적인 부분을 위주로 설명한다.
도 12는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 1 및 도 12를 참조하면, 기판(100)에 활성영역들(104)을 한정하는 소자분리막(102)이 배치되고, 상기 활성영역(104)내에 도펀트 도핑된 영역(106a)이 배치된다. 하부 절연막(108)이 상기 기판(100) 전면을 덮고, 금속성 패턴(116a)이 상기 하부 절연막을 관통하는 개구부(110)내에 배치된다. 상기 금속성 패턴(116a)은 상기 개구부(110) 아래의 상기 도펀트 도핑된 영역(106a)과 접촉한다. 서로 접촉된 상기 금속성 패턴(116a) 및 도펀트 도핑된 영역(106a)은 선택 소자(120a)에 포함된다.
상기 도펀트 도핑된 영역(106a)은 표면부(105a) 및 벌크부(105b)를 포함한다. 상기 표면부(105a)는 상기 벌크부(105b) 및 상기 금속성 패턴(116a) 사이에 배치된다. 즉, 상기 표면부(105a)는 상기 도펀트 도핑된 영역(106a) 및 금속성 패턴(116a)간 접촉면에 한정적으로 위치하고, 상기 벌크부(105b)는 상기 표면부(105a) 아래에 위치한다. 상기 벌크부(105b)는 제1 방향을 따라 연장된다. 상기 금속성 패턴들(116a) 사이의 상기 하부 절연막(108)과 상기 상기 벌크부(105b) 사이에는 실질적으로 상기 표면부(105a)가 존재하지 않을 수 있다. 상기 벌크부(105b)는 제1 도전형의 도펀트로 도핑되고, 상기 표면부(105a)는 제2 도전형의 도펀트로 도핑된다. 상기 기판(100, 즉, 활성영역)은 제2 도전형의 도펀트로 도핑된다.
상기 금속성 패턴(116a) 및 상기 도펀트 도핑된 영역(106a)의 접촉면에 계면 전위 장벽(즉, 쇼트키 장벽)이 생성되고, 상기 도펀트 도핑된 영역(106a)에 공핍 영역이 생성된다. 상기 공핍 영역은 상기 금속성 패턴(116a)과 접촉한다. 상기 공핍 영역은 상기 표면부(105a) 및 상기 표면부(105a)에 접하는 상기 벌크부(105b)의 적어도 일부에 생성된다. 물론, 상기 표면부(105a)의 전체가 상기 공핍 영역 상태로 전환된다.
상술한 제1 실시예와 같이, 평형 상태에서 상기 공핍 영역에는 상기 계면 전위 장벽에 비하여 큰 전위 장벽을 갖는 고장벽 영역 및 상기 계면 전위 장벽에 비하여 작은 전위 장벽을 갖는 고장벽 영역을 포함한다. 상기 고장벽 영역은 상기 금속성 패턴(116a) 및 상기 저장벽 영역 사이에 개재된다. 상기 고장벽 영역내 최대 전위 장벽을 갖는 지점은 상기 접촉면 및 상기 저장벽 영역으로부터 이격된다. 상기 선택 소자(120a)는 상술한 제1 실시예의 선택 소자(120)와 동일한 특성을 가질 수 있다.
상기 금속성 패턴(116a)의 상부면은 상기 하부 절연막(108)의 상부면에 비하여 낮을 수 있다. 이때, 히터 플러그(128)가 상기 금속성 패턴(116a) 상의 상기 개구부(110)내에 배치된다. 상기 히터 플러그(128)의 상부면은 상기 하부 절연막(108)의 상부면과 공면을 이룰 수 있다. 상기 히터 플러그(128)와 상기 개구부(110)의 측벽 사이에 절연 스페이서(126a)가 배치될 수 있다. 이로써, 상기 히터 플러그(128)의 폭은 상기 금속성 패턴(116a)의 상부면의 폭에 비하여 작게 되어 상변화 기억 셀의 동작 전류를 감소시킬 수 있다.
상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)이 상기 하부 절연막(108) 상에 차례로 적층된다. 상기 상변화 물질 패턴(130)은 상기 히터 플러그(128)의 상부 면과 접촉한다. 상부 절연막(134)이 상기 하부 절연막(108), 상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)을 덮고, 배선 플러그(138)가 상기 상부 절연막(134)을 관통하는 배선홀(136)을 채워 상기 캐핑 도전 패턴(132)과 접속한다. 배선(140)이 상기 상부 절연막(134) 상에 배치되어 상기 배선 플러그(138)과 접속한다.
상술한 상변화 기억 소자는 상술한 제1 실시예에서 설명된 효과들을 획득할 수 있다. 이에 더하여, 상기 금속성 패턴(116a)이 상기 도펀트 도핑된 영역(106a)에 접촉하여 상기 선택 소자(120a)가 형성된다. 이로써, 보다 심플한 구조의 상변화 기억 소자를 구현할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 상변화 기억 소자의 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 13을 참조하면, 본 변형예에 따른 상변화 기억 소자의 특징적인 것은 히터 플러그(128) 및 금속성 패턴(116a)이 서로 다른 막들내에 배치되는 것이다. 구체적으로, 금속성 패턴(116a)은 하부 절연막(108)을 관통하는 개구부(110)내에 배치된다. 이때, 상기 금속성 패턴(116a)의 상부면 및 상기 하부 절연막(108)의 상부면은 공면을 이룬다.
절연물질의 몰드층(122)이 상기 기판(100) 전면을 덮고, 히터 플러그(128)가 상기 몰드층(122)을 관통하는 홀(124)내에 배치되어 상기 금속성 패턴(116a)과 접속한다. 상기 히터 플러그(128)와 상기 홀(124)의 측벽 사이에 절연 스페이서(126)가 배치될 수 있다. 상기 홀(124)의 폭이 상기 금속성 패턴(116a)의 상부면의 폭에 비하여 작은 경우에 상기 절연 스페이서(126)는 생략될 수도 있다.
상변화 물질 패턴(130)은 상기 몰드층(122) 상에 배치되어 상기 히터 플러그(128)의 상부면과 접촉한다. 이하, 캐핑 도전 패턴(132), 상부 절연막(134), 배선플러그(138) 및 배선(140)은 상술한 제1 실시예와 동일할 수 있다.
다음으로 본 실시예에 따른 상변화 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 14를 참조하면, 기판(100)에 소자분리막(102)을 형성하여 활성영역을 정의하고, 상기 활성영역에 제1 도전형의 도펀트를 주입하여 예비 도펀트 도핑된 영역을 형성한다. 이때, 상기 제1 도전형의 도펀트를 주입하기 전에, 상기 활성영역은 제2 도전형의 도펀트로 도핑된 상태이다. 상기 예비 도펀트 도핑된 영역은 상기 활성영역을 따라 연장된다.
상기 예비 도펀트 도핑된 영역을 갖는 기판(100) 상에 하부 절연막(108)을 형성하고, 상기 하부 절연막(108)을 패터닝하여 상기 예비 도펀트 도핑된 영역을 노출시키는 개구부들(110)을 형성한다. 상기 개구부(110)에 노출된 상기 예비 도펀트 도핑된 영역의 표면에 제2 도전형의 도펀트를 주입하여 표면부(105a)를 형성한다. 이로써, 상기 표면부(105a) 및 벌크부(105b)를 갖는 도펀트 도핑된 영역(106a)이 형성된다. 상기 개구부(110)내에 상기 도펀트 도핑된 영역(106a)과 접촉하는 금속성 패턴(116a)을 형성한다. 상기 금속성 패턴(116a) 및 도펀트 도핑된 영 역(106a)은 선택 소자(120a)에 포함된다. 상기 금속성 패턴(116a)의 상부면은 상기 하부 절연막(108)의 상부면에 비하여 낮게 형성될 수 있다.
상술한 바와 같이, 상기 표면부(105a)는 상기 금속성 패턴(116a)을 형성하기 전에 형성될 수 있다. 이와는 다르게, 상기 표면부(105a)는 상기 금속성 패턴(116a)을 형성한 후에 형성될 수 도 있다. 즉, 상기 개구부(110)내에 상기 예비 도펀트 도핑된 영역과 접촉하는 상기 금속성 패턴(116a)을 형성하고, 상기 개구부(110)를 통하여 상기 예비 도펀트 도핑된 영역의 접촉면 부근에 상기 제2 도전형의 도펀트 이온들을 주입하여 상기 표면부(105a)를 형성할 수 있다.
상기 금속성 패턴(116a)을 형성하는 일 방법을 설명하면, 상기 개구부(110)를 채우는 금속성막을 기판(100) 전면에 증착하고, 상기 금속성막을 상기 하부 절연막(108)이 노출될때까지 평탄화하고, 상기 평탄화된 금속성막의 상부면을 리세스하여 상기 금속성 패턴(116a)을 형성할 수 있다.
이와는 달리, 상기 금속성 패턴(116a)은 실리사이드화 공정을 이용하여 형성될 수도 있다. 예컨대, 개구부(110)를 갖는 기판(100) 상에 금속막을 형성하고, 상기 금속막과 상기 예비 도펀트 도핑된 영역의 일부를 반응시켜 상기 금속성 패턴(116a)을 형성하고, 미반응된 금속막을 제거할 수 있다. 또 다른 예로서, 상기 개구부(110)의 아랫부분을 채우는 보조 반도체층을 형성하고, 상기 보조 반도체층과 금속막을 실리사이드화하여 상기 금속성 패턴(116a)을 형성할 수도 있다. 이 경우에, 상기 도펀트 도핑 영역(106a)의 손실을 최소화할 수 있다. 상기 보조 반도체층은 선택적 에피택시얼 성장 공정 또는 증착/에치백 공정으로 이용하여 형성될 수 있다.
도 15를 참조하면, 상기 금속성 패턴(116a) 위의 상기 개구부(110)의 측벽에 절연 스페이서(126a)를 형성하고, 상기 절연 스페이서(126a)를 갖는 기판(100)에 히터막을 형성하고, 상기 히터막을 상기 하부 절연막(108)이 노출될때까지 평탄화시키어 히터 플러그(128)를 형성한다.
상기 하부 절연막(108) 상에 차례로 적층된 상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)을 형성한다. 상기 상변화 물질 패턴(130)은 상기 히터 플러그(128)의 상부면과 접속한다. 이어서, 상기 기판(100) 전면을 덮는 상부 절연막(134)을 형성한다. 이후의 공정들은 상술한 제1 실시예와 동일하게 수행할 수 있다. 이로써, 도 12에 도시된 상변화 기억 소자를 구현할 수 있다.
다음으로, 도 13에 도시된 상변화 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 16 및 도 17은 도 13에 도시된 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 16을 참조하면, 하부 절연막(108)을 관통하는 개구부(110)내에 금속성 패턴(116a)을 형성한다. 이때, 상기 금속성 패턴(116a)의 상부면은 상기 하부 절연막(108)의 상부면과 공면을 이룰수 있다. 상기 금속성 패턴(116a) 및 도펀트 도핑 영역(106a)을 포함하는 선택 소자(120a)를 형성하는 방법은 도 15를 참조하여 설명한 방법에서 금속성 패턴(116a)의 상부면을 리세스하는 공정을 생략한 것과 동일할 수 있다.
도 17을 참조하면, 이어서, 상기 기판(100) 전면을 덮는 몰드층(122)을 형성하고, 상기 몰드층(122)을 패터닝하여 상기 금속성 패턴(116a)을 노출시키는 홀(124)을 형성한다. 상기 홀(124)의 측벽에 절연 스페이서(126)를 형성할 수 있다. 상기 절연 스페이서(126)를 갖는 기판(100)에 상기 홀(124)을 채우는 히터막을 형성하고, 상기 히터막을 상기 몰드층(122)이 노출될때까지 평탄화시키어 히터 플러그(128)를 형성한다. 상기 홀(124)의 폭이 상기 금속성 패턴(116a)의 상부면의 폭에 비하여 작은 경우에 상기 절연 스페이서(126)를 형성하는 공정은 생략될 수 있다.
상기 몰드층(122) 상에 차례로 적층된 상변화 물질 패턴(130) 및 캐핑 도전 패턴(132)을 형성한다. 상기 상변화 물질 패턴(130)은 상기 히터 플러그(128)의 상부면과 접속한다. 이후의 공정은 상술한 제1 실시예 및/또는 도 15를 참조하여 설명한 방법과 동일할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 상변화 물질 패턴과 전기적으로 접속된 선택 소자는 서로 접속된 금속성 도체 및 반도체를 포함한다. 평형 상태에서 상기 금속성 도체 및 반도체간 접촉면에는 계면 전위 장벽이 생성되고, 상기 반도체는 상기 금속성 도체와 접하는 공핍 영역이 생성된다. 상기 공핍 영역내에는 상기 계면 전위 장벽에 비하여 큰 전위 장벽을 갖는 고장벽 영역 및 상기 계면 전위 장벽에 비하여 작은 전위 장벽을 갖는 저장벽 영역을 포함한다. 상기 계면 전위 방벽 및 고장벽 영역으로 인하여 상기 선택 소자는 높은 턴온 전류량을 가지고 고속으로 동작할 수 있다. 또한, 상기 선택 소자의 누설전류량이 최소화된다. 그 결과, 고집적화에 최적화되고, 고속으로 동작하고 소비전력이 최소화된 상변화 기억 소자를 구현할 수 있다.

Claims (39)

  1. 서로 직접 접촉된 금속성 도체 및 반도체를 포함하는 선택 소자; 및
    상기 선택 소자에 전기적으로 접속된 상변화 물질 패턴을 포함하되,
    평형 상태에서 상기 반도체는 상기 금속성 도체와 직접 접하는 공핍 영역이 생성되고,
    상기 공핍 영역은 상기 금속성 도체와 반도체의 접촉면에 생성된 계면 전위 장벽에 비하여 작은 전위 장벽을 갖는 저장벽 영역, 및 상기 저장벽 영역과 상기 금속성 도체 사이에 배치되고 상기 계면 전위 장벽에 비하여 큰 전위 장벽을 갖는 고장벽 영역을 포함하는 상변화 기억 소자.
  2. 청구항 1에 있어서,
    상기 고장벽 영역내에 최대 전위 장벽을 갖는 지점이 위치하고, 상기 최대전위 장벽의 지점은 상기 접촉면과 상기 저장벽 영역으로부터 이격된 상변화 기억 소자.
  3. 청구항 2에 있어서,
    상기 최대 전위 장벽의 지점으로부터 상기 접촉면으로 이동할수록 상기 고장벽 영역내 전위 장벽은 감소되고 상기 최대 전위 장벽의 지점으로부터 상기 저장벽 영역으로 이동할수록 상기 고장벽 영역내 전위 장벽이 감소되는 상변화 기억 소자.
  4. 청구항 1에 있어서,
    상기 반도체는 제1 도전형의 도펀트로 도핑된 벌크부와 상기 벌크부 및 상기 금속성 도체 사이에 배치되고 제2 도전형의 도펀트로 도핑된 표면부를 포함하되,
    상기 공핍 영역은 상기 표면부 및 상기 표면부에 인접한 상기 벌크부의 일부에 생성되는 상변화 기억 소자.
  5. 청구항 4에 있어서,
    상기 고장벽 영역내 최대 전위 장벽을 갖는 지점은 상기 표면부 내에 배치되고,
    상기 표면부는 상기 벌크부에 생성된 상기 공핍 영역에 의하여 발생된 내부 전계를 상기 접촉면에서 반전시키는 도펀트 농도를 갖는 상변화 기억 소자.
  6. 삭제
  7. 삭제
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  9. 삭제
  10. 기판에 배치되어 서로 직접 접촉된 반도체 패턴 및 금속성 패턴을 포함하는 선택 소자; 및
    상기 기판 상에 배치되며 상기 선택 소자와 전기적으로 접속된 상변화 물질 패턴을 포함하되,
    상기 반도체 패턴은 제1 도전형의 도펀트로 도핑된 벌크부와, 상기 금속성 패턴 및 상기 벌크부 사이에 배치되고 제2 도전형의 도펀트로 도핑된 표면부를 포함하고, 평형 상태에서 상기 표면부 전체 및 상기 표면부에 인접한 상기 벌크부의 적어도 일부에 공핍 영역이 생성되고, 상기 공핍 영역은 상기 금속성 패턴과 직접 접촉하는 상변화 기억 소자.
  11. 청구항 10에 있어서,
    상기 표면부는 상기 벌크부에 생성된 상기 공핍 영역에 의하여 발생된 내부 전계를 상기 반도체 패턴과 상기 금속성 패턴의 접촉면에서 반전시키는 도펀트 농도를 갖는 상변화 기억 소자.
  12. 청구항 10에 있어서,
    상기 기판 상에 배치된 절연막을 더 포함하되,
    상기 금속성 패턴은 상기 절연막을 관통하는 개구부내에 배치되고,
    상기 상변화 물질 패턴은 상기 절연막 상에 배치되고 상기 금속성 패턴과 전기적으로 접속된 상변화 기억 소자.
  13. 청구항 12에 있어서,
    상기 기판 내에 형성되고 상기 제1 도전형의 도펀트로 도핑된 도펀트 도핑된 영역을 더 포함하되,
    상기 반도체 패턴은 상기 금속성 패턴 아래의 상기 개구부내에 배치된 버퍼 반도체 패턴을 포함하고,
    상기 표면부는 상기 버퍼 반도체 패턴의 상부면에 형성되고, 상기 금속성 패턴은 상기 버퍼 반도체 패턴의 상부면과 접촉되고, 상기 벌크부는 상기 버퍼 반도체 패턴의 상기 표면부 아래에 위치한 부분을 포함하며,
    상기 버퍼 반도체 패턴은 상기 도펀트 도핑된 영역 상에 접속된 상변화 기억 소자.
  14. 삭제
  15. 삭제
  16. 청구항 12에 있어서,
    상기 반도체 패턴은 상기 기판내에 형성된 도펀트 도핑된 영역을 포함하되, 상기 금속성 패턴은 상기 도펀트 도핑된 영역과 접촉되고, 표면부는 상기 도펀트 도핑된 영역의 상기 금속성 패턴과 접촉된 부분의 표면에 형성되고, 상기 도펀트 도핑된 영역의 상기 표면부 아래의 위치한 부분은 상기 벌크부에 포함되는 상변화 기억 소자.
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