KR100684889B1 - 고집적 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법을 제공한다. 이 방법은 반도체기판 상에 반도체기판을 노출시키면서 차례로 적층된 제 1 도전막 패턴 및 비단결정 구조의 제 1 반도체 패턴을 형성하고, 제 1 반도체 패턴이 형성된 결과물 상에 반도체기판에 접촉하는 비단결정 구조의 제 2 반도체막을 형성한 후, 반도체기판을 씨드층으로 사용하는 에피택시얼 공정을 실시하여 제 2 반도체막 및 상기 제 1 반도체 패턴의 결정 상태를 단결정 상태로 바꾸는 단계를 포함한다.
Description
도 1은 종래 기술의 일 실시예에 따른 PRAM을 설명하기 위한 공정 단면도이다.
도 2는 종래 기술의 다른 실시예에 따른 PRAM을 설명하기 위한 공정 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 5 내지 도 7은 본 발명의 또다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 8는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 9 내지 도 12는 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 사시도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 고집적 반도체 장치 및 그 제조 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 빠른 읽기/쓰기 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 반도체 장치가 요구되고 있다. 하지만, 현재 사용되는 에스램(static random access memory; SRAM), 디램(Dynamic Random Access Memory; DRAM) 및 플래쉬 메모리(FLASH memory) 등과 같은 메모리 장치는 이러한 특성들을 모두 충족시키지 못하고 있다.
예를 들면, 상기 디램의 단위 셀은 한 개의 커패시터와 이를 제어하기 위한 한 개의 트랜지스터를 구비하기 때문에, 낸드 플래시 메모리에 비해 상대적으로 큰 단위 셀 면적을 갖는다. 또한, 디램은 커패시터에 정보를 저장하기 때문에, 알려진 것처럼, 리프레시 동작이 필요한 휘발성 메모리 장치이다. 상기 에스램은 빠른 동작 속도를 갖지만, 마찬가지로 휘발성 메모리 장치의 하나이며, 특히 단위 셀은 여섯 개의 트랜지스터들로 구성되기 때문에 단위 셀 면적이 매우 큰 단점을 갖는다. 상기 플래시 메모리는 비휘발성 메모리 장치이면서, (특히 낸드형 플래시 메모리 장치의 경우) 현존하는 메모리 장치들 중의 가장 높은 집적도를 제공하지만, 알려진 것처럼 동작 속도가 느린 단점을 갖는다.
이에 따라, 최근에는 빠른 읽기/쓰기 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮은 메모리 장치(예를 들면, 상변화 랜덤 억세스 메모리(phase random access memory; PRAM))에 대한 연구가 진행되고 있다.
도 1은 종래 기술의 일 실시예에 따른 PRAM을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 종래 기술에 따른 PRAM은 서로 교차하는 소오스 라인(70) 및 비트 라인(50) 사이에 배치되는 상변화막 패턴(40)을 구비하며, 상기 상변화막 패턴(40)의 결정 상태에 따른 저항의 변화를 센싱함으로써 저장된 정보를 판별한다. 이때, 상기 상변화막 패턴(40)의 결정 상태는 이를 지나는 전류를 제어함으로써 바꿀 수 있다. 이러한 전류의 제어 및 센싱을 위해, 상기 PRAM은 반도체 기판(10)을 이용하는 트랜지스터를 구비한다.
상기 트랜지스터는 상기 반도체기판(10) 상에 배치되는 게이트 전극(20), 상기 게이트 전극(20)의 양측에 배치되는 소오스/드레인 영역들(30)을 포함한다. 상기 소오스/드레인 영역들(30)은 각각 상기 상변화막 패턴(40) 및 상기 소오스 라인(70)에 접속된다.
결과적으로, 상술한 PRAM의 단위 셀은 상기 반도체기판(10)에 배치되는 한 개의 트랜지스터 및 상기 트랜지스터의 일 측에 배치되는 한 개의 상변화막 패턴(40)을 필요로 하기 때문에, 단위 셀 면적은 앞서 설명한 디램과 유사하다. 그 결과, 이 실시예에 따른 PRAM은 차세대 메모리에 요구되는 우수한 특성들을 구비하지만, 그 집적도는 디램보다 높아지기 어렵다.
도 2는 종래 기술의 다른 실시예에 따른 PRAM을 설명하기 위한 공정 단면도이다.
도 2를 참조하면, 이 실시예에 따른 PRAM은 앞서 설명한 실시예와 마찬가지로 서로 교차하는 소오스 라인(70) 및 비트 라인(50) 사이에 배치되는 상변화막 패턴(40)을 구비한다. 상기 상변화막 패턴(40)과 상기 소오스 라인(70) 사이에는, 상기 상변화막 패턴(40)으로 흐르는 전류를 제어하기 위한 다이오드가 배치된다. 상기 다이오드는 상기 반도체기판(10)에 형성되는 서로 다른 도전형을 갖는 불순물 영역들(62, 64)로 구성된다. 알려진 것처럼, 상기 다이오드는 역방향 전압에 의한 전류를 차단하기 때문에, 선택되지 않은 셀로 전기적 경로가 형성되는 것을 예방할 수 있게 한다.
하지만, 이 실시예에 따르면, 상기 다이오드와 상기 소오스 라인(70)은 상기 반도체기판(10) 상에 수평적으로 배치된다. 즉, 도시한 것처럼, 상기 소오스 라인(70)은 인접하는 두 다이오드들 사이에 배치된다. 그 결과, 이 실시예에 따른 PRAM의 단위 셀 면적은 도 1에서 설명된 트랜지스터를 구비하는 PRAM에 비해서는 작지만, 여전히 낸드형 플래시 메모리 장치에 비해서는 크다. 보다 구체적으로, 트랜지스터를 구비하는 PRAM의 단위 셀의 최소 면적은 대략 15F2이고, 이 실시예에 따른 PRAM의 단위 셀의 최소 면적은 대략 7F2 이고, 일반적인 낸드형 플래시 메모리 장치의 단위 셀 면적은 대략 4F2~5F2이다. (이때, F는 상기 구현가능한 최소 선폭(minimum feature size)을 의미한다.)
알려진 것처럼, 다이오드는 단결정 구조를 갖는 반도체를 이용하여 형성될 때, 우수하면서도 안정적인 전기적 특성을 제공할 수 있다. 이러한 단결정 구조의 반 도체에 대한 필요성은 이 실시예에 따른 단위 셀의 면적을 더 이상 줄이지 못하게 하는 제약이 되고 있지만, 종래에 제시된 기술들은 여전히 이러한 제약을 극복하는 방법을 제시하지 못하였다. 왜냐하면, 알려진 것처럼, 실리콘과 같은 반도체 물질을 증착 공정을 통해 형성할 경우, 형성되는 막의 결정 구조는 비정질 구조 또는 다결정 구조일 뿐 단결정 구조가 되지 못한다. 비록, 에피택시얼 공정을 통해 단결정 구조를 갖는 반도체기판(10)으로부터 단결정 구조를 갖는 막을 성장시키는 방법이 일부 사용되고 있지만, 상기 반도체기판(10)으로부터 이격된 막의 결정 구조를 단결정화시킬 수 있는 방법은 제시되지 않았다.
본 발명이 이루고자 하는 기술적 과제는 반도체기판으로부터 이격된 막의 결정 구조를 단결정화하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 증착 공정을 통해 형성되는 반도체 물질의 결정 구조를 단결정화할 수 있는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 단위 셀의 면적을 최소화할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 작은 단위 셀 면적을 갖는 상변화 메모리의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 금속성 배선 상에 형성되는 단결정 구조의 반도체 패턴을 구비하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 작은 단위 셀 면적을 갖는 반도 체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 작은 단위 셀 면적을 갖는 상변화 메모리를 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 반도체기판을 씨드층으로 사용하여 배선 상에 단결정 구조의 반도체 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 상기 반도체기판을 노출시키면서 차례로 적층된 제 1 도전막 패턴 및 비단결정 구조의 제 1 반도체 패턴을 형성하고, 상기 제 1 반도체 패턴이 형성된 결과물 상에 상기 반도체기판에 접촉하는 비단결정 구조의 제 2 반도체막을 형성한 후, 상기 반도체기판을 씨드층으로 사용하는 에피택시얼 공정을 실시하여 상기 제 2 반도체막 및 상기 제 1 반도체 패턴의 결정 상태를 단결정 상태로 바꾸는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제 1 도전막 패턴 및 상기 제 1 반도체 패턴을 형성하는 단계는 상기 반도체기판 상에 제 1 도전막 및 비단결정 구조의 제 1 반도체막을 차례로 형성한 후, 상기 제 1 반도체막 및 상기 제 1 도전막을 패터닝하여 상기 반도체기판의 상부면을 노출시키는 트렌치를 형성하는 단계를 포함한다. 이때, 상기 제 1 도전막은 금속성 물질들 중의 적어도 한가지로 형성할 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 제 1 도전막 패턴 및 상기 제 1 반도체 패턴을 형성하는 단계는 상기 제 1 도전막을 형성하기 전에, 상기 반도체기판 상에 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 2 반도체막은 상기 제 1 반도체 패턴에 대해 식각 선택성을 갖는 물질로 형성할 수 있다. 예를 들면, 상기 제 1 반도체 패턴은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드 및 실리콘게르마늄 카바이드 중에서 선택된 한가지로 형성하고, 상기 제 2 반도체막은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드 및 실리콘게르마늄 카바이드 중에서 선택된 한가지로 형성하되, 상기 제 1 반도체 패턴은 상기 제 2 반도체막과 다른 물질로 형성하는 것이 바람직하다.
본 발명의 일 실시예들에 따르면, 상기 에피택시얼 공정은 질소, 수소, 불활성 가스들 및 진공 중에서 선택된 한가지 분위기에서 400 내지 800℃의 온도로 2시간 내지 24시간 동안 상기 제 2 반도체막이 형성된 결과물을 가열하는 방법을 사용할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 에피택시얼 공정은 질소, 수소, 불활성 가스들 및 진공 분위기에서 레이저를 이용하여 상기 제 2 반도체막이 형성된 결과물을 가열하는 방법을 이용할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 2 반도체막 및 상기 제 1 반도체 패턴의 결정 상태를 단결정 상태로 바꾸는 단계는 상기 반도체기판을 씨드층으로 사용하여 상기 제 2 반도체막의 결정 상태를 단결정 상태로 바꾼 후, 상기 단결정 상태의 제 2 반도체막을 씨드층으로 사용하여 상기 제 1 반도체 패턴의 결정 상태를 단결정 상태로 바꾸는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 에피택시얼 공정을 실시한 후, 상기 제 2 반도체막을 제거하여 단결정 상태의 상기 제 1 반도체 패턴을 노출시키는 단계를 더 포함한다. 이후, 상기 노출된 제 1 반도체 패턴의 소정 영역에 상기 제 1 반도체 패턴과 다른 도전형을 갖는 상부 불순물 영역을 형성하는 단계를 더 실시할 수 있다.
이때, 상기 제 2 반도체막을 제거하는 단계는 습식 식각 또는 건식 식각 중에서 선택된 한가지 방법으로 실시할 수 있다. 상기 습식 식각의 방법은 질산(HNO3), 불산(HF) 및 아세트산(CH3COOH)을 포함하는 식각액 또는 과산화수소 및 불산을 포함하는 식각액으로 상기 제 2 반도체막을 제거하는 단계를 포함할 수 있다. 또한, 상기 건식 식각의 방법은 수소(H2), 질소(N2), 산소(O2), 불소 화합물 및 염소 화합물로 이루어지는 그룹에서 선택된 하나의 기체의 플라즈마를 이용하여 상기 제 2 반도체막을 식각하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 불순물 영역을 형성한 후, 상기 제 1 반도체 패턴 상에 상기 상부 불순물 영역에 접속하는 복수개의 메모리 구조체들을 형성하는 단계를 더 실시할 수 있다. 이어서, 상기 메모리 구조체에 접속하면서, 상기 제 1 도전막 패턴을 가로지르는 제 2 도전 패턴들을 더 형성할 수 있다. 상기 메모리 구조체들을 형성하는 단계는 상기 불순물 영역에 접속하는 하부 전극들을 형성하고, 상기 하부 전극들의 상부면에 각각 접속하는 상변화막 패턴들을 형성한 후, 상기 상변화막 패턴들의 상부면에 각각 접속하는 상부 전극을 형성하는 단계를 포함할 수 있다. 이때, 상기 하부 전극 및 상기 상부 전극 중의 적어도 하나는 상기 상변화막 패턴보다 작은 단면적을 갖도록 형성될 수 있다. 이에 더하여, 상기 메모리 구조체를 형성하기 전에, 상기 상부 불순물 영역 상에 실리사이드 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 서로 가로지르는 금속성 선택 라인들 사이에 개재되는 메모리 구조체를 구비하는 반도체 장치를 제공한다. 이 반도체 장치는 반도체기판의 소정영역에 배치된 제 1 도전막 패턴들, 상기 제 1 도전막 패턴들을 가로지르는 제 2 도전막 패턴들, 상기 제 1 도전막 패턴과 상기 제 2 도전막 패턴 사이에 개재되는 메모리 구조체 및 상기 메모리 구조체와 상기 제 1 도전막 패턴 사이에 개재되는 단결정 구조의 반도체 패턴을 구비한다.
본 발명의 일 실시예에 따르면, 상기 반도체 패턴은 제 1 도전형의 하부영역과 제 2 도전형의 상부영역을 구비함으로써, 상기 반도체 패턴은 다이오드를 구성한다.
본 발명의 일 실시예에 따르면, 상기 반도체기판과 상기 제 1 도전막 패턴 사이에는 절연막 패턴이 더 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 도전막 패턴은 금속성 물질들 중의 적어도 한가지로 이루어질 수 있다. 마찬가지로, 상기 제 2 도전막 패턴 역시 금속성 물질들 중의 적어도 한가지로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 구조체는 상기 반도체패턴에 접속하는 하부 전극 및 상기 하부 전극과 상기 제 2 도전막 사이에 개재되는 상변화막 패턴을 구비할 수 있다. 이때, 상기 상변화막 패턴과 상기 제 2 도전막 패턴 사 이에는 상부 전극이 더 개재될 수 있다. 이에 더하여, 상기 하부 전극과 상기 반도체 패턴 사이에는 실리사이드 패턴이 더 개재될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 제 1 도전막(110) 및 제 1 반도체막(120)을 차례로 형성한다. 상기 반도체기판(100)은 후속 에피택시얼 공정(epitaxial process)에서 씨드층(seed layer)으로 사용된다는 점에서, 단결정 구조(single-crystalline structure)를 갖는 물질로 형성된다. 예를 들면, 상기 반도체기판(100)은 단결정 실리콘, 단결정 게르마늄, 단결정 실리콘 게르마늄, 단결정 실리콘 카바이드 또는 단결정 실리콘게르마늄 카바이드로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 도전막(110)은 메모리 셀들을 소정의 방향으로 연결하는 배선으로 사용된다. 따라서, 반도체 장치의 속도를 증가시키기 위해, 상기 제 1 도전막(110)은 비저항이 낮은 물질, 예를 들면, 금속성 물질들 중의 하나로 형성될 수 있다.
상기 제 1 반도체막(120)은 반도체 특성을 갖는 물질들 중에서 선택된 한가지로 형성된다. 예를 들면, 상기 제 1 반도체막(120)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드 또는 실리콘게르마늄 카바이드일 수 있다. 화학기상증착(CVD) 기술 또는 물리기상증착(PVD) 기술이 상기 제 1 반도체막(120)을 형성하기 위해 사용될 수 있다. 알려진 것처럼, 이러한 증착 기술을 통해 형성되는 막의 결정 구조는 비단결정 구조(noncrystalline structure)(예를 들면, 비정질 구조(amorphous structure) 또는 다결정 구조(polycrystalline structure) 중의 한가지)이기 때문에, 상기 제 1 반도체막(120)은 비정질 또는 다결정 구조를 갖는다.
한편, 상기 제 1 반도체막(120)은 상기 증착 공정에서 인시튜(in-situ)로 도핑되는 제 1 도전형(예를 들면, 엔형)의 불순물들을 포함할 수 있다. 본 발명에 따 르면, 상기 제 1 반도체막(120) 및 상기 제 1 도전막(110)의 증착 두께는 필요에 따라 다양하게 변화될 수 있다.
도 3b를 참조하면, 상기 제 1 반도체막(120) 및 상기 제 1 도전막(110)을 패터닝하여, 상기 반도체기판(100)의 상부면을 노출시키는 트렌치(105)를 정의하는 제 1 반도체 패턴들(125) 및 제 1 도전막 패턴들(115)을 형성한다. 이때, 상술한 것처럼 상기 반도체기판(100)은 에피택시얼 공정에서 씨드층으로 사용된다는 점에서, 상기 반도체기판(100)은 상기 트렌치(105)에 의해 노출돼야 한다.
본 발명의 일 실시예에 따르면, 도시된 것처럼, 상기 제 1 도전막 패턴들(115)을 전기적으로 완전하게 분리할 수 있도록, 상기 트렌치(105)의 바닥면은 상기 반도체기판(100)의 최상부면보다 낮게 형성된다. 또한, 상기 제 1 도전막 패턴(115)과 상기 제 1 반도체 패턴(125)은 한번의 식각 공정을 통해 형성되기 때문에, 상기 제 1 반도체 패턴(125)은 상기 제 1 도전막 패턴(115)에 자기-정렬된다.
도 3c를 참조하면, 상기 트렌치(105)가 형성된 결과물 상에, 상기 노출된 반도체기판(100)의 상부면과 직접 접촉하는 제 2 반도체막(130)을 형성한다.
본 발명의 실시예들에 따르면, 상기 제 2 반도체막(130)은 상기 제 1 반도체 패턴(125)에 대해 식각 선택성을 갖는 물질로 형성된다. 예를 들면, 상기 제 2 반도체막(130)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드 또는 실리콘게르마늄 카바이드일 수 있지만, 상기 제 1 반도체 패턴(125)과는 다른 물질로 형성된다. 또한, 상기 제 1 반도체막(120)의 형성 방법과 마찬가지로, 화학기상증착(CVD) 기술 또는 물리기상증착(PVD) 기술이 상기 제 2 반도체막(130)을 형성하기 위해 사용될 수 있다. 그 결과, 상기 제 2 반도체막(130) 역시 비단결정 구조(noncrystalline structure)(예를 들면, 비정질 구조(amorphous structure) 또는 다결정 구조(polycrystalline structure) 중의 한가지)를 갖는다.
상기 제 2 반도체막(130)은 도시한 것처럼 콘포말한 두께로 형성하는 것이 바람직하다. 상기 제 2 반도체막(130)의 이러한 콘포말한 두께는, 상기 제 2 반도체막(130)을 제거하는 후속 공정에서 발생할 수 있는, 상기 제 1 반도체 패턴(125), 상기 제 1 도전막 패턴(115) 또는 상기 반도체기판(100)에 대한 식각 손상을 최소화시킬 수 있다. 한편, 도시하지 않았지만, 상기 제 2 반도체막(130)은 콘포말하지 않은 두께로 형성될 수도 있다. 예를 들면, 상기 제 2 반도체막(130)은 상기 트렌치(105)를 채우도록 형성될 수도 있다.
도 3d를 참조하면, 상기 제 2 반도체막(130)이 형성된 결과물에 대해 에피택시얼 공정을 실시하여, 상기 제 1 반도체 패턴(125)의 결정 구조를 단결정 구조로 바꾼다. 그 결과, 단결정 구조를 갖는 제 1 반도체 패턴(127) 이 형성된다. 이후, 상기 제 2 반도체막(130)을 선택적으로 제거하여, 상기 단결정 구조를 갖는 제 1 반도체 패턴(이하, 제 1 반도체 패턴) (127), 상기 제 1 도전막 패턴(115) 및 상기 반도체 기판(100)을 노출시킨다.
상기 제 1 반도체 패턴(125)의 이러한 결정 구조의 변화는 단결정 구조를 갖는 상기 반도체기판(100)을 씨드층으로 이용함으로써 가능해진다. 즉, 상기 에피택시얼 공정은 상기 반도체기판(100)의 단결정 구조를 상기 제 2 반도체막(130) 및 상기 제 1 반도체 패턴(125)으로 차례로 전사시키는 단계를 포함한다. 결과적으로, 상기 제 2 반도체막(130)은 상기 반도체기판(100)의 단결정 구조를 상기 제 1 반도체 패턴(125)으로 전사시키기 위한 매개체로 이용된다.
상기 에피택시얼 공정은 질소, 수소, 불활성 가스들 및 진공 중에서 선택된 한가지 분위기에서 400 내지 800℃의 온도로 2시간 내지 24시간 동안 상기 제 2 반도체막(130)이 형성된 결과물을 가열하는 단계를 포함한다. 바람직하게는, 상기 에피택시얼 공정은 질소 분위기에서 대략 600℃의 온도로 대략 12시간 동안 상기 제 2 반도체막(130) 및 상기 제 1 반도체 패턴(125)을 가열하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, 상기 에피택시얼 공정은 질소, 수소, 불활성 가스들 및 진공 분위기에서 상기 제 2 반도체막(130)이 형성된 결과물을 레이저로 가열하는 단계를 포함한다. 이러한 레이저의 사용은 상기 에피택시얼 공정을 위해 소요되는 공정 시간을 줄일 수 있게 만든다.
상기 제 2 반도체막(130)을 제거하는 단계는 습식 식각 또는 건식 식각 중에서 선택된 한가지 방법으로 실시될 수 있다. 이때, 상술한 본 발명의 일 실시예에 따르면, 상기 제 1 반도체 패턴(127)과 상기 제 2 반도체막(130)은 식각 선택성을 갖는 물질들로 이루어지기 때문에, 상기 제 2 반도체막(130)은 상기 제 1 반도체 패턴(127)에 대한 식각 손상을 최소화하면서 선택적으로 제거될 수 있다. 예를 들면, 상기 제 1 및 제 2 반도체막들(120, 130)이 각각 실리콘 및 실리콘 게르마늄으로 형성되는 경우, 습식 식각의 방법으로 상기 제 2 반도체막(130)을 제거하는 단계는 질산(HNO3), 불산(HF) 및 아세트산(CH3COOH)을 포함하는 용액을 식각액으로 이 용하거나 과산화수소 및 불산을 포함하는 용액을 식각액으로 이용할 수 있다. 또한, 동일한 경우에 있어서, 건식 식각의 방법으로 상기 제 2 반도체막(130)을 제거하는 단계는 수소(H2), 질소(N2), 산소(O2), 불소 화합물 및 염소 화합물로 이루어지는 그룹에서 선택된 하나의 기체의 플라즈마를 식각 가스로 이용할 수 있다.
한편, 습식 식각의 방법은 상기 제 2 반도체막(130)을 등방적으로 식각한다. 이에 따라, 상술한 것처럼 상기 제 2 반도체막(130)이 콘포말한 두께로 형성될 경우, 이러한 등방적 식각은 상기 제 1 반도체 패턴(127) 및 상기 제 1 도전막 패턴(115)에 대한 식각 손상을 최소화하면서 상기 제 2 반도체막(130)을 선택적으로 제거할 수 있게 한다. 이런 점에서, 상기 제 2 반도체막(130)을 등방적 식각의 방법으로 제거할 경우, 상기 제 2 반도체막(130)을 상기 제 1 반도체막(120)과 동일한 물질로 형성하는 실시예가 가능하다. 이러한 실시예에 따르면, 상기 제 1 및 제 2 반도체막들(120, 130)은 동일한 격자 상수를 갖기 때문에, 실리콘과 실리콘 게르마늄의 격자 상수의 차이에 따른 문제를 갖지 않는다. 이러한 실시예에 따르면, 상기 제 1 및 제 2 반도체막들(120, 130)은 상기 반도체기판(100)과 동일한 물질(예를 들면, 실리콘)로 이루어지는 것이 바람직하다.
상술한 방법에 의해 형성되는 상기 제 1 반도체 패턴(127)은 단결정 구조를 갖기 때문에, 다이오드 또는 트랜지스터와 같은 반도체 소자(semiconductor element)로 사용될 수 있다. 아래에서는 상기 제 1 반도체 패턴(127)을 다이오드를 형성하는 실시예에 대해 설명할 것이다. 하지만, 상기 제 1 반도체 패턴(127)은 채 널이 형성되는 트랜지스터의 활성 패턴으로 사용될 수도 있다. 이에 더하여, 아래에서는 상기 제 1 반도체 패턴(127)을 이용하여 상변화 메모리를 제조하는 방법에 대해 설명할 것이다. 하지만, 상기 제 1 반도체 패턴(127)에 접속하는 메모리 구조체의 종류는 다양하게 변형될 수 있기 때문에, 본 발명이 상기 상변화 메모리에 관한 것으로 한정적으로 해석되어서는 안 된다.
도 3e를 참조하면, 상기 제 2 반도체막(130)을 제거한 결과물 상에, 상기 트렌치(105)를 채우는 하부 층간절연막(140)을 형성한다. 상기 하부 층간절연막(140)에 의해, 상기 제 1 반도체패턴들(127) 각각 및 상기 제 1 도전막 패턴들(115) 각각은 서로 전기적으로 분리된다.
상기 하부 층간절연막(140)은 실리콘 산화막을 포함하는 절연성 물질로 형성되며, 이를 형성하는 방법으로는 화학기상증착 기술이 사용될 수 있다. 한편, 상기 제 1 반도체 패턴(127)으로의 불순물 침투 또는 상기 제 1 도전막 패턴(115)의 이상 반응을 방지하기 위해, 상기 하부 층간절연막(140)을 형성하기 전에, 확산 방지막(도시하지 않음)을 더 형성할 수 있다. 상기 확산 방지막은 화학기상증착 기술을 사용하여 형성되는 실리콘 질화막일 수 있다.
이에 더하여, 상기 하부 층간절연막(140)의 상부면을 평탄화시키기 위한, 평탄화 식각 공정이 더 실시될 수도 있다. 상기 평탄화 식각 공정은 화학적-기계적 연마 기술을 사용하여 실시할 수 있다. 상기 하부 층간절연막(140)의 증착 두께는 이러한 평탄화 식각 공정에서 식각되는 두께를 고려하여 결정될 수 있다.
도 3f를 참조하면, 상기 하부 층간절연막(140)을 패터닝하여, 하부 개구부들 (142)을 갖는 하부 층간절연막 패턴(145)을 형성한다. 상기 하부 개구부들(142)은 상기 제 1 반도체 패턴(127)의 상부면을 노출시키도록 형성된다. 상기 하부 개구부들(142)을 형성하는 단계는 상기 제 1 반도체 패턴(127)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 하부 층간절연막(140)을 이방성 식각하는 단계를 포함한다.
이후, 상기 하부 층간절연막 패턴(145)을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 하부 개구부들(142)을 통해 노출된 제 1 반도체 패턴(127)의 상부 영역에 상부 불순물 영역(152)을 형성한다. 상기 상부 불순물 영역(152)은 상기 제 1 반도체 패턴(127)과는 다른 제 2 도전형(예를 들면, 피형)을 갖도록 형성된다. 결과적으로, 상기 제 1 반도체 패턴(127)에는 제 1 도전형의 하부 불순물 영역(151)과 제 2 도전형의 상부 불순물 영역(152)이 형성되며, 상기 하부 및 상부 불순물 영역들(151, 152)은 PN-다이오드를 구성한다. 상술한 것처럼, 상기 제 1 반도체 패턴(127)은 단결정 구조의 반도체로 이루어지기 때문에, 이렇게 형성된 다이오드는 우수한 전기적 특성을 가질 수 있다.
이어서, 선택적 실리사이드 형성 공정을 실시하여, 상기 상부 불순물 영역(152) 상에 선택적으로 실리사이드 패턴(154)을 형성한다. 상기 실리사이드 패턴(154)은 상기 제 1 반도체 패턴(127)과 후속 공정에서 형성되는 하부 전극 사이의 전기적 접촉 특성을 개선시킨다.
본 발명의 실시예들에 따르면, 상기 하부 개구부들(142)의 내측벽에 (후속 공정에서 형성될) 하부 전극들을 정의하기 위한 스페이서들(160)을 형성할 수 있다. 상기 스페이서들(160)은 실리콘 산화막 및 실리콘 질화막을 포함하는 절연성 물질들 중에서 선택된 한가지로 형성되며, 상기 실리사이드 패턴(154)의 상부면을 노출시킨다.
도 3g를 참조하면, 상기 스페이서들(160)이 형성된 하부 개구부들(142)을 채우는 하부 전극막을 형성한 후, 상기 하부 층간절연막 패턴(145)의 상부면이 노출될 때까지 상기 하부 전극막을 식각한다. 이에 따라, 상기 하부 개구부들(142)을 통해 상기 실리사이드 패턴(154)의 상부면에 접속하는 하부 전극들(170)이 형성된다.
상기 하부 전극들(170)이 형성된 결과물 상에, 상변화막을 형성한다. 상기 상변화막은 안티몬(antimony, Sb)을 포함하는 함금 물질들 중에서 선택된 한가지로 이루어질 수 있으며, 바람직하게는 Ge2Sb2Te5(이하 'GTS막')로 이루어진다. 이어서, 상기 상변화막을 패터닝하여, 상기 하부 전극들(170) 각각에 접속하는 상변화막 패턴들(185)을 형성한다.
상기 상변화막 패턴(185)은 그 결정 상태에 따라 다른 저항 특성을 나타내며, 상기 상변화막 패턴(185)의 결정 상태는 가열 온도와 냉각 시간에 의해 결정된다. 상기 가열 온도 및 냉각 시간은 상기 상변화막 패턴(185)을 흐르는 전류, 인가되는 전압 및 인가되는 시간에 의해 조절될 수 있다. 상기 상변화막 패턴(185)의 결정 상태에 따른 저항 특성은 상기 상변화막 패턴(185)에 저장된 정보를 판별하기 위해 이용된다.
도 3h를 참조하면, 상기 상변화막 패턴들(185)이 형성된 결과물 상에, 상부 층간절연막(190)을 형성한다. 상기 상부 층간절연막(190)은 실리콘 산화막을 포함하는 절연성 물질들 중에서 선택된 한가지로 형성하며, 이를 형성하기 위해 화학기상증착 기술이 사용될 수 있다.
이어서, 상기 상부 층간절연막(190)을 패터닝하여 상기 상변화막 패턴들(185) 각각의 상부면을 노출시키는 상부 개구부들(195)을 형성한다. 상기 상부 개구부들(195)은 (후속 공정에서 형성될) 상부 전극을 정의한다.
상기 상부 층간절연막(190) 상에, 상기 상부 개구부들(195)을 채우는 상부 전극막을 형성한 후, 이를 식각하여 상기 상부 층간절연막(190)의 상부면을 노출시킨다. 이에 따라, 상기 상부 개구부들(195)을 통해 상기 상변화막 패턴들(185)에 접속하는 상부 전극들(200)이 형성된다. 상기 상부 전극막을 식각하는 단계는 화학적-기계적 연마 기술을 포함하는 평탄화 식각 기술을 사용할 수 있다.
도 3i를 참조하면, 상기 상부 전극들(200)이 형성된 결과물 상에, 제 2 도전막을 형성한 후, 이를 패터닝하여 상기 상부 전극들(200)을 연결시키는 제 2 도전막 패턴들(210)을 형성한다. 상기 제 2 도전막 패턴들(210)은 비저항이 낮은 도전성 물질, 예를 들면 금속성 물질들 중에서 선택된 한가지로 형성한다.
상기 제 2 도전막 패턴들(210)은 상기 제 1 도전막 패턴들(115)을 가로지르는 방향으로 형성된다. 이에 따라, 하나의 상변화막 패턴(185)은 각각 한 개씩의 제 1 도전막 패턴(115) 및 제 2 도전막 패턴(210)에 연결된다. 그 결과, 상기 제 1 및 제 2 도전막 패턴들(115, 210)은 소정의 상변화막 패턴(185)을 선택하기 위한 접근 라인들(예를 들면, 워드 라인 및 비트 라인)으로 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 1 및 제 2 도전막 패턴들(115, 210)은 각각 다마신 공정을 통해 형성될 수도 있다. 유사하게, 도 3b에서 설명한 제 1 반도체 패턴(125)은 상기 제 1 도전막 패턴(115)과 함께 다마신 공정을 통해 형성될 수 있다. 다마신 공정의 방법은 일반적으로 알려져 있으므로, 이에 대한 구체적인 설명은 생략한다.
도 4a 내지 도 4d는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 상기 트렌치(105)를 형성하기까지의 단계들을 제외하면, 이들 다른 실시예들은 앞서 도 3a 내지 도 3i를 참조하여 설명된 실시예들과 유사하다. 따라서, 간략함을 위해, 중복되는 설명은 생략한다.
도 4a 및 도 4b를 참조하면, 이 실시예들에 따르면, 상기 제 1 도전막(110)을 형성하기 전에, 상기 반도체기판(100) 상에 절연막(300)을 형성하는 단계를 더 포함한다. 이후, 앞서 설명한 실시예와 동일하게 제 1 반도체막(120)을 상기 제 1 도전막(110) 상에 형성한다. 이어서, 상기 제 1 반도체막(120), 상기 제 1 도전막(110) 및 상기 절연막(300)을 패터닝하여, 상기 반도체기판(100)의 상부면을 노출시키는 트렌치(105)를 형성한다. 상기 절연막(300)은 실리콘 산화막을 포함하는 절연성 물질로 형성되며, 도시한 것처럼 상기 제 1 도전막 패턴(115)과 상기 반도체기판(100)을 전기적으로 분리시킨다.
도 4b 및 도 4c를 참조하면, 이 실시예들에 따르면, 상기 제 1 반도체막(120)과 상기 제 1 도전막(110) 사이에 소정의 중간 도전막(310)을 더 형성할 수 있다. 상기 중간 도전막(310)은 상기 제 1 반도체막(120)과 상기 제 1 도전막(110)의 접촉 저항을 개선하거나, 의도하지 않은 원자 확산 현상을 방지하기 위해 사용될 수 있다. 예를 들면, 상기 중간 도전막(310)은 티타늄, 탄탈륨 질화막 및 텅스텐 질화막을 포함하는 금속 질화막들 및 텅스텐 실리사이드 및 코발트 실리사이드를 포함하는 실리사이드막들 중의 적어도 한가지일 수 있다.
도 4d를 참조하면, 이 실시예에 따르면, 상기 제 1 도전막(110)을 형성하기 전에, 상기 반도체기판(100) 상에 하부 도전막(320)을 형성하는 단계를 더 포함한다. 이후, 앞서 설명한 실시예와 동일하게 제 1 반도체막(120)을 상기 제 1 도전막(110) 상에 형성한다. 이어서, 상기 제 1 반도체막(120), 상기 제 1 도전막(110) 및 상기 하부 도전막(320)을 패터닝하여, 상기 반도체기판(100)의 상부면을 노출시키는 트렌치(105)를 형성한다. 상기 하부 도전막(320)은 상기 제 1 도전막(110)과 상기 반도체기판(100) 사이에서 의도하지 않은 원자 확산 현상을 방지하기 위해 사용될 수 있다. 예를 들면, 상기 하부 도전막(320)은 티타늄, 탄탈륨 질화막 및 텅스텐 질화막을 포함하는 금속 질화막들 및 텅스텐 실리사이드 및 코발트 실리사이드를 포함하는 실리사이드막들 중의 적어도 한가지일 수 있다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 상기 상부 불순물 영역(152) 및 상기 실리사이드 패턴(154)에 대응되는 요소들이 상기 트렌치(105)를 형성하기 전에 형성된다는 점을 제외하면, 이들 또다른 실시예는 앞서 도 3a 내지 도 3i를 참조하여 설명된 실시예들과 유사하다. 따라서, 간략함을 위해, 중복되는 설명은 생략한다.
도 3a 및 도 5을 참조하면, 이 실시예에 따르면, 상기 제 1 도전형의 제 1 반도체막(120)을 형성한 후, 상기 제 1 반도체막(120)의 상부영역에 제 2 도전형의 불순물을 주입한다. 이에 따라, 상기 제 1 반도체막(120)에는 (최초 형성된) 제 1 도전형의 하부 불순물 영역(151) 및 (새로 형성된) 제 2 도전형의 상부 불순물 영역(152)으로 구성되는 다이오드가 형성된다.
이에 더하여, 상기 트렌치(105)를 형성하기 전에, 상기 제 1 반도체막(120)의 상부에 실리사이드막을 더 형성할 수도 있다. 이후, 상기 반도체기판(100)의 상부면이 노출될 때까지, 상기 실리사이드막, 상기 제 1 반도체막(120) 및 상기 제 1 도전막(110)을 패터닝하여, 차례로 적층된 제 1 도전막 패턴(115), 제 1 반도체 패턴(125) 및 실리사이드 패턴(154)을 형성한다. 상기 실리사이드 패턴(154)은 상술한 것처럼 상기 제 1 반도체 패턴(125)과 상기 하부 전극(170)의 접촉 특성을 개선시키는데 기여한다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 상기 제 1 반도체 패턴(125)에 대한 추가적인 식각 공정을 제외하면, 이들 또다른 실시예는 앞서 도 3a 내지 도 3i를 참조하여 설명된 실시예들과 대부분 유사하다. 따라서, 간략함을 위해, 중복되는 설명은 생략한다.
도 3d 및 도 6을 참조하면, 이 실시예에 따르면, 상기 트렌치(105)가 형성된 결과물 상에 제 1 하부 층간절연막(146)을 형성한 후, 상기 제 1 반도체 패턴(125)의 상부면이 노출될 때까지 상기 제 1 하부 층간절연막(146)을 식각한다. 이후, 상기 제 1 도전막 패턴들(115)을 가로지르는 방향으로 상기 노출된 제 1 반도체 패턴 (125)을 패터닝하여, 상기 제 1 도전막 패턴(115)의 상부면을 노출시키는 섬 패턴들(129)을 형성한다. 상기 섬 패턴들(129)이 형성된 결과물 상에 제 2 하부 층간절연막(도시하지 않음)을 형성한다. 이 경우, 상기 하부 층간절연막(140)은 상기 제 1 하부 층간절연막(146) 및 상기 제 2 하부 층간절연막으로 구성된다.
상기 섬 패턴들(129)에는 상술한 이온 주입 공정을 통해 다이오드를 구성하는 상부 불순물 영역(152)이 형성된다. 이때, 상술한 섬 패턴들(129)의 분리에 의해, 각각의 다이오드는 공간적으로 분리된다. 이러한 다이오드의 분리는 본 발명의 또다른 실시예를 통해 구현될 수도 있다(아래 도 7 참조).
도 7은 본 발명의 또다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 상술한 다이오드의 분리를 위해 상기 하부 개구부(142) 내에 에피택시얼 패턴을 형성하는 단계를 제외하면, 이들 또다른 실시예는 앞서 도 3a 내지 도 3i를 참조하여 설명된 실시예들과 대체로 유사하다. 따라서, 간략함을 위해, 중복되는 설명은 생략한다.
도 3f 및 도 7을 참조하면, 선택적 에피택시얼 성장 기술을 실시하여, 상기 하부 개구부(142) 내에 에피택시얼 패턴들(158)을 형성한다. 결과적으로, 상기 에피택시얼 패턴들(158)은 상기 하부 개구부들(142)을 통해 노출된 상기 제 1 반도체 패턴(127) 상에 형성된다. 이후, 상기 하부 층간절연막 패턴(145)을 마스크로 사용하는 이온주입 공정을 실시하여 상기 에피택시얼 패턴들(158)에 제 2 도전형의 불순물들을 주입한다. 그 결과, 상기 에피택시얼 패턴(158) 내에는 상기 제 1 반도체 패턴(127)과 더불어 다이오드를 구성하는 상부 불순물 영역이 형성된다. 상기 에피 택시얼 패턴들(158)은 상기 하부 개구부(142) 내에 형성된다는 점에서, 상기 다이오드들은 서로 공간적으로 분리된다. 이어서, 선택적 실리사이드 형성 공정을 실시하여, 상기 에피택시얼 패턴(158)의 상부면에 실리사이드 패턴(154)을 형성한다.
도 8는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 8를 참조하면, 본 발명에 따른 반도체 장치는 반도체 기판(100) 상에 형성되는 제 1 도전막 패턴들(115)과 상기 제 1 도전막 패턴들(115)의 상부를 가로지르는 제 2 도전막 패턴들(210)을 구비한다. 상기 제 1 및 제 2 도전막 패턴들(115, 210)은 낮은 비저항을 갖는 물질들, 예를 들면 금속성 물질들 중에서 선택된 한가지일 수 있다. 하나의 제 1 도전막 패턴(115)과 하나의 제 2 도전막 패턴(210) 사이에는 하나의 메모리 구조체가 배치된다.
본 발명의 일 실시예에 따르면, 상기 메모리 구조체는 상변화막 패턴(185) 및 상기 상변화막 패턴(185)의 상부 및 하부에 각각 배치되는 상부 전극(200) 및 하부 전극(170)을 포함한다. 상기 상변화막 패턴(185)은 안티몬(antimony, Sb)을 포함하는 함금 물질들 중에서 선택된 한가지로 이루어질 수 있으며, 바람직하게는 Ge2Sb2Te5(이하 'GTS막')로 이루어진다. 이때, 저항 증가에 의한 소모 전력의 최소화를 위해, 상기 상부 전극(200) 및 하부 전극(170)은 상기 상변화막 패턴(185)보다 작은 단면적을 갖도록 형성되는 것이 바람직하다.
본 발명에 따르면, 상기 메모리 구조체와 상기 제 1 도전막 패턴(115) 사이에 는 제 1 도전형의 하부 영역(151)과 제 2 도전형의 상부 영역(152)으로 구성되는 다이오드가 형성된다. 상기 하부 영역(151)과 상기 상부 영역(152)은 단결정 구조의 반도체 물질로 이루어진다. 또한, 이 실시예에 따르면, 상기 상부 영역(152)은 상기 하부 영역(151) 전체의 상부에 배치된다. 즉, 상기 하부 영역(151)과 상기 상부 영역(152)은 같은 면적을 가지면서 적층된 구조를 형성한다. 이때, 상기 다이오드는 상기 제 1 도전막 패턴(115)에 의해 상기 반도체기판(100)으로부터 이격되지만, 앞서 도 3a 내지 도 3d를 참조하여 설명한 본 발명의 방법에 의해, 단결정 구조를 가질 수 있다. 그 결과, 본 발명에 따른 다이오드는 우수한 전기적 특성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 영역(151)과 상기 하부 전극(170) 사이에는 실리사이드 패턴(154)이 더 배치될 수도 있다. 이 실시예에 따르면, 상기 실리사이드 패턴(154)은 상기 상부 영역(152) 전체의 상부에 배치된다. 상기 실리사이드 패턴(154)에 의해, 접촉 저항 특성 및 이상 반응의 문제는 상기 메모리 구조체와 상기 다이오드 사이에서 최소화될 수 있다.
한편, 본 발명에 따르면, 하나의 메모리 셀은 하나의 메모리 구조체, 하나의 다이오드 및 이들을 연결하기 위해 필요한 한 개씩의 제 1 및 제 2 도전막 패턴들(115, 210)을 포함한다. 이때, 상기 메모리 구조체, 상기 다이오드, 상기 제 1 및 제 2 도전막 패턴들(115, 210)은 구현가능한 최소 선폭(minimum feature size)으로 패터닝될 수 있기 때문에, 본 발명에 따른 단위 메모리 셀(unit memory cell)이 점 유하는 면적은 3F2 내지 4F2로 축소될 수 있다. (이때, F는 상기 구현가능한 최소 선폭을 의미한다.) 이러한 단위 메모리 셀의 면적은 현존하는 반도체 장치들 중에서 가장 높은 집적도를 갖는 낸드형 플래시 메모리 장치의 단위 셀 면적에 해당한다. 알려진 것처럼, 상변화 메모리 장치는 플래시 메모리 장치에 비해 동작 속도를 포함하는 다양한 특성들에서 우수하다. 이런 점에서, 본 발명에 따른 상변화 메모리 장치는 높은 집적도를 갖는 동시에 우수한 전기적 특성을 제공할 수 있다.
도 9 내지 도 12는 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 사시도들이다. 아래에서는, 중복되는 설명을 피하기 위해, 이들 실시예들에 따른 반도체 장치와 도 8를 참조하여 설명한 반도체 장치의 다른 점에 대해 설명할 것이다.
도 9을 참조하면, 상기 제 1 도전막 패턴(115)과 상기 반도체기판(100) 사이에는 절연막 패턴(300)이 형성될 수 있다. 상기 절연막 패턴(300)은 실리콘 산화막을 포함하는 절연성 물질로 형성된다. 인접하는 절연막 패턴들(300) 사이에는 상기 반도체기판(100)의 상부면에 접촉하는 하부 층간절연막 패턴(도 3f의 145 참조)이 형성된다. 상기 절연막 패턴(300)에 의해 상기 제 1 도전막 패턴(115)으로부터 상기 반도체기판(100)으로 흐르는 누설 전류는 차단될 수 있다.
도 10을 참조하면, 상기 제 1 도전막 패턴(115)과 상기 다이오드 사이에는 중간 도전막(310)이 배치될 수 있다. 상기 중간 도전막(310)은 상기 하부 영역(151)과 상기 제 1 도전막 패턴(115)의 접촉 저항을 개선하거나, 의도하지 않은 원자 확 산 현상을 방지한다. 이때, 상기 중간 도전막(310)은 티타늄, 탄탈륨 질화막 및 텅스텐 질화막을 포함하는 금속 질화막들 및 텅스텐 실리사이드 및 코발트 실리사이드를 포함하는 실리사이드막들 중의 적어도 한가지로 이루어질 수 있다. 이에 더하여, 상기 제 1 도전막 패턴(115)과 상기 반도체기판(100) 사이에, 티타늄, 탄탈륨 질화막 및 텅스텐 질화막을 포함하는 금속 질화막들 및 텅스텐 실리사이드 및 코발트 실리사이드를 포함하는 실리사이드막들 중의 적어도 한가지로 이루어지는 하부 도전막(320)이 배치되는 실시예도 가능하다. (도 4d 참조).
도 11를 참조하면, 상기 제 1 도전막 패턴(115) 상에는 복수개의 분리된 다이오드들이 배치될 수도 있다. (도 6 참조.) 인접하는 다이오드들 사이에는 상기 제 1 도전막 패턴(115)의 상부면에 직접 접촉하는 제 2 하부 층간절연막(도시하지 않음)이 배치된다. 상기 다이오드들의 이러한 분리에 의해 인접하는 메모리 셀들은 전기적 교란없이 독립적으로 동작할 수 있다.
도 12을 참조하면, 상기 다이오드들 각각은 상기 제 1 도전막 패턴(115) 상에 배치된 제 1 반도체 패턴(125) 및 상기 제 1 반도체 패턴(125)으로부터 돌출된 에피택시얼 패턴(158)으로 구성된다. 이 실시예에 따르면, 상기 제 1 반도체 패턴(125)과 상기 에피택시얼 패턴(158)은 다이오드를 구성할 수 있도록 서로 다른 도전형을 갖는다. 이때, 상기 에피택시얼 패턴들(158) 각각은 하나의 메모리 구조체에 전기적으로 연결되고, 상기 에피택시얼 패턴들(158) 사이에는 이들을 전기적으로 분리시키는 하부 층간절연막 패턴(145)이 배치된다. 그 결과, 도 11를 참조하여 설명한 실시예에서와 동일하게, 이 실시예에 따른 다이오드들은 전기적으로 분리된 다. 그 결과, 이 실시예에 따른 메모리 셀들은 마찬가지로 전기적 교란없이 독립적으로 동작할 수 있다.
본 발명에 따르면, 반도체기판을 씨드층으로 사용하여, 상기 반도체기판으로부터 이격된 반도체막의 결정 구조를 단결정화하는 방법이 제공된다. 이러한 방법에 의해, 금속성 배선의 상부에 단결정 구조를 갖는 반도체막을 형성할 수 있으며, 형성된 단결정 반도체막은 우수한 전기적 특성을 갖는 반도체 소자(예를 들면, 트랜지스터 또는 다이오드)를 제조하는 데 이용될 수 있다. 그 결과, 본 발명은 반도체 소자를 배선과 수평적으로 배치해야 하는 종래 기술에서의 기술적 한계를 넘어, 이들을 수직적으로 배치할 수 있는 기술적 자유를 제공한다.
예를 들면, 상술한 것처럼, 메모리 구조체 및 상기 메모리 구조체에 대한 선택적 접근을 가능하게 하는 반도체소자를 금속성 배선의 상부에 수직으로 적층할 수 있다. 그 결과, 단위 셀의 면적은 3F2 내지 4F2의 수준으로 최소화될 수 있다. 특히, 상세한 설명에서 일 실시예로 설명한 것처럼, 본 발명은 (빠른 읽기/쓰기 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮은) 상변화 메모리의 집적도를 높이는 데 이용될 수 있다.
하지만, 본 발명에서 제시된 결정화 방법에 의해 형성된 반도체 패턴은 상술한 것처럼 다이오드뿐만이 아니라 트랜지스터를 형성하는 과정에도 이용될 수 있으며, 더 나아가 예시된 상변화 메모리뿐만이 아니라 다른 다양한 반도체 장치를 제작하 는 데 이용될 수 있다.
Claims (20)
- 반도체기판 상에, 상기 반도체기판을 노출시키면서 차례로 적층된 제 1 도전막 패턴 및 비단결정 구조의 제 1 반도체 패턴을 형성하는 단계;상기 제 1 반도체 패턴이 형성된 결과물 상에, 상기 반도체기판에 접촉하는 비단결정 구조의 제 2 반도체막을 형성하는 단계; 및상기 반도체기판을 씨드층으로 사용하는 에피택시얼 공정을 실시하여, 상기 제 2 반도체막 및 상기 제 1 반도체 패턴의 결정 상태를 단결정 상태로 바꾸는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전막 패턴 및 상기 제 1 반도체 패턴을 형성하는 단계는상기 반도체기판 상에 제 1 도전막 및 비단결정 구조의 제 1 반도체막을 차례로 형성하는 단계;상기 제 1 반도체막 및 상기 제 1 도전막을 패터닝하여, 상기 반도체기판의 상부면을 노출시키는 트렌치를 형성하는 단계를 포함하되,상기 제 1 도전막은 금속성 물질들 중의 적어도 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전막 패턴 및 상기 제 1 반도체 패턴을 형성하는 단계는상기 반도체기판 상에 절연막, 제 1 도전막 및 비단결정 구조의 제 1 반도체막을 차례로 형성하는 단계;상기 제 1 반도체막, 상기 제 1 도전막 및 상기 절연막을 패터닝하여, 상기 반도체기판의 상부면을 노출시키는 트렌치를 형성하는 단계를 포함하되,상기 제 1 도전막은 금속성 물질들 중의 적어도 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 반도체막은 상기 제 1 반도체 패턴에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 반도체 패턴은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드 및 실리콘게르마늄 카바이드 중에서 선택된 한가지로 형성하고,상기 제 2 반도체막은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드 및 실리콘게르마늄 카바이드 중에서 선택된 한가지로 형성하되,상기 제 1 반도체 패턴은 상기 제 2 반도체막과 다른 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 에피택시얼 공정은 질소, 수소, 불활성 가스들 및 진공 중에서 선택된 한가지 분위기에서 400 내지 800℃의 온도로 2시간 내지 24시간 동안 상기 제 2 반도체막이 형성된 결과물을 가열하는 방법 또는 질소, 수소, 불활성 가스들 및 진공 중에서 선택된 한가지 분위기에서 레이저를 이용하여 상기 제 2 반도체막이 형성된 결과물을 가열하는 방법을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 반도체막 및 상기 제 1 반도체 패턴의 결정 상태를 단결정 상태로 바꾸는 단계는상기 반도체기판을 씨드층으로 사용하여 상기 제 2 반도체막의 결정 상태를 단결정 상태로 바꾸는 단계; 및상기 단결정 상태의 제 2 반도체막을 씨드층으로 사용하여 상기 제 1 반도체 패턴의 결정 상태를 단결정 상태로 바꾸는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 에피택시얼 공정을 실시한 후,상기 제 2 반도체막을 제거하여, 단결정 상태의 상기 제 1 반도체 패턴을 노출시키는 단계; 및상기 노출된 제 1 반도체 패턴의 소정 영역에 상기 제 1 반도체 패턴과 다른 도전형을 갖는 상부 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 2 반도체막을 제거하는 단계는 습식 식각 또는 건식 식각 중에서 선택된 한가지 방법으로 실시하되,상기 습식 식각의 방법은 질산(HNO3), 불산(HF) 및 아세트산(CH3COOH)을 포함하는 식각액 또는 과산화수소 및 불산을 포함하는 식각액으로 상기 제 2 반도체막을 제거하는 단계를 포함하고,상기 건식 식각의 방법은 수소(H2), 질소(N2), 산소(O2), 불소 화합물 및 염소 화합물로 이루어지는 그룹에서 선택된 하나의 기체의 플라즈마를 이용하여 상기 제 2 반도체막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 상부 불순물 영역을 형성한 후,상기 제 1 반도체 패턴 상에, 상기 상부 불순물 영역에 접속하는 복수개의 메모리 구조체들을 형성하는 단계; 및상기 메모리 구조체에 접속하면서, 상기 제 1 도전막 패턴을 가로지르는 제 2 도전 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 메모리 구조체들을 형성하는 단계는상기 상부 불순물 영역에 접속하는 하부 전극들을 형성하는 단계;상기 하부 전극들의 상부면에 각각 접속하는 상변화막 패턴들을 형성하는 단계; 및상기 상변화막 패턴들의 상부면에 각각 접속하는 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 메모리 구조체를 형성하기 전에, 상기 불순물 영역 상에 실리사이드 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 반도체기판의 소정영역에 배치된 제 1 도전막 패턴들;상기 제 1 도전막 패턴들을 가로지르는 제 2 도전막 패턴들;상기 제 1 도전막 패턴과 상기 제 2 도전막 패턴 사이에 개재되는 메모리 구조체; 및상기 메모리 구조체와 상기 제 1 도전막 패턴 사이에 개재되는 단결정 구조 의 반도체 패턴을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 반도체 패턴은 제 1 도전형의 하부영역과 제 2 도전형의 상부영역을 구비함으로써, 다이오드를 구성하는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 반도체기판과 상기 제 1 도전막 패턴 사이에 개재되는 절연막 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 제 1 도전막 패턴은 금속성 물질들 중의 적어도 한가지로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 제 2 도전막 패턴은 금속성 물질들 중의 적어도 한가지로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 메모리 구조체는상기 반도체패턴에 접속하는 하부 전극; 및상기 하부 전극과 상기 제 2 도전막 사이에 개재되는 상변화막 패턴을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 18 항에 있어서,상기 상변화막 패턴과 상기 제 2 도전막 패턴 사이에 개재되는 상부 전극을 더 포함하는 반도체 장치.
- 제 18 항에 있어서,상기 하부 전극과 상기 반도체 패턴 사이에 개재되는 실리사이드 패턴을 더 포함하는 반도체 장치.
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