CN1284242C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。是在具有使用强电介质或者高电介质的电容绝缘膜的半导体器件中，在可以防止电容绝缘膜因氢引起的劣化的同时，还可以减小单位单元的面积。该器件具备：形成在半导体衬底(10)上的单元选择用晶体管；与各晶体管的源扩散层(14B)连接、包含多个电容部(27)的电容部列，各个电容部具有由强电介质构成的电容绝缘膜(25)；以及形成在比该电容部列更下方的位线(17)。电容部列在包含上下的整个周围被氢阻挡膜覆盖，该氢阻挡膜，由形成在晶体管和电容部(27)之间的导电性下部氢阻挡膜(21)、形成在位线(17)及电容部列之间的绝缘性下部氢阻挡膜(19)和形成在电容部列的上侧的上部氢阻挡膜(29)构成。

Description

半导体器件及其制造方法
技术领域
本发明涉及把强电介质或高电介质用做电容绝缘膜的半导体器件及其制造方法。
背景技术
把强电介质(铁电体)或高电介质用做电容绝缘膜的半导体器件，由于具有因电滞特性引起的剩余极化及高介电常数，在非易失性存储装置和DRAM装置的领域，有可能替换具有由氧化硅或者氮化硅构成电容绝缘膜的半导体器件。
但是，由于强电介质或者高电介质是晶体结构自身决定它的物理特性的氧化物，因氢引起的还原作用影响很大。一方面，在MOS晶体管的形成工艺、多层布线的形成工艺及保护膜的形成工艺等工艺中，使用氢气的工序自不待言，还包括使用了含有氢原子的硅烷气体、抗蚀剂材料及水(水分)等的工序。
因此，近年，提出了在电容部的侧面设置氢阻挡层，以每个电容部单体或者以多个电容部为单位，用氢阻挡层将它的整体覆盖起来的技术(例如，参照专利文献1及专利文献2)。
(现有例1)
以下，参照图32，说明第1现有例的具有使用强电介质电容绝缘膜的半导体器件(例如，专利文献1)。
如图32所示，首先，在半导体衬底1的上面上，形成MOS开关晶体管2，该MOS开关晶体管2由硅氧化物构成的隔离层4覆盖，硅氧化物例如由SiO2(TEOS)或者BPSG(硼磷硅酸玻璃)构成。在隔离层4中的MOS开关晶体管2的漏区上，形成由铂等构成的下部电极7、由强电介质或者普通电介质(顺电性材料)构成的电介质层8及由铂等构成的上部电极9，由此构成电容部。
MOS开关晶体管2的漏区和电容部的下部电极7，通过形成在该下部电极下侧的氧阻挡层6和用掺杂多晶硅填充到设置在隔离层4上的接触孔3中构成的接触以谋求导通。
这里，在隔离层4中的电容部下侧的周缘部上，埋入由氮化硅构成的第1氢阻挡层5。另外，隔离层4中的包含电容部区的周缘部被图形化成台面型，使得第1氢阻挡层5的端部露出，该台面型部分，即电容部的上部电极9的上面及侧端面、电介质层8的侧端面、以及隔离层4中的第1氢阻挡层5的上侧部分的侧端面被第2氢阻挡层10覆盖。此外，第1氢阻挡层5的露出部分与第2氢阻挡层10的剖面L形的端部连接。
这样，第1现有例的电容部的下方由第1氢阻挡层覆盖，另外，它的上侧及侧面由第2氢阻挡层10覆盖。
(现有例2)
下面，参照图33，说明第2现有例的、具有使用强电介质或者高电介质的电容绝缘膜的半导体器件(例如，专利文献2)。
如图33所示，在硅衬底101的上面上，形成多个存储单元晶体管102作为半导体有源元件。这里，存储单元晶体管102是在由下部电极108、强电介质109及上部电极110构成的多个信息存储用电容部的下边形成的半导体有源元件。
在电容部层与晶体管层之间，形成将二者电绝缘的层间绝缘层104，这些电容部层和晶体管层由第1插针105和第2插针106电连接起来。
在层间绝缘层104和电容部层之间，配置氢扩散阻止层107，氢扩散阻止层107由氢扩散程度比该层间绝缘膜104还小的绝缘物构成。
电容部层的上部电极110的上面及侧面由氢吸收分解阻止层111覆盖，氢吸收分解阻止层111的端部与氢扩散阻止层107的侧端面连接。
在包含氢吸收分解阻止层111的层间绝缘膜104的上面，形成层间绝缘膜112，在该层间绝缘膜112的上面，形成上部布线层114。上部布线层和形成在硅衬底101上的外围晶体管103，由设置在层间绝缘膜112上的连接插针113和设置在层间绝缘膜104上的第1及第2插针105、106导通。
这样，第2现有例的多个信息存储用电容部，下侧由氢扩散阻止层107覆盖，另外，它们的上侧及侧面由氢吸收分解阻止层111覆盖。
[专利文献1]特开2001-237393号公报(第4-5页、第1-3图)
[专利文献2]特开平11-126881号公报(第3-5页、第1、7-10图)
发明内容
(发明要解决的课题)
但是，如上述第1及第2现有例所示，在电容部的侧方也设置氢阻挡层，在由该氢阻挡层以单体或者多个电容部为单位覆盖电容部全体的结构中，存在下层的氢阻挡膜和上层的氢阻挡膜的连接面积小，对氢的阻挡性不充分的问题。
即，在第1现有例中，在下层的氢阻挡膜5的端部中，由于采用剖面L形的上层的氢阻挡膜10直接连接的结构，特别是由于上层的氢阻挡膜10对从电容部的侧方来的氢的侵入成为单层结构，在剖面L形的弯曲部中，在氢阻挡膜10上难于得到足够的覆盖膜厚度。
另外，在第2现有例中，由于也是采用上层的氢阻挡膜111仅仅在下层的氢阻挡膜107的端面连接的结构，连接面积极小。
因此，在任何一个结构中，在下层与上层的氢阻挡膜彼此之间的连接部分中，氢阻挡性都不充分。
此外，如第2现有例那样，在用氢阻挡膜覆盖多个电容部整体的结构的情况下，通常，为了提高设计的自由度，使配置在存储单元区(具体的说是电容部)上方的位线，一面要避开覆盖位置在它的下方的电容部的氢阻挡膜，以不增大存储单元区的面积，一面又要进一步与下方的选择晶体管连接，这是困难的事情。
鉴于上述现有的问题，本发明的目的在于：在具有使用强电介质或者高电介质的电容绝缘膜的半导体器件中，能够可靠地防止电容绝缘膜因氢引起的劣化，另外，能够一面防止电容绝缘膜因氢引起的劣化、同时又能够抑制存储单元区面积的增大。
(解决课题的手段)
为达到上述目的，本发明将具有使用强电介质或者高电介质的电容绝缘膜的半导体器件，用氢阻挡膜覆盖在一个以上的电容部、特别是包含多个电容部的电容部列的周边的同时，即在用氢阻挡膜覆盖上方、下方及侧方的三方向的同时，使覆盖氢阻挡膜中的电容部的侧方部分的剖面形状成为梯状或者成为剖面凹状。
本发明的半导体器件，其特征在于具备：下部氢阻挡膜；形成在上述下部氢阻挡膜的上边的电容部；覆盖上述电容部、且使上述电容部的周缘部的上述下部氢阻挡膜露出的第1层间绝缘膜，以及形成在上述第1层间绝缘膜和上述露出的下部氢阻挡膜的上边的上部氢阻挡膜；上述上部氢阻挡膜在上述周缘部与上述下部氢阻挡膜接触，覆盖上述电容部侧方的上述第1层间绝缘膜的侧面与上述下部氢阻挡膜的上面所成的角度是钝角。
具体地说，本发明的第1半导体器件具备：下部氢阻挡膜；形成在上述下部氢阻挡膜的上边，由下部电极、电容绝缘膜和上部电极构成的电容部；覆盖上述电容部的绝缘膜；以及形成在上述绝缘膜上边的上部氢阻挡膜；上述绝缘膜，具有包围上述电容部的同时露出上述下部氢阻挡膜的开口沟，上述上部氢阻挡膜沿上述开口沟的底面及壁面形成，并与上述下部氢阻挡膜接触。
根据第1半导体器件，由下部电极、电容绝缘膜和上部电极构成的电容部，它的下侧由下部氢阻挡膜覆盖，它的上方及侧方由上部氢阻挡膜覆盖，而且，在下层的氢阻挡膜上形成直接连接的上层氢阻挡膜，上层氢阻挡膜侧面与底面所成的角度为钝角的剖面L形状。因此，由于即使在剖面L形的弯曲部分中，在氢阻挡膜上也能得到足够的覆盖膜厚，在下部氢阻挡膜与上部氢阻挡膜的连接部中，各氢阻挡膜的氢阻挡性足够高，其结果是，能够可靠地防止构成电容部的电容绝缘膜因氢引起的退化。
另外，本发明的第2半导体器件具备：具备：下部氢阻挡膜；形成在上述下部氢阻挡膜的上边，由下部电极、电容绝缘膜和上部电极构成的电容部；具有包围上述电容部的同时露出上述下部氢阻挡膜的开口沟的第1绝缘膜；形成在上述开口沟的底面及壁面上的侧壁氢阻挡膜；形成在上述电容部和上述侧壁氢阻挡膜上边的第2绝缘膜；形成在上述第2绝缘膜的上边的上部氢阻挡膜，上述上部氢阻挡膜与上述侧壁氢阻挡膜的上述上端部接触。
根据第2半导体器件，能够减少从第1层间绝缘膜露出下部氢阻挡膜时、对第1层间绝缘膜的刻蚀量。再加上，由于在上部氢阻挡膜中开口沟的彼此相向的内壁面上成膜的两侧部，对电容部的侧方双重地形成，对从电容部的侧方侵入的氢的阻挡性明显地提高。
在这种情况下，上部氢阻挡膜凹部的剖面形状最好是在上方展宽的梯状。这样做时，由于上部氢阻挡膜在开口沟的内壁面上及底面上也能可靠地成膜，能够提高上部氢阻挡膜的覆盖性，能够确保上部氢阻挡膜的阻挡性。
另外，在这种情况下，上部氢阻挡膜最好填充在凹部。这样做时，在上部氢阻挡膜的上面上形成第2层间绝缘膜的情况下，由于上部氢阻挡膜的凹部已经填充，能够减小第2层间绝缘膜的厚度，故容易将半导体器件微细化。
在第1或者第2半导体器件中，电容部的下部电极、电容绝缘膜及上部电极是剖面凹状，它的侧部的剖面形状最好是在上方展宽的梯状。这样做时，即使当使电容部的剖面凹状成为立体形状时，由于能够提高下部电极、电容绝缘膜及上部电极中各凹状部分侧面上、底面上及角部中的覆盖性，能够防止电容部中的漏电流，能够得到希望的电容部特性。
第1或者第2半导体器件还具备第2层间绝缘膜，第2层间绝缘膜形成在第1层间绝缘膜的上边、覆盖电容部，于第1层间绝缘膜形成露出下部氢阻挡膜的开口沟，上部氢阻挡膜最好由第1氢阻挡膜和第2氢阻挡膜构成，第1氢阻挡膜沿开口沟形成，呈剖面凹状，第2氢阻挡膜形成在第2层间绝缘膜的上边，而且，上述第2氢阻挡膜的端部与第1氢阻挡膜接触。
这样，由于将上部氢阻挡膜分成第1氢阻挡膜和第2氢阻挡膜分别构成，第1氢阻挡膜形成在第1层间绝缘膜上、呈剖面凹状，第2氢阻挡膜形成在第1层间绝缘膜上的第2层间绝缘膜的上面上，露出下部氢阻挡膜的开口沟仅仅形成在第1层间绝缘膜上。其结果是，由于仅仅形成在第1层间绝缘膜上的开口沟的纵横比的值减小，能够提高剖面凹状的第1氢阻挡膜的开口沟中的覆盖性。
第1或者第2半导体器件还具备：在第1层间绝缘膜的上边被形成为使得把上部氢阻挡膜的覆盖起来的第2层间绝缘膜和在电容部的侧方、而且在第2层间绝缘膜上边形成的第3层间绝缘膜，最好在第2层间绝缘膜中的电容部的侧方区域，形成贯通第2层间绝缘膜的下部接触插针，在第3层间绝缘膜中的电容部的侧方的区域，形成贯通第3层间绝缘膜、而且与下部接触插针电连接的上部接触插针。这样，由于把要设置在电容部的侧方区域上的接触插针分开为设置在第2层间绝缘膜上的下部接触插针和设置在它的上边的第3层间绝缘膜中的上部接触插针地形成，故当形成下部和上部的各接触插针时，由于能够减小各接触孔的纵横比的值，能够容易形成接触插针。
在第2半导体器件中，在第1层间绝缘膜上，相互并行地形成露出下部氢阻挡膜的多个开口沟，上部氢阻挡膜的侧部上具有沿多个开口沟形成的多个凹部，多个凹部最好分别与下部氢阻挡膜接触。这样做时，由于位置在电容部侧方上的上部氢阻挡膜至少成为四重，能够进一步提高对从电容部侧方侵入的氢的阻挡性。
在第1或者第2半导体器件中，下部氢阻挡膜或者上部氢阻挡膜由绝缘性材料构成，绝缘性材料最好是氮化硅、氮氧化硅、氧化铝、氧化钛铝、氧化钽铝、氧化硅钛或者氧化硅钽构成。
在第1或者第2半导体器件中，在电容部的下侧，最好设置防止氧扩散的氧阻挡膜。这样做时，当在电容部的下侧上设置接触插针的情况下，由于能够抑制来自该接触插针的上方的氧扩散，能够防止接触插针的上部的氧化。
这种情况下，氧阻挡膜最好是由铱、氧化铱、钌或者氧化钌构成。
另外，这种情况下，氧阻挡膜最好是由包括氧化铱、从下层顺序形成的铱和氧化铱构成的叠层膜、氧化钌、及从下层顺序形成的钌和氧化钌构成的叠层膜中的任何一个，或者由这些中的至少2个的叠层膜构成。
在第1或者第2半导体器件中，最好在电容部的下侧，设置防止氢扩散的导电性下部氢阻挡膜。这样做时，当在电容部的下侧设置接触插针的情况下，能够防止来自该接触插针下方的氢的侵入。
这种情况下，导电性下部氢阻挡膜最好是氮化钛铝、钛铝、氮化硅钛、氮化钽、氮化硅钽、氮化钽铝、或者钽铝。
另外，在这种情况下，导电性下部氢阻挡膜最好由包含氮化钛铝、钛铝、氮化硅钛、氮化钽、氮化硅钽、氮化钛铝、及钽铝中的至少2个的叠层膜构成。
另外，在这种情况下，导电性下部氢阻挡膜最好是包含由防止氧及氢扩散的第1导电性阻挡层和防止氧扩散的第2导电性阻挡层构成的叠层膜。
在第1及第2半导体器件中，多个电容部列状配置构成电容部列，构成该电容部列的上部电极相互连接构成单元板，多个电容部最好以单元板为单位由上部氢阻挡膜覆盖。
另外，在第1或者第2半导体器件中，配置多个电容部构成电容部块，多个电容部最好以块为单位由上部氢阻挡膜覆盖。
另外，在第1或者第2半导体器件中，多个电容部配置构成电容部阵列，多个电容部最好以电容部阵列为单位由上部氢阻挡膜覆盖。
另外，在第1或者第2半导体器件中，多个电容部列状配置构成电容部列，构成该电容部列的上部电极相互连接构成单元板，多个电容部列配置构成电容部阵列，多个电容部最好以单元板单位或者电容部阵列单位由上部氢阻挡膜覆盖，或者单元板单位及电容部阵列单位混在由上部氢阻挡膜覆盖。
当如上所述把多个电容部以单元板单位，包含多个单元板的块单位或者包含多个块的电容部阵列单位形成氢阻挡膜时，由于例如能够抑制由单元选择晶体管和电容部构成的单位单元自身的面积增大，故不会妨碍半导体器件微细化。
在第1或者第2半导体器件中，配置多个电容部，多个电容部中与上部氢阻挡膜的周缘部邻接的电容部，最好是不进行电学动作的非工作虚拟电容部。这样，由于与上部氢阻挡膜的外围部邻接的电容部是非工作的虚拟电容部，即便是假如产生了氢阻挡膜不能防止氢向电容部扩散的事态，半导体器件也能够进行规定的动作。
第1或者第2半导体器件，还具备形成在半导体衬底上的选择晶体管和在半导体衬底上与选择晶体管电连接的位线，位线最好在下部氢阻挡膜及上部氢阻挡膜的外侧与其他的布线连接。这样做时，即使假定电容部的周边包括它的上下都由氢阻挡膜覆盖，未使该氢阻挡膜形成开口，也能够对单元选择晶体管进行存取。
另外，在这种情况下，位线最好在电容部的下方，而且在下部氢阻挡膜的下方上形成。这样，由于因将位线配置在电容部的下方上，而没有必要将连接扩散层和位线的接触插针设置在电容部之间，故能够降低连接扩散层和位线的接触插针的宽余量。此外，由于可以去掉电容部之间的下部氢阻挡膜和上部氢阻挡膜的接合部，可以削减在接合部所需要的宽余量。借助于此，能够减小单位单元的占有面积。即，可以配置位线而不增加单位单元的面积。
另外，在这种情况下，位线最好形成在下部氢阻挡膜和半导体衬底之间。这样，由于将位线配置在下部氢阻挡膜的下面，而且比半导体衬底更上面，故可以把扩散层与位线之间的接触和位线与布线之间的接触形成得浅。因此，能够减少用于形成接触插针的刻蚀量。此外，由于能够将电容部的上方的布线与位线的连接设置在上部氢阻挡膜及下部氢阻挡膜的接合部的外侧上，故可以配置位线而无须贯通上部氢阻挡膜和下部氢阻挡膜。
这种情况下，位线最好设置为使得在下部氢阻挡膜的下侧与下部氢阻挡膜接触。这样做时，由于不需要位线与下部氢阻挡膜之间的层间绝缘膜，故可以谋求半导体器件的微细化。
在第2半导体器件中，上部氢阻挡膜中的凹部最好是在它的底部与下部氢阻挡膜接触。这样做时，与上部氢阻挡膜在它的凹部的侧面与下部氢阻挡膜连接的情况相比，由于相互接合部分的面积增大，故能够提高对接合部分中的氢的阻挡性。
在第1或者第2半导体器件中，最好是电容部中的上部电极与上部氢阻挡膜相互接触。这样做时，由于不需要上部电极与上部氢阻挡膜之间的层间绝缘膜，能够谋求半导体器件的微细化。
第1或者第2半导体器件，最好还具备直接形成在上部氢阻挡膜上边的布线。这样做时，由于不需要上部氢阻挡膜与布线之间的层间绝缘膜，故能够谋求半导体器件的微细化。
第1或者第2半导体器件，最好还具备：在半导体衬底上形成、具有源区及漏区的单元选择晶体管、在半导体衬底上覆盖单元选择晶体管的第4层间绝缘膜、将第4层间绝缘膜中的源区或者漏区与下部电极电连接的接触插针。
这样做时，由于能够构成由电容部和能够存取该电容部的单元选择晶体管构成的迭式型存储单元，将该存储单元集成化，能够实现半导体存储装置。
另外，第1或者第2半导体器件，还具备在半导体衬底上形成的多个单元选择晶体管，多个电容部列状配置构成电容部列的同时，多个电容部的上部电极相互连接构成单元板，各单元选择晶体管和各电容部用接触插针电连接，电容部列包含具有与电容部同一结构的导通用虚拟电容部，单元板最好由导通用虚拟电容部中的上部电极和下部电极电连接，通过接触插针处于与半导体衬底导通的状态。
这样做时，即使在电容部列的上方被氢阻挡膜覆盖的状态下，也能够从半导体衬底对上部电极供给规定的电位。
这种情况下，下部氢阻挡膜由形成在各单元选择晶体管及各电容部之间的导电性下部氢阻挡膜和形成在电容部列之间的绝缘性下部氢阻挡膜构成，导电性下部氢阻挡膜最好在绝缘性下部氢阻挡膜上边形成、而且要形成为使得把接触插针的上面覆盖起来。
另外，这种情况下，下部氢阻挡膜由形成在各单元选择晶体管及各电容部之间的导电性下部氢阻挡膜和形成在电容部列之间的绝缘性下部氢阻挡膜构成，导电性下部氢阻挡膜中的端面最好与绝缘性下部氢阻挡膜接触。
另外，这种情况下，下部氢阻挡膜由形成在各单元选择晶体管及各电容部之间的导电性下部氢阻挡膜和形成在电容部列之间的绝缘性下部氢阻挡膜构成，导电性下部氢阻挡膜最好形成在接触插针的侧面上，与绝缘性下部氢阻挡膜接触。
在第1或者第2半导体器件中，下部电极或者上部电极主成分最好包含铂族元素。
在第1或者第2半导体器件中，电容绝缘膜最好由通式为SrBi2(TaxNb1-x)2O9、Pb(ZrxTi1-x)O3、(BaxSr1-x)TiO3、(BixLa1-x)4Ti3O12(其中，任何一个x都是0≤x≤1)或者Ta2O5等的电介质构成。
本发明的第1半导体器件的制造方法包含下述工序：在半导体衬底上形成多个单元选择晶体管的工序；在半导体衬底上形成与单元选择晶体管电连接的位线的工序；在位线的上方上形成绝缘性下部氢阻挡膜的工序；贯通绝缘性下部氢阻挡膜、形成达到各选择晶体管的多个第1接触插针的工序；在绝缘性下部氢阻挡膜的上面上、选择性地形成多个导电性下部氢阻挡膜，覆盖各第1接触插针的上面的工序；在各导电性下部氢阻挡膜的上面，形成包含多个电容部的电容部列的工序，各个电容部具有由强电介质或者高电介质构成的电容绝缘膜；在电容部列的上方上形成上部氢阻挡膜的工序，形成上部氢阻挡膜的工序包括使上述上部氢阻挡膜在绝缘性下部氢阻挡膜的电容部列的外侧区域上进行接触的工序。
根据第1半导体器件的形成方法，由于贯通绝缘性下部氢阻挡膜、形成达到各选择晶体管的多个第1接触插针，然后，在绝缘性下部氢阻挡膜的上面上，选择性地形成多个导电性下部氢阻挡膜，使之覆盖各第1接触插针的上面，因此，氢不能从绝缘性下部氢阻挡膜与导电性下部氢阻挡膜之间侵入。除此之外，由于上部氢阻挡膜及绝缘性下部氢阻挡膜是作为电容部列一起覆盖而不是覆盖各个电容部，故不会增大由单元选择晶体管和电容部构成的单位单元的面积。此外，由于在电容部列的外侧的区域上连接上部氢阻挡膜和绝缘性下部氢阻挡膜，故能够可靠地防止构成电容部的电容绝缘膜因氢引起的劣化。
本发明的第2半导体器件的制造方法包含下述工序：在半导体衬底上形成多个单元选择晶体管的工序；在半导体衬底上形成与单元选择晶体管电连接的位线的工序；形成达到各选择晶体管的多个第1接触插针的工序；在各第1接触插针的上面、选择性地形成多个导电性下部氢阻挡膜、覆盖它的上面的工序；形成绝缘性下部氢阻挡膜，使之在覆盖各导电性下部氢阻挡膜的侧方区域的同时，覆盖导电性下部氢阻挡膜的各端面的工序；在各导电性下部氢阻挡膜的上面上形成包含多个电容部的电容部列的工序，各个电容部具有由强电介质或者高电介质构成的电容绝缘膜；在电容部列的上方上形成上部氢阻挡膜的工序，形成上部氢阻挡膜的工序包括使上述上部氢阻挡膜在绝缘性下部氢阻挡膜的电容部列的外侧区域上进行接触的工序。
根据第2半导体器件的制造方法，在第1接触插针的上面选择性地形成多个导电性下部氢阻挡膜，以覆盖第1接触插针的上面，然后，形成绝缘性下部氢阻挡膜，使得在覆盖各导电性下部氢阻挡膜的侧方区域的同时覆盖导电性下部氢阻挡膜的各端面，由于各导电性氢阻挡膜的端面与绝缘性下部氢阻挡膜接触，没有来自绝缘性下部氢阻挡膜与各导电性下部氢阻挡膜之间的氢的侵入。再加上，上部氢阻挡膜及绝缘性下部氢阻挡膜不是覆盖各个电容部，而是作为电容部列一起覆盖，不增大由单元选择晶体管和电容部构成的单位单元的面积。此外，由于在电容部列的外侧的区域连接上部氢阻挡膜和绝缘性下部氢阻挡膜，能够可靠地防止构成电容部的电容绝缘膜因氢引起的退化。
本发明的第3半导体器件的制造方法包含下述工序：在半导体衬底上形成多个单元选择晶体管的工序；在半导体衬底上形成与单元选择晶体管电连接的位线的工序；在位线的上方形成绝缘性下部氢阻挡膜的工序；贯通绝缘性下部氢阻挡膜、形成达到各选择晶体管的多个接触孔的工序；在各接触孔的壁面及底面上，形成其上端部与绝缘性下部氢阻挡膜连接的导电性下部氢阻挡膜，形成至少包含导电性下部氢阻挡膜的第1接触插针的工序；在各导电性下部氢阻挡膜的上面，形成含多个电容部的电容部列的工序，各个电容部具有由强电介质或者高电介质构成的电容绝缘膜；在电容部列的上方上形成上部氢阻挡膜的工序，形成上部氢阻挡膜的工序包括使上述上部氢阻挡膜在绝缘性下部氢阻挡膜的电容部列的外侧区域上进行接触的工序。
根据第3半导体器件的形成方法，贯通绝缘性下部氢阻挡膜、形成达到各选择晶体管的多个接触孔后，在各接触孔的壁面及底面上，形成它的上端部与绝缘性下部氢阻挡膜连接的导电性下部氢阻挡膜，形成至少包含导电性下部氢阻挡膜的第1接触插针。因此，由于各导电性下部氢阻挡膜在它的表面上与包含导电性下部氢阻挡膜的第1接触插针接触，氢不能从绝缘性下部氢阻挡膜与第1接触插针之间侵入。再加上，上部氢阻挡膜及绝缘性下部氢阻挡膜不是覆盖各个电容部，而是作为电容部列一起覆盖，不增大由单元选择晶体管和电容部构成的单位单元的面积。此外，由于在电容部列的外侧的区域上连接上部氢阻挡膜和绝缘性下部氢阻挡膜，故可以可靠地防止构成电容部的电容绝缘膜因氢引起的劣化。
第1～第3半导体器件的制造方法最好还具备：在形成上部氢阻挡膜的工序后，在半导体衬底的上面上，在包含上部氢阻挡膜的整个面上形成层间绝缘膜的工序；在层间绝缘膜中的形成上部氢阻挡膜的区域的外侧部分上，形成与位线连接的第2接触插针的工序；以及在层间绝缘膜的上面上，形成与第2接触插针连接的布线的工序。
这种情况下，在层间绝缘膜上形成第2接触插针的工序最好包含如下工序：在上部氢阻挡膜的上面上形成下层层间绝缘膜，在形成的下层层间绝缘膜上形成下部接触插针的工序；在下层层间绝缘膜的上面上形成上层层间绝缘膜，在形成的上层层间绝缘膜上形成与下部接触插针连接的上部接触插针的工序。
本发明的第4半导体器件的制造方法具备下述工序：在半导体衬底上形成下部氢阻挡膜的工序(a)；在形成在上述下部氢阻挡膜的上的第1绝缘膜中所设置的开口部分，形成由下部电极、电容绝缘膜和上部电极构成的电容部的工序(b)；形成覆盖上述电容部的第2绝缘膜的工序(c)；在上述第1绝缘膜以及第2绝缘膜，形成包围上述电容部的同时使上述下部氢阻挡膜露出的开口沟的工序(d)；以及在上述第2绝缘膜的上边，沿上述开口沟的底面及壁面形成上部氢阻挡膜的工序(e)。
根据第4半导体器件的制造方法，形成覆盖电容部列的上方的层间绝缘膜，在形成的层间绝缘膜上，形成露出下部氢阻挡膜中的电容部列的外侧区域的沟部后，在层间绝缘膜的上面上形成上部氢阻挡膜，使之在沟的底面与下部氢阻挡膜接触。这样，由于在覆盖电容部列的层间绝缘膜上设置沟部，由于形成在层间绝缘膜的上面上的上部氢阻挡膜由该沟部的底面与下部氢阻挡膜接触，没有增加单位单元面积，能够确保对电容部的侧方的氢阻挡性。另外，由于设置在层间绝缘膜上的沟部仅仅是它的形成部分被除去，当将上部氢阻挡膜图形化时，没有减小电容部列上的抗蚀剂膜的膜厚。再加上，由于成膜在上部氢阻挡膜中的开口沟的相互对向的内壁面上的两侧部，是对于电容部的侧方双重地形成的，能够明显提高对从电容部的侧方侵入的氢的阻挡性。此外，由于每电容部列地形成沟，在将上部氢阻挡膜图形化后，即使在它的上面上形成其他的层间绝缘膜，也能够提高向其他的层间绝缘膜中的沟部埋入后的平坦度。
在第4半导体器件的制造方法中，在层间绝缘膜上形成开口沟的工序最好包含相互并行形成多个开口沟的工序。
在第4半导体器件的制造方法中，开口沟最好形成为其剖面形状是在上方上展宽的梯状。
第1～第4半导体器件的制造方法，在形成绝缘性下部氢阻挡膜的工序中，绝缘性下部氢阻挡膜最好直接形成在位线的上面上。
本发明的第5半导体器件的制造方法，具备如下工序：在半导体衬底上形成下部氢阻挡膜的工序(a)；在形成在上述下部氢阻挡膜的上的第1绝缘膜中所设置的开口部分，形成由下部电极、电容绝缘膜和上部电极构成的电容部的工序(b)；在上述第1绝缘膜，形成包围上述电容部的同时使上述下部氢阻挡膜露出的开口沟的工序(c)；在上述开口沟的底面及壁面形成侧壁氢阻挡膜的工序(d)；在上述第1绝缘膜的上边形成第2绝缘膜，使上述侧壁氢阻挡膜的外侧的上端部露出的工序(e)；以及在上述第2绝缘膜的上边形成上部氢阻挡膜，并使上部氢阻挡膜与上述侧壁氢阻挡膜的上述上端部接触的工序(f)。
根据第5半导体器件的制造方法，形成侧壁氢阻挡膜，使之在覆盖电容部列的同时，与下部氢阻挡膜中的电容部列的外侧部分接触，然后，形成上部氢阻挡膜，使之在覆盖电容部列的上方的同时与侧壁氢阻挡膜接触。这样，由于电容部列被侧壁氢阻挡膜和与该侧壁氢阻挡膜连接的上部氢阻挡膜覆盖，能够确保对电容部的侧方的氢阻挡性而不增加单位单元面积。另外，由于侧壁氢阻挡膜的形成与上部氢阻挡膜的形成独立，即使在电容部列的高差大的情况下，上部氢阻挡膜的覆盖性也良好。
在第1～第5半导体器件的制造方法中，各电容部中的下部电极、电容绝缘膜及上部电极最好形成为使它的剖面形状成为在上方上展宽的梯状。
在第1～第5半导体器件的制造方法中，在形成上部氢阻挡膜的工序中，上部氢阻挡膜最好直接在上部电极的上面上形成。
在第1～第5半导体器件的制造方法中，在形成上部氢阻挡膜的工序后，最好还具备在上部氢阻挡膜的上面上直接形成布线的工序。
在第1～第5半导体器件的制造方法中，形成电容部列的工序最好包含：采用把多个电容部的上部电极连接起来的办法形成单元板，采用电连接与所形成的单元板连接的一个电容部中的上部电极和下部电极的办法，使该一个电容部变成为使其上部电极与下部电极导通的导通用虚拟电容部的工序。
(发明的效果)
根据本发明的半导体器件及其制造方法，在将电容部设置在它的周围的、上方展宽的梯状开口部分中，由于覆盖为将下部氢阻挡膜和上部氢阻挡膜连接起来，而使得在上部氢阻挡膜中的侧面上也能够得到足够的覆盖膜厚，因此，能够确实地防止构成电容部的电容绝缘膜因氢引起的劣化。
另外，由于在与下部氢阻挡膜接触的上部氢阻挡膜的端部上设置沿开口沟的凹部，开口沟设置在由形成电容部的层间绝缘膜构成的底层膜上，而使得上部氢阻挡膜中的电容部的侧方部分成为双重结构，能够更可靠地防止氢的侵入。
附图说明
图1是示出本发明实施方式1的半导体器件的单元块的平面图。
图2是图1的II-II线中的结构剖面图。
图3是图1的III-III线中的结构剖面图。
图4是示出本发明实施方式1的半导体器件中第1接触插针、位线及第2接触插针的布局的平面图。
图5(a)～(c)是示出本发明实施方式1的半导体器件的制造方法的工序顺序的结构剖面图。
图6(a)及(b)是示出本发明实施方式1的半导体器件的制造方法的工序顺序的结构剖面图。
图7是示出本发明实施方式1的半导体器件的制造方法的工序顺序的结构剖面图。
图8是示出本发明实施方式1的半导体器件的制造方法的工序顺序的结构剖面图。
图9是示出本发明实施方式1的半导体器件的制造方法的工序顺序的结构剖面图。
图10是示出本发明实施方式1的半导体器件的单元块的平面图。
图11是示出本发明实施方式2的半导体器件的制造方法的工序顺序的结构剖面图。
图12(a)及(b)是示出本发明实施方式2的半导体器件的制造方法的一部分工序的结构剖面图。
图13是示出本发明实施方式2的半导体器件的制造方法的一个工序的结构剖面图。
图14是示出本发明实施方式3的半导体器件的部分的结构剖面图。
图15(a)及(b)是示出本发明实施方式3的半导体器件的制造方法的一部分工序的结构剖面图。
图16是示出本发明实施方式3的半导体器件的制造方法的一个工序的结构剖面图。
图17是示出本发明实施方式4的半导体器件的制造方法的部分的结构剖面图。
图18是示出本发明实施方式4的半导体器件的制造方法的一个工序的结构剖面图。
图19是示出本发明实施方式4的半导体器件的制造方法的一个工序的结构剖面图。
图20是示出本发明实施方式4的半导体器件的制造方法的一个工序的结构剖面图。
图21是示出本发明实施方式5的半导体器件的部分的结构剖面图。
图22是示出本发明实施方式5的半导体器件的制造方法的一个工序的结构剖面图。
图23是示出本发明实施方式5的半导体器件的制造方法的一个工序的结构剖面图。
图24是示出本发明实施方式5的半导体器件的制造方法的一个工序的结构剖面图。
图25是示出本发明实施方式6的半导体器件的部分的结构剖面图。
图26是示出本发明第7实施方式的半导体器件的部分的结构剖面图。
图27是示出本发明实施方式8的半导体器件的部分的结构剖面图。
图28是示出本发明实施方式9的半导体器件的单元块的平面图。
图29是示出本发明实施方式10的半导体器件的部分的结构剖面图。
图30是示出本发明实施方式11的半导体器件的部分的结构剖面图。
图31是示出本发明实施方式12的半导体器件的部分的结构剖面图。
图32是示出第1现有例的具有使用强电介质的电容绝缘膜的半导体器件的结构剖面图。
图33是示出第2现有例的具有使用强电介质的电容绝缘膜的半导体器件的结构剖面图。
符号说明：
10-p型半导体衬底；11-元件隔离区；12-栅绝缘膜；13-栅电极；14A-漏扩散层；14B-源扩散层；14C-布线用扩散层；15-第1层间绝缘膜；16-第1接触插针；17-位线；18-第2层间绝缘膜；19-绝缘性下部氢阻挡膜；19a-接触孔；20-第2接触插针；21-导电性下部氢阻挡膜；22-氧阻挡膜；23-第3层间绝缘膜；23a-接触孔；23b-沟部；24-下部电极；25-电容绝缘膜；25a-开口部分；26-上部电极；27-电容部；27A-导通用虚拟电容部；27B-非工作虚拟电容部；28-第4层间绝缘膜；28a-沟部(第1沟部)；28b-第2沟部；29-上部氢阻挡膜；29a-第2连接部；30-第5层间绝缘膜；31-第3接触插针；31a-下部接触插针；31b-上部接触插针；32-布线；39-绝缘性下部氢阻挡膜；40-第2接触插针；40a-导电性下部氢阻挡膜；40b-接触插针主体；42-氧阻挡膜49-侧壁氢阻挡膜；49a-第1连接部；50-单元板；51-第6层间绝缘膜60-单元块。
具体实施方式
(实施方式1)
参照附图说明本发明的实施方式1。
图1示出本发明实施方式1的半导体器件的单元块的平面结构，图2示出图1的II-II线中的剖面结构，图3示出图1的III-III线中的剖面结构。
如图1所示，例如，在由硅(Si)构成的半导体衬底上，形成由氮化硅(Si3N4)构成的绝缘性下部氢阻挡膜19，在该绝缘性下部氢阻挡膜19的上面上，形成行列状配置的多个电容部27。
在多个电容部27中，配置在与后述的位线延伸方向交叉的方向上的一群，例如65个上部电极相互连接构成单元板50。这里，位置在各单元板50的一端部上的电容部27A是谋求半导体衬底与单元板50电导通的导通用虚拟电容部。因此，一个单元板实质上包含64个电容部27。另外，作为一个例子，在位线延伸方向上例如配置64列单元板50，构成一个单元块60。
实施方式1的特征是：包含多个单元板50的一个单元块60被上部氢阻挡膜29覆盖，该上部氢阻挡膜29由具有绝缘性的例如氧化钛铝(TiAlO)构成，该上述上部氢阻挡膜29的端部(周缘部)由连接部29a与绝缘性下部氢阻挡膜19的端部(周缘部)连接。
作为一个示例，例如，若在单元板50延伸的方向上配置16个单元块60，则可以构成作为一个半导体存储装置的电容部阵列。此外，每一个单元板的电容部27的个数，每一个单元块的单元板50的个数，每一个电容部阵列的单元块60的个数，并不限于这些数目，这是毫无疑问的。
另外，在实施方式1中，虽然将导通用虚拟电容部27A形成为位于各单元板50的一端部，但是并不限于这种位置，即使形成在各单元板50的中侧也没有关系。但是，像本实施方式那样，在将导通用虚拟电容部27A形成在位于各单元板50的一端部的情况下，即使因为某种原因覆盖电容部列的周边整体的氢阻挡膜的一部分消失或者薄膜化了，氢侵入电容部列的内部，由于位置在最容易受氢影响的端部的导通用虚拟电容部27A，实质上不是作为电容部发挥功能的，故能够更加有效抑制内部的电容部27的电学特性的劣化。
此外，绝缘性下部氢阻挡膜19及上部氢阻挡膜29覆盖各电容部27的单位，可以以电容部为单位，也可以以单元板为单位，也可以以单元块为单位，也可以以单元阵列为单位。另外，也可以将电容部单位、单元板单位及单元块单位组合起来构成。
其次，详细说明单元块60的剖面结构。
如图2及图3所示，例如在P型半导体衬底10的上部上，选择性地形成深度约300nm的元件隔离区11，在P型半导体衬底10的主面中由元件隔离区11划分成区的区域上，形成膜厚约10nm的栅绝缘膜12，在栅绝缘膜12上形成由膜厚约200nm的多晶硅构成的栅电极13，在该栅电极13的侧面上形成膜厚约50nm的侧壁绝缘膜(图中未示出)。在P型半导体衬底10的上部上，以栅电极13作为掩模进行离子注入，形成漏扩散层14A、源扩散层14B及布线用扩散层14C。这样，各个由栅绝缘膜12、栅电极13、漏扩散层14A及源扩散层14B构成的多个MOS晶体管，就构成各存储单元的单元选择晶体管。
各MOS晶体管被第1层间绝缘膜15覆盖，第1层间绝缘膜15由在栅电极13的上侧中膜厚约200nm的平坦化了的氧化硅(SiO2)构成，在第1层间绝缘膜15中的各漏扩散层14A的上侧部分，形成多个第1接触插针16，使之与各漏扩散层14A连接，各个接触插针16由钨(W)构成。这里，虽然未在图中示出，在各第1接触插针16的下部上形成阻挡膜，该阻挡膜与半导体衬底10连接，由膜厚约10nm的钛(Ti)和叠层在钛上的膜厚约20nm的氮化钛(TiN)构成，以提高对钨的漏扩散层14A的粘附性。
在第1层间绝缘膜15的上面上，顺序淀积膜厚约10nm的钛及膜厚约100nm的钨形成位线17，使之与第1接触插针16连接，这样，MOS晶体管的漏扩散层14A和位线17就由第1接触插针16电连接起来。
位线17由第2层间绝缘膜18覆盖，第2层间绝缘膜18由在位线17的上侧部分的膜厚约为100nm、已平坦化了的氧化硅构成。
在第2层间绝缘膜18的上面上，形成绝缘性下部氢阻挡膜19，绝缘性氢阻挡膜19由氮化硅构成，膜厚为5nm～200nm左右，最好是约100nm。此外，在本实施方式中，虽然是使用氮化硅作为绝缘性下部氢阻挡膜19，但不是仅限于氮化硅，例如也可以使用氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛铝(TiAlO)、氧化钽铝(TaAlO)、氧化钛硅(TiSiO)或者氧化钽硅(TaSiO)。
在绝缘性下部氢阻挡膜19、第2层间绝缘膜18及第1层间绝缘膜15中的源扩散层14B的上侧部分上，形成多个第2接触插针20，第2接触插针20由钨构成，贯通绝缘性下部氢阻挡膜19、第2层间绝缘膜18及第1层间绝缘膜15与源扩散层14B连接。此外，即使在这里，在各第2接触插针20的下部上也形成对源扩散层14B的阻挡膜(未在图中示出)，与第1接触插针16同样，该阻挡膜分别由膜厚约10nm的钛和约20nm的氮化钛顺序叠层而成。
这里，图4示出了第1接触插针16、位线17及第2接触插针20布局。
单位存储单元包含：由形成在P型半导体衬底10上的漏扩散层14A、源扩散层14B和栅电极13构成的MOS晶体管；通过该MOS晶体管的源扩散层14B和第2接触插针20连接的上方的电容部27(未在图中示出)；以及通过MOS晶体管的漏扩散层14A和第1接触插针16连接的位线17。
在绝缘性下部氢阻挡膜19的上面上，选择性地形成由膜厚约50nm的氮化钛铝(TiAlN)构成的多个导电性下部氢阻挡膜21，该下部氢阻挡膜21分别覆盖各第2接触插针20，各导电性下部氢阻挡膜21在与各自对应的第2接触插针20连接的同时，也与它的周边的绝缘性下部氢阻挡膜19连接。另外，在各导电性下部氢阻挡膜21的上面上，形成氧阻挡膜22，氧阻挡膜22与该导电性下部氢阻挡膜21形状相同、由膜厚约50nm的铱(Ir)和厚度约50nm的氧化铱(IrO2)构成。
氧阻挡膜22由第3层间绝缘膜23覆盖，第3层间绝缘膜23由上侧部的膜厚约500nm、平坦化了的氧化硅构成，在第3层间绝缘膜23上形成接触孔23a，接触孔23a使各氧阻挡膜22的至少一部分露出，各自的剖面是在上方展宽的梯状。
在第3层间绝缘膜23的各接触孔23a的底面上及壁面上，形成下部电极24，下部电极24沿各接触孔的底面及壁面、由膜厚约5nm的氧化铱和膜厚约50nm的铂(Pt)构成。
在包含各接触孔23a的第3层间绝缘膜23的上面上，形成电容绝缘膜25，电容绝缘膜25由膜厚约50nm、以锶(Sr)、铋(Bi)、钽(Ta)及铌(Nb)为主要成分的铋层状钙钛矿型氧化物的强电介质构成，覆盖下部电极24。这里，在位于电容绝缘膜25中的端部(图2中的右端)的接触孔23a内的下部电极24的平坦部分上，形成开口部分25a，开口部分25a使该下部电极24露出。
在电容绝缘膜25的上面上，形成单元板50的上部电极26，上部电极26由膜厚约50nm的铂构成，覆盖该电容绝缘膜25。借助于此，形成由下部电极24、电容绝缘膜25及上部电极26构成的电容部27，例如形成以1024个电容部27作为一个块的电容部列。
如上所述，作为单元板50结构的上部电极26由设置在电容绝缘膜25上的开口部分25a与下部电极24电连接。其结果是，位置在电容部列的右端上的电容部成为不具有作为本来的电容部功能的导通用虚拟电容部27A，它的下部电极24通过与它连接的第2接触插针20与布线用扩散层14C电连接。这样，在实施方式1的各电容部27的上部电极26上，能够从半导体衬底10、通过导电性下部氢阻挡膜21及第2接触插针20，供给规定的电位。
各电容部27的上部电极26，在该上部电极26位置于第3层间绝缘膜23的平坦部分上的部分中，由第4层间绝缘膜28覆盖，该第4层间绝缘膜28膜厚约300nm、由平坦化了的氧化硅构成。这里，第4层间绝缘膜28及第3层间绝缘膜23中的电容部列的外侧部分被除去，被除去的部分在俯视时露出绝缘性下部氢阻挡膜19，而且剖面视时呈在上方展宽的梯状。第4层间绝缘膜28、第3层间绝缘膜23及绝缘性下部氢阻挡膜19的各露出面被上部氢阻挡膜29覆盖，上部氢阻挡膜29由膜厚约50nm、具有绝缘性的氧化钛铝(TiAlO)构成。此外，在上部氢阻挡膜29上，形成连接部29a，连接部29a在与绝缘性下部氢阻挡膜19的平坦部分中的连接宽度约为500nm，比上部氢阻挡膜29的连接部29a更外侧部分与绝缘性下部氢阻挡膜19一同被除去，使得第2层间绝缘膜18露出。
上部氢阻挡膜29及第2层间绝缘膜18的露出部分被第5层间绝缘膜30覆盖，第5层间绝缘膜30由平坦化了的氧化硅构成，使得上部氢阻挡膜29中的电容部列的上侧的膜厚变成为约300nm。
在第5层间绝缘膜30上，在电容部列的外侧的区域中，即在上部氢阻挡膜29的外侧的区域中，形成第3接触插针31，第3接触插针31由钨构成，与位线17连接。
在第5层间绝缘膜30的上边，使得包含第3接触插针31那样地形成布线32，布线32由从下层开始顺序叠层膜厚约10nm的钛(Ti)、膜厚约50nm的氮化钛(TiN)、膜厚约500nm的铝(Al)及膜厚约50nm的氮化钛(TiN)构成，该布线32通过第3接触插针31与位线17连接。
根据实施方式1，由于因构成单元块60的电容部列，被由设置在它的下侧上的绝缘性下部氢阻挡膜19、与第2接触插针20电连接的导电性氢阻挡膜21、以及设置在电容部列的上方及侧方上的上部氢阻挡膜29，从衬底面的上下方向及平行方向的全部方向覆盖，而且，在绝缘性下部氢阻挡膜19的周缘部的上面上，形成侧面和底面所成角度是钝角而且剖面是L形的上部氢阻挡膜29，使之直接连接，而使得在剖面L形的弯曲部中在上部氢阻挡膜29上能够得到足够的覆盖膜厚，故结果变成为在连接部中的氢阻挡性能够充分发挥功能，其结果是，能够可靠地防止构成电容部27的由强电介质构成电容绝缘膜25因氢引起的劣化。
另外，由于上部氢阻挡膜29是以包含多个电容部27的单元块为单位形成的，与由一对MOS晶体管和电容部27构成单位单元、每个单位单元地设置氢阻挡膜的情况不同，能够确保对横向(平行衬底面的方向)的氢阻挡性而不增大单元面积。
另外，由于在各电容部27的下部电极24和各第2接触插针20之间上，分别设置导电性下部氢阻挡膜21，故能够确保各MOS晶体管的源扩散层14B与各电容部27的导通。
图3中，用箭头示出了从布线32施加到一个电容部27的下部电极24上的一个电流路径。
以下，参照附图说明上述结构的半导体器件的制造方法。
图5(a)～图5(c)、图6、图7、图8及图9示出了本发明实施方式1的半导体器件的制造方法的工序顺序的剖面结构。这里的剖面方向，是沿图1的III-III线的方向，即位线延伸的方向(与单元板延伸方向交叉的方向)。
[MOS晶体管形成]
首先，如图5(a)所示，用光刻法及干法刻蚀法，在例如由硅构成的P型半导体衬底10的上部上，形成深度约300nm的沟部。接着，用CVD法，向P型半导体衬底10上边淀积氧化硅，用化学机械研磨法(CMP)对所淀积的氧化硅进行平坦化处理，向沟部内埋入氧化硅膜，选择性地形成元件隔离区11。然后，例如用热氧化法，在P型半导体衬底10的主面上形成膜厚约10nm的栅绝缘膜，接着，用低压CVD法，淀积膜厚约200nm的多晶硅，用光刻及干法刻蚀法对所淀积的多晶硅进行图形化，形成由多晶硅构成的多个栅电极13。接着，虽然未在图中示出，用CVD法，向P型半导体衬底10的上面上淀积膜厚约50nm的氧化硅，使之把栅电极13覆盖起来，进行刻蚀形成侧壁绝缘膜。接着，以栅电极13及侧壁作为掩模对P型半导体衬底10进行例如高浓度的砷离子注入，形成N型漏扩散层14A及N型源扩散层14B，得到MOS晶体管。这时，在P型半导体衬底10中、除MOS晶体管形成区域外的有源区域上，选择性地形成布线用扩散层14C。
[位线形成]
其次，如图5(b)所示，用CVD法，向P型半导体衬底10的上边，遍及包含栅电极13的整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化加工，使之在栅电极13的上侧部分的膜厚成为200nm，形成由氧化硅构成的第1层间绝缘膜15。接着，用光刻法及干法刻蚀法在第1层间绝缘膜15中的N型漏扩散层14A的上侧部分上形成接触孔，使该N型漏扩散层14A露出。然后，CVD法，在第1层间绝缘膜15的上边，顺序淀积膜厚约10nm的钛、膜厚约20nm的氮化钛及膜厚约300nm的钨，填充接触孔，接着，用CMP法除去淀积膜中的第1层间绝缘膜15上残留的部分，在该第1层间绝缘膜15上形成与MOS晶体管的N型漏扩散层14A连接的第1接触插针16。接着，用溅射法，在第1层间绝缘膜15的上面上，顺序淀积膜厚约10nm的钛及膜厚约100nm的钨，然后，用光刻法及干法刻蚀法，对所淀积的金属叠层膜进行图形化，用该金属叠层膜形成与第1接触插针6连接的位线17。
此外，在实施方式1中，位线17也可以使用利用MOS晶体管的扩散层的结构。采用这样的结构时，位线17能够配置在比第1层间绝缘膜15更下方的半导体衬底10中。因此，能够减少第1层间绝缘膜15的膜厚，能够降低对半导体衬底10的垂直方向的存储单元的高度。另外，还可以削减此后形成的第2层间绝缘膜18的工序。因此，能够谋求向半导体衬底的高度方向的高集成化。
此外，第1层间绝缘膜15使用的是氧化硅，更详细的说，也可以使用掺硼(B)及磷(P)的所谓的BPSG(Boro-Phospho-Silicare Glass；硼磷硅玻璃)，和用高密度等离子体形成的、不掺硼和磷的所谓的HDP-NSG(High Density Plasma-Non Silicate Glass；高浓度等离子体非掺杂硅玻璃)，或者在氧化气氛中使用臭氧(O3)的O3-NSG。另外，第1层间绝缘膜15的平坦后的膜厚，在栅电极13的上侧可以是100nm～500nm即可。
这里，虽然作为一个例子说明的是把P型半导体衬底10用做由硅构成的半导体衬底，在该P型半导体衬底10上形成Nch(N沟道)型MOS晶体管的情况，但是，本发明对使用N型半导体衬底，在该N型半导体衬底上形成Pch型MOS晶体管的情况也是有效的。
[形成下部氢阻挡膜]
接着，如图5(c)所示，例如用CVD法，向第1层间绝缘膜15的上边、遍及包含位线17的整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化处理，使之在位线17的上侧部分的膜厚成为100nm，形成由氧化硅构成的第2层间绝缘膜18。接着，用CVD法，在第2层间绝缘膜18的上边，淀积由膜厚约100nm的氮化硅构成的绝缘性下部氢阻挡膜19。然后，用光刻法及干法刻蚀法，在MOS晶体管的源区14B及布线用扩散层14C的上侧部分上形成接触孔，使源扩散层14B及布线用扩散层14C分别露出。接着，用CVD法，在绝缘性下部氢阻挡膜19的上边，顺序淀积膜厚约10nm的钛、膜厚约20nm的氮化钛及膜厚约300nm的钨，填充接触孔，接着，由CMP法除去在淀积膜中的绝缘性下部氢阻挡膜19的上边残留的部分，通过绝缘性下部氢阻挡膜19、第2层间绝缘膜18及第1层间绝缘膜15，形成与MOS晶体管的源扩散层14B及布线用扩散层14C分别连接的第2接触插针20。
这里，第2层间绝缘膜18，也可以使用BPSG、HDP-NSG或者O3-NSG等氧化硅膜。另外，第2层间绝缘膜18的平坦化后的厚度，在位线17的上侧中可以是0nm～500nm左右即可。
接着，如图6(a)所示，例如用溅射法，向绝缘性下部氢阻挡膜19的上边，遍及包含第2接触插针20的整个面上地顺序淀积膜厚分别为约50nm的氮化钛铝、铱及氧化铱。接着，用光刻法及干法刻蚀法，对这些叠层进行图形化，图形化包含各第2接触插针20的上侧的区域，形成由氮化钛铝构成的导电性下部氢阻挡膜21和由铱及氧化铱构成的氧阻挡膜22。借助于此，导电性下部氢阻挡膜21，在它的下面的中央部与第2接触插针20连接，另一方面，在它的周缘部中与绝缘性下部氢阻挡膜19连接。
此外，绝缘性下部氢阻挡膜19，使用的是膜厚100nm的氮化硅，但是，并不仅限于氮化硅，也可以使用氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛铝(TiAlO)、氧化钽铝(TaAlO)、氧化钛硅(TiSiO)或者氧化钽硅(TaSiO)代替氮化硅。此外，只要把绝缘性下部氢阻挡膜19的厚度作成为5nm～200nm左右，就是有效的。
另外，导电性下部氢阻挡膜21虽然使用的是膜厚约50nm的氮化钛铝，但也可以使用氮化硅钛(TiSiN)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化钽铝(TaAlN)或者钽化铝(TaAl)来代替氮化钛铝。另外，只要它的膜厚作成为从5nm到200nm左右就是有效的。
另外，虽然氧阻挡膜22使用的是膜厚分别为约50nm的铱及氧化铱构成的叠层膜，但是，也可以使用膜厚50nm～300nm左右的氧化铱或者氧化钌(RuO2)代替铱及氧化铱。另外，也可以使用从下层开始顺序形成的膜厚分别为50nm～300nm左右的钌及氧化钌构成的叠层膜。此外，也可以用包含这些的单层膜及叠层膜中的至少2个的叠层膜构成。
另外，在实施方式1中，虽然在绝缘性下部氢阻挡膜19的形成中使用了CVD法，在导电性下部氢阻挡膜21的形成中使用了溅射法，但是，不是仅限于这些方法，例如，也可以在绝缘性下部氢阻挡膜19的形成中使用溅射法，在导电性下部氢阻挡膜21的形成中使用CVD法。
[电容部形成]
下面，如图6(b)所示，用CVD法，在向绝缘性下部氢阻挡膜19的上边，遍及包含氧阻挡膜22的整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使氧阻挡膜22的上侧部分的膜厚成为约500nm，形成由氧化硅构成的第3层间绝缘膜23。这里，第3层间绝缘膜23，也可以使用BPSG、HDP-NSG或者O3-NSG等的氧化硅。另外，决定电容部尺寸的第3层间绝缘膜23平坦后的膜厚只要作成为100nm～1000nm左右即可。这里，由于第3层间绝缘膜23的平坦后的膜厚越厚，电容部的有效面积增加，电容部的容量就增加得越大。相反，平坦后的膜厚越薄，电容部的加工就会变得越容易。
接着，用光刻法及干法刻蚀法，在第3层间绝缘膜23中的各氧阻挡膜22的上侧部分上，形成使该氧阻挡膜22露出的接触孔23a。从能够在各接触孔23a的壁面上及底面上形成电容部出发，各接触孔23a的剖面形状最好是上方展宽的梯状，以提高它的壁面上及底部的角部中的下部电极24等的覆盖性。为了实现该梯状，例如可以使用以氟碳化合物为主成分的刻蚀气体。
接着，用溅射法，向第3层间绝缘膜23的边、遍及包含接触孔23a的壁面及底面的整个面上地顺序淀积膜厚约5nm的氧化铱及膜厚约50nm的铂。然后，用光刻法及干法刻蚀法，在包含接触孔23a的区域上进行淀积膜的图形化，用该淀积膜形成下部电极24。接着，用有机金属气相淀积(MOCVD)法，向第3层间绝缘膜23的上边、遍及包含接触孔23a的整个面地淀积厚度约50nm，以锶、铋、钽或者铌为主成分的铋层状钙钛矿型氧化物的强电介质构成的电容绝缘膜25。然后，对电容绝缘膜25，在多个第2接触插针20中例如位于在后工序中形成的电容部列的端部的接触插针和与该接触插针邻接的接触插针之间，形成使下部电极24露出的开口部分25a。接着，用溅射法，向电容绝缘膜25的上边淀积膜厚约50nm的铂，然后，在包含下部电极24的区域上对所淀积的铂和电容绝缘膜25进行图形化，形成由铂构成、兼作单元板50的上部电极26。借助于此，在各接触孔23a内分别形成由下部电极24、电容绝缘膜25及上部电极26构成的多个电容部27，各自通过下部电极24、氧阻挡膜22、导电性下部氢阻挡膜21及第2接触插针20，与MOS晶体管的源扩散层14B电连接。这里，在与布线用扩散层14C连接的第2接触插针20上形成的电容部，如图2所示，向露出下部电极24的开口部分25a内，填充上部电极26的构成材料，使上部电极26与导通用虚拟电容部27A的下部电极24短路，形成导通用虚拟电容部27A。
此外，虽然下部电极24及上部电极26使用的是膜厚约50nm的铂，但是也可以使用其他的铂族元素，即，也可以使用钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)或者铱(Ir)来代替铂。这里，下部电极24及上部电极26的厚度最好是10nm～200nm左右。
另外，在本实施方式中，虽然在下部电极24的最下层上设置了由氧化铱构成的氧阻挡膜，但是也可以使用氧化钌代替氧化铱。此外，如果导电性下部氢阻挡膜21具有氧阻挡性，就不一定需要设置在下部电极24的最下层上的氧阻挡膜。
另外，电容绝缘膜25，可以使用膜厚约50nm的，以锶、铋、钽或者铌为主成分的铋层状钙钛矿型氧化物的强电介质，例如，可以使可用通式为SrBi2(TaxNb1-x)2O9、Pb(ZrxTi1-x)O3、(BaxSr1-x)TiO3或者(BixLa1-x)4Ti3O12的强电介质(其中，任何一个X都是0≤X≤1)。另外，还能够使用高电介质材料的五氧化钽(Ta2O5)。这里，电容绝缘膜25的膜厚最好是50nm～200nm左右。
[形成上部氢阻挡膜]
下面，如图7所示，在用CVD法，向第3层间绝缘膜23的上面，遍及包含电容部27的上部电极26的整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使得位于第3层间绝缘膜23的平坦部分上的上部电极26的上侧部分的膜厚变成为约300nm，形成由氧化硅构成的第4层间绝缘膜28。接着，用光刻法及干法刻蚀法，以覆盖第4层间绝缘膜28及第3层间绝缘膜23中的单元块的区域作为掩模，除去它的外侧部分，露出绝缘性下部氢阻挡膜19。这里，除去第4层间绝缘膜28及第3层间绝缘膜23的俯视中的电容部列的外侧部分，使得在剖视中成为在上方展宽的梯状。接着，用溅射法，向第4层间绝缘膜28的上面及端面、第3层间绝缘膜23的端面以及绝缘性下部氢阻挡膜19的露出面上，淀积由膜厚约50nm的氧化钛铝构成的上部氢阻挡膜29。借助于此，在单元块的外侧中，上部氢阻挡膜29与绝缘性下部氢阻挡膜19连接。然后，用干法刻蚀除去上部氢阻挡膜29及绝缘性下部氢阻挡膜19中的单元块的外侧部分，仅仅剩下上部氢阻挡膜29中的连接部29a的宽度约500nm的部分。
这里，第4层间绝缘膜28，也可以使用BPSG、HDP-NSG或者O3-NSG等的氧化硅。另外，第4层间绝缘膜28的平坦后的膜厚，在上部电极26的上侧上只要作成为0nm～500nm左右即可。
下面，如图8所示，在用CVD法，向上部氢阻挡膜29及第2层间绝缘膜18的上边整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使得上部氢阻挡膜29中的电容部列的上侧部分的膜厚成为约300nm，形成由氧化硅构成的第5层间绝缘膜30。
此外，虽然上部氢阻挡膜29使用的是膜厚约50nm的氧化钛铝，但是不是仅限于氧化钛铝，也可以使用氮化硅、氮氧化硅、氧化铝、氧化钽铝、氧化钛硅或者氧化钽硅。此外，只要把上部氢阻挡膜29的膜厚作成为5nm～200nm左右，就能够发挥足够的对氢的阻挡性。
另外，第5层间绝缘膜30，也可以使用BPSG、HDP-NSG或者O3-NSG等的氧化硅。另外，只要把第5层间绝缘膜30的平坦化后的膜厚作成为0nm～500nm即可。
[布线形成]
下面，如图9所示，在第5层间绝缘膜30中的单元块的外侧，选择性地形成露出位线17的接触孔。接着，用CVD法，在第5层间绝缘膜30上顺序淀积膜厚约10nm的钛、膜厚约20nm的氮化钛及膜厚约300nm的钨，填充接触孔，接着，用CMP法，除去淀积膜中的第5层间绝缘膜30的上边的残留部分，在该第5层间绝缘膜30上形成与位线17连接的第3接触插针31。接着，用溅射法，在第5层间绝缘膜30的上边顺序淀积膜厚约10nm的钛、膜厚约50nm的氮化钛、膜厚约500nm的铝及膜厚约50nm的氮化钛，使得与第3接触插针31连接，然后，用干法刻蚀法对所淀积的叠层膜进行图形化，用叠层膜形成布线32。
接着，虽然没有在图中示出，但用多层布线的形成、保护膜形成及焊接区形成等公知的制造工艺，得到所希望的半导体器件。
如上所述，倘采用实施方式1的半导体器件的制造方法，则可以在包含多个电容部27及导通用虚拟电容部27A的单元块的下侧上，设置绝缘性下部氢阻挡膜19，单元块的上侧及侧方用上部氢阻挡膜29被绝缘性下部氢阻挡膜19和具有连接部29a的上部氢阻挡膜29围了起来。此外，由于在贯通绝缘性下部氢阻挡膜19的第2接触插针20的上边，还形成了导电性下部氢阻挡膜21，使得在其周围与绝缘性下部氢阻挡膜19接触而且覆盖第2接触插针20的上面，因此，氢就不会从绝缘性下部氢阻挡膜19与导电性下部氢阻挡膜21之间侵入。
另外，如上所述，本身为构成各单元板50的部件的电容部27的上部电极26，可借助于设置在电容部列的端部的导通用虚拟电容部27A，与半导体衬底10的布线用扩散层14C电连接。因此，在上部氢阻挡膜29上，由于没有必要设置对上部电极26供给电位的布线的开口部分，故可以可靠地维持上部氢阻挡膜29的阻挡特性。除此之外，设置在半导体衬底10上的布线用扩散层14C可以用与形成MOS晶体管的漏扩散层14A及源扩散层14B的同一离子注入工序形成，另外，由于第2接触插针20及导通用虚拟电容部27A能够在形成电容部列的工序中同时形成，没有必要特意增加制造工艺。
另外，如图3所示，实施方式1的半导体器件，是这样的结构：在电容部27的下方、而且在绝缘性下部氢阻挡膜19和P型半导体衬底10之间，配置位线17，位线17通过第1接触插针16与MOS晶体管的漏扩散层14A连接。
因此，与将位于电容部的上方的布线和扩散层连接起来的位线接触设置在电容部之间上的现有的方法进行比较，在本发明中，可以减少现有的位线接触的宽余量的单位存储单元的面积。借助于此，如从图3的上方观察时的存储单元的平面图的图10所示，能够以最小的宽余量将第1接触插针16配置在电容部27之间的下方。
这里，详细说明图10。图10是实施方式1半导体器件的单元块的平面图。如图10所示，该单元块由行列状配置在半导体衬底上的多个电容部27构成。图中，上下排列的一方的电容部27列的上部电极(图中没有示出)相互连接，构成单元板50。
另外，与MOS晶体管的扩散层(图中没有示出)连接的位线17，形成在图中左右排列的电容部27的下方，这一方向是与上述一方的电容部27列垂直的方向。而且，在电容部27的下面的相互邻接的第2接触插针20之间，形成第1接触插针16，第1接触插针与位线17连接。这里，第1接触插针16形成在每隔一个相互邻接的电容部27之间。在图10中，区域X是图4所示的单位存储单元。
另外，在单元块60的外侧中，位线17通过接触插针31与形成在电容部27的上方上的布线(图中没有示出)连接。
此外，用绝缘性下部氢阻挡膜19和上部氢阻挡膜29覆盖上述行列状的电容部27。另外，绝缘性下部氢阻挡膜19和上部氢阻挡膜29在单元块60的周边接触。
图2是图10中的单元板50方向的剖面图。另外，图3是图10中的位线17方向的剖面图。
此外，由于在绝缘性下部氢阻挡膜19的下方配置位线17，故可以用上部氢阻挡膜29和绝缘性下部氢阻挡膜19同时覆盖多个电容部27。因此，能够削除设置在现有的电容部之间的上部氢阻挡膜与绝缘性下部氢阻挡膜之间的接合部分和它的宽余量。借助于此，如图10所示，就可以仅仅在多个电容部27列的端部29a上，形成上部氢阻挡膜29与绝缘性下部氢阻挡膜19的接触部分，就能够将图4所示的单位存储单元的占有面积比现有的减少约一半。
即，由于将位线17设置在绝缘性下部氢阻挡膜19的下方，故能够实现在位线方向上的存储单元的高集成化。
另外，由于将位线17设置在半导体衬底10与绝缘性下部氢阻挡膜19之间，故能够使MOS晶体管的漏扩散层14A和位线17的第1接触插针16形成得浅。因此，能够减少用于形成与MOS晶体管的漏扩散层14A接触的第1层间绝缘膜15的刻蚀量。
此外，如图3所示，是这样的结构：在将位线17设置在绝缘性下部氢阻挡膜19的下方的同时，如图3及图10所示，在避开覆盖电容部27的绝缘性下部氢阻挡膜19和上部氢阻挡膜29的位置中，是通过第3接触插针31把电容部27的上方的布线(图中没有示出)和位线17连接起来。
因此，与在扩散层的正上方形成连接电容部的上方的布线和扩散层的接触插针的现有方法相比，在本发明中，没有必要将与布线连接的第3接触插针31形成在MOS晶体管的漏扩散层14A的正上方。即，无须贯通绝缘性下部氢阻挡膜19及上部氢阻挡膜29，就能够将位线17和布线(图中没有示出)连接起来。
因此，由于各氢阻挡膜没有被破坏，所以能够用各氢阻挡膜防止氢向电容绝缘膜25的侵入。
另外，与现有的连接扩散层和布线的接触插针相比，连接形成在半导体衬底10的上边、而且在绝缘性下部氢阻挡膜的下面上的位线17和布线的第3接触插针31的接触深度浅。因此，能够减少形成第3接触插针31时的层间绝缘膜的刻蚀量。借助于此，就可以减小刻蚀对电容部27的影响，就可以降低电容部27的特性劣化。
(实施方式2)
以下，参照附图说明本发明的实施方式2。
图11示出本发明实施方式2的半导体器件的部分的剖面结构。这里，在图11中，在与图3所示结构部件同一的结构部件上，注以同一的标号，故省略其说明。
实施方式2的半导体器件的结构是：将覆盖第2接触插针20的上面的导电性下部氢阻挡膜21直接形成在覆盖位线17的第2层间绝缘膜18的上边，而第2接触插针20与MOS晶体管的源扩散区14B或者布线用扩散层14C连接，此外，在第2层间绝缘膜18上形成由氧化钛铝构成的绝缘性下部氢阻挡膜39，使之覆盖导电性下部氢阻挡膜21及氧阻挡膜22的侧端面。
以下，参照附图说明上述结构的半导体器件的制造方法。这里，仅说明与实施方式1制造方法的不同点。
图12(a)、图12(b)及图13示出本发明实施方式2的半导体器件的制造方法的一部分剖面结构。
[下部氢阻挡膜形成]
如图12(a)所示，与实施方式1同样，在由氧化硅构成的第1层间绝缘膜15的上边，选择性地形成由膜厚约10nm的钛及膜厚约100nm的钨构成的叠层结构。接着，例如，在用CVD法，向第1层间绝缘膜15的上边遍及包含位线17的整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使得位线17的上侧部分的膜厚成为约100nm，形成由氧化硅构成的第2层间绝缘膜18。接着，用光刻法及干法刻蚀法，在MOS晶体管的N型源区14B及布线用扩散层14C的上侧部分上，形成分别露出各扩散层14B、14C的接触孔。然后，用CVD法，在第2层间绝缘膜18的上面上，顺序淀积膜厚约10nm的钛、膜厚约20nm的氮化钛及膜厚约300nm的钨，使之填充接触孔，接着，用CMP法，除去淀积膜中的在第2层间绝缘膜18上的残留部分，贯通第2层间绝缘膜18及第1层间绝缘膜15，形成分别与MOS晶体管的源扩散层14B及布线用扩散层14C连接的第2接触插针20。
其次，如图12(b)所示，例如，用溅射法，向第2层间绝缘膜18的上边遍及包含第2接触插针20的上面的整个面地顺序淀积膜厚约50nm的氮化钛铝、膜厚约50nm的铱及膜厚约50nm的氧化铱。接着，用光刻法及干法刻蚀法，对这些叠层膜，顺序进行包含各第2接触插针20的上侧的区域那样地图形化，形成由氮化钛铝构成的导电性下部氢阻挡膜21和由铱及氧化铱构成的氧阻挡膜22。
接着，如图13所示，例如用溅射法，向第2层间绝缘膜18的上边，遍及包含导电性下部氢阻挡膜21及氧阻挡膜22的整个面地淀积由膜厚约50nm的氧化钛铝构成的绝缘性下部氢阻挡膜39。借助于此，绝缘性下部氢阻挡膜39与导电性下部氢阻挡膜21的侧端面连接。然后，虽然图中没有示出，在第3层间绝缘膜23中形成接触孔23a时，分别选择性地除去绝缘性下部氢阻挡膜39中的各导电性下部氢阻挡膜21的上侧部分。
这样，实施方式2的半导体器件，与实施方式1同样，具有绝缘性下部氢阻挡膜39及导电性下部氢阻挡膜21和上部氢阻挡膜29，绝缘性下部氢阻挡膜39及导电性下部氢阻挡膜21覆盖包含多个电容部27的单元块的下侧，上部氢阻挡膜29覆盖单元块的上侧及侧方。因此，与在每个单位单元中都设置氢阻挡膜的情况不同，可以确保对横向方向(与衬底面平行的方向)的氢阻挡性而不增大单元面积。
另外，在绝缘性下部氢阻挡膜39的周缘部的上边，由于直接连接地形成上部氢阻挡膜29，上部氢阻挡膜29的侧面和底面所成角度是钝角、而且剖面呈L形，在剖面L形的弯曲部中，由于在上部氢阻挡膜29上能够得到足够的覆盖膜厚，能够充分发挥连接部中的氢阻挡性功能。
除此之外，在实施方式2中，由于绝缘性氢阻挡膜39与导电性下部氢阻挡膜21的侧端面接触，故能够防止氢从绝缘性下部氢阻挡膜39与导电性下部氢阻挡膜21之间的侵入。
(实施方式3)
以下，参照附图说明本发明的实施方式3。
图14示出本发明实施方式3的半导体器件部分的剖面结构。这里，在图14中，在与图3所示的结构部件同一的结构部件上注以同一的标号，省略了其说明。
实施方式3的半导体器件，是在与MOS晶体管的源扩散区14B或者布线用扩散层14C连接的第2接触插针40的侧部及下部，设置由膜厚约50nm的氮化钛铝构成的导电性下部氢阻挡膜40a的结构。这里，在第2接触插针40的内部上形成由钨构成的接触插针主体40b。
另外，在各第2接触插针40和各电容部27的下部电极24之间，形成由从下层算起膜厚约10nm的钛、膜厚约50nm的铱及膜厚约50nm的氧化铱构成的氧阻挡膜42，使之覆盖第2接触插针40。
以下，参照附图说明上述结构的半导体器件的制造方法。在这里也是仅仅说明与实施方式1的制造方法的不同点。
图15(a)、图15(b)及图16示出本发明的实施方式3半导体器件的制造方法一部分工序的剖面结构。
[下部氢阻挡膜形成]
如图15(a)所示，与实施方式1同样，在由氧化硅构成的第1层间绝缘膜15的上边，选择性地形成位线17，位线17具有由膜厚约10nm的钛及膜厚约100nm的钨构成的叠层结构。接着，例如在用CVD法，向第1层间绝缘膜15的上边、遍及包含位线17的整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使得位线17的上侧部分的膜厚成为100nm，形成由氧化硅构成的第2层间绝缘膜18。接着，用CVD法，向第2层间绝缘膜18的上边，淀积例如由膜厚约100nm的氮化硅构成的绝缘性下部氢阻挡膜19，然后，用光刻法及干法刻蚀法，在MOS晶体管的源区14B及布线用扩散层14C的上侧部分上，形成分别露出各扩散层14B、14C的接触孔19a。
其次，如图15(b)所示，例如用CVD法，向绝缘性下部氢阻挡膜19的上边，淀积由膜厚约50nm的氮化钛铝构成的导电性下部氢阻挡膜40a，使之淀积在接触孔19a的底面及壁面上，接着，淀积膜厚约300nm的钨，填充到接触孔19a中。然后，用CMP法，除去在所淀积的叠层膜中的绝缘性下部氢阻挡膜19的上边剩下的部分，在接触孔19a中的导电性下部氢阻挡膜40a的内侧上，形成由钨构成的接触插针主体40b。借助于此，贯通绝缘性下部氢阻挡膜19、第2层间绝缘膜18及第1层间绝缘膜15，形成分别与MOS晶体管的源扩散层14B及布线用扩散层14C连接的第2接触插针40。
接着，如图16所示，例如用溅射法，向绝缘性下部氢阻挡膜19的上边、遍及包含第2接触插针40的上面的整个面地顺序淀积膜厚约10nm的钛、膜厚约50nm的铱及膜厚约50nm的氧化铱。接着，用光刻法及干法刻蚀法，使之含有各第2接触插针40的上侧的区域那样地对这些叠层膜进行图形化，形成从下层起由钛、铱及氧化铱构成的氧阻挡膜22。
这样，实施方式3的半导体器件，与实施方式1同样，具有把含有多个电容部27的单元块的下侧覆盖起来的绝缘性下部氢阻挡膜19及导电性下部氢阻挡膜40a，和把单元块的上侧和侧方覆盖起来的上部氢阻挡膜29，因此，与在每个单位单元上都设置氢阻挡膜的情况不同，可以确保对横方向(与衬底面平行的方向)的氢阻挡性而不会增大单元面积。
另外，由于因在绝缘性下部氢阻挡膜19中的周缘部的上边，直接连接形成上部氢阻挡膜29，上部氢阻挡膜29侧面和底面所形成的角度是钝角而且剖面呈L形，而使得在剖面L形的弯曲部中、在上部氢阻挡膜29上能够得到足够的覆盖膜厚，故结果变成为连接部中的氢阻挡性将充分地发挥作用。
除此之外，在实施方式3中，由于在接触孔19a的底面及壁面上设置有导电性下部氢阻挡膜40a，且已与绝缘性下部氢阻挡膜19的接触孔19a侧的端面接触，所以氢不会从绝缘性下部氢阻挡膜19和导电性下部氢阻挡膜40a之间侵入。
(实施方式4)
以下，参照附图说明本发明的实施方式4。
图17示出本发明的实施方式4的半导体器件的部分的剖面结构。这里，在图17中，在与图3所示的结构部件同一的结构部件上注以同一的标号，故省略其说明。
实施方式4的半导体器件是将与上部氢阻挡膜29中的绝缘性下部氢阻挡膜19的连接部29a设置在沟部28a的底面上的结构，沟部28a设置在第3层间绝缘膜23及第4层间绝缘膜28上。
以下，参照附图说明上述结构的半导体器件的制造方法。这里，也仅仅说明与实施方式1的制造方法的不同点。
图18～图20示出本发明的实施方式4的半导体器件的制造方法中一部分工序的剖面结构。
[上部氢阻挡膜形成]
如图18所示，在用CVD法，向第3层间绝缘膜23的上边，遍及包含电容部27的上部电极26的整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使位于第3层间绝缘膜23的平坦部分上的上部电极26的上侧部分的膜厚成为约300nm，形成由氧化硅构成的第4层间绝缘膜28。接着，用光刻法及干法刻蚀法，在第4层间绝缘膜28及第3层间绝缘膜23上形成沟部28a，沟部28a在包围单元块的同时、使绝缘性下部氢阻挡膜19露出。这里，为了在该沟部28a的壁面上及底面上、在下一工序中形成上部氢阻挡膜29，最好使沟部28a的剖面形状成为上方展宽的梯状，以提高它的壁面上及底部的角部中的上部氢阻挡膜29的覆层。为了实现该梯状，例如可以使用以氟碳化合物为主成分的刻蚀气体。
其次，如图19所示，例如用溅射法，向第4层间绝缘膜28的上边、遍及包含沟部28a的底面及壁面的整个面地淀积由膜厚约50nm的氧化钛铝构成的上部氢阻挡膜29。借助于此，在上部氢阻挡膜29中的单元块的外侧的区域中，形成与从沟部28a露出的绝缘性下部氢阻挡膜19连接的连接部29a。
然后，如图20所示，选择性地除去上部氢阻挡膜29中的沟部28a的外侧部分。然后，在用CVD法，向包含沟部28a的上部氢阻挡膜29的上边遍及整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使上部氢阻挡膜29中的电容部列的上侧部分的膜厚成为约300nm，形成由氧化硅构成的第5层间绝缘膜30。
此外，在实施方式4中，可在淀积第3层间绝缘膜23之前，除去绝缘性下部氢阻挡膜19中的比沟部28a的形成区域更外侧部分。
这样，实施方式4的半导体器件，与实施方式1同样，具有绝缘性下部氢阻挡膜19及导电性下部氢阻挡膜21和上部氢阻挡膜29，绝缘性下部氢阻挡膜19及导电性下部氢阻挡膜21覆盖包含多个电容部的单元块的下侧，上部氢阻挡膜29覆盖单元块的上侧及侧方。因此，与在每个单位单元中都设置氢阻挡膜的情况不同，能够不增大单元面积，并能够确保对横方向(与衬底面平行的方向)的氢阻挡性。
除此之外，还变成为这样的结构：当形成用于将上部氢阻挡膜29与绝缘性下部氢阻挡膜19连接起来的连接部29a时，在第4层间绝缘膜28及第3层间绝缘膜23上设置沟部28a。其结果是，在半导体衬底10的上边，由于第4层间绝缘膜28及第3层间绝缘膜23的大部分未被除去残留下来，故当使上部氢阻挡膜29图形化时，不会使形成在单元块的上面上的抗蚀剂图形的厚度减小。除此之外，覆盖上部氢阻挡膜29的第5层间绝缘膜30的平坦度也提高。
另外，由于因上部氢阻挡膜29设置在沟部28a的底面上及两壁面上，沟部28a已设置在第4层间绝缘膜28及第3层间绝缘膜23上，而使得在电容部列的侧方中，上部氢阻挡膜29双重地形成，故提高了对从电容部列的侧方侵入的氢的阻挡性。
此外，在实施方式4中，既可以像实施方式2那样采用将绝缘性下部氢阻挡膜与导电性下部氢阻挡膜的端面连接的结构，也可以像实施方式3那样，采用形成在第2接触插针的底面及侧面上的结构。
(实施方式5)
下面，参照附图说明本发明的实施方式5。
图21示出本发明的实施方式5的半导体器件的部分的剖面结构。这里，在图21中，在与图3所示的结构部件同一的结构部件上注以同一的标号，故省略了其说明。
实施方式5的半导体器件，在第3层间绝缘膜23中的单元块的外侧区域上，形成使绝缘性下部氢阻挡膜19露出的沟部23b，在所形成的沟部23b的底面及壁面上，形成由膜厚约50nm的氧化钛铝构成的侧壁氢阻挡膜49，采用这种结构代替将上部氢阻挡膜29直接地与设置在单元块的下侧上的绝缘性下部氢阻挡膜19连接的结构。借助于此，就可以在侧壁氢阻挡膜49上，在沟部23b的底部上形成第1连接部49a。
此外，在上部氢阻挡膜29和侧壁氢阻挡膜49的外侧部分上，设置第2连接部29a。借助于此，就可以用绝缘性下部氢阻挡膜19、导电性下部氢阻挡膜21、侧壁氢阻挡膜49及上部氢阻挡膜29把单元块覆盖起来。
图22～图24示出本发明的实施方式5的半导体器件的制造方法的一部分工序的剖面结构。
[上部氢阻挡膜形成]
如图22所示，用光刻法及干法刻蚀法，对第3层间绝缘膜23形成沟部23b，沟部23b包围单元块而且使绝缘性下部氢阻挡膜19露出。这里，由于在沟部23a的壁面上及底面上、在其次的工序中形成侧壁氢阻挡膜49，最好使沟部23a的剖面形状成为上方展宽的梯状，以提高在它的壁面上及底部的角部中的侧部氢阻挡膜49的覆盖性。为了实现该梯状形状，例如可以使用以氟碳化合物为主成分的刻蚀气体。
其次，如图23所示，例如用溅射法，向第3层间绝缘膜23中的沟部23b的底面及壁面上，淀积由膜厚约50nm的氧化钛铝构成的侧壁氢阻挡膜49。借助于此，所淀积的侧壁氢阻挡膜49、在沟部23b的底部形成与绝缘性下部氢阻挡膜19连接的第1连接部49a。接着，在包含沟部23b的区域上对侧壁氢阻挡膜49进行图形化。
接着，如图24所示，在用CVD法，向第3层间绝缘膜23的上边、遍及包含电容部27的上部电极26及侧壁氢阻挡膜49的整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使位于第3层间绝缘膜23的上边的上部电极26的上侧部分的膜厚成为约300nm，形成由氧化硅构成的第4层间绝缘膜28。接着，用光刻法及干法刻蚀法，以覆盖第4层间绝缘膜28中的单元块的区域作为掩模，在上方展宽的梯状地除去它的外侧部分，露出侧壁氢阻挡膜49的外侧的上端部。
接着，用溅射法，向第4层间绝缘膜28的上面、第3层间绝缘膜23的上面以及侧壁氢阻挡膜49的露出面上边，淀积由膜厚约50nm的氧化钛铝构成的上部氢阻挡膜29。借助于此，上部氢阻挡膜29就可以用第2连接部29a和侧壁氢阻挡膜49的露出面进行连接。然后，用干法刻蚀法除去上部氢阻挡膜29及侧壁氢阻挡膜49中的单元块的外侧部分，使得仅仅留下上部氢阻挡膜29中的第2连接部29a的宽度约500nm的部分。接着，在用CVD法，向上部氢阻挡膜29及第3层间绝缘膜23的上边遍及整个面地淀积上氧化硅后，用CMP法，对所淀积的氧化硅进行平坦化，使上部氢阻挡膜29中的电容部列的上侧部分的膜厚成为约300nm，形成由氧化硅构成的第5层间绝缘膜30。
此外，在实施方式5中，也可以在淀积第3层间绝缘膜23之前，除去绝缘性下部氢阻挡膜19中比沟部23b形成区域更往外侧的部分。
如上所述，实施方式5的半导体器件具有绝缘性下部氢阻挡膜19、导电性下部氢阻挡膜21、侧壁氢阻挡膜49以及上部氢阻挡膜29，绝缘性下部氢阻挡膜19及导电性下部氢阻挡膜21覆盖包含多个电容部27的单元块的下侧，侧壁氢阻挡膜49覆盖单元块的侧方，上部氢阻挡膜29覆盖单元块的上方。因此，与在每个单位单元中都设置氢阻挡膜的情况不同，可以确保对横方向(与衬底面平行的方向)的氢阻挡性，而无须增大单元面积。
再加上，由于侧壁氢阻挡膜49在上方展宽的梯状沟部23b的底面及壁面上形成的同时，上部氢阻挡膜29已被形成为在侧面与底面所成角度是钝角的剖面L形，故在侧壁氢阻挡膜49及上部氢阻挡膜29上，在剖面凹型或者剖面L形的弯曲部中，就可以得到足够的覆盖膜厚。因此，充分提高电容部列的侧方部分中的氢阻挡性的结果，能够可靠地防止由构成电容部27的强电介质构成的电容绝缘膜25因氢引起的劣化。
另外，在实施方式5中，由于侧壁氢阻挡膜49是与上部氢阻挡膜29独立地不公用的结构，即使在各电容部27的高差比较大的情况下，上部氢阻挡膜29的覆盖性也可以改善。
此外，即使在实施方式5中，也可以采用实施方式2那样的使绝缘性下部氢阻挡膜与导电性下部氢阻挡膜的端面连接的结构，另外，也可以采用实施方式3那样的在第2接触插针的底面及侧面上形成的结构。
另外，虽然在第1～第5的各实施方式中，具有绝缘性的氢阻挡层使用的是氧化钛铝(TiAlO)，但是也可以使用氧化铝(Al2O3)或者氧化钽铝(TaAlO)来代替氧化钛铝。另外，也可以使用包含这些中的至少2个的叠层膜。
另外，在各实施方式中，虽然具有导电性的阻挡层使用的是氮化钛铝(TiAlN)，但是也可以使用包含钛铝(TiAl)、氮化硅钛(TiSiN)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化钽铝(TaAlN)及钽铝(TaAl)中的任何一个，或者这些中的至少2个的叠层膜，来代替氮化钛铝。
(实施方式6)
以下，参照附图说明本发明的实施方式6。
图25示出本发明的实施方式6的半导体器件的部分的剖面结构。这里，在图25中，在与图3所示的结构部件同一的结构部件上注以同一的标号，故省略其说明。
实施方式6采用将第3接触插针31分割为下部接触插针31a和上部接触插针31b形成的结构。
具体地说，如图25所示，用干法刻蚀法，将第5层间绝缘膜30中的单元块的外侧区域、第3接触插针31的形成区域及其附近区域，形成挖下的凹部，挖下的凹部与第3层间绝缘膜23的上面的高度同等程度。
接着，在第5层间绝缘膜30上形成的凹部的底面上，形成使位线17露出的接触孔，在形成的接触孔上，用与实施方式1同样的方法，形成下部接触插针31a。但是，由于下部接触插针31a形成在形成于第5层间绝缘膜30上的凹部的底部上，例如用以六氟化硫(SF6)为主成分的干法刻蚀法除去淀积在接触孔的周边的插针形成材料。
接着，用CVD法，向第5层间绝缘膜30的上边，淀积由氧化硅构成的第6层间绝缘膜51，填充凹部，然后，用CMP法，平坦化第5层间绝缘膜30和第6层间绝缘膜51的上面。然后，在已填充上第5层间绝缘膜30的凹部的第6层间绝缘膜51上形成接触孔，使下部接触插针31a露出，用与实施方式1同样的方法，在形成的接触孔上形成上部接触插针31b，形成由下部接触插针31a及上部接触插针31b构成的第3接触插针31。
如上所述，根据实施方式6，在第5层间绝缘膜30上设置凹部，减薄膜厚，然后，在第5层间绝缘膜30的凹部的下侧上形成下部接触插针31a。接着，用第6层间绝缘膜51填充凹部，在该第6层间绝缘膜51上，形成与下部接触插针31a连接的上部接触插针31b。因此，下部接触插针形成用的接触孔及上部接触插针形成用的接触孔的纵横比的值，与一次形成第3接触插针31的情况相比，任何一个都减小，因而能够可靠地形成第3接触插针31。
此外，上下分割的第3接触插针，也可以应用于实施方式1～3的半导体器件。
(实施方式7)
以下，参照附图说明本发明的实施方式7。
图26示出本发明的实施方式7的半导体器件的部分的剖面结构。这里，在图26中，在与图17所示的结构部件同一的结构部件上注以同一的标号，故省略其说明。
实施方式7，采用向沟部28a内填充上部氢阻挡膜29的结构，沟部28a设置在第3层间绝缘膜23及第4层间绝缘膜28上。这里，沟部28a的开口宽度约为200nm～250nm。因此，上部氢阻挡膜29，例如用CVD法成膜厚度为150nm的氧化铝后，用CMP法，进行研磨直到在第4层间绝缘膜28中的平坦部分上的膜厚成为50nm。
根据实施方式7，由于向沟部28a内填充上部氢阻挡膜29，沟部28a设置在第3层间绝缘膜23及第4层间绝缘膜28上，在后工序中，当在上部氢阻挡膜29的上面上淀积第5层间绝缘膜30时，能够减少绝缘膜的淀积量。其结果是，由于能够抑制第5层间绝缘膜30的膜厚，故可以实现半导体器件的微细化。
(实施方式8)
以下，参照附图说明本发明的实施方式8。
图27示出本发明的实施方式8的半导体器件的部分的剖面结构。这里，在图27中，在与图17所示的结构部件同一的结构部件上注以同一的标号，故省略其说明。
实施方式8，把在第3层间绝缘膜23及第4层间绝缘膜28上设置的沟部作成为第1沟部28a和并设在它的外侧的第2沟部28b的2重结构。借助于此，能够进一步提高对单元块的横向方向(与衬底面平行的方向)的氢阻挡性。
此外，多个沟部28a、28b不是仅限于2重结构，也可以是3重以上的结构。但是，当沟部的数目增加时，由于与它成比例绝缘性下部氢阻挡膜19和上部氢阻挡膜29的连接部29a的面积增大，故最好还是2重左右。
(实施方式9)
以下，参照附图说明本发明的实施方式9。
图28示出本发明的实施方式9的半导体器件重要部位的平面结构。
如图28所示，实施方式9，把与上部氢阻挡膜29的周缘部邻接的电容部作成为不进行通常的工作的非工作虚拟电容部27B的结构。这里，如上所述，由于设置在各电容部列的一部分上的导通用虚拟电容部27A是能够使上部电极与下部电极短路的结构，从根本上不作为电容部工作。
如上所述，根据实施方式9，即使发生了上部氢阻挡膜29对各电容部不能防止氢扩散的事态，由于使位于单元块60的周缘部各电容部全部不工作，半导体器件仍能够原样的进行规定的工作。
此外，毫无疑问，非工作虚拟电容部27B也能够应用于其他实施方式的半导体器件。
(实施方式10)
以下，参照附图说明本发明的实施方式10。
图29示出本发明的实施方式10的半导体器件的部分的剖面结构。这里，在图29中，在与图17所示的结构部件同一的结构部件上注以同一的标号，故省略其说明。
如图29所示，实施方式10的半导体器件采用如下结构：例如用CMP法研磨设置在位线17和绝缘性下部氢阻挡膜19之间的第2层间绝缘膜18，直到位线17露出，在埋入到露出的位线17和该位线17彼此之间的间隙上的第2层间绝缘膜18的上边，直接地设置绝缘性下部氢阻挡膜19。
归因于此，由于将减小目的为形成采用贯通第3层间绝缘膜23、第4层间绝缘膜28及第5层间绝缘膜30的办法与位线17连接的第3接触插针31的接触孔的纵横比减小，故能够可靠地形成第3接触插针31。除此之外，由于还可以抑制半导体器件的高度，故该半导体器件容易微细化。
此外，使位线17与绝缘性下部氢阻挡膜19接触的结构，也能够应用于其他实施方式的半导体器件中。
(实施方式11)
以下，参照附图说明本发明的实施方式11。
图30示出本发明的实施方式11的半导体器件的部分的剖面结构。这里，在图30中，在与图17所示的结构部件同一的结构部件上注以同一的标号，故省略其说明。
如图30所示，实施方式11的半导体器件采用如下结构：例如用CMP法，研磨设置在各电容部27与上部氢阻挡膜29之间的第4层间绝缘膜28，直到露出各电容部27为止，第4层间绝缘膜28埋入到露出的各电容部27和该电容部27彼此之间的间隙内，直接地在第4层间绝缘膜28上设置上部氢阻挡膜29。
归因于此，由于将减小目的为形成采用贯通第3层间绝缘膜23、第4层间绝缘膜28及第5层间绝缘膜30的办法与位线17连接的第3接触插针31的接触孔的纵横比减小，故能够可靠地形成第3接触插针31。除此之外，由于还可以抑制半导体器件的高度，故该半导体器件容易微细化。
此外，使电容部27和上部氢阻挡膜29接触的结构，也能够应用于其他的半导体器件。
(实施方式12)
以下，参照附图说明本发明的实施方式12。
图31示出本发明的实施方式12的半导体器件的部分的剖面结构。这里，在图31中，在与图17所示的结构部件同一的结构部件上注以同一的标号，故省略其说明。
如图31所示，实施方式12的半导体器件采用如下的结构：例如用CMP法，研磨设置在上部氢阻挡膜29和布线32之间的第5层间绝缘膜30，直到上部氢阻挡膜29露出为止，第5层间绝缘膜30埋入到露出的上部氢阻挡膜29的上边和上部氢阻挡膜29彼此之间的间隙以及沟部28a上，直接地在第5层间绝缘膜30的上边设置布线32。
归因于此，由于将减小目的为形成采用贯通第3层间绝缘膜23、第4层间绝缘膜28及第5层间绝缘膜30的办法与位线17连接的第3接触插针31的接触孔的纵横比减小，故能够可靠地形成第3接触插针31。除此之外，由于还可以抑制半导体器件的高度，故该半导体器件容易微细化。
此外，使上部氢阻挡膜29和布线32接触的结构，也能够应用于其他的半导体器件。
(产业上应用的可能性)
本发明的半导体器件具有能够可靠地防止构成电容部的电容绝缘膜因氢引起的劣化的效果，在将强电介质或者高电介质用做电容绝缘膜的半导体器件等中是有用的。

Claims (30)

1、一种半导体器件，其特征在于：
具备：
下部氢阻挡膜；
形成在上述下部氢阻挡膜的上边，由下部电极、电容绝缘膜和上部电极构成的电容部；
覆盖上述电容部的绝缘膜；以及
形成在上述绝缘膜上边的上部氢阻挡膜；
上述绝缘膜，具有包围上述电容部的同时露出上述下部氢阻挡膜的开口沟，
上述上部氢阻挡膜沿上述开口沟的底面及壁面形成，并与上述下部氢阻挡膜接触。
2、根据权利要求1所述的半导体器件，其特征在于：
于上述绝缘膜，相互并排设置地形成使上述下部氢阻挡膜露出的多个上述开口沟。
3、根据权利要求1或2所述的半导体器件，其特征在于：
上述上部氢阻挡膜填充在上述开口沟内。
4、根据权利要求1所述的半导体器件，其特征在于：
上述电容部中的上述上部电极和上述上部氢阻挡膜相互接触。
5、一种半导体器件，其特征在于：
具备：
下部氢阻挡膜；
形成在上述下部氢阻挡膜的上边，由下部电极、电容绝缘膜和上部电极构成的电容部；
具有包围上述电容部的同时露出上述下部氢阻挡膜的开口沟的第1绝缘膜；
形成在上述开口沟的底面及壁面上的侧壁氢阻挡膜；
形成在上述电容部和上述侧壁氢阻挡膜上边的第2绝缘膜；
形成在上述第2绝缘膜的上边的上部氢阻挡膜，
上述上部氢阻挡膜与上述侧壁氢阻挡膜的一部分接触。
6.根据权利要求5所述的半导体器件，其特征在于：
于上述第1绝缘膜，相互并排设置地形成使上述下部氢阻挡膜露出的多个上述开口沟。
7、根据权利要求5或6所述的半导体器件，其特征在于：
上述侧壁氢阻挡膜填充在上述开口沟内。
8、根据权利要求1或5所述的半导体器件，其特征在于：
上述开口沟具有从上述开口沟的底部向上方展宽的宽度。
9、根据权利要求1或5所述的半导体器件，其特征在于：
上述电容部是具有凹状剖面的立体形状。
10、根据权利要求1或5所述的半导体器件，其特征在于：
多个上述电容部列状配置构成电容部列，
上述多个电容部，以上述电容部列为单位，用上述上部氢阻挡膜覆盖。
11、根据权利要求1或5所述的半导体器件，其特征在于：
多个上述电容部配置构成电容部阵列，
上述多个电容部，以上述电容部阵列为单位，用上述上部氢阻挡膜覆盖。
12、根据权利要求1或5所述的半导体器件，其特征在于：
多个上述电容部列状配置构成电容部列，构成该电容部列的上部电极相互连接构成单元板，
多个上述电容部列配置构成电容部阵列，
上述多个电容部，以上述单元板为单位或者以上述电容部阵列为单位，用上述上部氢阻挡膜以及上述下部氢阻挡膜从下面、侧面以及上面包覆起来，或者上述多个电容部具有：用上述上部氢阻挡膜以及上述下部氢阻挡膜以上述单元板为单位从下面、侧面以及上面包覆起来的部分；和用上述上部氢阻挡膜以及上述下部氢阻挡膜以上述电容部阵列为单位从下面、侧面以及上面包覆起来的部分。
13、根据权利要求1或5所述的半导体器件，其特征在于：
配置多个上述电容部，
在上述多个电容部中，那些与上述上部氢阻挡膜的周缘部分相邻的电容部，是不进行电工作的非工作虚拟电容部。
14、根据权利要求1或5所述的半导体器件，其特征在于：
还具备直接形成在上述上部氢阻挡膜的上边的布线。
15、根据权利要求1或5所述的半导体器件，其特征在于：
还具备：
与上述电容部电连接地形成在半导体衬底上的单元选择晶体管；和
在上述半导体衬底上，与上述单元选择晶体管电连接的位线；
上述位线形成在上述下部氢阻挡膜的下方。
16、根据权利要求15所述的半导体器件，其特征在于：
在上述下部氢阻挡膜的下侧，上述位线与该下部氢阻挡膜接触。
17、根据权利要求1或5所述的半导体器件，其特征在于：
上述下部氢阻挡膜或者上述上部氢阻挡膜由绝缘性材料构成；
上述绝缘性材料由氮化硅、氮氧化硅、氧化铝、氧化钛铝、氧化钽铝、氧化硅钛或者氧化硅钽构成。
18、根据权利要求1或5所述的半导体器件，其特征在于：
在上述电容部的下侧、且于上述下部氢阻挡膜的上侧，设置防止氧扩散的氧阻挡膜。
19、根据权利要求18所述的半导体器件，其特征在于：
上述氧阻挡膜由包含氧化铱、氧化钌、从下层顺序形成的铱和氧化铱构成的叠层膜、及从下层顺序形成的钌和氧化钌构成的叠层膜中的任何一者，或者这些中的至少2个的叠层膜构成。
20、根据权利要求1或5所述的半导体器件，其特征在于：
在上述电容部的下侧、且于上述下部氢阻挡膜的上侧，设置防止氢扩散的导电性下部氢阻挡膜。
21、根据权利要求20所述的半导体器件，其特征在于：
上述导电性下部氢阻挡膜由包含氮化钛铝、钛铝、氮化硅钛、氮化钽、氮化硅钽、氮化钽铝、以及钽铝中的任何一者，或者这些中的至少2个的叠层膜构成。
22、根据权利要求1或5所述的半导体器件，其特征在于：
上述电容绝缘膜由通式为SrBi2(TaxNb1-x)2O9、Pb(ZrxTi1-x)O3、(BaxSr1-x)TiO3、(BixLa1-x)4Ti3O12或者Ta2O5的材料来构成，其中，任何一个x都是0≤x≤1。
23、一种半导体器件的制造方法，其特征在于：
具备如下工序：
在半导体衬底上形成下部氢阻挡膜的工序(a)；
在形成在上述下部氢阻挡膜的上的第1绝缘膜中所设置的开口部分，形成由下部电极、电容绝缘膜和上部电极构成的电容部的工序(b)；
形成覆盖上述电容部的第2绝缘膜的工序(c)；
在上述第1绝缘膜以及第2绝缘膜，形成包围上述电容部的同时使上述下部氢阻挡膜露出的开口沟的工序(d)；以及
在上述第2绝缘膜的上边，沿上述开口沟的底面及壁面形成上部氢阻挡膜的工序(e)。
24、根据权利要求23所述的半导体器件的制造方法，其特征在于：
上述工序(e)，将上述氢阻挡膜填充到上述开口沟内而形成。
25、根据权利要求23所述的半导体器件的制造方法，其特征在于：
上述工序(d)，上述开口沟的宽度从该开口沟的底部向上方展宽而形成。
26、根据权利要求23所述的半导体器件的制造方法，其特征在于：
上述工序(b)，在上述第1绝缘膜的上述开口部分的壁面及底面上边顺序形成上述下部电极、上述电容绝缘膜及上部电极。
27、一种半导体器件的制造方法，其特征在于：
具备如下工序：
在半导体衬底上形成下部氢阻挡膜的工序(a)；
在形成在上述下部氢阻挡膜的上的第1绝缘膜中所设置的开口部分，形成由下部电极、电容绝缘膜和上部电极构成的电容部的工序(b)；
在上述第1绝缘膜，形成包围上述电容部的同时使上述下部氢阻挡膜露出的开口沟的工序(c)；
在上述开口沟的底面及壁面形成侧壁氢阻挡膜的工序(d)；
在上述第1绝缘膜的上边形成第2绝缘膜，使上述侧壁氢阻挡膜的外侧的上端部露出的工序(e)；以及
在上述第2绝缘膜的上边形成上部氢阻挡膜，并使该上部氢阻挡膜与上述侧壁氢阻挡膜的上述上端部接触的工序(f)。
28、根据权利要求27所述的半导体器件的制造方法，其特征在于：
上述工序(d)，将上述侧壁氢阻挡膜填充到上述开口沟内而形成。
29、根据权利要求27所述的半导体器件的制造方法，其特征在于：
上述工序(c)，上述开口沟的宽度从该开口沟的底部向上方展宽而形成。
30、根据权利要求27所述的半导体器件的制造方法，其特征在于：
上述工序(b)，在上述第1绝缘膜的上述开口部分的壁面及底面上边顺序形成上述下部电极、上述电容绝缘膜及上部电极。
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