JP2010219139A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。
【選択図】図２Ａ

Description

本発明は、半導体装置およびその製造方法に関する。
従来から、コンタクトホールの形成には、ＳＡＣ（Ｓｅｌｆ―Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ；自己整合コンタクト）技術が用いられている。ＳＡＣ技術ではゲート電極とコンタクトホールとの間に、アライメントマージンを設ける必要がなくなる。このため、微細化に適した方法として使用されている。
このＳＡＣ技術としては、一般的に、酸化シリコンと窒化シリコンとの高いエッチング選択比を利用する方法が使用されている。この方法では、ゲート電極の上面及び側面上に窒化シリコン膜（この場合、ゲート電極の側面上の窒化シリコン膜はサイドウォールとなる）を形成し、この窒化シリコン膜をエッチングストッパとしてエッチングを行うことにより、自己整合的にコンタクトホールを形成する方法である。
しかし、微細化の進展に伴って、コンタクトホールのアスペクト比（ホール深さ／ホール径）の増加や、ゲート電極の細線化が進んでいる。このため、コンタクトホールの形成時に、ボトム径縮小による導通不良が発生する場合があった。また、ＳＡＣエッチングに必要なシリコン酸化膜とシリコン窒化膜の選択比の低下により、コンタクトホールに導電材料を充填して形成したコンタクトプラグと、コンタクトプラグの近傍に配置されたゲート電極のショートが生じる場合があった。
そこで、この改善策の１つとして、特許文献１（特開平１０―１６３４７７号公報）には、不純物拡散領域上に、選択エピタキシャル成長法により単層のシリコン層を成長させる技術が開示されている。この技術では、コンタクトホールのアスペクト比が小さくなり、酸化膜ドライエッチングのエッチング量を減らすことで、ボトム径縮小の改善及びゲート電極とのショートを防止している。
特開平１０―１６３４７７号公報
しかしながら、特許文献１のような選択エピタキシャル成長法を使用すると、シリコン層が横方向にも成長する。このシリコン層の横方向の成長率は、シリコン層の膜厚（高さ）の１／２程度となり、横方向へかなりの量が成長する。このため、複数の不純物拡散領域上に選択エピタキシャル成長法によりシリコン層を形成すると、隣り合う不純物拡散領域上のシリコン層の間でショートが起こる可能性が生じる。そこで、ショートを避けるためにはシリコン層の膜厚（高さ）を制限する必要が生じる。しかし、このようにシリコン層の膜厚（高さ）を制限すると、後の工程でシリコン層上に形成するコンタクトホールのアスペクト比の低減化にも限界がある。この結果、コンタクトプラグとゲート電極とのショート防止の効果も不十分なものとなる。従って、特許文献１の技術では、いまだ微細化に十分に対応しておらず、微細化に対応可能であると共にコンタクトプラグと、その近傍に配置された導電材料とのショートを防止する配線構造及びその製造方法の開発が望まれていた。
一実施形態は、
（１）半導体基板内に不純物拡散領域を形成する工程と、
（２）前記不純物拡散領域上に、選択エピタキシャル成長法により、第１の層を形成する工程と、
（３）前記第１の層上に、選択エピタキシャル成長法により、第２の層を形成する工程と、
（４）全面に層間絶縁膜を形成する工程と、
（５）前記層間絶縁膜を厚み方向に貫通して前記第２の層まで到達するようにコンタクトホールを形成する工程と、
（６）前記コンタクトホール内に導電材料を充填することにより、前記第１及び第２の層並びに導電材料からなるコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
他の実施形態は、
半導体基板と、
前記半導体基板内に設けられた不純物拡散領域と、
前記不純物拡散領域上に順に設けられた第１の層と、第２の層と、導電材料の領域と、を有するコンタクトプラグと、
を有し、
前記第１及び第２の層は、選択エピタキシャル成長法により形成されたものであることを特徴とする半導体装置に関する。
不純物拡散領域上に、選択エピタキシャル成長法により２つの層を積層することにより、不純物拡散領域上の層を厚く（高く）形成すると共に、横方向への層の成長を抑制することができる。そして、後の工程において、この２層上にコンタクトホールを形成する際のエッチング量を減らすことができる。この結果、コンタクトプラグとコンタクトプラグの近傍に配置された導電材料とのショート防止のためのマージンを大きくすることができる。また、微細化に対応した半導体装置を提供できる。
本発明の半導体装置の一例を表わす上面図である。 本発明の半導体装置の一例を表わす図である。 本発明の半導体装置の一例を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。 本発明の半導体装置の製造方法の一例の一工程を表わす図である。
図１は、本発明の半導体装置の一例を表わす上面図である。図１は、半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を示している。なお、図１中でキャパシタ及びビット線は省略している。
図１の半導体装置は、半導体領域１、素子分離領域２、ゲート電極３及びゲート電極３の側面上に設けられたシリコン窒化膜からなるサイドウォール４及びコンタクトプラグ６、７で構成されている。なお、図１では、第１及び第２のサイドウォールをまとめてサイドウォール４として示している。また、コンタクトプラグ６、７は、半導体領域１上の位置を模式的に示したものであり、後述する図２のコンタクトプラグ２１の断面形状とは厳密に対応していない。
図１に示すように、半導体基板上には、複数の半導体領域１が規則正しく配置されている。これらの半導体領域１は素子分離領域２により区画されている。また、この半導体領域１と交差するように複数のゲート電極３が配置されている。このゲート電極３は、ＤＲＡＭのワード線として機能する。また、半導体領域１のゲート電極３で覆われていない領域には不純物がイオン注入されており、Ｎ型又はＰ型の不純物拡散領域を形成している。この不純物拡散領域は、電界効果型トランジスタのソース・ドレイン領域として機能する。
また、図１の破線Ｃで囲んだ部分が１つの電界効果型トランジスタを形成している。すなわち、破線Ｃ内の太線Ｓで示した部分に、チャネル領域が形成される。このため、１つの半導体領域１内には、２つの電界効果型トランジスタが設けられている。また、この２つの電界効果型トランジスタによりソース・ドレイン領域の何れか一方が共通化されている。他の半導体領域１についても、上記と同様の構成となっている。
図２Ａ，図２Ｂはそれぞれ、図１の半導体装置のＹ―Ｙ’方向、Ｘ―Ｘ’方向の断面図である。図２に示すように、半導体領域１１内には、３つのＮ型又はＰ型の不純物拡散領域２２が設けられている。隣り合う不純物拡散領域２２で挟まれた半導体領域１１上には、半導体領域１１側から順にゲート絶縁膜１２、ゲート電極１４及び窒化シリコン膜１４ｄ（第１の絶縁層に相当する）が設けられている。
このゲート電極１４は、半導体領域１１側から順に、ポリシリコン層、タングステン窒化膜層、タングステン層の３層構造となっている。また、ゲート電極１４の側面上には、２層のサイドウォール１５、１７（サイドウォール１５は第１のサイドウォールに相当し、サイドウォール１７は第２のサイドウォールに相当する）が設けられている。
このゲート絶縁膜１２、ゲート電極１４、ソース・ドレイン領域２２及び半導体領域１１内において一対のソース・ドレイン領域１５で挟まれた領域であるチャネル領域は、電界効果型トランジスタを構成する。
なお、ゲート絶縁膜の構成材料は特に限定されるわけではなく、例えば、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）、シリコンオキシナイトライド膜やこれらの膜の積層体、ハフニウム（Ｈｆ）を含んだ酸化物等を挙げることができる。また、ゲート絶縁膜としてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物または金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。
なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
また、ゲート電極としては上記のように複数の層から構成しても、単層から構成しても良い。ゲート電極を積層体とする場合、例えば、導電性ポリシリコン、金属、シリサイドやこれらの積層体等から構成することができる。導電性ポリシリコンは例えば、ポリシリコン中に不純物を含有させることによって得ることができる。この際、不純物の濃度は、１．０×１０20〜１．０×１０21／ｃｍ3の範囲であることが好ましい。また、この不純物としては、例えば、リン、ヒ素、ボロン等を挙げることができる。
また、ゲート電極の材料としては、シリサイドを用いることもできる。このシリサイドとしては具体的には、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
半導体領域１１内の不純物拡散領域２２は、コンタクトプラグ６、７に電気的に接続されている。このコンタクトプラグ６、７の一部は、第１のシリコン層１６ａ（第１の層に相当する）と、第１のシリコン層１６ａ上に形成された第２のシリコン層１８（第２の層に相当する）により、構成されている。さらに、第２のシリコン層１８上には、導電材料が形成されている。そして、この第１のシリコン層１６ａ、第２のシリコン層１８及び導電材料はコンタクトプラグ２１を構成している。
第１のシリコン層１６ａは選択エピタキシャル成長法により形成されており、サイドウォール１５に接触している。また、第１のシリコン層１６ａの上方に位置するサイドウォール１５上には、更にサイドウォール１７が設けられている。第２のシリコン層１８は選択エピタキシャル成長法により形成されており、このサイドウォール１７に接触している。すなわち、第１のシリコン層１６ａとゲート電極１４との間には、１層のサイドウォール１５が存在する。また、第２のシリコン層１８とゲート電極１４との間には、２層のサイドウォール１５、１７が存在する。
なお、サイドウォール１５、１７には同じ材料を用いても異なる材料を用いても良いが、絶縁材料を使用する必要がある。サイドウォール１５、１７の材料としては、シリコン窒化膜などを使用することができる。
このように、サイドウォール１５、１７を設けることによって、第１のシリコン層１６ａ及び第２のシリコン層１８と、ゲート電極１４のショートを防止することができる。また、窒化シリコン膜１４ｄ（第１の絶縁層）を設けることによって、コンタクトプラグを構成する導電材料とゲート電極１４のショートを防止することができる。
更に、第１のシリコン層１６ａ上に第２のシリコン層１８を形成する際には、第１のシリコン層１６ａの側壁上にもシリコン層が形成されることとなる。ここで、本例では第１のシリコン層１６ａをサイドウォール１７で保護するため、第１のシリコン層１６ａの横方向へのシリコンの形成を防止することが可能となる。この結果、ゲート電極１４の平行方向（図１のＸ―Ｘ′方向）に隣り合う第１のシリコン層１６ａ同士のショートを防止することができる。
本例の半導体装置では、不純物拡散領域２２上に２層のシリコン層１６ａ、１８を積層することにより、横方向へのシリコン層の成長を抑制しながら、シリコン層を厚く（高く）形成することができる。このため、後の工程でＳＡＣエッチングによりシリコン層上にコンタクトホールを形成する際にエッチング量を減らして、コンタクトプラグ１５、１７とゲート電極１４とのショート防止のためのマージンを大きくすることができる。この結果、より微細化を行った半導体装置を得ることができる。また、窒化シリコン膜１４ｄ（第１の絶縁層）がＳＡＣエッチングに曝される時間を短縮できる。このため、窒化シリコン膜１４ｄの劣化によるコンタクトプラグ１５、１７とゲート電極１４とのショートを防止することができる。
なお、不純物拡散領域２２上には、３層以上の層（例えば、３層以上のシリコン層）を設けても良い。３層以上の層を設けることによって、コンタクトホールの深さを浅くして、アスペクト比をより小さくすることができる。この結果、ショート防止のためのマージンをより大きくして、より効果的に微細化を行うことができる。
第２のシリコン層１８上に形成する導電材料としては例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、及びアルミニウム合金からなる群から選択された少なくとも一種の金属を含有する材料を使用することができる。
なお、図２Ａでは、１つの半導体領域１１に対して駆動可能な電界効果型トランジスタは２つ存在し、２つの電界効果型トランジスタの間で中央のソース・ドレイン領域が共通化されている。そして、この共通化された中央のソース・ドレイン領域はコンタクトプラグを介してビット線に電気的に接続されている。また、各電界効果型トランジスタはそれぞれ個別に、両側のソース・ドレイン領域を有し、この両側のソース・ドレイン領域はコンタクトプラグを介してキャパシタに電気的に接続されている。
キャパシタは、上部電極３１と下部電極３３で誘電体膜３２を挟むようにして形成されており、誘電体膜３２内に電荷を蓄積させることができる。このように電荷を蓄積させることで情報の書き込みを行うことができる。次に、図２Ａに示した電界効果型トランジスタをオン状態にすることで、ビット線３５を介して、キャパシタに蓄積した電荷の有無の判定を行うことができる。このように電荷蓄積の有無を判定することで情報の読み出しを行うことができる。そして、この電界効果型トランジスタ及びキャパシタは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを構成する。図２Ａでは、２つのメモリセルが示されている。
なお、図２には、ＤＲＡＭを備えた半導体装置の例を説明した。しかし、本発明の半導体装置はＤＲＡＭのメモリセル以外においても使用可能である。例えば、上記電界効果型トランジスタ、コンタクトプラグ及びビット線を、抵抗値の変化を利用した記憶素子と組合わせることにより、相変化メモリ（ＰＲＡＭ）や抵抗メモリ（ＲｅＲＡＭ）のメモリセルを形成することができる。具体的には相変化メモリの場合には、相変化により抵抗値が変化するカルコゲナイド材料（ＧｅＳｂＴｅ等）を用い、公知の手段で形成した記憶素子を、電界効果型トランジスタのソース・ドレイン領域の何れか一方に接続して、メモリセルを形成すれば良い。トランジスタをオン状態にした際に流れる電流値により、記憶素子の状態（抵抗値）を判定することができる。
以下に、図３〜１４を用いて、図１及び２の半導体装置の製造方法を説明する。なお、各図面において、Ａで表わされる図は図１のＹ―Ｙ’断面に相当する部分の図を表わし、Ｂで表わされる図は図１のＸ―Ｘ’断面に相当する部分の図を表わす。
まず、図３に示すように、シリコン半導体基板上に、素子分離領域１３として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成し、トランジスタ形成領域１１を区画した。次に、トランジスタ形成領域１１に対して酸化処理を行うにより、ゲート絶縁膜１２を形成した。
次に、図４に示すように、ゲート絶縁膜１２上に順に、ポリシリコン層１４ａ、タングステンナイトライド層１４ｂ、タングステン層１４ｃ、シリコン窒化膜層１４ｄを積層した。この後、フォトリソグラフィー技術により、シリコン窒化膜層１４ｄを加工して、シリコン窒化膜層１４ｄのマスクパターンを形成した。次に、シリコン窒化膜層１４ｄのマスクパターンをマスクに用いて、タングステン層１４ｃ、タングステンナイトライド層１４ｂ、ポリシリコン層１４ａのドライエッチングを行った。これにより、ゲート絶縁膜１２上に順に、ポリシリコン層１４ａ、タングステンナイトライド１４層ｂ、タングステン層１４ｃからなるゲート電極１４と、シリコン窒化膜層１４ｄ（第１の絶縁層に相当する）を形成した。
次に、図５に示すように、シリコン窒化膜層１４ｄ及びゲート電極１４をマスクに用いて、イオン注入法によりトランジスタ形成領域１１内に不純物を注入することにより、不純物濃度の薄い不純物拡散領域（ｎ-）を形成した。
次に、図６に示すように、ＣＶＤ法などにより、トランジスタ形成領域１１上の全面にシリコン窒化膜を成膜した後、ドライエッチングによるエッチバックを行うことにより、シリコン窒化膜層１４ｄ及びゲート電極１４の両側面上にサイドウォール１５（第１のサイドウォールに相当する）を形成した。
この後、図７に示すように、シリコン窒化膜層１４ｄ、ゲート電極１４及びサイドウォール１５をマスクに用いて、イオン注入により不純物を注入することにより、不純物濃度の濃い不純物拡散領域（ｎ+）を形成した。この不純物拡散領域（ｎ-）及び（ｎ+）は、ソース・ドレイン領域として機能する。
次に、図８に示すように、ウエットエッチングなどにより不純物拡散領域（ｎ+）上のゲート絶縁膜１２を除去した後、選択エピタキシャル成長法により、不純物拡散領域（ｎ+）上に、第１のシリコン層１６ａを形成した。この選択エピタキシャル成長法の条件としては例えば、以下の条件を用いることができる。
温度：７８０℃、
圧力：１０Ｔｏｒｒ、
ガス流量：Ｈ2 １９ｓｌｍ、ＳｉＨ2Ｃｌ2 ７０ｓｃｃｍ、ＨＣｌ ４０ｓｃｃｍ
処理時間：４５０ｓｅｃ。
この第１のシリコン層１６ａの膜厚は、ゲート電極間スペース寸法と同程度が目安となり、上記処理時間の場合の膜厚は６０ｎｍとした。
次に、図９に示すように、トランジスタ形成領域１１上に、ＣＶＤ法などによりシリコン窒化膜１７（第２の絶縁層に相当する）を例えば、１０〜３０ｎｍ、成膜した。
この後、図１０に示すように、ドライエッチングによるエッチバックを行うことにより、サイドウォール１５の側面をシリコン窒化膜１７で覆い、サイドウォール１５上にサイドウォール１７（第２のサイドウォールに相当する）を形成した。
この際のエッチバックの条件としては例えば、以下の条件を用いることができる。
圧力：５０ｍＴｏｒｒ、
ＲＦ：６００Ｗ、
ガス：ＣＦ4 １００ｓｃｃｍ。
これにより、第２のシリコン層１８を形成する際に第１のシリコン層１６ａの横方向へのシリコンの形成を防止することが可能となる。この結果、ゲート電極１４の平行方向（図１のＸ−Ｘ′方向）に隣り合う第１のシリコン層１６ａ同士のショートを防止することができる。
次に、図１１に示すように、第１のシリコン層１６ａ上に、選択エピタキシャル成長法により、第２のシリコン層１８を形成した。この際の処理条件は、第１のシリコン層１６ａと同じ条件とした。
この後、図１２に示すように、全面にＢＰＳＧ（Ｂｏｒｏ―Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などを成膜した。次に、ＢＰＳＧに熱処理を行うことにより、層間絶縁膜１９とした。また、この熱処理と同時に、イオン注入した不純物の熱処理工程も同時に行った。なお、ＢＰＳＧと不純物の熱処理工程は、一括して行う必要はなく、それぞれ別々に行っても良い。
次に、図１３に示すように、リソグラフィー技術により、層間絶縁膜１９上にレジストマスク（図示していない）を形成した。この後、レジストマスクをマスクに用いて、シリコン窒化膜層１４ｄ及びサイドウォール１５、１７よりも層間絶縁膜１９のエッチング選択比が高くなる条件でＳＡＣドライエッチングを行った。そして、第２のシリコン層１８が露出するようにコンタクトホール２３を形成した。この際、図１３Ａに示すように、隣り合うゲート電極間の間に設けられた第２のシリコン層１８に対して自己整合的にコンタクトホールを形成した。なお、このＳＡＣドライエッチング用のマスクとしては、ポリシリコンやアモルファスカーボンなどの積層マスクを用いても良い。また、ＳＡＣドライエッチングはＣ4Ｆ6、Ｃ4Ｆ8やＣ5Ｆ8などのフロロカーボンのエッチングガスを使用し、例えば、下記の処理条件とすることができる。
圧力：３０ｍＴｏｒ、
ガス流量：Ｃ5Ｆ8／Ｏ2／Ａｒ＝２５／２０／５００ｓｃｃｍ、
ソースＲＦ：２５００Ｗ、
バイアスＲＦ：２５００Ｗ。
次に、図１４に示すように、第２のシリコン層１８上に、ポリシリコンやＴｉＮ、Ｗなどの導電材料を積層することにより、コンタクトプラグ２１を形成した。また、所定のコンタクトプラグ２１に電気的に接続されるようにビット線３５を形成した。この後、ビット線３５に接続されていないコンタクトプラグ２１に、電気的に接続されるようにキャパシタを形成した。これにより、図２Ａ、Ｂの半導体装置が形成された。この半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として機能する。
なお、本実施例では、選択エピタキシャル成長法で形成するシリコン層を二層としているが、三層以上としても良い。この場合、第１及び第２のシリコン層以外のシリコン層は、サイドウォールに直接、接触しないこととなる。
１ 半導体領域
２ 素子分離領域
３ ゲート電極
４ サイドウォール
６、７ コンタクトプラグ
１１ 半導体領域
１２ ゲート絶縁膜
１３ 素子分離領域
１４ ゲート電極
１４ａ ポリシリコン層
１４ｂ タングステン窒化膜層
１４ｃ タングステン層
１４ｄ シリコン窒化膜層
１５ 第１のサイドウォール
１６ シリコン層
１６ａ 第１のシリコン層
１７ 第２のサイドウォール
１８ 第２のシリコン層
１９ 層間絶縁膜
２０ コンタクト
２１ コンタクトプラグ
２２ 不純物拡散領域
２３ コンタクトホール
３１ 上部電極
３２ 誘電体膜
３３ 下部電極
３４ 層間絶縁膜
３５ ビット線

Claims (13)

  1. （１）半導体基板内に不純物拡散領域を形成する工程と、
    （２）前記不純物拡散領域上に、選択エピタキシャル成長法により、第１の層を形成する工程と、
    （３）前記第１の層上に、選択エピタキシャル成長法により、第２の層を形成する工程と、
    （４）全面に層間絶縁膜を形成する工程と、
    （５）前記層間絶縁膜を厚み方向に貫通して前記第２の層まで到達するようにコンタクトホールを形成する工程と、
    （６）前記コンタクトホール内に導電材料を充填することにより、前記第１及び第２の層並びに導電材料からなるコンタクトプラグを形成する工程と、
    を有する半導体装置の製造方法。
  2. 前記半導体基板が、シリコン半導体基板であり、
    前記第１の層が第１のシリコン層、前記第２の層が第２のシリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記工程（１）において、
    ソース・ドレイン領域として、２以上の前記不純物拡散領域を形成し、
    前記工程（１）と（２）の間に更に、
    前記不純物拡散領域で挟まれた前記半導体基板上に順にゲート絶縁膜、ゲート電極及び第１の絶縁層からなる積層構造、並びに、前記ゲート電極及び第１の絶縁層の側面上に第１のサイドウォールを形成することにより、電界効果型トランジスタを得る工程を有し、
    前記工程（４）において、
    前記第１の絶縁層及び第１のサイドウォールと異なる材料からなる前記層間絶縁膜を形成し、
    前記工程（５）において、
    前記層間絶縁膜の方が、前記第１の絶縁層及び第１のサイドウォールよりもエッチング選択比が高くなる条件でエッチングを行うことにより、前記コンタクトホールを形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記工程（２）と（３）の間に更に、
    全面に第２の絶縁層を形成した後、エッチバックを行うことにより前記第１のサイドウォール上に第２のサイドウォールを形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１及び第２のサイドウォールが窒化シリコン膜からなり、
    前記層間絶縁膜が酸化シリコン膜からなることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記工程（６）の後に更に、
    前記ソース・ドレイン領域の一方の上に設けたコンタクトプラグに電気的に接続されるようにキャパシタを形成する工程と、
    前記ソース・ドレイン領域の他方の上に設けたコンタクトプラグに電気的に接続されるようにビット線を形成する工程と、
    を有し、
    前記電界効果型トランジスタ、ビット線及びキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを備えたことを特徴とする請求項３から５の何れか１項に記載の半導体装置の製造方法。
  7. 前記工程（２）及び（３）において、
    温度が７００〜９００℃、
    圧力が５〜３０Ｔｏｒｒ、
    原料ガスが１０〜３０ｓｌｍのＨ2、５０〜１００ｓｃｃｍのＳｉＨ2Ｃｌ2、２０〜４０ｓｃｃｍのＨＣｌ、
    処理時間が３００〜５００ｓｅｃ
    の条件で、前記選択エピタキシャル成長法を実施することを特徴とする請求項１から６の何れか１項に記載の半導体装置の製造方法。
  8. 半導体基板と、
    前記半導体基板内に設けられた不純物拡散領域と、
    前記不純物拡散領域上に順に設けられた第１の層と、第２の層と、導電材料の領域と、を有するコンタクトプラグと、
    を有し、
    前記第１及び第２の層は、選択エピタキシャル成長法により形成されたものであることを特徴とする半導体装置。
  9. 前記半導体基板がシリコン半導体基板であり、
    前記第１の層が第１のシリコン層、前記第２の層が第２のシリコン層であることを特徴とする請求項８に記載の半導体装置。
  10. ソース・ドレイン領域として、２以上の前記不純物拡散領域を有し、
    更に、前記不純物拡散領域で挟まれた前記半導体基板上に順にゲート絶縁膜、ゲート電極及び第１の絶縁層からなる積層構造と、前記ゲート電極及び第１の絶縁層の側面上に第１のサイドウォールと、を有し、
    前記ゲート絶縁膜、ゲート電極、及びソース・ドレイン領域を備えた電界効果型トランジスタを有することを特徴とする請求項８又は９に記載の半導体装置。
  11. 更に、
    前記電界効果型トランジスタ上に設けられた層間絶縁膜と、
    前記ソース・ドレイン領域の一方の上に設けた前記コンタクトプラグに電気的に接続されたキャパシタと、
    前記ソース・ドレイン領域の他方の上に設けた前記コンタクトプラグに電気的に接続されたビット線と、
    を有し、
    前記電界効果型トランジスタ、ビット線及びキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルを備えたことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２の層は、前記第１のサイドウォールに対向するように設けられ、
    更に、前記第１のサイドウォールと第２の層の間に設けられた第２のサイドウォールを有することを特徴とする請求項１０又は１１に記載の半導体装置。
  13. 前記第１及び第２のサイドウォールが窒化シリコン膜からなり、
    前記層間絶縁膜が酸化シリコン膜からなることを特徴とする請求項１２に記載の半導体装置。
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