CN116133436A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，其半导体元件制作方法主要先形成一第一金属间介电层于一基底上，然后形成一第一凹槽以及一第二凹槽于该第一金属间介电层内，形成一下电极于该第一凹槽以及该第二凹槽内，形成一铁电层于该下电极上，再形成一上电极于该铁电层上以形成一铁电随机存取存储器。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，特别是涉及一种制作铁电随机存取存储器的方法。
背景技术
为了改进存储器阵列，具有铁电栅极的场效晶体管(FeFET)(以下均简称铁电场效晶体管)最近已成为研究的焦点。一般来说，铁电材料具有介晶体管，其显示自发电极化，与显示自发磁化的铁磁材料类似。当向铁电材料施加合适的外部电场时，可重新取向极化方向。基本的思想是使用铁电存储器中的自发极化方向来存储数字位(digital bits)。在FeFET中，所利用的效果是基于施加于铁电材料的合适的电场调整铁电材料的极化状态的可能性，在FeFET中该铁电材料通常为栅极氧化物。由于铁电材料的极化状态被保持(除非其就极化状态而言暴露于高的反向电场或高温)，因此有可能“编程”由铁电材料形成的电容器，以使所诱发的极化状态反映信息单元。因此，即使自功率供应移除相应的“被编程”装置以后，所诱发的极化状态仍被保持。以此方式，FeFET允许非易失性电性可切换数据存储装置的实施。
基于铁电材料，有可能提供非易失性存储器装置，尤其架构类似DRAM装置的随机存取存储器装置，但不同之处在于使用铁电层而不是介电层，从而实现非易失性。例如，铁电随机存取存储器(FeRAM)中的1T-1C存储单元设计在架构上与广泛使用的DRAM的存储单元类似之处在于：两种单元类型都包括一个电容器及一个存取晶体管，其中在DRAM单元电容器中使用线性介电质，而在FeRAM单元电容器中，该介电结构包括铁电材料。其他类型FeRAM被实现为1T存储单元，其由采用铁电介电质而不是普通MOSFET的栅极介电质的单个FeFET组成。一般来说，FeFET的源极与漏极之间的电流-电压特性依赖于该铁电电介质的电极化，也就是，依据该铁电电介质的电极化状态的取向，该FeFET处于开或关状态。通过相对源极向栅极施加写入电压来实现FeFET的写入，而通过测量向源极及漏极施加电压后的电流来读出1T-FeRAM。要注意的是，1T-FeRAM的读出是非破坏性的。
优化铁电场效晶体管与铁电随机存取存储器的方法之一即是将其尺寸越做越小，然而随着尺寸降低铁电随机存取存储器的整体电容值也随之降低并造成成本增加，因此如何在维持产品良率并改良现有制作工艺即为业界一大挑战。
发明内容
本发明一实施例公开一种制作半导体元件的方法，其主要先形成一第一金属间介电层于一基底上，然后形成一第一凹槽以及一第二凹槽于该第一金属间介电层内，形成一下电极于该第一凹槽以及该第二凹槽内，形成一铁电层于该下电极上，再形成一上电极于该铁电层上以形成一铁电随机存取存储器。
本发明另一实施例公开一种半导体元件，其主要包含一金属间介电层设于基底上以及一铁电随机存取存储器设于金属间介电层上，其中该铁电随机存取存储器又包含第一凹槽以及第二凹槽设于金属间介电层内、一下电极设于第一凹槽以及第二凹槽内、一铁电层设于下电极上以及一上电极设于铁电层上。
附图说明
图1至图3为本发明一实施例制作半导体元件的方法示意图。
主要元件符号说明
12:基底
14:MOS晶体管
16:栅极介电层
18:栅极电极
20:源极/漏极区域
22:层间介电层
24:接触插塞
26:金属间介电层
28:金属内连线
30:金属间介电层
32:金属内连线
34:金属间介电层
36:金属内连线
42:停止层
44:金属间介电层
46:凹槽
48:凹槽
50:下电极
52:铁电层
54:上电极
56:铁电随机存取存储器
58:硬掩模
60:金属间介电层
62:金属内连线
64:金属间介电层
66:金属内连线
具体实施方式
请参照图1至图3，图1至图3为本发明一实施例制作半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组。基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件14，其中MOS晶体管14可包含栅极介电层16、栅极电极(例如金属栅极)18、源极/漏极区域20、间隙壁、外延层以及接触洞蚀刻停止层等晶体管元件，层间介电层22可设于基底12上并覆盖MOS晶体管14，且层间介电层22中可设有多个接触插塞24电连接MOS晶体管14的栅极电极18以及/或源极/漏极区域20。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后在层间介电层22上形成至少一金属内连线结构电连接前述的接触插塞24，其中金属内连线结构可包含金属间介电层26设于层间介电层22上，至少一金属内连线28镶嵌于金属间介电层26中，金属间介电层30设于金属间介电层26上，至少一金属内连线32如接触洞导体镶嵌于金属间介电层30中，金属间介电层34设于金属间介电层30上，以及至少一金属内连线36镶嵌于金属间介电层34中。其中由沟槽导体所构成的金属内连线28又可称之为第一层金属内连线而同样由沟槽导体所构成的金属内连线36可称之为第二层金属内连线。
在本实施例中，各金属内连线28、32、36可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层26、30、34中并彼此电连接。例如各金属内连线28、32、36可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组且较佳不包含钨(W)，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线28、32、36中的金属层较佳包含铜，金属间介电层26、30、34可包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)或超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)。
然后形成一停止层42与一金属间介电层44于金属间介电层34上，再进行一光刻和蚀刻制作工艺去除部分金属间介电层44以形成至少二凹槽例如凹槽46与凹槽48于金属间介电层44内。接着依序形成一下电极50于凹槽46与凹槽48内但不填满各凹槽46、48，形成一铁电层52于下电极50上，再形成一上电极54于铁电层52上并填满凹槽46与凹槽48。紧接着可选择性进行一退火制作工艺例如一快速升温退火(rapid thermal anneal,RTA)制作工艺对铁电层52进行相位转换(phase change)。在本实施例中，退火制作工艺的温度较佳等于或小于摄氏400度而退火制作工艺的时间则较佳介于25秒至35秒或最佳约30秒。
如图2所示，随后进行一图案转移制作工艺图案化上电极54与铁电层52。举例来说，可先形成一图案化掩模(图未示)例如图案化光致抗蚀剂于上电极54上，再利用图案化掩模为掩模以蚀刻方式去除部分上电极54与部分铁电层52但较佳不去除任何下电极50，使剩余的上电极54侧壁切齐剩余的铁电层52侧壁而未被蚀刻的下电极50仍全面性覆盖于金属间介电层44表面。在本阶段被未被图案化的下电极50及被图案化的铁电层52与上电极54较佳一同构成一铁电随机存取存储器56。
在本实施例中，下电极50与上电极54较佳包含导电材料例如但不局限于氮化钛。铁电层52较佳包含二氧化锆铪(HfZrO2)，但依据本发明其他实施例又可包含一选自于由下列成分组成之群组中的材料：锆钛酸铅(lead zirconate titanate,PbZrTiO3,PZT)、锆钛酸铅镧(lead lanthanum zirconate titanate,PbLa(TiZr)O3,PLZT)、钽酸铋锶(strontium bismuth tantalite,SrBiTa2O9,SBT)、钛酸镧铋(bismuth lanthanumtitanate,(BiLa)4Ti3O12,BLT)及钛酸锶钡(bariumstrontium titanate,BaSrTiO3,BST)。
另外在本实施例中，下电极50厚度约介于5-15纳米或更佳约10埃，铁电层52厚度约介于5～15纳米或更佳约10埃，而上电极54厚度约介于30-40纳米或更佳约35埃。金属间介电层44较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)或超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)。
然后如图3所示，可选择性进行另一光刻及蚀刻制作工艺去除部分下电极50由此定义出铁电随机存取存储器56底部所占据的区域并使下电极50不延伸至全部的停止层42，然后形成一硬掩模58于铁电随机存取存储器56上，形成一金属间介电层60于硬掩模58上，形成至少一金属内连线62如接触洞导体镶嵌于金属间介电层60内并电连接铁电随机存取存储器56的下电极50与上电极54，形成金属间介电层64于金属间介电层60上，再形成金属内连线66如沟槽导体于金属间介电层64中并电连接下方的金属内连线62。如同前述实施例，各金属内连线62、66可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层60、64中并彼此电连接。此外在本实例金属内连线62、66较佳包含铜，金属间介电层60、64较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)或超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(SiOC)或氧碳化硅氢(SiOCH)。至此即完成本发明一实施例之半导体元件的制作。
请再参照图3，图3又公开本发明一实施例的一半导体元件的结构示意图。如图3所示，半导体元件主要包含一金属间介电层44设于基底12上以及一铁电随机存取存储器56设于金属间介电层44上，其中铁电随机存取存储器56包含至少两个凹槽例如凹槽46与凹槽48设于金属间介电层44内、一下电极50设于凹槽46、48内、一铁电层52设于下电极50上以及一上电极54设于铁电层52上。
此外铁电随机存取存储器56又包含硬掩模58设于铁电随机存取存储器56上、金属间介电层60设于硬掩模56上以及金属内连线62、66设于金属间介电层60、64内并分别连接下电极50与上电极54，其中设于左侧的金属内连线62较佳接触下电极50而设于右侧的金属内连线62则接触上电极54。需注意的是，本实施例中设于两个凹槽46、48内的铁电随机存取存储器56底部较佳不接触下层的金属内连线36，且铁电随机存取存储器56的下电极50与上电极54是分别介由上方的金属内连线62连接至外部元件。
综上所述，本发明较佳公开一种改良的铁电随机存取存储器结构，其主要先于金属间介电层中形成至少两个或两个以上的凹槽，然后再将下电极、铁电层以及上电极等元件填入各凹槽内并搭配图案化制作工艺形成铁电随机存取存储器。依据本发明的较佳实施例，利用上述制作工艺所制备出的铁电随机存取存储器除了可大幅度提升整个元件的电容值之外又可改善电源分配网路(power distribution network,PDN)并降低谐振电路(LCcircuit)的尖峰噪声(spike noise)。
以上所述仅为本发明的优选实施例，凡依本发明申请权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (12)

1.一种制作半导体元件的方法，其特征在于，包含：
形成第一金属间介电层于基底上；
形成第一凹槽以及第二凹槽于该第一金属间介电层内；
形成下电极于该第一凹槽以及该第二凹槽内；
形成铁电层于该下电极上；以及
形成上电极于该铁电层上以形成铁电随机存取存储器。
2.如权利要求1所述的方法，另包含：
图案化该上电极以及该铁电层；
形成硬掩模于该铁电随机存取存储器上；
形成第二金属间介电层于该硬掩模上；以及
形成第一金属内连线以及第二金属内连线于该第二金属间介电层内。
3.如权利要求2所述的方法，另包含形成该硬掩模于该下电极以及该上电极上。
4.如权利要求2所述的方法，其中该第一金属内连线接触该上电极。
5.如权利要求2所述的方法，其中该第二金属内连线接触该下电极。
6.如权利要求2所述的方法，其中该上电极侧壁切齐该铁电层侧壁。
7.一种半导体元件，其特征在于，包含：
金属间介电层，设于基底上；
铁电随机存取存储器，设于该金属间介电层上，其中该铁电随机存取存储器包含：
第一凹槽以及第二凹槽，设于该金属间介电层内；
下电极，设于该第一凹槽以及该第二凹槽内；
铁电层，设于该下电极上；以及
上电极，设于该铁电层上。
8.如权利要求7所述的半导体元件，另包含：
硬掩模，设于该铁电随机存取存储器上；
第二金属间介电层，设于该硬掩模上；以及
第一金属内连线以及第二金属内连线，设于该第二金属间介电层内。
9.如权利要求7所述的半导体元件，其中该硬掩模设于该下电极以及该上电极上。
10.如权利要求7所述的半导体元件，其中该第一金属内连线接触该上电极。
11.如权利要求7所述的半导体元件，其中该第二金属内连线接触该下电极。
12.如权利要求7所述的半导体元件，其中该上电极侧壁切齐该铁电层侧壁。
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