JP2004303990A

JP2004303990A - 半導体装置及びその製造方法

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Publication number: JP2004303990A
Application number: JP2003095971A
Authority: JP
Inventors: Tsutomu Asakawa; 勉浅川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2004-10-28

Abstract

【課題】クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続に関し断線の恐れを大幅に軽減する半導体装置及びその製造方法を提供する。
【解決手段】素子分離絶縁膜１２を選択的に除去した半導体基板１１の所定領域上に層間絶縁膜１５及びシリコン窒化膜１６が積層され、このシリコン窒化膜１６上に下部電極１７がストライプ状に形成されている。下部電極１７上方には上部電極１９が交差するようにストライプ状に形成されている。下部電極１７と上部電極１９の間に強誘電体薄膜１８を配しており、両電極の交差領域がマトリクス状に配列されるメモリセル構造となり、メモリ部２０を構成する。メモリ部２０上を覆うように層間絶縁膜２１が形成されている。層間絶縁膜ＩＬ１の厚みは低く抑えることができる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、特にクロスポイント型のＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）セルを有する半導体集積回路を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、いわゆる強誘電体メモリは高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。強誘電体メモリは強誘電体薄膜のヒステリシス特性、すなわち高速分極反転とその残留分極を利用する高速書き換えが可能である。特にクロスポイント型のＦｅＲＡＭは、下部電極と上部電極が強誘電体薄膜を介して交差させた構造のメモリセルがマトリクス状に配列される構成を有し、高集積性に優れている。
【０００３】
図３は、従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。半導体基板３１上に素子分離絶縁膜３２が形成され、隣接する素子領域３３にはメモリ部の周辺回路として働くＭＯＳ型素子３４が形成されている。ＭＯＳ型素子３４上を含め全面に層間絶縁膜３５が形成されている。層間絶縁膜３５はＣＭＰ（化学的機械的研磨）技術等を用いて平坦化され、層間絶縁膜３５上にはシリコン窒化膜３６が形成されている。シリコン窒化膜３６は少なくとも後述するメモリ部４０に設けられるバリア膜として機能する。すなわち、シリコン窒化膜３６は、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等の強誘電体のエッチング後に行う、Ｏ_２雰囲気下のリカバリー・アニール時に、酸素がトランジスタ素子（ゲート酸化膜や拡散層等）へ拡散していくのを防止する目的で成膜される。
【０００４】
所定領域における素子分離絶縁膜３２上方において、シリコン窒化膜３６上に下部電極３７がストライプ状に形成されている。下部電極３７上方には上部電極３９が交差するようにストライプ状に形成されている。下部電極３７と上部電極３９の間に強誘電体薄膜３８を配しており、両電極の交差領域がマトリクス状に配列されるメモリセル構造となり、メモリ部４０を構成する。メモリ部４０上を覆うように層間絶縁膜４１が形成されている。
【０００５】
クロスポイント型のＦｅＲＡＭにおいては、下部電極３７の副ビット線電位と上部電極３９のワード線電位の関係を制御して、それぞれ強誘電体薄膜３８を有する強誘電体キャパシタを所定の印加電界方向に分極させる。選択されたメモリセルは、強電体キャパシタの分極状態に応じた副ビット線電位となり、図示しない選択トランジスタ及びビット線に伝達される。このようなクロスポイント型のＦｅＲＡＭは例えば特許文献１に開示されている。
【０００６】
【特許文献１】
特開平９−１１６１０７（第５−１０頁）
【０００７】
【発明が解決しようとする課題】
図３において、例えばメモリ部の周辺回路として働くＭＯＳ型素子３４上には層間絶縁膜３５、シリコン窒化膜３６、及び層間絶縁膜４１のトータル膜厚の比較的大きい層間絶縁膜ＩＬ２が形成されている。ＭＯＳ型素子３４への電気的接続には、この層間絶縁膜ＩＬ２上より目的の領域に達するコンタクトホールＨＬ２を開孔し、導電部材により配線する必要がある。
【０００８】
上記構成によれば、メモリ部が素子分離絶縁膜３２上に層間絶縁膜３５及びシリコン窒化膜３６を介した上に設けられる。これにより、メモリ部の周辺回路、例えばＭＯＳ型素子３４へのコンタクトホールＨＬ２が高アスペクト比を有する形態となり、アルミニウム配線の断線が懸念される。このような段差被覆性の問題を回避するためＷ（タングステン）プラグの利用も考えられる。しかしながら、強誘電体メモリでは、上述したようにリカバリー・アニールと呼ばれる、強誘電体薄膜３８の安定したヒステリシス特性を得るための酸素アニール（熱処理）を必要とする。これにより、Ｗプラグを使用した場合、Ｗプラグ上面で酸化が進行し、配線抵抗が上昇してしまう。従って、Ｗプラグの使用は避けたい。
【０００９】
本発明は上記のような事情を考慮してなされたもので、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続に関し断線の恐れを大幅に軽減する半導体装置及びその製造方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上の素子分離絶縁膜と、前記素子分離絶縁膜を除去した前記半導体基板の所定領域上に形成された前記素子分離絶縁膜より小さい膜厚の絶縁膜と、前記絶縁膜上に設けられる、交差する下部電極と上部電極の間に強誘電体薄膜を有するメモリセルがマトリクス状に配列されたメモリ部と、を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置によれば、メモリ部が半導体基板の通常の素子領域より位置が低いレベルの所定領域上において素子分離絶縁膜より小さい膜厚の絶縁膜を介して設けられる形態をとっている。これにより、メモリ部の領域の高さは、隣接する層間絶縁膜の膜厚差をより小さくする方向に改善される。
【００１２】
なお、上記本発明に係る半導体装置において、前記絶縁膜は前記下部電極に対するバリア膜を含む積層膜で構成されることを特徴とする。
また、前記メモリ部近くの前記半導体基板上の素子領域において前記メモリ部との接続を有する周辺回路に関係するＭＯＳ型素子をさらに具備したことを特徴とする。
また、前記メモリ部近くの前記半導体基板上の素子領域において前記メモリ部との接続を有する周辺回路に関係するＭＯＳ型素子をさらに具備し、前記絶縁膜は前記ＭＯＳ型素子上の層間絶縁膜であることを特徴としている。
上述した特徴によって、ＭＯＳ型素子とメモリ部を電気的に接続する際のコンタクトホールのアスペクト比はより低い方向に改善され、断線を防ぐ形態が得られる。
【００１３】
上記本発明に係る半導体装置の製造方法は、半導体基板上に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜を選択的に除去する工程と、前記素子分離絶縁膜の選択的除去部分における前記半導体基板の所定領域上に前記素子分離絶縁膜より小さい膜厚の絶縁膜を形成する工程と、前記絶縁膜上において、交差させる下部電極と上部電極の間に強誘電体薄膜を有したメモリセルがマトリクス状に配列されるようにしたメモリ部を形成する工程と、を具備したことを特徴とする。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、メモリ部が半導体基板の通常の素子領域よりも位置が低いレベルの所定領域上において素子分離絶縁膜より小さい膜厚の絶縁膜を介して設けられる。これにより、メモリ部の領域の高さは、隣接する層間絶縁膜の膜厚差をより小さくする方向に改善される。
【００１５】
なお、上記本発明に係る半導体装置の製造方法において、前記絶縁膜は積層膜とし、上部に前記下部電極に対するバリア膜を形成することを特徴とする。
また、前記メモリ部近くの前記半導体基板上の素子領域において前記メモリ部との接続を有する周辺回路に関係するＭＯＳ型素子を形成する工程をさらに具備したことを特徴とする。
また、前記メモリ部近くの前記半導体基板上の素子領域において前記メモリ部との接続を有する周辺回路に関係するＭＯＳ型素子を形成する工程をさらに具備し、前記絶縁膜の形成は前記ＭＯＳ型素子上への層間絶縁膜の形成と同一工程で達成することを特徴としている。
上述した特徴によって、ＭＯＳ型素子とメモリ部を電気的に接続する際のコンタクトホールのアスペクト比はより低い方向に改善可能である。
【００１６】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図２は、図１の構成を実現するための途中工程を示す断面図である。
半導体基板１１に素子分離絶縁膜１２が形成され、隣接する素子領域１３にはメモリ部の周辺回路として働くＭＯＳ型素子１４が形成されている。ＭＯＳ型素子１４上を含め全面に層間絶縁膜１５が形成されている。層間絶縁膜１５上にはシリコン窒化膜１６が形成されている。上述したようにシリコン窒化膜１６は、少なくともメモリ部形成時に必要なリカバリー・アニール時の酸素拡散防止用のバリア膜として機能する。
【００１７】
この実施形態では素子分離絶縁膜１２に囲まれた素子分離絶縁膜１２を選択的に除去した半導体基板１１の所定領域上に層間絶縁膜１５及びシリコン窒化膜１６が積層され、このシリコン窒化膜１６上に下部電極１７がストライプ状に形成されている。下部電極１７は例えば厚さ１００ｎｍ程度のＰｔである。下部電極１７上方には上部電極１９が交差するようにストライプ状に形成されている。上部電極１９も例えば厚さ１００ｎｍ程度のＰｔで構成される。下部電極１７と上部電極１９の間に強誘電体薄膜１８を配する。強誘電体薄膜１８は様々考えられ、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）系の化合物、層状構造を有するＢｉ系化合物（ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等）などから選択して採用する。強誘電体薄膜１８の厚さは１００〜２００ｎｍ程度である。これにより、下部電極１７と上部電極１９の交差領域がマトリクス状に配列されるメモリセル構造となり、メモリ部２０を構成する。メモリ部２０上を覆うように層間絶縁膜２１が形成されている。
【００１８】
すなわち、図２に示すように、半導体基板１１上にＭＯＳ型素子１４形成後において、レジストパターンＲＰを形成し、メモリ部２０の形成予定領域の素子分離絶縁膜１２を、基板１１のシリコンをエッチングストッパとして選択的に除去する。エッチングガスの制御によってエッチング側面をよりなだらかに形成することも考えられる。レジストパターンＲＰ剥離後、層間絶縁膜１５及びシリコン窒化膜１６が積層され、メモリ部の下地領域を形成する。図１に示す層間絶縁膜１５は１００ｎｍ程度のＳｉＯ_２膜で、後酸化膜等に相当する．シリコン窒化膜１６は５０ｎｍ程度でバリア膜、素子の保護膜として構成される。このように、通常の素子領域の位置より低いレベルの下地領域にメモリ部２０を形成する。
【００１９】
例えばメモリ部２０の周辺回路として働くＭＯＳ型素子１４上には層間絶縁膜１５、シリコン窒化膜１６、及び層間絶縁膜１５のトータル膜厚の層間絶縁膜ＩＬ１が形成されている。しかし、従来技術に比べれば、層間絶縁膜ＩＬ１の厚みは低く抑えることができる。すなわち、メモリ部２０が素子分離領絶縁膜１２上方に形成されるのではないので、層間絶縁膜ＩＬ１の厚みは大略、素子分離領絶縁膜１２厚さ（４００〜５００ｎｍ）に相当する高さ分だけ小さくすることができる。
【００２０】
メモリ部の周辺回路、例えばＭＯＳ型素子１４への電気的接続には、この層間絶縁膜ＩＬ１上より目的の領域に達するコンタクトホールＨＬ１を開孔し、導電部材により配線する必要がある。層間絶縁膜ＩＬ１の厚みが小さい分、従来構成よりコンタクトホールＨＬ１のアスペクト比は小さくなり、アルミニウム配線の断線の恐れが大幅に軽減される。
【００２１】
上記実施形態の構成によれば、メモリ部２０が通常の素子領域より位置が低い半導体基板１１の所定領域上に形成される。しかも、素子分離絶縁膜１２より小さい膜厚の絶縁膜（層間絶縁膜１５、シリコン窒化膜１６の積層）を介して設けられる形態となる。これにより、メモリ部２０の領域の高さは、隣接する層間絶縁膜ＩＬ１の膜厚差をより小さくする方向に改善される。コンタクトホールＨＬ１内を埋める配線部材は、主配線層として例えばアルミニウム配線を採用する。アルミニウム配線は、Ａｌに少なくともＣｕを、あるいはさらにＳｉを僅かに含有する。コンタクトホールＨＬ１のアスペクト比改善により、アルミニウム配線において断線の恐れが大幅に軽減される。
【００２２】
また、層間絶縁膜ＩＬ１は、従来ＤＯＦ（焦点深度）確保のためにＣＭＰ等の平坦化加工を要していたが、コンタクトホールＨＬ１のアスペクト比が小さくなることもあって、ＣＭＰを必ずしも必要としない。これにより工程短縮の利点が期待できる。
【００２３】
以上説明したように、本発明によれば、メモリ部が、素子分離領域を選択的に除去した低い位置の半導体基板の所定領域上において、素子分離絶縁膜より小さい膜厚の絶縁膜を介して設けられる。これにより、メモリ部の領域の高さは、隣接する層間絶縁膜の膜厚差をより小さくする方向に改善される。この結果、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続に関し断線の恐れを大幅に軽減する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図２】図１の構成を実現するための途中工程を示す断面図。
【図３】従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【符号の説明】
１１，３１…半導体基板、１２，３２…素子分離絶縁膜、１３，３３…素子領域、１４，３４…ＭＯＳ型素子、１５，３５…層間絶縁膜、１６，３６…シリコン窒化膜、１７，３７…下部電極、１８，３８…強誘電体薄膜、１９，３９…上部電極、２０，４０…メモリ部、２１，４１…層間絶縁膜。

Claims

半導体基板上の素子分離絶縁膜と、
前記素子分離絶縁膜を除去した前記半導体基板の所定領域上に形成された前記素子分離絶縁膜より小さい膜厚の絶縁膜と、
前記絶縁膜上に設けられる、交差する下部電極と上部電極の間に強誘電体薄膜を有するメモリセルがマトリクス状に配列されたメモリ部と、
を具備したことを特徴とする半導体装置。
前記絶縁膜は前記下部電極に対するバリア膜を含む積層膜で構成されることを特徴とする請求項１記載の半導体装置。
前記メモリ部近くの前記半導体基板上の素子領域において前記メモリ部との接続を有する周辺回路に関係するＭＯＳ型素子をさらに具備したことを特徴とする請求項１または２記載の半導体装置。
前記メモリ部近くの前記半導体基板上の素子領域において前記メモリ部との接続を有する周辺回路に関係するＭＯＳ型素子をさらに具備し、前記絶縁膜は前記ＭＯＳ型素子上の層間絶縁膜であることを特徴とした請求項１または２記載の半導体装置。
半導体基板上に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜を選択的に除去する工程と、
前記素子分離絶縁膜の選択的除去部分における前記半導体基板の所定領域上に前記素子分離絶縁膜より小さい膜厚の絶縁膜を形成する工程と、
前記絶縁膜上において、交差させる下部電極と上部電極の間に強誘電体薄膜を有したメモリセルがマトリクス状に配列されるようにしたメモリ部を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
前記絶縁膜は積層膜とし、上部に前記下部電極形成に対するバリア膜を形成することを特徴とする請求項５記載の半導体装置の製造方法。
前記メモリ部近くの前記半導体基板上の素子領域において前記メモリ部との接続を有する周辺回路に関係するＭＯＳ型素子を形成する工程をさらに具備したことを特徴とする請求項５または６記載の半導体装置。
前記メモリ部近くの前記半導体基板上の素子領域において前記メモリ部との接続を有する周辺回路に関係するＭＯＳ型素子を形成する工程をさらに具備し、前記絶縁膜の形成は前記ＭＯＳ型素子上への層間絶縁膜の形成と同一工程で達成することを特徴とした請求項５または６記載の半導体装置の製造方法。