JP5107252B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 197
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000010410 layer Substances 0.000 claims description 271
- 230000015572 biosynthetic process Effects 0.000 claims description 176
- 230000008859 change Effects 0.000 claims description 132
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 130
- 229910052760 oxygen Inorganic materials 0.000 claims description 130
- 239000001301 oxygen Substances 0.000 claims description 130
- 238000003860 storage Methods 0.000 claims description 127
- 239000011229 interlayer Substances 0.000 claims description 104
- 230000004888 barrier function Effects 0.000 claims description 95
- 238000000034 method Methods 0.000 claims description 77
- 230000008569 process Effects 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 38
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 239000011810 insulating material Substances 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- POFFJVRXOKDESI-UHFFFAOYSA-N 1,3,5,7-tetraoxa-4-silaspiro[3.3]heptane-2,6-dione Chemical compound O1C(=O)O[Si]21OC(=O)O2 POFFJVRXOKDESI-UHFFFAOYSA-N 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052742 iron Inorganic materials 0.000 claims description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052845 zircon Inorganic materials 0.000 claims description 6
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 6
- 230000000903 blocking effect Effects 0.000 claims description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 239000012528 membrane Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 258
- 239000004020 conductor Substances 0.000 description 42
- 238000009751 slip forming Methods 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 239000010409 thin film Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 8
- 239000003963 antioxidant agent Substances 0.000 description 8
- 230000003078 antioxidant effect Effects 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 239000011737 fluorine Substances 0.000 description 8
- 229910052731 fluorine Inorganic materials 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- JMOHEPRYPIIZQU-UHFFFAOYSA-N oxygen(2-);tantalum(2+) Chemical compound [O-2].[Ta+2] JMOHEPRYPIIZQU-UHFFFAOYSA-N 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910000428 cobalt oxide Inorganic materials 0.000 description 1
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性半導体記憶装置およびその製造方法に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。しかしながら、強誘電体は成膜した状態では残留分極値が小さいため、ヒステリシス特性を改善するために酸素雰囲気中での熱処理を必要としている。この熱処理において、強誘電体の下方に形成されている配線形成領域中の金属配線が、層間絶縁膜を介して拡散した酸素により酸化される現象が生じるため、今後さらに微細化、高密度化するための課題となっている。
これに対して、多層配線層を形成する配線形成領域中の最上層の金属配線を形成した後に酸化防止膜を形成する工程と、酸化防止膜を形成した後に強誘電体を形成する工程と、強誘電体を形成した後に酸素雰囲気中で熱処理を行う工程とを有する製造方法からなる不揮発性半導体記憶装置も示されている（例えば、特許文献１参照）。
図１４は、この例に示されている強誘電体を記憶部に用いた不揮発性半導体記憶装置の断面図である。図１４に示すように、半導体基板７１には、ソース領域７２ａ、ドレイン領域７２ｂ、ゲート絶縁膜７２ｃおよびゲート電極７２ｄからなるトランジスタ７２が形成されている。第１の層間絶縁膜７４ａの上に第１の電極配線７３ａが形成されており、これらの第１の電極配線７３ａはそれぞれ貫通導体７５ａを介してトランジスタ７２に接続されている。
この場合、電極配線は多層に構成されており、第１の電極配線７３ａの上には、順次、第２の層間絶縁膜７４ｂ、第２の電極配線７３ｂおよび第３の層間絶縁膜７４ｃが形成されている。さらに、第３の層間絶縁膜７４ｃの上には、酸化防止膜７６および第４の層間絶縁膜７４ｄが形成されている。また、第４の層間絶縁膜７４ｄの上の所定の場所に、下部電極７７、強誘電体膜７８および上部電極７９からなる強誘電体キャパシタ８０が形成されている。なお、強誘電体キャパシタ８０の上部電極７９と接続する金属配線８２が層間絶縁膜８１を介して形成されている。
この強誘電体キャパシタ８０は、形成後に全体が酸素雰囲気中で熱処理される。酸化防止膜７６は、このような酸素雰囲気中の熱処理によって強誘電体キャパシタ８０の下部に形成された電極配線が酸化されることを防止している。しかしながら、強誘電体キャパシタ８０の下部電極７７は、貫通導体７５ｃを介して第２の電極配線７３ｂに接続されており、貫通導体７５ｃは強誘電体キャパシタ８０の直下において酸化防止膜７６を貫通するように形成されている。したがって、酸化防止膜７６は、これらの貫通導体７５ｃにより分断された構造となり、充分な酸素遮断特性を付与することは比較的困難である。
さらに、近年、強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
例えば、1つのトランジスタと１つの記憶部とで構成されるＲｅＲＡＭにおいて、既存のＤＲＡＭ工程をそのまま使用可能とするための装置構成が示されている。このＲｅＲＡＭは、トランジスタとこのトランジスタのドレインに連結されている不揮発性の記憶部からなる。そして、この記憶部は、上部電極と下部電極の間に電流パルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成されている。抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ2Ｏ5）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ2Ｏ5）、チタン酸化膜（ＴｉＯ2）、タングステン酸化膜（ＷＯ3）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している（例えば、特許文献２参照）。
上記第２の例は１つのトランジスタと１つの不揮発性記憶部の構成からなるが、ペロブスカイト構造材料を用いたクロスポイント型の不揮発性半導体記憶装置も示されている（例えば、特許文献３参照）。この不揮発性記憶装置は、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。
上記第１の例においては、貫通導体が強誘電体キャパシタの直下で酸化防止膜を貫通するように形成されているため、強誘電体膜の形成工程や強誘電体キャパシタとした後の酸素雰囲気中での熱処理工程において、貫通導体が形成されている隙間領域から酸素が多層配線層へ拡散して電極配線が酸化されるという課題を有している。
一方、上記第２の例や第３の例においては、抵抗変化層の下方に形成される電極配線や低誘電率層間絶縁膜の酸化による特性の変動についてはまったく考慮されていない。これらの第２の例および第３の例に対して、上記第１の例のような酸化防止膜を用いることも考えられるが、第１の例では強誘電体膜が存する領域の下方の酸化防止膜に貫通導体を形成している。このため、酸化、還元が生じやすい抵抗変化層では、後工程で酸素が脱離して貫通導体を介して拡散する場合がある。また、記憶部を含めてさらなる高密度化、微細化を行うためには電極配線の低抵抗化と層間絶縁膜の低誘電率材料化が要求されるが、これらの材料は一般に酸素による酸化を受けてダメージが生じやすい。このため、これらの材料を酸化させずに、かつ従来の半導体プロセスとの整合性のよい構成とプロセスの実現が重要な課題となってきている。
本発明は、上記従来の課題を解決するもので、抵抗変化層の形成工程や後工程で酸素拡散による配線形成領域の半導体電極配線および層間絶縁膜のダメージを防止し、高密度、微細化を実現できる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、半導体基板と、半導体基板に形成された複数の能動素子からなる能動素子形成領域と、能動素子間を電気的に接続するために、能動素子形成領域上に形成されており、半導体電極配線および半導体電極配線を被覆する配線領域用の絶縁膜からなる配線形成領域と、配線形成領域上において、電気的パルスの印加により抵抗値が変化する記憶部がマトリクス状に形成され、上部電極配線、抵抗変化層、下部電極配線、およびこれらを被覆する記憶領域用の絶縁膜からなる記憶部形成領域と、記憶部形成領域と配線形成領域との間に介在しており、少なくとも記憶部形成領域の全体に対し酸素遮断可能なように、記憶部形成領域の全体にわたり連続的に形成された酸素バリア層と、を備えた構成からなる。
なお、本明細書では、上述の「記憶部形成領域」を平面視した場合、この「記憶部形成領域」は、記憶部の抵抗変化層の外縁によって囲まれた領域を意味している。具体的には、「記憶部形成領域」が、後述のとおり、単独の抵抗変化層が配されている場合は単独の抵抗変化層の外縁で囲まれた領域に対応する場合がある。また、「記憶部形成領域」が、複数の抵抗変化層が配されている場合は最外周に配された抵抗変化層の外縁を最短長のラインで環状に囲んでいる領域に対応する場合もある。
このような構成とすることにより、配線形成領域と記憶部形成領域とを酸素バリア層により遮断することができるので、記憶部形成領域を形成する工程において発生する酸素の拡散等により配線形成領域にダメージが生じることを確実に防止できる。例えば、配線形成領域の半導体電極配線として銅を用い、層間絶縁膜としてフッ素含有酸化物等を用いる場合であっても安定な製造プロセスを実現できる。
また、上記構成において、配線領域用の絶縁膜に用いる絶縁材料の比誘電率が、記憶領域用の絶縁膜に用いる絶縁材料の比誘電率よりも小さくてもよい。
このような構成とすることにより、半導体電極配線間の寄生容量を小さくすることで、配線遅延に伴う回路動作を防止することができ、より高速で動作できる不揮発性半導体記憶装置を実現することができる。
また、上記構成において、下部電極配線は、配線形成領域上に、記憶領域用の絶縁膜を構成している第１の絶縁膜を介してストライプ形状に形成され、抵抗変化層は、下部電極配線を含む第１の絶縁膜上に形成され、上部電極配線は、抵抗変化層上で、かつ、下部電極配線と交差するようにストライプ形状に形成されており、記憶部は、下部電極配線と上部電極配線とが交差する領域に対応する下部電極配線、抵抗変化層、および上部電極配線により構成されてもよい。そして、単独の抵抗変化層が配されている場合は単独の抵抗変化層の外縁で囲まれた領域が、複数の抵抗変化層が配されている場合は最外周に配された抵抗変化層の外縁を最短長のラインで環状に囲んでいる領域が、それぞれ記憶部形成領域に対応してもよい。
この場合において、下部電極配線および上部電極配線は、記憶部形成領域とは異なる領域において半導体電極配線にそれぞれ接続されていてもよい。
このような構成とすることにより、抵抗変化層が形成されている領域の下方には酸素バリア層を突き抜けるコンタクトホール等が形成されていないので、酸化、還元されやすい鉄系の酸化物からなる抵抗変化層を用いても、配線形成領域に対して酸素の拡散等を有効に防止できる。
また、上記構成において、下部電極配線は、配線形成領域上に、記憶領域用の絶縁膜を構成している第１の絶縁膜を介してストライプ形状に形成され、抵抗変化層は、下部電極配線と接続するように、記憶領域用の絶縁膜を構成している層間絶縁膜に形成されたコンタクトホール中に埋め込まれ、上部電極配線は、層間絶縁膜上において、抵抗変化層に接続し、かつ、下部電極配線と交差するようにストライプ形状に形成されており、記憶部は、下部電極配線と上部電極配線とが交差する領域に対応する下部電極配線、抵抗変化層、および上部電極配線により構成されてもよい。そして、抵抗変化層が、平面視において、記憶部に対応して島状に形成されている場合、最外周に配された抵抗変化層の外縁を、最短長のラインで環状に囲んでいる領域が、記憶部形成領域に対応してもよい。
このような構成とすることにより、クロスポイント型構成においても、記憶部形成領域の下方の酸素バリア層を突き抜けるようなコンタクトホール等を設けず、酸素バリア層を連続的に形成しているので、酸化、還元されやすい鉄系の酸化物からなる抵抗変化層を用いても、配線形成領域への酸素の拡散等を有効に防止できる。
また、抵抗変化層と層間絶縁膜との間に、上記コンタクトホール内に形成された酸素バリア隔膜が介在してもよい。この場合において、層間絶縁膜と上部電極配線との間に第２の酸素バリア層がさらに形成されていてもよい。さらに、第２の酸素バリア層は酸素バリア隔膜と同一材料であってもよい。
このような構成とすることにより、例えばフッ素含有酸化物を層間絶縁膜として用いても、抵抗変化層の成膜時やその後工程において層間絶縁膜中への酸素の拡散を防止できる。したがって、層間絶縁膜が酸化されて誘電率等の特性変動が生じることを防止できる。
また、上記構成において、記憶部形成領域を配線形成領域上に複数層、積層して形成してもよい。このような構成とすることにより、低誘電率の層間絶縁膜や銅を用いた半導体電極配線等を用いながら、非常に大容量の記憶部を有する不揮発性半導体記憶装置を実現できる。
また、上記構成において、下部電極配線および上部電極配線は、記憶部形成領域とは異なる領域において半導体電極配線にそれぞれ接続されていてもよい。このような構成とすることにより、記憶部形成領域の下方領域においては、酸素バリア層を突き抜ける形状の埋め込み導体を設ける必要がなくなるため、より良好な酸素バリア性を得ることができる。
また、上記構成において、隣接する下部電極配線の間、および隣接する上部電極配線の間に形成され、記憶領域用の絶縁膜を構成している配線用絶縁膜を備え、配線用絶縁膜の少なくとも一方に用いる絶縁材料の比誘電率は、層間絶縁膜に用いる絶縁材料の比誘電率よりも小さくてもよい。また、下部電極配線が第１の絶縁膜中に主面が露出する状態で埋設されており、第１の絶縁膜が、隣接する下部電極配線の間に形成された配線用絶縁膜であってもよい。
また、上記構成において、隣接する下部電極配線および隣接する上部電極配線の少なくとも一方の間隔が、層間絶縁膜の厚みより小さいようにしてもよい。
このような構成とすることにより、下部電極配線間や上部電極配線間の寄生容量を小さくし、クロストークを抑制することができる。さらに、寄生容量を小さくし、クロストークを抑制しながら、下部電極配線間や上部電極配線間の間隔を小さくして記憶部を高密度に形成することができる。
また、上記構成において、抵抗変化層に用いる材料が、鉄を含む酸化物であってもよい。このような構成とすることにより、配線形成領域への酸素拡散等を防止すると同時に、抵抗変化特性が安定で、かつ再現性のよい抵抗変化層を用いることができ、製造歩留まりがよく、かつ特性の良好な不揮発性半導体記憶装置を実現できる。
また、上記構成において、層間絶縁膜が、テトラエチルオキシシラン−オゾン系ガスを用いて形成されたシリコン酸化膜またはフッ素ドープされたシリコン酸化膜であってもよい。さらに、配線用絶縁膜は、シリコン炭窒化膜またはシリコン炭酸化膜であってもよい。このような構成とすることにより、記憶部形成領域の配線間の寄生容量を低減することができるので、より高密度に記憶部を形成することができる。
また、上記構成において、酸素バリア層は、窒化シリコン層、窒化酸化シリコン層、アルミナ層、酸化タンタル層、酸化チタン層、酸化ハフニウム層または酸化ジルコン層であってもよい。このような構成とすることにより、酸素バリア特性に優れた膜を容易に作製することができる。
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板に複数の能動素子からなる能動素子形成領域を形成する工程と、能動素子間を電気的に接続するために能動素子形成領域上に複数層の半導体電極配線を形成し、更に、半導体電極配線を被覆する配線領域用の絶縁膜を形成する、配線形成領域の形成工程と、配線形成領域上に、酸素バリア層を形成する工程と、酸素バリア層上に、下部電極配線を形成し、下部電極配線上に抵抗変化層を形成し、抵抗変化層上に上部電極配線を形成し、これらを被覆する記憶領域用の絶縁膜を形成することにより、電気的パルスの印加により抵抗値が変化する記憶部をマトリクス状に配列させる、記憶部形成領域の形成工程と、を含み、酸素バリア層を形成する工程において、酸素バリア層を、少なくとも記憶部形成領域の全体に亘って連続的に形成する方法である。
このような方法とすることにより、配線形成領域と記憶部形成領域とを酸素バリア層により遮断することができるので、記憶部形成領域の形成工程やその後工程で発生する酸素により配線形成領域にダメージが生じることを確実に防止できる。
さらに、上記方法において、記憶部形成領域の形成工程は、記憶領域用の絶縁膜を構成している第１の絶縁膜を形成する工程と、第１の絶縁膜上にストライプ形状の下部電極配線を形成する工程と、下部電極配線および第１の絶縁膜を覆う抵抗変化層を形成する工程と、抵抗変化層上で、かつ、下部電極配線と交差するストライプ形状の上部電極配線を形成する工程と、を含んでもよい。そして、抵抗変化層を形成する工程において、単独の抵抗変化層を形成する場合は単独の抵抗変化層の外縁で囲まれた領域が、複数の抵抗変化層を形成する場合は最外周に配された抵抗変化層の外縁を最短長のラインで環状に囲んでいる領域が、それぞれ記憶部形成領域に対応してもよい。
この場合において、下部電極配線および上部電極配線は、記憶部形成領域とは異なる領域において半導体電極配線にそれぞれ接続するようにしてもよい。
このような方法とすることにより、抵抗変化層が記憶部間を連結するように連続的に大きな面積にわたって形成されている場合であっても、抵抗変化層を形成した後の工程で発生する酸素が配線形成領域へ拡散することを有効に抑制できる。
さらに、上記方法において、記憶部形成領域の形成工程は、記憶領域用の絶縁膜を構成している第１の絶縁膜を形成する工程と、第１の絶縁膜上にストライプ形状の下部電極配線を形成する工程と、下部電極配線および第１の絶縁膜を覆うように、記憶領域用の絶縁膜を構成している層間絶縁膜を形成する工程と、酸素バリア層上で、かつ、下部電極配線上の層間絶縁膜に下部電極配線が露出するようにコンタクトホールを形成する工程と、コンタクトホール中に、下部電極配線と接続する抵抗変化層を埋め込む工程と、層間絶縁膜上で、抵抗変化層と接続し、かつ下部電極配線と交差するようにストライプ形状の上部電極配線を形成する工程と、を含んでもよい。そして、抵抗変化層の埋め込み工程において、抵抗変化層を、下部電極配線のそれぞれと上部電極配線のそれぞれとの間の交差領域に対応して島状に形成する場合、最外周に配された抵抗変化層の外縁を、最短長のラインで環状に囲む領域が、記憶部形成領域に対応してもよい。
このような方法とすることにより、層間絶縁膜や抵抗変化層の形成時あるいはその後工程で酸素等が発生しても、配線形成領域にダメージが生じるのを有効に抑制できる。
さらに、上記方法において、記憶部形成領域の形成工程は、コンタクトホールの形成において、抵抗変化層と層間絶縁膜との間に酸素バリア隔膜を介在させる工程を更に含んでもよい。
このような方法とすることにより、例えばフッ素含有酸化物からなる層間絶縁膜を用いても、抵抗変化層と層間絶縁膜との間に酸素バリア隔膜が設けられているので、抵抗変化層が還元されることで酸素が発生しても層間絶縁膜にダメージが生じるのを有効に防止できる。
さらに、上記方法において、下部電極配線および上部電極配線は、記憶部形成領域とは異なる領域において半導体電極配線にそれぞれ接続するようにしてもよい。このような方法とすることにより、配線形成領域と記憶部形成領域との間を酸素バリア層により確実に遮断しながら、記憶部形成領域の記憶部と配線形成領域の半導体電極配線との電気的接続をとることができる。
さらに、上記方法において、記憶部形成領域の形成工程を繰り返す工程をさらに設け、記憶部形成領域を配線形成領域上に複数層、積層するようにしてもよい。このような方法とすることにより、配線形成領域と記憶部形成領域との間を酸素バリア層により確実に遮断した状態で、記憶部形成領域を積層することができる。この結果、歩留まりがよく、かつ再現性が良好で、しかも記憶容量の大きな不揮発性半導体記憶装置を容易に実現できる。
さらに、上記方法において、抵抗変化層として、鉄を含む酸化物を用いてもよい。このような構成とすることにより、配線形成領域への酸素拡散等を防止すると同時に、抵抗変化特性の良好で、再現性のよい抵抗変化層を用いることができ、製造歩留まりがよく、かつ特性の良好な不揮発性半導体記憶装置を実現できる。
さらに、上記方法において、層間絶縁膜として、テトラエチルオキシシラン−オゾン系ガスを用いて形成されたシリコン酸化膜またはフッ素ドープされたシリコン酸化膜を用いてもよい。また、隣接する下部電極配線の間、および隣接する上部電極配線の間に形成される配線用絶縁膜の少なくとも一方は、層間絶縁膜に比べて小さな比誘電率の材料を用いてもよい。さらに、第１の絶縁膜として、シリコン炭窒化膜またはシリコン炭酸化膜を用いてもよい。また、配線用絶縁膜として、シリコン炭窒化膜またはシリコン炭酸化膜を用いてもよい。
このような方法とすることにより、ストライプ状に形成された下部電極配線間や上電極配線間、あるいは下部電極配線と上部電極配線間の寄生容量を減少させることができ、より高密度化、微細化を可能とすることができる。
さらに、上記方法において、酸素バリア層として、窒化シリコン層、窒化酸化シリコン層、アルミナ層、酸化タンタル層、酸化チタン層、酸化ハフニウム層または酸化ジルコン層を用いてもよい。このような材料を用いることにより、酸素バリア特性に優れた膜を容易に作製することができる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の不揮発性半導体記憶装置は、配線形成領域と記憶部形成領域との間に酸素を遮断するための酸素バリア層を設けたので、記憶部形成領域の形成工程やその後工程で酸素が発生しても、これらの酸素により配線形成領域の半導体電極配線や層間絶縁膜がダメージを受けることがなくなり、安定で、かつ製造歩留まりの良好な不揮発性半導体記憶装置を実現できるという大きな効果を奏する。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０の構成を説明する図で、（ａ）は平面図、（ｂ）はＡ−Ａ線に沿った切断を矢印方向から見た断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜２２の一部を切り欠いて示している。
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０の構成を説明する図で、（ａ）は平面図、（ｂ）はＡ−Ａ線に沿った切断を矢印方向から見た断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜２２の一部を切り欠いて示している。
図１に示すように、本実施の形態の不揮発性半導体記憶装置１０は、半導体基板１１と、半導体基板１１に形成された複数の能動素子１２と、からなる能動素子形成領域と、能動素子１２間を電気的に接続するために能動素子形成領域上に形成された複数層の半導体電極配線１５、１６を含む配線形成領域と、配線形成領域上に電気的パルスの印加により抵抗値が変化する記憶部２６がマトリクス状に形成された記憶部形成領域１００と、記憶部形成領域１００と配線形成領域との間に介在しており、記憶部形成領域１００の全体に対し酸素遮断可能なように、少なくとも記憶部形成領域１００の全体にわたり連続的に形成された酸素バリア層１７と、を備えた構成を有している。
なお、能動素子形成領域については符号を付していないが、図１においては３個の能動素子１２が形成されている領域をいう。また、配線形成領域についても同様に符号を付していないが、半導体電極配線１５、１６とこれらを被覆して電気的に絶縁する半導体層間絶縁膜１３、１４（配線領域用の絶縁膜）とにより構成される領域をいう。なお、図１においては、配線形成領域の半導体電極配線１５、１６と半導体層間絶縁膜１３、１４とは、それぞれ２層としているが、これに限定されるものではなく、さらに多層構成としてもよい。ここでは、これらの半導体層間絶縁膜１３、１４に用いる絶縁材料の比誘電率が、記憶部形成領域１００での記憶領域用の絶縁膜（例えば後述の第１の絶縁膜１８）に用いる絶縁材料の比誘電率よりも小さくなっている。これにより、配線形成領域において半導体層間絶縁膜１３、１４間の寄生容量を小さくできるので、配線遅延に伴う回路動作を防止することができ、不揮発性半導体記憶装置１０を高速で動作できる。
さらに、本実施の形態の不揮発性半導体記憶装置１０においては、記憶部形成領域１００が以下のような構成からなる。すなわち、配線形成領域上に第１の絶縁膜１８を介して形成されたストライプ形状の下部電極配線１９と、下部電極配線１９を含む第１の絶縁膜１８上に形成された抵抗変化層２０と、抵抗変化層２０上で、かつ下部電極配線１９と交差するように形成されたストライプ形状の上部電極配線２１とを備えている。上述の第１の絶縁膜１８は、ストライプ形状の下部電極配線１９の裏面を被覆している記憶領域用の絶縁膜の一例である。
また、下部電極配線１９と上部電極配線２１とが交差する領域の下部電極配線１９ａ、抵抗変化層２０ａおよび上部電極配線２１ａにより記憶部２６を構成している。
ここで、本実施の形態の不揮発性半導体記憶装置１０では、図１に示すように、単独の抵抗変化層２０が、図１（ａ）に示すように、下部電極配線１９のそれぞれと上部電極配線２１のそれぞれとの間の全ての交差領域での抵抗変化層２０ａとして機能できるように、ベタ状に連続的に形成されている。よって、この場合、不揮発性半導体記憶装置１０を平面視すると、抵抗変化層２０の外縁により囲まれた領域が、上述の記憶部形成領域１００に対応している。また、不揮発性半導体記憶装置１０を断面視すると、図１（ｂ）に示すように、第１の絶縁膜１８、下部電極配線１９、抵抗変化層２０、上部電極配線２１、および、絶縁保護膜２２が配された領域が、上述の記憶部形成領域１００に対応している。
なお、抵抗変化層２０は、必ずしも単独で大面積に形成しなくてもよい。図示を省略するが、例えば、複数の小面積の抵抗変化層を、上述の交差領域毎にマトリクス状に形成してもよい。この場合、最外周に配された抵抗変化層の外縁を最短長のラインで環状に囲んでいる領域が、上述の記憶部形成領域１００に対応している。
なお、抵抗変化層２０は、本実施の形態では図１（ａ）に示すように記憶部形成領域１００のほぼ全面にわたり連続的に形成されている。この抵抗変化層２０の材料としては、鉄を含む酸化物、例えば四酸化三鉄（Ｆｅ3Ｏ4）を用いることが、抵抗変化特性の安定性や作製の再現性等の面から好ましい。
酸素バリア層１７は、この抵抗変化層２０の形成されている領域の下方においては連続的に形成されている。この酸素バリア層１７の材料としては、窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ2Ｏ3）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ2）、酸化ハフニウム（ＨｆＯ2）または酸化ジルコン（ＺｒＯ2）を用いることができる。例えば、ＳｉＮを用いる場合には、化学気相成膜方式（ＣＶＤ）やプラズマ化学気相成膜方式（ＰＣＶＤ）等により形成することができる。その他の材料についても、同様にＣＶＤやＰＣＶＤ、あるいはスパッタリング方式等により形成することができる。
なお、第１の絶縁膜１８は、本実施の形態では下部電極配線１９間に形成される寄生容量を小さくするために低誘電率の材料で形成することが好ましい。例えば、シリコン炭窒化膜（ＳｉＣＮ）またはシリコン炭酸化膜（ＳｉＯＣ）を用いることができる。ただし、下部電極配線１９間の間隔が比較的大きい場合には、層間絶縁膜として一般的に用いられている酸化シリコンを用いてもよい。
つまり、本実施の形態の不揮発性半導体記憶装置１０では、第１の絶縁膜１８の材料選択の基準として、上述のとおり、低誘電率に優れた材料の選択が優先されており、必ずしも、酸化バリア性に好都合な材料を選択することができない。よって、第１の絶縁膜１８としてのシリコン炭窒化膜（ＳｉＣＮ）やシリコン炭酸化膜（ＳｉＯＣ）では、所定の拡散係数により酸素が透過する可能性があると危惧される。このため、シリコン炭窒化やシリコン炭酸化よりも、酸化バリア性に優れた上述の各種の材料を用いて酸化バリア層１７を形成することにより、はじめて、記憶部形成領域１００と配線形成領域との間の適切な酸素遮断がなされる。
一方、下部電極配線１９および上部電極配線２１は、抵抗変化層２０が形成された領域（記憶部形成領域１００）とは異なる領域において半導体電極配線にそれぞれ接続されている。すなわち、図１においては、下部電極配線１９は、埋め込み導体２５を介して半導体電極配線１６に接続し、さらに埋め込み導体２３、２４と半導体電極配線１５とを介して能動素子１２に接続されている。なお、上部電極配線２１についても、埋め込み導体２７を介して同様に別の能動素子（図示せず）に接続されている。
能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタから形成されているが、能動素子形成領域はこれらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
上部電極配線２１を覆う配線用絶縁膜２２（絶縁保護膜２２）は、第１の絶縁膜１８と同様に低誘電率材料を用いることが好ましい。例えば、第１の絶縁膜１８と同様にシリコン炭窒化膜（ＳｉＣＮ）またはシリコン炭酸化膜（ＳｉＯＣ）を用いることが好ましい。ただし、この場合においても上部電極配線間の間隔が比較的大きい場合には、従来一般的に用いられている酸化シリコンや窒化シリコンを用いてもよい。なお、上述の配線用絶縁膜２２は、ストライプ形状の上部電極配線２２の表面（主面）を被覆している記憶領域用の絶縁膜の一例である。
本実施の形態の不揮発性半導体記憶装置１０は上記のような構成とすることにより、配線形成領域と記憶部形成領域１００とを酸素バリア層１７により遮断することができる。さらに、抵抗変化層２０が形成されている下方領域の酸素バリア層１７には、埋め込み導体等を全く設けていないので、埋め込み導体等を介して酸素が拡散することも防止できる。この結果、抵抗変化層２０の形成時やその後工程において酸素が配線形成領域に拡散して、配線形成領域の半導体電極配線１５、１６や半導体層間絶縁膜１３、１４にダメージを生じさせることがなくなり、酸化されやすい銅配線やフッ素系の層間絶縁膜材料を用いることもでき、寄生容量を小さくしながら、同時に高密度で大容量のＲｅＲＡＭ１０を実現できる。
次に、図２から図５を用いて本実施の形態の不揮発性半導体記憶装置１０の製造方法について説明する。図２は、本実施の形態の不揮発性半導体記憶装置１０の前半部分の製造工程を説明するための断面図である。図３から図５は、記憶部形成領域を形成する工程を説明するための図で、それぞれ（ａ）は平面図、（ｂ）はＡ−Ａ線の断面を矢印方向に見た断面図である。
本実施の形態の不揮発性半導体記憶装置１０の製造方法は、半導体基板１１に複数の能動素子１２からなる能動素子形成領域を形成する工程と、能動素子１２間を電気的に接続するために能動素子形成領域上に複数層の半導体電極配線１５、１６およびこれらを被覆して電気的に絶縁する半導体層間絶縁膜１３、１４（配線領域用の絶縁膜）を含む配線形成領域を形成する工程と、配線形成領域上に酸素バリア層１７を形成する工程と、酸素バリア層１７上に電気的パルスの印加により抵抗値が変化する記憶部２６がマトリクス状に形成された記憶部形成領域１００を形成する工程と、を含んでいる。
さらに、上記記憶部形成領域１００の形成工程は、酸素バリア層１７上に第１の絶縁膜１８を形成する工程と、第１の絶縁膜１８上にストライプ形状の下部電極配線１９を形成する工程と、酸素バリア層１７上で、かつ下部電極配線１９を含む第１の絶縁膜１８上に抵抗変化層２０を形成する工程と、抵抗変化層２０上で、かつ下部電極配線１９と交差するストライプ形状の上部電極配線２１を形成する工程とを含んでいる。この抵抗変化層２０を形成する工程において、単独の抵抗変化層２０が、下部電極配線１９のそれぞれと上部電極配線２１のそれぞれとの間の全ての交差領域での抵抗変化層２０ａとして機能できるように、ベタ状に連続的に形成されている。よって、この場合、抵抗変化層２０の外縁により囲まれた領域が、記憶部形成領域１００に対応する。
なお、抵抗変化層２０は、必ずしも単独で大面積に形成しなくてもよい。図示を省略するが、例えば、小面積の複数の抵抗変化層を、上述の交差領域毎にマトリクス状に形成してもよい。この場合、最外周に配された抵抗変化層の外縁を最短長のラインで環状に囲んでいる領域が、上述の記憶部形成領域１００に対応する。
そして、下部電極配線１９と上部電極配線２１とが交差する領域の下部電極配線１９ａ、抵抗変化層２０ａおよび上部電極配線２１ａにより記憶部２６を構成し、酸素バリア層１７は抵抗変化層２０の形成されている領域の下方においては連続的に形成している。つまり、酸素バリア層１７を形成する工程において、酸素バリア層１７を、少なくとも記憶部形成領域１００の全体に亘って連続的に形成している。
また、下部電極配線１９および上部電極配線２１は、抵抗変化層２０が形成された領域とは異なる領域において半導体電極配線１５、１６にそれぞれ接続している。ここで「異なる領域」とは、抵抗変化層２０（記憶部形成領域１００）が形成されていない平面的な領域のことを示しており、抵抗変化層２０が存在する平面領域の外側を意味する。図１（ｂ）においては、図の左端もしくは右端の、抵抗変化層２０が形成されていない領域である。また、図１５に示すように、記憶部形成領域１００が複数存在する場合には、記憶部形成領域１００の間の領域、例えば、駆動回路などを回路形成領域２００などが、上述の異なる領域に相当する。これにより、酸化物からなる抵抗変化層２０の一部が分解し、酸素が拡散する事態を生じたとしても、その下方には埋め込み導体２５はないので、酸化されることはない。即ちコンタクト不良が発生することなく、上部、下部電極配線と半導体電極配線を接続することができる。
以下、図面を参照しながら具体的な製造工程を詳細に説明する。
まず、図２（ａ）に示すように、半導体基板１１に複数の能動素子１２からなる能動素子形成領域を作製する。次に、これらの能動素子１２間を接続するために配線形成領域を作製する。この配線形成領域は、半導体電極配線１５、１６と半導体層間絶縁膜１３、１４により構成されている。半導体電極配線１５、１６については、従来はアルミニウムが主に用いられていたが、最近では微細化しても低抵抗を実現できる銅が主に用いられている。また、半導体層間絶縁膜１３、１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物やカーボン含有窒化物あるいは有機樹脂材料が用いられている。本実施の形態の場合にも、半導体電極配線１５、１６としては、例えば銅を用い、半導体層間絶縁膜１３、１４としては、例えばフッ素含有酸化物を用いることができる。
次に、図２（ｂ）に示すように、配線形成領域上に酸素バリア層１７を形成する。酸素バリア層１７の材料としては、上記したように窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ2Ｏ3）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ2）、酸化ハフニウム（ＨｆＯ2）または酸化ジルコン（ＺｒＯ2）を用いることができる。本実施の形態の場合には、ＳｉＮを化学気相成膜方式（ＣＶＤ）により形成した場合を例として説明する。
次に、酸素バリア層１７上に、第１の絶縁膜１８を形成する。この第１の絶縁膜として、本実施の形態ではシリコン炭窒化膜（ＳｉＣＮ）を形成する場合を例として説明する。
次に、図２（ｃ）に示すように、第１の絶縁膜１８に下部電極配線１９を埋め込むためのストライプ上の溝２８と半導体電極配線１６に接続するためのコンタクトホール２９を形成する。これらについては、従来と同様にフォトリソプロセスとドライエッチングプロセスとにより第１の絶縁膜１８を加工することで作製することができる。
次に、図３に示すように、第１の絶縁膜１８上に下部電極配線１９となる導体膜を形成した後、例えばＣＭＰを行うことで溝２８とコンタクトホール２９に下部電極配線１９と埋め込み導体２５をそれぞれ形成することができる。また、第１の絶縁膜１８、下部電極配線１９、埋め込み導体２５の上面を同一にして平坦にすることができる。この工程により、複数のストライプ形状の下部電極配線１９が形成されるとともに、埋め込み導体２５を介して半導体電極配線１６に接続される。したがって、下部電極配線１９は、半導体電極配線１５、１６および埋め込み導体２３、２４を介して能動素子１２に接続される。なお、下部電極配線１９としては、例えば銅、アルミニウムあるいはチタン−アルミニウム合金またはこれらの積層構成を用いることができる。
次に、図４に示すように、酸素バリア層１７上で、かつ下部電極配線１９を含む第１の絶縁膜１８上に抵抗変化層２０を形成する。また、第１の絶縁膜１８、下部電極配線１９、埋め込み導体２５の上面は平坦になっているので、抵抗変化層２０のパターニングを容易にすることができる。下地に段差がある場合には、リソグラフィ時の加工ばらつきや、段差部でのエッチング残りが懸念されるが、本実施形態においてはその心配がない。この抵抗変化層としては、鉄系の酸化物、例えば四酸化三鉄（Ｆｅ3Ｏ4）をスパッタリング方式により形成することができる。
次に、図５に示すように、抵抗変化層２０上で、かつ下部電極配線１９と交差するストライプ形状の上部電極配線２１を形成する。上部電極配線２１についても、下部電極配線１９と同様に、例えば銅、アルミニウムあるいはチタン−アルミニウム合金またはこれらの積層構成を用いることができる。この上部電極配線２１を形成するときに、埋め込み導体２７も同時に形成し、この埋め込み導体２７を介して半導体電極配線１６に接続し、図示しない位置に設けられている能動素子に電気的に接続する。
この後、上部電極配線２１を覆う絶縁保護膜２２を形成することで、図１に示すような不揮発性半導体記憶装置１０を製造することができる。
本実施の形態の不揮発性半導体記憶装置１０は上記のような製造方法とすることにより、半導体電極配線１６と上部及び下部電極配線１９，２１を抵抗変化層２０が形成された領域とは異なる領域で接続できるので、埋め込み導体２５は酸化されずに、コンタクト不良の発生のない不揮発性半導体記憶装置を実現することができる。また、抵抗変化層２０は平坦上でパターニングすることができるので、パターニングを容易にすることができる。即ち、エッチング残りを防止し、加工のばらつきを抑制できるという効果を奏する。
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置４０の構成を説明する図で、（ａ）は平面図、（ｂ）はＢ−Ｂ線に沿った切断を矢印方向から見た断面図を示す。なお、図６（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜４６の一部を切り欠いて示している。
図６は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置４０の構成を説明する図で、（ａ）は平面図、（ｂ）はＢ−Ｂ線に沿った切断を矢印方向から見た断面図を示す。なお、図６（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜４６の一部を切り欠いて示している。
図６に示すように、本実施の形態の不揮発性半導体記憶装置４０は、半導体基板１１と、半導体基板１１に形成された複数の能動素子１２と、からなる能動素子形成領域と、能動素子１２間を電気的に接続するために能動素子形成領域上に形成された複数層の半導体電極配線１５、１６を含む配線形成領域と、配線形成領域上に電気的パルスの印加により抵抗値が変化する記憶部４７がマトリクス状に形成された記憶部形成領域１００と、記憶部形成領域１００と配線形成領域との間に介在しており、記憶部形成領域１００の全体に対して酸素遮断可能なように、少なくとも記憶部形成領域１００の全体にわたり連続的に形成された酸素バリア層１７と、を備えた構成を有している。
なお、能動素子形成領域については符号を付していないが、図６においては３個の能動素子１２が形成されている領域をいう。また、配線形成領域についても同様に符号を付していないが、半導体電極配線１５、１６とこれらを被覆して電気的に絶縁する半導体層間絶縁膜１３、１４（配線領域用の絶縁膜）とにより構成される領域をいう。なお、図６においては、配線形成領域の半導体電極配線１５、１６と半導体層間絶縁膜１３、１４とは、それぞれ２層としているが、これに限定されるものではなく、さらに多層構成としてもよい。これらの構成については、第１の実施の形態の不揮発性半導体記憶装置１０と同じである。なお、ここでは、半導体層間絶縁膜１３、１４に用いる絶縁材料の比誘電率が、記憶部形成領域１００での記憶領域用の絶縁膜（例えば後述の第１の絶縁膜１８や層間絶縁膜４２）に用いる絶縁材料の比誘電率よりも小さくなっている。これにより、配線形成領域において、半導体層間絶縁膜１３、１４間の寄生容量を小さくできるので、配線遅延に伴う回路動作を防止することができ、不揮発性半導体記憶装置４０を高速で動作できる。
さらに、本実施の形態の不揮発性半導体記憶装置４０においては、記憶部形成領域１００が以下のような構成からなる。すなわち、記憶部形成領域１００は、配線形成領域上に第１の絶縁膜４１を介して形成されたストライプ形状の下部電極配線４３と、下部電極配線４３を含む第１の絶縁膜４１上に形成された層間絶縁膜４２と、下部電極配線４３上の層間絶縁膜４２に形成されたコンタクトホール４８と、コンタクトホール４８中に埋め込み形成され、下部電極配線４３と接続する抵抗変化層４４と、層間絶縁膜４２上で、抵抗変化層４４に接続し、かつ下部電極配線４３と交差するように形成されたストライプ形状の上部電極配線４５とを備えている。なお、上述の第１の絶縁膜４１は、ストライプ形状の下部電極配線４３の裏面を被覆している記憶領域用の絶縁膜の一例である。また、上述の層間絶縁膜４２は、ストライプ形状の下部電極配線４３の表面（主面）を被覆している記憶領域用の絶縁膜の一例である。
ここで、本実施の形態の不揮発性半導体記憶装置４０では、図１１に示すように、抵抗変化層４４が、平面視（図１１（ａ））において、記憶部４７に対応して島状に配されている。よって、この場合、不揮発性半導体記憶装置４０を平面視すると、最外周に配された島状の抵抗変化層４４の外縁を、最短長のラインで環状に囲んでいる領域が、上述の記憶部形成領域１００に対応している。また、不揮発性半導体記憶装置１０を断面視すると、図１（ｂ）に示すように、第１の絶縁膜４１、下部電極配線４３、抵抗変化層４４が埋め込まれた層間絶縁膜４２、上部電極配線４５、および、絶縁保護膜４６が配された領域が、上述の記憶部形成領域１００に対応している。
そして、下部電極配線４３と上部電極配線４５とが交差する領域の下部電極配線４３ａ、抵抗変化層４４および上部電極配線４５ａにより記憶部４７を構成し、酸素バリア層１７は記憶部４７が形成されている記憶部形成領域１００の下方においては連続的に形成されている。
以下、さらに具体的な構成について説明する。上記したように、能動素子形成領域および配線形成領域の構成については、第１の実施の形態の不揮発性半導体記憶装置１０と同一であるので説明を省略する。本実施の形態の不揮発性半導体記憶装置４０は、記憶部形成領域１００の構成が第１の実施の形態の不揮発性半導体記憶装置１０と異なる。すなわち、下部電極配線４３は、第１の絶縁膜４１上にストライプ形状に形成されているが、この第１の絶縁膜４１と下部電極配線４３とを覆うように層間絶縁膜４２が形成されている。そして、下部電極配線４３上の層間絶縁膜４２には一定の配列ピッチでコンタクトホール４８が形成され、このコンタクトホール４８には抵抗変化層４４が埋め込み形成されている。
さらに、抵抗変化層４４に接続し、かつ下部電極配線４３と交差するように、層間絶縁膜４２上には上部電極配線４５が形成されている。そして、記憶部４７が一定の配列ピッチで複数個形成されて記憶部形成領域１００を構成している。酸素バリア層１７は、図６に示すようにこれらの記憶部４７が形成されている記憶部形成領域１００の下方においては連続的に形成されている。すなわち、記憶部形成領域１００の下方領域においては、酸素バリア層１７を突き抜ける形状の埋め込み導体等を設けていない。
また、下部電極配線４３および上部電極配線４５は、記憶部４７が形成されている記憶部形成領域１００とは異なる領域において半導体電極配線１５、１６にそれぞれ接続されている。ここで「異なる領域」とは、抵抗変化層４４が形成されていない平面的な領域のことを指しており、抵抗変化層４４が存在する平面領域の外側を意味する。例えば、図６（ｂ）においては、図の左端や右端の領域が、上述の異なる領域に相当する。また、図１５に示すように、記憶部形成領域１００が複数存在する場合には、記憶部形成領域１００の間の領域、例えば、駆動回路などを回路形成領域２００などが、上述の異なる領域に相当する。
これにより、酸化物からなる抵抗変化層４４の一部が分解し、酸素が拡散する事態を生じたとしても、その下方には埋め込み導体２５はないので、酸化されることはない。即ちコンタクト不良が発生することなく、上部、下部電極配線と半導体電極配線を接続することができる。
例えば、下部電極配線４３は、埋め込み導体２５を介して半導体電極配線１６に接続し、さらに埋め込み導体２３、２４および半導体電極配線１５を介して能動素子１２に接続している。上部電極配線４５についても同様であり、埋め込み導体２７を介して半導体電極配線（図示せず）に接続し、また埋め込み導体（図示せず）を介して能動素子（図示せず）に接続しており、これらの詳細については上述した接続方法と同様であるので省略する。
さらに、本実施の形態の不揮発性半導体記憶装置４０の場合には、隣接する下部電極配線４３の間、および隣接する上部電極配線４５の間に形成される配線用絶縁膜４１、４６の少なくとも一方は、層間絶縁膜４２に比べて小さな比誘電率の材料からなる。そして、下部電極配線４３は第１の絶縁膜４１中に主面が露出する状態で埋設されて形成されており、この第１の絶縁膜４１が配線用絶縁膜としての機能も有する。例えば、層間絶縁膜４２をテトラエチルオキシシラン−オゾン（ＴＥＯＳ−Ｏ3）系ガスを用いて形成されたシリコン酸化膜またはフッ素ドープされたシリコン酸化膜（ＦＳＧ）を用いる場合、配線用絶縁膜４１、４６はシリコン炭窒化膜（ＳｉＣＮ）またはシリコン炭酸化膜（ＳｉＯＣ）とすればよい。なお、上述の配線用絶縁膜４１（第１の絶縁膜）は、下部電極配線４３の裏面を被覆している記憶領域用の絶縁膜の一例である。また、上述の配線用絶縁膜４６（保護絶縁膜４６）は、上部電極配線４５の表面（主面）を被覆している記憶領域用の絶縁膜の一例である。
また、本実施の形態の不揮発性半導体記憶装置４０では、図６に示すように、隣接する下部電極配線４３の間隔Ｌ１、および／または、隣接する上部電極配線４５の間隔Ｌ２が、層間絶縁膜の厚みＬ３よりも小さくなっている。このようにして、不揮発性半導体記憶装置４０の集積度を高めている。
本実施の形態の不揮発性半導体記憶装置４０は上記のような構成とすることにより、配線形成領域と記憶部形成領域１００とを酸素バリア層１７により遮断することができる。さらに、上記したように記憶部形成領域１００の下方の酸素バリア層１７には埋め込み導体等を全設けていないので、埋め込み導体等を介して酸素が拡散することも防止できる。この結果、抵抗変化層４４の形成時やその後工程で発生する酸素が配線形成領域に拡散して、配線形成領域の半導体電極配線１５、１６や半導体層間絶縁膜１３、１４にダメージを生じさせることがなくなり、酸化されやすい銅配線やフッ素系の層間絶縁膜材料を用いることもでき、寄生容量を小さくしながら、同時に高密度で大容量の不揮発性半導体記憶装置４０を実現できる。
さらに、下部電極配線４３および上部電極配線４５間の配線用絶縁膜４１、４６を層間絶縁膜４２よりも小さな誘電率の材料を用いているので、配線間の寄生容量をさらに小さくすることができ、高速動作を実現できる。
次に、図７から図９を用いて本実施の形態の不揮発性半導体記憶装置４０の製造方法について説明する。図７は、本実施の形態の不揮発性半導体記憶装置４０の製造工程を説明するための図で、（ａ）は層間絶縁膜４２を形成した状態の断面図、（ｂ）はコンタクトホール４８を開口した状態の平面図、（ｃ）は（ｂ）に示すＢ−Ｂ線の断面を矢印方向に見た断面図である。図８は、同実施の形態のＲｅＲＡＭ４０の製造工程を説明するための図で、（ａ）はコンタクトホール４８中に抵抗変化層４４を埋め込む工程を説明するための平面図、（ｂ）は（ａ）に示すＢ−Ｂ線の断面を矢印方向に見た断面図である。図９は、同実施の形態のＲｅＲＡＭ４０の製造工程を説明するための図で、（ａ）は上部電極配線４５を形成する工程を説明するための平面図、（ｂ）は（ａ）に示すＢ−Ｂ線の断面を矢印方向に見た断面図である。
まず、図７（ａ）に示すように、第１の絶縁膜４１上に下部電極配線４３を埋め込み形成し、その面上に層間絶縁膜４２を形成する。第１の絶縁膜４１を形成し、下部電極配線４３を埋め込み形成する工程までは、第１の実施の形態の不揮発性半導体記憶装置１０の製造方法で説明した工程と同じであるので詳細な説明を省略する。すなわち、図３に示す形状とした後に、全面に層間絶縁膜４２を形成すれば、図７（ａ）に示す形状を得ることができる。
次に、図７（ｂ）、図７（ｃ）に示すように、酸素バリア層１７上で、かつ下部電極配線４３上の層間絶縁膜４２に下部電極配線４３が露出するようにコンタクトホール４８を形成する。これは、露光プロセスとエッチングプロセスからなる通常の半導体加工プロセスを用いれば容易に加工できる。このコンタクトホール４８の形状は、図示するような四角形状だけでなく、円形状、楕円形状あるいは長方形状等であってもよい。ただし、下部電極配線４３の幅より小さくしておくほうが、エッチング加工を安定に行うことができるので好ましい。
次に、図８に示すように、コンタクトホール４８中に埋め込まれ、下部電極配線４３と接続する抵抗変化層４４を形成する。これは、以下のようにして作製することができる。すなわち、抵抗変化層４４となる薄膜を、コンタクトホール４８を完全に埋め込むことができる程度の厚みに形成する。この後、ＣＭＰを行えば、コンタクトホール４８中に抵抗変化層４４を埋め込み形成することができる。これにより、抵抗変化層４４を必要とするセルにのみ自己整合的に形成することができ、抵抗変化層が形成される領域を最小にすることができる。なお、抵抗変化層４４の埋め込み工程において、抵抗変化層４４を、下部電極配線４４のそれぞれと、後工程で形成される上部電極配線４５のそれぞれとの間の交差領域に対応して島状に形成しているので、最外周に配された抵抗変化層４４の外縁を、最短長のラインで環状に囲む領域が、記憶部形成領域１００に対応する。
次に、図９に示すように、層間絶縁膜４２上で、抵抗変化層４４と接続し、かつ下部電極配線４３と交差するようにストライプ形状の上部電極配線４５を形成する。この工程により、図６に示すように、下部電極配線４３と上部電極配線４５とが交差する領域の下部電極配線４３ａ、抵抗変化層４４および上部電極配線４５ａにより記憶部４７が構成される。また、酸素バリア層１７は、記憶部４７が形成されている記憶部形成領域１００の下方においては連続的に形成されることになる。つまり、酸素バリア層１７を形成する工程において、酸素バリア層１７を、少なくとも記憶部形成領域１００の全体に亘って連続的に形成している。
さらに、この後、上部電極配線４５を含む層間絶縁膜上に配線用絶縁膜４６を形成すれば、本実施の形態の不揮発性半導体記憶装置４０を得ることができる。なお、層間絶縁膜４３をテトラエチルオキシシラン−オゾン（ＴＥＯＳ−Ｏ3）系ガスを用いて形成されたシリコン酸化膜またはフッ素ドープされたシリコン酸化膜（ＦＳＧ）を用いる場合、配線用絶縁膜４１、４６はシリコン炭窒化膜（ＳｉＣＮ）またはシリコン炭酸化膜（ＳｉＯＣ）を用いることが好ましい。このようにすれば、下部電極配線４３および上部電極配線４５の少なくとも一方の配線間隔を小さくして高密度に記憶部を形成しても、配線間の寄生容量を小さくでき、高速動作が可能で、かつ大容量の不揮発性半導体記憶装置４０を実現できる。
なお、酸素バリア層１７、下部電極配線４３、抵抗変化層４４および上部電極配線４５、さらに能動素子形成領域および配線形成領域等に用いる材料については、第１の実施の形態で説明した材料を用いることができるので説明を省略する。
本実施の形態の不揮発性半導体記憶装置４０は上記のような製造方法とすることにより、半導体電極配線と上部及び下部電極配線を抵抗変化層が形成された領域とは異なる領域で接続できるので、埋め込み導体２５は酸化されずに、コンタクト不良の発生のない不揮発性半導体記憶装置を実現することができる。また、抵抗変化層は自己整合的に必要な領域にのみ形成されるので、埋め込み導体２５の配置の自由度が向上する。即ち、埋め込み導体の配置を工夫することによって（例えば抵抗変化層の間に配置する）、メモリセルアレイ領域の面積を小さくすることができるという効果を奏する。
図１０は、本実施の形態の変形例の不揮発性半導体記憶装置５０の構成を示す断面図である。この変形例の不揮発性半導体記憶装置５０は、記憶部形成領域１００が配線形成領域上に複数層、積層して形成されていることが特徴である。すなわち、基本的な構成は本実施の形態の不揮発性半導体記憶装置４０と同じであるが、記憶部形成領域１００を積層している点に特徴を有している。この変形例の不揮発性半導体記憶装置５０は、下部電極配線４３と上部電極配線４５とが交差する領域に記憶部４７が形成される記憶部形成領域１００までの構成については、本実施の形態の不揮発性半導体記憶装置４０と基本的構成が同じである。以下、説明の都合上、下部電極配線４３、抵抗変化層４４および上部電極配線４５により構成される記憶部を第１の記憶部とよぶ。そして、この第１の記憶部が形成されている領域を第１の記憶部形成領域１００Ａとする。
第２の記憶部は、第１の記憶部の上部電極配線４５を下部電極配線とし、それに接続する抵抗変化層５３および上部電極配線５４により構成される。この第２の記憶部が形成されている領域を第２の記憶部形成領域１００Ｂとする。上部電極配線５４は、図１０に示すように複数の層を貫通して形成されている埋め込み導体５５を介して半導体電極配線１６に接続され、さらに埋め込み導体２３、２４および他の半導体電極配線１５を介して能動素子１２に接続されている。なお、図１０に示すように、第１の記憶部を構成する下部電極配線４３も能動素子１２に接続されているが、上部電極配線５４と下部電極配線４３とはそれぞれ異なる能動素子１２に接続されている。
第３の記憶部は、第２の記憶部の上部電極配線５４を下部電極配線とし、それに接続する抵抗変化層５８および上部電極配線５９により構成される。この第３の記憶部が形成されている領域を第３の記憶部形成領域１００Ｃとする。上部電極配線５９は、図示しない位置で埋め込み導体を介して半導体電極配線に接続し、さらに埋め込み導体を介して、図示しない能動素子に接続されている。
以上のように、この変形例の不揮発性半導体記憶装置５０は、３層の記憶部形成領域１００Ａ、１００Ｂ、１００Ｃで構成されている。そして、下部電極配線４３および上部電極配線４５、５４、５９のそれぞれの配線間には、配線用絶縁膜４１、５１、５６、６０が形成されている。また、抵抗変化層４４、５３、５８は、それぞれ層間絶縁膜４２、５２、５７に設けられたコンタクトホール中に埋め込み形成されている。この変形例の不揮発性半導体記憶装置５０の場合にも、配線用絶縁膜４１、５１、５６、６０は、層間絶縁膜４２、５２、５７に比べて小さな比誘電率の材料からなる。例えば、層間絶縁膜４２、５２、５７をテトラエチルオキシシラン−オゾン（ＴＥＯＳ−Ｏ3）系ガスを用いて形成されたシリコン酸化膜またはフッ素ドープされたシリコン酸化膜（ＦＳＧ）を用いる場合、配線用絶縁膜４１、５１、５６、６０はシリコン炭窒化膜（ＳｉＣＮ）またはシリコン炭酸化膜（ＳｉＯＣ）とすればよい。
このような構成とすることで、記憶部形成領域１００の形成あるいはその後工程で発生する酸素が配線形成領域へ拡散することを抑制して配線形成領域に生じるダメージを防止できる。また、記憶部形成領域１００を積層構成とすることで、メモリ容量が大きく、かつ高速動作可能な不揮発性半導体記憶装置５０を実現できる。
（第３の実施の形態）
図１１は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置６５の構成を説明する図で、（ａ）は平面図、（ｂ）はＣ−Ｃ線に沿った切断を矢印方向から見た断面図を示す。なお、図１１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜４６の一部を切り欠いて示している。
図１１は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置６５の構成を説明する図で、（ａ）は平面図、（ｂ）はＣ−Ｃ線に沿った切断を矢印方向から見た断面図を示す。なお、図１１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜４６の一部を切り欠いて示している。
図１１に示すように、本実施の形態の不揮発性半導体記憶装置６５は、第２の実施の形態の不揮発性半導体記憶装置４０と基本的構成は同じであるが、以下の点が異なる。すなわち、第１に、コンタクトホール４８の側壁部に酸素バリア隔膜６６がさらに形成され、抵抗変化層４４は酸素バリア隔膜６６を介してコンタクトホール４８に埋め込み形成されていることである。つまり、図１１に示すように、抵抗変化層４４と層間絶縁膜４２との間に、コンタクトホール４８内に形成された酸素バリア隔膜６６が介在している。
第２に、層間絶縁膜４２と上部電極配線４５との間に第２の酸素バリア層６７がさらに形成されていることである。第３に、第２の酸素バリア層６７は、酸素バリア隔膜６６と同一材料からなることである。
酸素バリア隔膜６６と第２の酸素バリア層６７の材料には、酸素バリア層１７と同様に窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ2Ｏ3）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ2）、酸化ハフニウム（ＨｆＯ2）または酸化ジルコン（ＺｒＯ2）を用いることができる。この場合に、酸素バリア層１７と同じ材料を用いてもよいし、上記中から選択してそれぞれ別の材料を用いてもよい。
このような構成とすることにより、層間絶縁膜４２にも低誘電率の材料を用いることができる。例えば、層間絶縁膜４２としてフッ素含有酸化物を用いる場合であっても、抵抗変化層４４の成膜時やその後工程において層間絶縁膜４２中への酸素の拡散を防止できる。特に、抵抗変化層４４が還元されることで生じる酸素が層間絶縁膜４２中へ拡散することを防止できる。この結果、層間絶縁膜４２が酸化されることにより誘電率等の特性変動が生じることを防止できる。
図１２および図１３は、本実施の形態の不揮発性半導体記憶装置６５の製造方法を説明するための主要工程の断面図である。
図１２（ａ）に示すように、第２の実施の形態の不揮発性半導体記憶装置４０と同様の工程で層間絶縁膜４２にコンタクトホール４８を開口する。ここまでの工程は、第２の実施の形態の不揮発性半導体記憶装置４０と同じである。
次に、図１２（ｂ）に示すように、酸素バリア隔膜６６および第２の酸素バリア層６７となる酸素バリア性を有する薄膜６８を成膜する。この薄膜６８としては、上記の材料を選択して用いればよいが、コンタクトホール４８の側壁部にも充分付着させるためにはＣＶＤ方式で形成することが好ましい。これにより、後工程で形成される抵抗変化層４４と層間絶縁膜４２との間に、コンタクトホール４８内に形成された酸素バリア隔膜６６を介在させることができる。
次に、図１２（ｃ）に示すように、コンタクトホール４８の底部に付着した薄膜６８を主として除去するためにエッチングを行う。この場合においては、異方性エッチングを積極的に利用することで、コンタクトホール４８の底部に付着した薄膜６８を除去することができる。なお、層間絶縁膜４２の面上に付着した薄膜６８もエッチングされるが、この面上には成膜時に厚く付着しているのでコンタクトホール４８の底部で下部電極配線４３が露出するまでエッチングを行っても充分残存している。このエッチングにより、コンタクトホール４８中の側壁部には酸素バリア隔膜６６が形成され、層間絶縁膜４２上には第２の酸素バリア層６７が形成される。
次に、図１３（ａ）に示すように、コンタクトホール４８中に抵抗変化層４４を埋め込み形成する。これは、以下のようにして作製することができる。すなわち、抵抗変化層４４となる薄膜を、コンタクトホール４８を完全に埋め込むことができる程度の厚みに形成する。この後、ＣＭＰを行えば、コンタクトホール４８中に抵抗変化層４４を埋め込み形成することができる。なお、抵抗変化層４４の埋め込み工程において、抵抗変化層４４を、下部電極配線４４のそれぞれと、後工程で形成される上部電極配線４５のそれぞれとの間の交差領域に対応して島状に形成しているので、最外周に配された抵抗変化層４４の外縁を、最短長のラインで環状に囲む領域が、記憶部形成領域１００に対応する。
次に、図１３（ｂ）に示すように、第２の酸素バリア層６７上で、抵抗変化層４４と接続し、かつ下部電極配線４３と交差するようにストライプ形状の上部電極配線４５を形成する。この工程により、図１１に示すように下部電極配線４３と上部電極配線４５とが交差する領域の下部電極配線４３ａ、抵抗変化層４４および上部電極配線４５ａにより記憶部４７が構成される。また、酸素バリア層１７は、記憶部４７が形成されている記憶部形成領域１００の下方においては連続的に形成されることになる。つまり、酸素バリア層１７を形成する工程において、酸素バリア層１７を、少なくとも記憶部形成領域１００の全体に亘って連続的に形成している。
さらに、この後、上部電極配線４５を含む第２の酸素バリア層６７上に配線用絶縁膜４６を形成すれば、本実施の形態の不揮発性半導体記憶装置６５を得ることができる。なお、酸素バリア層１７、下部電極配線４３、抵抗変化層４４、層間絶縁膜４２、配線用絶縁膜４１、４６および上部電極配線４５、さらに能動素子形成領域および配線形成領域等に用いる材料については、第２の実施の形態で説明した材料を用いることができるので説明を省略する。
以上の方法により、コンタクトホール４８の側壁部に酸素バリア隔膜６６を設け、かつ抵抗変化層４４を埋め込み形成する構成の不揮発性半導体記憶装置６５を作製することができる。
本実施の形態の不揮発性半導体記憶装置６５は上記のような製造方法とすることにより、半導体電極配線１６と上部及び下部電極配線４３，４５を抵抗変化層４４が形成された領域とは異なる領域で接続できるので、埋め込み導体２５は酸化されずに、コンタクト不良の発生のない不揮発性半導体記憶装置を実現することができる。また、抵抗変化層４４の側壁を酸素バリア隔膜６６で覆うことにより、例え酸化耐性が弱い低誘電率膜を層間絶縁膜４２に用いても酸化されることがない。即ち、より配線間容量を低減し、デバイスの高速動作を実現することができる。
なお、本実施の形態の不揮発性半導体記憶装置６５の場合においても、その変形例として図１０に示した不揮発性半導体記憶装置５０と同様の積層構成とすることができるが、その構成および製造工程等については本実施の形態の不揮発性半導体記憶装置６５と図１０に示した不揮発性半導体記憶装置５０とを組み合わせれば作製できるので説明を省略する。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の不揮発性半導体記憶装置は、半導体基板に設けた配線形成領域と、電気的パルスを印加することによって抵抗が可逆的に変化する抵抗変化層を用いた複数の記憶部から構成される記憶部形成領域との間を、連続的に形成されている酸素バリア層により遮断しているので、メモリ特性が安定で、かつ製造歩留まりの良好な不揮発性半導体記憶装置を実現でき、携帯用端末機器等の分野に有用である。
１０，４０，５０，６５ 不揮発性半導体記憶装置（ＲｅＲＡＭ）
１１，７１ 半導体基板
１２ 能動素子
１２ａ，７２ａ ソース領域
１２ｂ，７２ｂ ドレイン領域
１２ｃ，７２ｃ ゲート絶縁膜
１２ｄ，７２ｄ ゲート電極
１３，１４ 半導体層間絶縁膜
１５，１６ 半導体電極配線
１７ 酸素バリア層
１８，４１ 第１の絶縁膜
１９，１９ａ，４３，４３ａ 下部電極配線
２０，２０ａ，４４，５３，５８ 抵抗変化層
２１，２１ａ，４５，４５ａ，５４，５９ 上部電極配線
２２，４１，４６，５１，５６，６０ 配線用絶縁膜
２３，２４，２５，２７，５５ 埋め込み導体
２６，４７ 記憶部
２８ 溝
２９，４８ コンタクトホール
４２，５２，５７，８１ 層間絶縁膜
６６ 酸素バリア隔膜
６７ 第２の酸素バリア層
６８ 薄膜
７２ トランジスタ
７３ａ 第１の電極配線
７３ｂ 第２の電極配線
７４ａ 第１の層間絶縁膜
７４ｂ 第２の層間絶縁膜
７４ｃ 第３の層間絶縁膜
７４ｄ 第４の層間絶縁膜
７５ａ，７５ｂ，７５ｃ 貫通導体
７６ 酸化防止膜
７７ 下部電極
７８ 強誘電体膜
７９ 上部電極
８０ 強誘電体キャパシタ
８２ 金属配線
１００ 記憶部形成領域
１１，７１ 半導体基板
１２ 能動素子
１２ａ，７２ａ ソース領域
１２ｂ，７２ｂ ドレイン領域
１２ｃ，７２ｃ ゲート絶縁膜
１２ｄ，７２ｄ ゲート電極
１３，１４ 半導体層間絶縁膜
１５，１６ 半導体電極配線
１７ 酸素バリア層
１８，４１ 第１の絶縁膜
１９，１９ａ，４３，４３ａ 下部電極配線
２０，２０ａ，４４，５３，５８ 抵抗変化層
２１，２１ａ，４５，４５ａ，５４，５９ 上部電極配線
２２，４１，４６，５１，５６，６０ 配線用絶縁膜
２３，２４，２５，２７，５５ 埋め込み導体
２６，４７ 記憶部
２８ 溝
２９，４８ コンタクトホール
４２，５２，５７，８１ 層間絶縁膜
６６ 酸素バリア隔膜
６７ 第２の酸素バリア層
６８ 薄膜
７２ トランジスタ
７３ａ 第１の電極配線
７３ｂ 第２の電極配線
７４ａ 第１の層間絶縁膜
７４ｂ 第２の層間絶縁膜
７４ｃ 第３の層間絶縁膜
７４ｄ 第４の層間絶縁膜
７５ａ，７５ｂ，７５ｃ 貫通導体
７６ 酸化防止膜
７７ 下部電極
７８ 強誘電体膜
７９ 上部電極
８０ 強誘電体キャパシタ
８２ 金属配線
１００ 記憶部形成領域
Claims (15)
- 半導体基板と、
前記半導体基板に形成された複数の能動素子からなる能動素子形成領域と、
前記能動素子間を電気的に接続するために、前記能動素子形成領域上に形成されており、２以上の半導体電極配線および前記半導体電極配線を被覆する配線領域用の絶縁膜からなる配線形成領域と、
前記配線形成領域上において、電気的パルスの印加により抵抗値が変化する記憶部がマトリクス状に形成され、上部電極配線、抵抗変化層、下部電極配線、および、これらを被覆する記憶領域用の絶縁膜からなる記憶部形成領域と、
前記記憶部形成領域と前記配線形成領域との間に介在しており、少なくとも前記記憶部形成領域の全体に対し酸素遮断可能なように、前記記憶部形成領域の全体にわたり連続的に形成された第１の酸素バリア層と、を備え、
前記下部電極配線は、前記配線形成領域上に、前記記憶領域用の絶縁膜を構成している第１の絶縁膜を介してストライプ形状に形成され、
前記抵抗変化層は、前記下部電極配線と接続するように、前記記憶領域用の絶縁膜を構成している層間絶縁膜に形成されたコンタクトホール中に埋め込まれ、
前記上部電極配線は、前記層間絶縁膜上において、前記抵抗変化層に接続し、かつ前記下部電極配線と交差するようにストライプ形状に形成され、
前記層間絶縁膜と前記上部電極配線との間に第２の酸素バリア層が形成され、
前記記憶部は、前記下部電極配線と前記上部電極配線とが交差する領域に対応する前記下部電極配線、前記抵抗変化層、および前記上部電極配線により構成され、
前記配線領域用の絶縁膜に用いる絶縁材料の比誘電率が、前記記憶領域用の絶縁膜に用いる絶縁材料の比誘電率よりも小さくなっており、
前記抵抗変化層が、平面視において、前記記憶部に対応して島状に形成されている場合、最外周に配された前記抵抗変化層の外縁を、最短長のラインで環状に囲んでいる領域が、前記記憶部形成領域に対応していることを特徴とする不揮発性半導体記憶装置。 - 前記抵抗変化層と前記層間絶縁膜との間に、前記コンタクトホール内に形成された酸素バリア隔膜が介在している、請求項１に記載の不揮発性半導体記憶装置。
- 前記第２の酸素バリア層は、前記酸素バリア隔膜と同一材料からなることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
- 前記記憶部形成領域が、前記配線形成領域上に複数層、積層して形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記下部電極配線および前記上部電極配線は、前記記憶部形成領域とは異なる領域において前記半導体電極配線にそれぞれ接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 隣接する前記下部電極配線の間、および隣接する前記上部電極配線の間に形成され、記憶領域用の絶縁膜を構成している配線用絶縁膜を備え、
前記配線用絶縁膜の少なくとも一方に用いる絶縁材料の比誘電率は、前記層間絶縁膜に用いる絶縁材料の比誘電率よりも小さい、請求項１に記載の不揮発性半導体記憶装置。 - 前記下部電極配線が、前記第１の絶縁膜中に主面が露出する状態で埋設されており、前記第１の絶縁膜が前記隣接する前記下部電極配線の間に形成された配線用絶縁膜である、請求項６に記載の不揮発性半導体記憶装置。
- 隣接する前記下部電極配線および隣接する前記上部電極配線の少なくとも一方の間隔が、前記層間絶縁膜の厚みより小さいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記抵抗変化層に用いる材料が、鉄を含む酸化物であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記層間絶縁膜が、テトラエチルオキシシラン−オゾン系ガスを用いて形成されたシリコン酸化膜またはフッ素ドープされたシリコン酸化膜であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記配線用絶縁膜は、シリコン炭窒化膜またはシリコン炭酸化膜であることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
- 前記第１の酸素バリア層は、窒化シリコン層、窒化酸化シリコン層、アルミナ層、酸化タンタル層、酸化チタン層、酸化ハフニウム層または酸化ジルコン層であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 半導体基板に複数の能動素子からなる能動素子形成領域を形成する工程と、
前記能動素子間を電気的に接続するために前記能動素子形成領域上に複数層の２以上の半導体電極配線を形成し、更に、前記半導体電極配線を被覆する配線領域用の絶縁膜を形成する、配線形成領域の形成工程と、
前記配線形成領域上に、第１の酸素バリア層を形成する工程と、
前記第１の酸素バリア層上に、下部電極配線を形成し、前記下部電極配線上に抵抗変化層を形成し、前記抵抗変化層上に上部電極配線を形成し、これらを被覆する記憶領域用の絶縁膜を形成することにより、電気的パルスの印加により抵抗値が変化する記憶部をマトリクス状に配列させる、記憶部形成領域の形成工程と、を含み、
前記記憶部形成領域の形成工程は、
前記記憶領域用の絶縁膜を構成している第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にストライプ形状の下部電極配線を形成する工程と、
前記下部電極配線および前記第１の絶縁膜を覆うように、前記記憶領域用の絶縁膜を構成している層間絶縁膜を形成する工程と、
前記第１の酸素バリア層上で、かつ、前記下部電極配線上の前記層間絶縁膜に前記下部電極配線が露出するようにコンタクトホールを形成する工程と、
前記コンタクトホール中に、前記下部電極配線と接続する抵抗変化層を埋め込む工程と、
前記層間絶縁膜上で、前記抵抗変化層と接続し、かつ、前記下部電極配線と交差するようにストライプ形状の上部電極配線を形成する工程と、
前記層間絶縁膜と前記上部電極配線との間に第２の酸素バリア層を形成する工程と、を含み、
前記第１の酸素バリア層を形成する工程において、前記第１の酸素バリア層を、少なくとも前記記憶部形成領域の全体に亘って連続的に形成し、
前記配線領域用の絶縁膜に用いる絶縁材料の比誘電率が、前記記憶領域用の絶縁膜に用いる絶縁材料の比誘電率よりも小さくなっており、
前記抵抗変化層の埋め込み工程において、前記抵抗変化層を、前記下部電極配線のそれぞれと前記上部電極配線のそれぞれとの間の交差領域に対応して島状に形成する場合、最外周に配された前記抵抗変化層の外縁を、最短長のラインで環状に囲む領域が、前記記憶部形成領域に対応する不揮発性半導体記憶装置の製造方法。 - 前記下部電極配線および前記上部電極配線は、前記記憶部形成領域とは異なる領域において前記半導体電極配線にそれぞれ接続することを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
- 前記記憶部形成領域の形成工程を繰り返す工程をさらに設け、前記記憶部形成領域を前記配線形成領域上に複数層、積層することを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008540977A JP5107252B2 (ja) | 2006-10-24 | 2007-10-22 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006288577 | 2006-10-24 | ||
| JP2006288577 | 2006-10-24 | ||
| PCT/JP2007/070546 WO2008050716A1 (fr) | 2006-10-24 | 2007-10-22 | Mémoire non volatile à semi-conducteurs et procédé de fabrication associé |
| JP2008540977A JP5107252B2 (ja) | 2006-10-24 | 2007-10-22 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2008050716A1 JPWO2008050716A1 (ja) | 2010-02-25 |
| JP5107252B2 true JP5107252B2 (ja) | 2012-12-26 |
Family
ID=39324513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008540977A Active JP5107252B2 (ja) | 2006-10-24 | 2007-10-22 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7915656B2 (ja) |
| JP (1) | JP5107252B2 (ja) |
| WO (1) | WO2008050716A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080265239A1 (en) * | 2007-04-26 | 2008-10-30 | Jan Boris Philipp | Integrated circuit including spacer material layer |
| JP4611443B2 (ja) * | 2007-11-29 | 2011-01-12 | パナソニック株式会社 | 不揮発性記憶装置およびその製造方法 |
| JP4575999B2 (ja) * | 2008-06-10 | 2010-11-04 | パナソニック株式会社 | 半導体装置、半導体装置の製造方法、半導体チップおよびシステム |
| US8441060B2 (en) | 2008-10-01 | 2013-05-14 | Panasonic Corporation | Nonvolatile memory element and nonvolatile memory device incorporating nonvolatile memory element |
| JP4757360B2 (ja) * | 2009-02-02 | 2011-08-24 | パナソニック株式会社 | 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法 |
| JP5899474B2 (ja) * | 2011-09-16 | 2016-04-06 | パナソニックＩｐマネジメント株式会社 | 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法 |
| JP2014082279A (ja) * | 2012-10-15 | 2014-05-08 | Panasonic Corp | 不揮発性記憶装置及びその製造方法 |
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| JP2006120707A (ja) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 可変抵抗素子および半導体装置 |
| WO2006109622A1 (ja) * | 2005-04-12 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | 電気素子，メモリ装置，および半導体集積回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217397A (ja) | 2000-02-02 | 2001-08-10 | Nec Corp | 半導体装置とその製造方法 |
| US6531371B2 (en) | 2001-06-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Electrically programmable resistance cross point memory |
| JP2004071700A (ja) | 2002-08-02 | 2004-03-04 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| KR100560659B1 (ko) * | 2003-03-21 | 2006-03-16 | 삼성전자주식회사 | 상변화 기억 소자 및 그 제조 방법 |
| US6977402B2 (en) | 2003-03-25 | 2005-12-20 | Sanyo Electric Co., Ltd. | Memory device having storage part and thin-film part |
| KR100773537B1 (ko) | 2003-06-03 | 2007-11-07 | 삼성전자주식회사 | 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법 |
| JP2006080259A (ja) | 2004-09-09 | 2006-03-23 | Matsushita Electric Ind Co Ltd | 抵抗変化素子およびそれを用いた不揮発性メモリ、ならびにこれらの製造方法 |
| KR100827653B1 (ko) * | 2004-12-06 | 2008-05-07 | 삼성전자주식회사 | 상변화 기억 셀들 및 그 제조방법들 |
| JP4857014B2 (ja) * | 2006-04-19 | 2012-01-18 | パナソニック株式会社 | 抵抗変化素子とそれを用いた抵抗変化型メモリ |
| KR101525588B1 (ko) * | 2008-09-30 | 2015-06-03 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
-
2007
- 2007-10-22 WO PCT/JP2007/070546 patent/WO2008050716A1/ja active Search and Examination
- 2007-10-22 US US12/446,964 patent/US7915656B2/en active Active
- 2007-10-22 JP JP2008540977A patent/JP5107252B2/ja active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004158852A (ja) * | 2002-11-01 | 2004-06-03 | Samsung Electronics Co Ltd | 相変換記憶素子及びその製造方法 |
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| JP2006120707A (ja) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 可変抵抗素子および半導体装置 |
| WO2006109622A1 (ja) * | 2005-04-12 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | 電気素子，メモリ装置，および半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2008050716A1 (ja) | 2010-02-25 |
| WO2008050716A1 (fr) | 2008-05-02 |
| US7915656B2 (en) | 2011-03-29 |
| US20100051892A1 (en) | 2010-03-04 |
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Legal Events
| Date | Code | Title | Description |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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