JP4872429B2 - 不揮発性記憶素子 - Google Patents

Description

本発明は、微細化および高速化に適した不揮発性記憶素子に関する。

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも記憶素子として低消費電力で高速読み書きが可能な強誘電体膜などを用いた不揮発性記憶素子の用途が急速に拡大している。

ところで、不揮発性記憶素子は記憶部として強誘電体膜や可変抵抗膜を使用することが多い。これらの強誘電体膜や可変抵抗膜は、一般的に酸素原子を持つ層状の酸化膜である。このような酸化膜からなる強誘電体膜や可変抵抗膜を上部電極および下部電極で挟み、例えば、この上部電極にコンタクトを形成して配線層まで電極を引き出そうとすると、いくつかの製造工程が必要となる。この製造工程は、例えば、エッチングや蒸着を含む工程からなり、工程条件として水素雰囲気や還元性雰囲気を用いることが多い。このとき、酸化膜からなる強誘電体膜や可変抵抗膜は水素で還元されることがあるので、強誘電体膜の容量や可変抵抗膜の抵抗値が変化して、素子特性が劣化することがある。したがって、水素雰囲気や還元性雰囲気中で製造することが多い半導体メモリの製造工程においては不揮発性記憶素子の製造条件が難しい。それゆえに、このような製造条件においても容易に安定して量産が可能な不揮発性記憶素子の素子構造が望まれている。

このような素子構造として、高誘電体材料からなるキャパシタ誘電体膜を上部電極と下部電極とで挟んだ記憶素子の構成で、この記憶素子をバリア層で保護している例がある（例えば、特許文献１参照）。上部電極は、導電性のバリア層で上部を覆われたバリア層の上部からスルーホールにより配線に接続され、白金を含む下部電極は、シリコンと白金族元素とが高温加熱処理時に相互拡散しないようにバリア層を介してプラグと電気的に接続されている。

また、強誘電体からなるキャパシタを成膜したのち、キャパシタの直上部の層構造にエッチング等でスルーホールを開けて水素等が入ることを防止するために、キャパシタの直上部を避けてスルーホール等の配線が形成されている例がある（例えば、特許文献２参照）。

図１０に、特許文献１に記載されている例として、キャパシタ絶縁膜を構成する強誘電体膜の特性の劣化を防止して、記憶素子である強誘電体メモリの信頼性を向上させる素子構造の例を示す。

図１０（ａ）に示すように、高濃度不純物拡散層１を含むトランジスタ２が形成された半導体基板３上に第１の層間絶縁膜４を形成したのち、第１の層間絶縁膜４にトランジスタ２と接続する第１のプラグ５、および高濃度不純物拡散層１と接続する第２のプラグ６を形成している。その後、第１の層間絶縁膜４の上に第１のプラグ５と接続する下部電極７を形成したのち、下部電極７の上に強誘電体膜よりなるキャパシタ絶縁膜８およびキャパシタ絶縁膜８の外側まで延び、かつ第２のプラグ６と電気的に接続する上部電極９を順次形成している。

このとき、図１０（ａ）に示すように強誘電体膜からなるキャパシタ絶縁膜８は下部電極７および接続電極１３の上を覆って成膜されたのち、上部電極９と接続電極１３との接続のために開口部１７の部分がエッチングによりキャパシタ絶縁膜８が除去される。このことにより接続電極１３の一部が露出して、キャパシタ絶縁膜８の上部を覆う上部電極９がキャパシタ絶縁膜８の外側まで延びて接続電極１３を覆うことにより、上部電極９と接続電極１３とが接続される。この場合、開口部１７近傍のキャパシタ絶縁膜８は、その一部が、例えば、エッチングにより除去されたのち、キャパシタ絶縁膜８の底面は、接続電極１３の上面と少なくとも一部が隣接していることが望ましい。もし、隣接しておらず、下部電極７および接続電極１３を埋め込んでいる埋込絶縁膜１８の上面の一部が、接続電極１３に隣接して露出すると、埋込絶縁膜１８材料のＳｉＯ_２がエッチングされて窪みが生じる。この状態で上部電極９を形成したときにキャパシタ絶縁膜９の側面の窪み近傍の上部電極９の厚さが他の部分より薄くなり、その後のプロセスなどにより断線を生じることがある。また、高集積化を実現するためにもキャパシタ絶縁膜９が接続電極１３から離れているよりも、接続電極１３の上面と隣接していることが望ましい。

その後、上部電極９を覆う第２の層間絶縁膜１０を形成したのち、第１の層間絶縁膜４および第２の層間絶縁膜１０に高濃度不純物拡散層１と第２の層間絶縁膜１０上にある配線１１とを接続する第３のプラグ１２を形成している。

このように形成することにより、上部電極９の形成前に上部電極９と高濃度不純物拡散層１とを接続する第２のプラグ６を第１の層間絶縁膜４に形成できる。これにより、第２のプラグ６、高濃度不純物拡散層１および第３のプラグ１２を介して上部電極９と配線１１とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ６および高濃度不純物拡散層１を用いて、上部電極９と配線１１とを電気的に接続することができる。したがって、上部電極９の形成後に、上部電極９と配線１１とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、上部電極９が露出して水素雰囲気または還元性雰囲気にさらされる事態を回避できる。その結果、上部電極９として強い触媒作用を有する白金膜を用いる場合にも、キャパシタ絶縁膜８を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。

また、酸素バリア性を有する下部電極７が第１のプラグ５の上面を覆っていると共に、酸素バリア性を有する接続電極１３が第２のプラグ６の上面を覆っている。このため、キャパシタ絶縁膜８を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ５および第２のプラグ６が酸化されることを防止できる。

なお、図１０（ｂ）に図１０（ａ）のＡ−Ａ線の断面図を示す。図１０（ａ）で説明した積層構造と同じ構造からなり、配線１１から配線１４までの間にトランジスタ２、キャパシタ１５およびトランジスタ１６により、強誘電体メモリを構成していることが判る。
特開平１０−７９４８１号公報 特開２００２−１９８４９４号公報

しかしながら、上記従来の不揮発性記憶素子の構成では、記憶部に可変抵抗膜を使用した場合、可変抵抗膜の底面と接続電極の上面が直接接していると、この部分による短絡パスが生じて、不揮発性記憶素子として機能しない。したがって、強誘電体膜に比べて微小な領域で機能する可変抵抗膜の特長を活用して不揮発性記憶素子を構成する場合は、可変抵抗膜の底面と接続電極の上面を直接接しないようにして分離する必要がある。このように分離すると、記憶部は安定して上部電極と可変抵抗膜の界面を含めて動作するので、記憶部は接続電極から素子分離を行うことができるが、分離するための領域を必要とするので微細化には適していない。

また、強誘電体膜を用いてキャパシタにより、不揮発性記憶素子が構成される場合は、判別可能な容量値を得るために一定の大きさのキャパシタが必要である。さらに、トランジスタを付加したメモリ構造にすると、メモリセルの大きさが大きくなるので、微細化が難しいという課題を生じる。また、一定の大きさのキャパシタで構成されるので高速化についても改善が難しいという課題を生じる。

本発明は上記課題を解決するものであり、より一層の微細化と高速化を可能とし、しかも今後の一層微細化された半導体プロセスとの親和性に富み、かつ、記憶部として使用する可変抵抗膜を安定に量産し動作させることができる不揮発性記憶素子を提供することを目的とする。

上記目的を達成するために、本発明の不揮発性記憶素子は、基板上に形成された第１の導電層と、上記基板上の他の領域に形成された第２の導電層と、上記第１の導電層および上記第２の導電層を含んだ上記基板上に形成された第１の層間絶縁膜と、を有する電極引き出し部と、上記第１の層間絶縁膜上に形成された下部電極と、上記下部電極上に形成された可変抵抗膜と、上記可変抵抗膜上に形成され上記可変抵抗膜の側面を含む全面を覆い、かつ外側に拡大して形成された上部電極と、を有する記憶部と、上記上部電極のうちの外側に拡大された拡大電極部に接し、上記拡大電極部の下に形成された接続電極と、上記下部電極と上記接続電極との側面を埋めて形成される第２の層間絶縁膜と、上記記憶部および接続電極を覆い、かつ上記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、を備え、上記可変抵抗膜の底面は上記接続電極の上面と直接接することなく、かつ上記上部電極は電気的に前記接続電極の上面に接続され、上記可変抵抗膜が、前記下部電極と前記上部電極との間に電気的パルスもしくは磁気的パルスを印加することにより抵抗値を増加または減少する特性を有する記憶領域を構成し、上記抵抗値の変化により情報を記憶または読み出しを行う構成からなる。

この構成により、記憶部は上部電極と下部電極に挟まれた可変抵抗膜の一部分に限定されるので、この記憶部が主体である記憶素子の基本の構成単位は、上部電極や下部電極の製作プロセスのルールで決まる。したがって、記憶素子の基本の構成単位は製作プロセスのプロセスルールの最小サイズにまで、さらに微細化することができる。なお、可変抵抗膜の底面は接続電極の上面と直接接しない構成であるので、下部電極から可変抵抗膜の底面を介して接続電極に短絡するパスが存在しない。その結果、記憶部は、さらに確実に素子分離ができる。

さらに、可変抵抗膜はバリア膜としての上部電極および下部電極、バリア層としての層間絶縁膜に完全に取り囲まれているので水素雰囲気や還元性雰囲気中で製造することが多い半導体メモリの製造工程においても、さらに容易に安定して量産が可能な素子構造となっている。

また、上部電極のうちの拡大電極部は少なくとも２つの領域の可変抵抗膜に挟まれており、拡大電極部の開口部は接続電極部を覆い、かつ接続電極部の形状よりも大きい構成としてもよい。

この構成により、接続電極部と上部電極との接続をより確実にし、これらの接続部での接続形状をさらに再現性よく製作することができ、これらの接続部での抵抗値をさらに小さくすることができる。加えて、可変抵抗膜の底面と接続電極の上面を確実に分離できるので、記憶部は、さらに確実に素子分離ができる。

また、下部電極は、第１の層間絶縁膜を貫通する第１のプラグで前記第１の導電層に接続され、第１の導電層に接続され、かつ第１、第２および第３の層間絶縁膜を貫通する第２のプラグにより、第３の層間絶縁膜上の第１の配線に接続され、上部電極は、接続電極を介して第１の層間絶縁膜を貫通する第３のプラグで第２の導電層に接続され、かつ第２の導電層に接続された、第１、第２および第３の層間絶縁膜を貫通する第４のプラグにより、第３の層間絶縁膜上の第２の配線に接続される構成としてもよい。

この構成により、可変抵抗膜は、記憶部を形成したのちのプロセスにより水素雰囲気または還元性雰囲気にさらされるなどの影響を受けることなく、上部電極と下部電極とが電気的に接続された配線がさらに効率よく引き出すことができる。

さらに、上部電極および下部電極は、形成された層の下部の層間絶縁膜および半導体基板に形成された導電層を介して記憶部および接続電極が形成された領域から離れた外側の層間絶縁膜に形成されたプラグにより配線に導かれる。したがって、寄生容量や寄生抵抗が少なく、記憶部の可変抵抗膜も微小な抵抗値を採るので、さらに高速化が可能である。

また、上部電極から引き出される第２の導電層の方向が、下部電極より引き出される第１の導電層の方向と直交する構成としてもよい。この構成により、記憶部を微小な領域に形成することが可能となり、不揮発性記憶素子をさらに高集積化することができる。

また、上部電極の上に形成されて、上部電極の側面を含む全面を覆う水素バリア膜をさらに備えた構成としてもよい。この構成により、水素バリア膜を形成したのちのプロセスにより、可変抵抗膜が水素雰囲気または還元性雰囲気に晒されるなどの影響を受けることをさらに防ぐことができる。

また、記憶部は複数の領域の部分可変抵抗膜と、部分可変抵抗膜上に形成されて部分可変抵抗膜を覆い、かつ外側に拡大して形成された部分上部電極と、複数の部分上部電極が単一の前記拡大電極部に接続された構成を備え、複数の領域の部分可変抵抗膜は、複数の領域の部分下部電極上に形成され、部分下部電極は、第１、第２および第３の層間絶縁膜を貫通する導電体により、複数の配線として引き出される構成としてもよい。

この構成により、複数の部分上部電極が拡大電極部を介して接続された１つの配線と、複数の下部電極がそれぞれ接続された複数の配線とにより、微小な領域に集積された複数の記憶部をさらに利用することができる。

また、記憶部は、上部電極，可変抵抗膜および下部電極がクロスポイント型の構造からなる構成としてもよい。この構成により、さらに微小な領域に高集積化された不揮発性記憶素子が実現できる。

本発明の不揮発性記憶素子は、可変抵抗膜の一部を上部電極と下部電極とで挟み込んだ微細な部分を記憶領域とし、この記憶領域を含む記憶部を水素雰囲気や還元性雰囲気中に晒すことがないように、記憶部からの電極引き出し線を記憶部の下部に引き出す構成となっている。また、記憶部は低誘電率の絶縁膜で取り囲まれており、配線から離れた位置で不要な信号からのディスターブを受けることがない。さらに配線の間には十分な厚さの層間絶縁膜が配置されているので配線間の寄生容量の影響を受けることが少ない。

この構成により、本発明の不揮発性記憶素子を製造するプロセスは、記憶部をプロセスから保護すると共に、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程や配線形成工程等との親和性を図ることができる。このことにより、高集積化と高速化が可能な生産性の高い不揮発性記憶素子とその製造方法を実現するものである。なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・高速化が図れるという効果を奏する。

以下、本発明の実施の形態にかかる不揮発性記憶素子について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。

（第１の実施の形態）
図１から図５は、本発明の第１の実施の形態を示す図である。図１に示すように、本実施の形態の不揮発性記憶素子２０は、電極引き出し部が基板２１上に形成された第１の導電層２２と、基板２１上の他の領域に形成された第２の導電層２３と、第１の導電層２２および第２の導電層２３を含んだ基板２１上に形成された第１の層間絶縁膜２４とを有して構成される。

次に本実施の形態の不揮発性記憶素子２０の記憶部は、第１の層間絶縁膜２４上に形成された下部電極２５と、下部電極２５上に形成された可変抵抗膜２６と、可変抵抗膜２６上に形成されて可変抵抗膜２６の側面を含む全面を覆い、かつ外側に拡大して形成された上部電極２７とを有して構成される。さらに、上部電極２７の上に形成されて、上部電極２７の側面を含む全面を覆う水素バリア膜４５をさらに備えている。なお、上部電極２７の外側に拡大された拡大電極部２８に接し、拡大電極部２８の下に形成された接続電極２９と、下部電極２５と接続電極２９との側面を埋めて形成される第２の層間絶縁膜３０とは記憶部の下部を覆っている。また、記憶部の上部には記憶部および水素バリア膜を覆い、かつ第２の層間絶縁膜３０上に形成された第３の層間絶縁膜３１が形成されている。なお、図１では、接続電極が拡大電極部よりも大きさが小さい形状としているが、接続電極の横方向の大きさを大きくして、拡大電極部からはみ出すような大きさにしてもかまわない。この際には、第３の層間絶縁膜は、上記接続電極の表面を覆うように形成されることとなる。このことは、以下に述べる第２、第３の実施形態の構成についても同様である。

ところで、下部電極２５は第１の層間絶縁膜２４を貫通する第１のプラグ３２で第１の導電層２２に接続されたのち、第１の導電層２２の別の位置から第１、第２および第３の層間絶縁膜２４、３０、３１を貫通する第２のプラグ３３により、第３の層間絶縁膜３１上の第１の配線３４に接続されている。

同様に、上部電極２７は接続電極２９を介して第１の層間絶縁膜２４を貫通する第３のプラグ３５で第２の導電層２３に接続されたのち、第２の導電層２３に接続された第１、第２および第３の層間絶縁膜２４、３０、３１を貫通する第４のプラグ３６により、第３の層間絶縁膜３１上の第２の配線３７に接続されている。

さらに、本実施の形態の不揮発性記憶素子２０は、可変抵抗膜２６の底面は接続電極２９の上面と隣接しない構成からなり、下部電極２５上の可変抵抗膜２６の上面は、上部電極２７を介して電気的に接続電極２９の上面に接続されている。このように可変抵抗膜２６と接続電極２９とが直接接しない構成に分離することにより、可変抵抗膜２６を記憶部の材料に用いた不揮発性記憶素子２０は素子分離を確実に行うことができる。この構成により、電気的パルスもしくは磁気的パルスの印加を記憶部に行い、上部電極２７と可変抵抗膜２６との界面抵抗値を安定して増加または減少することにより抵抗値を増加または減少する特性を有する記憶領域を安定して形成することができる。

すなわち、下部電極２５上の上部電極２７との間に挟まれた領域の可変抵抗膜２６が、電気的パルスもしくは磁気的パルスの印加により抵抗値を増加または減少する特性を有する記憶領域を構成し、可変抵抗膜２６の抵抗値の変化により情報を記憶または読み出しを行うことにより、本実施の形態の不揮発性記憶素子２０は動作することとなる。

ここで、可変抵抗膜２６の材料としては、例えば、遷移金属の酸化物からなる高抵抗膜（例えば、ＦｅＯ_Ｘ）などがよく用いられている。また、層間絶縁膜は、例えば、弗素ドープ酸化膜が、配線材料は、例えば、アルミニウム（Ａｌ）材料や銅（Ｃｕ）材料が用いられている。上部電極、下部電極および接続電極は、例えば、耐酸化性の強い白金（Ｐｔ）膜もしくはＰｔを含む合金膜が用いられる。また、導電性を有する水素バリア性を有する金属膜または合金膜を用いてもよい。さらに、プラグの材料としては、例えば、タングステン（Ｗ）やタングステンと窒化チタン（Ｗ／ＴｉＮ）などが用いられる。

このように構成した本実施の形態の不揮発性記憶素子２０の可変抵抗膜２６に電気的パルスを印加したときの抵抗値の変化を図２に示す。なお、可変抵抗膜２６を形成した直後の測定開始初期では可変抵抗膜２６の抵抗値はばらつくので、可変抵抗膜２６の抵抗値が略一定になる動作を行った後の抵抗値を示している。

さて、第１の配線３４および第２の配線３７より下部電極２５と上部電極２７の間にパルス幅の異なる２種類の電気的パルス（１μｓｅｃより長い長パルスおよび１μｓｅｃより短い短パルス）を交互に印加すると、両電極間に挟まれた記憶部となる可変抵抗膜２６の抵抗値が図２に示すように変化する。すなわち、図２に示すように、短パルス（例えば、電圧Ｅ１、パルス幅１０ｎｓｅｃ）を印加すると抵抗値が減少して１．０×１０^３Ωの低抵抗値Ｒａを示し、長パルス（例えば、電圧Ｅ１、パルス幅１０μｓｅｃ）を印加すると抵抗値が増加して１．２×１０^５Ωの高抵抗値Ｒｂを示す。

また、図３に示すように、２つの異なる抵抗値ＲａまたはＲｂのうち、可変抵抗膜２６の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図３では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図３に示すように、可変抵抗膜２６の抵抗値がＲｂのときに短パルスを印加すると、抵抗値Ｒａが記録されて、可変抵抗膜２６の情報は「０」から「１」に書き換えられる。また、同様に可変抵抗膜２６の抵抗値がＲａのときに長パルスを印加すると、抵抗値Ｒｂが記録されて、可変抵抗膜２６の情報は「１」から「０」に書き換えられる。

この情報を読み取るときには、可変抵抗膜２６の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ２を印加して、図４に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図４に示すように情報「０」または情報「１」が読み取られる。このようにして、下部電極２５上の上部電極２７との間に挟まれた領域の可変抵抗膜２６が、記憶部として動作することで不揮発性記憶素子２０が動作する。

また、本実施の形態の不揮発性記憶素子２０は、下部電極２５上の上部電極２７との間に挟まれた領域の可変抵抗膜２６が他の電極から分離され、層間絶縁膜で周りを囲まれ、しかも、電気信号は周りを層間絶縁膜に囲まれたプラグにより、第１の配線３４および第２の配線３７から伝達されるので、配線遅延がほとんどなく、高速動作が可能となる。さらに、高抵抗の可変抵抗膜２６を使用すれば、微細化の限界は第１の層間絶縁膜２４中のプラグ間の間隔や下部電極２５および上部電極２７の間隔で決まる。すなわち、可変抵抗膜２６の一部から構成される記憶部の間隔は、製作プロセスのプロセスルールでの最小サイズにまで微細化でき、高集積化が可能となる。

次に、図５を用いて本実施の形態で示した不揮発性記憶素子２０の製造方法を説明する。図５（ａ）から（ｃ）は不揮発性記憶素子２０のプロセスフローの一例を順に示している。

図５（ａ）に示すように半導体基板２１の表面に、例えば、イオン注入法とアニールにより第１の導電層２２および第２の導電層２３を形成する。さらに、蒸着法などにより厚さ３５０ｎｍの第１の層間絶縁膜２４を形成する。ドライエッチング法により直径０．３μｍの第１のコンタクトホール３８と第２のコンタクトホール３９を第１の層間絶縁膜２４を貫通して半導体基板２１上の第１および第２の導電層２２、２３に到達するまで掘り進める。この第１および第２のコンタクトホール３８、３９をＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第１の層間絶縁膜２４の上まで堆積した後にＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜２４の上のＷとＴｉＮを除去するとともに表面を平坦化する。第１のプラグ３２および第３のプラグ３５が第１のコンタクトホール３８および第２のコンタクトホール３９の位置に形成される。さらに、蒸着法とエッチング法により、第１のプラグ３２および第３のプラグ３５の上に下部電極２５および接続電極２９がＰｔ材料で１００ｎｍの厚さに形成される。

さらに、図５（ｂ）に示すように、第２の層間絶縁膜３０で下部電極２５および接続電極２９の側面を埋め、表面をＣＭＰ技術により平坦化したのちに、ＦｅＯ_Ｘ等の遷移金属の酸化膜材料をスパッタ法やパルスレーザ堆積法により成膜し、可変抵抗膜２６が厚さ３０ｎｍに形成される。可変抵抗膜２６は下部電極２５上を覆う領域のみを残し、蒸着法とドライエッチング法により上部電極２７は可変抵抗膜２６の側面を含む全面を覆い、接続電極２９上を覆う拡大電極部２８を形成する。

さらに、図５（ｃ）に示すように蒸着法またはＣＶＤ法により水素バリア膜４５が形成され、ドライエッチング法により、水素バリア膜４５は上部電極２７の側面を含んで上部電極２７を覆うようにパターンニングされる。このように水素バリア膜４５で可変抵抗膜２６および上部電極２７を覆うことで、この後に適用される工程で水素雰囲気や還元性雰囲気が製造条件として使用されても、可変抵抗膜２６の特性が劣化することがない。さらに、この記憶部となる可変抵抗膜２６周辺を覆って保護する第３の層間絶縁膜３１を図５（ｃ）に示すように形成したのち、ドライエッチング法により直径０．３μｍのコンタクトホール４０、４１を半導体基板２１上の第１および第２の導電層２２、２３に到達するまで掘り進める。さらに、これらのコンタクトホール４０、４１をＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第３の層間絶縁膜３１の上まで堆積した後、ＣＭＰ技術を用いて第３の層間絶縁膜３１の上のＷおよびＴｉＮを除去するとともに表面を平坦化して、第２のプラグ３３および第４のプラグ３６が形成される。これらの第２および第４のプラグ３３、３６上に第１の配線３４および第２の配線３７が形成される。

以上のプロセスフローにより本実施形態の不揮発性記憶素子２０が製造される。これらのプロセスフローにより、記憶部は上部電極と下部電極に挟まれた可変抵抗膜の一部分に限定され、この可変抵抗膜を水素雰囲気や還元性雰囲気中に晒すことがないように上部電極や下部電極のプラグは可変抵抗膜の外側または下側に予め製作されて、半導体基板の導電層を介して別のプラグにより配線に電気的に接続される。このことにより、隣接する記憶部の間隔の微細化の限界は、上部電極と下部電極とを製作するプロセスルールの最小サイズにまでさらに微細化できる。

なお、本実施の形態の不揮発性記憶素子の記憶部を構成する可変抵抗膜は、上部電極と接続する接続電極と直接接しない分離した構造に構成されるので、例えば、高抵抗の可変抵抗膜を使用する場合に、記憶部に電気的パルスを印加することにより、記憶領域が上部電極と下部電極との間に安定に形成される。この可変抵抗膜を接続電極と直接接しない分離した構造は、高温の熱処理が必要な強誘電体材料を記憶部に採用する場合は構成することが難しい。しかしながら、本実施の形態のように高温の熱処理が不要な可変抵抗膜材料を記憶部に採用する場合は、可変抵抗膜を接続電極と直接接しない分離した構造は容易に構成できる。さらに、可変抵抗材料で不揮発性記憶素子を構成する場合は、可変抵抗素子からなる記憶部を微細な領域に形成することができるので微細化も容易である。したがって、上記のプロセスフローは今後のさらなる微細化が期待される半導体プロセスとの親和性もよいので、さらに不揮発性記憶素子の微細化・高集積化が実現できる。

（第２の実施の形態）
図６に本発明の第２の実施の形態における不揮発性記憶素子５０の断面図を示す。図６で上部電極５１の拡大電極部５２が少なくとも２つの領域の可変抵抗膜５３、５４に挟まれて、挟まれた可変抵抗膜５３、５４上の上部電極５２と接続されている。すなわち、図６で示すように、拡大電極部５２の開口部５５が拡大電極部５２の下の接続電極５６を覆い、開口部５５は接続電極５６の形状よりも少なくとも大きく形成されている。この両側に可変抵抗膜５３、５４が形成されている点が第１の実施の形態と本実施の形態の異なるところである。なお、図６に示すように可変抵抗膜５３、５４および上部電極５１は、側面を含み全面を水素バリア膜５８で覆われている。

このように可変抵抗膜５４と接続電極５６とが直接接しない構成に分離することにより、可変抵抗膜５４を記憶部の材料に用いた不揮発性記憶素子５０は素子分離を確実に行うことができる。この構成により、電気的パルスもしくは磁気的パルスの印加を記憶部に行い、上部電極５１と可変抵抗膜５４との界面抵抗値を安定して増加または減少することにより抵抗値を増加または減少する特性を有する記憶領域を安定して形成することができる。

さらに、この構成により接続電極５６と上部電極５２との接続をより確実にし、これらの接続部での接続形状を再現性よく製作することができ、これらの接続部での抵抗値をさらに小さくすることもできる。

なお、このように開口部５５を大きくすると可変抵抗膜５３、５４をパターニングして接続電極５６の近傍を除去すると接続電極５６に隣接した第２の層間絶縁膜３０の表面が露出する。本実施の形態では、高温で結晶焼成処理が必要な強誘電体材料ではなく、比較的低温で処理できる可変抵抗材料、例えば、ＦｅＯ_Ｘを用いているので、後のプロセスでこの露出した第２の層間絶縁膜３０の表面がエッチングされたり、微細な凹凸が生じたりすることがない。また、可変抵抗膜５３は上部電極５１と下部電極５７に挟まれた膜の一部が記憶部として働くので、このように開口部５５を大きく取っても記憶部としての動作能力はまったく問題がない。

上記で説明した図６に示す本実施の形態の不揮発性記憶素子５０にパルス幅の異なる２種類の電気的パルスを交互に印加したところ、第１の実施例と同様に上部電極５１と下部電極５７間に挟まれた可変抵抗膜５３の一部が記憶部として働き、その抵抗値が図２および図３に示すように変化することを確認した。

次に、図６の構成を基本として開口部５５の両側に記憶部を構成した不揮発性記憶素子の構成例を図７に示す。図７は本実施の形態における不揮発性記憶素子６０の配置図と断面図を示す。図７（ａ）は不揮発性記憶素子６０の配線を構成した面から見た配置図（平面図）を示し、図７（ｂ）は図７（ａ）のＢ−Ｂ線の断面から見た断面図を示す。図７（ａ）に示すように不揮発性記憶素子６０は直交する３つの記憶部をもつ。

図７（ａ）において、開口部６５を持つ拡大電極部６２を囲んで、かつ拡大電極部６２に接続された３つの部分上部電極６１、７０、７１の下に部分可変抵抗膜と部分下部電極からなる３つの記憶部がそれぞれ構成されている。なお、部分可変抵抗膜６４は、拡大電極部６２の開口部６５の形状を整えるために形成されている。

また、部分上部電極６１、７０、７１に挟まれて接続された拡大電極部６２はプラグと第２の導電層２３を介して第２の配線３７に接続されている。一方、部分上部電極６１、７０、７１の下の部分下部電極は、プラグと第１の導電層２２、７６、７７を介して第１の配線３４、８０、８１に接続されている。なお、図７（ｂ）に示すように、可変抵抗膜６８、６９および上部電極６１、７０、７１は、側面を含み全面を水素バリア膜８２で覆われている。

さらに図７（ａ）のＢ−Ｂの断面から見た図７（ｂ）の不揮発性記憶素子６０の断面図には、図７（ａ）で示された３つの記憶部のうち、１つの記憶部に直交して２つの記憶部が示されている。すなわち、接続電極６６とその上部の拡大電極部６２を中心にして、左右に部分可変抵抗膜６８、６９が配置されている。この部分可変抵抗膜６８、６９はそれぞれ部分上部電極７０、７１と部分下部電極７２、７３に上下を挟まれて左右２つの記憶部を形成する。

このときに部分上部電極６１、７０、７１は拡大電極部６２に集約して接続されて、接続電極６６から第３のプラグ３５を介して第３の層間絶縁層３１の上の第２の導電層２３に接続される。なお、第２の導電層２３は第４のプラグにより第２の配線に接続される。一方、図７（ｂ）の部分下部電極７２、７３は、それぞれ第５のプラグ７４、第６のプラグ７５を介して第２の導電層２３と直交する第１の導電層７６、７７に接続される。なお、第１の導電層７６、７７はそれぞれ第７のプラグ７８、第８のプラグ７９により第３の層間絶縁層３１の上の第１の配線８０、８１に接続される。

以上で述べた構成により、複数の部分上部電極が拡大電極部を介して接続された１つの配線と、複数の下部電極がそれぞれ接続された複数の配線とにより、微小な領域に集積された複数の記憶部を持つ不揮発性記憶素子が実現できる。

（第３の実施の形態）
図８に第３の実施形態の不揮発性記憶素子９０の断面図を示す。第２の実施形態で示したように、微小な領域に集積された複数の記憶部を持つ不揮発性記憶素子として、例えば図８で示すクロスポイント型の構造からなる不揮発性記憶素子がある。

図８（ａ）で示すように記憶部は、可変抵抗膜９１が複数の部分上部電極９２と複数の部分下部電極９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅとで挟まれた５つの領域に分かれている。一方、図８（ａ）のＣ−Ｃの断面から直交する方向を見た断面図を図８（ｂ）に示す。可変抵抗膜９１が複数の部分上部電極９２ａ、９２ｂ、９３ｃ、９３ｄ、９３ｅと複数の下部電極９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅとで挟まれた５つの領域に分かれている。すなわち、記憶部は直交する方向にそれぞれ５つの領域に分かれるので合計で２５の記憶部が形成されることとなる。なお、図８（ｂ）において複数の下部電極９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅは分離しているが、それぞれ第１のプラグ９４ａ、９４ｂ、９４ｃ、９４ｄ、９４ｅを介して共通の第１の導電層１０３により通電され、第２のプラグ９５により第１の配線９６に接続されている。なお、図８（ａ）に示すように可変抵抗膜９１および上部電極９２は、側面を含み全面を水素バリア膜８９で覆われている。

図８（ａ）の上部電極９２（図８（ｂ）では複数の部分上部電極９２ａ、９２ｂ、９３ｃ、９３ｄ、９３ｅに相当する）も同様に拡大電極部９７および接続電極９８を介して第３のプラグ９９により第２の導電層１００により通電され、第４のプラグ１０１により第２の配線１０２に接続されている。

このように構成されたクロスポイント型の不揮発性記憶素子９０が形成された半導体チップ表面から見た要部１１０の模式図（平面図）を図９に示す。ストライプ状の上部電極９２と下部電極９３がそれぞれ５本ずつ直交して、その交差した部分にある可変抵抗膜９１の一部が記憶部１０５として動作する。図９でストライプ状の上部電極９２は半導体基板に形成された第２の導電層１００に接続されたのち、ストライプ状の第２の配線に接続されている。また、ストライプ状の下部電極９３（図示していない）は半導体基板に形成されたストライプ状の第１の導電層１０３に接続されたのち、ストライプ状の配線９６に接続される。

図９に示すような構成により、さらに微小な領域に高集積化された不揮発性記憶素子が実現できる。なお、可変抵抗膜を用いたクロスポイント型の不揮発性記憶素子が高集積化に適していることがわかる。

なお、上記の第１の実施の形態から第３の実施の形態で用いた可変抵抗膜材料は、材料として、ＦｅＯ_Ｘを例に説明したが、他の遷移金属であるニッケル（Ｎｉ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等を用いてもよい。

また、配線材料としてアルミニウム（Ａｌ）や銅（Ｃｕ）を用いたが、Ｓｉ半導体プロセスで用いられる白金（Ｐｔ）やタングステン（Ｗ）等を用いてもよい。

また、コンタクト電極としてＷを用いたが、他の電極材料であるＣｕ、Ｐｔ、Ａｌ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ等を用いてもよい。

なお、水素バリア膜は絶縁性であっても導電性であってもよい。絶縁性水素バリア膜としては、例えば、ＳｉＮ、ＳｉＯＮ、ＴｉＯ_２、ＴａＯなどの材料の膜が用いられる。また、導電性水素バリア膜は、例えば、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮなどの材料の膜、または、これらを含む合金膜などが用いられる。

本発明は、高速化と高集積化を実現する大容量の不揮発性記憶素子を提供するものであり、携帯情報機器や情報家電等の電子機器の高速化・小型化に有用である。

本発明の第１の実施の形態における不揮発性記憶素子の断面図 パルス幅の異なる2種類の電気的パルスを交互に印加したときのパルス数に対する可変抵抗膜の抵抗値の変化を示す図 ２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図 情報を読み取るときの２つの異なる抵抗値に対する出力電流値の対応関係を示す図 （ａ）から（ｃ）は本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図 本発明の第２の実施の形態における不揮発性記憶素子の断面図 本発明の第２の実施の形態における３つの記憶部を持つ不揮発性記憶素子の構成図で、（ａ）は不揮発性記憶素子の配線を構成した面から見た配置図、（ｂ）は（ａ）のＢ−Ｂ線の断面から見た断面図 本発明の第３の実施の形態における不揮発性記憶素子の断面図で、（ａ）はクロスポイント型の不揮発性記憶素子の断面図、（ｂ）は（ａ）のＣ−Ｃ線の断面から見た断面図 本発明の第３の実施の形態におけるクロスポイント型の不揮発性記憶素子の半導体チップ表面の要部模式図 従来の不揮発性記憶素子の要部断面図で、（ａ）は強誘電体キャパシタとトランジスタが形成された素子構造の断面図、（ｂ）は（ａ）のＡ−Ａ線から見た断面図

符号の説明

１ 高濃度不純物拡散層
２，１６ トランジスタ
３，２１ （半導体）基板
４，２４ 第１の層間絶縁膜
５，３２，９４，９４ａ，９４ｂ，９４ｃ，９４ｄ，９４ｅ 第１のプラグ
６，３３，９５ 第２のプラグ
７，２５，５７ 下部電極
８ キャパシタ絶縁膜
９，２７，５１ 上部電極
１０，３０ 第２の層間絶縁膜
１１，１４ 配線
１２，３５，９９ 第３のプラグ
１３，５６ 接続電極
１５ キャパシタ
１７，５５，６５ 開口部
１８ 埋込絶縁膜
２０，５０，６０，９０ 不揮発性記憶素子
２２，７６，７７，１０３，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ 第１の導電層
２３，１００，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０１ｅ 第２の導電層
２６，５３，５４，９１ 可変抵抗膜
２８，５２，６２，９７ 拡大電極部
２９，９８ 接続電極
３１ 第３の層間絶縁膜
３４，８０，８１，９６，９６ａ，９６ｂ，９６ｃ，９６ｄ，９６ｅ 第１の配線
３６，１０１ 第４のプラグ
３７，１０２ 第２の配線
３８ 第１のコンタクトホール
３９ 第２のコンタクトホール
４０，４１ コンタクトホール
４５，５８，８２，８９ 水素バリア膜
６１，７０，７１，９２，９２ａ，９２ｂ，９２ｃ，９２ｄ，９２ｅ 部分上部電極
６４，６８，６９ 部分可変抵抗膜
７２，７３，９３，９３ａ，９３ｂ，９３ｃ，９３ｄ，９３ｅ 部分下部電極
７４ 第５のプラグ
７５ 第６のプラグ
７８ 第７のプラグ
７９ 第８のプラグ
１０５ 記憶部
１１０ 半導体チップから見た要部

Claims (6)

1. 基板上に形成された第１の導電層と、前記基板上の他の領域に形成された第２の導電層と、前記第１の導電層および前記第２の導電層を含んだ前記基板上に形成された第１の層間絶縁膜と、を有する電極引き出し部と、
   前記第１の層間絶縁膜上に形成された下部電極と、前記下部電極上に形成された可変抵抗膜と、前記可変抵抗膜上に形成され前記可変抵抗膜の側面を含む全面を覆い、かつ外側に拡大して形成された上部電極と、を有する記憶部と、
   前記上部電極のうちの外側に拡大された拡大電極部に接し、前記拡大電極部の下に形成された接続電極と、
   前記下部電極と前記接続電極との側面を埋めて形成される第２の層間絶縁膜と、
   前記接続電極および前記記憶部を覆い、かつ前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、
   を備え、
   前記可変抵抗膜の底面は前記接続電極の上面と直接接することなく、かつ前記上部電極は電気的に前記接続電極の上面に接続され、
   前記上部電極のうちの前記拡大電極部は少なくとも２つの領域の前記可変抵抗膜に挟まれており、
   前記拡大電極部の開口部は前記接続電極部を覆い、かつ前記接続電極部の形状よりも大きく、
   前記可変抵抗膜が、前記下部電極と前記上部電極との間に電気的パルスもしくは磁気的パルスを印加することにより抵抗値を増加または減少する特性を有する記憶領域を構成し、前記抵抗値の変化により情報を記憶または読み出しを行うことを特徴とする不揮発性記憶素子。
2. 前記下部電極は、
   前記第１の層間絶縁膜を貫通する第１のプラグで前記第１の導電層に接続され、
   前記第１の導電層に接続され、かつ前記第１、第２および第３の層間絶縁膜を貫通する第２のプラグにより、前記第３の層間絶縁膜上の第１の配線に接続され、
   前記上部電極は、
   前記接続電極を介して前記第１の層間絶縁膜を貫通する第３のプラグで前記第２の導電
   層に接続され、かつ前記第２の導電層に接続された、前記第１、第２および第３の層間絶縁膜を貫通する第４のプラグにより、前記第３の層間絶縁膜上の第２の配線に接続されることを特徴とする請求項１に記載の不揮発性記憶素子。
3. 前記上部電極から引き出される第２の導電層の方向が、前記下部電極より引き出される第１の導電層の方向と直交することを特徴とする請求項１または請求項２に記載の不揮発性記憶素子。
4. 前記上部電極の上に形成され、前記上部電極の側面を含む全面を覆う水素バリア膜をさらに備えたことを特徴とする請求項１から請求項３のいずれか１項に記載の不揮発性記憶素子。
5. 前記記憶部は複数の領域の部分可変抵抗膜と、前記部分可変抵抗膜上に形成されて前記部分可変抵抗膜を覆い、かつ外側に拡大して形成された部分上部電極と、複数の前記部分上部電極が単一の前記拡大電極部に接続された構成を備え、
   複数の領域の前記部分可変抵抗膜は、複数の領域の部分下部電極上に形成され、
   前記部分下部電極は、前記第１、第２および第３の層間絶縁膜を貫通する導電体により、複数の配線として引き出されることを特徴とする請求項１から請求項４のいずれか１項に記載の不揮発性記憶素子。
6. 前記記憶部は、前記上部電極、前記可変抵抗膜および前記下部電極がクロスポイント型の構造からなることを特徴とする請求項１から請求項３のいずれか１項に記載の不揮発性記憶素子。

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