JP4228033B2 - 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法 - Google Patents

不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法 Download PDF

Info

Publication number
JP4228033B2
JP4228033B2 JP2008503855A JP2008503855A JP4228033B2 JP 4228033 B2 JP4228033 B2 JP 4228033B2 JP 2008503855 A JP2008503855 A JP 2008503855A JP 2008503855 A JP2008503855 A JP 2008503855A JP 4228033 B2 JP4228033 B2 JP 4228033B2
Authority
JP
Japan
Prior art keywords
region
electrode layer
metal oxide
thin film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008503855A
Other languages
English (en)
Other versions
JPWO2007102483A1 (ja
Inventor
良男 川島
剛 高木
巧 三河
志強 魏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP4228033B2 publication Critical patent/JP4228033B2/ja
Publication of JPWO2007102483A1 publication Critical patent/JPWO2007102483A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H10N70/046—Modification of switching materials after formation, e.g. doping by diffusion, e.g. photo-dissolution
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶素子、不揮発性記憶装置、及びそれらの製造方法に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、さらに大容量で、かつ不揮発性の記憶素子の要求が高まってきている。こうした要求に応えるための１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持し続ける材料を用いた記憶素子が注目されている。
図１９は、このような不揮発性記憶素子の第１の従来例（例えば、特許文献１を参照。）の構成を示す要部断面図である。この不揮発性記憶素子は、図１９に示すように、基板１１０の主面にトランジスタ１６０及び不揮発性記憶部２００が形成されている。トランジスタ１６０は不揮発性記憶部２００のビット線への導通を制御する回路を構成するもので、ソース領域１２０、ドレイン領域１３０、ゲート絶縁膜１４０及びゲート電極１５０で構成されている。不揮発性記憶部２００は、ドレイン領域１３０に接続された下部電極１７０と、電圧パルス又は電流パルスによって抵抗が可逆的に変化する抵抗変化物質層１８０と、上部電極１９０とを備えている。さらに、基板１１０上に形成されたトランジスタ１６０及び不揮発性記憶部２００は層間絶縁層２１０により覆われ、上部電極１９０は電極配線２２０に接続されている。
抵抗変化物質層１８０を構成する物質としては、ニッケル酸化物（ＮｉＯ）、バナジウム酸化物（Ｖ2Ｏ5）、亜鉛酸化物（ＺｎＯ）、ニオブ酸化物（Ｎｂ2Ｏ5）、チタン酸化物（ＴｉＯ2）、タングステン酸化物（ＷＯ3）、又はコバルト酸化物（ＣｏＯ）等が用いられている。このような遷移金属酸化物は、閾値以上の電圧又は電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧又は電流が印加されるまで、その抵抗値を維持し続けることが知られている。
図２０Ａは、このような不揮発性記憶素子の第２の従来例（例えば、特許文献２を参照。）の構成を示す斜視図であり、図２０Ｂは、図２０ＡのXXIIB-XXIIB線に沿った断面を示す断面図である。図１９に示す第１の従来例が、１トランジスタ／１不揮発性記憶部の構成になっているのに対して、図２０Ａ及び図２０Ｂに示す第２の従来例は、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させたクロスポイント型である。
図２０Ａに示すように、基板２３０には下部電極２４０が形成され、その上にアクティブ層２５０が形成されている。アクティブ層２５０の上には、下部電極２４０に直交するように上部電極２６０が形成されている。図２０Ｂに示すように、下部電極２４０と上部電極２６０とが立体交差している領域が記憶領域２７０になっており、下部電極２４０と上部電極２６０とはそれぞれワード線又はビット線として機能する。この例においては、記憶領域２７０は便宜上示した領域であって、その組成は全くその他の領域と同じである。基板２３０の材料としては、ＬａＡｌＯ3、Ｓｉ、ＴｉＮなどのアモルファス、多結晶又は単結晶が用いられる。下部電極２４０の材料としては、ＹＢＣＯ（ＹＢａ2Ｃｕ3Ｏ7）が、またアクティブ層２５０の材料としては、印加される電気信号に応答して抵抗が変化する材料が用いられる。
特開２００４−３６３６０４号公報 特開２００３−６８９８４号公報
上記第１の従来例では、電圧または電流によって抵抗値が可逆的に変化する可変抵抗層が上部電極および下部電極に挟まれた領域に形成されている。この可変抵抗層の周囲は、通常半導体デバイスに用いられる層間絶縁層（例えば、二酸化シリコン膜）で囲まれている。この場合、上部電極と下部電極との電極間以外の領域の抵抗変化物質をエッチング除去するときに上記電極間に残される領域の可変抵抗層の側壁部が損傷を受け、電気特性及び抵抗変化特性が劣化しやすい。
また、上記第２の従来例では、下部電極と上部電極とのクロスポイントをすべて含んでアクティブ層（可変抵抗層に同じ）が形成されており、記憶領域に損傷が発生することはない。しかしながら、高密度化するにつれて、近接するクロスポイント間でのクロストークが生じやすくなり、大容量化に対する制約となる。
本発明は、上記の従来の課題を解決するもので、より微細化が可能で、かつ可変抵抗層の安定性を改善する不揮発性記憶素子、その不揮発性記憶素子を備える不揮発性記憶装置、およびそれらの製造方法を提供することを目的とする。
上述した課題を解決するために、本発明の不揮発性記憶素子は、下部電極層と、前記下部電極層より上方に形成された上部電極層と、前記下部電極層と前記上部電極層との間に形成される金属酸化物薄膜層とを備え、前記金属酸化物薄膜層は、酸素量が増加するに従い抵抗値が上昇する金属酸化物であり、かつ、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い第２の領域とを含み、前記下部電極層及び前記上部電極層と前記第１の領域の少なくとも一部とが、前記第１の領域の厚み方向から見て重なるように配されており、前記第１の領域及び前記第２の領域は、同一の元素からなる。
上記発明に係る不揮発性記憶素子において、前記金属酸化物薄膜層は、遷移金属酸化物材料からなることが好ましい。このような構成とすることにより、第１の領域よりも酸素の含有量が多い第２の領域を容易に形成することが可能となる。
また、上記発明に係る不揮発性記憶素子において、前記下部電極層と前記上部電極層との間に電気的パルスが与えられることにより前記第１の領域の抵抗値が増加した場合に、前記第２の領域が、その抵抗値が第１の領域の抵抗値よりも大きくなるように構成されていることが好ましい。これにより、クロストークを確実に防止することができるため、大容量の不揮発性記憶素子を実現することができる。
また、上記発明に係る不揮発性記憶素子において、前記金属酸化物薄膜層が酸化鉄薄膜で構成され、前記第１の領域が四酸化三鉄（Ｆｅ3Ｏ4）で構成されていてもよい。さらに、前記第２の領域が三酸化二鉄（Ｆｅ2Ｏ3）で構成されていてもよい。これにより、第１の領域の抵抗値の変化特性が安定し、また、第２の領域をほぼ絶縁体とすることができる。
本発明の不揮発性記憶装置は、基板と、前記基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点のそれぞれに対応してマトリクス状に配される、複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、下部電極層と、前記下部電極層より上方に形成された上部電極層と、前記下部電極層と前記上部電極層との間に形成される金属酸化物薄膜層とを有し、前記金属酸化物薄膜層は、酸素量が増加するに従い抵抗値が上昇する金属酸化物であり、かつ、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い第２の領域とを含み、前記下部電極層及び前記上部電極層と前記第１の領域とが、前記第１の領域の厚み方向から見て重なるように配されており、前記第１の領域及び前記第２の領域は同一の元素からなり、前記立体交差点のそれぞれの交差領域における前記第１の電極配線が前記下部電極層を構成し、前記第２の電極配線が前記上部電極層を構成する。
上記発明に係る不揮発性記憶装置において、隣り合う複数の前記不揮発性記憶素子が有する前記金属酸化物薄膜層が、連続的に形成されていてもよい。このような構成とすることにより、金属酸化物薄膜層を物理的に分離するような工程が不要となる。
また、上記発明に係る不揮発性記憶装置において、前記不揮発性記憶素子が有する前記金属酸化物薄膜層のそれぞれが、前記金属酸化物薄膜層の厚み方向から見て、前記交差領域より大きな外形形状を有し、且つ隣り合う前記不揮発性記憶素子が有する前記金属酸化物薄膜層は分離されていてもよい。
また、上記発明に係る不揮発性記憶装置が備える前記不揮発性記憶素子のそれぞれにおいて、前記第１の領域と前記上部電極層との間に接続電極層が形成されていてもよい。
また、上記発明に係る不揮発性記憶装置が、前記不揮発性記憶素子のそれぞれが有する前記下部電極層及び前記上部電極層と電気的に接続された半導体集積回路を更に備えるようにしてもよい。
また、上記発明に係る不揮発性記憶装置が備える前記不揮発性記憶素子のそれぞれにおいて、前記下部電極層又は前記上部電極層と電気的に接続された整流素子を更に備えるようにしてもよい。
本発明の不揮発性記憶素子の製造方法は、下部電極層と、前記下部電極層より上方に形成された上部電極層と、前記下部電極層と前記上部電極層との間に形成され、かつ、酸素量が増加するに従い抵抗値が上昇する金属酸化物からなる金属酸化物薄膜層とを備える不揮発性記憶素子の製造方法であって、前記下部電極層上に前記金属酸化物薄膜層を形成する工程と、前記金属酸化物薄膜層上に前記上部電極層を形成する工程と、前記上部電極層および前記金属酸化物薄膜層および前記下部電極層を側壁を有する所定の形状に形成する工程と、前記側壁を有する所定の形状に形成する工程の後、前記側壁を有する所定の形状に形成された前記金属酸化物薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する前記金属酸化物薄膜層における第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い前記金属酸化物薄膜層における第２の領域とを形成する工程とを有する。
本発明の不揮発性記憶装置の製造方法は、基板と、前記基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点のそれぞれに対応してマトリクス状に配される、複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれが、下部電極層と、前記下部電極層より上方に形成された上部電極層と、前記下部電極層と前記上部電極層との間に形成され、かつ、酸素量が増加するに従い抵抗値が上昇する金属酸化物からなる金属酸化物薄膜層とを有し、前記立体交差点のそれぞれの交差領域における前記第１の電極配線が前記下部電極層を構成し、前記第２の電極配線が前記上部電極層を構成する、不揮発性記憶装置の製造方法であって、前記基板上に前記複数の第１の電極配線を形成する工程と、前記複数の第１の電極配線上に、前記金属酸化物薄膜層を形成する工程と、前記金属酸化物薄膜層上に上部電極層を形成する工程と、前記金属酸化物薄膜層と前記上部電極層とのうち、少なくとも前記上部電極層を所定の形状に形成して前記金属酸化物薄膜層が前記上部電極層に覆われていない領域を形成する工程と、前記覆われていない領域を形成する工程の後、前記金属酸化物薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する前記金属酸化物薄膜層における第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い前記金属酸化物薄膜層における第２の領域とを形成する酸素処理工程とを有する。
本発明の不揮発性記憶素子の製造方法は、基板と、前記基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点のそれぞれに対応してマトリクス状に配される、複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれが、下部電極層と、前記下部電極層より上方に形成された接続電極層と、前記接続電極層より上方に形成された上部電極層と、前記下部電極層と前記接続電極層との間に形成され、かつ、酸素量が増加するに従い抵抗値が上昇する金属酸化物からなる金属酸化物薄膜層とを有し、前記立体交差点のそれぞれの交差領域における前記第１の電極配線が前記下部電極層を構成し、前記第２の電極配線が前記上部電極層を構成する、不揮発性記憶装置の製造方法であって、前記基板上に前記複数の第１の電極配線を形成する工程と、前記複数の第１の電極配線上に、前記金属酸化物薄膜層を形成する工程と、前記金属酸化物薄膜層上に前記接続電極層を形成する工程と、前記金属酸化物薄膜層と前記接続電極層とのうち、少なくとも前記接続電極層を所定の形状に形成して前記金属酸化物薄膜層が前記接続電極層に覆われていない領域を形成する工程と、前記覆われていない領域を形成する工程の後、前記金属酸化物薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する前記金属酸化物薄膜層における第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い前記金属酸化物薄膜層における第２の領域とを形成する酸素処理工程と、前記接続電極層上に前記第２の電極配線を形成する工程とを有する。
さらに、上記発明に係る不揮発性記憶装置の製造方法が、前記下部電極層及び前記上部電極層と電気的に接続される半導体集積回路を前記基板に形成する工程を更に有していてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の不揮発性記憶素子及び不揮発性記憶装置によれば、微細化してもクロストークを抑制することができ、また可変抵抗層の側壁ダメージを防ぐこともできる。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素には同じ符号を付しており、説明を省略する場合がある。また、便宜上、一部が拡大されて図示される場合がある。
（第１の実施の形態）
［不揮発性記憶素子の構成］
図１Ａ、本発明の第１の実施の形態に係る不揮発性記憶素子の記憶部の要部の構成を模式的に示す斜視図であり、図１Ｂは、図１ＡのIB-IB線に沿った断面を示す断面図である。図１Ａ及び図１Ｂに示すように、本発明の不揮発性記憶素子１Ａは、下部電極層２と、下部電極層２より上方に形成された上部電極層４とを備えている。これらの下部電極層２と上部電極層４との間には、金属酸化物薄膜層３が形成されている。
金属酸化物薄膜層３は、第１の領域３ａと、その第１の領域３ａの外周を囲むように設けられた第２の領域３ｂとから構成される。すなわち、金属酸化物薄膜層３の内部領域が第１の領域３ａに相当し、外周領域が第２の領域３ｂに相当する。図１Ｂにおいては、金属酸化物薄膜層３全体（符号１００で示される領域）のうち、符号１０２で表される領域が第１の領域３ａであり、符号１０３で表される領域が第２の領域３ｂである。後述するように、第１の領域３ａは、下部電極層値２と上部電極層４との間に与えられる電気的パルスにより抵抗値が増加または減少する可変抵抗層として機能する。また、第２の領域３ｂは、第１の領域３ａよりも酸素の含有量または組成比が多くなるように構成されている。
なお、第２の領域３ｂは、第１の領域３ａと接する領域から外周方向に向かって酸素の含有量が傾斜的に多くなるような構造であってもよい。
下部電極層２及び上部電極層４と、金属酸化物薄膜層３の第１の領域３ａとは、第１の領域３ａの厚み方向から見て重なるように配されている。図１Ａ及び図１Ｂに示す例では、平面視で、第１の領域３ａの全部が、下部電極層２及び上部電極層４と重なっている。しかしながら、本発明はこのような態様に限定されるわけではなく、少なくとも第１の領域３ａの一部が、第１の領域３ａの厚み方向から見て、下部電極層２及び上部電極層４と重なっていればよい。
図２Ａは、本発明の第１の実施の形態に係る不揮発性記憶素子１Ａの具体的な構成を示す断面図であり、図２Ｂは、同じく構成を模式的に示す平面図である。なお、通常の場合、基板上には多数の記憶素子が形成されるが、図面の簡略化のため、ここでは１個の記憶素子のみが図示されている。また、理解しやすいように、一部を拡大して示している。
図２Ａに示すように、本実施の形態の不揮発性記憶素子１Ａは、半導体集積回路が形成されているシリコン半導体等の基板５上に形成されている。基板５上には配線パターン６が形成されており、その配線パターン６の上には、下部電極層２が形成されている。下部電極層２の上には、金属酸化物薄膜層３が形成されており、その金属酸化物薄膜層３の上には、上部電極層４が形成されている。そして、これら配線パターン６、下部電極層２、金属酸化物薄膜層３及び上部電極層４を覆うように絶縁体層７が形成されている。
絶縁体層７の上面には配線パターン８が形成されている。そして、絶縁体層７を貫通するようコンタクト８ａが形成され、このコンタクト８ａによって上部電極層４が配線パターン８に接続されている。
金属酸化物薄膜層３は、第１の領域３ａと、その第１の領域３ａの外周を囲むように設けられ、第１の領域３ａよりも酸素の含有量が多い第２の領域３ｂとから構成される。ここで、第１の領域３ａは、下部電極層２と上部電極層４との間に与えられる電気的パルスにより抵抗値が増加または減少する可変抵抗層からなる。
なお、第２の領域３ｂは、第１の領域３ａと接する領域から外周方向に向かって酸素の含有量が傾斜的に多くなるような構造であってもよい。
また、金属酸化物薄膜層３は、遷移金属酸化物材料、具体的には酸化鉄薄膜で構成されており、第１の領域３ａは四酸化三鉄（Ｆｅ3Ｏ4）である。なお、第１の領域３ａの材料としては、ＮｉＯx又はＴｉＯxなど、酸素量ｘが増加するに従い、抵抗値が上昇する遷移金属酸化物材料を用いることができる。
図２Ｂに示すように、基板５に形成されている半導体集積回路６０と不揮発性記憶素子１Ａとは、電気的に接続されている。より詳細には、半導体集積回路６０と不揮発性記憶素子１Ａの下部電極層２及び上部電極層４とが、電気的に接続されている。
［不揮発性記憶素子の動作］
次に、以上のように構成された不揮発性記憶素子１Ａの動作を説明する。
この不揮発性記憶素子１Ａにおいては、下部電極層２と上部電極層４との間に第１の所定の電気的パルス（電流パルス又は電圧パルス）を印加する。この場合、下部電極層２と上部電極層４との間に配されている金属酸化物薄膜層３の第１の領域３ａにこの電気的パルスが印加されることになる。これにより、この金属酸化物薄膜層３の第１の領域３ａが第１の所定の抵抗値となり、その状態を維持する。そして、この状態において、下部電極層２と上部電極層４との間に第２の所定の電気的パルスを印加すると、金属酸化物薄膜層３の第１の領域３ａの抵抗値が第２の所定の抵抗値となり、その状態を維持する。
ここで、第１の所定の抵抗値と第２の所定の抵抗値とを、例えば２値データの２つの値にそれぞれ対応させる。その結果、第１又は第２の所定の電気的パルスを金属酸化物薄膜層３の第１の領域３ａに印加することにより、不揮発性記憶素子１Ａに２値データを書き込むことができる。また、不揮発性記憶素子１Ａに対し、金属酸化物薄膜層３の第１の領域３ａの抵抗値が変化しないような電圧又は電流を供給して、その抵抗値を検出することにより、不揮発性記憶素子１Ａに書き込まれた２値データを読み出すことができる。
このように下部電極層２と上部電極層４との間に配されている金属酸化物薄膜層３の第１の領域３ａが、記憶部として機能することになる。
本発明においては、上述したように、金属酸化物薄膜層３の第１の領域３ａと比べて、第２の領域３ｂの方が、酸素含有量が多くなっている。そのため、第２の領域３ｂの抵抗値は、第１の領域３ａの抵抗値と比べて、高くなる。このように、抵抗値がより高い第２の領域３ｂを用いて第１の領域３ａの外周を囲むことによって、クロストークを抑制することができ、また、金属酸化物薄膜層３の側壁ダメージを防止すること等が可能となる。その結果、電気的特性の劣化を防止することができる不揮発性記憶素子を実現することができる。
［不揮発性記憶素子の製造方法］
次に、不揮発性記憶素子１Ａの製造方法について説明する。
図３Ａ乃至図３Ｅは、本発明の第１の実施の形態に係る不揮発性記憶素子１Ａの製造方法の工程を示す断面図である。
図３Ａに示す工程において、所定の配線パターン６が形成された基板５上に、下部電極層２、金属酸化物薄膜層３及び上部電極層４を、この順に形成する。なお、ここでは、所定のパターン形状にエッチングされた状態だけではなく、成膜した状態をも含めて、下部電極層２、金属酸化物薄膜層３及び上部電極層４と呼んでいる。
下部電極層２および上部電極層４の材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）または白金（Ｐｔ）等、半導体素子又は従来の不揮発性記憶素子で用いられている電極材料を用いることができる。また、金属酸化物薄膜層３としては、遷移金属酸化物材料を用いることができる。具体的には、四酸化三鉄（Ｆｅ3Ｏ4）、酸化チタン（ＴｉＯx）、酸化ニッケル（ＮｉＯx）、等の遷移金属酸化物を用いることができ、他にも金属に対する酸素量が多くなるに従い、抵抗値が上昇する遷移金属酸化物を用いることができる。
次に、図３Ｂに示す工程において、記憶部を作製するために、通常の露光プロセス及び現像プロセスによって、所定のパターン形状のレジスト膜９を形成する。
次に、図３Ｃに示す工程において、上部電極層４、金属酸化物抵抗薄膜層３及び下部電極層２を、それぞれエッチングする。これにより、下部電極層２と上部電極層４とにより金属酸化物薄膜層３が挟まれた構造の記憶部が形成される。
次に、図３Ｄに示す工程において、レジスト膜９を除去する。その後、絶縁体層７を形成することになるが、その前に、酸化雰囲気中でプラズマ処理すると、金属酸化物薄膜層３の側壁から活性酸素、酸素イオンあるいは酸素原子が拡散し、金属酸化物薄膜層３の外周領域内で結合あるいは当該外周領域内に取り込まれる。これにより、金属酸化物薄膜層３の外周領域は、成膜した状態の金属酸化物薄膜層３のままである内部領域と比べて、酸素の含有量または酸素の組成比が大きくなる。ここでの金属酸化物薄膜層３の内部領域が第１の領域３ａとなり、外部領域が第２の領域３ｂとなる。
なお、上述したように、本実施の形態においては、絶縁体層７を形成する前に第２の領域３ｂを形成しているが、例えば、絶縁体層７を形成するときの酸素雰囲気プラズマによって第２の領域３ｂを形成するようにしてもよい。
上述した第２の領域３ｂを形成する工程においては、酸化雰囲気中でプラズマ処理を行っているが、本発明はこれに限定されるわけではなく、酸素を含む雰囲気下で、加熱及びプラズマ処理の少なくともいずれかの処理を行うようにすればよい。以下、そのような加熱又はプラズマ処理を行う工程を、酸素処理工程と呼ぶことにする。
その後、図３Ｅに示す工程において、配線パターン６、下部電極層２、金属酸化物薄膜層３及び上部電極層４を覆う絶縁体層７を形成する。
そして、図３Ｆに示す工程において、フォトリソグラフィを用いたエッチングにより、絶縁体層７にその表面から上部電極層４に至るようにコンタクトホールを形成した後、スパッタリング及びフォトリソグラフィにより、絶縁体層７の表面の所定位置に、そのコンタクトホールを埋めるようにして配線パターン８を形成する。その結果、コンタクトホールを埋めるコンタクト８ａにより上部電極層４に接続された配線パターン８が形成される。
このように形成された配線パターン６及び８と、基板５に形成された半導体集積回路とは電気的に接続される。したがって、この半導体集積回路と不揮発性記憶素子１Ａの下部電極層２及び上部電極層４とが、電気的に接続されることになる。なお、半導体集積回路の形成工程は従来のものと同様である。
このようにして、図２Ａ及び図２Ｂに示す不揮発性記憶素子１Ａが製造される。この不揮発性記憶素子１Ａを用いて、例えば１トランジスタ／１不揮発性記憶部の構成からなる不揮発性記憶素子を作製することができる。
このような構成とすることにより、金属酸化物薄膜層３の側壁ダメージを防止することができるため、電気的劣化を防ぐことができる。また、下部電極層２と上部電極層４との間の短絡不良等も防止できるので、再現性が良好で、かつ安定的な特性を有する不揮発性記憶素子１Ａが得られる。なお、本実施の形態の場合には、従来の不揮発性記憶素子の記憶部を製造する場合のプロセスをほとんど変更せずに適用することができるため、より高性能で、安価な不揮発性記憶素子を安定して得ることができる。
なお、第１の領域３ａとしてＦｅ3Ｏ4を用いた場合に、酸化処理工程において、酸素中の熱処理を基板温度４００℃で１分間行うと、Ｆｅ2Ｏ3で構成された第２の領域３ｂが形成される。この場合、金属に対する酸素量の比（Ｏ／Ｆｅ）は、第１の領域３ａの場合が１．３３であるのに対し、第２の領域３ｂの場合は１．５となる。また、この場合、第２の領域３ｂの広がり幅（図１Ｂにおける領域１０３の幅）は、上部電極層４の電極端から３０乃至１５０ｎｍ程度となる。なお、これは、上部電極層４及び金属酸化物薄膜層３の幅が同一である本実施の形態の場合における第２の領域３ｂの広がり幅のとり得る範囲である。ここで、例えば、上部電極層４の幅が金属酸化物薄膜層３の幅よりも大きい場合であれば、金属酸化物薄膜層３の端部から３０乃至１５０ｎｍ程度が、第２の領域３ｂの広がり幅のとり得る範囲となる。
［変形例１に係る不揮発性記憶素子の構成］
図４Ａは、本実施の形態の変形例１に係る不揮発性記憶素子の記憶部の要部の構成を模式的に示す斜視図であり、図４Ｂは、図４ＡのIVB-IVB線に沿った断面を示す断面図である。また、図５は、同じく変形例１に係る不揮発性記憶素子１Ａの具体的な構成を示す断面図である。
図４Ａ、図４Ｂ及び図５に示すように、この変形例１の不揮発性記憶素子１Ｂの場合、平面視における外形形状が、上部電極層４、金属酸化物薄膜層３、下部電極層２の順に大きくなっている。そのため、図４Ｂに示すように、不揮発性記憶素子１Ｂの側部は、階段状に形成されている。
なお、不揮発性記憶素子１Ｂのその他の構成については、不揮発性記憶素子１Ａの場合と同様であるので、同一符号を付して説明を省略する。
上述したような形状を有する不揮発性記憶素子１Ｂの製造方法としては、次の点を除いて、上述した不揮発性記憶素子１Ａの製造方法と同様である。不揮発性記憶素子１Ａの製造方法と異なる点は、図３Ｃに示すエッチング工程において、例えば金属酸化物抵抗薄膜層３を形成後、この金属酸化物抵抗薄膜層３を所定のパターン形状にエッチングし、さらにその後、上部電極層４を形成し、所定のパターン形状にエッチングすることである。この場合、上部電極層４、金属酸化物薄膜層３及び下部電極層２の材料としては、それぞれ異なるエッチング条件とすることが可能なものを選択することが望ましい。
なお、酸素処理工程は、上部電極層４を形成した後、絶縁体層７を形成する前に行うが、これは本実施の形態の不揮発性記憶素子１Ａの場合と同じである。
変形例１に係る不揮発性記憶素子１Ｂにおいても、不揮発性記憶素子１Ａの場合と同様に、電気的劣化を防止することができる等の効果が奏される。
（第２の実施の形態）
第２の実施の形態に係る不揮発性記憶装置は、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
［不揮発性記憶装置の構成］
図６Ａは、本発明の第２の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図であり、図６Ｂは、図６ＡのVIIIB-VIIIB線に沿った断面を示す断面図である。なお、便宜上、図６Ａ及び図６Ｂでは、基板及び層間絶縁膜などの一部構成が省略されている。
図６Ａ及び図６Ｂに示すように、本実施の形態の不揮発性記憶装置１０では、基板（図示せず）の上に、複数の第１の電極配線１１が形成されている。この複数の第１の電極配線１１は、各々が細長い矩形（一定の幅及び所定の長さを有する帯状）に形成され、基板の主面に平行な第１の平面（図示せず）内において互いに平行に形成されている。また、基板の上には、複数の第２の電極配線１３が形成されている。この複数の第２の電極配線１３は、各々が細長い矩形（一定の幅及び所定の長さを有する帯状）に形成され、第１の平面より上方に位置し第１の平面に実質的に平行な第２の平面（図示せず）内において互いに平行に形成されている。したがって、複数の第１の電極配線１１と複数の第２の電極配線１３とは、平面視において、互いに直交している（直角に立体交差している）。その複数の第１の電極配線１１と複数の第２の電極配線１３との交差領域のそれぞれには、金属酸化物薄膜層１２が配設されている。これにより、第１の電極配線１１と第２の電極配線１３との立体交差点のそれぞれにメモリセルが形成されていることになる。
なお、本実施の形態では、第１の電極配線１１および第２の電極配線１３の交差領域（図６Ｂにおける符号１０６）における第１の電極配線１１部分が下部電極層を構成し、同じく第２の電極配線１３部分が上部電極層を構成する。
第１の電極配線１１および第２の電極配線１３の各交差領域に設けられた金属酸化物薄膜層１２のそれぞれは、第１の領域１２ａと、その第１の領域１２ａの外周を囲むように設けられた第２の領域１２ｂとから構成される。すなわち、金属酸化物薄膜層１２の内部領域が第１の領域１２ａに相当し、外周領域が第２の領域１２ｂに相当する。図６Ｂにおいては、金属酸化物薄膜層１２全体のうち、符号１０７で表される領域が第１の領域１２ａであり、符号１０８で表される領域が第２の領域１２ｂである。第１の領域１２ａは、下部電極層と上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する可変抵抗層として機能する。また、第２の領域１２ｂは、第１の領域１２ａよりも酸素の含有量または組成比が多くなるように構成されている。
なお、第２の領域１２ｂは、第１の領域１２ａと接する領域から外周方向に向かって酸素の含有量が傾斜的に多くなるような構造であってもよい。
図６Ｂに示すように、金属酸化物薄膜層１２上には、第２の電極配線１３に接続された接続電極層１４が形成されている（なお、図６Ａにおいては、接続電極層が省略されている。）。金属酸化物薄膜層１２は、この接続電極層１４を介して、第２の電極配線１３と電気的に接続されている。
下部電極層（交差領域１０６における第１の電極配線１１部分）及び上部電極層（交差領域１０６における第２の電極配線１３部分）と、金属酸化物薄膜層１２の第１の領域１２ａとは、第１の領域１２ａの厚み方向から見て重なるように配されている。図６Ａ及び図６Ｂに示す例では、平面視で、第１の領域１２ａの全部が、下部電極層及び上部電極層と重なっている。しかしながら、本発明はこのような態様に限定されるわけではなく、少なくとも第１の領域１２ａの一部が、第１の領域１２ａの厚み方向から見て、下部電極層及び上部電極層と重なっていればよい。
なお、第１の電極配線１１及び第２の電極配線１３は、その一方がワード線として機能し、その他方がビット線として機能する。
上述したように、可変抵抗層として機能する第１の領域１２ａにおける抵抗値が、電気的パルスの印加により増加または減少する。このような抵抗値の変化により情報の書き込みまたは読み出しが行われる。上記第２の領域１２ｂの外周領域はほぼ絶縁体に近い抵抗値を有することになる。そのため、金属酸化物薄膜層１２の側壁部を介して第１の電極配線１１と第２の電極配線１３とが短絡する現象及び金属酸化物薄膜層１２の側壁ダメージを防止することができる。
なお、図６Ｃに示すように、第１の電極配線１１と第２の電極配線１３との交差領域において、接続電極層１４と第２の電極配線１３（上部電極層）との間に、整流素子１９を設けるようにしてもよい。
図６に示す構成では、接続電極層１４と上部電極層との間に整流素子１９が設けられているが、整流素子１９が設けられる位置はこれに限られるわけではなく、下部電極層又は上部電極層に電気的に接続されていればよい。
なお、整流素子１９としてＭＳＭダイオードを用いる場合であれば、金属−半導体−金属を順次堆積することによって、整流素子１９を形成することができる。この場合、半導体材料としては、窒素欠損型窒化シリコン（ＳｉＮx）膜などを用いることができるが、勿論これに限定されるわけではない。また、整流素子１９としてＭＩＭダイオードを用いる場合であれば、金属−絶縁体−金属を順次堆積することによって、整流素子１９を形成することができる。
このように、整流素子を備えることによって、書き込みエラー及び読み込みエラーなどを防止することができ、更に高性能で安定な不揮発性記憶素子を得ることができる。
［不揮発性記憶装置の製造方法］
次に、不揮発性記憶装置１０の製造方法について説明する。
図７Ａ乃至図７Ｄ、図８Ａ乃至図８Ｄ、並びに図９Ａ及び図９Ｂは、本発明の第２の実施の形態に係る不揮発性記憶装置１０の製造方法の工程を示す図であって、図７Ａ、図７Ｃ、図８Ａ、図８Ｃ、及び図９Ａは不揮発性記憶装置１０の要部の平面図、図７Ｂ、図７Ｄ、図８Ｂ、図８Ｄ、及び図９Ｂは第１の電極配線１１に沿った断面図である。
なお、実際の不揮発性記憶装置１０では、多数の第１の電極配線１１及び第２の電極配線１３が形成され、それらの第１の電極配線１１と第２の電極配線１３とが交差する領域のそれぞれに金属酸化物薄膜層１２が形成されるが、図７Ａ乃至図７Ｄ、図８Ａ乃至図８Ｄ、並びに図９Ａ及び図９Ｂにおいては、３本の第１の電極配線１１及び第２の電極配線１３が形成されている不揮発性記憶装置１０が示されている。また、理解しやすいように、一部を拡大して示している。
図７Ａ及び図７Ｂに示す工程において、少なくとも表面に絶縁層を有する基板１５上に、第１の電極配線１１を形成する。この第１の電極配線１１の材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）又は白金（Ｐｔ）等、半導体素子及び従来の不揮発性記憶素子で用いられているものを採用することができる。第１の電極配線１１は、フォトリソプロセス及びエッチングプロセスにより、細長い矩形状に形成される。なお、以下では、細長い矩形状のものだけではなく、成膜したときの状態をも含めて、第１の電極配線１１と呼ぶ。
次に、図７Ｃ及び図７Ｄに示す工程において、電気的パルスによって抵抗値が可逆的に変化する金属酸化物薄膜層１２を形成する。このような金属酸化物薄膜層１２の材料としては、遷移金属酸化物材料、具体的には酸化鉄薄膜を用いることができ、第１の領域３ａは四酸化三鉄（Ｆｅ3Ｏ4）である。また、第１の領域３ａの材料としては、ＮｉＯx又はＴｉＯxなど、酸素量ｘが増加するに従い、抵抗値が上昇する遷移金属酸化物材料を用いることができる。なお、以下では、所定のパターン形状にエッチングされた状態のものだけではなく、成膜したときの状態をも含めて、金属酸化物薄膜層１２と呼ぶ。
この酸化物抵抗薄膜層１２上に、接続電極層１４を形成する。なお、接続電極層１４は、所定のパターン形状にエッチングした状態をいうが、以下では成膜した状態をも含めて、接続電極層１４と呼ぶ。この接続電極層１４は、第１の電極配線１１及び後に形成される第２の電極配線１３と同じ材料を用いてもよいし、あるいは異なる材料を用いてもよいが、少なくとも金属酸化物薄膜層１２を酸化処理する雰囲気に曝されても、酸化等の変質が生じない材料を用いることが必要とされる。また、酸素ガスや酸素原子等に対して遮断特性に優れた材料であることが要求される。このために、例えば酸素バリア性に優れた電極層と酸化されない電極層との積層構成としてもよい。
さらに、金属酸化物薄膜層１２を所定のパターン形状に加工するために、レジスト膜１０４を形成する。このレジスト膜１０４は、第１の電極配線１１と以降の工程で形成される第２の電極配線１３とが交差する交差領域に形成する。
次に、図８Ａ及び図８Ｂに示す工程において、レジスト膜１０４をマスクとして、第１の電極配線１１と後に形成される第２の電極配線１３との交差領域における接続電極層１４及び金属酸化物抵抗薄膜層１２のみを残して、他をエッチング除去する。このエッチングは、一般的なドライエッチングにより行うことができる。エッチング終了後に、レジスト膜１０４を除去する。あるいは、接続電極層１４をエッチング後にレジスト膜１０４を除去し、接続電極層１４をマスクにして金属酸化物抵抗薄膜層１２をエッチングしてもよい。
次に、図８Ｃ及び図８Ｄに示す工程において、第１の電極配線１１と第２の電極配線１３との交差領域における金属酸化物抵抗薄膜層１２を含めた基板１５の面上に絶縁体層１６を形成する。この絶縁体層１６の形成前に、酸化処理工程を行う。具体的には、酸化雰囲気中でプラズマ処理を行う。これにより、図６Ｂに示す接続電極層１４で覆われた領域、すなわち図６Ｂにおける交差領域１０６における金属酸化物薄膜層１２の側壁から活性酸素、酸素イオンあるいは酸素原子が拡散し、その金属酸化物薄膜層１２の外周領域内で結合あるいは当該外周領域内に取り込まれる。これにより、金属酸化物薄膜層１２の外周領域は、成膜した状態の金属酸化物薄膜層１２のままである内部領域と比べて、酸素の含有量または酸素の組成比が大きくなる。ここでの金属酸化物薄膜層１２の内部領域が第１の領域１２ａとなり、外部領域が第２の領域１２ｂとなる。
なお、上述したように、本実施の形態においては、絶縁体層１６を形成する前に第２の領域１２ｂを形成しているが、例えば、絶縁体層１６を形成するときの酸素雰囲気プラズマによって第２の領域１２ｂを形成するようにしてもよい。
その後、接続電極層１４上の絶縁体層１６を露光プロセス、エッチングプロセス又はＣＭＰ（Chemical Mechanical Polishing）プロセスにより開口して接続電極層１４を露出させる。
次に、図９Ａ及び図９Ｂに示す工程において、接続電極層１４と接続し、かつ第１の電極配線１１と交差するように、第２の電極配線１３を形成する。この第２の電極配線１３についても、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）または白金（Ｐｔ）等、半導体素子や従来の不揮発性記憶素子で用いられている電極材料を用いることができる。なお、図９Ａでは、理解しやすくするために絶縁体層１６及び第２の電極配線１３の一部を切り欠いて示している。
以上の工程により、本実施の形態の不揮発性記憶装置１０の記憶部の要部を作製することができる。また、上述したように形成された第１の電極配線１１及び第２の電極配線１３と、基板１５に形成された半導体集積回路とは電気的に接続される。その結果、この半導体集積回路と不揮発性記憶装置１０における下部電極層及び上部電極層とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと同様である。
なお、本実施の形態の不揮発性記憶装置１０では、接続電極層１４及び上部電極層（第１の電極配線１１と第２の電極配線１３との交差領域における第２の電極配線１３部分）の平面視における外形形状を同一としているが、必ずしも同一にする必要はない。接続電極層１４の方が大きくてもよいし、第２の電極配線１３の方が大きくてもよい。
（第３の実施の形態）
第２の実施の形態における不揮発性記憶装置の場合、マトリクス状に配された複数の不揮発性記憶素子が有する金属酸化物薄膜層は、互いに物理的に分離されている。これに対し、第３の実施の形態における不揮発性記憶装置では、後述するように、各不揮発性記憶素子が有する金属酸化物薄膜層が一体的に形成されている。すなわち、第２の実施の形態における隣り合う複数の不揮発性記憶素子が有する金属酸化物薄膜層が、第３の実施の形態においては連続的に形成されていることになる。
［不揮発性記憶装置の構成］
図１０Ａは、本発明の第３の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図であり、図１０Ｂは、図１０ＡのXIIB-XIIB線に沿った断面を示す断面図である。なお、便宜上、図１０Ａ及び図１０Ｂでは、基板及び層間絶縁膜などの一部構成が省略されている。
図１０Ａ及び図１０Ｂに示すように、本実施の形態の不揮発性記憶装置３０では、基板（図示せず）の上に、複数の第１の電極配線３１が形成されている。この複数の第１の電極配線３１は、各々が細長い矩形に形成され、基板の主面に平行な第１の平面（図示せず）内において互いに平行に形成されている。また、基板の上には、複数の第２の電極配線３３が形成されている。この複数の第２の電極配線３３は、各々が細長い矩形に形成され、第１の平面より上方に位置し第１の平面に実質的に平行な第２の平面（図示せず）内において互いに平行に形成されている。したがって、複数の第１の電極配線３１と複数の第２の電極配線３３とは、平面視において、互いに直交している（直角に立体交差している）。その複数の第１の電極配線３１と複数の第２の電極配線３３との間には金属酸化物薄膜層３２が形成されている。これにより、第１の電極配線３１と第２の電極配線３３との立体交差点のそれぞれにメモリセルが形成されていることになる。
なお、本実施の形態では、第１の電極配線３１および第２の電極配線３３の交差領域（図１０Ｂにおける符号１０６）における第１の電極配線３１部分が下部電極層を構成し、同じく第２の電極配線３３部分が上部電極層を構成する。
また、上記交差領域１０６における金属酸化物薄膜層３２部分が第１の領域３２ａを構成し、その他の金属酸化物薄膜層３２部分が第２の領域３２ｂを構成する。そのため、金属酸化物薄膜層３２は、マトリクス状に配された複数の第１の領域３２ａと、それらの第１の領域３２ａの外周を囲むように設けられた第２の領域３２ｂとから構成されることになる。第１の領域３２ａは、下部電極層と上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する可変抵抗層として機能する。また、第２の領域３２ｂは、第１の領域３２ａよりも酸素の含有量または組成比が多くなるように構成されている。
なお、第２の領域３２ｂは、第１の領域３２ａと接する領域から外周方向に向かって酸素の含有量が傾斜的に多くなるような構造であってもよい。
図１０Ｂに示すように、金属酸化物薄膜層３２の第１の領域３２ａ上には、第２の電極配線３３に接続された接続電極層３４が形成されている（なお、図１０Ａにおいては、接続電極層が省略されている。）。金属酸化物薄膜層３２の第１の領域３２ａは、この接続電極層３４を介して、第２の電極配線３３と電気的に接続されている。
下部電極層（交差領域１０６における第１の電極配線３１部分）及び上部電極層（交差領域１０６における第２の電極配線３３部分）と、金属酸化物薄膜層３２の第１の領域３２ａとは、第１の領域３２ａの厚み方向から見て重なるように配されている。図１０Ａ及び図１０Ｂに示す例では、平面視で、第１の領域３２ａの全部が、下部電極層及び上部電極層と重なっている。しかしながら、本発明はこのような態様に限定されるわけではなく、少なくとも第１の領域３２ａの一部が、第１の領域３２ａの厚み方向から見て、下部電極層及び上部電極層と重なっていればよい。
なお、第１の電極配線３１及び第２の電極配線３３は、その一方がワード線として機能し、その他方がビット線として機能する。
上述したように、本実施の形態では、接続電極層３４と第１の電極配線３１とで挟まれた領域、すなわち第１の電極配線３１と第２の電極配線３３とが交差する交差領域１０６とほぼ一致する領域の金属酸化物抵抗薄膜層３２が、電気的パルスの印加により抵抗値が変化する可変抵抗層として機能する第１の領域３２ａとなる。また、交差領域１０６外の金属酸化物抵抗薄膜層３２は実質的に絶縁層である第２の領域３２ｂである。ここで、金属酸化物抵抗薄膜層３２は遷移金属酸化物、具体的には酸化鉄薄膜からなり、第１の領域３２ａが四酸化三鉄（Ｆｅ3Ｏ4）からなり、第２の領域３２ｂが三酸化二鉄（Ｆｅ2Ｏ3）からなる。したがって、第２の領域３２ｂは、第１の領域３２ａよりも酸素の含有量が多い。
なお、第１の領域３２ａとしては、ＮｉＯx及びＴｉＯxなど、酸素量ｘが増加するに従って抵抗値が上昇する遷移金属酸化物材料を用いることができ、この場合、ｘ＜ｙであるとすると、第２の領域３２ｂとしてはＮｉＯyやＴｉＯyなどを用いることができる。
このように、交差領域１０６を含めて連続的に金属酸化物抵抗薄膜層３２が形成されているにもかかわらず、第１の領域３２ａと比べて第２の領域３２ｂは酸素の含有量が多く、ほぼ絶縁体に近い抵抗値を有するので、高密度に記憶部を配置してもクロストークの発生を抑制することができるため、大容量の不揮発性記憶素子を作製することができる。一方、第１の領域３２ａは電気的パルスにより可逆的に抵抗値が変化するので、信頼性に優れ、良好な特性を有する記憶部を得ることができる。
なお、本実施の形態においても、第２の実施の形態において示したように、第１の電極配線３１又は第２の電極配線３３との電気的に接続される整流素子１９が設けられていてもよい。
［不揮発性記憶装置の製造方法］
次に、不揮発性記憶装置３０の製造方法について説明する。
図１１Ａ乃至図１１Ｄ、及び図１２Ａ乃至図１２Ｄは、本発明の第３の実施の形態に係る不揮発性記憶装置３０の製造方法の工程を示す図であって、図１１Ａ、図１１Ｃ、図１２Ａ、及び図１２Ｃは不揮発性記憶装置３０の要部の平面図、図１１Ｂ、図１１Ｄ、図１２Ｂ、及び図１２Ｄは第１の電極配線３１に沿った断面図である。
なお、実際の不揮発性記憶装置３０では、多数の第１の電極配線３１及び第２の電極配線３３が形成されるが、図１１Ａ乃至図１１Ｄ、及び図１２Ａ乃至図１２Ｄにおいては、３本の第１の電極配線３２及び第２の電極配線３４が形成されている不揮発性記憶装置３０が示されている。また、理解しやすいように、一部を拡大して示している。
まず、図１１Ａ及び図１１Ｂに示す工程において、少なくとも表面に絶縁層を有する基板１５の表面に第１の電極配線３１を形成する。この第１の電極配線３１の材料及び作製方法については、第２の実施の形態で説明した場合と同様であるので、説明を省略する。
次に、図１１Ｃ及び図１１Ｄに示す工程において、金属酸化物薄膜層３２を形成する。さらに、この金属酸化物薄膜層３２の上に、接続電極層３４を形成する。なお、以下では、所定のパターン形状にエッチングされた状態のものだけではなく、成膜したときの状態をも含めて、金属酸化物薄膜層３２及び接続電極層３４と呼ぶ。
なお、金属酸化物抵抗薄膜層３２の材料および作製方法についても、第２の実施の形態の場合と同様であるため、説明を省略する。
接続電極層３４は、第１の電極配線３１及び後に形成される第２の電極配線３３と同じ材料を用いてもよいし、あるいは異なる材料を用いてもよいが、少なくとも金属酸化物薄膜層３２を酸化処理する雰囲気に曝されても、酸化等の変質が生じない材料を用いることが必要とされる。また、酸素ガスや酸素原子等に対して遮断特性に優れた材料であることが要求される。このために、例えば酸素バリア性に優れた電極層と酸化されない電極層との積層構成としてもよい。
次に、レジスト膜１０４をマスクとして接続電極層３４をエッチングする。
次に、図１２Ａ及び図１２Ｂに示す工程において、接続電極層３４をマスクにして金属酸化物抵抗薄膜層３２を酸素処理し、さらにその後絶縁体層３６を形成する。この酸素処理工程により、接続電極層３４で覆われている領域外の金属酸化物抵抗薄膜層３２部分の酸素の含有量が多くなり、その結果、ほぼ絶縁体に近い第２の領域３２ｂが形成される。この酸素処理工程は、上述した他の実施の形態と同様に、酸素を含む雰囲気下で、加熱およびプラズマ処理の少なくともいずれかの処理により行われる。この場合に、接続電極層３４がマスクとなるので、この接続電極層３４の下部の金属酸化物抵抗薄膜層３２は酸素処理によっても変化せず、この領域の金属酸化物抵抗薄膜層３２部分が、電気的パルスの印加により抵抗値を増加または減少する可変抵抗層として機能する第１の領域３２ａとなる。
その後、接続電極層３４上の絶縁体層３６を露光プロセス、エッチングプロセス又はＣＭＰ（Chemical Mechanical Polishing）プロセスにより開口し、接続電極層３４を露出させる。
次に、図１２Ｃ及び図１２Ｄに示す工程において、第１の領域３２ａ上の接続電極層３４と接続し、かつ第１の電極配線３１と交差するように、第２の電極配線３３を形成する。この第１の電極配線３３の材料及び作製方法についても、第２の実施の形態で説明した場合と同様であるので、説明を省略する。
以上の工程により、本実施の形態の不揮発性記憶装置３０の記憶部の要部を作製することができる。また、上述したように形成された第１の電極配線３１及び第２の電極配線３３と、基板１５に形成された半導体集積回路とは電気的に接続される。その結果、この半導体集積回路と不揮発性記憶装置３０における下部電極層及び上部電極層とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと同様である。
このように、本実施の形態の不揮発性記憶装置３０では、第１の電極配線３１と第２の電極配線３３との交差領域１０６とほぼ同一の部分の金属酸化物薄膜層３２が第１の領域３２ａとなる。また、酸素処理の結果、交差領域１０６外の金属酸化物抵抗薄膜層３２部分に第２の領域３２ｂが形成される。これにより、製造工程を簡略化することができる。さらに、第１の領域３２ａを取り囲むように第２の領域３２ｂがあるので、第１の領域３２ａは後工程で使用される水素ガス及び酸素ガス等の雰囲気ガスに曝されることがない。このため、特性の安定した不揮発性記憶装置３０を容易に製造することができる。
なお、本実施の形態の不揮発性記憶装置３０では、接続電極層３４及び上部電極層（第１の電極配線３１と第２の電極配線３３との交差領域における第２の電極配線３３部分）の平面視における外形形状を同一としているが、必ずしも同一にする必要はない。接続電極層３４の方が大きくてもよいし、上部電極層の方が大きくてもよい。
［変形例に係る不揮発性記憶装置の構成］
本実施の形態の変形例に係る不揮発性記憶装置と、上述した不揮発性記憶装置３０との違いは、接続電極層３４の有無にある。すなわち、この変形例においては、接続電極層３４が設けられていない。その構成については、図１４Ａ及び図１４Ｂに示されている。これらの図１４Ａ及び図１４Ｂに示された変形例に係る不揮発性記憶装置４０において、不揮発性記憶装置３０と同一の要素については、同一符号が付されている。
［変形例に係る不揮発性記憶装置の製造方法］
次に、本実施の形態の変形例に係る不揮発性記憶装置４０の製造方法について説明する。
図１３Ａ乃至図１３Ｄ、並びに図１４Ａ及び図１４Ｂは、本発明の第３の実施の形態の変形例に係る不揮発性記憶装置４０の製造方法の工程を示す図であって、図１３Ａ、図１３Ｃ、及び図１４Ａは不揮発性記憶装置４０の要部の平面図、図１３Ｂ、図１３Ｄ、及び図１４Ｂは第１の電極配線３１に沿った断面図である。
まず、図１３Ａ及び図１３Ｂに示す工程において、少なくとも表面に絶縁層を有する基板１５の表面に第１の電極配線３１を形成する。この工程は、不揮発性記憶装置３０の場合と同様である。
次に、図１３Ｃ及び図１３Ｄに示す工程において、金属酸化物薄膜層３２を形成する。ここまでは、不揮発性記憶装置３０の製造方法の場合と同様であるが、変形例の不揮発性記憶装置４０の場合には、金属酸化物薄膜層３２上に接続電極層を形成せず、第２の電極配線３３を直接形成する。この第２の電極配線３３は、露光プロセス及びエッチングプロセスを経て第１の電極配線３１と交差する形状に加工される。
次に、図１４Ａ及び図１４Ｂに示す工程において、第２の電極配線３３をマスクにして金属酸化物薄膜層３２を酸素処理する。これにより、第２の電極配線３３で覆われていない領域、すなわち隣り合う第２の電極配線３３の間における金属酸化物薄膜層３２の酸素の含有量が多くなり、ほぼ絶縁体に近い第２の領域３２ｂが形成される。この酸素処理工程は、上述した他の実施の形態と同様に、酸素を含む雰囲気下で、加熱およびプラズマ処理の少なくともいずれかの処理により行われる。この場合に、第２の電極配線３３がマスクとなるので、この第２の電極配線３３の下部の金属酸化物薄膜層３２は酸素処理によっても変化せず、この領域の金属酸化物抵抗薄膜層３２部分が、電気的パルスの印加により抵抗値を増加または減少する可変抵抗層として機能する第１の領域３２ａとなる。
なお、第２の電極配線３３には、酸素雰囲気下でも変質せず、かつ酸素ガス及び酸素原子等の遮断特性に優れた材料を用いることが要求される。このために、酸素遮断特性に優れた材料と導電性に優れた材料との積層構成としてもよい。
以上の工程により、本実施の形態の変形例の不揮発性記憶素子４０の記憶部の要部を作製することができる。また、上述したように形成された第１の電極配線３１及び第２の電極配線３３と、基板１５に形成された半導体集積回路とは電気的に接続される。その結果、この半導体集積回路と不揮発性記憶装置４０における下部電極層及び上部電極層とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと同様である。
このように、本実施の形態の不揮発性記憶装置３０では、第１の電極配線３１と第２の電極配線３３との交差領域１０６とほぼ同一の部分の金属酸化物薄膜層３２が第１の領域３２ａとなる。また、酸素処理の結果、交差領域１０６外の金属酸化物抵抗薄膜層３２部分に第２の領域３２ｂが形成される。これにより、製造工程を簡略化することができる。さらに、第１の領域３２ａを取り囲むように第２の領域３２ｂがあるので、第１の領域３２ａは後工程で使用される水素ガス及び酸素ガス等の雰囲気ガスに曝されることがない。このため、特性の安定した不揮発性記憶装置３０を容易に製造することができる。
この変形例の不揮発性記憶装置４０の場合には、接続電極層が不要であり、第２の電極配線３３を形成した後、酸素処理を行うのみで、隣り合う第２の電極配線３３間の領域における金属酸化物薄膜層３２を第２の領域３２ｂとすることができる。このようにして第２の領域３２ｂを形成することができるため、第２の電極配線３３間の間隔を小さくしてもクロストークを有効に防止することができ、大容量の不揮発性記憶素子を簡単な工程で作製することができる。
なお、隣り合う第１の電極配線３１間の領域で、かつ第２の電極配線３３の下方にある金属酸化物薄膜層３２は、酸素処理を受けないので、第１の領域３２ａと同じ特性を有していることになる。しかしながら、第１の電極配線３１間のピッチを従来と同様なピッチで配置しておけば、クロストークの影響はほぼ無視することができる。
（第４の実施の形態）
第４の実施の形態における不揮発性記憶装置の場合、マトリクス状に配された複数の不揮発性記憶素子が有する金属酸化物薄膜層が互いに物理的に分離されている点は、第２の実施の形態の場合と同様である。しかしながら、第２の実施の形態の場合と異なり、第４の実施の形態における不揮発性記憶装置においては、各金属酸化物薄膜層の厚み方向から見た場合の当該金属酸化物薄膜層の外形形状が、第１の電極配線及び第２の電極配線の交差領域よりも大きくなっている。
［不揮発性記憶装置の構成］
図１５Ａは、本発明の第３の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図であり、図１５Ｂは、図１５ＡのXVIIB-XVIIB線に沿った断面を示す断面図である。なお、便宜上、図１５Ａ及び図１５Ｂでは、基板及び層間絶縁膜などの一部構成が省略されている。
図１５Ａ及び図１５Ｂに示すように、本実施の形態の不揮発性記憶装置４５では、基板（図示せず）の上に、細長い矩形状の複数の第１の電極配線５１が、基板の主面に平行な第１の平面（図示せず）内において互いに平行に形成されている。また、基板の上には、同じく複数の第２の電極配線５３が、第１の平面より上方に位置し第１の平面に実質的に平行な第２の平面（図示せず）内において互いに平行に形成されている。したがって、複数の第１の電極配線５１と複数の第２の電極配線５３とは、平面視において、互いに直交している。その複数の第１の電極配線５１と複数の第２の電極配線５３との間には金属酸化物薄膜層５２が形成されている。これにより、第１の電極配線５１と第２の電極配線５３との立体交差点のそれぞれにメモリセルが形成されていることになる。
なお、本実施の形態では、第１の電極配線５１および第２の電極配線５３の交差領域（図１５Ｂにおける符号１０７）における第１の電極配線５１部分が下部電極層を構成し、同じく第２の電極配線５３部分が上部電極層を構成する。
金属酸化物薄膜層５２の平面視における外形形状は、第１の電極配線５１及び第２の電極配線５３の交差領域１０７よりも大きくなっている。図１５Ｂにおいては、その金属酸化物薄膜層５２の幅が、符号１０６で示されている。また、その交差領域１０７における金属酸化物薄膜層５２部分が第１の領域５２ａを構成し、その他の金属酸化物薄膜層５２部分（図１５Ｂにおける符号１０８）が第２の領域５２ｂを構成する。そのため、金属酸化物薄膜層５２は、マトリクス状に配された複数の第１の領域５２ａと、それらの第１の領域５２ａの外周を囲むように設けられた第２の領域５２ｂとから構成されることになり、隣り合う金属酸化物薄膜層５２は分離されている。第１の領域５２ａは、下部電極層と上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する可変抵抗層として機能する。また、第２の領域５２ｂは、第１の領域５２ａよりも酸素の含有量または組成比が多くなるように構成されている。
なお、第２の領域５２ｂは、第１の領域５２ａと接する領域から外周方向に向かって酸素の含有量が傾斜的に多くなるような構造であってもよい。
図１５Ｂに示すように、金属酸化物薄膜層５２の第１の領域５２ａ上には、第２の電極配線５３に接続された接続電極層５４が形成されている（なお、図１５Ａにおいては、接続電極層が省略されている。）。金属酸化物薄膜層５２の第１の領域５２ａは、この接続電極層５４を介して、第２の電極配線５３と電気的に接続されている。
下部電極層（交差領域１０７における第１の電極配線５１部分）及び上部電極層（交差領域１０７における第２の電極配線５３部分）と、金属酸化物薄膜層５２の第１の領域５２ａとは、第１の領域５２ａの厚み方向から見て重なるように配されている。
なお、第１の電極配線５１及び第２の電極配線５３は、その一方がワード線として機能し、その他方がビット線として機能する。
上述したように、本実施の形態では、第１の電極配線５１と第２の電極配線５３とが交差する交差領域１０７とほぼ一致する領域の金属酸化物抵抗薄膜層５２が、電気的パルスの印加により抵抗値が変化する可変抵抗層として機能する第１の領域５２ａとなる。また、交差領域１０７外の金属酸化物抵抗薄膜層５２は実質的に絶縁層である第２の領域５２ｂである。
なお、本実施の形態においても、第２の実施の形態において示したように、第１の電極配線３１又は第２の電極配線３３との電気的に接続される整流素子１９が設けられていてもよい。
［不揮発性記憶装置の製造方法］
次に、不揮発性記憶装置４５の製造方法について説明する。
図１６Ａ乃至図１６Ｄ、図１７Ａ乃至図１７Ｄ、並びに図１８Ａ及び図１８Ｂは、本発明の第４の実施の形態に係る不揮発性記憶装置４５の製造方法の工程を示す図であって、図１６Ａ、図１６Ｃ、図１７Ａ、図１７Ｃ、及び図１８Ａは不揮発性記憶装置４５の要部の平面図、図１６Ｂ、図１６Ｄ、図１７Ｂ、図１７Ｄ、及び図１８Ｂは第１の電極配線５１に沿った断面図である。
図１６Ａ及び図１６Ｂに示す工程において、少なくとも表面に絶縁層を有する基板１５上に、第１の電極配線５１を形成する。この第１の電極配線５１の材料及び作製方法については、第２の実施の形態で説明した場合と同様であるので、説明を省略する。
次に、図１６Ｃ及び図１６Ｄに示す工程において、電気的パルスによって抵抗値が可逆的に変化する金属酸化物薄膜層５２を形成する。その後、この酸化物抵抗薄膜層５２上に、接続電極層５４を形成する。
次に、金属酸化物薄膜層５２を所定のパターン形状に加工するために、レジスト膜１０５を形成する。このレジスト膜１０５の平面視における外形形状は、第１の電極配線５１と以降の工程で形成される第２の電極配線５３とが交差する交差領域よりも大きくなっている。
次に、図１７Ａ及び図１７Ｂに示す工程において、レジスト膜１０５をマスクとして、接続電極層５４及び金属酸化物抵抗薄膜層５２のエッチングを行う。そして、このエッチング終了後に、レジスト膜１０５を除去する。
次に、図１７Ｃ及び図１７Ｄに示す工程において、金属酸化物抵抗薄膜層５２を含めた基板１５の面上に絶縁体層５６を形成する。この絶縁体層５６の形成前に、酸化処理工程を行う。具体的には、酸化雰囲気中でプラズマ処理を行う。これにより、金属酸化物薄膜層５２の側壁から活性酸素、酸素イオンあるいは酸素原子が拡散し、金属酸化物薄膜層５２の外周領域内で結合あるいは当該外周領域内に取り込まれる。これにより、金属酸化物薄膜層５２の外周領域は、成膜した状態の金属酸化物薄膜層５２のままである内部領域と比べて、酸素の含有量または酸素の組成比が大きくなる。ここでの金属酸化物薄膜層５２の内部領域が第１の領域５２ａとなり、外部領域が第２の領域５２ｂとなる。
なお、上述したように、本実施の形態においては、絶縁体層５６を形成する前に第２の領域５２ｂを形成しているが、例えば、絶縁体層５６を形成するときの酸素雰囲気プラズマによって第２の領域５２ｂを形成するようにしてもよい。
その後、接続電極層５４上の絶縁体層５６を露光プロセス、エッチングプロセス又はＣＭＰ（Chemical Mechanical Polishing）プロセスにより開口して接続電極層５４を露出させる。
次に、図１８Ａ及び図１８Ｂに示す工程において、接続電極層５４と接続し、かつ第１の電極配線５１と交差するように、第２の電極配線５３を形成する。この第２の電極配線５３の材料及び作製方法については、第２の実施の形態で説明した場合と同様である。なお、図１８Ａでは、理解しやすくするために絶縁体層５６及び第２の電極配線５３の一部を切り欠いて示している。
以上の工程により、本実施の形態の不揮発性記憶装置４５の記憶部の要部を作製することができる。また、上述したように形成された第１の電極配線５１及び第２の電極配線５３と、基板１５に形成された半導体集積回路とは電気的に接続される。その結果、この半導体集積回路と不揮発性記憶装置４５における下部電極層及び上部電極層とが、電気的に接続される。なお、半導体集積回路の形成工程は従来のものと同様である。
このように、金属酸化物薄膜層の厚み方向における当該金属酸化物薄膜層の外形形状が、第１の電極配線と第２の電極配線との交差領域よりも大きくなっている場合でも、他の実施の形態の場合と同様に、金属酸化物薄膜層の側壁ダメージを抑制することができる等の効果が奏される。
なお、第１の実施の形態から第４の実施の形態までにおいては、金属酸化物薄膜層として遷移金属酸化物である酸化鉄、酸化ニッケル、及び酸化チタンを例として説明したが、本発明はこれに限定されず、上述したように金属に対する酸素量が増加するに従い抵抗値が上昇する遷移金属酸化物であれば同様に使用可能である。また、下部電極層、酸化物抵抗薄膜層、上部電極層および接続電極層の平面視における外形形状は、各図面で示したように正確に同一であることは要求されず、通常のエッチングで生じるサイドエッチ又はそれぞれ個別でエッチングする場合に生じるパターン形状の差異等があってもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の不揮発性記憶素子、不揮発性記憶装置、およびそれらの製造方法は、より微細化が可能で、かつ可変抵抗層の安定性を改善する不揮発性記憶素子、その不揮発性記憶素子を備える不揮発性記憶装置、およびそれらの製造方法として有用である。
本発明の第１の実施の形態に係る不揮発性記憶素子の記憶部の要部の構成を模式的に示す斜視図 図１ＡのIB-IB線に沿った断面を示す断面図 本発明の第１の実施の形態に係る不揮発性記憶素子の具体的な構成を示す断面図 本発明の第１の実施の形態に係る不揮発性記憶素子の具体的な構成を模式的に示す平面図 本発明の第１の実施の形態に係る不揮発性記憶素子の製造方法の工程を示す断面図 本発明の第１の実施の形態に係る不揮発性記憶素子の製造方法の工程を示す断面図 本発明の第１の実施の形態に係る不揮発性記憶素子の製造方法の工程を示す断面図 本発明の第１の実施の形態に係る不揮発性記憶素子の製造方法の工程を示す断面図 本発明の第１の実施の形態に係る不揮発性記憶素子の製造方法の工程を示す断面図 本発明の第１の実施の形態に係る不揮発性記憶素子の製造方法の工程を示す断面図 本発明の第１の実施の形態の変形例１に係る不揮発性記憶素子の記憶部の要部の構成を模式的に示す斜視図 図４ＡのIVB-IVB線に沿った断面を示す断面図 本発明の第１の実施の形態の変形例１に係る不揮発性記憶素子の具体的な構成を示す断面図 本発明の第２の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図 図６ＡのVIIIB-VIIIB線に沿った断面を示す断面図 本発明の第２の実施の形態の変形例に係る不揮発性記憶装置の要部の構成を模式的に示す断面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第３の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図 図１０ＡのXIIB-XIIB線に沿った断面を示す断面図 本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第３の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第３の実施の形態の変形例に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第３の実施の形態の変形例に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第３の実施の形態の変形例に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第３の実施の形態の変形例に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第３の実施の形態の変形例に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第３の実施の形態の変形例に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第４の実施の形態に係る不揮発性記憶装置の要部の構成を模式的に示す斜視図 図１５ＡのXVIIB-XVIIB線に沿った断面を示す断面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す平面図 本発明の第４の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図 第１の従来例における不揮発性記憶素子の構成を示す要部断面図 第２の従来例における不揮発性記憶素子の構成を示す斜視図 図２０ＡのXXIIB-XXIIB線に沿った断面を示す断面図
符号の説明
１Ａ，１Ｂ，１Ｃ，１０，３０，４０，４５ 不揮発性記憶素子
２ 下部電極層
３，１２，３２，５２ 金属酸化物抵抗薄膜層
３ａ，１２ａ，３２ａ，５２ａ 第１の領域
３ｂ，１２ｂ，３２ｂ，５２ｂ 第２の領域
４ 上部電極層
５，１５，１１０，２３０ 基板
６ 導体パターン
７，１６，３６，５６ 絶縁体層
８ 配線パターン
８ａ コンタクト
９，１０４，１０５ レジスト膜
１１，３１，５１ 第１の電極配線
１３，３３，５３ 第２の電極配線
１４，３４，５４ 接続電極層
１９ 整流素子
６０ 半導体集積回路
１００ 領域
１０２，１０７ 内周領域
１０３，１０８ 外周領域
１０６ 交差領域
１２０ ソース領域
１３０ ドレイン領域
１４０ ゲート絶縁膜
１５０ ゲート電極
１６０ トランジスタ
１７０，２４０ 下部電極
１８０ 抵抗変化物質層
１９０，２６０ 上部電極
２００ 不揮発性記憶部
２１０ 層間絶縁層
２２０ 電極配線
２５０ アクティブ層
２７０ 記憶領域

Claims (15)

  1. 下部電極層と、
    前記下部電極層より上方に形成された上部電極層と、
    前記下部電極層と前記上部電極層との間に形成される金属酸化物薄膜層とを備え、
    前記金属酸化物薄膜層は、酸素量が増加するに従い抵抗値が上昇する金属酸化物であり、かつ、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い第２の領域とを含み、
    前記下部電極層及び前記上部電極層と前記第１の領域の少なくとも一部とが、前記第１の領域の厚み方向から見て重なるように配されており、前記第１の領域及び前記第２の領域は、同一の元素からなる、
    不揮発性記憶素子。
  2. 前記金属酸化物薄膜層は、遷移金属酸化物材料からなる、請求項１に記載の不揮発性記憶素子。
  3. 前記下部電極層と前記上部電極層との間に電気的パルスが与えられることにより前記第１の領域の抵抗値が増加した場合において、前記第２の領域は、その抵抗値が第１の領域の抵抗値よりも大きくなるように構成されている、請求項１に記載の不揮発性記憶素子。
  4. 前記金属酸化物薄膜層は酸化鉄薄膜で構成され、前記第１の領域は四酸化三鉄（Ｆｅ３Ｏ４）で構成される、請求項１に記載の不揮発性記憶素子。
  5. 前記第２の領域は三酸化二鉄（Ｆｅ２Ｏ３）で構成される、請求項１に記載の不揮発性記憶素子。
  6. 基板と、
    前記基板の上に互い平行に形成された複数の第１の電極配線と、
    前記複数の第１の電極配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、
    前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点のそれぞれに対応してマトリクス状に配される、複数の不揮発性記憶素子とを備え、
    前記不揮発性記憶素子のそれぞれは、
    下部電極層と、
    前記下部電極層より上方に形成された上部電極層と、
    前記下部電極層と前記上部電極層との間に形成される金属酸化物薄膜層とを有し、
    前記金属酸化物薄膜層は、酸素量が増加するに従い抵抗値が上昇する金属酸化物であり、かつ、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い第２の領域とを含み、
    前記下部電極層及び前記上部電極層と前記第１の領域とが、前記第１の領域の厚み方向から見て重なるように配されており、前記第１の領域及び前記第２の領域は同一の元素からなり、
    前記立体交差点のそれぞれの交差領域における前記第１の電極配線が前記下部電極層を構成し、前記第２の電極配線が前記上部電極層を構成する、不揮発性記憶装置。
  7. 隣り合う複数の前記不揮発性記憶素子が有する前記金属酸化物薄膜層は、連続的に形成されている、請求項６に記載の不揮発性記憶装置。
  8. 前記不揮発性記憶素子が有する前記金属酸化物薄膜層のそれぞれは、前記金属酸化物薄膜層の厚み方向から見て、前記交差領域より大きな外形形状を有し、且つ隣り合う前記不揮発性記憶素子が有する前記金属酸化物薄膜層は分離されている、請求項６に記載の不揮発性記憶装置。
  9. 前記不揮発性記憶素子のそれぞれにおいて、前記第１の領域と前記上部電極層との間に接続電極層が形成されている、請求項６に記載の不揮発性記憶装置。
  10. 前記不揮発性記憶素子のそれぞれが有する前記下部電極層及び前記上部電極層と電気的に接続された半導体集積回路を更に備える、請求項６に記載の不揮発性記憶装置。
  11. 前記不揮発性記憶素子のそれぞれにおいて、前記下部電極層又は前記上部電極層と電気的に接続された整流素子を更に備える、請求項６に記載の不揮発性記憶装置。
  12. 下部電極層と、前記下部電極層より上方に形成された上部電極層と、前記下部電極層と前記上部電極層との間に形成され、かつ、酸素量が増加するに従い抵抗値が上昇する金属酸化物からなる金属酸化物薄膜層とを備える不揮発性記憶素子の製造方法であって、
    前記下部電極層上に前記金属酸化物薄膜層を形成する工程と、
    前記金属酸化物薄膜層上に前記上部電極層を形成する工程と、
    前記上部電極層および前記金属酸化物薄膜層および前記下部電極層を側壁を有する所定の形状に形成する工程と、
    前記側壁を有する所定の形状に形成する工程の後、前記側壁を有する所定の形状に形成された前記金属酸化物薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する前記金属酸化物薄膜層における第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い前記金属酸化物薄膜層における第２の領域とを形成する工程と
    を有する、不揮発性記憶素子の製造方法。
  13. 基板と、前記基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点のそれぞれに対応してマトリクス状に配される、複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれが、下部電極層と、前記下部電極層より上方に形成された上部電極層と、前記下部電極層と前記上部電極層との間に形成され、かつ、酸素量が増加するに従い抵抗値が上昇する金属酸化物からなる金属酸化物薄膜層とを有し、前記立体交差点のそれぞれの交差領域における前記第１の電極配線が前記下部電極層を構成し、前記第２の電極配線が前記上部電極層を構成する、不揮発性記憶装置の製造方法であって、
    前記基板上に前記複数の第１の電極配線を形成する工程と、
    前記複数の第１の電極配線上に、前記金属酸化物薄膜層を形成する工程と、
    前記金属酸化物薄膜層上に上部電極層を形成する工程と、
    前記金属酸化物薄膜層と前記上部電極層とのうち、少なくとも前記上部電極層を所定の形状に形成して前記金属酸化物薄膜層が前記上部電極層に覆われていない領域を形成する工程と、
    前記覆われていない領域を形成する工程の後、前記金属酸化物薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する前記金属酸化物薄膜層における第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い前記金属酸化物薄膜層における第２の領域とを形成する酸素処理工程と
    を有する、不揮発性記憶装置の製造方法。
  14. 基板と、前記基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点のそれぞれに対応してマトリクス状に配される、複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれが、下部電極層と、前記下部電極層より上方に形成された接続電極層と、前 記接続電極層より上方に形成された上部電極層と、前記下部電極層と前記接続電極層との間に形成され、かつ、酸素量が増加するに従い抵抗値が上昇する金属酸化物からなる金属酸化物薄膜層とを有し、前記立体交差点のそれぞれの交差領域における前記第１の電極配線が前記下部電極層を構成し、前記第２の電極配線が前記上部電極層を構成する、不揮発性記憶装置の製造方法であって、
    前記基板上に前記複数の第１の電極配線を形成する工程と、
    前記複数の第１の電極配線上に、前記金属酸化物薄膜層を形成する工程と、
    前記金属酸化物薄膜層上に前記接続電極層を形成する工程と、
    前記金属酸化物薄膜層と前記接続電極層とのうち、少なくとも前記接続電極層を所定の形状に形成して前記金属酸化物薄膜層が前記接続電極層に覆われていない領域を形成する工程と、
    前記覆われていない領域を形成する工程の後、前記金属酸化物薄膜層に対して、酸素を含む雰囲気中で加熱及びプラズマ処理の少なくとも何れかを行うことにより、前記下部電極層と前記上部電極層との間に与えられる電気的パルスにより抵抗値が増加または減少する前記金属酸化物薄膜層における第１の領域と、前記第１の領域の周囲に配され、前記第１の領域よりも酸素の含有量が多い前記金属酸化物薄膜層における第２の領域とを形成する酸素処理工程と、
    前記接続電極層上に前記第２の電極配線を形成する工程と
    を有する、不揮発性記憶装置の製造方法。
  15. 前記下部電極層及び前記上部電極層と電気的に接続される半導体集積回路を前記基板に形成する工程を更に有する、請求項１３に記載の不揮発性記憶装置の製造方法。
JP2008503855A 2006-03-08 2007-03-06 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法 Active JP4228033B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006062316 2006-03-08
JP2006062316 2006-03-08
PCT/JP2007/054277 WO2007102483A1 (ja) 2006-03-08 2007-03-06 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法

Publications (2)

Publication Number Publication Date
JP4228033B2 true JP4228033B2 (ja) 2009-02-25
JPWO2007102483A1 JPWO2007102483A1 (ja) 2009-07-23

Family

ID=38474910

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008503855A Active JP4228033B2 (ja) 2006-03-08 2007-03-06 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法

Country Status (4)

Country Link
US (2) US7692178B2 (ja)
JP (1) JP4228033B2 (ja)
CN (1) CN101395716B (ja)
WO (1) WO2007102483A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8437173B2 (en) 2010-03-19 2013-05-07 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, design support method therefor, and nonvolatile memory device

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101501849B (zh) * 2006-08-25 2011-01-12 松下电器产业株式会社 存储元件、存储器装置和半导体集成电路
JP5007724B2 (ja) * 2006-09-28 2012-08-22 富士通株式会社 抵抗変化型素子
JP5353692B2 (ja) * 2007-02-19 2013-11-27 日本電気株式会社 半導体記憶装置
JP5229892B2 (ja) * 2007-10-30 2013-07-03 独立行政法人産業技術総合研究所 整流素子及びその製造方法
US8242479B2 (en) * 2007-11-15 2012-08-14 Panasonic Corporation Nonvolatile memory apparatus and manufacturing method thereof
WO2009072213A1 (ja) * 2007-12-07 2009-06-11 Fujitsu Limited 抵抗変化型メモリ装置、不揮発性メモリ装置、およびその製造方法
KR20090081153A (ko) * 2008-01-23 2009-07-28 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
US8062918B2 (en) * 2008-05-01 2011-11-22 Intermolecular, Inc. Surface treatment to improve resistive-switching characteristics
JP5021029B2 (ja) 2008-05-22 2012-09-05 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP2010050311A (ja) 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
WO2010038423A1 (ja) * 2008-10-01 2010-04-08 パナソニック株式会社 不揮発性記憶素子並びにそれを用いた不揮発性記憶装置
JP2010287683A (ja) 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
US8901527B2 (en) * 2010-07-02 2014-12-02 Nanya Technology Corp. Resistive random access memory structure with tri-layer resistive stack
JP5000788B2 (ja) 2010-08-17 2012-08-15 パナソニック株式会社 不揮発性記憶装置およびその製造方法
EP2617077A1 (en) * 2010-09-16 2013-07-24 Hewlett-Packard Development Company, L.P. Nanoscale switching device
US8574957B2 (en) 2010-11-12 2013-11-05 Panasonic Corporation Method for manufacturing nonvolatile semiconductor memory element
JP5148025B2 (ja) * 2010-11-19 2013-02-20 パナソニック株式会社 不揮発性半導体記憶素子の製造方法
WO2012073503A1 (ja) * 2010-12-03 2012-06-07 パナソニック株式会社 不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法
WO2013001742A1 (ja) * 2011-06-27 2013-01-03 パナソニック株式会社 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
US9112138B2 (en) 2012-06-14 2015-08-18 Micron Technology, Inc. Methods of forming resistive memory elements
JP5571833B2 (ja) 2012-09-14 2014-08-13 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶素子の製造方法
CN103367637A (zh) * 2013-07-16 2013-10-23 河北师范大学 一种可同时调控介质层电性与磁性的多维度存储器
US10777608B2 (en) * 2016-11-14 2020-09-15 Hefei Reliance Memory Limited RRAM process integration scheme and cell structure with reduced masking operations
CN112054117A (zh) * 2019-06-05 2020-12-08 联华电子股份有限公司 存储器元件的结构及其制造方法
US11227994B2 (en) 2019-06-17 2022-01-18 Hefei Reliance Memory Limited Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same
FR3113783B1 (fr) * 2020-09-02 2022-08-12 Commissariat Energie Atomique Memoire resistive a zone de commutation entre deux regions dielectriques de dopages et/ou constantes dielectriques different(e)s

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3201468B2 (ja) * 1997-05-26 2001-08-20 日本電気株式会社 容量素子及びその製造方法
JP2001237395A (ja) * 2000-02-22 2001-08-31 Matsushita Electric Ind Co Ltd 半導体記憶装置
CN1290194C (zh) * 2001-06-25 2006-12-13 松下电器产业株式会社 电容元件、半导体存储器及其制备方法
US6531371B2 (en) 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6972238B2 (en) 2003-05-21 2005-12-06 Sharp Laboratories Of America, Inc. Oxygen content system and method for controlling memory resistance properties
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US6849891B1 (en) * 2003-12-08 2005-02-01 Sharp Laboratories Of America, Inc. RRAM memory cell electrodes
KR101051704B1 (ko) 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
JP4460363B2 (ja) 2004-06-08 2010-05-12 シャープ株式会社 半導体装置及びその製造方法
KR100576369B1 (ko) * 2004-11-23 2006-05-03 삼성전자주식회사 전이 금속 산화막을 데이타 저장 물질막으로 채택하는비휘발성 기억소자의 프로그램 방법
JP3989506B2 (ja) * 2005-12-27 2007-10-10 シャープ株式会社 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8437173B2 (en) 2010-03-19 2013-05-07 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, design support method therefor, and nonvolatile memory device

Also Published As

Publication number Publication date
CN101395716A (zh) 2009-03-25
WO2007102483A1 (ja) 2007-09-13
US20090014710A1 (en) 2009-01-15
US20100200852A1 (en) 2010-08-12
US7919774B2 (en) 2011-04-05
US7692178B2 (en) 2010-04-06
CN101395716B (zh) 2011-11-02
JPWO2007102483A1 (ja) 2009-07-23

Similar Documents

Publication Publication Date Title
JP4228033B2 (ja) 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法
JP5000788B2 (ja) 不揮発性記憶装置およびその製造方法
JP4948688B2 (ja) 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法
US9373665B2 (en) Resistance change nonvolatile memory device, semiconductor device, and method of manufacturing resistance change nonvolatile memory device
JP4880894B2 (ja) 半導体記憶装置の構造及びその製造方法
JP5873981B2 (ja) 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置
JP5107252B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JPWO2011064967A1 (ja) 不揮発性記憶素子及び不揮発性記憶装置
JP5291269B2 (ja) 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
JP2008305888A (ja) 不揮発性記憶装置およびその製造方法
US7981760B2 (en) Method for manufacturing nonvolatile storage element and method for manufacturing nonvolatile storage device
JP2008305889A (ja) 不揮発性記憶装置およびその製造方法
JP2008306011A (ja) 不揮発性半導体記憶装置およびその製造方法
JPWO2010140296A1 (ja) 不揮発性記憶素子およびこれを備えた半導体記憶装置
JP2008218855A (ja) 不揮発性記憶素子及びその製造方法
US9006701B2 (en) Non-volatile memory device having bit lines and source lines arranged in parallel and manufacturing method thereof
JP5374865B2 (ja) 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
JP2008034441A (ja) 不揮発性記憶素子及びその製造方法
JP5338236B2 (ja) 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性記憶装置およびその製造方法
JP2007287903A (ja) 不揮発性記憶素子およびその製造方法
JP2008047616A (ja) 不揮発性記憶素子

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081201

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111205

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4228033

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111205

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121205

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121205

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131205

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250