JP5000788B2 - 不揮発性記憶装置およびその製造方法 - Google Patents

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Description

本発明は、抵抗変化層を用いた書き換え可能な不揮発性記憶装置およびその製造方法に関する。
不揮発性メモリを代表するフラッシュメモリ（flash memory）は、ＵＳＢメモリやメモリカード、携帯電話、シリコンオーディオ等に搭載され、動画や音楽、デジタルデータを保存するストレージ（storage）として主に用いられている。近年は動画や画像の高精細化が進んでデータ容量が増大する中、ノートＰＣのハードディスク代替も視野に入れ、フラッシュメモリに対する大容量化の要望はより高まっている。
しかしながら、フラッシュメモリの大容量化には微細化や信頼性の観点から限界が見えつつあり、フラッシュメモリに替わって大容量化が可能な新規不揮発性メモリの開発が一層盛んになっている。その中の一つに抵抗変化型メモリ（ReRAM：Resistive Random Access Memory）がある。抵抗変化型メモリは、抵抗値が変化する抵抗変化層を記憶素子の材料として用い、電気的パルス（例えば電圧パルス）の印加によって、その抵抗値を高抵抗状態から低抵抗状態へ、または低抵抗状態から高抵抗状態へと変化させ、データ記憶を行う。この場合、低抵抗状態および高抵抗状態の２値を明確に区別し、また低抵抗状態と高抵抗状態との間を高速に安定して変化させ、これら２値が不揮発的に保持されることが必要である。この不揮発性記憶素子の一例として、酸素含有率の異なる遷移金属酸化物を積層して抵抗変化層に用いた不揮発性記憶素子が提案されている。酸素含有率の高い遷移金属酸化層と接触する電極界面に酸化反応と還元反応とを選択的に発生させ、抵抗変化現象を安定化することが開示されている（例えば、特許文献１参照）。
図１６は、特許文献１に記載の不揮発性記憶素子５５を有する抵抗変化型の不揮発性記憶装置５０を示す断面図である。図１６に示される不揮発性記憶装置５０においては、基板６０上に第１の配線６１が形成され、この第１の配線６１を被覆して、第１の層間絶縁層６２が形成されている。第１の層間絶縁層６２を貫通して、第１の配線６１に接続される第１のプラグ６４が形成されている。さらに、第１のプラグ（conductive plug）６４を被覆するように第１の層間絶縁層６２上に下部電極６５、抵抗変化層６６、上部電極６７で構成される不揮発性記憶素子５５が形成されている。この不揮発性記憶素子５５を被覆するように、第２の層間絶縁層６８が形成されている。この第２の層間絶縁層６８を貫通するように、第２のプラグ７０が形成されており、当該第２のプラグ７０は上部電極６７と第２の配線７１とを接続している。抵抗変化層６６は第１の抵抗変化層６６ｘと第２の抵抗変化層６６ｙとの積層構造からなり、かつ抵抗変化層６６は同種の遷移金属酸化物からなり、第１の抵抗変化層６６ｘを形成する遷移金属酸化物の酸素含有率は、第２の抵抗変化層６６ｙを形成する遷移金属酸化物の酸素含有率より高い。
このような構造とすることで、不揮発性記憶素子５５に電圧を印加した場合には、酸素含有率が高く、より高い抵抗値を示す第１の抵抗変化層６６ｘにほとんどの電圧が印加されることになる。また、第１の抵抗変化層６６ｘ近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極６７と第１の抵抗変化層６６ｘとの界面近傍で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。
非特許文献１では、遷移金属酸化物を抵抗変化層として用いた１Ｔ１Ｒ（１つのトランジスタと１つの抵抗で単位セルを構成）型メモリセルで構成された不揮発性メモリが開示されている。遷移金属酸化物薄膜は、通常絶縁体であり、抵抗値をパルス変化させるために、初期に抵抗変化層のブレイク(初期ブレイク)を行い、高抵抗状態と低抵抗状態との間で切り替え可能な導電パスを形成することが示されている。なお、「初期ブレイク（initial breakdown）」とは、製造後の抵抗変化層を、印加する電圧、あるいは、印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移できる状態に変化させる処理であり、具体的には、極めて高い抵抗値をもつ製造後の抵抗変化層、あるいは、抵抗変化層を含む不揮発性記憶素子に対して、書き込み電圧よりも大きな電圧（初期ブレイクダウン電圧）を印加することである。この初期ブレイクにより、抵抗変化層は、高抵抗状態と低抵抗状態とが可逆的に遷移可能になるとともに、その抵抗値が低下する。
国際公開第２００８／１４９４８４号
"Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses" Ｉ． Ｇ． Ｂａｅｋ ｅｔ ａｌ．，ＩＥＤＭ２００４，ｐ．５８７
ここで、初期ブレイクにより形成される導電パス(conductive path)は、フィラメント(filament)のような形状を有していると考えられる。また、導電パスの水平な断面の断面積は、不揮発性記憶素子の電極に接続されたプラグの水平な断面の断面積よりかなり小さく、しかも、導電パスは抵抗変化層の何れの場所にできるか特定できない。このとき、導電パスを形成するための初期ブレイクダウン電圧は、複数の不揮発性記憶素子間でばらつくという問題がある。初期ブレイクダウン電圧がばらつくと、抵抗変化特性がばらつき、複数の不揮発性記憶素子で構成される不揮発性記憶装置の歩留りや信頼性が低下する可能性がある。特に、上部電極の材料としてイリジウム（Ｉｒ）またはＩｒと他の貴金属との合金を用いた場合、不揮発性記憶素子間の寸法ばらつきによって初期ブレイクダウン電圧が敏感に変化することがあり、このような電極材料を用いた不揮発性記憶素子においては、不揮発性記憶素子間の初期ブレイクダウン電圧のばらつきが大きくなる問題がある。
本発明は上記の課題を解決するためになされたものであり、不揮発性記憶素子間における初期ブレイクダウン電圧のばらつきを抑えて歩留りの低下を防止することができる不揮発性記憶装置およびその製造方法を提供することを目的とする。
本発明のある態様に係る不揮発性記憶装置は、基板上に設けられ、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、で構成され、前記第１電極、前記第２電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造を有する不揮発性記憶素子と、前記不揮発性記憶素子の前記第１電極および前記第２電極のいずれかに電気的に接続されるプラグと、を備え、前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層より酸素含有量の多い第２の遷移金属酸化物層とで構成され、前記第１の遷移金属酸化物層は、前記第１電極および前記第２電極の一方と接続され、前記第２の遷移金属酸化物層は、前記第１電極および第２電極の他方と接続され、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第１の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きいように構成される。
上記構成によれば、基板の主面に平行な面のプラグの面積が抵抗変化層の導電領域である第１の遷移金属酸化物層の、基板の主面に平行な断面の断面積より大きくなるため、プラグと積層構造の不揮発性記憶素子との重ね合わせずれまたは積層構造の寸法ばらつきが発生してもプラグより内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層の断面積で決まり、重ね合わせずれの影響を受けない。その結果、不揮発性記憶素子に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。
前記第２の遷移金属酸化物層は、絶縁体であってもよい。
前記不揮発性記憶装置は、さらに、基板上に、前記基板の主面に平行な面内において、互いに平行に形成された複数の第１の配線と、前記複数の第１の配線とは異なる面内にあり、互いに平行且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた不揮発性記憶素子と、を備え、前記不揮発性記憶素子のそれぞれは、前記第１電極が対応する前記第１の配線と電気的に接続され、前記第２電極が対応する前記第２の配線と電気的に接続され、前記抵抗変化層がそれぞれ対応する前記第１の配線および前記第２の配線を介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化するよう構成されており、前記第１電極および前記第２電極の一方は、対応する前記第１の配線および前記第２の配線の少なくとも一方と前記プラグを介して電気的に接続され、前記第１電極および前記第２電極の他方は、対応する前記第１の配線および前記第２の配線の他方と電気的に直接接続されていてもよい。
前記抵抗変化層の前記第２の遷移金属酸化物層が接続される前記第１電極あるいは前記第２電極は、イリジウムまたはイリジウムと他の貴金属との合金で形成されていてもよい。
前記抵抗変化層は、さらに、前記第１の遷移金属酸化物層および前記第２の遷移金属酸化物層の側面を被覆するように設けられ、前記第１の遷移金属酸化物層よりも酸素含有率が高い第３の遷移金属酸化物層を有し、前記第３の遷移金属酸化物層は、前記第１電極と前記第２電極との間に挟まれており、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第１の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きく、前記第１電極および前記第２電極の前記基板の主面に平行な面の面積より小さくてもよい。
前記プラグと前記不揮発性記憶素子とが接続される側の前記プラグの端面の面積は、前記不揮発性記憶素子の前記基板に平行な断面の断面積より大きくてもよい。
本発明の他の態様に係る不揮発性記憶装置は、基板上に設けられ、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、で構成され、前記第１電極、前記第２電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造を有する不揮発性記憶素子と、前記不揮発性記憶素子の前記第１電極および前記第２電極の一方に電気的に接続されるプラグと、前記基板の主面に平行な面内に形成された第１の配線と、前記第１の配線とは異なる面内に形成された第２の配線と、を備え、前記第１の配線および前記第２の配線の一方は、前記不揮発性素子の前記第１電極および前記第２電極の一方に前記プラグを介して電気的に接続され、かつ、前記第１の配線および前記第２の配線の他方は、前記不揮発性素子の前記第１電極および前記第２電極の他方に電気的に直接接続され、前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層より酸素含有量の多い第２の遷移金属酸化物層とで構成され、前記第１の遷移金属酸化物層は、前記第１電極および前記第２電極の一方と接続され、前記第２の遷移金属酸化物層は、前記第１電極および第２電極の他方と接続され、前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第１の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きいように構成される。
上記構成によれば、基板の主面に平行な面のプラグの面積が抵抗変化層の導電領域である第１の遷移金属酸化物層の、基板の主面に平行な断面の断面積より大きくなるため、プラグと積層構造の不揮発性記憶素子との重ね合わせずれまたは積層構造の寸法ばらつきが発生してもプラグより内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層の断面積で決まり、重ね合わせずれの影響を受けない。さらに、第１電極および第２電極のうちプラグが設けられているのとは反対側の電極において接続される第１の配線または第２の配線が不揮発性素子と電気的に直接接続されるため、不揮発性素子の両側にプラグが設けられている場合に比べて初期ブレイク時に流れる電流密度の減少を抑制することができる。不揮発性素子の反対側にもプラグ（上層側プラグ）を設けることとすると、当該上層側プラグにおいてもプラグの重ねずれが生じるおそれがあり、初期ブレイク時に流れる電流密度を高く保持するのが難しくなる。また、プラグ自身が寄生抵抗成分となり、電流密度の安定化を阻害する要因ともなり得る。したがって、不揮発性記憶素子の一方の側のプラグの基板の主面に平行な面積を第１の遷移金属酸化物層の基板の主面に平行な面の断面積より大きくしつつ、不揮発性記憶素子の他方の側の電極は第１の配線または第２の配線と直接接続させることにより、不揮発性記憶素子に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。また、製造工程においても、上層側プラグが必要なくなると工数を削減することができ、コストを低減することができる。
前記第１の配線および前記第２の配線は、銅を主成分としてもよい。
また、本発明のさらに他の態様に係る不揮発性記憶装置の製造方法は、基板上に少なくとも配線と当該配線に接続されるプラグを形成する工程Ａと、前記プラグの上方に、第１電極と、前記第１電極の上方に位置する第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層とで構成され、前記第１電極、前記第２電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造と、を形成する工程Ｂと、を含み、前記工程Ｂにおける前記抵抗変化層の形成は、前記第１電極および前記第２電極の一方に接続するように、酸素不足型の第１の遷移金属酸化物層を形成する工程ｂ１と、前記第１電極および前記第２電極の他方に接続するように、前記第１の遷移金属酸化物層より酸素含有量の多い第２の遷移金属酸化物層を形成する工程ｂ２と、前記プラグと前記積層構造とが接続される前記プラグの端面の面積が、導電領域である前記第１の遷移金属酸化物層の前記基板の主面に平行な断面の断面積より大きくなるように前記プラグおよび／または前記積層構造を形成する工程ｂ３と、を含むものである。
上記方法によれば、基板の主面に平行な面のプラグの面積が抵抗変化層の導電領域である第１の遷移金属酸化物層の、基板の主面に平行な断面の断面積より大きくなるため、プラグと積層構造の不揮発性記憶素子との重ね合わせずれまたは積層構造の寸法ばらつきが発生してもプラグより内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層の断面積で決まり、重ね合わせずれの影響を受けない。その結果、不揮発性記憶素子に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。
前記工程Ａは、前記基板上に、互いに平行且つ複数の第１の配線を形成する工程ａ１と、前記複数の第１の配線上の各々に複数の前記プラグを形成する工程ａ２とを含み、さらに、前記積層構造および前記プラグの上方の、前記基板の主面に平行な面内において、互いに平行且つ前記複数の第１の配線に立体交差するように、複数の第２の配線を形成する工程Ｃ、を含み、前記第１電極および前記第２電極の一方は、前記プラグを介して前記第１の配線と電気的に接続され、かつ、前記第１電極および前記第２電極の他方は、電気的に直接接続されるように形成してもよい。
前記工程Ｂは、前記プラグの上方に、第１の電極層を積層する工程と、前記第１の電極層上に前記第１の遷移金属酸化物層および前記第２の遷移金属酸化物層を含む遷移金属酸化物層を積層する工程と、前記遷移金属酸化物層上に第２の電極層を積層して積層体を形成する工程と、前記積層体の一部を除去して前記プラグ上に前記積層構造を形成する工程と、を含んでもよい。
前記工程Ｂは、さらに、前記抵抗変化層の側面を酸化して前記第１の遷移金属酸化物層の側面を被覆するように、前記第１の遷移金属酸化物層より酸素含有率が高い第３の遷移金属酸化物層を形成することにより前記第１の遷移金属酸化物層の前記基板の主面に平行な方向の面積を縮小し、導電領域である前記第１の遷移金属酸化物層の前記基板の主面に平行な断面の断面積を前記プラグと前記積層構造とが接続される前記プラグの端面の面積より小さくする工程を含んでもよい。
また、本発明のさらに他の形態に係る不揮発性記憶装置の製造方法は、基板上に少なくとも第１の配線と当該第１の配線に接続されるプラグを形成する工程Ａと、前記プラグの上方に、第１電極と、前記第１電極の上方に位置する第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層とで構成され、前記第１電極、前記第２電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造と、を形成する工程Ｂと、前記積層構造および前記プラグの上方の、前記基板の主面に平行な面内に第２の配線を形成する工程Ｃと、を含み、前記工程Ｂにおける前記抵抗変化層の形成は、前記第１電極および前記第２電極の一方に接続される酸素不足型の第１の遷移金属酸化物層を形成する工程ｂ１と、前記第１電極および前記第２電極の他方に接続される前記第１の遷移金属酸化物層より酸素含有量の多い第２の遷移金属酸化物層を形成する工程ｂ２と、前記プラグと前記積層構造とが接続される前記プラグの端面の面積が、導電領域である前記第１の遷移金属酸化物層の前記基板の主面に平行な断面の断面積より大きくなるように前記プラグおよび／または前記積層構造を形成する工程ｂ３と、を含み、前記工程Ｃにおける前記第２の配線の形成は、前記積層構造を被覆して絶縁膜を形成する工程ｃ１と、前記積層構造が露出するように前記絶縁膜の一部を除去して、前記積層構造上に配線溝を形成する工程ｃ２と、前記配線溝に前記第２の配線を形成する工程ｃ３とを含んでいる。
上記方法によれば、基板の主面に平行な面のプラグの面積が抵抗変化層の導電領域である第１の遷移金属酸化物層の、基板の主面に平行な断面の断面積より大きくなるため、プラグと積層構造の不揮発性記憶素子との重ね合わせずれまたは積層構造の寸法ばらつきが発生してもプラグより内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層の断面積で決まり、重ね合わせずれの影響を受けない。さらに、第１電極および第２電極のうちプラグが設けられているのとは反対側の電極において接続される第１の配線または第２の配線が不揮発性素子と電気的に直接接続されるため、不揮発性素子の両側にプラグが設けられている場合に比べて初期ブレイク時に流れる電流密度の減少を抑制することができる。不揮発性素子の反対側にもプラグ（上層側プラグ）を設けることとすると、当該上層側プラグにおいてもプラグの重ねずれが生じるおそれがあり、初期ブレイク時に流れる電流密度を高く保持するのが難しくなる。また、プラグ自身が寄生抵抗成分となり、電流密度の安定化を阻害する要因ともなり得る。したがって、不揮発性記憶素子の一方の側のプラグの基板の主面に平行な面積を第１の遷移金属酸化物層の基板の主面に平行な面の断面積より大きくしつつ、不揮発性記憶素子の他方の側の電極は第１の配線または第２の配線と直接接続させることにより、不揮発性記憶素子に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。また、製造工程においても、上層側プラグが必要なくなると工数を削減することができ、コストを低減することができる。
本発明の上記目的、他の目的、特徴、および利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は以上に説明したように構成され、不揮発性記憶素子間における初期ブレイクダウン電圧のばらつきを抑えて歩留りの低下を防止することができるという効果を奏する。
図１は本発明の第１の実施形態に係る不揮発性記憶装置の構成を示す平面図である。 図２は図１に示される不揮発性記憶装置におけるＩＩ−ＩＩ’線に沿った断面を示す断面図である。 図３Ａは図１に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図３Ｂは図１に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図４Ａは図１に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図４Ｂは図１に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図５は本発明の第１の実施形態に係る不揮発性記憶装置の変形例の構成を示す断面図である。 図６は本発明の第２の実施形態に係る不揮発性記憶装置の構成を示す平面図である。 図７は図６に示される不揮発性記憶装置におけるＶIＩ−ＶＩI’線に沿った断面を示す断面図である。 図８Ａは図６に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図８Ｂは図６に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図８Ｃは図６に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図９Ａは図６に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図９Ｂは図６に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。 図１０は本発明の第２の実施形態に係る不揮発性記憶装置の変形例の構成を示す断面図である。 図１１は不揮発性記憶素子における抵抗変化層の抵抗値とパルス電圧印加回数との関係を示すグラフである。 図１２Ａは不揮発性記憶素子の上部電極材料として白金を用いた場合の上部電極近傍断面のＴＥＭ（透過型電子顕微鏡）画像を示す図である。 図１２Ｂは不揮発性記憶素子の上部電極材料としてイリジウムを用いた場合の上部電極近傍断面のＴＥＭ（透過型電子顕微鏡）画像を示す図である。 図１３は上下のプラグ間に形成された不揮発性記憶素子がプラグに対して重ね合わせずれ(misalignment)を生じたときの走査型電子顕微鏡画像を示す図である。 図１４は不揮発性記憶素子における抵抗変化層の水平な断面において素子に電流が流れる部分の実効的な寸法と初期ブレイク率との関係を示すグラフである。 図１４で用いた実効的な寸法を導出するための手法を示すグラフである。 図１６は特許文献１に記載の抵抗変化型の不揮発性記憶装置の構成を示す断面図である。 図１７は、本発明の基本構成に係る不揮発性記憶素子の断面図である。
以下、本発明の実施形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る不揮発性記憶装置の構成を示す平面図である。また、図２は図１に示される不揮発性記憶装置におけるＩＩ−ＩＩ’線に沿った断面を示す断面図である。
図１および図２に示すように、本実施形態における不揮発性記憶装置は、例えば銅（Ｃｕ）を主成分とする複数の第１の配線１０１と、同様に例えば銅を主成分とする複数の第２の配線１０２が立体交差する部分に、直列に接続された不揮発性記憶素子１０８と電流制御素子１１２とで構成されるメモリセル（memory cell）１０４が形成され、当該メモリセルがアレイ状に配置されてメモリセルアレイ（memory cell array）を構成している。複数の第1の配線１０１は、半導体基板１１７上に互いに平行に形成され、複数の第２の配線１０２は、複数の第１の配線１０１の上方の半導体基板１１７の主面に平行（以下、水平という）な面内において互いに平行且つ複数の第１の配線１０１に立体交差するように形成されている。
本実施形態において、第１の配線１０１および第２の配線１０２の膜厚は、例えば、３００ｎｍ〜４００ｎｍである。銅で構成される第１の配線１０１および第２の配線１０２は、例えば通常のシリコン熱酸化膜と比べて誘電率が低いプラズマ（plasma）ＳｉＯ２やＦＳＧ、ＳｉＯＮ等の層間絶縁層１１３中に形成されたトレンチ（trench）内に、例えばタンタル（Ｔａ）や窒化タンタル（ＴａＮ）を含むバリア層（barrier layer）１１８（膜厚１０〜４０ｎｍ、ここでは２０ｎｍ）を介して埋め込み形成されている。さらに、第１の配線１０１および第２の配線１０２上にはライナ層（liner layer）１１４として、例えばプラズマＣＶＤ法で形成されたＳｉＮ層（膜厚５０ｎｍ程度）が形成され、その上に再び層間絶縁層１１３が形成されている。また、一部のプラグ１１９は不揮発性記憶素子１０８を介さずに直接第２の配線１０２に接続され、周辺回路(図示せず)に接続される。
不揮発性記憶素子１０８は、対応する第１の配線１０１と電気的に接続された第１電極１０５と、対応する第２の配線１０２と電気的に接続された第２電極１０７と、第１電極１０５と第２電極１０７との間に介在し、それぞれ対応する第１の配線１０１および第２の配線１０２を介して第１電極１０５と第２電極１０７との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０６とで構成（comprise）される。
第１電極１０５は、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等から選ばれる材料で形成され、膜厚は１０〜１００ｎｍ程度である。本実施形態において、第１電極１０５は窒化タンタルにより形成され、その膜厚は３０ｎｍに設定されている。
抵抗変化層１０６の内、第１の領域（第１の遷移金属酸化物層）１１５は、例えば酸素を含む雰囲気中で、当該遷移金属ターゲットをスパッタして遷移金属酸化物薄膜を形成する反応性スパッタ法で形成されたタンタル、チタン、ニッケル（Ｎｉ）等を含む酸素不足型の遷移金属酸化物で構成され、膜厚は１０〜１００ｎｍ、抵抗率は０．５〜２０ｍΩ・ｃｍである。本実施形態において、抵抗変化層の第１の領域１１５は、酸素不足型のタンタル酸化物で形成され、その膜厚は４５ｎｍで抵抗率は２ｍΩ・ｃｍに設定されている。ここで、酸素不足型の遷移金属酸化物とは、化学量論的組成（stoichiometric composition）の遷移金属酸化物（例えば、酸化タンタルの場合、Ｔａ２Ｏ５）より酸素含有量が少ない（酸化タンタルの場合、ＴａＯｘで表すと、０＜ｘ＜２．５）遷移金属酸化物を指す。化学量論的組成（stoichiometric composition）の遷移金属酸化物は絶縁体の特性を示すが、酸素不足型の遷移金属酸化物は酸素の含有率に応じて半導体乃至絶縁体的な特性を示す。第１の領域１１５は、半導体的な特性を示し導電性を有する。また、第２の領域（第２の遷移金属酸化物層）１１６の膜厚は、１〜１０ｎｍで、ほぼ絶縁体として構成される。抵抗変化層の第２の領域１１６は、例えば第１の領域１１５の表面を酸化することで形成できる。その膜厚は、ここでは５ｎｍである。上記の抵抗変化層の第１の領域１１５と第２の領域１１６で抵抗変化層１０６を構成している。
ここで、本実施形態における抵抗変化層１０６の第１の領域１１５におけるタンタル酸化物は、ＴａＯｘと表した場合に０＜ｘ＜２．５を満足し、好ましくは０．８≦ｘ≦１．９を満足する。また、抵抗変化層１０６の第２の領域１１６におけるタンタル酸化物は、ＴａＯｙと表した場合、ｘ＜ｙ≦２．５を満足し、例えばＴａ２Ｏ５である。なお、タンタルおよびその酸化物は、通常の半導体プロセスに一般的に用いられている材料であり、通常の半導体プロセスに対して非常に親和性が高い材料といえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
また、抵抗変化層１０６の第２の領域１１６の酸素不足度は、抵抗変化層１０６の第１の領域１１５の酸素不足度より小さいともいえる。ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。通常、化学量論的組成の酸化物は、絶縁体的な特性を示すことが多く、酸素不足型の遷移金属酸化物は半導体的な特性を示すことが多い。つまり、抵抗変化層１０６の第２の領域１１６は、第１の領域１１５よりも酸素不足度を小さくして抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第１の電極１０５および第２の電極１０７間に印加された電圧は、抵抗変化層１０６の第２の領域１１６に、より多くの電圧が分配され、抵抗変化層１０６の第２の領域１１６中で発生する酸化還元反応をより起こしやすくすることができる。
第２電極１０７は、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）等の貴金属またはそれらを含む合金から形成され、膜厚は１０〜１００ｎｍ程度である。本実施形態では、第２電極１０７はイリジウムにより形成され、その膜厚は５０ｎｍに設定されている。
以上のように、抵抗変化層１０６は、第１電極１０５に接し、酸素不足型の遷移金属酸化物を含む第１の領域１１５と、第２電極１０７に接し、第１の領域１１５よりも酸素含有率が高い遷移金属酸化物を含む第２の領域１１６とを有している。
ここで、抵抗変化層１０６において生じる抵抗変化現象について、酸素不足型のタンタル酸化物を例に説明する。酸素不足型の遷移金属酸化物を二つの電極で挟んだ構成の抵抗変化層における抵抗変化現象は、下記の式で示されるように、第２電極との界面近傍の高酸素含有率層（第２の領域１１６）を構成するタンタル酸化物の酸化還元反応に起因すると推察される。
Ｔａ２Ｏ５ ＋ ２ｅ− → ２ＴａＯ２ ＋ Ｏ２−（還元反応）
２ＴａＯ２ ＋ Ｏ２− → Ｔａ２Ｏ５ ＋ ２ｅ−（酸化反応）
第１電極１０５を基準にして第２電極１０７に負の電圧を印加した場合には、第２の領域１１６に電子が注入されることにより第２の領域１１６中において還元反応が進行しＴａＯ２が第２の領域１１６中に存在する状態になる。その結果、低抵抗状態が発現すると考えられる。一方、第２電極１０７に正の電圧を印加した場合には、酸素イオンの移動により第２の領域１１６中において酸化反応が進行しＴａ２Ｏ５が第２の領域１１６中に存在する状態となる。その結果、高抵抗状態が発現すると推察される。上式に示される酸化還元反応が効率的に進行するためには、抵抗変化現象を発現させる側の電極層（第２電極１０７）に用いられる材料の標準電極電位が、抵抗変化層を構成する遷移金属（ここではＴａ）の標準電極電位よりも高いことが重要である。標準電極電位は酸化されにくさの指標であり、その値が高いほど酸化されにくい。白金（Ｐｔ）やイリジウム（Ｉｒ）等の貴金属は通常他の金属より高い標準電極電位を有する。従って、酸化還元反応により抵抗変化させたい層に近接して標準電極電位が高い電極を構成すると、酸化還元反応に寄与する酸素イオンの大部分が、抵抗変化層（第２の領域１１６）中の酸化還元反応に寄与することになる。ここで、Ｔａおよび白金の標準電極電位はそれぞれ−０．６(Ｖ)および１．１９(Ｖ)であり、１Ｖ以上の電位差が存在するため、上式の反応が効率的に進行すると考えられる。
電極と電極に接する抵抗変化層を構成する金属との標準電極電位の差が大きいほど抵抗変化が起こりやすく、その差が小さくなるにつれて抵抗変化が起こりにくいことから、電極材料の酸化のされにくさ、あるいは抵抗変化層を構成する金属の酸化されやすさが抵抗変化現象のメカニズムに大きな役割を果たしていると推測される。そのため、抵抗変化現象を発現させる側（第２の領域１１６側）の電極（第２電極１０７）の材料には標準電極電位が高い白金、パラジウム（Ｐｄ）、イリジウム等の貴金属元素およびこれらを組み合せた合金が有効である。
なお、本明細書および特許請求の範囲における「合金」とは、複数の貴金属を予め合金化したものを電極として形成したものだけでなく、複数の貴金属を電極として形成する際にスパッタにより混合して合金化する態様をも含む。
抵抗変化層１０６としてはタンタル酸化物以外に、ハフニウム（Ｈｆ）酸化物やジルコニウム（Ｚｒ）酸化物等を用いることができる。これらの酸化物は、本実施形態におけるタンタル酸化物と同様に酸素含有率が異なる抵抗変化層を積層することにより、極性の異なる電気パルスを印加すると上記と同様の酸化還元反応が起こり、抵抗変化現象が発現する。ハフニウム酸化物やジルコニウム酸化物等の抵抗変化層を用いた場合の電極材料の選定についても、上記と同様のことが言える。また、抵抗変化層１０６の第１の領域１１５を構成する第１の遷移金属と、第２の領域１１６を構成する第２の遷移金属とは、同じ材料を用いてもよいし、異なる材料を用いてもよい。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の領域１１６中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。
また、第２の遷移金属で構成される酸化物の誘電率は第１の遷移金属で構成される酸化物の誘電率より大きい方が好ましい。あるいは、第２の遷移金属で構成される酸化物のバンドギャップは第１の遷移金属で構成される酸化物のバンドギャップより小さい方が好ましい。前記の条件のいずれか一方または両方を満足する第１の遷移金属で構成される酸化物および第２の遷移金属で構成される酸化物を抵抗変化層１０６に用いることにより、第２の領域１１６の絶縁破壊電界強度が第１の領域１１５の絶縁破壊電界強度に比べて小さくなり、初期ブレイク電圧が低減できる。
これは、Ｊ．ＭｃＰｈｅｒｓｏｎ ｅｔ ａｌ．，ＩＥＤＭ ２００２，ｐ．６３３−６３６の図１に示されているように酸化物層の絶縁破壊電界強度（Breakdown Strength）と誘電率との間には、誘電率が大きいほど絶縁破壊電界強度が小さくなるという相関関係が見られるためである。また、Ｊ．ＭｃＰｈｅｒｓｏｎ ｅｔ ａｌ．，ＩＥＤＭ ２００２，ｐ．６３３−６３６の図２に示されているように、酸化物層の絶縁破壊電界とバンドギャップとの間には、バンドギャップが大きいほど絶縁破壊電界強度が大きくなるという相関関係が見られるためである。
抵抗変化層１０６として積層構造の酸素不足型のタンタル酸化物等の遷移金属酸化物を用いた場合、絶縁体である第２の領域１１６の存在により製造直後の不揮発性記憶素子の初期抵抗は非常に高く、そのままでは通常の抵抗変化電圧パルスを用いて抵抗変化させることはできない。抵抗変化特性を得るためには、初期の状態の抵抗変化層に通常の抵抗変化に用いる電圧より高い電気的パルス（初期ブレイクダウン電圧）を印加して、導電パスを抵抗変化層１０６（第２の領域１１６）内に形成する（ブレイクダウンさせる）必要がある。このような処理は初期ブレイクと呼ばれている。図１１は不揮発性記憶素子における抵抗変化層の抵抗値とパルス印加回数との関係を示すグラフである。図１１に示されるように、初期ブレイクにおいては、抵抗変化層１０６に初期ブレイクダウン電圧を印加することにより、抵抗変化層１０６の高酸素含有率層（すなわち高抵抗層）である第２の領域１１６に電流を流し、当該第２の領域１１６の抵抗値を非常に高い初期抵抗値（１×１０６〜１×１０８Ω程度）から抵抗変化が可能な低い抵抗値（１×１０２〜１×１０４Ω）に調整（初期ブレイク）する。
ここで、初期ブレイクにより形成される導電パスは、フィラメントのような形状を有しており、その直径は、１０ｎｍ程度であることが確認されている。つまり、絶縁体である抵抗変化層１０６の第２の領域１１６にフィラメント形状の導電パスを形成することにより、第２電極１０７と抵抗変化層１０６の第１の領域１１５との間が導通可能となる。このような導電パスの水平な断面の断面積はプラグ１０３の水平な断面（例えば２００ｎｍ角程度）の断面積より小さく、しかも、当該水平な断面の何れに形成されるか予測できない。
一方、クロスポイント型の不揮発性記憶装置において、図１６に示すような構造の場合、プラグ６４の表面が層間絶縁層６２の表面に対しリセス（凹部）を生じ、その段差が抵抗変化素子５５(特に第２の領域６６ｘ)に転写され、第２の領域６６ｘに局所的な屈曲部が発生し、初期ブレイクダウン電圧がばらつく場合がある。また、抵抗変化層５５がプラグ６４に対して大きく重ね合わせずれを生じると、抵抗変化層５５において局所的な屈曲部が発生し、初期ブレイクダウン電圧がばらつく場合がある。
図１３は上下のプラグ３１，３２間に形成された不揮発性記憶素子８において、プラグ３１、３２と不揮発性記憶素子８間に重ね合わせずれ（misalignment）を生じたときの走査型電子顕微鏡画像を示す図である。図１３において上部電極７はイリジウム、下部電極５は窒化タンタルでそれぞれ形成され、その間に酸素不足型のタンタル酸化物による抵抗変化層６が形成されている。また、上部電極７に接する抵抗変化層６の領域には、高抵抗のタンタル酸化膜(第２の領域１１６に相当)が形成されている（図示せず）。図１３においては下部のプラグ３２に対して抵抗変化層６の重ね合わせずれが発生しており、これによる抵抗変化層６および下部のプラグ３２における局所的な変質（酸化と推定される）が生じているのが分かる。このように、抵抗変化層６やプラグ３１，３２において変質が生じると、電流が流れる実効的な素子寸法および面積がばらつくおそれがある。
電流が流れる実効的な素子寸法および面積がばらつくと、初期ブレイクを行う際に素子に流れる電流の流れがばらつき、初期ブレイクダウン電圧がばらつく。
本実施形態における不揮発性記憶素子１０８は、抵抗変化層１０６が、下部のプラグのリセスや重ね合わせずれ等による局所的な屈曲部が発生することなく平坦な下地層上に形成され、第１電極、第２電極および抵抗変化層が基板の主面と平行にかつ平坦に形成された積層構造を有している。より具体的には、不揮発性記憶素子１０８は第１電極１０５と抵抗変化層１０６の界面、第２電極１０７と抵抗変化層１０６の界面が基板１１７の主面に平行に平坦に積層された構造を有している。また、不揮発性記憶素子１０８の下層に電流制御素子１１２が形成されてメモリセル１０４を構成し、電流制御素子１１２の各層も同様に平坦に積層されている。その上で、本実施形態に係る不揮発性記憶装置は、積層構造のメモリセル１０４に直列に接続されるプラグ（ビア）１０３を備えている。プラグ１０３は、例えば銅により埋め込み形成される。第１の配線１０１と積層構造のメモリセル１０４とは、プラグ１０３を介して接続され、第２の配線１０２と積層構造のメモリセル１０４とは直接接続されている。プラグ１０３を用い、その高さを調整することにより、積層構造を構成する各層の膜厚を最適化した状態で、第１の配線１０１と第２の配線１０２間の距離を最適化し、配線間の寄生容量とプラグの寄生抵抗の値を最適化し、動作速度と消費電力を最適化することができる。
ここで、プラグ１０３が積層構造のメモリセル１０４と接触する側の端面（図２におけるＺ−Ｚ’）の面積（第１の面積）Ｓ１は、抵抗変化層１０６の水平な断面（図２におけるＹ−Ｙ’であり、半導体基板１１７の主面に平行な面）の断面積（第２の面積）Ｓ２より大きくなるように構成されている。つまり、本実施形態においては、プラグ１０３が積層構造のメモリセル１０４と接触する側のプラグ１０３の端面の面積（第１の面積）Ｓ１は、積層構造のメモリセル１０４全体の水平な断面の断面積（第２の面積）Ｓ２より大きくなるよう構成されている。従って、プラグ１０３の第１の面積Ｓ１が抵抗変化層１０６の第２の面積Ｓ２より大きくなるような構成とすることにより、メモリセル１０４を形成する下地部分をプラグ１０３のみで構成することができ、積層構造のメモリセル１０４、特に抵抗変化層１０６が、プラグ１０３の上面からはみだすことなく積層構造のメモリセル１０４を形成することが可能となり、抵抗変化層１０６と上部電極の１０７の界面を平坦に形成することができる。これによって、初期ブレイクダウン電圧のばらつきを抑制することが可能である。ここで、プラグ１０３のメモリセル１０４と接触する側の端面の面積（第１の面積）Ｓ１は、抵抗変化層１０６の水平な断面の断面積（第２の面積）Ｓ２に抵抗変化層形成時の重ね合わせずれマージン(alignment margin)分の面積を加算した面積より大きい。このような面積Ｓ１を設定することにより、プラグのリセスが発生せず、かつ下地のプラグ１０３の上面からはみだしてメモリセル１０４の各層が形成されることがないため、全体的に平坦な抵抗変化層を形成することができる。メモリセル１０４の各層が平坦な面（基板１１７の主面に平行な面）を有していることにより、電圧印加時においてメモリセル１０４の第１電極１０５と第２電極１０７との間に生じる電気力線は基板１１７の主面に平行な面に垂直な方向となる。電気力線が途中で曲げられると初期ブレイクが安定的に行われないため、電極間を流れる電流の電気力線がまっすぐプラグ１０３を通過することが好ましい。つまり、抵抗変化層１０６の水平な断面に対して導電パス形成に寄与する下部のプラグ１０３の水平な断面の断面積を相対的に大きくすることにより、簡単な積層構造を用いて第１電極１０５と第２電極１０７との間で生じる電気力線を有効に活かして抵抗変化層１０６に流れる電流密度を大きくすることができる。このため、初期ブレイクダウン電圧のばらつきを小さくすることができる。さらに、不揮発性記憶素子１０８における書き込みや読み出し時においても抵抗変化層１０６に流れる電流密度を大きくすることができるため、メモリアレイの高速動作が可能となる。
初期ブレイクダウン電圧のばらつきは電極材料によっても異なる。従来、不揮発性記憶素子の電極材料としては、白金やイリジウム等の貴金属材料がよく用いられる。電極材料として膜厚２０〜５０ｎｍ程度の白金やパラジウムを用いた場合、白金やパラジウムの電極形成後に４００℃程度の加熱工程を行うことで、当該電極から抵抗変化層側に向かって電極材料による小さな突起（ヒロック：hillock）が発生することが、発明者らの実験によって判明している。一方、電極材料にイリジウムを用いた場合、加熱工程を行っても突起は発生しにくい。これは、白金とイリジウムとの物理特性（熱膨張係数およびヤング率）の違いによるものと推察される。白金の熱膨張係数(coefficient of thermal expansion)は、８．８×１０−６（℃−１）とイリジウムの熱膨張係数６．４×１０−６（℃−１）に比べて大きい。また、白金のヤング率（Young's modulus）は、１５２×１０９（Ｎ／ｍ２）とイリジウムのヤング率５２９×１０９（Ｎ／ｍ２）に比べて小さい。このことは、白金がイリジウムに比べ、ストレスによる塑性変形が生じやすいことを示す。つまり、白金はイリジウムと比べて熱的にも応力的にもヒロックを生じやすい特性を有する。白金と同様の物理特性を有するパラジウムについても同様にヒロックを生じやすい。
図１２Ａおよび図１２Ｂは、不揮発性記憶素子において電極材料として白金およびイリジウムを用いた場合の電極近傍断面のＴＥＭ（透過型電子顕微鏡）画像を示す図である。図１２Ａは白金を電極に用いた場合の断面を示し、図１２Ｂはイリジウムを電極に用いた場合の断面を示す。図１２Ａにおいては、下部電極３０１ａと上部電極３０４ａとの間に第１の抵抗変化層３０２ａ(第１の領域１１５に相当)および第２の抵抗変化層３０３ａ(第２の領域１１６に相当)が積層されている。第２の抵抗変化層３０３ａが高酸素含有率層であり、この第２の抵抗変化層３０３ａに近接する側に設けられた上部電極３０４ａの電極材料として白金が用いられている。図１２Ａに示されるように、上部電極３０４ａから生じたヒロック（図中の丸内）によって、第２の抵抗変化層３０３ａが部分的に薄くなっている。これに対し、図１２Ｂは、上部電極３０４ｂの電極材料をイリジウムとしたこと以外は図１２Ａと同様の構成を有している（符号は図１２Ａにおけるａをｂに書き換えている）が、第２の抵抗変化層３０３ｂの膜厚は均一であり、上部電極３０４ｂにヒロックが発生していない。したがって、電極にヒロックが発生しない材料を用いれば、初期ブレイクダウン電圧のばらつきは抑制できる。白金やパラジウムを電極材料に用いた場合でも、膜厚を１０ｎｍ以下にすることにより、電極膜が発生するストレスを抑制する事ができ、ヒロックは発生しない。
本実施形態において、さらに第２電極１０７の電極材料として、イリジウムまたはイリジウムと他の貴金属との合金（特にイリジウムを主成分とする合金）や、膜厚１０ｎｍ以下の白金あるいはパラジウムを用いることにより、初期ブレイクダウン電圧のばらつきを抑制することができる。
図１４は抵抗変化層の水平な断面積において、抵抗変化層に電流が流れる時の実効的な寸法(抵抗変化層の形状が正方形とした時の正方形の一辺の寸法)と、初期ブレイク率の関係を示している。ここで、まず実効的な寸法とは、電流密度を決定する断面積の１方向における平均の寸法を電気特性から算出して推定したものであり、初期ブレイク時の電流パス形成に寄与するものである。図１４では、設計寸法より小さい実効的な寸法の抵抗変化層を得るため、抵抗変化素子形成後に側壁酸化を施している。ここで、側壁酸化とは、抵抗変化素子の外周側を酸化して、抵抗変化層の外周側に、その内側よりも高濃度な酸化物層を形成する工程である。側壁酸化を行うことにより、エッチング時のダメージが残る抵抗変化層の周辺部を高抵抗化して抵抗変化層の周辺部に導電パスが形成されるのを防ぐ。これと同時に、導電パス形成時の電流を抵抗変化層の中央部に集中させ、抵抗変化層の中央部に導電パスが形成されることを促進する。図１５は実効的な寸法の求め方の一例を表している。横軸に寸法を変えて形成した不揮発性記憶素子（抵抗変化層）の設計寸法、縦軸に素子に流れる平均の電流値を取り、設計寸法が異なる素子をプロットすることで電流値の寸法依存性を表す曲線（１次の線形近似曲線）を得ることができる。この曲線はほぼ直線となるため、その外挿線と横軸の交点、すなわち電流値が０となる設計寸法が電気的には電流が流れない領域の寸法（実効的な素子面積ゼロの点、オフセット寸法）を表している。よって、素子に電流が流れる部分の実効的な寸法（正方形と仮定した場合の一辺の寸法）は、設計寸法からこの電流が流れない領域の寸法を差し引いた値で表すことができる。図１５の曲線からは実効的な寸法は、設計寸法が一辺０．５μｍの場合はオフセット寸法０．２９μｍを差し引いた０．２１μｍと推定できる。図１４において、抵抗変化層の水平な断面積において素子に電流が流れる実効的な寸法（正方形と仮定した場合の一辺の寸法）は、水平な断面において電流が流れる実効的な寸法（正方形と仮定した場合の一辺の寸法）が小さいほど初期ブレイク率が高い、すなわち安定して初期ブレイクが行えることが分かる。言い換えれば、初期ブレイク率を高くするためには、抵抗変化層に流れる電流密度が高い（抵抗変化層の断面において電流が流れる実効的な寸法が小さい、つまり、実効面積が小さい）ほどよいという知見が得られる。
上記の知見より本実施形態において、さらに抵抗変化素子１０８を形成後に抵抗変化層１０６の側壁酸化を実施することにより、初期ブレイク率を向上させることができる。
本実施形態において、不揮発性記憶装置は、さらに積層構造のメモリセル１０４の一部として電流制御素子１１２を含んでいる。すなわち、本実施形態における積層構造のメモリセル１０４は、不揮発性記憶素子１０８および電流制御素子１１２を含んでいる。電流制御素子１１２は、第３電極１０９と、第４電極１１１と、第３電極１０９と第４電極１１１とに挟まれた電流制御層（例えば半導体層）１１０とを含んでいる。このように、本実施形態における電流制御素子１１２は、金属−半導体−金属（ＭＳＭ）ダイオードを構成している。第３電極１０９は、例えばタンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、酸素不足型のタンタル酸化物等から形成され、膜厚は１０〜５０ｎｍである。本実施形態において、第３電極１０９は、窒化タンタルで形成され、その膜厚は２０ｎｍに設定されている。第４電極１１１も第３電極１０９と同様の材料と膜厚で形成される。また、半導体層１１０は、例えば窒素濃度が化学量論的組成より低い窒素不足型のシリコン窒化物から形成され、ＳｉＮｚと表した場合に０＜ｚ≦０．８５を満足する。半導体層１１０の膜厚は１０〜３０ｎｍである。本実施形態における半導体層１１０は、ｚ＝０．３とし、その膜厚を２０ｎｍとしている。なお、電流制御素子１１２を半導体層１１０の代わりに絶縁体層を設けることにより金属−絶縁体−金属（ＭＩＭ）ダイオードとして構成してもよい。
なお、本実施形態のように不揮発性記憶素子１０８の第１電極１０５と電流制御素子１１２の第４電極１１１を同じ材料で形成することにより、両者を一体的に形成することもできる。この場合、一体となった共用電極の膜厚は１０〜５０ｎｍ（例えば２０ｎｍ）でよい。
電流制御素子１１２は、第１電極１０５および第４電極１１１を介して、抵抗変化層１０６と直列接続されており、電流制御素子１１２と抵抗変化層１０６とは電気的に接続されている。この電流制御素子１１２は、電圧に対して非線形な電流特性（電流が流れない領域と流れる領域を有する）を示すものである。また、この電流制御素子１１２は、電圧に対して双方向性の電流特性（正および負の電圧について、上記の非線形な電流特性を有する）を有しており、正および負の領域で対称な電圧電流特性を有する場合、所定の閾値電圧Ｖｆで導通（一方の電極を基準にして＋Ｖｆ以上および−Ｖｆ以下で導通）するように構成されている。
このように、抵抗変化層１０６の断面Ｙ−Ｙ’の断面積Ｓ２は、プラグ１０３の端面Ｚ−Ｚ’の断面積Ｓ１より面積が小さいため、プラグ１０３と積層構造のメモリセル１０４の重ね合わせずれまたは積層構造のメモリセル１０４の寸法ばらつきが発生してもプラグ１０３より内側にすべてが含まれるように形成することができる。このため、初期ブレイク時に流れる電流密度は抵抗変化層１０６の断面積で決まり、重ね合わせずれの影響を受けない。その結果、不揮発性記憶素子１０８に流れる電流密度のばらつきが低減され、電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。
また、図１に示すように、１つの不揮発性記憶素子１０８の面積は、配線幅の最小加工寸法をＦとし、配線間間隔（ピッチ）を２Ｆとした場合、２次元、２値（多値を用いない）で考えると理想的な４Ｆ２が実現可能となる。例えば、配線幅Ｆは５０〜２５０ｎｍであり、ここではＦ＝２００ｎｍとすると、第１の配線１０１と第２の配線１０２との立体交差点における一辺の寸法は共に２００ｎｍとなり、プラグ１０３の一辺の寸法も２００ｎｍ以下（ただし、実際の仕上がり形状は略円形となるため、直径が２００ｎｍ以下）となる。重ね合わせずれ量はアライメント（alignment）を行うリソグラフィ設備（lithography equipment）に依存し、配線幅Ｆ＝２００ｎｍの加工の場合、ＫｒＦスキャナーでリソグラフィープロセスを行うと、重ね合わせずれは最大５０ｎｍ程度、寸法ばらつきはその１０％の２０ｎｍ程度が見込まれる。従って、積層構造のメモリセル１０４の寸法を１３０ｎｍ程度に設定しておけば、プラグ１０３からはみ出すことなく不揮発性記憶素子を高精度に形成することができる。このように、プラグ１０３の断面積を配線幅Ｆに基づいて設定することにより、不揮発性記憶素子１０８の面積を小さくして、集積度が高いメモリアレイを形成することができる。
（第１の実施形態における不揮発性記憶装置の製造方法）
次に、上記第１の実施形態における不揮発性記憶装置の製造方法について説明する。
図３Ａ、図３Ｂ、図４Ａおよび図４Ｂは図１に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。
まず、図３Ａに示す工程において、半導体基板１１７上に第１の配線１０１を形成し、第１の配線１０１上に上面の面積が予め定められた第１の面積となるようなプラグ１０３を形成する（工程Ａ）。具体的には、半導体基板１１７上に、プラズマＣＶＤ等を用いてシリコン酸化物（例えばプラズマＴＥＯＳ）で構成される層間絶縁層１１３を形成する。続いて、層間絶縁層１１３に第１の配線１０１を埋め込む配線溝をフォトリソグラフィーおよびドライエッチング（dry etching）により形成する。この配線溝内に窒化タンタル（５〜４０ｎｍ）とタンタル（５〜４０ｎｍ）とで構成されるバリア層１１８と、配線材料の銅（５０〜３００ｎｍ）をスパッタ（spatter）法等を用いて堆積させる。そして、電解めっき法等により、銅をシード（seed）として銅をさらに堆積させることで配線溝を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をＣＭＰ法によって除去しながら層間絶縁層１１３の表面と配線溝に充填された銅の表面とを平坦にして第１の配線１０１を形成する（工程ａ１）。その後、プラズマＣＶＤ法等を用いてＳｉＮ膜を３０〜２００ｎｍ程度堆積させ、第１の配線１０１を覆うようにライナ層１１４を形成する。次に、層間絶縁層１１３をライナ層１１４上にさらに堆積させる。必要であればＣＭＰ法により表面の段差緩和を行う。続いて、フォトリソグラフィーおよびドライエッチングにより第１の配線１０１上の所定の箇所に、上面の面積が予め定められた第１の面積（直径２００ｎｍ程度の円）となるようなプラグ１０３を埋め込むためのホール（hole）を形成する。その後、形成されたホールに、窒化タンタル（５〜４０ｎｍ）およびタンタル（５〜４０ｎｍ）で構成されるバリア層１１８と、配線材料の銅（５０〜３００ｎｍ）とをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでホールを全てバリア層１１８と銅で満たし、プラグ１０３を形成する（工程ａ２）。その後、ＣＭＰ法によって表面の余分な銅およびバリア層１１８を除去しながら層間絶縁層１１３の表面とプラグ１０３の表面とを平坦にする。
次に、図３Ｂおよび図４Ａに示す工程において、プラグ１０３の上面に、電流制御素子１１２および不揮発性記憶素子１０８を含む積層構造のメモリセル１０４を形成する（工程Ｂ）。まず、図３Ｂに示す工程において、プラグ１０３および層間絶縁層１１３を含む全表面に、タンタル、窒化タンタル、チタン、窒化チタンのいずれか（例えば窒化タンタル）で構成される第３の電極層１０９ａ（膜厚は１０〜１００ｎｍ、例えば３０ｎｍ）、窒素濃度が化学量論比より低い窒素不足型のシリコン窒化物層１１０ａ（膜厚１０〜３０ｎｍ、例えば２０ｎｍ）、第３の電極層１０９ａと同様の第４の電極層１１１ａおよび第１の電極層１０５ａ、タンタル、チタン、ニッケル等のいずれか（例えば酸素不足型のタンタル酸化物）で構成される導電性の遷移金属酸化物層１０６ａ（膜厚は１０〜１００ｎｍ、例えば５０ｎｍ、抵抗率は０．５〜２０ｍΩ・ｃｍ、例えば２ｍΩ・ｃｍ）、ならびに、白金、イリジウム、パラジウム、ルテニウム等の貴金属（例えばイリジウム）を含む第２の電極層１０７ａ（膜厚は１０〜１００ｎｍ、例えば５０ｎｍ）が順に水平に積層するように堆積させて、積層体１０４ａを形成する。この時、さらに貴金属を含む第２の電極上にドライエッチング時のハードマスク（hard mask）として導電性の膜である、窒化タンタル、窒化チタン、窒化チタンアルミニウムのいずれか（例えば窒化タンタル）を水平に積層し（図示せず）、積層体１０４ａを形成してもよい。
第１から第４の電極層１０５ａ，１０７ａ，１０９ａ，１１１ａ，導電性のハードマスク（図示せず）はスパッタ法等を用いて形成する。シリコン窒化物層１１０ａはシリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法を用いて形成する。遷移金属酸化物層１０６ａはタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法を用いて形成する。遷移金属酸化物層１０６ａの抵抗率は酸素の流量を調整することにより、層内の酸素濃度を４５〜６５ａｔｏｍ％に制御することでその抵抗率を０．５〜２０ｍΩ・ｃｍに調整することができる。例えば酸素濃度を６０ａｔｍ％とすることにより約２ｍΩ・ｃｍの抵抗率を有する遷移金属酸化物層１０６ａ（導電性を有する第１の領域１１５ａ）を形成することができる（工程ｂ１）。さらに、遷移金属酸化物層１０６ａに酸化処理を行い、上記酸素不足型の遷移金属酸化物層１０６ａ（第１の領域１１５ａ）の最表面層に酸素含有率のより高い絶縁体である第２の領域１１６ａとしてＴａ２Ｏ５層を膜厚２〜１２ｎｍの範囲で形成してもよい（工程ｂ２）。
次に、図４Ａに示す工程において、水平に積層した積層体１０４ａをフォトリソグラフィーとドライエッチングとにより加工することにより、積層体１０４ａの一部を除去して、プラグ１０３に接続され、互いに独立した島状（一辺が１００〜４００ｎｍ、例えば一辺が２５０ｎｍの水平な断面矩形状）の積層構造のメモリセル（電流制御素子１１２および不揮発性記憶素子１０８）１０４を形成する（工程ｂ３）。このとき、フォトリソグラフィーのパターン寸法およびドライエッチング量などを調整して、積層構造のメモリセル１０４全体の水平な断面の断面積が、積層構造のメモリセル１０４と接続する側の端面のプラグ１０３の面積（第１の面積）より小さくなるように形成する。例えば、プラグ１０３の直径を２００ｎｍとしたときに積層構造のメモリセル１０４の水平な断面の一辺を１３０ｎｍとなるような正方形状（ただし、正方形に拘らず実際の仕上がり形状は円形でも差し支えない）に形成する。このようにして、抵抗変化層１０６が全体的に平坦に形成され、かつ、第１電極１０５および第２電極１０７がそれぞれ抵抗変化層１０６に接触した積層構造を作製することができる。
この後、図４Ｂおよび図２に示す工程において、積層構造のメモリセル１０４の上に、半導体基板１１７の主面に平行な面内において互いに平行且つ複数の第１の配線１０１に立体交差するように第２の配線１０２を形成する（工程Ｃ）。より詳しくは、第２の配線１０２がメモリセル１０４の第２電極１０７に電気的に直接接続されるように、第２の配線１０２を形成する。まず、図４Ｂに示す工程において、積層構造のメモリセル１０４および層間絶縁層１１３を含む全表面に層間絶縁層１１３をさらに堆積させる（工程ｃ１）。そして、フォトリソグラフィーおよびドライエッチングにより、層間絶縁層１１３の一部を除去して積層構造のメモリセル１０４上に第１の配線１０１に対して立体交差するように第２の配線１０２を埋め込む配線溝１０２ｂと第１の配線１０１上の積層構造のメモリセル１０４を設けない所定の領域に配線接続用のプラグ１１９を形成するためのホール１１９ｂを形成する（工程ｃ２）。一般的には、１回目のフォトリソグラフィーおよびドライエッチングによりプラグ１１９用のホールを先に形成しておいてから、２回目のフォトリソグラフィーおよびドライエッチングにより第２の配線１０２用の配線溝を形成するが、配線溝を先に形成しても差し支えない。ここでは、まずプラグ１１９を形成するためのホールを形成した後、積層構造のメモリセル１０４の表面、すなわち第２の電極１０７が露出するまでエッチングすることにより、第２の配線１０２を埋め込む配線溝を形成する。なお、導電性のハードマスク（図示せず）を形成した場合はハードマスクが露出するまでエッチングを行い、配線溝を形成する。ハードマスクはこのときに完全に除去してしまってもよい。ハードマスクを残す場合に比べて、完全にハードマスクを除去した方が、配線の寄生抵抗が小さく、コンタクト抵抗のばらつきを小さくできる。続いて、第１の配線１０１を埋め込んだ時と同様の条件を用いて、配線溝およびホール内に窒化タンタル（５〜４０ｎｍ）およびタンタル（５〜４０ｎｍ）で構成されるバリア層１１８と、配線材料の銅（５０〜３００ｎｍ）とを、スパッタ法等を用いて堆積する。さらに、電解めっき法等により、銅をシードとして銅をさらに堆積させることで配線溝を全て配線材料の銅で満たし、ＣＭＰ法によって表面の余分な銅とバリア層１１８を除去しながら層間絶縁層１１３の表面と第２の配線１０２の表面とを平坦にして第２の配線１０２を形成する（工程ｃ３）。その後、図２に示すように、プラズマＣＶＤ法等を用いて窒化シリコン層を３０〜２００ｎｍ、例えば５０ｎｍ程度堆積させて、第２の配線１０２を覆うようにライナ層１１４を形成する。
このように、メモリセル１０４のプラグ１０３が設けられているのとは反対側の第２電極１０７と第２の配線１０２とが電気的に直接接続されるため、メモリセル１０４の両側にプラグが設けられている場合に比べて初期ブレイク時に流れる電流密度の減少を抑制することができる。メモリセル１０４の反対側にもプラグ（上層側プラグ）を設けると、当該上層側プラグにおいてもプラグの重ねずれが生じるおそれがあり、初期ブレイク時に流れる電流密度を高く保持するのが難しくなる。また、プラグ自身が寄生抵抗成分となり、電流密度の安定化を阻害する要因ともなり得る。したがって、メモリセル１０４の一方の側のプラグ１０３の基板１１７の主面に平行な面積を抵抗変化層１０６の第１の領域１１５の基板１１７の主面に平行な面の断面積より大きくしつつ、メモリセル１０４の他方の側の第２電極１０７は第２の配線１０２と直接接続させることにより、メモリセル１０４に流れる電流密度のばらつきが低減され、電気的な不良が減少する。これにより、歩留りの低下を防止し信頼性を向上させることができる。また、製造工程においても、上層側プラグが必要なくなると工数を削減することができ、コストを低減することができる。
なお、本実施形態においては、抵抗変化層１０６の第２電極１０７をイリジウムで形成しているが、本発明はこれに限られず、例えば、イリジウムとその他の貴金属（例えば白金）との合金（その他の貴金属の含有率は５０ａｔｍ％以下）で形成してもよい。このような合金で抵抗変化層１０６の高酸化層（第２の領域１１６）側の電極を形成することにより、初期抵抗値の低下およびばらつきを抑えつつ、初期ブレイクダウン電圧を低く抑えることができる。
なお、上記の実施例では、電流制御素子１１２、不揮発性記憶素子１０８の積層構造のメモリセル１０４、とプラグ１０３を用いて本実施形態の構成を説明したが、この構成に限定されるものではなく、図１７に示すように、少なくとも不揮発性記憶素子１０８とプラグ１０３の構成があればよい。その場合、プラグ１０３の一端は不揮発性記憶素子１０８の一端と接続される。プラグ１０３の他端あるいは不揮発性記憶素子１０８の他端は、別途構成されるアクセストランジスタ（access transistor）のソースまたはドレインに接続されていてもよい。
（第１の実施形態の変形例）
以下に、第１の実施形態の変形例について説明する。図５は本発明の第１の実施形態に係る不揮発性記憶装置の変形例の構成を示す断面図である。図５は、図１におけるＩＩ−ＩＩ’線に沿った断面と同様の断面を示している。図２と同様の構成には同じ符号を付し説明を省略する。
図５に示されるように、本変形例が上記図１および図２の例と異なる点は、積層構造のメモリセル２０４において形成される中間電極が省略されていることである。つまり、本変形例における不揮発性記憶素子２０８は、図２の例における第１電極１０５が存在せず、電流制御素子２１２は、図２の例における第４電極１１１が存在しない。従って、電流制御素子２１２の半導体層１１０上に不揮発性記憶素子２０８の抵抗変化層１０６（の第１の領域１１５）が形成されている。積層構造２０４のその他の各層は図２の例と同様に形成される。
その結果、積層構造２０４は、４層構造で膜厚が１４０ｎｍ程度となり、図２の例における積層構造のメモリセル１０４（６層構造で膜厚１９０ｎｍ）に比べて単純化および薄膜化される。これにより、寄生抵抗の影響を小さくすることができ、電流密度を制御しやすくすることができる。また、加工精度も高くすることができ、寸法ばらつきを小さくすることができる。従って、不揮発性記憶素子２０８に流れる電流密度のばらつきが低減されることにより電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。
（第２の実施形態）
以下に、本発明の第２の実施形態について説明する。図６は本発明の第２の実施形態に係る不揮発性記憶装置の構成を示す平面図である。また、図７は図６に示される不揮発性記憶装置におけるＶＩＩ−ＶＩＩ’線に沿った断面を示す断面図である。図１および図２と同様の構成には同じ符号を付し説明を省略する。
本実施形態が上記第１の実施形態と異なる点は、不揮発性記憶素子３０８の抵抗変化層３０６が、第１電極３０５に接し、酸素不足型の遷移金属酸化物を含む第１の領域３１５と、第２電極３０７に接し、第１の領域３１５よりも酸素含有率が高い遷移金属酸化物を含む第２の領域３１６と、第１の領域３１５および第２の領域３１６の側面を被覆するように設けられ、第１の領域３１５よりも酸素含有率が高い遷移金属酸化物を含む絶縁体である第３の領域３１９とを有しており、第３の領域３１９は、第１電極３０５と第２電極３０７との間に挟まれており、このような抵抗変化層３０６を有する積層構造のメモリセル３０４に接触する側のプラグ１０３の端面（Ｚ−Ｚ’）の面積（第１の面積）Ｓ１が、第１の領域３１５および第２の領域３１６の水平な断面（Ｙ−Ｙ’）の断面積（第２の面積）Ｓ２より大きく、第１電極３０５および第２電極３０７の基板１１７の主面に平行な面の面積より小さいことである。
本実施形態にいては、図６に示されるように、第１の配線１０１と第２の配線１０２との立体交差点に形成された積層構造３０４は、一辺が各配線幅Ｆである矩形の断面積（Ｆ２）を有するように形成されている。すなわち、積層構造３０４（特に第１電極３０５および第２電極３０７）は、同じく立体交差点に形成されたプラグ１０３と同等またはそれより大きな断面積を有するように形成されているが、抵抗変化層３０６の側壁部分には電気を通しにくい第３の領域３１９が形成されるため、抵抗変化層３０６において初期ブレイクが生じ得る部位の実効的な水平な断面の断面積がプラグ１０３の積層構造のメモリセル３０４と接触する側の端面の面積より小さくなっている。
第３の領域３１９は、第１の領域３１５より酸酸素含有率の高い絶縁体である遷移金属酸化物（本実施形態においては実質的に化学量論比で構成されるＴａ２Ｏ５）で形成されている。
上記構成により、初期ブレイク時に流れる電流密度は、周囲を絶縁体である第３の領域３１９で囲まれた第１および第２の領域３１５，３１６の断面積に基づいて定まるため、初期ブレイクが生じ得る部位の実効的な断面積を小さくすることができるとともに、プラグ１０３との重ね合わせずれによる影響を受けにくくすることができる。その結果、不揮発性記憶素子３０８に流れる電流密度のばらつきが低減されることによって電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。しかも、プラグ１０３の断面積を配線幅Ｆに基づいて設定することにより、不揮発性記憶素子３０８の実効面積を小さくして、集積度が高いメモリアレイを形成することができる。
また、本実施形態においては、第１の実施形態と同様に積層構造のメモリセル３０４として電流制御素子３１２が形成されている。電流制御素子３１２は、プラグ１０３と接触する第３電極３０９と、不揮発性記憶素子３０８の第１電極３０５と接触する第４電極３１１と、第３電極３０９と第４電極３１１とに挟まれた半導体層３１０とを含んでいる。前述の通り、積層構造のメモリセル３０４は、一辺が各配線幅Ｆである正方形の断面積（Ｆ２）を有しているため、電流制御素子３１２の断面積も当該断面積と略同じ断面積となる。従って、不揮発性記憶素子３０８の水平な断面の実効面積を小さくしても電流制御素子３１２の断面積を大きくすることができる。これにより、電流制御素子３１２の許容電流（素子破壊時の電流値）を大きくすることができ、素子破壊を抑えることができる。
ここで、第３の領域３１９は、抵抗変化層３０６の第１および第２の領域３１５，３１６を形成した後、これらの側面を酸化して抵抗変化層３０６の抵抗変化領域（第１および第２の領域３１５，３１６）の側面周囲に絶縁領域を形成する。
このように抵抗変化層３０６の側面を酸化して抵抗変化層３０６の第１および第２の領域３１５，３１６の周囲に絶縁領域である第３の領域３１９が形成されるため、不揮発性記憶素子３０８の水平な断面の実効面積を容易に小さくすることができる。また、第１の領域３１５および第２の領域３１６を形成する際にプラグ１０３に対して重ね合わせずれが生じても、当該第１の領域３１５および第２の領域３１６の側面酸化時において酸化させる程度（第３の領域３１９のサイズ）を調整することにより抵抗変化領域（第１および第２の領域３１５，３１６）のサイズを調整することができるため、より歩留りを高くして高精度な不揮発性記憶素子３１８を形成することができる。
（第２の実施形態における不揮発性記憶装置の製造方法）
次に、上記第２の実施形態における不揮発性記憶装置の製造方法について説明する。
図８Ａ乃至図８Ｃおよび図９Ａ乃至図９Ｂは図６に示される不揮発性記憶装置の製造工程を概略的に示す断面図である。
まず、図８Ａに示す工程において、半導体基板１１７上に第１の配線１０１を形成し（工程Ａ）、第１の配線１０１上に上面の面積が予め定められた第１の面積となるようなプラグ１０３を形成する。具体的には、半導体基板１１７上に、プラズマＣＶＤ等を用いてシリコン酸化物（例えばプラズマＴＥＯＳ）で構成される層間絶縁層１１３を形成する。続いて、層間絶縁層１１３に第１の配線１０１を埋め込む配線溝をフォトリソグラフィーおよびドライエッチングにより形成する。この配線溝内に窒化タンタル（５〜４０ｎｍ）とタンタル（５〜４０ｎｍ）とで構成されるバリア層１１８と、配線材料の銅（５０〜３００ｎｍ）とを、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで配線溝を全て配線材料の銅で満たす。その後、堆積した銅のうち表面の余分な銅およびバリア層１１８をＣＭＰ法によって除去しながら層間絶縁層１１３の表面と第１の配線１０１の表面とを平坦にして第１の配線１０１を形成する。その後、プラズマＣＶＤ法等を用いてＳｉＮ膜を３０〜２００ｎｍ程度堆積させ、第１の配線１０１を覆うようにライナ層１１４を形成する。次に、層間絶縁層１１３をライナ層１１４上にさらに堆積させる。必要であればＣＭＰ法により表面の段差緩和を行う。続いて、フォトリソグラフィーおよびドライエッチングにより第１の配線１０１上の所定の箇所に、上面の面積が予め定められた第１の面積（直径２００ｎｍ程度の円）となるようなプラグ１０３を埋め込むためのホールを形成する。その後、形成されたホールに、窒化タンタル（５〜４０ｎｍ）およびタンタル（５〜４０ｎｍ）で構成されるバリア層１１８と配線材料の銅（５０〜３００ｎｍ）を、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでホールを全てバリア層１１８と銅で満たし、プラグ１０３を形成する。その後、ＣＭＰ法によって表面の余分な銅およびバリア層１１８を除去しながら層間絶縁層１１３の表面とプラグ１０３の表面とを平坦にする。
次に、図８Ｂ、図８Ｃおよび図９Ａに示す工程において、プラグ１０３の上面に、電流制御素子３１２および不揮発性記憶素子３０８を含む積層構造のメモリセル３０４を形成する。まず、図８Ｂに示す工程において、プラグ１０３および層間絶縁層１１３を含む全表面に、タンタル、窒化タンタル、チタン、窒化チタンのいずれか（例えば窒化タンタル）で構成される第３の電極層３０９ａ（膜厚は１０〜１００ｎｍ、例えば３０ｎｍ）、窒素濃度が化学量論比より低い窒素不足型のシリコン窒化物層３１０ａ（膜厚１０〜３０ｎｍ、例えば２０ｎｍ）、第３の電極層３０９ａと同様の第４の電極層３１１ａおよび第１の電極層３０５ａ、タンタル、チタン、ニッケル等のいずれか（例えば酸素不足型のタンタル酸化物）で構成される導電性の遷移金属酸化物層３０６ａ（膜厚は１０〜１００ｎｍ、例えば５０ｎｍ、抵抗率は０．５〜２０ｍΩ・ｃｍ、例えば２ｍΩ・ｃｍ）、ならびに、白金、イリジウム、パラジウム、ルテニウム等の貴金属（例えばイリジウム）を含む第２の電極層３０５ａ（膜厚は１０〜１００ｎｍ、例えば５０ｎｍ）が順に水平に積層するように堆積させて、積層体３０４ａを形成する。この時、さらに貴金属を含む第２の電極上にドライエッチング時のハードマスクとして導電性の膜である、窒化タンタル、窒化チタン、窒化チタンアルミニウムのいずれか（例えば窒化タンタル）を水平に積層し（図示せず）、積層体３０４ａを形成してもよい。
第１から第４の電極層３０５ａ，３０７ａ，３０９ａ，３１１ａ，導電性のハードマスク（図示せず）はスパッタ法等を用いて形成する。シリコン窒化物層１１０ａはシリコンターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法を用いて形成する。遷移金属酸化物層３０６ａはタンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法を用いて形成する。遷移金属酸化物層３０６ａの抵抗率は酸素の流量を調整することにより、層内の酸素濃度を４５〜６５ａｔｍ％に制御することでその抵抗率を０．５〜２０ｍΩ・ｃｍに調整することができる（例えば酸素濃度を６０ａｔｍ％とすることにより約２ｍΩ・ｃｍの抵抗率を有する遷移金属酸化物層３０６ａを形成することができる）。さらに、遷移金属酸化物層３０６ａに酸化処理を行い、上記酸素不足型の遷移金属酸化物層３０６ａ（第１の領域３１５ａ）の最表面層に酸素含有率のより高い第２の領域３１６ａとしてＴａ２Ｏ５層を膜厚２〜１２ｎｍの範囲で形成してもよい。
次に、図８Ｃに示す工程において、水平に積層した積層体３０４ａをフォトリソグラフィーおよびドライエッチングにより加工することにより、プラグ１０３に接続され、互いに独立した島状（一辺が１００〜４００ｎｍ、例えば一辺が２５０ｎｍの水平な断面が矩形状となる）の積層構造のメモリセル３０４（電流制御素子３１２および不揮発性記憶素子３０８）を形成する（工程Ｂ）。
続いて、図９Ａに示す工程において、形成された積層構造のメモリセル３０４の側面をＲＴＡもしくはプラズマ酸化法で酸化処理することで、遷移金属酸化物層３０６ａの側面が酸化し、絶縁体であり、第１電極３０５と第２電極３０７との間に挟まれた第３の領域３１９が形成される。これにより、遷移金属酸化物層３０６ａの酸化されなかった領域が導電領域である抵抗変化層３０６となる。酸素濃度を化学量論比に近い６８〜７１ａｔｍ％とすることにより、絶縁性の高いＴａ２Ｏ５で構成される第３の領域３１９を形成することができる。
ここで、積層構造のメモリセル３０４の側面からの酸化量、すなわち、第３の領域３１９の水平方向の厚みを制御して、導電領域である抵抗変化層３０６（第１の領域３１５および第２の領域３１６）の水平な断面の面積が、プラグ１０３の積層構造のメモリセル３０４と接触する側の端面の面積（第１の面積）より小さくなるようにする。本実施形態においては、抵抗変化層３０６の水平な断面の面積は、第１電極３０５および第２電極３０７の主面の面積よりも小さくなる。ここでは、例えば、プラグ１０３の直径を２００ｎｍとし、積層構造３０４全体の大きさを２５０ｎｍとした場合、第３の領域３１９の水平方向の厚みは片側２５ｎｍ以上（合計５０ｎｍ以上）とすることが好ましい。さらにプロセスばらつきを見込んで、第３の領域３１９の水平方向の厚みを片側３０ｎｍ（合計６０ｎｍ）程度としてもよい。抵抗変化層３０６の水平な断面の面積が、第１の面積より小さくなることにより、初期ブレイク時に電流が流れる実効的な素子面積を確実に縮小することができる。その結果、素子に流れる電流密度が高くなり、初期ブレイク電圧を低減することができる。
この後、図９Ｂおよび図７に示す工程において、積層構造のメモリセル３０４の上に、半導体基板１１７の主面に平行な面内において互いに平行且つ複数の第１の配線１０１に立体交差するように第２の配線１０２を形成する（工程Ｃ）。まず、図９Ｂに示す工程において、積層構造のメモリセル３０４および層間絶縁層１１３を含む全表面上に、層間絶縁層１１３をさらに堆積させる。そして、フォトリソグラフィーおよびドライエッチングにより、積層構造３０４上に第１の配線１０１に対して立体交差するように第２の配線１０２を埋め込む配線溝１０２ｂと、第１の配線１０１上の積層構造のメモリセル３０４を設けない所定の領域に配線接続用のプラグ１１９を形成するためのホール１１９ｂを形成する。一般的には、１回目のフォトリソグラフィーおよびドライエッチングにより、プラグ１１９用のホールを先に形成しておいてから、２回目のフォトリソグラフィーおよびドライエッチングにより第２の配線１０２用の配線溝を形成するが、配線溝を先に形成しても差し支えない。ここでは、まずプラグ１１９を形成するためのホールを形成した後、積層構造のメモリセル３０４の表面、すなわち第２の電極３０７が露出するまでエッチングすることにより、第２の配線１０２を埋め込む配線溝を形成する。なお、導電性のハードマスク（図示せず）を形成した場合はハードマスクが露出するまでエッチングを行い、配線溝を形成する。ハードマスクはこのときに完全に除去してもよい。ハードマスクを残す場合に比べて、完全にハードマスクを除去した方が、配線の寄生抵抗が小さく、コンタクト抵抗のばらつきを小さくできる。続いて、第１の配線１０１を埋め込んだ時と同様の条件を用いて、配線溝およびホール内に窒化タンタル（５〜４０ｎｍ）およびタンタル（５〜４０ｎｍ）で構成されるバリア層１１８と配線材料の銅（５０〜３００ｎｍ）とを、スパッタ法等を用いて堆積する。さらに、電解めっき法等により、銅をシードとして銅をさらに堆積させることで配線溝を全て配線材料の銅で満たし、ＣＭＰ法によって表面の余分な銅およびバリア層１１８を除去しながら層間絶縁層１１３の表面と第２の配線１０２の表面とを平坦にして第２の配線１０２を形成する。その後、図７に示すように、プラズマＣＶＤ法等を用いて窒化シリコン層を３０〜２００ｎｍ、例えば５０ｎｍ程度堆積させて、第２の配線１０２を覆うようにライナ層１１４を形成する。
本実施形態の不揮発性記憶装置においては、遷移金属酸化物層３０６ａを含む積層体３０４ａをドライエッチングした後に、側面を酸化することで絶縁体の金属酸化物（第３の領域３１９）で全て覆うことができるため、積層構造のメモリセル３０４をドライエッチングする際に、当該メモリセルのサイズをプラグ１０３のサイズより小さく加工する必要が無い。そのため、不揮発性記憶素子３０８の水平な断面の実効面積を容易に小さくすることができる。また、積層体３０４ａをドライエッチングして積層構造のメモリセル３０４を形成する際にプラグに対して重ね合わせずれが生じても、遷移金属酸化物層３０６ａの側面酸化時において酸化させる程度（第３の領域３１９のサイズ）を調整することにより抵抗変化領域のサイズを調整することができるため、より歩留りを高くして高精度な不揮発性記憶素子を形成することができる。
なお、上記の実施形態では、電流制御素子３１２、不揮発性記憶素子３０８とからなる積層構造のメモリセル３０４と、プラグ１０３とを用いて本実施形態の構成を説明したが、この構成に限定されるものではなく、少なくとも不揮発性記憶素子３０８とプラグ１０３の構成があればよい。その場合、プラグ１０３の一端は不揮発性記憶素子３０８の一端と接続される。プラグ１０３の他端あるいは不揮発性記憶素子３０８の他端は、別途構成されるアクセストランジスタのソースまたはドレインに接続されていてもよい。
（第２の実施形態の変形例）
以下に、第２の実施形態の変形例について説明する。図１０は本発明の第２の実施形態に係る不揮発性記憶装置の変形例の構成を示す断面図である。図１０は、図６におけるＶＩＩ−ＶＩＩ’線に沿った断面と同様の断面を示している。図７と同様の構成には同じ符号を付し説明を省略する。
本変形例が上記図６および図７に示す構成と異なる点は、積層構造のメモリセル４０４において形成される中間電極が省略されていることである。つまり、本変形例における不揮発性記憶素子４０８は、図５の例における第１電極３０５が存在せず、電流制御素子４１２は、図７の例における第４電極３１１が存在しない。従って、電流制御素子４１２の半導体層３１０上に不揮発性記憶素子４０８の抵抗変化層３０６（の第１の領域３１５）が形成されている。積層構造のメモリセル４０４のその他の各層は図５の例と同様に形成される。
その結果、積層構造のメモリセル４０４は、図７の例に比べて単純化および薄膜化される。これにより、寄生抵抗の影響を小さくすることができ、電流密度を制御しやすくすることができる。また、加工精度も高くすることができ、寸法ばらつきを小さくすることができる。従って、不揮発性記憶素子４０８に流れる電流密度のばらつきが低減されることにより電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。また、上記実施形態においては積層構造の下方のみにプラグが設けられた構成について説明したが、積層構造の上方のみにプラグが設けられた構成や、積層構造の上下にプラグが設けられた構成（上下のプラグ間に積層構造が設けられた構成）に適用することも可能であり、その場合にも上記実施形態と同様の効果を奏する。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造および／または機能の詳細を実質的に変更できる。
本発明は、携帯電話をはじめとする様々なデジタル機器のストレージや混載メモリとして用いられる大容量の不揮発性記憶装置において、不揮発性記憶素子間における初期ブレイクダウン電圧のばらつきを抑えて歩留りの低下を防止するために、有用である。
１０１ 第１の配線
１０２ 第２の配線
１０３ プラグ
１０４，２０４，３０４，４０４ 積層構造のメモリセル
１０５，３０５ 第１電極
１０６，３０６ 抵抗変化層
１０７，３０７ 第２電極
１０８，２０８，３０８，４０８ 不揮発性記憶素子
１０９，３０９ 第３電極
１１０，３１０ 半導体層
１１１，３１１ 第４電極
１１２，２１２，３１２，４１２ 電流制御素子
１１３ 層間絶縁層
１１４ ライナ層
１１５，３１５ 第１の領域
１１６，３１６ 第２の領域
１１７ 半導体基板
１１８ バリア層
１１９ プラグ
３１９ 第３の領域

Claims (13)

  1. 基板上に設けられ、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、で構成され、前記第１電極、前記第２電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造を有する不揮発性記憶素子と、
    前記不揮発性記憶素子の前記第１電極および前記第２電極のいずれかに電気的に接続されるプラグと、を備え、
    前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層より酸素含有量の多い第２の遷移金属酸化物層とで構成され、
    前記第１の遷移金属酸化物層は、前記第１電極および前記第２電極の一方と接続され、前記第２の遷移金属酸化物層は、前記第１電極および第２電極の他方と接続され、
    前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積を、導電領域である前記第１の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きくすることで、前記積層構造を有する不揮発性記憶素子が前記プラグの上面からはみだすことなく形成されている、不揮発性記憶装置。
  2. 前記第２の遷移金属酸化物層は、絶縁体である、請求項１に記載の不揮発性記憶装置。
  3. 基板上に、前記基板の主面に平行な面内において、互いに平行に形成された複数の第１の配線と、
    前記複数の第１の配線とは異なる面内にあり、互いに平行且つ前記複数の第１の配線に立体交差するように形成された複数の第２の配線と、
    前記複数の第１の配線と前記複数の第２の配線との立体交差点に対応して設けられた前記不揮発性記憶素子と、を備え、
    前記不揮発性記憶素子のそれぞれは、前記第１電極が対応する前記第１の配線と電気的に接続され、前記第２電極が対応する前記第２の配線と電気的に接続され、前記抵抗変化層がそれぞれ対応する前記第１の配線および前記第２の配線を介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化するよう構成されており、
    前記第１電極および前記第２電極の一方は、対応する前記第１の配線および前記第２の配線の一方と前記プラグを介して電気的に接続され、前記第１電極および前記第２電極の他方は、対応する前記第１の配線および前記第２の配線の他方と電気的に直接接続される、請求項１に記載の不揮発性記憶装置。
  4. 前記抵抗変化層の前記第２の遷移金属酸化物層が接続される前記第１電極あるいは前記第２電極が、イリジウムまたはイリジウムと他の貴金属との合金で形成されている、請求項１に記載の不揮発性記憶装置。
  5. 前記抵抗変化層は、さらに、前記第１の遷移金属酸化物層および前記第２の遷移金属酸化物層の側面を被覆するように設けられ、前記第１の遷移金属酸化物層よりも酸素含有率が高い第３の遷移金属酸化物層を有し、
    前記第３の遷移金属酸化物層は、前記第１電極と前記第２電極との間に挟まれており、
    前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積が、導電領域である前記第１の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きく、前記第１電極および前記第２電極の前記基板の主面に平行な面の面積より小さい、請求項１に記載の不揮発性記憶装置。
  6. 前記プラグと前記不揮発性記憶素子とが接続される側の前記プラグの端面の面積は、前記不揮発性記憶素子の前記基板に平行な断面の断面積より大きい、請求項１に記載の不揮発性記憶装置。
  7. 基板上に設けられ、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、で構成され、前記第１電極、前記第２電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造を有する不揮発性記憶素子と、
    前記不揮発性記憶素子の前記第１電極および前記第２電極の一方に電気的に接続されるプラグと、
    前記基板の主面に平行な面内に形成された第１の配線と、
    前記第１の配線とは異なる面内に形成された第２の配線と、を備え、
    前記第１の配線および前記第２の配線の一方は、前記不揮発性素子の前記第１電極および前記第２電極の一方に前記プラグを介して電気的に接続され、かつ、前記第１の配線および前記第２の配線の他方は、前記不揮発性素子の前記第１電極および前記第２電極の他方に電気的に直接接続され、
    前記抵抗変化層は、酸素不足型の第１の遷移金属酸化物層と、前記第１の遷移金属酸化物層より酸素含有量の多い第２の遷移金属酸化物層とで構成され、
    前記第１の遷移金属酸化物層は、前記第１電極および前記第２電極の一方と接続され、前記第２の遷移金属酸化物層は、前記第１電極および第２電極の他方と接続され、
    前記プラグと前記不揮発性記憶素子とが接続する側の端面の、前記基板の主面に平行な面の前記プラグの面積を、導電領域である前記第１の遷移金属酸化物層の、前記基板の主面に平行な断面の断面積より大きくすることで、前記積層構造を有する不揮発性記憶素子が前記プラグの上面からはみだすことなく形成されている、不揮発性記憶装置。
  8. 前記第１の配線および前記第２の配線は、銅を主成分とする、請求項７に記載の不揮発性記憶装置。
  9. 基板上に少なくとも配線と当該配線に接続されるプラグを形成する工程Ａと、
    前記プラグの上方に、第１電極と、前記第１電極の上方に位置する第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層とで構成され、前記第１電極、前記第２電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造と、を形成する工程Ｂと、を含み、
    前記工程Ｂにおける前記抵抗変化層の形成は、前記第１電極および前記第２電極の一方に接続される酸素不足型の第１の遷移金属酸化物層を形成する工程ｂ１と、前記第１電極および前記第２電極の他方に接続される前記第１の遷移金属酸化物層より酸素含有量の多い第２の遷移金属酸化物層を形成する工程ｂ２と、前記プラグと前記積層構造とが接続される前記プラグの端面の面積を、導電領域である前記第１の遷移金属酸化物層の前記基板の主面に平行な断面の断面積より大きくすることで、前記積層構造を前記プラグの上面からはみだすことなく形成する工程ｂ３と、を含む、不揮発性記憶装置の製造方法。
  10. 前記工程Ａは、前記基板上に、互いに平行且つ複数の第１の配線を形成する工程ａ１と、前記複数の第１の配線上の各々に複数の前記プラグを形成する工程ａ２とを備え、
    さらに、前記積層構造および前記プラグの上方の、前記基板の主面に平行な面内において、互いに平行且つ前記複数の第１の配線に立体交差するように、複数の第２の配線を形成する工程Ｃ、を含み、
    前記第１電極および前記第２電極の一方は、前記プラグを介して前記第１の配線と電気的に接続され、かつ、前記第１電極および前記第２電極の他方は、電気的に直接接続されるように形成する、請求項９に記載の不揮発性記憶装置の製造方法。
  11. 前記工程Ｂは、前記プラグの上方に、第１の電極層を積層する工程と、前記第１の電極層上に前記第１の遷移金属酸化物層および前記第２の遷移金属酸化物層を含む遷移金属酸化物層を積層する工程と、前記遷移金属酸化物層上に第２の電極層を積層して積層体を形成する工程と、前記積層体の一部を除去して前記プラグ上に前記積層構造を形成する工程と、を含む、請求項９に記載の不揮発性記憶装置の製造方法。
  12. 前記工程Ｂは、さらに、前記抵抗変化層の側面を酸化して前記第１の遷移金属酸化物層の側面を被覆するように、前記第１の遷移金属酸化物層より酸素含有率が高い第３の遷移金属酸化物層を形成することにより前記第１の遷移金属酸化物層の前記基板の主面に平行な方向の面積を縮小し、導電領域である前記第１の遷移金属酸化物層の前記基板の主面に平行な断面の断面積を前記プラグと前記積層構造とが接続される前記プラグの端面の面積より小さくする工程を含む、請求項９に記載の不揮発性記憶装置の製造方法。
  13. 基板上に少なくとも第１の配線と当該第１の配線に接続されるプラグを形成する工程Ａと、
    前記プラグの上方に、第１電極と、前記第１電極の上方に位置する第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層とで構成され、前記第１電極、前記第２電極および前記抵抗変化層が前記基板の主面と平行にかつ平坦に形成された積層構造と、を形成する工程Ｂと、
    前記積層構造および前記プラグの上方の、前記基板の主面に平行な面内に第２の配線を形成する工程Ｃと、を含み、
    前記工程Ｂにおける前記抵抗変化層の形成は、前記第１電極および前記第２電極の一方に接続される酸素不足型の第１の遷移金属酸化物層を形成する工程ｂ１と、前記第１電極および前記第２電極の他方に接続される前記第１の遷移金属酸化物層より酸素含有量の多い第２の遷移金属酸化物層を形成する工程ｂ２と、前記プラグと前記積層構造とが接続される前記プラグの端面の面積を、導電領域である前記第１の遷移金属酸化物層の前記基板の主面に平行な断面の断面積より大きくすることで、前記積層構造を前記プラグの上面からはみだすことなく形成する工程ｂ３と、を含み、
    前記工程Ｃにおける前記第２の配線の形成は、前記積層構造を被覆して絶縁膜を形成する工程ｃ１と、前記積層構造が露出するように前記絶縁膜の一部を除去して、前記積層構造上に配線溝を形成する工程ｃ２と、前記配線溝に前記第２の配線を形成する工程ｃ３とを含む、不揮発性記憶装置の製造方法。
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