KR20140073919A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents
가변 저항 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20140073919A KR20140073919A KR1020120141948A KR20120141948A KR20140073919A KR 20140073919 A KR20140073919 A KR 20140073919A KR 1020120141948 A KR1020120141948 A KR 1020120141948A KR 20120141948 A KR20120141948 A KR 20120141948A KR 20140073919 A KR20140073919 A KR 20140073919A
- Authority
- KR
- South Korea
- Prior art keywords
- metal oxide
- oxide layer
- oxygen
- electrode
- variable resistance
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 251
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 251
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 179
- 239000001301 oxygen Substances 0.000 claims abstract description 175
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 175
- 230000002950 deficient Effects 0.000 claims abstract description 65
- 239000010410 layer Substances 0.000 claims description 306
- 239000000463 material Substances 0.000 claims description 58
- 239000007943 implant Substances 0.000 claims description 42
- 238000004519 manufacturing process Methods 0.000 claims description 28
- 239000011241 protective layer Substances 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 238000002513 implantation Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 238000002161 passivation Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- 229910010413 TiO 2 Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910003070 TaOx Inorganic materials 0.000 description 2
- 229910003087 TiOx Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/041—Modification of switching materials after formation, e.g. doping
- H10N70/043—Modification of switching materials after formation, e.g. doping by implantation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
가변 저항 메모리 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극 상에 제1 금속 산화물층을 형성하는 단계; 금속 산화물을 환원시킬 수 있는 제1 원소를 상기 제1 금속 산화물층의 제1 깊이를 타겟으로 1차 임플란트하여, 상기 제1 금속 산화물층의 일부가 환원된 제1 산소부족형 금속 산화물층을 형성하는 단계; 상기 제1 금속 산화물층 상에 제2 전극을 형성하는 단계; 상기 제2 전극 상에 제2 금속 산화물층을 형성하는 단계; 금속 산화물을 환원시킬 수 있는 제2 원소를 상기 제1 깊이와 상이한 상기 제2 금속 산화물층의 제2 깊이를 타겟으로 2차 임플란트하여, 상기 제2 금속 산화물층의 일부가 환원된 제2 산소부족형 금속 산화물층을 형성하는 단계; 및 상기 제2 금속 산화물층 상에 제3 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 인가되는 바이어스에 따라 서로 다른 저항 상태 사이에서 스위칭하는 변 저항 물질을 이용하여 데이터를 저장하는 가변 저항 메모리 장치가 다양하게 개발되고 있다.
다양한 가변 저항 메모리 장치 중에서, 주로 금속 산화물로 이루어지는 가변 저항 물질층에 국소적으로 생성/소멸되는 일종의 전류 통로인 필라멘트에 의해 스위칭이 일어나는 장치를 ReRAM(Resistive Random Access Memory)이라고 칭한다. 이때, 필라멘트의 생성/소멸은 금속 산화물 내의 산소 공공의 거동에 따라 발생하기 때문에, 가변 저항 물질층은 적어도 산소 공공을 포함하는 층을 가져야 한다.
구체적으로, 가변 저항 물질층은, 화학양론비보다 산소가 부족하여 다량의 산소 공공을 포함하는 산소부족형(oxygen-deficient) 금속 산화물층과, 화학양론비를 만족하는 산소리치형(oxygen-rich) 금속 산화물층의 이중층을 포함할 수 있다. 여기서, 산소부족형 금속 산화물층은 산소리치형 금속 산화물층으로 산소 공공을 공급하는 역할을 하며, 산소리치형 금속 산화물층은 산소부족형 금속 산화물층으로부터의 산소 공공의 유입 여부에 따라서 필라멘트가 생성 또는 소멸되어 실제로 스위칭이 발생하는 층에 해당한다.
그런데, 위와 같은 이중층의 형성시 여러가지 문제가 존재한다.
예를 들어, 산소부족형 금속 산화물층과 산소리치형 금속 산화물층을 각각 증착 방식으로 형성하는 경우, 이들 사이에 계면이 존재하게 되어 추가적인 저항 성분이 생기고 이로 인하여 스위칭시 산소의 이동이 방해될 수 있다. 결과적으로 정상적인 스위칭 동작이 이루어질 수 없는 문제가 발생한다.
또한, 필요에 따라 산소부족형 금속 산화물층을 아래에 형성하고 산소리치형 금속 산화물층을 위에 형성하는 경우가 존재하는데, 산소리치형 금속 산화물층의 증착시 하부의 산소부족형 금속 산화물층이 추가 산화되거나 플라즈마 손상을 받는 등 영향을 받는 문제가 발생한다. 이러한 경우, 산소부족형 금속 산화물층의 산소 공공 밀도가 변형되어 결과적으로 원하는 스위칭 동작이 이루어질 수 없다.
본 발명이 해결하려는 과제는, 공정 개선으로 우수한 스위칭 특성을 가질 수 있고 아울러 서로 대칭하는 멀티 스택(multi stack) 구조의 구현이 가능한 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극 상에 제1 금속 산화물층을 형성하는 단계; 금속 산화물을 환원시킬 수 있는 제1 원소를 상기 제1 금속 산화물층의 제1 깊이를 타겟으로 1차 임플란트하여, 상기 제1 금속 산화물층의 일부가 환원된 제1 산소부족형 금속 산화물층을 형성하는 단계; 상기 제1 금속 산화물층 상에 제2 전극을 형성하는 단계; 상기 제2 전극 상에 제2 금속 산화물층을 형성하는 단계; 금속 산화물을 환원시킬 수 있는 제2 원소를 상기 제1 깊이와 상이한 상기 제2 금속 산화물층의 제2 깊이를 타겟으로 2차 임플란트하여, 상기 제2 금속 산화물층의 일부가 환원된 제2 산소부족형 금속 산화물층을 형성하는 단계; 및 상기 제2 금속 산화물층 상에 제3 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 전극 상에 제1 금속 산화물층을 형성하는 단계; 금속 산화물을 산화시킬 수 있는 제1 원소를 상기 제1 금속 산화물층의 제1 깊이를 타겟으로 1차 임플란트하여, 상기 제1 금속 산화물층의 일부가 산화된 제1 산소리치형 금속 산화물층을 형성하는 단계; 상기 제1 금속 산화물층 상에 제2 전극을 형성하는 단계; 상기 제2 전극 상에 제2 금속 산화물층을 형성하는 단계; 금속 산화물을 산화시킬 수 있는 제2 원소를 상기 제1 깊이와 상이한 상기 제2 금속 산화물층의 제2 깊이를 타겟으로 2차 임플란트하여, 상기 제2 금속 산화물층의 일부가 산화된 제2 산소리치형 금속 산화물층을 형성하는 단계; 및 상기 제2 금속 산화물층 상에 제3 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극 상에 형성되고, 제1 산소부족형 금속산화물층 및 제1 산소리치형 금속산화물층의 적층된 제1 가변 저항 물질층; 상기 제1 가변 저항 물질층 상의 제2 전극; 상기 제2 전극 상에 형성되고, 제2 산소부족형 금속 산화물층 및 제2 산소리치형 금속산화물층이 적층된 제2 가변 저항 물질층; 및 상기 제2 가변 저항 물질층 상의 제3 전극을 포함하고, 상기 제1 가변 저항 물질층과 상기 제2 가변 저항 물질층은 상기 제2 전극을 사이에 두고 서로 대칭하고, 상기 제1 및 제2 산소부족형 금속 산화물층 각각은, 두께 방향에서 중심부에서 산소 농도가 가장 낮고 중심부에서 멀어질수록 산소 농도가 증가한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극 상에 형성되고, 제1 산소부족형 금속산화물층 및 제1 산소리치형 금속산화물층의 적층된 제1 가변 저항 물질층; 상기 제1 가변 저항 물질층 상의 제2 전극; 상기 제2 전극 상에 형성되고, 제2 산소부족형 금속 산화물층 및 제2 산소리치형 금속산화물층이 적층된 제2 가변 저항 물질층; 및 상기 제2 가변 저항 물질층 상의 제3 전극을 포함하고, 상기 제1 가변 저항 물질층과 상기 제2 가변 저항 물질층은 상기 제2 전극을 사이에 두고 서로 대칭하고, 상기 제1 및 제2 산소리치형 금속 산화물층 각각은, 두께 방향에서 중심부에서 산소 농도가 가장 높고 중심부에서 멀어질수록 산소 농도가 감소한다.
상술한 본 발명에 의한 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 공정 개선으로 우수한 스위칭 특성을 가질 수 있고 아울러 서로 대칭하는 멀티 스택(multi stack) 구조의 구현이 가능하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 도 1a 내지 도 1f의 산소부족형 금속 산화물층의 산소 농도 구배를 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 사시도이다.
도 6a 내지 도 6d는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 7은 도 6a 내지 도 6d의 산소리치형 금속 산화물층의 산소 농도 구배를 설명하기 위한 단면도이다.
도 2는 도 1a 내지 도 1f의 산소부족형 금속 산화물층의 산소 농도 구배를 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 사시도이다.
도 6a 내지 도 6d는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 7은 도 6a 내지 도 6d의 산소리치형 금속 산화물층의 산소 농도 구배를 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 1f는 두 개의 단위 메모리 셀이 상하부로 적층된 구조물을 나타내고, 도 1a 내지 도 1e는 도 1f의 구조물을 제조하기 위한 중간 공정 단계를 나타낸다.
도 1a는 참조하면, 소정의 하부 구조물을 포함하는 기판(미도시됨) 상에 제1 전극(11)을 형성한다. 여기서, 제1 전극(11)은 후술하는 제2 전극과 함께 가변 저항 물질층에 전압을 인가하기 위한 것으로서, 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
이어서, 제1 전극(11) 상에 제1 금속 산화물층(12)을 형성한다. 제1 금속 산화물층(12)은 예컨대, Ti 산화물, Ta 산화물, Fe 산화물, W 산화물, Hf 산화물, Nb 산화물, Zr 산화물 등일 수 있다. 나아가, 제1 금속 산화물층(12)은 후술하는 산소부족형 금속 산화물층과의 관계에서 상대적으로 산소 함량이 높은 산소리치형 금속 산화물층일 수 있고, 예컨대, TiO2, Ta2O5 등과 같이 화학양론비를 만족하는 금속 산화물층일 수 있다.
이어서, 제1 금속 산화물층(12) 상에 제1 보호층(13)을 형성한다. 제1 보호층(13)은 후속 임플란트(implant) 공정시 제1 금속 산화물층(12) 및 제1 전극(11)의 손상을 방지하는 역할을 수행할 수 있고, SiO2와 같은 산화물, SiN와 같은 질화물 등의 절연 물질로 형성될 수 있다.
도 1b를 참조하면, 제1 금속 산화물층(12)으로 제1 금속 산화물층(12)을 환원시킬 수 있는 원소를 임플란트하고(화살표 참조) 열처리를 수행함으로써, 제1 금속 산화물층(12)의 일부를 환원시킨다. 설명의 편의를 위하여 제1 금속 산화물층(12)으로의 임플란트를 1차 임플란트라 한다. 환원된 제1 금속 산화물층(12)의 일부는 제1 금속 산화물층(12)에 비하여 산소가 부족하므로 이하에서는 이를 제1 산소부족형 금속 산화물층이라 하고 도면부호 12B로 표시한다. 아울러, 환원되지 않은 제1 금속 산화물층(12)의 나머지를 제1 산소리치형 금속 산화물층이라 하고 도면부호 12A로 표시하기로 한다. 전술한 바와 같이, 제1 산소리치형 금속 산화물층(12A)은 제1 산소부족형 금속산화물층(12B)에 비하여 상대적으로 산소가 많은 층을 나타낸다. 예를 들어, 제1 산소리치형 금속산화물층(12A)은 화학양론비를 만족하는 층이고, 제1 산소부족형 금속산화물층(12B)은 화학양론비보다 산소가 부족한 층일 수 있다. 예컨대, 제1 산소리치형 금속 산화물층(12A)이 Ta2O5층인 경우 제1 산소부족형 금속 산화물층(12B)은 TaOx(여기서, x < 2.5)일 수 있고, 또는, 제1 산소리치형 금속 산화물층(12A)이 TiO2층인 경우, 제1 산소부족형 금속산화물층(12B)은 TiOx(여기서, x < 2)일 수 있다. 그러나, 본 발명이 이러한 예시들에 한정되는 것은 아니다.
이때, 임플란트 공정시의 에너지를 조절하여 타겟 깊이를 제어함으로써 원하는 위치에 제1 산소부족형 금속 산화물층(12B)을 형성할 수 있다. ]
본 실시예에서는 상대적으로 작은 에너지로 1차 임플란트를 수행함으로써, 제1 금속 산화물층(12)의 상부를 환원시켜 제1 산소부족형 금속 산화물층(12B)을 형성함을 나타내었으나, 본 발명이 이에 한정되는 것은 아니다. 임플란트 공정시의 에너지 제어에 따라 원하는 위치에 산소부족형 금속 산화물층을 형성할 수 있고, 그에 따라 원하는 위치에 산소리치형 금속 산화물층을 형성할 수 있다.
또한, 제1 금속 산화물층(12)을 환원시킬 수 있는 원소는 예컨대, 수소(H)일 수 있고, 임플란트 공정은 수소 포함 가스 예컨대, H2 가스, NH3 가스 등을 이온 소스 가스로 하는 이온 임플란트 공정일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실리콘(Si), 알루미늄(Al) 등 제1 금속 산화물층(12)을 환원시킬 수 있는 다양한 원소들이 임플란트 공정에서 이용될 수 있다.
도 1c를 참조하면, 제1 보호층(13)을 제거한 후, 결과물 상에 제2 전극(14)을 형성한다. 제2 전극(14)은 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
이로써, 제1 전극(11)과 제2 전극(14) 사이에 제1 산소리치형 금속산화물층(12A) 및 제1 산소부족형 금속산화물층(12B)이 적층된 제1 가변 저항 물질층(12A, 12B)이 개재된 제1 메모리 셀(MC1)이 형성된다.
도 1d를 참조하면, 제2 전극(14) 상에 제2 금속 산화물층(22)을 형성한다. 제2 금속 산화물층(22)은 제1 금속 산화물층(12)과 동일한 물질 및 두께로 형성할 수 있다. 그에 따라, 제2 금속 산화물층(22)은 후술하는 산소부족형 금속 산화물층과의 관계에서 상대적으로 산소 함량이 높은 산소리치형 금속 산화물층일 수 있고, 예컨대, TiO2, Ta2O5 등과 같이 화학양론비를 만족하는 금속 산화물층일 수 있다.
이어서, 제2 금속 산화물층(22) 상에 제2 보호층(23)을 형성한다. 제2 보호층(23)은 후속 임플란트(implant) 공정시 제2 금속 산화물층(22) 및 제2 전극(14)의 손상을 방지하는 역할을 수행할 수 있다.
도 1e를 참조하면, 제2 금속 산화물층(22)으로 제2 금속 산화물층(22)을 환원시킬 수 있는 원소를 임플란트하고(화살표 참조) 열처리를 수행함으로써, 제2 금속 산화물층(22)의 일부를 환원시켜 제2 산소부족형 금속 산화물층(22B)을 형성한다. 환원되지 않은 제2 금속 산화물층(22)의 나머지는 제2 산소리치형 금속 산화물층(22A)이라 한다. 설명의 편의를 위하여 제2 금속 산화물층(22)으로의 임플란트를 2차 임플란트라 한다.
이때, 본 실시예에서는 1차 임플란트시보다 큰 에너지로 2차 임플란트를 수행함으로써, 제2 금속 산화물층(22)의 하부를 환원시켜 제2 산소부족형 금속 산화물층(22B)을 형성할 수 있다. 이러한 2차 임플란트는 에너지를 제외하고는 1차 임플란트와 동일한 조건에서 수행될 수 있다.
도 1f를 참조하면, 제2 보호층(23)을 제거한 후, 결과물 상에 제3 전극(21)을 형성한다. 제3 전극(21)은 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
이로써, 제2 전극(14)과 제3 전극(21) 사이에 제2 산소부족형 금속산화물층(22B) 및 제2 산소리치형 금속산화물층(22A)이 적층된 제2 가변 저항 물질층(22A, 22B)이 개재된 제2 메모리 셀(MC2)이 형성된다.
결과적으로, 도 1f에 도시된 바와 같이, 제1 및 제2 메모리 셀(MC1, MC2)이 적층된 구조물이 제조될 수 있다.
도 1f를 다시 참조하면, 제1 및 제2 메모리 셀(MC1, MC2)은 제2 전극(14)을 공유하며, 제2 전극(14A)을 사이에 두고 제1 가변 저항 물질층(12A, 12B) 및 제2 가변 저항 물질층(22A, 22B)이 서로 대칭하도록 형성된다. 즉, 제1 메모리 셀(MC1)에서는 하부에 제1 산소리치형 금속 산화물층(12A)이 배치되고 상부에 제1 산소부족형 금속 산화물층(12B)이 배치되나, 제2 메모리 셀(MC2)에서는 하부에 제2 산소부족형 금속 산화물층(22B)이 배치되고 상부에 제2 산소리치형 금속 산화물층(22A)이 배치될 수 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면 다음과 같은 장점이 있다.
우선, 산소부족형 금속 산화물층과 산소리치형 금속 산화물층의 이중층을 포함하는 가변 저항 물질층 형성시, 두 번의 증착 공정을 이용하는 대신 한 번의 증착 공정 및 한 번의 임플란트 공정을 이용하기 때문에, 이중층 사이의 계면이 생성되지 않으므로 그로 인한 문제점들이 원천적으로 방지될 수 있고, 공정 단순화 및 비용 절감이 가능하다.
또한, 에너지를 달리하는 방식으로 임플란트의 타겟 깊이를 제어할 수 있기 때문에 원하는 위치에 손쉽게 산소부족형 금속 산화물층을 형성할 수 있다.
또한, 산소부족형 금속 산화물층이 하부에 위치하고 산소리치형 금속 산화물층이 상부에 위치하는 구조의 구현이 용이하다. 본 발명의 일 실시예에 의한 경우 임플란트 에너지를 조절하는 방식으로 손쉽게 산소부족형 금속산화물층의 위치를 제어할 수 있기 때문에, 두 개의 메모리 셀이 대칭을 이루어 적층되는 구조의 구현이 용이하다.
한편 도시하지는 않았으나, 세 개 이상의 메모리 셀이 대칭을 이루어 적층되는 구조 역시 용이하게 구현될 수 있다. 예를 들어, 제2 메모리 셀(MC) 상에 제1 가변 저항 물질층(12A, 12B) 및 제2 전극(14)과 동일한 구조물이 적층되어, 제2 메모리 셀(MC)과 제3 전극(21)을 공유하는 제3 메모리 셀(미도시됨)이 형성될 수도 있다. 또한, 제3 메모리 셀(미도시됨) 상에 제2 가변 저항 물질층(22A, 22B) 및 제3 전극(21)과 동일한 구조물이 적층되어, 제3 메모리 셀과 일 전극을 공유하는 제4 메모리 셀이 형성될 수도 있다. 즉, 세 개 이상의 메모리 셀이 서로 일 전극을 공유하면서 적층될 수 있고, 각 메모리 셀의 가변 저항 물질층은 하부 또는 상부의 메모리 셀의 가변 저항 물질층과 대칭할 수 있다.
또한, 도시하지는 않았으나, 제1 메모리 셀(MC1)에서 제1 산소부족형 금속 산화물층(12B)이 하부에 위치하고 제1 산소리치형 금속 산화물층(12A)이 상부에 위치할 수도 있고, 이는 제2 메모리 셀(MC2)의 형성 방법과 유사하게 임플란트 에너지를 크게 함으로써 수행될 수 있다. 이와 같이 제1 메모리 셀(MC1)의 제1 산소부족형 금속 산화물층(12B) 및 제1 산소리치형 금속 산화물층(12A)의 적층 순서가 뒤바뀌는 경우, 제1 메모리 셀(MC1)과의 대칭을 위하여 제2 메모리 셀(MC2)의 제2 산소리치형 금속 산화물층(22A) 및 제2 산소부족형 금속 산화물층(22B)의 적층 순서도 뒤바뀔 수 있고, 이는 제1 메모리 셀(MC1)의 형성 방법과 유사하게 임플란트 에너지를 작게 함으로써 수행될 수 있다.
도 2는 도 1a 내지 도 1f의 산소부족형 금속 산화물층의 산소 농도 구배를 설명하기 위한 단면도이다.
전술한 바와 같이, 제1 산소부족형 금속산화물층(12B)은 임플란트 및 열처리에 의해 형성될 수 있다. 임플란트시 제1 금속 산화물층(12)의 표면으로부터 수직 방향으로 원소가 투사한 거리를 Rp(Projected Range:Rp)라 하는데, 임플란트 후 열처리시 Rp점(점선 참조)을 기준으로 수직 방향(화살표 참조)으로 원소가 확산되고 그 결과 제1 산소 부족형 금속 산화물층(12B)이 형성된다.
따라서, 도 2에 도시된 바와 같이, 제1 산소부족형 금속 산화물층(12B)은 Rp점에서 산소 농도가 가장 낮고, Rp점으로부터 수직 방향의 거리가 증가할수록(화살표 참조) 산소 농도가 증가하는 산소 분포를 가질 수 있다.
마찬가지로, 제2 산소부족형 금속 산화물층(22B)도 Rp점에서 산소 농도가 가장 낮고, Rp점으로부터 수직 방향의 거리가 증가할수록(화살표 참조) 산소 농도가 증가하는 산소 분포를 가질 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도로서, 전술한 도 1a 내지 도 1f의 실시예와의 차이점을 중심으로 설명하기로 한다.
도 3을 참조하면, 제1 전극(11) 상에 제1 금속 산화물층(도 1a의 12 참조)을 형성한 후, 도시되지 않은 보호층을 형성한 상태에서 제1 금속 산화물층을 환원시키기 위한 1차 임플란트를 수행한다.
이때, 서로 다른 에너지로 복수회의 1차 임플란트를 수행함으로써 수직 방향에서 서로 교대로 적층된 복수의 제1 산소리치형 금속 산화물층(12A-1, 12A-2, … , 12A-N) 및 복수의 제1 산소부족형 금속 산화물층(12B-1, 12B-2, … , 12B-N)을 포함하는 가변 저항 물질층을 형성할 수 있다.
이어서, 결과물 상에 제2 전극(14) 및 제2 금속 산화물층(도 1d의 22 참조)을 형성한 후, 도시되지 않은 보호층을 형성한 상태에서 제2 금속 산화물층을 환원시키기 위한 2차 임플란트를 수행한다.
이때, 서로 다른 에너지로 복수회의 2차 임플란트를 수행함으로써 수직 방향에서 서로 교대로 적층된 복수의 제2 산소부족형 금속 산화물층(22B-N, … , 22B-2, 22B-1) 및 복수의 제2 산소리치형 금속 산화물층(22A-N, … , 22A-2, 22A-1)을 포함하는 가변 저항 물질층을 형성할 수 있다.
1차 및 2차 임플란트시 가장 하부의 제1 및 제2 산소부족형 금속 산화물층(12B-1, 22B-N) 형성을 위한 임플란트 에너지가 가장 크고 상부로 갈수록 임플란트 에너지가 감소할 수 있다.
제1 메모리 셀(MC1)의 가변 저항 물질층과 제2 메모리 셀(MC2)의 가변 저항 물질층은 서로 대칭하도록 형성될 수 있다.
본 실시예에 의하면, 산소부족형 금속 산화물층과 산소리치형 금속 산화물층의 이중층뿐만 아니라, 필요에 따라 1 이상의 산소부족형 금속 산화물층 및 1 이상의 산소리치형 금속 산화물층이 교대로 적층된 구조물을 형성할 수 있고, 나아가, 서로 대칭하는 적층 메모리 셀 형성이 가능하다.
도 4는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도로서, 전술한 도 1f와의 차이점을 중심으로 설명하기로 한다.
도 4를 참조하면, 제1 메모리 셀(MC1)은 제1 전극(11)과 제1 가변 저항 물질층(12A, 12B) 사이에 개재된 제1 선택 소자(15)를 더 포함하고, 제2 메모리 셀(MC2)은 제3 전극(21)과 제2 가변 저항 물질층(22A, 22B) 사이에 개재된 제2 선택 소자(25)를 더 포함할 수 있다.
여기서, 제1 및 제2 선택 소자(15, 25)는 일정 수준 이하의 전압 하에서는 전류를 거의 흘리지 않는 소자로서, 다이오드, 트랜지스터, 터널 베리어(tunnel barrier), MIT(Metal-Insulator Trnasition) 소자 등일 수 있으며, 후술하는 크로스 포인트 구조(도 5 참조)에서 메모리 셀 간 전류 누설을 방지하는 역할을 수행할 수 있다. 제1 및 제2 선택 소자(15, 25)는 가변 저항 물질층 양단의 두 전극 중 어느 하나와 가변 저항 물질층 사이에 배치되면 되므로, 제1 및 제2 선택 소자(15, 25)는 각각 제2 전극(14)과 제1 가변 저항 물질층(12A, 12B) 사이 및 제2 전극(14)과 제2 가변 저항 물질층(22A, 22B) 사이에 개재될 수도 있다.
가변 저항 물질층과 마찬가지로 제1 및 제2 선택 소자(15, 25)도 제2 전극(14)을 사이에 두고 서로 대칭하도록 배치된다.
도 5는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 사시도로서, 특히, 크로스 포인트 구조의 가변 저항 메모리 장치를 나타낸다.
도 5를 참조하면, 제1 방향으로 연장하고 서로 평행한 복수의 제1 도전 라인(110), 제1 방향과 교차하는 제2 방향으로 연장하고 서로 평행한 복수의 제2 도전 라인(140), 및 제1 도전 라인(110)과 제2 도전 라인(140)의 교차점마다 제1 도전 라인(110)과 제2 도전 라인(140) 사이에 개재되는 제1 선택 소자(150) 및 제1 가변 저항 물질층(120A, 120B)의 적층 구조물을 포함하는 제1 스택(ST1)이 배치된다. 이러한 제1 스택(ST1)과 같은 구조를 크로스 포인트 구조라 하며, 제1 도전 라인(110)과 제2 도전 라인(140)의 교차점마다 단위 메모리 셀이 배치되고(MC1 참조), 제1 도전 라인(110) 및 제2 도전 라인(140)이 메모리 셀의 전극으로 기능할 수 있다. 본 실시예에서의 단위 메모리 셀(MC1)은 도 4의 단위 메모리 셀과 실질적으로 동일하나, 본 발명이 이에 한정되는 것은 아니며, 도 1f 또는 도 3의 단위 메모리 셀이 이용될 수도 있다.
제1 스택(ST2) 상에는 제2 도전 라인(140), 제2 도전 라인(140)과 교차하는 제1 방향으로 연장하고 서로 평행한 복수의 제3 도전 라인(210), 및 제2 도전 라인(140)과 제3 도전 라인(210)의 교차점마다 제2 도전 라인(140)과 제3 도전 라인(210) 사이에 개재되는 제2 가변 저항 물질층(220B, 220A) 및 제2 선택 소자(250)의 적층 구조물을 포함하는 제2 스택(ST2)이 배치된다. 마찬가지로 제2 도전 라인(140)과 제3 도전 라인(210)의 교차점마다 단위 메모리 셀이 배치되고(MC2 참조), 제2 도전 라인(140) 및 제3 도전 라인(210)은 메모리 셀의 전극으로 기능할 수 있다. 제2 도전 라인(140)은 제1 및 제2 스택(ST1, ST2)에 공유된다.
본 실시예에 의하면, 2-스택의 크로스 포인트 구조가 구현될 수 있다. 여기서, 제1 스택(ST1)의 제1 선택 소자(150) 및 제1 가변 저항 물질층(120A, 120B)과 제2 스택의 제2 선택 소자(250) 및 제2 가변 저항 물질층(220A, 220B)은, 제2 도전 라인(140)을 사이에 두고 서로 대칭하게 배치될 수 있다.
한편, 이상으로 설명한 실시예들에서는 가변 저항 물질층 형성시 산소리치형 금속 산화물층의 일부를 환원하여 산소부족형 금속 산화물층을 형성하는 경우를 설명하였으나, 반대로, 산소부족형 금속 산화물층을 형성한 후 일부를 산화하여 산소리치형 금속 산화물층을 형성할 수도 있다. 이러한 경우에도 임플란트 공정을 이용하여 원하는 위치에 산소리치형 금속 산화물층을 형성할 수 있다. 이하, 도 6a 내지 도 7을 참조하여 보다 상세히 설명하기로 한다.
도 6a 내지 도 6d는 본 발명의 또 다른 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 1a 내지 도 1f의 실시예와 실질적으로 동일한 부분에 대해서는 설명을 간략히 하기로 한다.
도 6a를 참조하면, 소정의 하부 구조물을 포함하는 기판(미도시됨) 상에 제1 전극(31)을 형성한다.
이어서, 제1 전극(31) 상에 제1 금속 산화물층(32)을 형성한다. 제1 금속 산화물층(32)은 예컨대, Ti 산화물, Ta 산화물, Fe 산화물, W 산화물, Hf 산화물, Nb 산화물, Zr 산화물 등일 수 있다. 나아가, 제1 금속 산화물층(32)은 후술하는 산소리치형 금속 산화물층과의 관계에서 상대적으로 산소 함량이 낮은 산소부족형 금속 산화물층일 수 있고, 예컨대, TiOx(여기서, x < 2), TaOx(여기서, x < 2.5) 등과 같이 화학양론비보다 산소가 부족한 금속 산화물층일 수 있다.
이어서, 제1 금속 산화물층(32) 상에 제1 보호층(33)을 형성한다.
도 6b를 참조하면, 제1 금속 산화물층(32)으로 제1 금속 산화물층(32)을 산화시킬 수 있는 원소 예컨대, 산소를 1차 임플란트하고(화살표 참조) 열처리를 수행함으로써, 제1 금속 산화물층(32)의 일부를 산화시킨다. 산화된 제1 금속 산화물층(32)의 일부는 제1 금속 산화물층(32)에 비하여 산소가 많으므로 이하에서는 이를 제1 산소리치형 금속 산화물층(32A)이라 하고, 환원되지 않은 제1 금속 산화물층(32)의 나머지를 제1 산소부족형 금속 산화물층(32B)이라 한다. 제1 산소리치형 금속산화물층(32A)은 예컨대, TiO2층 또는 Ta2O5층과 같이 화학양론비를 만족하는 층일 수 있다.
본 실시예에서는 상대적으로 큰 에너지로 1차 임플란트를 수행함으로써, 제1 금속 산화물층(32)의 하부를 산화시켜 제1 산소리치형 금속 산화물층(32A)을 형성함을 나타내었으나, 본 발명이 이에 한정되는 것은 아니다. 임플란트 공정시의 에너지 제어에 따라 원하는 위치에 산소리치형 금속 산화물층을 형성할 수 있고, 그에 따라 원하는 위치에 산소부족형 금속 산화물층을 형성할 수 있다.
도 6c를 참조하면, 제1 보호층(13)을 제거한 후, 결과물 상에 제2 전극(34), 제2 금속 산화물층(42) 및 보호층(43)을 형성한다. 제2 금속 산화물층(42)은 제1 금속 산화물층(32)과 동일한 물질 및 두께로 형성할 수 있다. 그에 따라, 제2 금속 산화물층(42)은 후술하는 산소부족형 금속 산화물층일 수 있다.
도 6d를 참조하면, 제2 금속 산화물층(42)으로 제2 금속 산화물층(42)을 산화시킬 수 있는 원소 예컨대 산소를 2차 임플란트하고(화살표 참조) 열처리를 수행함으로써, 제2 금속 산화물층(42)의 일부를 산화시켜 제2 산소리치형 금속 산화물층(42A)을 형성한다. 환원되지 않은 제2 금속 산화물층(42)의 나머지는 제2 산소부족형 금속 산화물층(42B)이라 한다.
이때, 본 실시예에서는 1차 임플란트시보다 작은 에너지로 2차 임플란트를 수행함으로써, 제2 금속 산화물층(42)의 상부를 산화시켜 제2 산소리치형 금속 산화물층(42A)을 형성할 수 있다. 이러한 2차 임플란트는 에너지를 제외하고는 1차 임플란트와 동일한 조건에서 수행될 수 있다.
이어서, 도시하지는 않았지만, 제2 보호층(43)을 제거한 후 결과물 상에 제3 전극을 형성함으로써 도 1f의 장치와 실질적으로 동일한 장치가 제조될 수 있다. 이와 같이 산화를 이용하는 경우에도 도 3과 같이 산소리치형 금속 산화물층 및 산소부족형 금속 산화물층이 교대 적층된 구조물, 도 4와 같이 선택 소자가 더 개재된 구조물, 도 5와 같이 크로스 포인트 구조 등을 구현할 수 있음은 마찬가지이다. 다만, 산소리치형 금속 산화물층의 산소 농도 구배가 상이할 수 있다. 이에 대해서는 이하의 도 7을 참조하여 보다 상세히 설명한다.
도 7은 도 6a 내지 도 6d의 산소리치형 금속 산화물층의 산소 농도 구배를 설명하기 위한 단면도이다.
전술한 바와 같이, 제1 산소리치형 금속산화물층(32A)은 임플란트 및 열처리에 의해 형성될 수 있다. 임플란트시 제1 금속 산화물층(32)의 표면으로부터 수직 방향으로 원소가 투사한 거리를 Rp(Projected Range:Rp)라 하는데, 임플란트 후 열처리시 Rp점(점선 참조)을 기준으로 수직 방향(화살표 참조)으로 원소가 확산되고 그 결과 제1 산소리치형 금속 산화물층(32A)이 형성된다.
따라서, 도 7에 도시된 바와 같이, 제1 산소리치형 금속 산화물층(32A)은 Rp점에서 산소 농도가 가장 높고, Rp점으로부터 수직 방향의 거리가 증가할수록(화살표 참조) 산소 농도가 감소하는 산소 분포를 가질 수 있다.
마찬가지로, 제2 산소리치형 금속 산화물층(42A)도 Rp점에서 산소 농도가 가장 높고, Rp점으로부터 수직 방향의 거리가 증가할수록(화살표 참조) 산소 농도가 감소하는 산소 분포를 가질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 전극 12A: 제1 산소리치형 금속 산화물층
12B: 제1 산소부족형 금속 산화물층 14: 제2 전극
22A: 제2 산소리치형 금속 산화물층 22B: 제1 산소부족형 금속 산화물층
21: 제3 전극
12B: 제1 산소부족형 금속 산화물층 14: 제2 전극
22A: 제2 산소리치형 금속 산화물층 22B: 제1 산소부족형 금속 산화물층
21: 제3 전극
Claims (20)
- 제1 전극 상에 제1 금속 산화물층을 형성하는 단계;
금속 산화물을 환원시킬 수 있는 제1 원소를 상기 제1 금속 산화물층의 제1 깊이를 타겟으로 1차 임플란트하여, 상기 제1 금속 산화물층의 일부가 환원된 제1 산소부족형 금속 산화물층을 형성하는 단계;
상기 제1 금속 산화물층 상에 제2 전극을 형성하는 단계;
상기 제2 전극 상에 제2 금속 산화물층을 형성하는 단계;
금속 산화물을 환원시킬 수 있는 제2 원소를 상기 제1 깊이와 상이한 상기 제2 금속 산화물층의 제2 깊이를 타겟으로 2차 임플란트하여, 상기 제2 금속 산화물층의 일부가 환원된 제2 산소부족형 금속 산화물층을 형성하는 단계; 및
상기 제2 금속 산화물층 상에 제3 전극을 형성하는 단계
를 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 1차 임플란트의 에너지와 상기 2차 임플란트의 에너지는 상이한
가변 저항 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 산소부족형 금속 산화물층과 상기 제2 산소부족형 금속 산화물층은 상기 제2 전극을 사이에 두고 서로 대칭하는 위치에 형성되는
가변 저항 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 및 제2 금속 산화물층은, 화학양론비를 만족하는
가변 저항 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 1차 및 2차 임플란트 각각은, 상기 제1 및 제2 금속 산화물층 상에 보호층을 형성한 상태에서 수행되는
가변 저항 메모리 장치의 제조 방법.
- 제5 항에 있어서,
상기 보호층은, 절연 물질로 형성되고,
상기 1차 및 2차 임플란트가 수행된 후에, 상기 보호층은 제거되는
가변 저항 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 제1 및 제2 원소 각각은, 수소, 실리콘 또는 알루미늄 중 어느 하나를 포함하는
가변 저항 메모리 장치의 제조 방법.
- 제1 항에 있어서,
상기 1차 임플란트는 서로 다른 복수의 제1 깊이를 타겟으로 복수회 수행되어, 상기 제1 금속 산화물층의 서로 다른 위치에 복수의 제1 산소부족형 금속 산화물층이 형성되고,
상기 2차 임플란트는 서로 다른 복수의 제2 깊이를 타겟으로 복수회 수행되어, 상기 제2 금속 산화물층의 서로 다른 위치에 복수의 제2 산소부족형 금속 산화물층이 형성되는
가변 저항 메모리 장치의 제조 방법.
- 제8 항에 있어서,
상기 복수의 제1 산소부족형 금속 산화물층과 상기 복수의 제2 산소부족형 금속 산화물층은 상기 제2 전극을 사이에 두고 서로 대칭하는 위치에 형성되는
가변 저항 메모리 장치의 제조 방법.
- 제1 전극 상에 제1 금속 산화물층을 형성하는 단계;
금속 산화물을 산화시킬 수 있는 제1 원소를 상기 제1 금속 산화물층의 제1 깊이를 타겟으로 1차 임플란트하여, 상기 제1 금속 산화물층의 일부가 산화된 제1 산소리치형 금속 산화물층을 형성하는 단계;
상기 제1 금속 산화물층 상에 제2 전극을 형성하는 단계;
상기 제2 전극 상에 제2 금속 산화물층을 형성하는 단계;
금속 산화물을 산화시킬 수 있는 제2 원소를 상기 제1 깊이와 상이한 상기 제2 금속 산화물층의 제2 깊이를 타겟으로 2차 임플란트하여, 상기 제2 금속 산화물층의 일부가 산화된 제2 산소리치형 금속 산화물층을 형성하는 단계; 및
상기 제2 금속 산화물층 상에 제3 전극을 형성하는 단계
를 포함하는 가변 저항 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 1차 임플란트의 에너지와 상기 2차 임플란트의 에너지는 상이한
가변 저항 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 제1 산소리치형 금속 산화물층과 상기 제2 산소리치형 금속 산화물층은 상기 제2 전극을 사이에 두고 서로 대칭하는 위치에 형성되는
가변 저항 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 제1 및 제2 산소리치형 금속 산화물층은, 화학양론비를 만족하는
가변 저항 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 1차 및 2차 임플란트 각각은, 상기 제1 및 제2 금속 산화물층 상에 보호층을 형성한 상태에서 수행되는
가변 저항 메모리 장치의 제조 방법.
- 제14 항에 있어서,
상기 보호층은, 절연 물질로 형성되고,
상기 1차 및 2차 임플란트가 수행된 후에, 상기 보호층은 제거되는
가변 저항 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 제1 및 제2 원소 각각은, 산소를 포함하는
가변 저항 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 1차 임플란트는 서로 다른 복수의 제1 깊이를 타겟으로 복수회 수행되어, 상기 제1 금속 산화물층의 서로 다른 위치에 복수의 제1 산소리치형 금속 산화물층이 형성되고,
상기 2차 임플란트는 서로 다른 복수의 제2 깊이를 타겟으로 복수회 수행되어, 상기 제2 금속 산화물층의 서로 다른 위치에 복수의 제2 산소리치형 금속 산화물층이 형성되는
가변 저항 메모리 장치의 제조 방법.
- 제17 항에 있어서,
상기 복수의 제1 산소리치형 금속 산화물층과 상기 복수의 제2 산소리치형 금속 산화물층은 상기 제2 전극을 사이에 두고 서로 대칭하는 위치에 형성되는
가변 저항 메모리 장치의 제조 방법.
- 제1 전극;
상기 제1 전극 상에 형성되고, 제1 산소부족형 금속산화물층 및 제1 산소리치형 금속산화물층의 적층된 제1 가변 저항 물질층;
상기 제1 가변 저항 물질층 상의 제2 전극;
상기 제2 전극 상에 형성되고, 제2 산소부족형 금속 산화물층 및 제2 산소리치형 금속산화물층이 적층된 제2 가변 저항 물질층; 및
상기 제2 가변 저항 물질층 상의 제3 전극을 포함하고,
상기 제1 가변 저항 물질층과 상기 제2 가변 저항 물질층은 상기 제2 전극을 사이에 두고 서로 대칭하고,
상기 제1 및 제2 산소부족형 금속 산화물층 각각은, 두께 방향에서 중심부에서 산소 농도가 가장 낮고 중심부에서 멀어질수록 산소 농도가 증가하는
가변 저항 메모리 장치.
- 제1 전극;
상기 제1 전극 상에 형성되고, 제1 산소부족형 금속산화물층 및 제1 산소리치형 금속산화물층의 적층된 제1 가변 저항 물질층;
상기 제1 가변 저항 물질층 상의 제2 전극;
상기 제2 전극 상에 형성되고, 제2 산소부족형 금속 산화물층 및 제2 산소리치형 금속산화물층이 적층된 제2 가변 저항 물질층; 및
상기 제2 가변 저항 물질층 상의 제3 전극을 포함하고,
상기 제1 가변 저항 물질층과 상기 제2 가변 저항 물질층은 상기 제2 전극을 사이에 두고 서로 대칭하고,
상기 제1 및 제2 산소리치형 금속 산화물층 각각은, 두께 방향에서 중심부에서 산소 농도가 가장 높고 중심부에서 멀어질수록 산소 농도가 감소하는
가변 저항 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120141948A KR20140073919A (ko) | 2012-12-07 | 2012-12-07 | 가변 저항 메모리 장치 및 그 제조 방법 |
| US13/846,502 US20140158966A1 (en) | 2012-12-07 | 2013-03-18 | Variable resistance memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120141948A KR20140073919A (ko) | 2012-12-07 | 2012-12-07 | 가변 저항 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140073919A true KR20140073919A (ko) | 2014-06-17 |
Family
ID=50879955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120141948A KR20140073919A (ko) | 2012-12-07 | 2012-12-07 | 가변 저항 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20140158966A1 (ko) |
| KR (1) | KR20140073919A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5650855B2 (ja) * | 2013-02-08 | 2015-01-07 | パナソニックＩｐマネジメント株式会社 | 不揮発性記憶素子の製造方法、不揮発性記憶素子及び不揮発性記憶装置 |
| KR102157360B1 (ko) * | 2014-02-03 | 2020-09-17 | 삼성전자 주식회사 | 메모리 소자 및 메모리 셀 어레이 |
| CN110707210A (zh) * | 2019-09-26 | 2020-01-17 | 上海华力微电子有限公司 | Rram阻变结构下电极的工艺方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940004986B1 (ko) * | 1984-08-27 | 1994-06-09 | 가부시기가이샤 히다찌세이사꾸쇼 | 자성막의 제조방법 및 그것을 사용한 자기헤드 |
| US20090095985A1 (en) * | 2007-10-10 | 2009-04-16 | Samsung Electronics Co., Ltd. | Multi-layer electrode, cross point memory array and method of manufacturing the same |
| US8062918B2 (en) * | 2008-05-01 | 2011-11-22 | Intermolecular, Inc. | Surface treatment to improve resistive-switching characteristics |
| KR101083643B1 (ko) * | 2008-12-29 | 2011-11-16 | 주식회사 하이닉스반도체 | 저항성 메모리 소자 및 그 제조 방법 |
| US8901527B2 (en) * | 2010-07-02 | 2014-12-02 | Nanya Technology Corp. | Resistive random access memory structure with tri-layer resistive stack |
| US8618526B2 (en) * | 2010-08-17 | 2013-12-31 | Panasonic Corporation | Nonvolatile memory device and manufacturing method thereof |
| US20120295398A1 (en) * | 2011-05-16 | 2012-11-22 | Varian Semiconductor Equipment Associates, Inc. | Ion implant modification of resistive random access memory devices |
-
2012
- 2012-12-07 KR KR1020120141948A patent/KR20140073919A/ko not_active Application Discontinuation
-
2013
- 2013-03-18 US US13/846,502 patent/US20140158966A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20140158966A1 (en) | 2014-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8987046B2 (en) | Trap passivation in memory cell with metal oxide switching element | |
| US8618526B2 (en) | Nonvolatile memory device and manufacturing method thereof | |
| US8274065B2 (en) | Memory and method of fabricating the same | |
| US9130167B2 (en) | Method of manufacturing a nonvolatile memory device having a variable resistance element whose resistance value changes reversibly upon application of an electric pulse | |
| US9711721B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| JP2011040613A (ja) | 不揮発性記憶装置 | |
| JP2011040483A (ja) | 抵抗変化メモリ | |
| WO2012105225A1 (ja) | 抵抗変化型不揮発性記憶装置及びその製造方法 | |
| JP5135373B2 (ja) | 不揮発性記憶装置 | |
| US20110233509A1 (en) | Nonvolatile memory device | |
| US20210013408A1 (en) | Resistive random access memories and method for fabricating the same | |
| CN103210491A (zh) | 非易失性存储装置的制造方法 | |
| US20210012839A1 (en) | Resistive random access memory and resetting method thereof | |
| KR101925448B1 (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| KR20140073919A (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| JP2014127566A (ja) | 不揮発性記憶装置の製造方法および不揮発性記憶装置 | |
| US11276821B2 (en) | Variable resistance memory device | |
| US9735201B2 (en) | Memory device | |
| KR20120059195A (ko) | 자체 선택 특성을 가지는 3층 저항변화 메모리 | |
| KR102638056B1 (ko) | 스위치 및 그 제조 방법과, 이를 포함하는 저항성 메모리 셀 및 전자 장치 | |
| JP2015061078A (ja) | 抵抗変化型記憶装置およびその製造方法 | |
| US20210126053A1 (en) | Resistive random access memories and method for fabricating the same | |
| TWI707449B (zh) | 可變電阻式記憶體及其製造方法 | |
| US20240234148A1 (en) | Method for fabricating electrode and semiconductor device including the same | |
| US20240237562A1 (en) | Semiconductor device and method for fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |