WO2012105225A1 - 抵抗変化型不揮発性記憶装置及びその製造方法 - Google Patents

抵抗変化型不揮発性記憶装置及びその製造方法 Download PDF

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memory cell
interlayer insulating
variable resistance
insulating layer
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高橋　一郎
三河　巧
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Definitions

  • the present invention relates to a cross-point variable resistance nonvolatile memory device including a variable resistance layer, and more particularly to a variable resistance nonvolatile memory device having a structure suitable for miniaturization and a manufacturing method thereof.
  • nonvolatile semiconductor memory devices using a ferroelectric as a capacitor element have already been used in many fields.
  • a resistance change nonvolatile memory device using a material whose resistance value is changed by application of an electric pulse and keeps the state In the following, ReRAM is also attracting attention because it is easy to achieve consistency with a normal semiconductor process.
  • variable resistance layer nickel oxide film (NiO), vanadium oxide film (V 2 O 5 ), zinc oxide film (ZnO), niobium oxide film (Nb 2 O 5 ), titanium oxide film (TiO 2 ), tungsten oxide A film (WO 3 ) or a cobalt oxide film (CoO) is used.
  • NiO nickel oxide film
  • V 2 O 5 vanadium oxide film
  • ZnO zinc oxide film
  • ZnO zinc oxide film
  • niobium oxide film Nb 2 O 5
  • titanium oxide film TiO 2
  • tungsten oxide A film WO 3
  • CoO cobalt oxide film
  • Patent Document 1 shows a configuration in which a memory plug is formed at an intersection of an X-direction conductive array line and a Y-direction conductive array line in a cross-point type ReRAM.
  • This memory plug is composed of a resistance change element and a diode element having a metal-insulator-metal (MIM) structure.
  • the resistance change element has a three-layer structure of a lower electrode layer, a composite metal oxide, and an upper electrode layer
  • the diode element has a three-layer structure of a metal layer, an insulator layer, and a metal layer. Further, since an electrode layer for connecting the variable resistance element and the diode element is provided, the memory plug has a total of seven layers.
  • Patent Document 2 discloses a cross-point type ReRAM having a resistance structure and a diode structure between a bit line and a word line.
  • Patent Document 3 a cross-point composed of a variable resistance element composed of a lower electrode, a variable resistor, and an upper electrode between a bit line and a word line, and a non-linear element connected in series to the variable resistance element.
  • a type ReRAM is disclosed.
  • the memory cell structures described in Patent Document 1, Patent Document 2, and Patent Document 3 are formed by forming a resistance change element and a diode element at the intersection of a bit line and a word line.
  • a laminated structure of three or more layers is required.
  • the bit line is shared as the lower electrode of the variable resistance element
  • the word line is shared as the upper electrode of the diode element
  • the upper electrode of the variable resistance element and the lower electrode of the diode element are shared as the intermediate electrode layer
  • the memory cell has a stacked structure including a resistance change layer that constitutes a resistance change element, an intermediate electrode layer, and a diode layer (insulator layer or semiconductor layer) that constitutes a diode element.
  • Such a memory cell can be manufactured, for example, according to the following manufacturing method. That is, as shown in FIG. 23A, after forming the laminated film by forming the resistance change layer 2, the intermediate electrode layer 3, and the diode layer 4 in this order on the bit line 1 processed in advance. As shown in FIG. 23B, the laminated film is processed into a pillar shape using lithography and dry etching. In FIG. 23B, only one pillar is shown, but in practice, a large number of pillars corresponding to each memory cell are formed adjacent to each other. Thereafter, as shown in FIG. 23C, the laminated film processed into the pillar shape is filled with the interlayer insulating layer 8, and finally, the word line 5 connected to the diode layer 4 is formed on the interlayer insulating layer 8. To do.
  • the laminate composed of the bit line 1, the resistance change layer 2, and the intermediate electrode layer 3 functions as the resistance change element 6, and the intermediate electrode layer 3, the diode layer 4 (here, the semiconductor layer), and the word line.
  • the laminate composed of 5 functions as a metal-semiconductor-metal (MSM) diode element 7.
  • MSM metal-semiconductor-metal
  • the design rule in the film thickness direction of each layer of the memory cell is kept as it is, and only the lateral dimension is miniaturized. Attempting to do so increases the aspect ratio of the memory cell (the height of the memory cell / the width of the memory cell).
  • the mask pattern layer is consumed during etching, and the memory cell tends to be tapered.
  • the durability of the mask pattern layer can be improved by providing a thick mask pattern layer, there is another problem that the precision of the fine pattern is impaired by the thick mask pattern layer.
  • variable resistance nonvolatile memory device refers to a nonvolatile memory device including a plurality of variable resistance elements.
  • Cu copper
  • Pt platinum
  • Pd palladium
  • an interlayer insulating layer is formed first, then a memory cell hole is provided in the interlayer insulating layer, and a resistance change element or a diode is placed in the memory cell hole provided in the interlayer insulating layer.
  • a method of forming an element is conceivable. In this method, a memory cell is formed by embedding a resistance change material, an electrode material, or a semiconductor material in a memory cell hole.
  • the upper electrode and the lower electrode of the variable resistance element must be formed so as not to be short-circuited.
  • a metal electrode serving as a lower electrode of the resistance change element only on the bottom of the memory cell hole or on the bottom and the inner wall near the bottom.
  • a manufacturing method for forming a metal electrode to be a lower electrode only on the bottom of the memory cell hole or only on the bottom and the inner wall near the bottom so as not to be electrically short-circuited with the upper electrode of the resistance change element is still established.
  • variable resistance nonvolatile memory device having a structure suitable for such a manufacturing method and a variable resistance nonvolatile memory device capable of forming a metal electrode serving as a lower electrode only on the inner wall of the semiconductor device The purpose is to do.
  • one aspect of a method of manufacturing a variable resistance nonvolatile memory device includes a step of forming a plurality of lower layer wirings on a substrate, the plurality of lower layer wirings, and the substrate And forming a plurality of memory cell holes in the interlayer insulating layer that penetrate to the surface of the lower layer wiring and have an opening diameter near the top smaller than an opening diameter near the bottom.
  • variable resistance nonvolatile memory device of the present invention includes a substrate, a plurality of lower layer wirings formed on the substrate, a plurality of lower layer wirings, and a substrate on the substrate.
  • variable nonvolatile memory device According to the manufacturing method and the resistance variable nonvolatile memory device of the present invention, only the bottom of the memory cell hole or the inner wall near the bottom and the bottom is surely prevented so as not to be electrically short-circuited with the upper electrode of the variable resistance element.
  • a metal electrode layer serving as a lower electrode is formed on the substrate.
  • FIG. 1A is a plan view for explaining the configuration of the variable resistance nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 1B is a plan view of FIG.
  • FIG. 3 is a cross-sectional view of the variable resistance nonvolatile memory device taken along line 1A-1A in the direction of the arrow.
  • FIG. 2 is a cross-sectional view of a main part for illustrating the configuration of the variable resistance element of the variable resistance nonvolatile memory device according to the first embodiment of the present invention.
  • FIGS. 3 (a) to 3 (b) are diagrams showing the process of manufacturing the resistance variable nonvolatile memory device according to the first embodiment of the present invention on the lower wiring embedded in the interlayer insulating layer.
  • FIGS. 4 (a) to 4 (d) illustrate a method for manufacturing a variable resistance nonvolatile memory device according to the first embodiment of the present invention, in which the inner wall portion near the opening of the memory cell hole is elongated. It is a figure which shows the process of forming the memory cell hole which has a shape, and embedding and forming a metal electrode in a memory cell hole.
  • FIGS. 5 (a) to 5 (b) show a variable resistance layer embedded in a memory cell hole in the method of manufacturing a variable resistance nonvolatile memory device according to the first embodiment of the present invention. It is a figure which shows a process.
  • FIG. 6 (a) to 6 (c) form an upper wiring connected to the variable resistance layer in the variable resistance nonvolatile memory device manufacturing method according to the first embodiment of the present invention. It is a figure which shows a process.
  • FIG. 7 is a diagram showing an example of a cross section of the memory cell after the step (D) of forming the metal electrode layer in the method of manufacturing the variable resistance nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 8 is a diagram showing experimental data obtained for Examples 1 to 15 and Comparative Examples 1 to 9 of the variable resistance nonvolatile memory device according to the first embodiment of the invention.
  • FIG. 9 is a graph plotting the relationship between the hole opening diameter ratio r / R and the film thickness of the metal electrode layer on the inner wall for Examples 1 to 15 shown in FIG.
  • FIG. 10 is a cross-sectional view of a main part for illustrating the configuration of the variable resistance element of the variable resistance nonvolatile memory device according to the second embodiment of the present invention.
  • FIGS. 11 (a) to 11 (d) show a method for manufacturing a variable resistance nonvolatile memory device according to the second embodiment of the present invention, in which the inner wall near the opening of the memory cell hole is elongated. It is a figure which shows the process of forming the memory cell hole which has a shape, and embedding and forming a metal electrode in a memory cell hole.
  • FIG. 12A is a plan view for explaining the configuration of the variable resistance nonvolatile memory device according to the third embodiment of the present invention
  • FIG. 12B is a plan view of FIG.
  • FIG. 3 is a cross-sectional view of the variable resistance nonvolatile memory device taken along line 1A-1A in the direction of the arrow.
  • FIG. 13 is a cross-sectional view of a main part for illustrating the configuration of the variable resistance element of the variable resistance nonvolatile memory device according to the third embodiment of the present invention.
  • FIGS. 14 (a) to 14 (c) show a process for manufacturing a variable resistance nonvolatile memory device according to the third embodiment of the present invention on a lower wiring embedded in an interlayer insulating layer.
  • FIG. 5 is a diagram showing a step of forming an interlayer insulating layer.
  • 15 (a) to 15 (b) show the inner wall portion in the vicinity of the opening of the memory cell hole in the variable resistance nonvolatile memory device manufacturing method according to the third embodiment of the present invention. It is a figure which shows the process of forming the memory cell hole which has a shape.
  • FIG. 16 is a cross-sectional view of a main part for illustrating the configuration of the variable resistance element of the variable resistance nonvolatile memory device according to the fourth embodiment of the present invention.
  • 17 (a) to 17 (d) show a method of manufacturing a variable resistance nonvolatile memory device according to the fourth embodiment of the present invention, in which a metal electrode layer is formed at the bottom of a memory cell hole.
  • FIG. 18A is a cross-sectional view illustrating a configuration of a variable resistance nonvolatile memory device according to the fifth embodiment of the present invention.
  • FIG. 18B is a cross-sectional view of the main part for illustrating the configuration of the variable resistance element and the diode element of the variable resistance nonvolatile memory device according to the fifth embodiment of the present invention.
  • FIGS. 19 (a) to 19 (c) show a method of manufacturing a variable resistance nonvolatile memory device according to the fifth embodiment of the present invention.
  • FIG. 21A and FIG. 21B show a method for manufacturing a variable resistance nonvolatile memory device according to the fifth embodiment of the present invention. It is a figure which shows the process of embedding and forming an upper layer copper wiring.
  • FIG. 22 is a cross-sectional view illustrating a configuration of a variable resistance nonvolatile memory device according to the sixth embodiment of the present invention.
  • FIG. 23A to FIG. 23C are diagrams showing main steps of a conventional method of manufacturing a resistance change element.
  • One aspect of a method of manufacturing a variable resistance nonvolatile memory device includes a step of forming a plurality of lower layer wirings on a substrate, and a step of forming an interlayer insulating layer on the plurality of lower layer wirings and on the substrate.
  • a metal electrode layer can be formed with a thin film region of several nanometers to several tens of nanometers only at the bottom of the memory cell hole and the inner wall near the bottom. This is one of the most advantageous techniques for manufacturing a resistance change element (for example, a cross-point type ReRAM) in a memory cell hole having a diameter of 100 nm or less provided in an interlayer insulating layer.
  • a resistance change element for example, a cross-point type ReRAM
  • the step of forming the plurality of memory cell holes penetrates the interlayer insulating layer to the surface of the lower layer wiring, A memory formed in a step of forming a plurality of memory cell holes whose opening diameter near the top is equal to or larger than the opening diameter near the bottom, and the step of forming the plurality of memory cell holes A step of forming an insulating film on the upper inner wall of the memory cell hole so that the opening diameter near the top of the memory cell hole is smaller than the diameter of the bottom of the cell hole.
  • the eaves shape is such that the opening diameter near the top of the memory cell hole is smaller than the diameter of the bottom of the memory cell hole.
  • a memory cell hole is formed. Therefore, the metal electrode layer is deposited only on the bottom of the memory cell hole or only on the bottom and the inner wall near the bottom, and conduction (short circuit) between the metal electrode layer (lower electrode) and the upper wiring (upper electrode) is avoided. .
  • the step of forming the interlayer insulating layer includes the step of forming the interlayer insulating layer on the lower wiring and the lower layer on the substrate.
  • Including a step of forming an interlayer insulating layer and an upper interlayer insulating layer on the lower interlayer insulating layer, and the step of forming the plurality of memory cell holes includes the steps of: forming the plurality of memory cell holes in the lower interlayer insulating layer and the upper interlayer insulating layer; The step of forming a plurality of memory cell holes penetrating to the surface of the lower layer wiring, and the opening diameter of the portion of the memory cell hole formed in the step of forming the plurality of memory cell holes through the upper interlayer insulating layer, By wet etching, the diameter of the portion penetrating the lower interlayer insulating layer is set to be smaller than the opening diameter of the portion penetrating the lower interlayer insulating layer.
  • the interlayer insulating layer is formed into at least a two-layer structure including a lower interlayer insulating layer and an upper interlayer insulating layer, and only the lower interlayer insulating layer is expanded by etching in the memory cell hole penetrating the interlayer insulating layer.
  • An eaves-shaped memory cell hole is formed so that the opening diameter in the vicinity of the upper portion of the memory cell hole is smaller than the diameter. Therefore, the metal electrode layer is deposited only on the bottom of the memory cell hole or only on the bottom and the inner wall near the bottom, and conduction (short circuit) between the metal electrode layer (lower electrode) and the upper wiring (upper electrode) is avoided. .
  • the step of embedding the variable resistance layer includes a step of forming a first variable resistance layer on the metal electrode layer and a step of forming a second variable resistance layer on the first variable resistance layer.
  • the first resistance change layer and the second resistance change layer are the same kind of metal oxide, and the oxygen content of the first resistance change layer may be higher than the oxygen content of the second resistance change layer. Good.
  • the metal electrode layer may be formed so that the metal electrode layer is formed on the inner wall portion in the vicinity of the bottom portion of the memory cell hole together with the bottom portion. This is because even if the metal electrode layer is formed on the bottom of the memory cell hole and the inner wall near the bottom, a short circuit between the metal electrode layer and the upper wiring (upper electrode) is avoided unless it is formed on the upper inner wall.
  • the metal electrode layer may be at least one metal selected from the group consisting of gold (Au), silver (Ag), platinum (Pt), palladium (Pd), iridium (Ir), and ruthenium (Ru). It is desirable to include.
  • the resistance change element constituted by the metal electrode layer, the resistance change layer, and the upper layer wiring can obtain a good resistance change characteristic.
  • a step of forming a diode element connected to the resistance change layer on the resistance change layer wherein the step of forming the plurality of lower layer wirings includes the plurality of lower layer wirings having a plurality of stripe shapes on the substrate.
  • the step of forming the plurality of upper layer wirings the plurality of upper layer wirings in a plurality of stripe shapes connected to the upper electrode of the diode element and three-dimensionally intersecting with the lower layer wirings may be formed.
  • variable resistance nonvolatile memory device including a memory cell including a resistance change element and a diode element connected in series is manufactured, and can be superintegrated. Can be manufactured.
  • a process from the step of forming the interlayer insulating layer to the step of forming the upper layer wiring is further repeatedly formed on the lower layer wiring, and a memory element layer composed of the resistance change layer and the diode element is formed. Furthermore, it is possible to laminate.
  • This multi-layer structure makes it possible to manufacture a further large-capacity cross-point variable resistance nonvolatile memory device.
  • variable resistance nonvolatile memory device of the present invention includes a substrate, a plurality of lower layer wirings formed on the substrate, a plurality of lower layer wirings, and a substrate on the substrate.
  • the opening diameter of the memory cell hole for forming the metal electrode layer at the bottom is smaller than the opening diameter near the bottom, the bottom of the memory cell hole or the bottom and The metal electrode layer is deposited only on the inner wall near the bottom, and conduction (short circuit) between the metal electrode layer (lower electrode) and the upper wiring (upper electrode) is avoided. Therefore, for example, a resistance change element can be realized in a fine memory cell hole having a diameter of 100 nm or less provided in the interlayer insulating layer.
  • the upper inner wall of the plurality of memory cell holes is closer to the top of the memory cell hole than the diameter of the bottom of the memory cell hole.
  • An insulating film may be formed so as to reduce the opening diameter.
  • the insulating film is preferably at least one selected from the group consisting of SiO 2 , SiN, TaO x , NbO x , and SrO x .
  • the interlayer insulating layer includes a lower interlayer insulating layer formed on the lower wiring and the substrate, and the lower interlayer insulating layer.
  • An upper interlayer insulating layer formed on the insulating layer, wherein the memory cell hole penetrates the lower interlayer insulating layer and the upper interlayer insulating layer to the surface of the lower layer wiring, and the upper layer of the memory cell holes The opening diameter of the portion that penetrates the interlayer insulating layer may be smaller than the opening diameter of the portion that penetrates the lower interlayer insulating layer.
  • the eaves shape is such that the opening diameter near the top of the memory cell hole is smaller than the diameter of the bottom of the memory cell hole.
  • a memory cell hole is formed. Therefore, the metal electrode layer is deposited only on the bottom of the memory cell hole or only on the bottom and the inner wall near the bottom, and conduction (short circuit) between the metal electrode layer (lower electrode) and the upper wiring (upper electrode) is avoided. .
  • This also includes a plurality of memory cell holes whose opening diameter near the top is smaller than the opening diameter near the bottom, and a resistance change element can be realized in a fine memory cell hole having a diameter of 100 nm or less.
  • variable resistance layer includes a first variable resistance layer formed on the metal electrode layer and a second variable resistance layer formed on the first variable resistance layer, and the first variable resistance layer.
  • the layer and the second resistance change layer may be the same kind of metal oxide, and the oxygen content of the first resistance change layer may be higher than the oxygen content of the second resistance change layer.
  • the metal electrode layer may be at least one metal selected from the group consisting of gold (Au), silver (Ag), platinum (Pt), palladium (Pd), iridium (Ir), and ruthenium (Ru). May be included.
  • the resistance change element constituted by the metal electrode layer, the resistance change layer, and the upper layer wiring can obtain a good resistance change characteristic.
  • a diode element connected to the variable resistance layer is provided on the variable resistance layer, and the plurality of lower layer wirings are formed in a plurality of stripe shapes on the substrate, and the plurality of upper layer wirings May be formed to have a plurality of stripe shapes connected to the upper electrode of the diode element and three-dimensionally intersecting the lower layer wiring.
  • variable resistance nonvolatile memory device including a memory cell configured by connecting a variable resistance element and a diode element in series is configured, and a cross-point variable resistance nonvolatile memory device that can be superintegrated Can be realized.
  • the interlayer insulating layer, the metal electrode layer, the resistance change layer, the diode element, and the upper layer wiring formed on the lower layer wiring are formed as one structural unit, and one or more structural units are stacked.
  • the upper layer wiring of the layer of the structural unit one layer below may also serve as the lower layer wiring of the layer of the structural unit.
  • FIG. 1A and FIG. 1B are diagrams for explaining the configuration of the variable resistance nonvolatile memory device 100 according to the first embodiment of the present invention.
  • FIG. FIG. 1B is a plan view of the variable resistance nonvolatile memory device 100 taken along the line 1A-1A shown in FIG.
  • FIG. 2 is an enlarged cross-sectional view of a main part for illustrating the configuration of the resistance change element 25.
  • the variable resistance nonvolatile memory device 100 includes a substrate 11 and a second layer formed on the substrate 11.
  • variable resistance layer 23 embedded in the first interlayer insulating layer 19, a fourth interlayer insulating layer 26 formed on the third interlayer insulating layer 19, and the third interlayer insulating layer 19 in the fourth interlayer insulating layer 26. And a plurality of resistance change layers formed on the resistance change layer 23. And an upper interconnection 24 connected to the respective layer 23.
  • the memory cell hole 20 is formed in the third interlayer insulating layer so as to penetrate to the surface of the lower layer wiring 18.
  • the third interlayer insulating layer 19 is an example of the “interlayer insulating layer” according to the present invention.
  • the memory cell hole 20 includes a new insulating film 19a in the vicinity of the upper portion of the memory cell hole 20, whereby the memory cell hole 20 has an eaves-shaped structure in which the opening diameter in the vicinity of the upper portion is smaller than the opening diameter in the vicinity of the bottom portion. (See FIG. 2).
  • a metal electrode layer 22 is formed by sputtering at the bottom of these memory cell holes 20 or at the bottom of the memory cell hole 20 and in the vicinity of the bottom of the inner wall of the memory cell hole 20.
  • variable resistance nonvolatile memory device does not necessarily include all the components shown in FIG.
  • FIG. 2 is a diagram showing the main components in FIG. 1, that is, the minimum components of the variable resistance nonvolatile memory device according to this embodiment.
  • the variable resistance nonvolatile memory device according to this embodiment includes at least (1) a substrate 11 (not shown) and (2) a plurality of lower layers formed on the substrate 11.
  • a non-volatile memory device including a plurality of upper layer wirings 24 connected thereto
  • “near the upper part” of the memory cell hole 20 means an upper half region in the depth direction of the memory cell hole 20, and more typically near the uppermost end (opening part) of the memory cell hole 20. Point to.
  • the “opening diameter” of the memory cell hole 20 is defined when the cross section (outer shape of the memory cell hole 20) obtained by cutting the memory cell hole 20 in a direction parallel to the main surface of the substrate is circular. If it has a circular diameter and a rectangular cross section, it is the length of the side (shortest side).
  • “near the bottom” (simply “near the bottom”) of the memory cell hole 20 means the lower half of the memory cell hole 20 in the depth direction, and more typically indicates the bottom surface of the memory cell hole 20. .
  • the “near the bottom of the inner wall (part)” or “the inner wall (part) near the bottom” of the memory cell hole 20 means the lower half of the inner wall of the memory cell hole 20 in the depth direction. Further, the “inner wall (part)” of the memory cell hole 20 means an inner side surface excluding the bottom surface of the memory cell hole 20.
  • the opening diameter near the top is smaller than the opening diameter near the bottom
  • the vicinity of the top of the memory cell hole 20 has a narrower structure than the vicinity of the bottom, in other words, This means that an “eave (reverse taper portion)” is formed in the vicinity of the upper portion of the memory cell hole 20.
  • the ratio of the opening diameter at the uppermost end of the memory cell hole 20 to the opening diameter at the bottom of the memory cell hole 20 may be less than 1, but is preferably 0.82 or less, more preferably 0.72 or less. .
  • the size of the “eave (reverse taper portion)” is such that the metal electrode layer 22 is deposited only at the bottom of the memory cell hole 20 or only near the bottom of the memory cell hole 20 and the bottom of the inner wall of the memory cell hole 20. What is necessary is just to determine suitably. Thereby, a short circuit between the metal electrode layer (lower electrode) 22 and the upper layer wiring (upper electrode) 24 is avoided.
  • the substrate 11 in this specification is a semiconductor substrate.
  • a semiconductor circuit substrate in which active elements 12 such as transistors are integrated on a silicon substrate 11a and a first interlayer insulating layer 13 is provided.
  • the substrate 11 As shown in FIG. 1B, as the active element 12, a transistor including a source region 12a, a drain region 12b, a gate insulating film 12c, and a gate electrode 12d is illustrated, but the active element 12 provided on the substrate 11 is
  • the present invention is not limited to such a transistor, and generally includes elements necessary for a memory circuit such as a DRAM.
  • Each lower layer wiring 18 is formed in a stripe shape, and is arranged at intervals in the width direction of the stripe shape.
  • Various conductors can be used for the buried conductor 17 and the lower layer wiring 18, and are made of, for example, copper.
  • a plurality of resistance change elements 25 are provided via a plurality of stripe-shaped lower layer wirings 18 formed in the second interlayer insulating layer 16 and a plurality of buried conductors 17.
  • the variable resistance nonvolatile memory device according to the present embodiment is not limited to such a structure.
  • one memory cell includes one resistance change element (R) and one selection transistor (T) (so-called 1T1R type)
  • the lower electrode of each resistance change element is connected one-to-one with the corresponding transistor. Is done.
  • the metal electrode layer 22 only needs to be composed of a metal element.
  • the metal electrode layer 22 be made of a noble metal of a Pt group metal in order to suitably exhibit the resistance change characteristic.
  • the metal electrode layer 22 may be composed of a laminate of two or more kinds of metals, or may be configured such that the metal is doped with another metal or formed as an alloy. Further, when the material used for the metal electrode layer 22 is an alloy of two or more kinds of metals including an electrode material that easily migrates to the resistance change layer 23 and an electrode material that hardly migrates, the resistance change phenomenon is stably expressed. be able to.
  • the interface shape between the metal electrode layer 22 and the resistance change layer 23 can be kept flat, and variation in resistance change characteristics can be reduced. it can. This is because when the electrode material of the metal electrode layer 22 migrates to the resistance change layer 23 and the interface shape becomes non-flat, the electric field concentrates on the protrusions of the metal electrode layer 22 and the resistance change characteristics vary greatly. Because there is.
  • a plurality of upper layer wirings 24 are three-dimensionally intersected with the lower layer wirings 18 on the third interlayer insulating layer 19 (for example, orthogonal in a plan view).
  • Each upper layer wiring 24 is formed in a stripe shape, and is arranged at intervals in the width direction of the stripe shape.
  • Various conductors can be used for the upper layer wiring 24, and are made of, for example, copper.
  • a plurality of memory cell holes 20 are formed at each intersection of the plurality of upper layer wirings 24 and the plurality of lower layer wirings 18 that are three-dimensionally crossed.
  • the plurality of memory cell holes 20 are formed to be open so that the surface of each lower layer wiring 18 is exposed at the bottom of the memory cell hole 20.
  • the metal electrode layer 22 is formed on the lower wiring 18 in the bottom opening of the memory cell hole 20.
  • the resistance change layer 23 is formed on the metal electrode layer 22 so as to fill each memory cell hole 20.
  • the resistance change element 25 is configured by the resistance change layer 23, the metal electrode layer 22 connected to the resistance change layer 23, and the upper wiring 24.
  • an oxygen-deficient transition metal oxide film or a perovskite oxide film can be used as the resistance change layer 23.
  • the oxygen-deficient transition metal oxide film include a tantalum oxide film (TaO x ), a nickel oxide film (NiO x ), a hafnium oxide film (HfO x ), an iron oxide film (FeO x ), and a vanadium oxide film (VO).
  • PrCaMnO 3 , LaCaMnO 3, or SrTiO 3 can be used as the perovskite oxide film.
  • oxygen-deficient tantalum oxide (TaO x ) is preferable from the viewpoint of stability of resistance change characteristics, reproducibility of production, and the like.
  • the resistance change layer 23 is composed of oxygen-deficient tantalum oxide (TaO x )
  • the oxygen-deficient type means a composition having a smaller amount of oxygen than the stoichiometric composition with respect to the composition ratio of Ta and O when expressed as TaO x .
  • the tantalum oxide having the stoichiometric composition is Ta 2 O 5
  • the range of x in the oxygen-deficient TaO x is 0 ⁇ x ⁇ 2.5.
  • the range of x in TaO x is preferably 0.8 ⁇ x 1.9.
  • the upper layer wiring 24 extends to the outside of the region where the resistance change elements 25 are formed in a matrix. Further, the lower layer wiring 18 and the upper layer wiring 24 are electrically connected to the active element 12 in a region different from the matrix region in which the resistance change element 25 is formed. That is, in FIG. 1B, the lower layer wiring 18 is electrically connected to the source region 12 a of the active element 12 through the buried conductor 17, the circuit wiring 15 and the buried conductor 14. The upper layer wiring 24 may also be connected to another active element via the buried conductor 27 (see FIG. 1A) (not shown in FIG. 1B).
  • a silicon oxide film (SiO 2 film) by CVD, ozone (O 3 ), and tetraethoxysilane (TEOS) are used as the third interlayer insulating layer 19 and the fourth interlayer insulating layer 26 .
  • a TEOS-SiO 2 film formed by CVD, a silicon carbonate film (SiOC film) which is a low dielectric constant material, a silicon fluorine oxide film (SiOF film), or the like may be used.
  • the third interlayer insulating layer 19 may have a laminated structure in order to facilitate the formation of the memory cell hole 20.
  • the lower layer side can be a film having etching resistance against dry etching
  • the upper layer side can be other insulating materials.
  • a film having etching resistance against dry etching using a fluorocarbon-based etching gas such as C 4 F 8 or C 5 F 8 a silicon nitride (SiN) film formed by CVD, silicon oxynitride (SiON) A film, a silicon carbonitride (SiCN) film, or the like can be used.
  • an insulating oxide material of a film type other than the above SiN and SiON can be used for the upper layer.
  • the resistance change layer 23 constituting the resistance change element 25 can be formed by reactive sputtering or the like using the oxygen-deficient transition metal oxide described above and sputtering a metal target in an atmosphere containing oxygen.
  • Such an oxygen-deficient transition metal oxide material transitions to a specific resistance state when a voltage or current exceeding a certain threshold is applied, and the resistance state is newly applied with a voltage or current exceeding another threshold. Until it is done, it continues to maintain its resistance state.
  • a method for manufacturing the variable resistance nonvolatile memory device 100 according to the present embodiment will be described with reference to FIG. Further, in this specification, there are cases where a symbol is attached as in step (A), step (B), step (C),..., But this is simplified and clarified. The order of the respective steps is not necessarily shown. A part of these steps may be omitted, replaced, or performed in parallel, or a known step may be inserted as appropriate.
  • FIG. 6C only the structure above the second interlayer insulating layer 16 including the lower layer wiring 18 is shown for simplification of the drawing.
  • the lower layer wiring 18 and the upper layer wiring 24 are made of copper will be described. Therefore, the “lower wiring 18” is sometimes referred to as “lower copper wiring 18” and the “upper wiring 24” is sometimes referred to as “upper copper wiring 24”.
  • this is for convenience of explanation and is not limited thereto. It is not something.
  • FIGS. 3A to 3B are views showing a process of forming a third interlayer insulating layer 19 on the lower copper wiring 18 embedded in the second interlayer insulating layer 16. .
  • a lower copper wiring 18 is embedded in the second interlayer insulating layer 16.
  • This can be formed as follows. First, a stripe-shaped wiring groove for embedding the lower layer copper wiring 18 is formed in the second interlayer insulating layer 16. This can be easily formed by using photolithography and insulating film etching techniques used in general semiconductor processes. Next, a conductive film made of copper or the like is deposited on the second interlayer insulating layer 16 including the wiring groove by sputtering, CVD, or electrolytic plating, thereby filling the wiring groove with the conductive film.
  • CMP is performed to remove an unnecessary conductor film on the second interlayer insulating layer 16, so that the lower layer copper wiring 18 having a shape as shown in FIG.
  • the above process is an example of the “process for forming a plurality of lower layer wirings (A)” of the present invention.
  • the lower layer copper wiring 18 may have a laminated structure.
  • a barrier metal layer may be formed on the lower layer side of the copper layer, and a top cap layer may be formed on the upper layer side of the copper layer.
  • the barrier metal layer and the top cap layer include a cobalt-tungsten-phosphorus (CoWP) alloy, titanium-tungsten nitride (TiWN), titanium (Ti), titanium nitride (TiN), tantalum (Ta), Tantalum nitride (TaN) or the like is used.
  • CoWP cobalt-tungsten-phosphorus
  • TiWN titanium-tungsten nitride
  • Ti titanium
  • TiN titanium nitride
  • TaN tantalum
  • a buried conductor 17 is buried in the second interlayer insulating layer 16 in addition to the lower copper wiring 18.
  • the buried conductor 17 and the lower copper wiring 18 in the second interlayer insulating layer 16 may be formed simultaneously using a dual damascene process, or may be formed separately using a single damascene process.
  • a fluorine-containing oxide for example, SiOF
  • a carbon-containing nitride for example, SiCN
  • an organic resin material for example, polyimide
  • a third interlayer insulating layer 19 made of TEOS-SiO 2 is formed on the substrate 11 including the lower layer copper wiring 18 and the interlayer insulating layer 16 by using, for example, CVD. Form. Note that various materials can be used for the third interlayer insulating layer 19 as described above.
  • the above process is an example of the “process for forming an interlayer insulating layer (B)” of the present invention.
  • a memory cell hole 20 having a diameter in the vicinity of the front edge of the invention smaller than that of the bottom is formed.
  • FIGS. 4C and 4D are diagrams showing a process of forming a plurality of memory cell holes 20 smaller than the diameter, in which the metal electrode layer 22 is formed by sputtering at the bottom of the memory cell holes 20. It is a figure which shows the process to do.
  • a plurality of memory cell holes 20a penetrating to the surface of the lower layer copper wiring 18 are formed in the third interlayer insulating layer 19.
  • memory cell holes 20a are formed at a constant arrangement pitch along the lower layer copper wiring.
  • the memory cell hole 20 a has an outer shape smaller than the width of the lower layer copper wiring 18.
  • the outer shape of the memory cell hole 20a is a square shape, but it may be a circular shape, an elliptical shape, or another shape.
  • the above process is the “sub-process (C1) for forming a plurality of memory cell holes” according to the first embodiment in the “process for forming a plurality of memory cell holes (C)” of the present invention. It is an example.
  • an insulating film 19a is deposited in the memory cell hole 20a and on the third interlayer insulating layer 19.
  • the material of the insulating film 19a for example, at least one selected from the group consisting of SiO 2 , SiN, Ta 2 O 5, NbO x , and SrO x can be used. Sputtering is desirable as the film forming method.
  • the diameter of the memory cell hole 20a is 100 nm or less and the aspect ratio is 1 or more, the pressure during film formation is set to 30 mTorr.
  • the mean free path is preferably 5 ⁇ m or more.
  • the sputter element increases in a random direction, so that it is hardly deposited on the bottom of the memory cell hole 20a.
  • a shape as shown in FIG. 4B an eaves-like structure in which a reverse tapered portion is formed on the upper inner wall of the memory cell hole 20a
  • the sputter element is attracted by the potential difference between the plasma and the substrate.
  • the potential difference between the plasma and the substrate is 30 V or less.
  • the above process is an example of the “sub-process for depositing an insulating film (C2)” according to the first embodiment of the “process for forming a plurality of memory cell holes (C)” of the present invention. If a film is slightly deposited on the bottom of the memory cell hole 20a, it can be removed by etching back.
  • the insulating film 19a can be deposited by using “oblique sputtering” in which deposition is performed while rotating the substrate wafer while shifting the center of the sputtering target and the substrate wafer.
  • the sputtered element sputtered from the target does not enter the bottom of the memory cell hole 20a but enters the inner wall of the memory cell hole 20a, so that it is difficult to deposit on the bottom of the memory cell hole 20a.
  • a shape as shown in FIG. 4B is obtained.
  • metal electrode layers 29 and 22 are formed on the insulating film 19a and the bottom of the memory cell hole 20 by sputtering, respectively.
  • Sputtering at this time increases the straightness of the film-forming element, and forms the film under conditions that are deposited on the bottom of the memory cell hole 20a. That is, the pressure during film formation is 30 mTorr.
  • the progress of the sputter element in a random direction is reduced, so that the sputter element floats.
  • a substrate bias is applied, and the sputter element is drawn into the bottom of the memory cell hole 20a, thereby realizing deposition on the bottom of the memory cell hole 20a.
  • it is preferable to apply a bias to the substrate so that the potential difference between the plasma and the substrate is 30 V or more.
  • the sputtered element sputtered from the target can be drawn into the memory cell hole by about 1 ⁇ m.
  • metal is formed on the reverse tapered portion on the inner wall of the memory cell hole 20a. Accumulation can be suppressed.
  • the film formation characteristics only in the vicinity of the bottom of the memory cell hole 20a are improved by the sputtering method in which the substrate bias is applied, but it is physically difficult to completely suppress the variation in the intrusion direction of the sputter element to zero. It is.
  • the hole shape of the reverse taper structure is an extremely useful technique for depositing metal only in the vicinity of the bottom of the memory cell hole 20a.
  • the metal electrode layer 22 may be made of a material containing a metal element. However, it is desirable to include a noble metal element in order to develop good resistance change characteristics. For example, any platinum group metal selected from gold (Au), silver (Ag), platinum (Pt), palladium (Pd), iridium (Ir), and ruthenium (Ru) (that is, at least one selected from these groups) It is preferable to contain a seed metal).
  • a noble metal element selected from gold (Au), silver (Ag), platinum (Pt), palladium (Pd), iridium (Ir), and ruthenium (Ru) (that is, at least one selected from these groups) It is preferable to contain a seed metal).
  • the metal electrode layer 29 deposited on the insulating film 19a is removed by a CMP process.
  • the insulating film 19a may be removed at the same time by over-polishing.
  • the above process is an example of the “process for forming a metal electrode layer (D)” of the present invention.
  • a resistance thin film layer 23 a to be the resistance change layer 23 is formed in the memory cell hole 20 and on the third interlayer insulating layer 19.
  • an oxygen-deficient tantalum oxide is formed as the variable resistance layer 23 by sputtering.
  • a film forming method not only sputtering but CVD or ALD (Atomic Layer Deposition) may be used.
  • the Ta film may be subjected to thermal oxidation or plasma oxidation treatment to form TaO x .
  • the film characteristics such as orientation and stress are different between the metal film on the bottom of the memory cell hole 20 and the metal film on the inner wall of the memory cell hole 20. This means that the characteristics of the resistance change layer formed thereon are also different. Therefore, the structure in which the metal film is not formed on the inner wall of the memory cell hole 20 has an advantage of suppressing and uniforming the characteristic variation of the resistance change element.
  • the resistive thin film layer 23a on the third interlayer insulating layer 19 is removed using a CMP process.
  • the resistance change layer 23 is embedded in the memory cell hole 20 so as to be connected to the metal electrode layer 22.
  • an etch back method may be used in addition to CMP.
  • the above process is an example of the “process for embedding and forming the variable resistance layer (E)” in the present invention.
  • FIG. 6A is a diagram illustrating a process of forming the fourth interlayer insulating layer 26 on the resistance change layer 23 and the third interlayer insulating layer 19, and FIG. 6B and FIG. FIG. 6C is a diagram illustrating a process of forming the upper copper wiring 24 so as to be connected to the resistance change layer 23 on the third interlayer insulating layer 19.
  • the fourth interlayer on the resistance change layer 23 and the third interlayer insulating layer 19 is performed in the same manner as the method of forming the lower copper interconnection 18.
  • the upper copper wiring 24 is formed so as to be connected to each of the resistance change layers 23.
  • the upper copper wiring 24 is formed on the third interlayer insulating layer 19 in a stripe shape that is at least larger than the width (or diameter) of the memory cell hole 20 and three-dimensionally intersects with the lower copper wiring 18.
  • the same material as the lower layer copper wiring 18 can be used as the upper layer copper wiring 24.
  • the above process is an example of the “process for forming a plurality of upper layer wirings (F)” in the present invention.
  • a buried conductor 27 (shown in FIG. 1) connected to the upper layer copper wiring 24 can be formed simultaneously by filling a predetermined memory cell hole with a conductive material.
  • the upper layer copper wiring 24 may be electrically connected to an active element (not shown) through a buried conductor 27. In this way, the variable resistance nonvolatile memory device 100 as shown in FIGS. 1A, 1B, and 2 can be manufactured.
  • memory cell hole 20 serves as the lower electrode because the opening diameter near the top is smaller than the opening diameter near the bottom.
  • the metal electrode layer 22 is deposited only on the bottom of the memory cell hole 20 or only on the bottom and the inner wall near the bottom, and the metal electrode layer (lower electrode) 22 and the upper layer wiring (upper electrode) 24. And short circuit is avoided. Therefore, a variable resistance nonvolatile memory device having a structure suitable for miniaturization and large capacity in which the variable resistance element 25 is embedded in the memory cell hole 20 is realized.
  • the insulating film 19a is manufactured in order to make the opening diameter near the top of the memory cell hole 20 smaller than the opening diameter near the bottom.
  • oxygen barrier properties are used as the material constituting the insulating film 19a.
  • the insulating film 19a is the oxygen contained in the interlayer insulating layer 19 is diffused to the resistance variable layer 23 (Acting as an oxygen barrier).
  • the resistance variable layer 23 Acting as an oxygen barrier.
  • FIG. 7 and 8 are diagrams for explaining Examples 1 to 15 and Comparative Examples 1 to 9 of the variable resistance nonvolatile memory device 100 according to the present embodiment.
  • FIG. 7 is an example of a cross-sectional view of the memory cell after the step (D) of forming the metal electrode layer in the method of manufacturing the variable resistance nonvolatile memory device 100 according to the present embodiment ( equivalent to d)).
  • the opening diameter in the vicinity of the bottom of the memory cell hole 20 is referred to as “hole diameter R”
  • hole diameter r the opening diameter in the vicinity of the upper portion
  • the ratio of the hole diameter r is referred to as “hole opening diameter ratio r / R”.
  • FIG. 8 shows the metal electrode layer by changing the hole diameter R of the memory cell hole 20, the hole opening diameter ratio r / R of the memory cell hole 20, and the substrate bias in the step (D) of forming the metal electrode layer.
  • FIG. 6 is a diagram showing the film thickness of the metal electrode layer 22 formed on the inner wall of the memory cell hole 20 when 22 is formed.
  • the aspect ratio of the memory cell hole 20a is 1.3, and the hole diameter R is 100 nm, 120 nm, Or it is formed as 140 nm.
  • the insulating film 19a was formed by low-pressure sputtering as described above using SiO 2 as a material. The process conditions were such that the pressure during the film forming process was as low as 0.3 Pa. On the other hand, in Comparative Examples 1 to 9, the insulating film 19a was not formed.
  • Examples 1 to 15 and Comparative Examples 1 to 9 are formed by the above-described sputtering using Ti as a material in the step (D) of forming the metal electrode layer.
  • the sputtering conditions were a pressure of 10 Pa and a high frequency power supply power for substrate bias application of 0 W, 200 W, or 400 W.
  • groups I to IX represent groups of examples and comparative examples in which the hole diameter R and the substrate bias are common.
  • groups I to III have a diameter of 100 nm
  • groups IV to VI have a diameter of 120 nm
  • groups VII to IX have a diameter of 140 nm.
  • groups I, IV and VII are 400 W
  • groups II, V and VIII are 200 W
  • groups III, VI and IX are no substrate bias (0 W).
  • each of Examples 13, 14 and 15 has a hole diameter R of 140 nm and a hole opening diameter ratio r / R of 0.89, and the high frequency power supply power is 400 W, 200 W and 0 W, respectively. It is what.
  • the film thickness of the metal electrode layer 22 on the inner wall of the memory cell hole 20 tends to decrease as the high-frequency power supply increases, that is, as the substrate bias increases. It was. This indicates that by increasing the substrate bias, the rectilinearity of the sputter element is increased and the deposition of the metal electrode layer 22 on the inner wall of the memory cell hole 20 is suppressed.
  • FIG. 9 is a graph plotting the horizontal axis as the hole opening diameter ratio r / R and the vertical axis as the film thickness of the metal electrode layer on the inner wall for Examples 1 to 15 shown in FIG.
  • the hole opening diameter ratio r / R is preferably 0.82 or less, and more preferably 0.72 or less.
  • FIG. 9 shows, it turns out that the deposition of the metal electrode layer 22 on an inner wall is efficiently suppressed as the hole diameter R becomes small.
  • the thickness of the metal electrode layer 22 on the inner wall becomes 0 nm.
  • Examples 1 to 15 are examples of the present embodiment, and the present invention is not limited to this.
  • the effects confirmed in Examples 1 to 15 depend on the shape of the memory cell hole 20 and the formation conditions of the metal electrode layer 22 as described above, but depend on the method of forming the memory cell hole 20. Not what you want. Therefore, for example, it is presumed that the same tendency is observed in other embodiments described later.
  • the effects confirmed in Examples 1 to 15 are not limited to a specific electrode material, and the same applies to, for example, an electrode material containing a noble metal element.
  • FIG. 10 is a diagram illustrating the configuration of the variable resistance nonvolatile memory device 200 according to the second embodiment of the present invention, and is an enlarged cross-sectional view illustrating a main part for illustrating the configuration of the variable resistance element 25. .
  • the variable resistance nonvolatile memory device 200 of the present embodiment has the same basic configuration as the variable resistance nonvolatile memory device 100 of the first embodiment, but the insulating film 19a (for example, SiO 2 , SiN, When the metal electrode layer 29 deposited on Ta 2 O 5, NbO x , SrO x, etc.) is removed by CMP or the like, the resistance change of the first embodiment is that the insulating film 19 a is left. Different from the type nonvolatile memory device 100.
  • the insulating film 19a for example, SiO 2 , SiN
  • variable resistance nonvolatile memory device 200 a method for manufacturing the variable resistance nonvolatile memory device 200 according to the present embodiment will be described.
  • the steps until the third interlayer insulating layer 19 is formed on the lower copper wiring 18 embedded in the second interlayer insulating layer 16 are the same as those in the first embodiment. Since it is the same as (a) to (b) of FIG. 3, description thereof is omitted.
  • FIG. 11C and FIG. 11D show a step of forming the metal electrode layer 22 by sputtering at the bottom of the memory cell hole 20.
  • a plurality of memory cell holes 20a penetrating to the surface of the lower layer copper wiring 18 are formed in the third interlayer insulating layer 19.
  • memory cell holes 20a are formed at a constant arrangement pitch along the lower layer copper wiring.
  • the opening at the bottom of the memory cell hole 20 a has an outer shape smaller than that of the lower layer copper wiring 18.
  • the outer shape of the memory cell hole 20a is a square shape, but it may be a circular shape, an elliptical shape, or another shape.
  • the above process is the “sub-process (C1) for forming a plurality of memory cell holes” according to the second embodiment in the “process for forming a plurality of memory cell holes (C)” of the present invention. It is an example.
  • an insulating film 19a is deposited in the memory cell hole 20a and on the third interlayer insulating layer 19.
  • a material of the insulating film 19a for example, at least one selected from the group consisting of SiO 2 , SiN, Ta 2 O 5 , NbO x , and SrO x can be used. Sputtering is desirable as the film forming method.
  • the memory cell hole 20a has a diameter of 100 nm or less and an aspect ratio of 1 or more, the pressure during film formation is 30 mTorr. By setting the following, it is desirable that the mean free path is 5 ⁇ m or more.
  • the sputtered element increases in the random direction, so that it is hardly deposited on the bottom of the memory cell hole 20a.
  • a shape as shown in FIG. 4B an eaves-like structure in which a reverse tapered portion is formed on the upper inner wall of the memory cell hole 20a
  • the sputter element is attracted by the potential difference between the plasma and the substrate.
  • the potential difference between the plasma and the substrate is 30 V or less.
  • the above process is an example of the “sub-process for depositing an insulating film (C2)” according to the second embodiment in the “process for forming a plurality of memory cell holes (C)” of the present invention. . If a film is slightly deposited on the bottom of the memory cell hole 20a, it can be removed by etch back.
  • the insulating film 19a can be deposited by using “oblique sputtering” in which deposition is performed while rotating the substrate wafer while shifting the center of the sputtering target and the substrate wafer.
  • “oblique sputtering” in which deposition is performed while rotating the substrate wafer while shifting the center of the sputtering target and the substrate wafer.
  • metal electrode layers 29 and 22 are formed by sputtering on the insulating film 19a and on the lower layer wiring 18 at the bottom of the memory cell hole, respectively.
  • Sputtering at this time increases the straightness of the film-forming element, and forms the film under conditions that are deposited on the bottom of the memory cell hole 20a. That is, the pressure during film formation is 30 mTorr.
  • the progress of the sputter element in a random direction is reduced, so that the sputter element floats.
  • a substrate bias is applied, and the sputter element is drawn into the bottom of the memory cell hole 20a, thereby realizing deposition on the bottom of the memory cell hole 20a.
  • it is preferable to apply a bias to the substrate so that the potential difference between the plasma and the substrate is 30 V or more.
  • the metal electrode layer 22 may be made of a material containing a metal element. However, it is desirable to include a noble metal element in order to develop good resistance change characteristics. For example, any platinum group metal selected from gold (Au), silver (Ag), platinum (Pt), palladium (Pd), iridium (Ir), and ruthenium (Ru) (that is, at least one selected from these groups) It is preferable to contain a seed metal).
  • a noble metal element selected from gold (Au), silver (Ag), platinum (Pt), palladium (Pd), iridium (Ir), and ruthenium (Ru) (that is, at least one selected from these groups) It is preferable to contain a seed metal).
  • the metal electrode layer 29 deposited on the insulating film 19a is removed by a CMP process.
  • a CMP process in the case of a process in which etching is stopped with the insulating film 19a having a high polishing rate, it is advantageous to control the in-plane film thickness variation by CMP.
  • the above process is an example of the “process for forming a metal electrode layer (D)” of the present invention.
  • the step of embedding the resistance change layer (E) is the first step. Since this is the same as the embodiment of FIG. 5 and is the same as FIG. 5A to FIG. 5B, description thereof is omitted.
  • a step of forming a fourth interlayer insulating layer 26 on the resistance change layer 23 and the third interlayer insulating layer 19, and an upper copper wiring so as to be connected to the resistance change layer 23 on the third interlayer insulating layer 19 The “step (F) of forming a plurality of upper layer wirings” for forming 24 is the same as that of the first embodiment, and is the same as (a) to (c) of FIG. Is omitted.
  • memory cell hole 20 serves as a lower electrode because the opening diameter near the top is smaller than the opening diameter near the bottom.
  • the metal electrode layer 22 is deposited only on the bottom of the memory cell hole 20 or only on the bottom and the inner wall near the bottom, and the metal electrode layer (lower electrode) 22 and the upper layer wiring (upper electrode) 24. And short circuit is avoided. Therefore, a variable resistance nonvolatile memory device having a structure suitable for miniaturization and large capacity in which the variable resistance element 25 is embedded in the memory cell hole 20 is realized.
  • FIGS. 12A and 12B are views for explaining the configuration of a variable resistance nonvolatile memory device 300 according to the third embodiment of the present invention.
  • FIG. 12A is a plan view.
  • FIG. 12B is a sectional view of the variable resistance nonvolatile memory device 300 taken along the line 1A-1A shown in FIG.
  • FIG. 13 is an enlarged cross-sectional view of a main part for illustrating the configuration of the variable resistance element 25.
  • the variable resistance nonvolatile memory device 300 of the present embodiment has the same basic configuration as that of the variable resistance nonvolatile memory device 100 of the first embodiment, but is a third interlayer formed of a silicon oxide film.
  • the insulating layer 19 has a laminated structure in which a fifth interlayer insulating layer 19b made of a silicon nitride film is deposited.
  • the third interlayer insulating layer 19 in the first embodiment is a combination of the third interlayer insulating layer 19 and the fifth interlayer insulating layer 19b in the third embodiment. Equivalent to. A memory cell hole penetrating to the surface of the lower layer wiring 18 is formed in these two laminated insulating layers.
  • the resistance of the first embodiment is that the opening diameter of the portion of the memory cell hole 20 that penetrates the second interlayer insulating layer is smaller than the opening diameter near the bottom of the portion that penetrates the first interlayer insulating layer.
  • the third interlayer insulating layer 19 in the present embodiment is an example of the “lower interlayer insulating layer” according to the present invention
  • the fifth interlayer insulating layer 19b is an example of the “upper interlayer insulating layer” according to the present invention. It is.
  • variable resistance nonvolatile memory device 300 a method for manufacturing the variable resistance nonvolatile memory device 300 of the present embodiment will be described.
  • the steps until the third interlayer insulating layer 19 is formed on the lower copper wiring 18 embedded in the second interlayer insulating layer 16 are the same as those in the first embodiment. Since it is the same as (a) to (b) of FIG. 3, description thereof is omitted.
  • the second interlayer insulation including the lower layer copper wiring 18 is shown for simplification of the drawing. Only the top structure from layer 16 is shown.
  • a fifth interlayer insulating layer 19b (interlayer insulating layer formed of SiN) is deposited on the third interlayer insulating layer 19, and the fifth interlayer insulating layer 19b is deposited.
  • a plurality of memory cell holes 20a penetrating to the lower layer copper wiring 18 are formed at predetermined positions of the interlayer insulating layer 19b, and a third nearer the bottom than the opening diameter of the fifth interlayer insulating layer 19b is formed by etching with diluted hydrofluoric acid. It is a figure which shows the process of making the memory cell hole 20a with a large opening diameter of the interlayer insulation layer 19 of.
  • a fifth interlayer insulating layer 19b is deposited on the third interlayer insulating layer 19.
  • the SiN film may be formed by sputtering or CVD.
  • the step of forming the third interlayer insulating layer 19 and the fifth interlayer insulating layer 19b is an example of the “step (B) of forming an interlayer insulating layer” in the present invention.
  • a plurality of memory cell holes 20a penetrating to the surface of the lower layer copper wiring 18 are formed in the fifth interlayer insulating layer 19b.
  • memory cell holes 20a are formed at a constant arrangement pitch along the lower layer copper wiring.
  • the memory cell hole 20 a has an outer shape smaller than that of the lower layer copper wiring 18.
  • the outer shape of the memory cell hole 20a is a square shape, but it may be a circular shape, an elliptical shape, or another shape.
  • the above process is an example of the “sub-process (C3) for forming a plurality of memory cell holes” according to the third embodiment of the “process for forming a plurality of memory cell holes (C)” of the present invention. It is.
  • the opening diameter of the portion of the memory cell hole 20a that penetrates the fifth interlayer insulating layer 19b is such that the opening diameter penetrates the third interlayer insulating layer 19 of the memory cell hole 20a.
  • the diameter of the portion of the memory cell hole that penetrates the third interlayer insulating layer 19 is increased by wet etching so as to be smaller than the opening diameter of the portion.
  • the fifth interlayer insulating layer 19b is not etched because it is made of SiN, but the third interlayer insulating layer 19 portion of the memory cell hole is not etched.
  • the above-described memory cell shape is obtained by etching with dilute hydrofluoric acid.
  • the above wet etching process is an example of the “sub-process for expanding the diameter (C4)” according to the third embodiment of the “process for forming a plurality of memory cell holes (C)” of the present invention. .
  • This process is characterized in that it is relatively easy to control the reduction ratio of the diameter of the third interlayer insulating layer 19 relative to the opening diameter of the memory cell hole penetrating the eaves-shaped fifth interlayer insulating layer 19b. is there.
  • the opening of the memory cell hole 20 uses the existing technology as it is, and the reverse taper shape can be controlled only by the sputtering condition of the insulating film 19a.
  • a metal electrode layer 22 is formed on the fifth interlayer insulating layer 19b by sputtering.
  • Sputtering enhances the straightness of the film-forming element and forms the film under conditions such that it is deposited on the bottom of the memory cell hole 20a. That is, the pressure during film formation is 30 mTorr.
  • a substrate bias it is desirable to apply a substrate bias in order to improve the straightness as follows. Specifically, it is preferable to apply a bias to the substrate so that the potential difference between the plasma and the substrate is 30 V or more.
  • the metal electrode layer 22 may be made of a material containing a metal element. However, it is desirable to include a noble metal element in order to develop good resistance change characteristics. For example, any platinum group metal selected from gold (Au), silver (Ag), platinum (Pt), palladium (Pd), iridium (Ir), and ruthenium (Ru) (that is, at least one selected from these groups) It is preferable to contain a seed metal).
  • a noble metal element selected from gold (Au), silver (Ag), platinum (Pt), palladium (Pd), iridium (Ir), and ruthenium (Ru) (that is, at least one selected from these groups) It is preferable to contain a seed metal).
  • Steps from the formation of the metal electrode layer 22 to the bottom of the memory cell hole 20a to the embedding of the resistance change layer 23 is the same as that of the first embodiment, and is the same as (a) to (b) of FIG.
  • a fourth interlayer insulating layer 26 is formed on the fifth interlayer insulating layer 19b composed of the resistance change layer 23 and the silicon nitride film, and is connected to the resistance changing layer 23 on the fifth interlayer insulating layer 19b.
  • the “step (F) of forming a plurality of upper layer wirings” for forming the upper layer copper wiring 24 is the same as in the first embodiment, and is the same as (a) to (c) in FIG. Therefore, the description is omitted.
  • variable resistance nonvolatile memory device 300 as shown in FIGS. 12A, 12B, and 13 can be manufactured.
  • variable resistance nonvolatile memory device 300 in memory cell hole 20, the opening diameter of the upper interlayer insulating layer on the upper opening of the memory cell hole is the memory cell hole. 20 is smaller than the opening diameter in the vicinity of the bottom of the metal electrode layer 22, the metal electrode layer 22 is deposited only on the bottom of the memory cell hole 20 or on the bottom and the inner wall near the bottom. A short circuit between the metal electrode layer (lower electrode) 22 and the upper wiring (upper electrode) 24 is avoided. Therefore, a variable resistance nonvolatile memory device having a structure suitable for miniaturization and large capacity in which the variable resistance element 25 is embedded in the memory cell hole 20 is realized.
  • FIG. 16 is a diagram illustrating the configuration of a variable resistance nonvolatile memory device 400 according to the fourth embodiment of the present invention, and is an enlarged cross-sectional view illustrating a main part for illustrating the configuration of the variable resistance element 25. .
  • the variable resistance nonvolatile memory device 400 shown in FIG. 16 has the second embodiment in that the variable resistance layer 23 has a stacked structure including a first variable resistance layer 231 and a second variable resistance layer 232. This is different from the variable resistance nonvolatile memory device 200 of the embodiment.
  • the resistance change layer 23 embedded in the memory cell hole is formed on the first resistance change layer 231 formed so as to be connected to the metal electrode layer 22 and the first resistance change layer 231.
  • the first resistance change layer 231 and the second resistance change layer 232 are the same kind of metal oxide, and the oxygen content of the first resistance change layer 231 is higher than the oxygen content of the second resistance change layer 232. Note that, in the variable resistance nonvolatile memory device 100 of the first embodiment or the variable resistance nonvolatile memory device 300 of the third embodiment, the variable resistance layer 23 can be modified to a similar configuration.
  • Resistance change operation is caused by an oxidation-reduction reaction in the vicinity of the electrode of the resistance change layer 23.
  • the first resistance change layer 231 having a high oxygen content connected to the metal electrode layer 22 is disposed on the bottom side of the memory cell hole 20, and the oxygen content is low on the top.
  • the second resistance change layer 232 is disposed. That is, in the vicinity of the interface between the resistance change layer 23 and the metal electrode layer 22, the first resistance change layer 231 having a high content of oxygen that can contribute to redox is disposed. Therefore, it is possible to cause the resistance change reliably in the interface region between the first resistance change layer 231 and the metal electrode layer 22.
  • the polarity of the electric pulse to be applied in order to change the resistance of the resistance change layer 23 (high resistance or low resistance) is uniquely determined, and stable operating characteristics as a memory device can be obtained.
  • the resistance change film is not exposed to fluorine gas or fluorine plasma that deteriorates the resistance change characteristics of the resistance change film. Therefore, the resistance change layer does not deteriorate.
  • the first resistance change layer 231 is also formed on the inner wall of the memory cell hole 20, but it may be formed at least at a part in contact with the metal electrode layer 22 (bottom part of the memory cell hole 20). .
  • FIGS. 17A to 17D only the structure above the second interlayer insulating layer 16 is shown for simplification of the drawing.
  • the “step of embedding the variable resistance layer (E)” will be described in detail.
  • the other steps are the same as the various steps in the first to third embodiments, and thus description thereof is omitted. Therefore, in the following, as shown in FIG. 17A, the third interlayer is formed by sputtering using the manufacturing method described in the variable resistance nonvolatile memory device 100 according to the first embodiment of the invention.
  • a process after the metal electrode layer 22 is formed only at the bottom of the memory cell hole 20 in the insulating layer 19 will be described.
  • a first resistance thin film layer 231 a to be the first resistance change layer 231 is formed in the memory cell hole 20 and on the third interlayer insulating layer 19.
  • the oxygen-deficient tantalum oxide (TaO x ) is used for the resistance change layer
  • the first resistance thin film layer 231a is formed by a reaction of sputtering a tantalum target in an oxygen gas atmosphere.
  • the sputtering method is used.
  • the oxygen content is preferably 65 to 75 atm%
  • the resistivity is 107 m ⁇ cm or more
  • the film thickness is preferably 3 to 10 nm.
  • the film thickness of the first variable resistance layer formed on the inner wall portion is smaller than that of the bottom portion of the memory cell hole 20, but it is sufficient that it is formed at least on the bottom portion of the memory cell hole 20.
  • the first variable resistance layer having a high oxygen concentration is formed by using reactive sputtering.
  • the entire film is subjected to plasma oxidation treatment.
  • a transition metal oxide layer having a high oxygen concentration may be formed by oxidation.
  • sputtering it is difficult to contain oxygen in excess of the stoichiometric composition, but when plasma oxidation treatment is performed, oxygen is injected into the grain boundaries and defects of tantalum oxide and has a higher oxygen content. Since the transition metal oxide layer can be formed, it is effective in suppressing leakage current.
  • a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used.
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • a tantalum metal thin film is formed first, and the tantalum thin film layer is oxidized in an oxygen atmosphere (400 to 450 ° C.) to form a first variable resistance layer 231 made of tantalum oxide. May be.
  • the oxygen content is about 71.4 atm% which is close to the stoichiometric composition of Ta 2 O 5 .
  • the film characteristics such as orientation and stress are different between the metal film on the bottom of the memory cell hole 20 and the metal film on the inner wall of the memory cell hole 20. This means that the characteristics of the resistance change layer formed thereon are also different.
  • a high oxygen concentration variable resistance layer (first variable resistance layer 231) that determines the main characteristic of the variable resistance characteristic is disposed on the metal electrode layer 22. Therefore, the structure in which the metal film is not formed on the inner wall of the memory cell hole 20 has an advantage of suppressing and uniforming the characteristic variation of the resistance change element.
  • the second resistance thin film layer 232a that becomes the second resistance change layer 232 having a lower oxygen content than the first resistance thin film layer 231a on the first resistance thin film layer 231a. are stacked.
  • the second resistance thin film layer 232a is formed by the reactive sputtering method until the memory cell hole 20 is completely filled with the oxygen-deficient tantalum oxide.
  • the oxygen content is 50 to 65 atm%, and the resistivity is 2 to 50 m ⁇ cm.
  • the first resistance thin film layer 231a and the second resistance thin film layer 232a on the third interlayer insulating layer 19 are removed using a CMP process.
  • the resistance change layer 23 having a stacked structure of the first resistance change layer 231 and the second resistance change layer 232 connected to the metal electrode layer 22 can be embedded in the memory cell hole 20.
  • an etch back method may be used in addition to CMP.
  • a fourth interlayer insulating layer 26 is formed on the resistance change layer 23 and the third interlayer insulating layer 19 in the same manner as in the manufacturing method of the other embodiment of the present invention, and the fourth interlayer insulating layer 26 is formed.
  • the opening diameter of the upper part of memory cell hole 20 is smaller than the opening diameter of the bottom part.
  • the metal electrode layer 22 is deposited only on the bottom of the memory cell hole 20, or only on the bottom and the inner wall near the bottom, and the metal electrode layer (lower electrode) 22 and the upper wiring (upper electrode) 24 Short circuit is avoided.
  • the first resistance change layer 231 having a high oxygen concentration and the second resistance change layer 232 having a low oxygen concentration are formed on the metal electrode layer 22 in this order, and the resistance change characteristics can be caused stably. . Therefore, a variable resistance nonvolatile memory device having a structure suitable for miniaturization and large capacity in which the variable resistance element 25 is embedded in the memory cell hole 20 is realized.
  • FIG. 18A and 18B are views for explaining the configuration of a variable resistance nonvolatile memory device 500 according to the fifth embodiment of the present invention.
  • FIG. 18A is a cross-sectional view.
  • FIG. 18B is an enlarged cross-sectional view of a main part for illustrating the configuration of the resistance change element 25 and the diode element 33.
  • variable resistance nonvolatile memory device 500 of this embodiment is similar in basic configuration to the variable resistance nonvolatile memory device 100 of the first embodiment, but is connected in series with the variable resistance element 25.
  • the provision of the diode element 33 is different from the variable resistance nonvolatile memory device 100 according to the first embodiment.
  • a metal electrode layer 22, a resistance change layer 23, and an intermediate electrode layer 30 are sequentially stacked inside the memory cell hole 20 formed on each lower wiring 18, and the resistance change element 25. Is configured.
  • the same material as the metal electrode layer 22 of the first embodiment is used for the metal electrode layer 22.
  • the same material as that of the resistance change layer 23 of the first embodiment or the fourth embodiment is used.
  • the diode element 33 is an MSM diode (Metal-Semiconductor-Metal Diode: Metal-Semiconductor-Metal Diode).
  • the MSM diode has a characteristic capable of turning on and off a current in both directions (both positive voltage side and negative voltage side) and a characteristic capable of flowing a large current necessary for resistance change.
  • Various conductive materials can be used for the intermediate electrode layer 30 constituting the diode element 33.
  • the intermediate electrode layer 30 for example, TaN, TiN, or W is preferably used. This is because these materials function as the lower electrode of the diode element 33 but also satisfy the conditions required as an electrode material for the resistance change element. In addition, there is little deterioration of the diode characteristics when a large current is output.
  • a wiring groove 28 is formed in the fourth interlayer insulating layer 26 formed on the third interlayer insulating layer 19. Inside the wiring groove 28, the semiconductor layer 31, the upper electrode 32, and the upper layer wiring are formed. 24 are sequentially stacked and embedded.
  • the intermediate electrode layer 30, the semiconductor layer 31, and the upper electrode 32 constitute an MSM diode that is an example of the diode element 33.
  • an insulator layer in addition to the MSM diode composed of the three-layer structure of the semiconductor layer 31 and the intermediate electrode layer 30 and the upper electrode 32 sandwiching the semiconductor layer 31, an insulator layer, An MIM diode (metal-insulator-metal diode) composed of a three-layered structure with a pair of metal electrode layers sandwiching the insulator layer, a p-type semiconductor and an n-type semiconductor.
  • variable resistance nonvolatile memory device 500 the variable resistance element 25 and the diode element 33 are connected in series at the intersection where the lower layer wiring 18 (for example, bit line) and the upper layer wiring 24 (for example, word line) intersect three-dimensionally. Is formed. With this configuration, it is possible to reduce crosstalk during reading and writing of the resistance value of the resistance change layer 23.
  • FIG. 19 (a) to FIG. 19 (c), FIG. 20 (a) to FIG. 20 (c), and FIG. 21 (a) to FIG. A method for manufacturing the variable resistance nonvolatile memory device 500 according to the embodiment will be described.
  • 19 (a) to 19 (c), FIG. 20 (a) to FIG. 20 (c), and FIG. 21 (a) to FIG. For the sake of simplicity, only the structure above the second interlayer insulating layer 16 including the lower layer copper wiring 18 is shown.
  • “diode forming step (G)” will be described in detail, and description of other steps will be omitted. Therefore, in the following, as shown in FIG. 19A, the metal electrode layer 22 is connected using the manufacturing method described in the variable resistance nonvolatile memory device 100 according to the first embodiment of the invention.
  • a process after the resistance change layer 23 is buried in the memory cell hole 20 to be formed will be described.
  • FIG. 19B is a diagram showing a process of forming the recess 30b on the surface layer side of the resistance change layer 23 embedded in the memory cell hole 20, and FIG. 19C shows a diode in the recess.
  • FIG. 11 is a diagram showing a step of forming a metal thin film layer 30a that becomes the intermediate electrode layer 30 that functions as a lower electrode of the element 33.
  • over-polishing is performed when the resistance change layer 23 is embedded in the memory cell hole 20 by CMP to form the recess 30b.
  • CMP polishing rate between the resistance change layer 23 and the third interlayer insulating layer 19
  • a recess 30b is formed.
  • a part of the insulating film 19a near the opening may be removed.
  • an etch back method may be used as a method for removing a part of the resistance change layer 23 in this way.
  • a metal thin film layer 30a to be the intermediate electrode layer 30 is formed.
  • a film made of tantalum nitride (TaN), titanium nitride (TiN), or tungsten (W) can be formed by sputtering as the metal thin film layer 30a.
  • FIG. 20A is a view showing a process of removing the metal thin film layer 30a on the third interlayer insulating layer 19, and FIG. 20B is an intermediate electrode layer 30 in the upper layer portion of the memory cell hole 20.
  • FIG. 20C shows a step of forming the fourth interlayer insulating layer 26 on the substrate, and FIG. 20C embeds the diode element 33 connected to the intermediate electrode layer 30 in the fourth interlayer insulating layer 26. It is a figure which shows the process of forming the wiring groove
  • the metal thin film layer 30a on the third interlayer insulating layer 19 is removed using a CMP process, and an intermediate electrode layer 30 is embedded in the memory cell hole 20. Then, as shown in FIG.
  • a fourth interlayer insulating layer 26 is further formed on the intermediate electrode layer 30 and the third interlayer insulating layer 19 using CVD or the like.
  • the semiconductor layer 31 and the upper electrode 32, which are part of the diode element 33, and the upper copper wiring 24 are embedded in the fourth interlayer insulating layer 26.
  • a wiring groove 28 is formed.
  • the wiring groove 28 is formed in a stripe shape that three-dimensionally intersects with the lower layer copper wiring 18.
  • the semiconductor layer 31, the upper electrode 32, and the upper layer copper wiring 24 are formed in a stripe shape intersecting with the lower layer copper wiring 18.
  • the wiring trench 28 can be easily formed by a technique used in a general semiconductor process.
  • 21A and 21B show a semiconductor layer 31 and an upper electrode 32 that are part of the diode element 33 in the wiring groove 28 formed in the fourth interlayer insulating layer 26, and an upper layer. It is a figure which shows the process of embedding and forming the copper wiring.
  • a semiconductor thin film layer 31a to be the semiconductor layer 31 of the diode element 33 and a metal thin film layer 32a to be the upper electrode 32 are formed in the wiring groove 28 and on the fourth interlayer insulating layer 26. Are stacked. Then, a copper thin film layer 24 a to be the upper copper wiring 24 is formed.
  • nitrogen-deficient silicon nitride can be used as the material of the semiconductor layer 31, and tantalum nitride, titanium nitride, or tungsten can be used as the material of the upper electrode 32.
  • an MSM diode can be formed by the semiconductor layer 31 and the intermediate electrode layer 30 and the upper electrode 32 sandwiching the semiconductor layer 31.
  • the SiNy film having such semiconductor characteristics can be formed by reactive sputtering in a nitrogen gas atmosphere using a Si target, for example. Specifically, it may be fabricated by setting the chamber pressure to 0.1 Pa to 1 Pa and adjusting the N 2 flow rate with respect to the Ar flow rate at room temperature.
  • the same structure as the lower layer copper wiring 18 can be used for the upper layer copper wiring 24.
  • the semiconductor thin film layer 31a, the metal thin film layer 32a, and the copper thin film layer 24a on the fourth interlayer insulating layer 26 are removed by CMP, so that the wiring groove 28 is formed.
  • the semiconductor layer 31 of the diode element 33, the upper electrode 32, and the upper layer copper wiring 24 are embedded and formed.
  • the upper copper wiring 24 is electrically connected to the resistance change layer 23 via the upper electrode 32, the semiconductor layer 31, and the intermediate electrode layer 30.
  • the resistance change element 25 is constituted by the metal electrode layer 22, the resistance change layer 23 and the intermediate electrode layer 30, and the diode element 33 is constituted by the intermediate electrode layer 30, the semiconductor layer 31 and the upper electrode 32.
  • the variable resistance nonvolatile memory device 500 can be manufactured by the manufacturing method of the present embodiment.
  • the intermediate electrode layer 30 is formed on the resistance change layer 23 in the memory cell hole 20 in order to form a lower electrode optimum for the diode.
  • the semiconductor layer 31 may be formed directly on the variable resistance layer 23.
  • an MSM diode is used as the diode element 33.
  • the diode element 33 has a three-layer structure including an insulator layer and a metal electrode layer sandwiching the insulator layer from both sides.
  • the wiring has been described using the copper wiring that is embedded, a patterned aluminum wiring may be used.
  • the semiconductor thin film layer 31a, the metal thin film layer 32a, and the aluminum layer are sequentially formed and then patterned.
  • variable resistance nonvolatile memory device is based on the variable resistance nonvolatile memory device 500 of the fifth embodiment shown in FIG.
  • the wiring layer, the resistance change element, the diode element, and the upper layer wiring are formed as one structural unit, and this structural unit is further stacked on the basic structure. By stacking in this way, it is possible to realize an even larger capacity variable resistance nonvolatile memory device.
  • FIG. 22 is a cross-sectional view showing the configuration of the variable resistance nonvolatile memory device 600 according to this embodiment.
  • a variable resistance nonvolatile memory device 600 shown in FIG. 22 is configured by further stacking two layers of the above structural units on the basic structure. That is, the structural units of the resistance change element and the diode element are stacked in three stages.
  • the first stage components are the first and second stage components.
  • the third word is attached to the head of each name, and the components of each stage are described separately.
  • an interlayer insulating layer 41 is further formed on the first upper-layer wiring 24 and the fourth interlayer insulating layer 26, which are the first-stage components.
  • memory cell holes 202 are provided at positions corresponding to the first resistance change elements 25, and second resistance change elements 45 are embedded in the memory cell holes 202.
  • the second resistance change element 45 includes a second metal electrode layer 42, a second resistance change layer 43, and an intermediate electrode 44 that functions as an upper electrode of the second resistance change element 45 and a lower electrode of the second diode element 48.
  • An interlayer insulating layer 49 is formed on the intermediate electrode 44 and the interlayer insulating layer 41.
  • the interlayer insulating layer 49 is provided with a wiring groove for embedding and forming the second upper layer wiring 50.
  • the second semiconductor layer 46, the second upper electrode 47, and the second upper layer wiring 50 that are connected to the second intermediate electrode 44 and constitute the second diode element 48 are embedded. Is formed.
  • the second semiconductor layer 46, the second upper electrode 47, and the second upper layer wiring 50 are formed in a stripe shape that three-dimensionally intersects with the first upper layer wiring 24.
  • the second diode element 48 includes a second intermediate electrode 44, a second semiconductor layer 46, and a second upper electrode 47.
  • an interlayer insulating layer 52 is formed on the second upper layer wiring 50 and the interlayer insulating layer 49 in order to form the third-stage component.
  • a memory cell hole 203 is provided in the interlayer insulating layer 52 at a position corresponding to the first resistance change element 25 and the second resistance change element 45, and a third resistance change element 56 is embedded in the memory cell hole 203.
  • the third resistance change element 56 includes a third metal electrode layer 53, a third resistance change layer 54, and a third intermediate electrode 55.
  • An interlayer insulating layer 60 is formed on the third intermediate electrode 55 and the interlayer insulating layer 52.
  • a third semiconductor layer 57 of the third diode element 59 connected to the third intermediate electrode 55, a third upper electrode 58, and a third upper layer wiring 61 are embedded.
  • the third semiconductor layer 57, the third upper electrode 58, and the third upper layer wiring 61 are formed in a stripe shape that three-dimensionally intersects with the second upper layer wiring.
  • the third diode element 59 includes a third intermediate electrode 55, a third semiconductor layer 57, and a third upper electrode 58.
  • the upper layer wiring (the first upper layer wiring 24 and the second upper layer wiring 50) of the structural unit one layer below is the lower layer of the layer of the structural unit. Also serves as wiring (second lower layer wiring, third lower layer wiring).
  • the lower layer wiring 18 is connected to the source region 12 a of the active element 12 through the buried conductors 14 and 17 and the circuit wiring 15.
  • the first upper layer wiring 24 is connected to another active element (not shown) via a buried conductor (not shown) and a circuit wiring (not shown).
  • the second upper layer wiring 50 is connected to the source region 12 a of another active element 12 through the buried conductors 14, 17, 40 and 51 and the circuit wiring 15 as shown in FIG. 22.
  • the third upper layer wiring 61 is also connected to another active element (not shown) via a buried conductor (not shown) and a circuit wiring (not shown). Yes.
  • One of the first-level lower layer wiring 18 and the first upper-layer wiring 24 is a bit line and the other is a word line.
  • one of the first upper-layer wiring 24 and the second upper-layer wiring 50 is a bit line.
  • the line becomes the word line.
  • the bit line is also formed in the second stage, and the second upper layer wiring 50 forms a word line.
  • the third upper layer wiring 61 is designed to form a bit line.
  • the diode elements 33, 48, and 59 are individually provided for the variable resistance elements 25, 45, and 56 provided in the respective stages. Is provided. Thereby, writing and reading of the variable resistance elements 25, 45, and 56 provided in the respective stages can be performed stably and reliably.
  • variable resistance nonvolatile memory device 600 having two or more stages of variable resistance elements and diode elements having two or more stages is basically described in the variable resistance nonvolatile memory device 500 of the fifth embodiment. What is necessary is just to repeat the manufactured process.
  • variable resistance nonvolatile memory device and the manufacturing method thereof according to the present invention can be variously modified by combining them.
  • the variable resistance layer is divided into two layers having different oxygen contents as in the variable resistance nonvolatile memory device 400 of the fourth embodiment.
  • a laminated structure can also be used.
  • variable resistance nonvolatile memory device 300 of the third embodiment a diode element connected in series with the variable resistance element, like the variable resistance nonvolatile memory device 400 of the fourth embodiment.
  • a variable resistance element and a diode element may be used as one basic configuration to form a stacked structure. it can.
  • variable resistance nonvolatile memory device of the present invention has a cross-point structure that can be miniaturized and increased in capacity, and can form a memory cell structure that is difficult to realize by a conventional manufacturing method. It is useful in various electronic equipment fields using a storage device.

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Abstract

メモリセルホール内に埋め込み形成される抵抗変化素子の上部電極と電気的に導通しないように、確実にメモリセルホールの底部に下部電極となる金属電極を形成することができる、抵抗変化型不揮発性記憶装置の製造方法を提供する。複数の下層銅配線（１８）を形成する工程と、第３の層間絶縁層（１９）を形成する工程と、第３の層間絶縁層（１９）に、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホール（２０）を形成する工程と、複数のメモリセルホール（２０）の底部にスパッタリングにより金属電極層（２２）を形成する工程と、複数のメモリセルホール（２０）内に抵抗変化層（２３）を埋め込み形成する工程と、複数のメモリセルホール（２０）内に埋め込み形成された抵抗変化層（２３）のそれぞれに接続される複数の上層銅配線（２４）を形成する工程とを含む。

Description

抵抗変化型不揮発性記憶装置及びその製造方法
　本発明は、抵抗変化層を備えるクロスポイント型の抵抗変化型不揮発性記憶装置に関し、特に微細化に適した構造の抵抗変化型不揮発性記憶装置及びその製造方法に関する。
　近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性半導体記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた抵抗変化型不揮発性記憶装置（以下、ＲｅＲＡＭとも呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
　抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持し続けることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
　特許文献１では、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグを形成した構成が示されている。このメモリプラグは抵抗変化素子と金属－絶縁体－金属（ＭＩＭ）構造のダイオード素子から構成させている。抵抗変化素子は、下部電極層、複合金属酸化物、及び上部電極層の３層構成からなり、ダイオード素子は金属層、絶縁体層、及び金属層の３層構成から構成される。さらに抵抗変化素子とダイオード素子を接続する電極層を設けているため、メモリプラグは計７層の積層構造から成っている。
　また、特許文献２では、ビット線とワード線との間に抵抗構造体とダイオード構造体を有するクロスポイント型ＲｅＲＡＭが開示されている。
　特許文献３においても、ビット線とワード線との間に下部電極と可変抵抗体及び上部電極から構成される可変抵抗素子と、この可変抵抗素子に直列に接続した非線形素子から構成されるクロスポイント型ＲｅＲＡＭが開示されている。
米国特許第６７５３５６１号明細書 特開２００６－１４０４８９号公報 特開２００６－２０３０９８号公報
　上記特許文献１、特許文献２及び特許文献３等に記載のメモリセル構造は、ビット線とワード線との交点部分に抵抗変化素子とダイオード素子とを形成したものである。そのようなメモリセルを構成するためには、３層以上の積層構造が必要である。例えば、ビット線を抵抗変化素子の下部電極として共用し、ワード線をダイオード素子の上部電極として共用し、さらに抵抗変化素子の上部電極とダイオード素子の下部電極を共用して中間電極層とした場合、メモリセルは、抵抗変化素子を構成する抵抗変化層と、中間電極層と、ダイオード素子を構成するダイオード層（絶縁体層又は半導体層）とを具備する積層構造となる。
　そのようなメモリセルは、例えば、次のような製造方法に従って製造することができる。すなわち、図２３の（ａ）のように、あらかじめ加工されたビット線１上に、抵抗変化層２と、中間電極層３、及びダイオード層４をこの順に成膜して積層膜を形成した後に、図２３の（ｂ）のようにリソグラフィとドライエッチングを用いて当該積層膜をピラー形状に加工する。図２３の（ｂ）では、１つのピラーのみが示されているが、実用には、各メモリセルに対応する多数のピラーが互いに隣接して形成される。その後、図２３の（ｃ）に示すように、ピラー形状に加工された積層膜を層間絶縁層８によって埋め込み、最後に、層間絶縁層８上にダイオード層４に接続されるワード線５を形成する。
　ここで、ビット線１、抵抗変化層２及び中間電極層３から構成される積層体が、抵抗変化素子６として機能し、中間電極層３、ダイオード層４（ここでは、半導体層）及びワード線５から構成される積層体が、金属－半導体－金属（ＭＳＭ）ダイオード素子７として機能する。抵抗変化素子６とダイオード素子７とが１つのメモリセルを構成する。
　ところで、抵抗変化素子６とダイオード素子７との各厚さを変えずにメモリセルを微細化しようとすると、つまりメモリセルの各層の膜厚方向の設計ルールはそのままで横方向の寸法のみ微細化しようとすると、メモリセルのアスペクト比（メモリセルの高さ／メモリセルの幅）が高くなる。
　前述した方法に従って、ドライエッチングにて高アスペクト比のピラー形状のメモリセルを形成しようとすると、エッチング時にマスクパターン層が消耗するために、メモリセルがテーパー形状になりやすくなる。マスクパターン層を厚く設けることでマスクパターン層の耐久性を向上できるが、厚いマスクパターン層によって微細パターンの精度が損なわれるという別の問題が生じる。
　このように、ドライエッチングにより高アスペクト比のピラー形状のメモリセルを形成する方法は微細化に適さないため、そのような方法によって大容量の抵抗変化型不揮発性記憶装置を実現することは困難である。なお、本明細書において、抵抗変化型不揮発性記憶装置とは、複数の抵抗変化素子を備える不揮発性記憶装置をいう。
　また、配線や電極にしばしば用いられる材料である、例えば銅（Ｃｕ）は蒸気圧が低く、また例えば白金（Ｐｔ）やパラジウム（Ｐｄ）等の貴金属材料は蒸気圧及び反応性が共に低い。このような材料自体の性質もドライエッチングによる微細なパターン形成を困難にしている。
　そこで、微細化への有力なアプローチとして、層間絶縁層を先に形成し、その後に、その層間絶縁層にメモリセルホールを設け、層間絶縁層に設けたメモリセルホール内に抵抗変化素子やダイオード素子を形成する方法が考えられる。この方法では、メモリセルホール内に抵抗変化材料や電極材料、半導体材料を埋め込み形成することでメモリセルが形成される。このように抵抗変化素子がメモリセルホール内に埋め込み形成される抵抗変化型不揮発性記憶素子では、抵抗変化素子の上部電極と下部電極とが短絡しないように形成されることが必要となる。具体的には、メモリセルホールの微細化に伴い、抵抗変化素子の下部電極となる金属電極をメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに形成することが重要である。ところが、抵抗変化素子の上部電極と電気的に短絡しないように確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極を形成する製造方法は未だに確立されていない。
　そこで、本発明は、上記従来の課題を解決するためになされたものであり、抵抗変化素子の上部電極と電気的に導通しないように、確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極を形成することができる、抵抗変化型不揮発性記憶装置の製造方法、およびそのような製造方法に適した構造を有する抵抗変化型不揮発性記憶装置を提供することを目的とする。
　上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の製造方法の１つの態様は、基板上に複数の下層配線を形成する工程と、前記複数の下層配線上及び前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールの少なくとも底部にスパッタリングにより金属電極層を形成する工程と、前記金属電極層に接続されるように前記複数のメモリセルホール内に抵抗変化層を埋め込み形成する工程と、前記層間絶縁層上及び前記抵抗変化層上に、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線を形成する工程とを含む。
　上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の１つの態様は、基板と、前記基板上に形成された複数の下層配線と、前記複数の下層配線上及び前記基板上に形成された層間絶縁層であって、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホールが形成された層間絶縁層と、前記複数のメモリセルホールの底部に形成された金属電極層と、前記金属電極層に接続されるように前記複数のメモリセルホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層上及び前記抵抗変化層上に形成され、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線とを備える。
　本発明の製造方法及び抵抗変化型不揮発性記憶装置によれば、抵抗変化素子の上部電極と電気的に短絡しないように、確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極層が形成される。これにより、抵抗変化素子がメモリセルホール内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
図１の（ａ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の構成を説明する平面図であり、図１の（ｂ）は、図１の（ａ）の１Ａ－１Ａ線での抵抗変化型不揮発性記憶装置の断面を矢印方向に見た断面図である。 図２は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の抵抗変化素子の構成を示すための要部の断面図である。 図３の（ａ）～図３の（ｂ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、層間絶縁層中に埋め込み形成された下層配線上に層間絶縁層を形成する工程を示す図である。 図４の（ａ）～図４の（ｄ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、メモリセルホールの開口部近傍の内壁部がひさし形状を有するメモリセルホールを形成し、メモリセルホール内に金属電極を埋め込み形成する工程を示す図である。 図５の（ａ）～図５の（ｂ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、メモリセルホール内に抵抗変化層を埋め込み形成する工程を示す図である。 図６の（ａ）～図６の（ｃ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、抵抗変化層に接続される上層配線を形成する工程を示す図である。 図７は、本発明の第１の実施の形態における抵抗変化型不揮発性記憶装置の製造方法のうち金属電極層を形成する工程（Ｄ）後におけるメモリセルの断面の一例を示す図である。 図８は、本発明の第１の実施の形態における抵抗変化型不揮発性記憶装置の実施例１～１５および比較例１～９について得られた実験データを示す図である。 図９は、図８に示した実施例１～１５について、ホール開口径比ｒ／Ｒと内壁上の金属電極層の膜厚との関係をプロットしたグラフである。 図１０は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置の抵抗変化素子の構成を示すための要部の断面図である。 図１１の（ａ）～図１１の（ｄ）は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、メモリセルホールの開口部近傍の内壁部がひさし形状を有するメモリセルホールを形成し、メモリセルホール内に金属電極を埋め込み形成する工程を示す図である。 図１２の（ａ）は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の構成を説明する平面図であり、図１２の（ｂ）は、図１２の（ａ）の１Ａ－１Ａ線での抵抗変化型不揮発性記憶装置の断面を矢印方向に見た断面図である。 図１３は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の抵抗変化素子の構成を示すための要部の断面図である。 図１４の（ａ）～図１４の（ｃ）は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、層間絶縁層中に埋め込み形成された下層配線上に、層間絶縁層を形成する工程を示す図である。 図１５の（ａ）～図１５の（ｂ）は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、メモリセルホールの開口部近傍の内壁部がひさし形状を有するメモリセルホールを形成する工程を示す図である。 図１６は、本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置の抵抗変化素子の構成を示すための要部の断面図である。 図１７の（ａ）～図１７の（ｄ）は、本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、メモリセルホールの底部に金属電極層を形成した状態から、前記金属電極層の上部に酸素含有率の異なる２層積層構造から構成される抵抗変化層を埋め込み形成する工程を示す図である。 図１８の（ａ）は、本発明の第５の実施の形態に係る抵抗変化型不揮発性記憶装置の構成を説明する断面図である。図１８の（ｂ）は、本発明の第５の実施の形態に係る抵抗変化型不揮発性記憶装置の抵抗変化素子及びダイオード素子の構成を示すための要部の断面図である。 図１９の（ａ）～図１９の（ｃ）は、本発明の第５の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、メモリセルホールの開口部近傍の内壁部がひさし形状を有するメモリセルホールを形成し、そのメモリセルホールを抵抗変化層によって充填した状態から、メモリセルホール開口部近傍の抵抗変化層の上層部の一部を除去してリセスを形成したのち、メモリセルホール上層側に中間電極層となる電極薄膜層を前記リセス内に埋め込み形成する工程を示す図である。 図２０の（ａ）～図２０の（ｃ）は、本発明の第５の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、中間電極層を埋め込み形成し、中間電極層を含む層間絶縁層上にさらに層間絶縁層を形成し、その層間絶縁層中に中間電極層に接続されるダイオード素子及び上層配線を埋め込み形成するための配線溝を形成する工程を示す図である。 図２１の（ａ）、図２１の（ｂ）は、本発明の第５の実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法において、層間絶縁層中の配線溝に、ダイオード素子及び上層銅配線を埋め込み形成する工程を示す図である。 図２２は、本発明の第６の実施の形態に係る抵抗変化型不揮発性記憶装置の構成を説明する断面図である。 図２３の（ａ）～図２３の（ｃ）は、従来の抵抗変化素子の製造方法の主要な工程を示す図である。
　本発明の抵抗変化型不揮発性記憶装置の製造方法の１つの態様は、基板上に複数の下層配線を形成する工程と、前記複数の下層配線上及び前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールの少なくとも底部にスパッタリングにより金属電極層を形成する工程と、前記金属電極層に接続されるように前記複数のメモリセルホール内に抵抗変化層を埋め込み形成する工程と、前記層間絶縁層上及び前記抵抗変化層上に、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線を形成する工程とを含む。
　これにより、底部に金属電極層を形成するためのメモリセルホールは上部近傍の開口径が底部近傍の開口径よりも小さいので、金属電極層の形成では、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。よって、例えば、メモリセルホールの底部および底部近傍の内壁部のみに数ｎｍから数１０ｎｍの薄膜領域で金属電極層を形成することができる。これは、層間絶縁層に設けた直径１００ｎｍ以下の微細径のメモリセルホール内に抵抗変化素子（例えば、クロスポイント型ＲｅＲＡＭ）を製造する上で最も有利な手法の一つである。
　ここで、このような特徴的な構造のメモリセルホールの製造方法の一つとして、前記複数のメモリセルホールを形成する工程が、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径と同等か、もしくは底部近傍の開口径よりも大きい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの底部の径よりも、当該メモリセルホールの上部近傍の開口径が小さくなるように、当該メモリセルホールの上部内壁に絶縁膜を形成する工程とを含んでもよい。これにより、メモリセルホールの上部内壁に逆テーパー形状の絶縁膜を堆積することで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
　このとき、前記絶縁膜を形成する工程では、前記絶縁膜としてＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を堆積してもよい。
　また、上記のような特徴的な構造のメモリセルホールの製造方法の他の一つとして、前記層間絶縁層を形成する工程は、前記層間絶縁層として、前記下層配線上及び前記基板上の下層層間絶縁層と、当該下層層間絶縁層上の上層層間絶縁層とを形成する工程を含み、前記複数のメモリセルホールを形成する工程は、前記下層層間絶縁層および前記上層層間絶縁層に、前記下層配線の表面まで貫通する複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの前記上層層間絶縁層を貫通する部分の開口径が、前記下層層間絶縁層を貫通する部分の開口径よりも小さくなるように、ウエットエッチングにより、前記下層層間絶縁層を貫通する部分の径を、前記上層層間絶縁層を貫通する部分の径より広くする工程とを含む構成とすることができる。これにより、層間絶縁層を下層層間絶縁層と上層層間絶縁層を含む少なくとも２層構造にし、それらを貫通するメモリセルホールにおいて、下層層間絶縁層だけをエッチングで広げることで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
　ここで、前記抵抗変化層を埋め込み形成する工程は、前記金属電極層上に第１抵抗変化層を形成する工程と、前記第１抵抗変化層上に第２抵抗変化層を形成する工程とを含み、前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高くてもよい。
　なお、前記金属電極層を形成する工程では、前記底部とともに、前記メモリセルホールの底部近傍の内壁部に前記金属電極層が形成されるように、前記金属電極層を形成してもよい。金属電極層がメモリセルホールの底部と底部近傍の内壁部に形成されたとしても、上部内壁に形成されない限り、金属電極層と上層配線（上部電極）との短絡は回避されるからである。
　また、前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含むことが望ましい。
　これにより、金属電極層、抵抗変化層及び上層配線から構成される抵抗変化素子は良好な抵抗変化特性が得られる。
　さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を形成する工程を含み、前記複数の下層配線を形成する工程では、前記基板上に複数のストライプ形状の前記複数の下層配線を形成し、前記複数の上層配線を形成する工程では、前記ダイオード素子の上部電極と接続され、前記下層配線に立体交差する複数のストライプ形状の前記複数の上層配線を形成してもよい。
　これにより、抵抗変化素子とダイオード素子とが直列接続されて構成されたメモリセルを備える抵抗変化型不揮発性記憶装置が製造され、超集積化が可能なクロスポイント型の抵抗変化型不揮発性記憶装置を製造できる。
　また、前記下層配線上に、前記層間絶縁層を形成する工程から前記上層配線を形成する工程までを、さらに繰り返して形成し、前記抵抗変化層と前記ダイオード素子とから構成される記憶素子層をさらに積層することが可能である。
　この多層化によりさらなる大容量のクロスポイント型の抵抗変化型不揮発性記憶装置を製造できる。
　上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の１つの態様は、基板と、前記基板上に形成された複数の下層配線と、前記複数の下層配線上及び前記基板上に形成された層間絶縁層であって、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホールが形成された層間絶縁層と、前記複数のメモリセルホールの底部に形成された金属電極層と、前記金属電極層に接続されるように前記複数のメモリセルホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層上及び前記抵抗変化層上に形成され、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線とを備える。
　これにより、底部に金属電極層を形成するためのメモリセルホールは上部近傍の開口径が底部近傍の開口径よりも小さいので、金属電極層の形成では、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。よって、例えば、層間絶縁層に設けた直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
　ここで、このような特徴的な構造のメモリセルホールの構造の一つとして、前記複数のメモリセルホールの上部内壁には、当該メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるように、絶縁膜が形成されていてもよい。
　このとき、前記絶縁膜は、ＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種であるのが好ましい。
　これらにより、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを備え、直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
　また、上記のような特徴的な構造のメモリセルホールの構造の他の一つとして、前記層間絶縁層は、前記下層配線上及び前記基板上に形成された下層層間絶縁層と、前記下層層間絶縁層上に形成された上層層間絶縁層とを含み、前記メモリセルホールは、前記下層層間絶縁層および前記上層層間絶縁層を前記下層配線の表面まで貫通し、前記メモリセルホールのうち前記上層層間絶縁層を貫通する部分の開口径が前記下層層間絶縁層を貫通する部分の開口径よりも小さくてもよい。これにより、メモリセルホールの上部内壁に逆テーパー形状の絶縁膜を堆積することで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
　これもまた、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを備え、直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
　ここで、前記抵抗変化層は、前記金属電極層上に形成された第１抵抗変化層と、前記第１抵抗変化層上に形成された第２抵抗変化層とを含み、前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高くてもよい。
　また、前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含んでもよい。
　これにより、金属電極層、抵抗変化層及び上層配線から構成される抵抗変化素子は良好な抵抗変化特性が得られる。
　また、さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を備え、前記複数の下層配線は、前記基板上に複数のストライプ形状となるように形成され、前記複数の上層配線は、前記ダイオード素子の上部電極に接続され、前記下層配線に立体交差する複数のストライプ形状となるように形成されていてもよい。
　これにより、抵抗変化素子とダイオード素子とが直列接続されて構成されたメモリセルを備える抵抗変化型不揮発性記憶装置が構成され、超集積化が可能なクロスポイント型の抵抗変化型不揮発性記憶装置を実現できる。
　さらに、前記下層配線上に形成された、前記層間絶縁層、前記金属電極層、前記抵抗変化層、前記ダイオード素子および前記上層配線を１つの構成単位として、前記構成単位をさらに１層以上積層して備え、２層目以降の上層の前記構成単位の層においては、１層下の前記構成単位の層の前記上層配線が、当該構成単位の層の前記下層配線を兼ねていてもよい。
　この多層化により、さらなる大容量のクロスポイント型の抵抗変化型不揮発性記憶装置を実現できる。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや抵抗変化素子等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。つまり、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
　（第１の実施の形態）
　図１の（ａ）、図１の（ｂ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００の構成を説明する図であり、図１の（ａ）は平面図、図１の（ｂ）は図１の（ａ）に示す１Ａ－１Ａ線に沿う抵抗変化型不揮発性記憶装置１００の断面を矢印方向に見た断面図である。また、図２は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
　図１の（ａ）、図１の（ｂ）及び図２に示すように、本実施の形態の抵抗変化型不揮発性記憶装置１００は、基板１１と、基板１１上に形成された第２の層間絶縁層１６と、第２の層間絶縁層１６内に形成された複数の埋め込み導体１７及び複数の下層配線１８と、第２の層間絶縁層１６及び複数の下層配線１８上に形成され、複数のメモリセルホール２０を具備する第３の層間絶縁層１９と、複数のメモリセルホール２０内にそれぞれ形成された金属電極層２２と、金属電極層２２に接続されるようにメモリセルホール２０内に埋め込み形成された抵抗変化層２３と、第３の層間絶縁層１９上に形成された第４の層間絶縁層２６と、第４の層間絶縁層２６内でかつ第３の層間絶縁層１９上及び抵抗変化層２３上に形成され、複数の抵抗変化層２３のそれぞれに接続される上層配線２４とを備えている。
　メモリセルホール２０は、第３の層間絶縁層に下層配線１８の表面まで貫通して形成されている。ここで、第３の層間絶縁層１９は本発明に係る「層間絶縁層」の一例である。メモリセルホール２０は、メモリセルホール２０の上部近傍に新たな絶縁膜１９ａを備えており、これにより、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さい、ひさし形状構造を有する（図２参照）。また、これらのメモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍とに、スパッタリングによって金属電極層２２が形成されている。
　また、本実施の形態に係る抵抗変化型不揮発性記憶装置は、必ずしも、図１に示された全ての構成要素を備える必要はない。図２は、図１における主要部、つまり、本実施の形態に係る抵抗変化型不揮発性記憶装置の最低限の構成要素を示す図である。本図に示されるように、本実施の形態に係る抵抗変化型不揮発性記憶装置は、少なくとも、（１）基板１１（図示せず）と、（２）基板１１上に形成された複数の下層配線１８と、（３）それら複数の下層配線１８上及び基板１１上に形成された層間絶縁層であって、層間絶縁層に、下層配線１８の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホール２０が形成された、層間絶縁層（第３の層間絶縁層１９）と、（４）それら複数のメモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍とに形成された金属電極層２２と、（５）その金属電極層２２に接続されるように複数のメモリセルホール２０内に埋め込み形成された抵抗変化層２３と、（６）層間絶縁層（第３の層間絶縁層１９）上及び抵抗変化層２３上に形成され、それぞれ複数のメモリセルホール２０内に埋め込み形成された抵抗変化層２３のそれぞれに接続される複数の上層配線２４とを備える不揮発性記憶装置である。
　ここで、メモリセルホール２０の「上部近傍」とは、メモリセルホール２０の深さ方向における上半分の領域を意味し、より典型的には、メモリセルホール２０の最上端（開口部分）近傍を指す。また、メモリセルホール２０の「開口径」とは、メモリセルホール２０を基板の主面に平行な方向に切断して得られる断面（メモリセルホール２０の外形）が円形である場合にはその円形の直径であり、断面が矩形である場合には辺（最も短い辺）の長さである。また、メモリセルホール２０の「底部近傍（単に「底部近傍」）」とは、メモリセルホール２０の深さ方向における下半分を意味し、より典型的には、メモリセルホール２０の底面を指す。また、メモリセルホール２０の「内壁（部）の底部近傍」あるいは「底部近傍の内壁（部）」とは、メモリセルホール２０の内壁のうち、深さ方向における下半分を意味する。また、メモリセルホール２０の「内壁（部）」とは、メモリセルホール２０の底面を除く内側面を意味する。
　また、「上部近傍の開口径が底部近傍の開口径よりも小さくなる」とは、メモリセルホール２０の上部近傍が底部近傍よりも幅狭な構造になっていることを意味し、言い換えると、メモリセルホール２０の上部近傍に「ひさし（逆テーパー部）」が形成されていることを意味する。例えば、メモリセルホール２０の底部の開口径に対するメモリセルホール２０の最上端の開口径の比が、１未満であればよいが、好ましくは０．８２以下、さらに好ましくは０．７２以下である。これらの程度は、メモリセルホール２０の外形寸法・アスペクト比、ひさし（逆テーパー部）を構成する絶縁膜１９ａの材料・製法、底部に堆積させる金属電極層２２の材料・製法等に依存して適宜決定すればよい。要するに、メモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍にだけ、金属電極層２２が堆積されるように、「ひさし（逆テーパー部）」の大きさを適宜決定すればよい。これによって、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。
　本明細書における基板１１とは、半導体基板である。本実施の形態では、その一例として、図１の（ｂ）に示されるように、シリコン基板１１ａ上にトランジスタ等の能動素子１２を集積し、第１の層間絶縁層１３を設けた半導体回路基板を、基板１１として用いている。図１の（ｂ）では、能動素子１２として、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ及びゲート電極１２ｄから構成されるトランジスタを例示しているが、基板１１に設けられる能動素子１２は、このようなトランジスタに限られるものではなく、一般にＤＲＡＭ等のメモリ回路に必要な素子が含まれる。
　各下層配線１８は、ストライプ形状に形成されていて、当該ストライプ形状の幅方向に互いに間隔を置いて配置されている。埋め込み導体１７及び下層配線１８には種々の導電体を用いることができ、例えば、銅で構成されている。
　なお、図１の（ｂ）には、複数の抵抗変化素子２５が、第２の層間絶縁層１６内に形成された複数のストライプ形状の下層配線１８、及び、複数の埋め込み導体１７を介して、能動素子１２に接続された構造が示されているが、本実施の形態に係る抵抗変化型不揮発性記憶装置はこのような構造に限定されない。たとえば、１つのメモリセルが１つの抵抗変化素子（Ｒ）と１つの選択トランジスタ（Ｔ）（いわゆる１Ｔ１Ｒ型）で構成される場合、各抵抗変化素子の下部電極は対応するトランジスタと一対一に接続される。
　金属電極層２２は、金属元素から構成されていればよい。特に、抵抗変化特性を好適に発現させるためには、金属電極層２２は、Ｐｔ族金属の貴金属から構成されていていることが望ましい。なお、金属電極層２２は、２種類以上の金属の積層で構成されてもよいし、前記金属に他の金属がドープされたり、合金として形成されている構成でもよい。また、金属電極層２２に用いる材料が、抵抗変化層２３にマイグレーションしやすい電極材料とマイグレーションしにくい電極材料とを含む２種類以上の金属の合金である場合、抵抗変化現象を安定的に発現させることができる。また、金属電極層２２の抵抗変化層２３へのマイグレーションを抑制することにより、金属電極層２２及び抵抗変化層２３の界面形状を平坦に保つことができ、抵抗変化特性のばらつきを低減することができる。これは、金属電極層２２の電極材料が抵抗変化層２３にマイグレーションして界面形状が平坦でなくなると、金属電極層２２の突起部に電界が集中して抵抗変化特性に大きなばらつきが生じることがあるためである。
　抵抗変化型不揮発性記憶装置１００には、さらに、複数の上層配線２４が、第３の層間絶縁層１９上に、下層配線１８に対して立体交差する方向（例えば、平面的に見て直交する方向）にストライプ形状で形成されている。各上層配線２４は、ストライプ形状に形成されていて、当該ストライプ形状の幅方向に互いに間隔を置いて配置されている。上層配線２４には種々の導電体を用いることができ、例えば、銅で構成されている。
　立体交差する複数の上層配線２４と複数の下層配線１８の各交点には複数のメモリセルホール２０が形成されている。複数のメモリセルホール２０は、それぞれの下層配線１８の表面がメモリセルホール２０の底部に露出するように開口して形成されている。
　金属電極層２２はメモリセルホール２０の底部開口の下層配線１８上に形成されている。
　抵抗変化層２３は、金属電極層２２上に、各メモリセルホール２０を埋めるようにして形成されている。この抵抗変化層２３と、この抵抗変化層２３に接続される金属電極層２２と、上層配線２４とにより抵抗変化素子２５を構成している。抵抗変化層２３としては、酸素不足型の遷移金属酸化物膜もしくはペロブスカイト系酸化膜が用いられ得る。酸素不足型の遷移金属酸化物膜として、例えば、タンタル酸化膜（ＴａＯｘ）、ニッケル酸化膜（ＮｉＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、鉄酸化膜（ＦｅＯｘ）、バナジウム酸化膜（ＶＯｘ）、亜鉛酸化膜（ＺｎＯｘ）、ニオブ酸化膜（ＮｂＯｘ）、チタン酸化膜（ＴｉＯｘ）、タングステン酸化膜（ＷＯｘ）又はコバルト酸化膜（ＣｏＯｘ）又は銅酸化膜（ＣｕＯｘ）等が用いられ得る。ペロブスカイト系酸化膜として、例えば、ＰｒＣａＭｎＯ３、ＬａＣａＭｎＯ３又はＳｒＴｉＯ３等を用いることができる。
　これらのうち、酸素不足型タンタル酸化物（ＴａＯｘ）は、抵抗変化特性の安定性や作製の再現性等の面から好ましい。以下では抵抗変化層２３が酸素不足型タンタル酸化物（ＴａＯｘ）で構成される例を示す。ここで、酸素不足型とは、ＴａＯｘと記したときに、ＴａとＯの組成比に関して、化学量論組成よりも酸素量が少ない組成を意味している。化学量論組成のタンタル酸化物は、Ｔａ２Ｏ５であるので、酸素不足型のＴａＯｘにおけるｘの範囲は、０＜ｘ＜２．５となる。ＴａＯｘにおけるｘの範囲は、好ましくは０．８≦ｘ≦１．９である。
　なお、図１の（ａ）に示すように、上層配線２４は、抵抗変化素子２５がマトリクス状に形成された領域外まで延在されている。また、下層配線１８及び上層配線２４は、抵抗変化素子２５が形成されたマトリクス領域とは異なる領域において、能動素子１２にそれぞれ電気的に接続されている。すなわち、図１の（ｂ）においては、下層配線１８は、埋め込み導体１７、回路配線１５及び埋め込み導体１４を介して能動素子１２のソース領域１２ａに電気的に接続されている。なお、上層配線２４についても、埋め込み導体２７の（図１の（ａ）参照）を介して別の能動素子に接続されていてもよい（図１の（ｂ）には図示せず）。
　本実施の形態においては、第３の層間絶縁層１９及び第４の層間絶縁層２６としては、ＣＶＤによる酸化シリコン膜（ＳｉＯ２膜）、オゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤにより形成したＴＥＯＳ－ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化膜（ＳｉＯＣ膜）、あるいはシリコンフッ素酸化膜（ＳｉＯＦ膜）等を用いてもよい。
　また、第３の層間絶縁層１９は、メモリセルホール２０の形成を容易にするために、積層構造にしてもよい。例えば、第３の層間絶縁層１９が上層と下層を含む場合、下層側をドライエッチングに対してエッチング耐性を有する膜とし、上層側をそれ以外の絶縁性材料とすることができる。例えば、Ｃ４Ｆ８やＣ５Ｆ８などのフルオロカーボン系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜としては、ＣＶＤにより形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用いることができる。他方、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いることができる。
　抵抗変化素子２５を構成する抵抗変化層２３は、前述した酸素不足型遷移金属酸化物を用い、金属ターゲットを、酸素を含む雰囲気中でスパッタする反応性スパッタリング等で形成することができる。このような酸素不足型遷移金属酸化物材料は、ある閾値以上の電圧又は電流が印加されたときに特定の抵抗状態に遷移し、その抵抗状態は新たに別の閾値以上の電圧又は電流が印加されるまでは、その抵抗状態を維持し続ける。
　図３の（ａ）～図３の（ｂ）、図４の（ａ）～図４の（ｄ）、及び図５の（ａ）～図５の（ｂ）、図６の（ａ）～図６の（ｃ）を用いて本実施の形態の抵抗変化型不揮発性記憶装置１００の製造方法について説明する。また、本明細書では、工程（Ａ）、工程（Ｂ）、工程（Ｃ）、・・・のように、記号を付して説明することがあるが、これは説明の簡便化と明確化のために設けられたものであり、必ずしもそれぞれの工程順を示さない。これらの工程の一部を省略、入れ替え、もしくは並行して行う、または、公知の工程を挿入する等、適宜応用することができる。
　なお、図３の（ａ）～図３の（ｂ）、図４の（ａ）～図４の（ｄ）、及び図５の（ａ）～図５の（ｂ）、図６の（ａ）～図６の（ｃ）においては、図面の簡単化のために下層配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。また、以下では、下層配線１８及び上層配線２４が銅で構成されている一例について説明する。そのため、「下層配線１８」を「下層銅配線１８」と呼び、「上層配線２４」を「上層銅配線２４」と呼ぶことがあるが、これは説明の簡便のためであり、これに限定されるものではない。
　図３の（ａ）～図３の（ｂ）は、第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に第３の層間絶縁層１９を形成する工程を示す図である。
　初めに、図３の（ａ）に示されるように、下層銅配線１８が第２の層間絶縁層１６中に埋め込み形成される。これは以下のようにすれば形成できる。まず、第２の層間絶縁層１６に下層銅配線１８を埋め込むためのストライプ形状の配線溝を形成する。これについては、一般的な半導体プロセスで用いられているフォトリソグラフィ及び絶縁膜エッチング技術を用いれば容易に形成することができる。次に、配線溝を含む第２の層間絶縁層１６上に、スパッタリングやＣＶＤ、電解めっきを用いて銅などで構成される導体膜を堆積することにより、配線溝を導体膜で充填する。その後、例えばＣＭＰを行い、第２の層間絶縁層１６上の不要な導体膜を除去することで、図３の（ａ）に示すような形状の下層銅配線１８を埋め込み形成することができる。以上の工程が本発明の「複数の下層配線を形成する工程（Ａ）」の一例である。
　なお、下層銅配線１８は積層構造としても良い。例えば、下層銅配線１８は、銅層の下層側にバリアメタル層が形成され、銅層の上層側にトップキャップ層が形成されていてもよい。これにより、第２の層間絶縁層１６への銅の拡散を抑制できる。バリアメタル層やトップキャップ層には、一般的には、コバルト－タングステン－リン（ＣｏＷＰ）合金やチタン－タングステン窒化物（ＴｉＷＮ）、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）等が用いられる。なお、以下では説明を省略するが、下層銅配線１８に限らず、その他の銅配線（上層銅配線２４等）も、同様に、積層構造とすることができる。
　なお、図１の（ａ）に示したように、第２の層間絶縁層１６中には下層銅配線１８のほかにも埋め込み導体１７が埋め込み形成される。第２の層間絶縁層１６中の埋め込み導体１７と下層銅配線１８とは、デュアルダマシンプロセスを用いて同時に形成してもよく、またシングルダマシンプロセスを用いて別々に形成してもよい。
　また、第２の層間絶縁層１６については、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）等が用いられている。
　次に、図３の（ｂ）に示す工程では、下層銅配線１８と層間絶縁層１６を含む基板１１上に、例えばＣＶＤを用いてＴＥＯＳ－ＳｉＯ２から構成される第３の層間絶縁層１９を形成する。なお、第３の層間絶縁層１９としては、先述したように種々の材料を用いることができる。以上の工程が本発明の「層間絶縁層を形成する工程（Ｂ）」の一例である。この第３の層間絶縁層１９に当該発明の間口近傍の径が底部よりも小さいメモリセルホール２０を形成していく。
　図４の（ａ）及び図４の（ｂ）は、第３の層間絶縁層１９の所定の位置に、下層銅配線１８まで到達し、メモリセルホールの上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホール２０を形成する工程を示す図であり、図４の（ｃ）及び図４の（ｄ）は、メモリセルホール２０の底部にスパッタリングにより金属電極層２２を形成する工程を示す図である。
　図４の（ａ）に示されるように、第３の層間絶縁層１９に、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａは、下層銅配線１８の幅より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第１の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ１）」の一例である。
　次に、図４の（ｂ）に示す工程では、メモリセルホール２０ａ内及び第３の層間絶縁層１９上に絶縁膜１９ａを堆積する。絶縁膜１９ａの材料には、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を用いることができる。成膜方法はスパッタリングが望ましい。例えば、メモリセルホール２０ａの径が直径１００ｎｍ以下、アスペクト比が１以上である場合、成膜時の圧力を３０ｍＴｏｒｒ．以下とし、平均自由工程を５μｍ以上とすることが望ましい。このような条件で成膜すると、スパッタ元素がランダムな方向への進行性が高まるため、メモリセルホール２０ａの底部にはほぼ堆積されない。その結果、図４の（ｂ）の様な形状（メモリセルホール２０ａの上部内壁に逆テーパー部が形成された、ひさし形状構造）を得ることができる。また、スパッタ元素がプラズマと基板とのポテンシャル差で引き込まれるが、このエネルギーが高いと直進性が高まり、メモリセルホール２０ａの底部に堆積しやすくなってしまう。そのため、図４の（ｂ）の形状を得るためには、プラズマと基板の電位差を３０Ｖ以下にすることが望ましい。以上の工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第１の実施の形態に係る「絶縁膜を堆積するサブ工程（Ｃ２）」の一例である。なお、メモリセルホール２０ａの底部に膜が僅かに堆積した場合は、エッチングバックで除去することができる。
　また、上記サブ工程（Ｃ２）の別の手法として、スパッタターゲットと基板ウエハの中心をずらし、基板ウエハを回転させながら堆積する「斜めスパッタ」を用いて、絶縁膜１９ａを堆積することができる。この場合、ターゲットからスパッタされたスパッタ元素はメモリセルホール２０ａの底部にめがけて浸入するのではなく、メモリセルホール２０ａの内壁に向かって浸入するため、メモリセルホール２０ａ底部には堆積し難く、図４の（ｂ）に示す様な形状が得られる。
　次に、図４の（ｃ）に示す工程では、絶縁膜１９ａ上とメモリセルホール２０の底部に、それぞれスパッタリングにより金属電極層２９及び２２を成膜する。このときのスパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以上とし、ランダムな方向へのスパッタ元素の進行性を低下させ、スパッタ元素が浮遊した状態にする。この状態で、基板バイアスを印加させ、スパッタ元素をメモリセルホール２０ａの底部へ引き込むことでメモリセルホール２０ａの底部への堆積を実現する。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
　上記成膜条件であれば、ターゲットからスパッタされたスパッタ元素を１μｍ程度メモリセルホール内に引き込むことができる。さらに、図４の（ｂ）に示すように、メモリセルホール２０ａの底部近傍の開口径に対して、上部近傍の開口径が小さいため、メモリセルホール２０ａの内壁上の逆テーパー部に金属が堆積するのを抑制することができる。上記記載の様に、基板バイアスを印加したスパッタリング法によりメモリセルホール２０ａの底部近傍のみの成膜特性は向上するが、スパッタ元素の浸入方向ばらつきを完全にゼロに抑制することは物理的に困難である。そのため、逆テーパー形状の絶縁膜１９ａを形成しない場合、金属電極層２２をメモリセルホール２０ａの底部近傍のみに形成するためには、メモリセルホール２０ａの内壁上の金属を除去するプロセスが必要となる。しかし、微細メモリセルホール内の内壁部のみをエッチングで除去する製法は現実的に不可能である。したがって、逆テーパー構造のホール形状はメモリセルホール２０ａの底部近傍のみに金属を堆積する極めて有用な手法となる。
　金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
　次に、図４の（ｄ）に示す工程では、ＣＭＰプロセスにより、絶縁膜１９ａ上に堆積された金属電極層２９を除去する。この際、オーバー研磨をかけて、絶縁膜１９ａも同時に除去してもよい。以上の工程が本発明の「金属電極層を形成する工程（Ｄ）」の一例である。
　次に、図５の（ａ）に示す工程では、メモリセルホール２０内及び第３の層間絶縁層１９上に、抵抗変化層２３となる抵抗薄膜層２３ａを形成する。本実施の形態では、抵抗変化層２３として酸素不足型タンタル酸化物をスパッタリングにより形成している。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）等を用いてもよい。また、金属Ｔａ膜を形成した後、Ｔａ膜を熱酸化やプラズマ酸化処理してＴａＯｘを形成してもよい。
　メモリセルホール２０の底部の金属膜とメモリセルホール２０の内壁部の金属膜では配向性、応力などの膜特性が異なる。これは、その上に成膜された抵抗変化層の特性も異なることを意味する。したがって、メモリセルホール２０内壁上に金属膜が形成されない構造は、抵抗変化素子の特性ばらつきを抑制し均一化する利点がある。
　続いて、図５の（ｂ）に示す工程では、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の抵抗薄膜層２３ａを除去する。このようにして、金属電極層２２に接続されるようにメモリセルホール２０内に抵抗変化層２３を埋め込み形成する。なお、このように抵抗薄膜層２３ａを除去する方法としては、ＣＭＰの他に、エッチバックする方法でもよい。以上の工程が、本発明の「抵抗変化層を埋め込み形成する工程（Ｅ）」の一例である。
　図６の（ａ）は、抵抗変化層２３上及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成する工程を示す図であり、図６の（ｂ）及び図６の（ｃ）は、第３の層間絶縁層１９上に抵抗変化層２３に接続されるように上層銅配線２４を形成する工程を示す図である。
　図６の（ａ）～図６の（ｃ）に示す工程では、下層銅配線１８を形成した方法と同じようにして、抵抗変化層２３及び第３の層間絶縁層１９上の第４の層間絶縁層２６中に、抵抗変化層２３のそれぞれに接続されるように上層銅配線２４を形成する。この上層銅配線２４は第３の層間絶縁層１９上に、少なくともメモリセルホール２０の幅（あるいは、直径）より大きな形状で、かつ下層銅配線１８と立体交差するストライプ形状に形成する。本実施の形態では、上層銅配線２４として、下層銅配線１８と同様の材料を用いることができる。以上の工程が本発明の「複数の上層配線を形成する工程（Ｆ）」の一例である。
　なお、上層銅配線２４を形成するときに、所定のメモリセルホールに導体材料を充填するなどして、上層銅配線２４に接続される埋め込み導体２７（図１に示される）も同時に形成できる。上層銅配線２４は、埋め込み導体２７を介して図示しない能動素子に電気的に接続されていてもよい。このようにして、図１の（ａ）、図１の（ｂ）及び図２に示すような抵抗変化型不揮発性記憶装置１００を製造することができる。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置１００の製造方法によれば、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
　なお、本実施の形態では、絶縁膜１９ａはメモリセルホール２０の上部近傍の開口径を底部近傍の開口径よりも小さくするために作製されたが、絶縁膜１９ａを構成する材料として酸素バリア性を有する材料を選択することにより、抵抗変化素子２５の性能を向上させる役割も果たす。例えば、絶縁膜１９ａがＳｉＮ、Ｔａ２Ｏ５、またはＮｂ２Ｏ５等で形成されている場合には、絶縁膜１９ａは、層間絶縁層１９に含まれる酸素が抵抗変化層２３に拡散することを阻止する（酸素バリアとして機能する）。これにより、層間絶縁層１９から進入する酸素によって抵抗変化層２３の抵抗変化特性が変化することを抑制できる。また、このような絶縁膜１９ａを有する抵抗変化素子２５が複数形成された場合には、それらの複数の抵抗変化素子２５における特性のばらつきが抑制される。
　図７および図８は、本実施の形態における抵抗変化型不揮発性記憶装置１００の実施例１～１５および比較例１～９について説明する図である。図７は、本実施の形態における抵抗変化型不揮発性記憶装置１００の製造方法のうち、金属電極層を形成する工程（Ｄ）の後におけるメモリセルの断面図の一例である（図４の（ｄ）に相当）。以下では、図７に示されるように、メモリセルホール２０のうち、底部近傍の開口径を「ホール径Ｒ」と呼び、上部近傍の開口径を「ホール径ｒ」と呼び、ホール径Ｒに対するホール径ｒの比を「ホール開口径比ｒ／Ｒ」と呼ぶ。図８は、メモリセルホール２０のホール径Ｒと、メモリセルホール２０のホール開口径比ｒ／Ｒと、金属電極層を形成する工程（Ｄ）における基板バイアスとをそれぞれ変化させて金属電極層２２を形成したときの、メモリセルホール２０の内壁上に形成された金属電極層２２の膜厚を示す図である。
　本実施例１～１５および比較例１～９は、複数のメモリセルホールを形成する工程（Ｃ）において、メモリセルホール２０ａのアスペクト比を１．３とし、ホールの直径Ｒを１００ｎｍ、１２０ｎｍ、または１４０ｎｍとして形成されたものである。本実施例１～１５において、絶縁膜１９ａは、ＳｉＯ２を材料に用いて上述のように低圧スパッタによって形成した。プロセス条件は、成膜プロセス時の圧力を０．３Ｐａと低圧とした。他方、比較例１～９において、絶縁膜１９ａを形成しなかった。また、本実施例１～１５および比較例１～９は、金属電極層を形成する工程（Ｄ）において、Ｔｉを材料に用いて上述のスパッタによって形成されたものである。スパッタ条件は、圧力を１０Ｐａとし、基板バイアス印加のための高周波電源パワーを０Ｗ、２００Ｗ、または４００Ｗとした。
　図８において、グループＩ～ＩＸは、それぞれ、ホール径Ｒおよび基板バイアスが共通となる実施例および比較例からなるグループを表す。ホール径Ｒについては、グループＩ～ＩＩＩは直径１００ｎｍであり、グループＩＶ～ＶＩは直径１２０ｎｍであり、グループＶＩＩ～ＩＸは直径１４０ｎｍである。また、高周波電源パワー（基板バイアス）については、グループＩ、ＩＶおよびＶＩＩは４００Ｗであり、グループＩＩ、ＶおよびＶＩＩＩは２００Ｗであり、グループＩＩＩ、ＶＩおよびＩＸは基板バイアスなし（０Ｗ）である。
　図８に示されるように、グループＩ～ＩＸのいずれにおいても、ホール開口径比ｒ／Ｒが１から小さくなるにつれて、メモリセルホール２０の内壁上に堆積する金属電極層２２の膜厚が減少する傾向が見られた。これは、絶縁膜１９ａによって、メモリセルホール２０の内壁上の金属電極層２２の堆積が抑制されることを示している。したがって、ホール開口径比ｒ／Ｒが１未満であれば、少なくとも内壁上の金属電極層２２の堆積抑制効果が得られると推定される。
　また、図８のうち、実施例１３、１４および１５は、いずれもホールの直径Ｒが１４０ｎｍ、ホール開口径比ｒ／Ｒが０．８９であって、高周波電源パワーをそれぞれ４００Ｗ、２００Ｗ、０Ｗとしたものである。実施例１３、１４および１５を比較すると、高周波電源パワーが大きくなるにつれて、すなわち、基板バイアスが大きくなるにつれて、メモリセルホール２０の内壁上の金属電極層２２の膜厚が減少する傾向が見られた。これは、基板バイアスを大きくすることにより、スパッタ元素の直進性が高まり、メモリセルホール２０の内壁上の金属電極層２２の堆積が抑制されることを示している。
　図９は、図８に示した実施例１～１５について、横軸をホール開口径比ｒ／Ｒとし、縦軸を内壁上の金属電極層の膜厚としてプロットしたグラフである。図９に示されるように、ホール開口径比ｒ／Ｒは０．８２以下であることが好ましく、０．７２以下であることがより好ましい。また、図９に示されるように、ホール径Ｒが小さくなるにつれて、内壁上の金属電極層２２の堆積が効率的に抑制されることが分かる。特に、ホールの直径Ｒを１００ｎｍ以下とすると、内壁上の金属電極層２２の膜厚が０ｎｍとなることが分かる。
　以上、本実施の形態の実施例１～１５および比較例１～９を比較し、本実施の形態の効果について説明した。なお、本実施例１～１５は、本実施の形態の一例であり、これに限定されるものではない。本実施例１～１５で確認された効果は、上述の通り、メモリセルホール２０の形状、および金属電極層２２の形成条件に依存するものではあるが、メモリセルホール２０の形成方法には依存するものではない。したがって、例えば、後述の他の実施の形態においても、同様の傾向が見られると推定される。また、本実施例１～１５で確認された効果は、特定の電極材料に限定されるものではなく、例えば、貴金属元素を含む電極材料においても同様である。
　（第２の実施の形態）
　図１０は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
　本実施の形態の抵抗変化型不揮発性記憶装置２００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は同じであるが、絶縁膜１９ａ（例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、ＳｒＯｘ等）の上に堆積した金属電極層２９をＣＭＰ等で除去する際に、絶縁膜１９ａを残した構造としていることが第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。
　図１１の（ａ）～（ｄ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置２００の製造方法について説明する。第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に、第３の層間絶縁層１９を形成するまでの工程は、第１の実施の形態と同じであり、図３の（ａ）～図３の（ｂ）と同様であるため、説明は省略する。
　図１１の（ａ）及び図１１の（ｂ）は、第３の層間絶縁層１９の所定の位置に、下層銅配線１８まで到達し上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホール２０を形成する工程を示し、図１１の（ｃ）及び図１１の（ｄ）メモリセルホール２０の底部にスパッタリングにより金属電極層２２を形成する工程を示す。
　図１１の（ａ）に示されるように、第３の層間絶縁層１９に、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａ底部開口は、下層銅配線１８より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第２の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ１）」の一例である。
　次に、図１１の（ｂ）に示す工程では、メモリセルホール２０ａ内及び第３の層間絶縁層１９上に絶縁膜１９ａを堆積する。絶縁膜１９ａの材料には、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を用いることができる。成膜方法はスパッタリングが望ましい。メモリセルホール２０ａの直径が１００ｎｍ以下、アスペクト比が１以上である場合、成膜時の圧力は３０ｍＴｏｒｒ．以下とすることで、平均自由工程を５μｍ以上とすることが望ましい。このような条件で成膜すると、スパッタされた元素の、ランダムな方向への進行性が高まるため、メモリセルホール２０ａの底部にはほぼ堆積されない。その結果、図４の（ｂ）の様な形状（メモリセルホール２０ａの上部内壁に逆テーパー部が形成された、ひさし形状構造）を得ることができる。また、スパッタ元素がプラズマと基板とのポテンシャル差で引き込まれるが、このエネルギーが高いと直進性が高まり、メモリセルホール２０ａの底部に堆積しやすくなってしまう。そのため、図４の（ｂ）の形状を得るためには、プラズマと基板の電位差を３０Ｖ以下にすることが望ましい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第２の実施の形態に係る「絶縁膜を堆積するサブ工程（Ｃ２）」の一例である。なお、メモリセルホール２０ａの底部に膜が僅かに堆積した場合は、エッチバックで除去することができる。
　また、上記サブ工程（Ｃ２）の別の手法として、スパッタターゲットと基板ウエハの中心をずらし、基板ウエハを回転させながら堆積する「斜めスパッタ」を用いて、絶縁膜１９ａを堆積することができる。この場合、ターゲットからスパッタされたスパッタ元素はメモリセルホール２０ａの底部にめがけて浸入するのではなく、メモリセルホール２０ａの内壁に向かって浸入するため、メモリセルホール２０ａの底部には堆積し難く、図１１の（ｂ）の様な形状が得られる。
　次に、図１１の（ｃ）に示す工程では、絶縁膜１９ａ上及びメモリセルホール底部の下層配線１８上に、それぞれスパッタリングにより金属電極層２９及び２２を成膜する。このときのスパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以上とし、ランダムな方向へのスパッタ元素の進行性を低下させ、スパッタ元素が浮遊した状態にする。この状態で、基板バイアスを印加させ、スパッタ元素をメモリセルホール２０ａの底部へ引き込むことでメモリセルホール２０ａの底部への堆積を実現する。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
　金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
　次に、図１１の（ｄ）に示す工程では、ＣＭＰプロセスにより、絶縁膜１９ａ上に堆積された金属電極層２９を除去する。この際、研磨レートの大きい絶縁膜１９ａでエッチストップさせるプロセスとした場合、ＣＭＰによる面内膜厚ばらつきの制御も有利となる。以上の工程が、本発明の「金属電極層を形成する工程（Ｄ）」の一例である。
　なお、メモリセルホール２０内及び第３の層間絶縁層１９上に、抵抗変化層２３となる抵抗薄膜層２３ａを埋め込み形成する、「抵抗変化層を埋め込み形成する工程（Ｅ）」は、第１の実施の形態と同じであり、図５の（ａ）～図５の（ｂ）と同様であるため、説明は省略する。さらに、抵抗変化層２３及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成する工程、第３の層間絶縁層１９上に抵抗変化層２３に接続されるように上層銅配線２４を形成する「複数の上層配線を形成する工程（Ｆ）」は、第１の実施の形態と同じであり、図６の（ａ）～図６の（ｃ）と同様であるため、説明は省略する。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置２００の製造方法によれば、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
　（第３の実施の形態）
　図１２の（ａ）、図１２の（ｂ）は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置３００の構成を説明する図で、図１２の（ａ）は平面図、図１２の（ｂ）は図１２の（ａ）に示す１Ａ－１Ａ線に沿う抵抗変化型不揮発性記憶装置３００の断面を矢印方向に見た断面図を示す。また、図１３は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
　本実施の形態の抵抗変化型不揮発性記憶装置３００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は同じであるが、シリコン酸化膜から構成される第３の層間絶縁層１９上に、シリコン窒化膜から構成される第５の層間絶縁層１９ｂが堆積された積層構造となっている。別の表現にすると、第１の実施の形態における第３の層間絶縁層１９が、第３の実施の形態における第３の層間絶縁層１９と第５の層間絶縁層１９ｂとを合わせたものに相当する。これら積層した２層の絶縁層中に、下層配線１８の表面まで貫通したメモリセルホールを形成する。メモリセルホール２０のうち第２の層間絶縁層を貫通する部分の開口径が第１の層間絶縁層を貫通する部分の底部近傍の開口径よりも小さいことが、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。なお、本実施の形態における第３の層間絶縁層１９は本発明に係る「下層層間絶縁層」の一例であり、第５の層間絶縁層１９ｂは本発明に係る「上層層間絶縁層」の一例である。
　図１４の（ａ）～（ｃ）、および、図１５の（ａ）～（ｂ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置３００の製造方法について説明する。第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に、第３の層間絶縁層１９を形成するまでの工程は、第１の実施の形態と同じであり、図３の（ａ）～図３の（ｂ）と同様であるため、説明は省略する。
　なお、図１４の（ａ）～図１４の（ｃ）、図１５の（ａ）～図１５の（ｂ）においては、図面の簡単化のために下層銅配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。
　図１４の（ａ）～図１４の（ｃ）は、第３の層間絶縁層１９の上に、第５の層間絶縁層１９ｂ（ＳｉＮで形成された層間絶縁層）を堆積し、第５の層間絶縁層１９ｂの所定の位置に、下層銅配線１８まで貫通する複数のメモリセルホール２０ａを形成し、希フッ酸によるエッチングにより第５の層間絶縁層１９ｂの開口径よりも底部近傍の第３の層間絶縁層１９の開口径が大きいメモリセルホール２０ａにする工程を示す図である。
　図１４の（ａ）は、第３の層間絶縁層１９上に、第５の層間絶縁層１９ｂを堆積する。ＳｉＮ膜はスパッタリング、もしくは、ＣＶＤによって形成してもよい。このような第３の層間絶縁層１９と第５の層間絶縁層１９ｂとを形成する工程が本発明の「層間絶縁層を形成する工程（Ｂ）」の一例である。
　次に、図１４の（ｂ）に示す工程では、第５の層間絶縁層１９ｂに、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａは、下層銅配線１８より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第３の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ３）」の一例である。
　次に、図１４の（ｃ）に示す工程は、メモリセルホール２０ａのうち第５の層間絶縁層１９ｂを貫通する部分の開口径がメモリセルホール２０ａのうち第３の層間絶縁層１９を貫通する部分の開口径よりも小さくなるようにウエットエッチングによりメモリセルホールのうち第３の層間絶縁層１９を貫通する部分の径を広げる工程である。例えば、ウエットエッチングのエッチング薬液として希フッ酸を用いた場合、第５の層間絶縁層１９ｂはＳｉＮで構成されているためエッチングされないが、メモリセルホールの第３の層間絶縁層１９の部分はＳｉＯで構成されているため希フッ酸でエッチングされ、上記記載のメモリセル形状が得られる。以上のウエットエッチングの工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第３の実施の形態に係る「径を広げるサブ工程（Ｃ４）」の一例である。このプロセスは、ひさし形状の第５の層間絶縁層１９ｂを貫通するメモリセルホールの開口径に対する、第３の層間絶縁層１９の部分の径の縮小率の制御が比較的容易であるという特徴がある。一方、本発明の第１の実施の形態では、メモリセルホール２０の開口は既存技術をそのまま用い、逆テーパー形状は、絶縁膜１９ａのスパッタ条件のみで制御できるメリットがある。
　次に、図１５の（ａ）に示す工程では、第５の層間絶縁層１９ｂにスパッタリングにより金属電極層２２を成膜する。スパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以下とし、直進性を高めるため、基板バイアスを印加させることが望ましい。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
　金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
　メモリセルホール２０ａの底部に金属電極層２２を形成した後、抵抗変化層２３を埋め込み形成するまでの工程（「金属電極層を形成する工程（Ｄ）」及び「抵抗変化層を埋め込み形成する工程（Ｅ）」）は、第１の実施の形態と同じであり、図５の（ａ）～図５の（ｂ）と同様であるため、説明は省略する。
　さらに、抵抗変化層２３及びシリコン窒化膜から構成される第５の層間絶縁層１９ｂ上に第４の層間絶縁層２６を形成し、第５の層間絶縁層１９ｂ上に抵抗変化層２３に接続されるように上層銅配線２４を形成する「複数の上層配線を形成する工程（Ｆ）」も、第１の実施の形態と同じであり、図６の（ａ）～６の（ｃ）と同様であるため、説明は省略する。
　このようにして、図１２の（ａ）、図１２の（ｂ）及び図１３に示すような抵抗変化型不揮発性記憶装置３００を製造することができる。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置３００の製造方法によれば、メモリセルホール２０において、メモリセルホールの上部開口上の上層層間絶縁層の開口径がメモリセルホール２０の底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
　（第４の実施の形態）
　図１６は、本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置４００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。図１６に示される抵抗変化型不揮発性記憶装置４００は、抵抗変化層２３が第１抵抗変化層２３１と第２抵抗変化層２３２とから構成される積層構造である点で、第２の実施の形態の抵抗変化型不揮発性記憶装置２００と相違している。本実施の形態では、メモリセルホール内部に埋め込み形成される抵抗変化層２３が、金属電極層２２に接続されるように形成された第１抵抗変化層２３１と、第１抵抗変化層２３１上に形成された第２抵抗変化層２３２とで構成される積層構造である。第１抵抗変化層２３１及び第２抵抗変化層２３２は同種の金属酸化物であり、第１抵抗変化層２３１の酸素含有率は第２抵抗変化層２３２の酸素含有率より高い。なお、第１の実施の形態の抵抗変化型不揮発性記憶装置１００、または、第３の実施の形態の抵抗変化型不揮発性記憶装置３００においても、抵抗変化層２３を類似の構成に変形できる。
　抵抗変化動作は、抵抗変化層２３の電極近傍における酸化還元反応によって生じる。抵抗変化型不揮発性記憶装置４００では、金属電極層２２に接続される、酸素含有率の高い第１抵抗変化層２３１がメモリセルホール２０の底部側に配置され、その上部に酸素含有率の低い第２抵抗変化層２３２が配置されている。すなわち、抵抗変化層２３と金属電極層２２との界面近傍部分に、酸化還元に寄与できる酸素の含有率が高い第１抵抗変化層２３１が配置されている。そのため、第１抵抗変化層２３１と金属電極層２２との界面領域で確実に抵抗変化を起こさせることができる。その結果、抵抗変化層２３を抵抗変化（高抵抗化または低抵抗化）させるために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。また、酸素含有率の高い第１抵抗変化層２３１及び酸素含有率の低い第２抵抗変化層２３２形成時に、抵抗変化膜の抵抗変化特性を悪化させるフッ素ガスまたはフッ素プラズマに抵抗変化膜が曝されないため、抵抗変化層が劣化することがなくなる。なお、図１６において、第１抵抗変化層２３１はメモリセルホール２０の内壁にも形成されているが、少なくとも金属電極層２２と接する部分（メモリセルホール２０の底部）に形成されていればよい。
　次に、図１７の（ａ）～図１７の（ｄ）を用いて、本実施の形態の製造方法について説明する。なお、図１７の（ａ）～図１７の（ｄ）においては、図面の簡単化のために第２の層間絶縁層１６から上部の構成のみを示している。また、以下では、本実施の形態の製造方法のうち、「抵抗変化層を埋め込み形成する工程（Ｅ）」について詳細に説明する。その他の工程については、第１～第３の実施の形態の種々の工程と同様であるため、説明を省略する。したがって、以下では、図１７の（ａ）に示すように、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００で説明した製造方法を用いて、スパッタリングによって第３の層間絶縁層１９中のメモリセルホール２０の底部のみに金属電極層２２を形成した後の工程について説明する。
　初めに、図１７の（ｂ）に示すように、メモリセルホール２０内及び第３の層間絶縁層１９上に第１抵抗変化層２３１となる第１抵抗薄膜層２３１ａを形成する。本実施の形態においても、抵抗変化層には酸素不足型タンタル酸化物（ＴａＯｘ）を用いているので、第１抵抗薄膜層２３１ａの形成には、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いる。その酸素含有率は、６５～７５ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は３～１０ｎｍが好ましい。反応性スパッタを用いると、メモリセルホール２０の底部に比べて内壁部に形成される第１抵抗変化層の膜厚は小さいが、少なくともメモリセルホール２０の底部に形成されていればよい。ここでは、反応性スパッタを用いて高酸素濃度の第１抵抗変化層を形成する例を示したが、遷移金属薄膜層または低酸素濃度の抵抗薄膜層を形成したのち、膜全体をプラズマ酸化処理などで酸化して、高酸素濃度の遷移金属酸化物層を形成してもかまわない。スパッタ法では、化学量論組成以上に酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物のターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。
　また、第１抵抗変化層２３１をメモリセルホール２０内に形成するために、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）法を用いることもできる。特にＡＬＤ法を用いると、図１７の（ｂ）に示すように、メモリセルホール２０の内壁部にもコンフォーマルな第１抵抗変化層を形成することができる。
　また、別の形成方法として、タンタル金属薄膜を先に形成し、このタンタル薄膜層を酸素雰囲気中（４００～４５０℃）で酸化してタンタル酸化物から構成される第１抵抗変化層２３１を形成してもよい。このとき、タンタルは、完全に酸化するので、その酸素含有率は、Ｔａ２Ｏ５の化学量論組成に近い７１．４ａｔｍ％程度となる。なお、この工程では金属から金属酸化物に完全に酸化させるために、効率の良い熱酸化を用いることが好ましい。
　メモリセルホール２０の底部の金属膜とメモリセルホール２０の内壁部の金属膜では配向性、応力などの膜特性が異なる。これは、その上に成膜された抵抗変化層の特性も異なることを意味する。特に本実施の形態では、金属電極層２２上には抵抗変化特性の主要な特性を決定する高酸素濃度の抵抗変化層（第１抵抗変化層２３１）を配置している。従って、メモリセルホール２０の内壁上に金属膜が形成されない構造は、抵抗変化素子の特性ばらつきを抑制し均一化する利点がある。
　続いて、図１７の（ｃ）に示すように、第１抵抗薄膜層２３１ａ上に、第１抵抗薄膜層２３１ａよりも酸素含有率が低い第２抵抗変化層２３２となる第２抵抗薄膜層２３２ａを積層形成する。第２抵抗薄膜層２３２ａの形成も、第１抵抗薄膜層２３１ａと同様に、反応性スパッタ法によって酸素不足型タンタル酸化物を、メモリセルホール２０を完全に充填するまで形成する。その酸素含有率としては、５０～６５ａｔｍ％、その抵抗率は２～５０ｍΩｃｍである。
　次に、図１７の（ｄ）に示すように、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の第１抵抗薄膜層２３１ａ及び第２抵抗薄膜層２３２ａを除去する。以上の工程により、金属電極層２２に接続される第１抵抗変化層２３１、及び第２抵抗変化層２３２の積層構造から構成される抵抗変化層２３を、メモリセルホール２０内に埋め込み形成できる。なお、抵抗薄膜層を除去する方法としては、ＣＭＰの他に、エッチバックする方法でもよい。
　その後、本発明の他の実施の形態の製造方法と同様にして、抵抗変化層２３及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成し、第４の層間絶縁層２６中に抵抗変化層２３に接続されるように上層銅配線２４を形成することによって、本実施の形態の抵抗変化型不揮発性記憶装置４００を製造することができる。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置４００の製造方法によれば、メモリセルホール２０の上部の開口径が底部の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。さらに、高酸素濃度の第１抵抗変化層２３１、及び低酸素濃度の第２抵抗変化層２３２が、金属電極層２２上にこの順で形成され、抵抗変化特性を安定的に起こさせることができる。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
　（第５の実施の形態）
　図１８の（ａ）及び図１８の（ｂ）は、本発明の５の実施の形態に係る抵抗変化型不揮発性記憶装置５００の構成を説明する図であり、図１８の（ａ）は断面図であり、図１８の（ｂ）は抵抗変化素子２５とダイオード素子３３の構成を示すための要部を拡大した断面図である。
　本実施の形態の抵抗変化型不揮発性記憶装置５００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は類似しているが、抵抗変化素子２５と直列に接続されるダイオード素子３３を備えることが第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。
　具体的には、それぞれの下層配線１８上に形成されたメモリセルホール２０の内部に、金属電極層２２、抵抗変化層２３、及び中間電極層３０が順に積層されて形成され、抵抗変化素子２５を構成している。
　金属電極層２２には、第１の実施の形態の金属電極層２２と同じ材料が用いられる。抵抗変化層２３には、第１の実施の形態または第４の実施の形態の抵抗変化層２３と同じ材料が用いられる。
　ダイオード素子３３は、ここでは、ＭＳＭダイオード（金属－半導体－金属　ダイオード：Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ　Ｄｉｏｄｅ）である。ＭＳＭダイオードは、双方向（正電圧側と負電圧側の両方）で電流をオン及びオフできる特性と、抵抗変化時に必要な大電流を流すことができる特性を有している。ダイオード素子３３を構成する中間電極層３０には、種々の導電材料を用いることができる。中間電極層３０には、例えば、ＴａＮ、ＴｉＮ、又はＷを用いることが好ましい。これらの材料は、ダイオード素子３３の下部電極として機能するが、抵抗変化素子用の電極材料として必要とされる条件をも満たすからである。また、大電流出力時のダイオード特性の劣化が少ない。
　そして、第３の層間絶縁層１９上に形成された第４の層間絶縁層２６に配線溝２８が形成されており、この配線溝２８の内部に、半導体層３１、上部電極３２、及び上層配線２４が順に積層されて埋め込み形成されている。そして、中間電極層３０、半導体層３１、及び上部電極３２がダイオード素子３３の一例であるＭＳＭダイオードを構成している。
　ダイオード素子３３としては、このように半導体層３１とこの半導体層３１を挟む中間電極層３０及び上部電極３２との３層の積層構造から構成されるＭＳＭダイオードの他にも、絶縁体層と、この絶縁体層を挟む一対の金属電極体層との３層の積層構造から構成されるＭＩＭダイオード（金属－絶縁体－金属　ダイオード；Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ　Ｄｉｏｄｅ）、ｐ型半導体とｎ型半導体との２層の積層構造から構成されるｐｎ接合ダイオード、又は半導体層と金属電極体層との２層の積層構造から構成されるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、抵抗変化素子２５の抵抗変化特性に応じて用いることができる。
　抵抗変化型不揮発性記憶装置５００において、下層配線１８（例えばビット線）と上層配線２４（例えばワード線）とが立体交差した交差部に、抵抗変化素子２５及びダイオード素子３３が直列に接続されて形成されている。この構成により、抵抗変化層２３の抵抗値の読み取りや書き込み時のクロストークを低減することができる。
　次に、図１９の（ａ）～図１９の（ｃ）、図２０の（ａ）～図２０の（ｃ）、及び図２１の（ａ）～図２１の（ｂ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置５００の製造方法について説明する。なお、図１９の（ａ）～図１９の（ｃ）、図２０の（ａ）～図２０の（ｃ）、及び図２１の（ａ）～図２１の（ｂ）においては、図面の簡単化のために、下層銅配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。以下では、本実施の形態の製造方法のうち、「ダイオードを形成する工程（Ｇ）」について詳細に説明し、その他の工程については、説明を省略する。したがって、以下では、図１９の（ａ）に示すように、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００で説明した製造方法を用いて、金属電極層２２に接続されるメモリセルホール２０中に抵抗変化層２３を埋め込み形成した後の工程について説明する。
　図１９の（ｂ）は、メモリセルホール２０中に埋め込み形成された抵抗変化層２３の表層側に凹部３０ｂを形成する工程を示す図であり、図１９の（ｃ）は、その凹部にダイオード素子３３の下部電極として機能する中間電極層３０になる金属薄膜層３０ａを成膜する工程を示す図である。
　初めに、図１９の（ｂ）に示すように、ＣＭＰによってメモリセルホール２０中に抵抗変化層２３を埋め込み形成する際にオーバポリッシュを行い、凹部３０ｂを形成する。具体的には、抵抗変化層２３と第３の層間絶縁層１９の研磨レートの違いを利用して、メモリセルホール２０中の抵抗変化層２３の表層側の一部のみを除去することで、凹部３０ｂを形成する。この時、図示はしていないが、絶縁膜１９ａの開口部近傍の一部が除去されることがある。なお、このように抵抗変化層２３の一部を除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。
　図１９の（ｃ）に示す工程では、メモリセルホール２０の凹部３０ｂ内及び第３の層間絶縁層１９上に、抵抗変化素子２５の上部電極として機能し、かつダイオード素子３３の下部電極として機能する中間電極層３０となる金属薄膜層３０ａを形成する。本実施の形態においては、金属薄膜層３０ａとして窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、又はタングステン（Ｗ）から構成される膜をスパッタリングにより形成できる。
　図２０の（ａ）は、第３の層間絶縁層１９上の金属薄膜層３０ａを除去する工程を示す図であり、図２０の（ｂ）は、メモリセルホール２０上層部の中間電極層３０の上に第４の層間絶縁層２６を形成する工程を示す図であり、図２０の（ｃ）は、第４の層間絶縁層２６中に中間電極層３０と接続されるダイオード素子３３を埋め込み形成するための配線溝２８を形成する工程を示す図である。
　図２０の（ａ）に示すように、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の金属薄膜層３０ａを除去して、メモリセルホール２０中に中間電極層３０を埋め込み形成する。
　次に、図２０の（ｂ）に示すように、中間電極層３０及び第３の層間絶縁層１９上に、さらにＣＶＤなどを用いて第４の層間絶縁層２６を形成する。
　次に、図２０の（ｃ）に示す工程では、第４の層間絶縁層２６に、ダイオード素子３３の一部となる半導体層３１及び上部電極３２、並びに上層銅配線２４を埋め込み形成するための配線溝２８を形成する。本実施の形態では、配線溝２８を下層銅配線１８と立体交差するストライプ形状に形成している。これにより、後に示す工程において、半導体層３１、上部電極３２、及び上層銅配線２４が、下層銅配線１８と交差するストライプ形状に形成される。また、配線溝２８の形成には、一般的な半導体プロセスで用いられている技術により容易に形成することができる。
　図２１の（ａ）及び図２１の（ｂ）は、第４の層間絶縁層２６中に形成された配線溝２８中にダイオード素子３３の一部となる半導体層３１及び上部電極３２、並びに上層銅配線２４を埋め込み形成する工程を示す図である。
　図２１の（ａ）に示す工程では、配線溝２８内及び第４の層間絶縁層２６上にダイオード素子３３の半導体層３１となる半導体薄膜層３１ａと、上部電極３２となる金属薄膜層３２ａとを積層形成する。そして、さらに上層銅配線２４となる銅薄膜層２４ａを形成する。
　また、本実施の形態では、半導体層３１の材料として窒素不足型シリコン窒化物（ＳｉＮｙ）、上部電極３２の材料として窒化タンタル、窒化チタン、又はタングステンを用いることができる。これにより、半導体層３１と、それを挟む中間電極層３０及び上部電極３２とによりＭＳＭダイオードを形成することができる。なお、このような半導体特性を有するＳｉＮｙ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。具体的には、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ流量に対するＮ２流量を調整して作製すればよい。
　半導体特性を有するＳｉＮｙ（ｙ＝０．３）を上記の条件で、かつ１０ｎｍの厚みで作製した場合には、２．０Ｖの電圧印加で５×１０４Ａ／ｃｍ２の電流密度が得られ、１．０Ｖの電圧印加では１×１０３Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５０となり、抵抗変化型不揮発性記憶装置のダイオード素子として充分使用可能であることが分かる。
　また、上層銅配線２４には下層銅配線１８と同じ構成を用いることができる。
　次に、図２１の（ｂ）に示す工程では、第４の層間絶縁層２６上の半導体薄膜層３１ａと金属薄膜層３２ａ及び銅薄膜層２４ａをＣＭＰにより除去することで、配線溝２８中にダイオード素子３３の半導体層３１と上部電極３２、及び上層銅配線２４を埋め込み形成する。上層銅配線２４は、上部電極３２、半導体層３１、及び中間電極層３０を介して、抵抗変化層２３と電気的に接続される。
　以上の工程により、金属電極層２２、抵抗変化層２３及び中間電極層３０により抵抗変化素子２５が構成され、中間電極層３０、半導体層３１及び上部電極３２によりダイオード素子３３が構成される。これにより、本実施の形態の製造方法による抵抗変化型不揮発性記憶装置５００を作製することができる。
　なお、本実施の形態では、ダイオードに最適な下部電極を形成するため、中間電極層３０をメモリセルホール２０内の抵抗変化層２３の上部に形成する事例を示したが、抵抗変化層２３の材料と半導体層３１の材料との組み合わせによっては、抵抗変化層２３の上部に直接半導体層３１を形成してもよい。
　また、本実施の形態では、ダイオード素子３３としてＭＳＭダイオードを用いたが、他にも、絶縁体層と、絶縁体層を両側から挟む金属電極体層との３層の積層構造から構成されるＭＩＭダイオードや、ｐ型半導体層とｎ型半導体層との２層の積層構造から構成されるｐｎ接合ダイオード、半導体層と金属電極体層との２層の積層構造から構成されるショットキーダイオードを形成してもよい。
　さらに、配線は埋め込み形成される銅配線を用いて説明したが、パターン形成されるアルミニウム配線を用いてもよい。その時、上層配線形成においては、半導体薄膜層３１ａ、金属薄膜層３２ａ、及びアルミニウム層は順に成膜された後、パターン形成される。
　（第６の実施の形態）
　本発明の第６の実施の形態に係る抵抗変化型不揮発性記憶装置は、図１８の（ａ）に示す第５の実施の形態の抵抗変化型不揮発性記憶装置５００を基本構成としており、下層配線層、抵抗変化素子、ダイオード素子、及び上層配線を１つの構成単位として、この構成単位をこの基本構成の上にさらに１層以上積層して構成される。このように積層することにより、さらに大容量の抵抗変化型不揮発性記憶装置を実現することができる。
　図２２は、本実施の形態に係る抵抗変化型不揮発性記憶装置６００の構成を示す断面図である。以下、本実施の形態の抵抗変化型不揮発性記憶装置６００の構成を説明する。図２２に示す抵抗変化型不揮発性記憶装置６００は、基本構成の上に上記の構成単位をさらに２層積層されて構成されている。すなわち、抵抗変化素子とダイオード素子の構成単位は、３段積層されている。以下では、第１段目、第２段目及び第３段目のそれぞれの構成を理解しやすくするために、第１段目の構成要素については第１、第２段目の構成要素については第２、第３段目の構成要素については第３なる文言をそれぞれの名称の頭部に付して、それぞれの段の構成要素を互いに区別して表記する。
　第２段目の構成要素の形成のために、第１段目の構成要素である第１上層配線２４上及び第４の層間絶縁層２６上に、さらに層間絶縁層４１が形成されている。この層間絶縁層４１には、第１抵抗変化素子２５に対応する位置にそれぞれメモリセルホール２０２が設けられ、このメモリセルホール２０２中に第２抵抗変化素子４５が埋め込み形成されている。第２抵抗変化素子４５は、第２金属電極層４２と、第２抵抗変化層４３と、第２抵抗変化素子４５の上部電極かつ第２ダイオード素子４８の下部電極として機能する中間電極４４とを備える。そして、中間電極４４上及び層間絶縁層４１上に第２上層配線５０を埋め込み形成するための配線溝が設けられた層間絶縁層４９が形成されている。その層間絶縁層４９内の配線溝中に、第２中間電極４４に接続され第２ダイオード素子４８を構成する第２半導体層４６と、第２上部電極４７と、第２上層配線５０とが埋め込み形成されている。第２半導体層４６、第２上部電極４７、及び第２上層配線５０は、第１上層配線２４に立体交差するストライプ形状に形成されている。第２ダイオード素子４８は、第２中間電極４４と、第２半導体層４６と、第２上部電極４７とから構成される。
　次に、第３段目の構成要素の形成のために、第２上層配線５０上及び層間絶縁層４９上に層間絶縁層５２が形成されている。その層間絶縁層５２中に第１抵抗変化素子２５および第２抵抗変化素子４５に対応する位置にメモリセルホール２０３が設けられ、このメモリセルホール２０３中に第３抵抗変化素子５６が埋め込み形成されている。第３抵抗変化素子５６は、第３金属電極層５３、第３抵抗変化層５４、および第３中間電極５５を備える。そして、第３中間電極５５上及び層間絶縁層５２上に層間絶縁層６０が形成されている。この層間絶縁層６０中に、第３中間電極５５に接続される第３ダイオード素子５９の第３半導体層５７と、第３上部電極５８と、第３上層配線６１とが埋め込み形成されている。第３半導体層５７、第３上部電極５８、及び第３上層配線６１は、第２上層配線に立体交差するストライプ形状に形成されている。第３ダイオード素子５９は、第３中間電極５５と、第３半導体層５７と、第３上部電極５８とから構成される。
　また、２層目以降の上層の構成単位の層においては、１層下の上記構成単位の層の上層配線（第１上層配線２４、第２上層配線５０）が、当該構成単位の層の下層配線（第２下層配線、第３下層配線）を兼ねている。
　下層配線１８は、埋め込み導体１４及び１７と回路配線１５を介して能動素子１２のソース領域１２ａに接続されている。また、第１上層配線２４についても同様に、埋め込み導体（図示せず）と回路配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層配線５０は、図２２に示すように埋め込み導体１４、１７、４０及び５１と回路配線１５を介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層配線６１についても、第１上層配線２４と同様に埋め込み導体（図示せず）と回路配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
　第１段目の下層配線１８と第１上層配線２４は、いずれか一方がビット線、他方がワード線となり、また、第１上層配線２４と第２上層配線５０は、同様にいずれか一方がビット線、他方がワード線となる。ただし、第１段目において、第１上層配線２４がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層配線５０はワード線を構成するように設計されている。さらに、第２上層配線５０がワード線を構成する場合には、第３上層配線６１はビット線を構成するように設計されている。
　以上のように、本実施の形態の抵抗変化型不揮発性記憶装置６００の場合には、それぞれの段に設けた抵抗変化素子２５、４５及び５６に対して個別にそれぞれダイオード素子３３、４８、５９が設けられている。これにより、それぞれの段に設けられている抵抗変化素子２５、４５及び５６の書き込みと読み出しを安定に、かつ確実に行うことができる。
　このような２段以上の多段構成の抵抗変化素子とダイオード素子を有する抵抗変化型不揮発性記憶装置６００の製造工程は、基本的には第５の形態の抵抗変化型不揮発性記憶装置５００において説明した製造工程を繰り返せばよい。
　以上、第１から第６の実施の形態について説明したが、本発明に係る抵抗変化型不揮発性記憶装置及びその製造方法として、これらの組み合わせによる種々の変更も可能である。例えば、第１の実施の形態の抵抗変化型不揮発性記憶装置１００においても、第４の実施の形態の抵抗変化型不揮発性記憶装置４００のように、抵抗変化層を酸素含有率の異なる２層積層構造にすることもできる。
　また、第３の実施の形態の抵抗変化型不揮発性記憶装置３００においても、第４の実施の形態の抵抗変化型不揮発性記憶装置４００のように、抵抗変化素子と直列に接続されるダイオード素子を備える構造にすることもできるし、さらに、第６の実施の形態の抵抗変化型不揮発性記憶装置６００のように、抵抗変化素子とダイオード素子を一つの基本構成として、積層構造にすることもできる。
　本発明の抵抗変化型不揮発性記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を備え、また、従来の製造方法では実現困難なメモリセル構造を形成することができるため、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
　１　ビット線
　２　抵抗変化層
　３　中間電極層
　４　ダイオード層
　５　ワード線
　６　抵抗変化素子
　７　ダイオード素子
　８　層間絶縁層
　１１　基板
　１１ａ　シリコン基板
　１２　能動素子
　１２ａ　ソース領域
　１２ｂ　ドレイン領域
　１２ｃ　ゲート絶縁膜
　１２ｄ　ゲート電極
　１３　第１の層間絶縁層
　１４、１７、２７、４０、５１　埋め込み導体
　１５　回路配線
　１６　第２の層間絶縁層
　１８　下層配線（下層銅配線）
　１９　第３の層間絶縁層
　１９ａ　メモリセルホールを形成した第３の層間絶縁層上に堆積した絶縁膜
　１９ｂ　第５の層間絶縁層（ＳｉＮ層間絶縁層）
　２０、２０ａ、２０２、２０３　メモリセルホール
　２２、２９　金属電極層
　２３　抵抗変化層
　２４　上層配線（第１上層配線、上層銅配線）
　２４ａ　銅薄膜層
　２５　抵抗変化素子（第１抵抗変化素子）
　２６　第４の層間絶縁層
　３０　中間電極層
　３０ａ　金属薄膜層
　３０ｂ　凹部
　３１　半導体層
　３１ａ　半導体薄膜層
　３２　上部電極
　３２ａ　金属薄膜層
　３３　ダイオード素子（第１ダイオード素子）
　４１　層間絶縁層
　４２　第２金属電極層
　４３　第２抵抗変化層
　４４　中間電極
　４５　第２抵抗変化素子
　４６　第２半導体層
　４７　第２上部電極
　４８　第２ダイオード素子
　４９　層間絶縁層
　５０　第２上層配線
　５２　層間絶縁層
　５３　第３金属電極層
　５４　第３抵抗変化層
　５５　第３中間電極
　５６　第３抵抗変化素子
　５７　第３半導体層
　５８　第３上部電極
　５９　第３ダイオード素子
　６０　層間絶縁層
　６１　第３上層配線
　１００、２００、３００、４００、５００　抵抗変化型不揮発性記憶装置
　２３１　第１抵抗変化層
　２３１ａ　第１抵抗薄膜層
　２３２　第２抵抗変化層
　２３２ａ　第２抵抗薄膜層

Claims (16)

  1. 　基板上に複数の下層配線を形成する工程と、
    　前記複数の下層配線上及び前記基板上に層間絶縁層を形成する工程と、
    　前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを形成する工程と、
    　前記複数のメモリセルホールの少なくとも底部にスパッタリングにより金属電極層を形成する工程と、
    　前記金属電極層に接続されるように前記複数のメモリセルホール内に抵抗変化層を埋め込み形成する工程と、
    　前記層間絶縁層上及び前記抵抗変化層上に、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線を形成する工程と
    　を含む抵抗変化型不揮発性記憶装置の製造方法。
  2. 　前記複数のメモリセルホールを形成する工程は、
    　前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径と同等か、もしくは底部近傍の開口径よりも大きい複数のメモリセルホールを形成する工程と、
    　前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの底部の径よりも、当該メモリセルホールの上部近傍の開口径が小さくなるように、当該メモリセルホールの上部内壁に絶縁膜を形成する工程と、を含む
    　請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
  3. 　前記絶縁膜を形成する工程は、前記絶縁膜としてＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を堆積する
    　請求項２に記載の抵抗変化型不揮発性記憶装置の製造方法。
  4. 　前記層間絶縁層を形成する工程は、前記層間絶縁層として、前記下層配線上及び前記基板上の下層層間絶縁層と、当該下層層間絶縁層上の上層層間絶縁層とを形成する工程を含み、
    　前記複数のメモリセルホールを形成する工程は、
    　前記下層層間絶縁層および前記上層層間絶縁層に、前記下層配線の表面まで貫通する複数のメモリセルホールを形成する工程と、
    　前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの前記上層層間絶縁層を貫通する部分の開口径が、前記下層層間絶縁層を貫通する部分の開口径よりも小さくなるように、ウエットエッチングにより、前記下層層間絶縁層を貫通する部分の径を、前記上層層間絶縁層を貫通する部分の径より広くする工程と、を含む
    　請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。
  5. 　前記抵抗変化層を埋め込み形成する工程は、前記金属電極層上に第１抵抗変化層を形成する工程と、前記第１抵抗変化層上に第２抵抗変化層を形成する工程と、を含み、
    　前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、
    　前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高い
    　請求項１から４のいずれか１項に記載の抵抗変化型不揮発性記憶装置の製造方法。
  6. 　前記金属電極層を形成する工程では、前記底部とともに、前記メモリセルホールの底部近傍の内壁部に前記金属電極層が形成されるように、前記金属電極層を形成する
    　請求項１から５のいずれか１項に記載の抵抗変化型不揮発性記憶装置の製造方法。
  7. 　前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含む
    　請求項１から６のいずれか１項に記載の抵抗変化型不揮発性記憶装置の製造方法。
  8. 　さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を形成する工程を含み、
    　前記複数の下層配線を形成する工程では、前記基板上に複数のストライプ形状の前記複数の下層配線を形成し、
    　前記複数の上層配線を形成する工程では、前記ダイオード素子の上部電極と接続され、前記下層配線に立体交差する複数のストライプ形状の前記複数の上層配線を形成する
    　請求項１から７のいずれか１項に記載の抵抗変化型不揮発性記憶装置の製造方法。
  9. 　基板と、
    　前記基板上に形成された複数の下層配線と、
    　前記複数の下層配線上及び前記基板上に形成された層間絶縁層であって、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホールが形成された層間絶縁層と、
    　前記複数のメモリセルホールの底部に形成された金属電極層と、
    　前記金属電極層に接続されるように前記複数のメモリセルホール内に埋め込み形成された抵抗変化層と、
    　前記層間絶縁層上及び前記抵抗変化層上に形成され、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線と
    　を備える抵抗変化型不揮発性記憶装置。
  10. 　前記複数のメモリセルホールの上部内壁には、当該メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるように、絶縁膜が形成されている
    　請求項９に記載の抵抗変化型不揮発性記憶装置。
  11. 　前記絶縁膜は、ＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種である
    　請求項１０に記載の抵抗変化型不揮発性記憶装置。
  12. 　前記層間絶縁層は、前記下層配線上及び前記基板上に形成された下層層間絶縁層と、前記下層層間絶縁層上に形成された上層層間絶縁層とを含み、
    　前記メモリセルホールは、前記下層層間絶縁層および前記上層層間絶縁層を前記下層配線の表面まで貫通し、
    　前記メモリセルホールのうち前記上層層間絶縁層を貫通する部分の開口径が前記下層層間絶縁層を貫通する部分の開口径よりも小さい
    　請求項９に記載の抵抗変化型不揮発性記憶装置。
  13. 　前記抵抗変化層は、前記金属電極層上に形成された第１抵抗変化層と、前記第１抵抗変化層上に形成された第２抵抗変化層とを含み、
    　前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、
    　前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高い
    　請求項９から１２のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  14. 　前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含む
    　請求項９から１３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  15. 　さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を備え、
    　前記複数の下層配線は、前記基板上に複数のストライプ形状となるように形成され、
    　前記複数の上層配線は、前記ダイオード素子の上部電極に接続され、前記下層配線に立体交差する複数のストライプ形状となるように形成されている
    　請求項９から１４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  16. 　前記下層配線上に形成された、前記層間絶縁層、前記金属電極層、前記抵抗変化層、前記ダイオード素子および前記上層配線を１つの構成単位として、前記構成単位をさらに１層以上積層して備え、
    　２層目以降の上層の前記構成単位の層においては、１層下の前記構成単位の層の前記上層配線が、当該構成単位の層の前記下層配線を兼ねている
    　請求項１５に記載の抵抗変化型不揮発性記憶装置。
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