JP2016513373A - メモリセル構造 - Google Patents
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Abstract
本開示はメモリセル構造及び同を形成する方法を含む。１つの係る方法は、メモリセルを形成することを含み、第１の電極と第２の電極の間に形成された選択デバイスを含む選択デバイススタックを第１の方向で形成することと、ビアを形成するために選択デバイスの上に複数の犠牲材料ラインを第２の方向で形成することと、ビアの内部でプログラム可能材料スタックを形成することと、複数の犠牲材料ラインを除去し、選択デバイススタックの一部を介してエッチングして選択デバイスを隔離することとを含む。【選択図】図２Ｄ
Description
本開示は、概して半導体メモリデバイス及び方法に関し、さらに詳細にはメモリセル構造及び同を形成するための方法に関する。
メモリデバイスは、通常、コンピュータ又は他の電子システムにおいて内部の半導体の集積回路として提供される。数ある中でも、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ），同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、スピントルクトランスファランダムアクセスメモリ（ＳＴＴＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ、磁気ランダムアクセスメモリとも呼ばれる）、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）を含む多くの異なるタイプのメモリがある。
いくつかのタイプのメモリデバイスは不揮発性メモリであることがあり、高メモリ密度、高信頼性、及び低電力消費量を必要とする広範囲の電子的な用途に使用できる。不揮発性メモリは、数ある中でも、パーソナルコンピュータ、携帯用メモリスティック、ソリッドステートドライブ（ＳＳＤ）、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、セルラー電話、スマートホン、タブレット、例えばＭＰ３プレーヤ等のポータブルミュージックプレーヤ、ムービープレーヤ、及び他の電子機器で使用され得る。基本入出力システム（ＢＩＯＳ）等のプログラムコード及びシステムデータは、通常、不揮発性メモリデバイスに記憶されている。
例えば、ＲＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、ＳＴＴＲＡＭ、及びＣＢＲＡＭ等の多くのメモリデバイスは、例えば二端子クロスポイントアーキテクチャ内で編成されるメモリセルのアレイを含むことがある。二端子クロスポイントアーキテクチャ内のメモリセルのアレイは、メモリセル材料間に平面を有する電極を含むことがある。例えば、ＲＲＡＭ及び／又はＣＢＲＡＭ等のフィラメント型のメモリデバイスの場合、電極の平面はメモリセル材料全体で実質的に均一な電場を提供するため、電極の平面間のメモリセルのアクティブ領域の場所は可変となることがある。
本開示は、メモリセル構造及び構造を形成する方法を含む。１つ又は複数の実施形態では、メモリセルを形成することは、第１の電極と第２の電極との間に形成された選択デバイスを含んだ選択デバイススタックを第１の方向で形成することと、ビアを形成するために選択デバイススタックの上に複数の犠牲材料ラインを第２の方向で形成することと、ビア内部でプログラム可能材料スタックを形成することと、複数の犠牲材料ラインを除去し、選択デバイススタックの一部を介してエッチングして選択デバイスを隔離することとを含む。
１つ又は複数の実施形態では、メモリセルは、第１の電極と、第１の電極上の選択デバイスと、第２の電極とを含んだ第１のスタック構造、及び第２の電極上のプログラム可能材料と、プログラム可能材料上の第３の電極とを含んだ第２のスタック構造を含み、第２のスタック構造はダマシン構造である。
以下の本開示の詳細な説明では、本明細書の一部を形成し、本開示のいくつかの実施形態がどのようにして実施され得るのかが実例として示される添付図面が参照される。これらの実施形態は、当業者が本開示の実施形態を実践できるほど十分に詳しく説明され、他の実施形態が活用されてよいこと、並びに過程の変更、電気的な変更、及び／又は構造上の変更が本開示の範囲から逸脱することなく加えられてよいことが理解されるべきである。
本明細書に使用されるように、「いくつかの」何かは、１つ又は複数の係るものを指すことがある。例えば、いくつかのメモリデバイスは１つ又は複数のメモリデバイスを指すことがある。さらに、本明細書で使用される指示子「Ｎ」及び「Ｍ」は、特に図面中の参照番号に関して、そのように示されたいくつかの特定の特徴が、本開示のいくつかの実施形態とともに含まれることがあることを示す。
本明細書の図は、最初の１つ又は複数の数字が図面の図番号に相当し、残りの数字が図面中の要素又は構成要素を識別する番号付け慣例に従う。異なる図の間の類似した要素又は構成要素は、類似した数字を使用することによって識別されてよい。例えば、２０８は図２では要素「０８」を参照してよく、類似する要素は図３では３０８として参照されてよい。理解されるように、本明細書の多様な実施形態に示される要素は、本開示のいくつかの追加の実施形態を提供するために追加できる、交換できる、及び／又は排除できる。さらに、理解されるように、図中に提供される要素の割合及び相対的な尺度は、本開示の実施形態を示すことを目的とし、制限的な意味として解釈されるべきではない。
図１は、メモリセルのアレイ１００の一部を示すブロック図である。図１に示される例では、アレイ１００は、本明細書ではワードラインと呼ばれることがある、例えばアクセスライン等の第１の数の導電線１３０−０、１３０−１、．．．、１３０−Ｎ、及び本明細書ではビットラインと呼ばれることがある、例えばデジットライン等の第２の数の導電線１２０−０、１２０−１、．．．、１２０−Ｍを含んだクロスポイントアレイである。示されているように、ワードライン１３０−０、１３０−１、．．．、１３０−Ｎは実質的に互いに平行であり、互いに対して実質的に平行であるビットライン１２０−０、１２０−１、．．．、１２０−Ｍに実質的に直交しているが、実施形態はこのように制限されていない。
アレイ１００のメモリセルは、図２Ａから図２Ｄ及び図３Ａから図３Ｂに関連して説明されるメモリセル等のメモリセルであることがある。この例では、メモリセルは、ワードライン１３０−０、１３０−１、．．．、１３０−Ｎとビットライン１２０−０、１２０−１、．．．、１２０−Ｍの交点のそれぞれに位置し、メモリセルは、例えば特定のワードライン１３０−０、１３０−１、．．．、１３０−Ｎ及びビットライン１２０−０、１２０−１、．．．、１２０−Ｍをメモリセルのための電極として備えた二端子構造で機能できる。
メモリセルは、他のタイプメモリセルの中でも、例えばＲＲＡＭセル、ＣＢＲＡＭセル、ＰＣＲＡＭセル、及び／又はＳＴＴＲＡＭセル等の抵抗変化メモリセルであることがある。記憶素子１２５は、記憶素子材料及び／又はアクセスデバイス等の選択デバイスを含むことがある。記憶素子１２５の記憶素子材料部分は、例えば異なるデータ状態にプログラム可能な部分等のメモリセルのプログラム可能部分を含むことがある。選択デバイスは、数ある中でもダイオード又は非オーム性デバイス（ＮＯＤ）であることがある。例えば、抵抗変化メモリセルでは、記憶素子は、例えば印加されたプログラミング電圧及び／又は電流のパルスに応えて特定のデータ状態に対応する特定のレベルにプログラム可能である抵抗を有するメモリセルの部分を含むことがある。記憶素子は、集合的に記憶素子の抵抗変化記憶素子材料部分を含む１つ又は複数の材料を含むことがある。例えば、材料は、例えばソース、層等の金属イオン源層、酸素ゲッタリング、及びソリッドステート電解質、カルコゲニド、遷移金属酸化物材料等のアクティブスイッチング層、又は例えば遷移金属、アルカリ土類金属及び／又は希土類金属等の２つ以上の金属との混合原子価酸化物の内の少なくとも１つを含んでよい。実施形態は、メモリセルの記憶素子１２５と関連付けられた１つ又は複数の特定の抵抗変化材料に制限されない。例えば、抵抗変化材料は、多様なドープ物質又は非ドープ物質から形成されたカルコゲニドであることがある。記憶素子を形成するために使用できる抵抗変化材料の他の例は、数ある中でも二成分金属酸化物、巨大磁気抵抗材料、及び／又は多様な高分子ベースの抵抗変化材料を含む。
動作中、アレイ１００のメモリセルは、例えば書込み電圧等の電圧を、選択されたワードライン１３０−０、１３０−１、．．．、１３０−Ｎ、及びビットライン１２０−０、１２０−１、．．．、１２０−Ｍを介してメモリセル全体で印加することによってプログラムできる。メモリセル全体での電圧パルスの幅及び／又は規模は、例えば記憶素子の抵抗レベルを調整することによってメモリセルを特定のデータ状態にプログラムするために、例えば変えることができる等調整できる。
例えば、読取り等の検出動作は、それぞれのセルが結合される選択されたワードライン１３０−０、１３０−１、．．．、１３０−Ｎに印加された特定の電圧に応えて、例えばそれぞれのメモリセルに対応するビットライン１２０−０、１２０−１、．．．、１２０−Ｍ上で検出電流によってメモリセルのデータ状態を決定するために使用できる。また、検出動作は、選択されたセルのデータ状態を検出するために特定の電圧で未選択のワードライン及びビットラインにバイアスをかけることを含むこともある。
本開示に係るメモリセル及びアレイは、例えば、三次元（３Ｄ）クロスポイントメモリアレイアーキテクチャ等のクロスポイントメモリアレイアーキテクチャで構成できる。本開示に係るメモリセル及びアレイは、例えば、プラズマドライエッチング過程等の特定のエッチング過程と互換性がない材料を含むことがある。例えば、ダマシン過程を活用することによって、メモリセルは、メモリセルに損傷を生じさせることがあるメモリセルのエッチングを必要とせずにクロスポイントメモリアレイアーキテクチャ内部で形成できる。
図２Ａから図２Ｄは、本開示の１つ又は複数の実施形態に係るメモリセルのアレイの一部を示す。図２Ａから図２Ｄのメモリセルのアレイの部分は、図１に示されるアレイ１００等のアレイの一部であることがある。
図２Ａは、本開示の１つ又は複数の実施形態に係るメモリセルのアレイの一部を示す。図２Ａに示されるように、基板材料２０１を形成することができる。基板材料２０１は、他の基板材料の中でも、例えばシリコン等の半導体材料であることがある。ワードライン材料２３０は、基板材料２０２の上に形成することができ、電極材料２０４は、例えばワードライン材料２３０の上に形成できる。ワードライン材料は、他の導電材料の中でも、タングステン等の導電材料であることがある。電極材料２０４は、他の導電材料の中でも、炭素及び／又はタングステン等の導電材料であることがある。電極材料２０４は、例えば、図１に示されるワードライン１３０−０から１３０−Ｎ等のアクセスライン、又はビットライン１２０−０から１２０−Ｍ等のデータライン等の導電線等の下部電極であることがある。電極材料２０４は第１の方向で形成できる。
１つ又は複数の実施形態では、選択デバイス２０７は、電極材料２０４の上に形成される。選択デバイス２０７は、例えば非オーム性の非線形選択デバイスであることがあり、選択デバイス２０７は対称的又は非対称的であることがある。選択デバイス２０７は、例えばアクセスライン方向等の電極材料２０４と同じ方向で形成できる。
１つ又は複数の実施形態では、電極材料２０８は、スタック構造を形成するために選択デバイス２０７の上に形成できる。電極材料２０８は、例えば炭素及び／又はタングステン等の導電材料であることがある。電極材料２０８は、例えば、図１に示されるワードライン１３０−０から１３０−Ｎ等のアクセスライン、又はビットライン１２０−０から１２０−Ｍ等のデータライン等の導電線等の下部電極であることがある。電極材料２０８は、アクセスライン方向等の電極材料２０４及び選択デバイス２０７と同じ方向で形成できる。
電極材料２０４、選択デバイス２０７、及び電極材料２０８を含んだスタック構造は、数ある中でも金属‐半導体‐金属（ＭＳＭ）構成、金属‐絶縁体‐金属（ＭＩＭ）構成、及び／又は導体‐半導体‐導体（ＣＳＣ）構成を含むことがある。例えば、電極材料２０４は金属材料であることがあり、選択デバイス２０７は半導体材料であることがあり、電極材料２０８は金属であることがある。一部の実施形態では、選択デバイス２０７は複数の半導体材料及び／又は絶縁体材料のスタック構造を含んでよく、したがってスタック全体は、金属‐絶縁体‐絶縁体‐金属（ＭＩＩＭ）、金属‐半導体‐半導体‐金属（ＭＳＳＭ）、金属‐絶縁体‐半導体‐金属（ＭＩＳＭ）、金属‐半導体‐絶縁体‐金属（ＭＳＩＭ）、金属‐絶縁体‐半導体‐絶縁体‐金属（ＭＩＳＩＭ）、金属‐半導体‐絶縁体‐半導体‐金属（ＭＳＩＳＭ）、金属‐絶縁体‐絶縁体‐絶縁体‐金属（ＭＩＩＩＭ）、及び金属‐半導体‐半導体‐半導体‐金属（ＭＳＳＳＭ）の内の１つの構成を有する。このスタック構造は、いくつかの実施形態では、アクセスライン方向等の第１の方向で形成された選択デバイススタック構造であることがある。
いくつかの実施形態では、スタック構造はマスキングすることができ、スタック構造のいくつかの部分は、基板２０１までエッチングされ、アクセスライン方向でスタック構造の部分を隔離することができる。誘電材料２０２は、例えばアクセスライン方向等の電極材料２０４、選択デバイス２０７、及び電極材料２０８と同じ方向でスタック構造の隔離された部分の間の開口部に形成できる。誘電材料２０２は、他の誘電材料の中でも、窒化ケイ素（Ｓｉ３Ｎ４）又は酸化ケイ素（ＳｉＯｘ）等の誘電酸化物又は誘電窒化物であることがある。
いくつかの実施形態では、誘電材料２０２及び電極材料２０８を平坦化し、誘電材料２０２及び電極材料２０８の平面を形成できる。誘電材料２０２は、例えば誘電材料２０２の充填及び研磨によって隔離できる。
図２Ｂは、図２Ａに示される段階に続く段階に示されるメモリセルのアレイの一部を示す。１つ又は複数の実施形態では、例えば犠牲ライン又は犠牲材料ライン等の犠牲材料２１８を第２の方向で電極材料２０８及び／又は誘電材料２０２の上に形成できる。犠牲材料２１８は、例えばトレンチ等のビアを作成して、例えばセル材料等のプログラム可能材料を収容するために形成できる。
犠牲材料２１８は、作成されたビア内のプログラム可能材料に対し選択的に除去できる犠牲材料を含むことがある。例えば、犠牲材料２１８は、他の材料の中でも炭素を含むことがある。
犠牲材料２１８は、電極材料２０４及び２０８並びに選択デバイス２０７が形成される方向に実質的に直交する方向で形成できる。実質的に直交は、例えばある程度は直交、又は少し直交ではないが、閾値の範囲内でありうる。例えば、実質的に直交方向は、平行よりも直交により近い方向を含むことがある。例えば、犠牲材料２１８は、直交ではないが平行よりも直交に近い方向で形成されてよい。
図２Ｂでは、電極材料２０４及び２０８並びに選択デバイス２０７が形成される方向に実質的に直交する方向で形成されるとして示されているが、犠牲材料２１８はいくつかの実施形態では非直交方向で形成できる。例えば、犠牲材料は、電極材料及び選択デバイスが形成される方向に対して、実質的に６０度（例えば、６０度を少し超えるか、６０度に少し満たないが、閾値の範囲内）の角度で形成でき、例えば立方パターン上で増加した密度を有することがある六方稠密構造を有するクロスポイントアレイを生じさせる。
図２Ｃは、図２Ｂに示される段階に続く段階に示されるメモリセルのアレイの一部を示す。１つ又は複数の実施形態では、プログラム可能材料２１６は、例えば図２Ｂに示される犠牲材料２１８の形成によって形成されるビア等のビアの内部に形成できる。プログラム可能材料２１６は、数ある中でも、例えば、ＰＣＲＡＭ、ＳＴＴＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＣＢＲＡＭ、及び酸素空孔ベースの材料を含むことがある。例えば、プログラム可能材料２１６は、例えば、遷移金属、アルカリ土類金属、及び／又は希土類金属等の２つ以上の金属を含んだ遷移金属酸化物又はペロブスカイト等の１つ又は複数の抵抗変化材料を含むことがある。プログラム可能材料２１６は、例えば、遷移金属酸化物材料又はカルコゲニド材料から構成されるソリッドステート電解質等の１つ又は複数の抵抗変化材料を含むことがある。実施形態は、特定の可変抵抗材料に制限されていない。１つ又は複数の実施形態では、プログラム可能材料２１６は、記憶素子材料を形成する材料を含むことがある。
電極材料２１４は、犠牲材料２１８の形成中に形成されたビアの内部でプログラム可能材料２１６の上に形成できる。例えば、電極材料２１４及びプログラム可能材料２１６は、例えばプログラム可能材料スタック等のスタック又はスタックの一部を形成できる。電極材料２１４は、上部電極であることがある。１つ又は複数の実施形態では、電極材料２１４は、他の材料の中でも銅材料を含むことがある。プログラム可能材料２１６及び電極材料２１４はスタック構造を含むことがあり、スタック構造は、例えば化学機械平坦化（ＣＭＰ）を活用して研磨できる。
１つ又は複数の実施形態では、プログラム可能材料２１６及び電極材料２１４のスタック構造は、ダマシン構造を含むことがある。例えば、プログラム可能材料２１６及び電極材料２１４は、例えば非エッチングダマシン付着方法等の非エッチングベースの方法で形成できる。
図２Ｄは、図２Ｃに示される段階に続く段階に示されるメモリセルのアレイの一部を示す。１つ又は複数の実施形態では、犠牲材料２１８は、例えば侵食作用により露出できる、又はあぶりだす等の除去できる。例えば、犠牲材料２１８は、酸素プラズマ材料を使用して侵食作用により露出できる。犠牲材料２１８は、１つ又は複数の実施形態では、プログラム可能材料２１６及び電極材料２１４のスタック構造、並びに電極材料２０４、選択デバイス２０７、及び電極材料２０８のスタック構造に影響を与える及び／又は損傷を与えることなく、侵食作用により露出できる。
１つ又は複数の実施形態では、電極材料２０４、電極材料２０８、及び選択デバイス２０７を含んだ選択デバイススタックをエッチングして選択デバイス２０７を隔離できる。エッチングは、電極材料２０８を介してエッチングすること、電極材料２０８及び選択デバイス２０７を介してエッチングすること、又は電極材料２０８、選択デバイス２０７、及び電極材料２０４を介してエッチングすることを含むことがある。１つ又は複数の実施形態では、電極材料２０８、選択デバイス２０７、及び電極材料２０８の内のいずれかの一部をエッチングできる。
選択デバイススタックは、例えばプラズマドライエッチング及び／又はウェットエッチング過程等の等方性エッチングを活用してエッチングできる。エッチング過程は、例えばワードライン材料２３０又は基板材料２０１に至るまでエッチングする選択エッチング過程であることがある。
図２Ａから図２Ｄに示される実施形態に係るメモリセルは、エッチングすることができないメモリセル材料を活用してクロスポイントアーキテクチャでメモリセルアレイの形成を実現できる。例えば、ハロゲン材料等の特定の材料は、例えばプラズマドライエッチング過程等のエッチング過程と互換性がないことがある、及び／又はエッチング過程中に損傷を受けることがある。
１つ又は複数の実施形態では、図２Ａから図２Ｄに示されるメモリセルアレイは、三次元（３Ｄ）クロスポイントメモリセルアレイで構成できる。１つ又は複数の実施形態では、メモリセル及び／又はメモリセルアレイを形成する過程は、いくつかの段を作成するために何回か繰り返すことができる。例えば、電極材料２０４、選択デバイス２０７、及び電極材料２０８のスタック構造を形成する過程、誘電材料２０２を形成する過程、犠牲材料２１８を形成する過程過程、プログラム可能材料２１６及び電極材料２１４のスタック構造を形成する過程、犠牲材料２１８を侵食作用により露出させる過程、並びに電極材料２０４、選択デバイス２０７、及び電極材料２０８のスタック構造の少なくとも一部をエッチングする過程は、いくつかのメモリセル及び／又はメモリセル段を形成するために何回か繰り返すことができる。
１つ又は複数の実施形態では、３Ｄクロスポイントメモリセルアレイで追加の段を形成することは、以下、つまり、プログラム可能材料２１６及び電極材料２１４の上に基板材料を形成すること、基板材料の上にワードラインを形成すること、ワードラインの上に第１の電極材料を形成すること、第１の電極材料の上に選択デバイスを形成すること、選択デバイスの上に第２の電極材料を形成すること、例えば第２の電極材料に実質的に直交する方向で第２の電極材料の上に犠牲材料を形成すること、犠牲材料によって形成されたビア内にプログラム可能材料及び第３の電極材料を形成すること、犠牲材料を侵食作用により露出させること、並びに第１の電極、選択デバイス、及び第２の電極の少なくとも一部をエッチングすることを含むことがある。
１つ又は複数の実施形態では、３Ｄクロスポイントメモリセルアレイに追加の段を形成することは、プログラム可能材料２１６及び電極材料２１４の上に基板材料を形成すること、及び／又は例えば図２Ａから図２Ｄに示されるワードライン２３０等のワードラインを形成することを含まないことがある。
図３Ａから図３Ｂは、本開示の１つ又は複数の実施形態に係るメモリセルのアレイの一部の断面を示す。図３Ａから図３Ｂのメモリセルのアレイの一部は、図１に示されるアレイ１００等のアレイの一部であることがある。
図３Ａは、本開示の１つ又は複数の実施形態に係るメモリセルのアレイの一部を示す。１つ又は複数の実施形態では、非等角の保護封入材料等の保護封入材料３２２が、プログラム可能材料３１６、及び／又は例えば図２Ｃ及び図２Ｄに示される電極材料２１４等の（図３Ａに示されていない）電極材料の上に形成できる。封入材料３２２は、いくつかの例では、電極材料３０８、選択デバイス３０７、電極材料３０４、ワードライン材料３３０、及び／又は基板材料３０１の上に形成できる。
封入材料３２２は、例えばスタック上でハードマスクの役割を果たすことがある。封入材料３２２は、封入材料３２２が、例えば電極３０４及び３０８並びに選択デバイス３０７等の底面及び／又は側面よりも、例えばプログラム可能材料３１６等の上面により多く付着されるように非等角であることがある。封入材料３２２は、数ある中でも例えば窒化ケイ素、炭化ケイ素、及び／又は酸化ケイ素を含むことがある。
封入材料３２２は、例えば、図２Ｂ及び図２Ｃに示される犠牲材料２１８等の犠牲材料の侵食処理による露出の後に形成できる。封入材料３２２は、選択デバイス隔離エッチング中にプログラム可能材料３１６及び例えば電極材料２１４等の電極材料を含んだセルスタックを保護できる。１つ又は複数の実施形態では、封入材料３２２は、数ある中でも例えば物理蒸着法（ＰＶＤ）過程を使用して付着できる。
図３Ｂは、図３Ａに示される段階に続く段階に示されるメモリセルのアレイの一部を示す。封入材料３２２は、電極材料３０４、選択デバイス３０７、及び電極材料３０８を含んだ選択デバイススタックの上に形成できる。１つ又は複数の実施形態では、封入材料３２２は、プログラム可能材料３１６及び電極材料を含んだスタックに比較して、電極材料３０４及び３０８並びに選択デバイス３０７を含んだスタック上でより速くエッチング処理で除去されてよい。
１つ又は複数の実施形態では、封入材料３２２は、エッチングに続いてプログラム可能材料３１６及び電極材料の回りに残ることがある。いくつかの例では、封入材料３２２は、エッチングに続いてプログラム可能材料３１６及び電極材料の回りから完全に除去できる。１つ又は複数の実施形態では、封入材料３２２は、エッチングに続いてプログラム可能材料３１６及び電極材料の回りから部分的に除去できる。
［結論］
本開示は、メモリセル構造及び同を形成する方法を含む。１つ又は複数の実施形態では、メモリセルを形成することは、第１の電極と第２の電極との間に形成された選択デバイスを含んだ選択デバイススタックを第１の方向で形成することと、ビアを形成するために選択デバイススタック上に複数の犠牲材料ラインを第２の方向で形成することと、ビア内部にプログラム可能材料スタックを形成することと、複数の犠牲材料ラインを除去し、選択デバイススタックの一部を介してエッチングして選択デバイスを隔離することとを含む。
本開示は、メモリセル構造及び同を形成する方法を含む。１つ又は複数の実施形態では、メモリセルを形成することは、第１の電極と第２の電極との間に形成された選択デバイスを含んだ選択デバイススタックを第１の方向で形成することと、ビアを形成するために選択デバイススタック上に複数の犠牲材料ラインを第２の方向で形成することと、ビア内部にプログラム可能材料スタックを形成することと、複数の犠牲材料ラインを除去し、選択デバイススタックの一部を介してエッチングして選択デバイスを隔離することとを含む。
１つ又は複数の実施形態では、メモリセルは、第１の電極と、第１の電極上の選択デバイスと、第２の電極とを含んだ第１のスタック構造、及び第２の電極上のプログラム可能材料と、プログラム可能材料上の第３の電極とを含んだ第２のスタック構造を含み、第２のスタック構造はダマシン構造である。
特定の実施形態が本明細書に示され、説明されてきたが、当業者は、同じ結果を達成するために計算された構成が、示されている特定の実施形態の代わりになることができることを理解するだろう。本開示は、本開示のいくつかの実施形態の適応形態又は変形形態を取り扱うことを目的とする。上述の説明が、制限的ではなく、例示的に行われてきたことが理解されるべきである。上記実施形態、及び本明細書に明確に説明されていない他の実施形態の組合せは、上記説明を検討すると当業者に明らかになる。本開示のいくつかの実施形態の範囲は、上記構造及び方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲の権限が及ぶ同等物の完全な範囲とともに、係る特許請求の範囲を参照して決定されるべきである。
上記の発明を実施するための形態では、本開示の合理化を目的として単一の実施形態にいくつかの特徴がグループ化されている。本開示のこの方法は、本開示の開示された実施形態が、各請求項に明示的に記載されるよりも多くの特徴を使用しなければならないという意図を反映するとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は、単一の開示された実施形態のすべてに満たない特徴にある。したがって、以下の特許請求の範囲は、本明細書によって発明を実施するための形態に組み込まれ、各請求項は別個の実施形態として自立している。
Claims (31)
- メモリセルを形成する方法であって、
第１の電極と第２の電極との間に形成された選択デバイスを含んだ選択デバイススタックを第１の方向で形成することと、
ビアを形成するために前記選択デバイススタック上に複数の犠牲材料ラインを第２の方向で形成することと、
前記ビア内部にプログラム可能材料スタックを形成することと、
前記複数の犠牲材料ラインを除去し、前記選択デバイススタックの一部を介してエッチングして前記選択デバイスを隔離することと
を含む方法。 - 前記選択デバイススタックの一部を介してエッチングすることが、前記第１の電極を介してエッチングして前記選択デバイスを隔離することを含む、請求項１に記載の方法。
- 前記選択デバイスの一部を介してエッチングすることが、前記第１の電極、前記選択デバイス、及び前記第２の電極を介してエッチングして前記選択デバイスを隔離することを含む、請求項１に記載の方法。
- 前記プログラム可能材料スタックを形成することが、ダマシンプログラム可能材料セルスタックを形成することを含む、請求項１に記載の方法。
- 前記プログラム可能材料スタックの上に第３の電極を形成することを含む、請求項１に記載の方法。
- 前記複数の犠牲材料ラインを除去することが、複数の炭素材料の犠牲材料ラインを除去することを含む、請求項１〜５のいずれか１項に記載の方法。
- 前記複数の犠牲材料ラインを除去することが、酸素プラズマ材料を活用して前記複数の犠牲材料ラインを除去することを含む、請求項１〜５のいずれか１項に記載の方法。
- メモリセルを形成する方法であって、
基板材料の上の第１の電極、前記第１の電極の上の非オーム性選択デバイス、及び前記非オーム性選択デバイスの上の第２の電極を備える選択デバイススタックを形成することと、
前記第２の電極の上に犠牲材料を形成することと、
前記犠牲材料形成によって形成されたビア内部にプログラム可能材料スタックを形成することと、
前記犠牲材料の一部を侵食作用で露出させることと、
前記選択デバイススタックの一部を介してエッチングして前記選択デバイスを隔離することと
を含む、方法。 - 前記犠牲材料が炭素材料を備える、請求項８に記載の方法。
- 前記第１の電極、前記第２の電極、及び前記選択デバイスが第１の方向で形成される、請求項８または９に記載の方法。
- 前記犠牲材料が、前記第１の方向に実質的に直交する第２の方向で形成される、請求項１０に記載の前記方法。
- 前記メモリセルがダマシンメモリセルを備える、請求項８または９に記載の方法。
- 前記選択デバイススタックを形成することが、金属‐半導体‐金属（ＭＳＭ）スタック、金属‐絶縁体‐金属（ＭＩＭ）スタック、及び導体‐半導体‐導体（ＣＳＣ）スタックの内の少なくとも１つを形成することを含む、請求項８または９に記載の方法。
- 第１の電極と、前記第１の電極上の選択デバイスと、第２の電極とを備えた第１のスタック構造と、
前記第２の電極上のプログラム可能材料と、前記プログラム可能材料上の第３の電極とを備えた第２のスタック構造と
を備え、
前記第２のスタック構造がダマシン構造である
メモリセル。 - 第１のスタック構造が第１の方向で形成される、請求項１４に記載のメモリセル。
- 前記第２のスタック構造が、前記第１の方向に実質的に直交する第２の方向で形成される、請求項１５に記載のメモリセル。
- 前記選択デバイスが非オーム性選択デバイスである、請求項１４〜１６のいずれか１項に記載のメモリセル。
- 前記メモリセルが抵抗変化型メモリ（ＲＲＡＭ）セルである、請求項１４〜１６のいずれか１項に記載のメモリセル。
- 前記第１の電極及び前記第２の電極が下部電極である、請求項１４〜１６のいずれか１項に記載のメモリセル。
- 前記第３の電極が銅材料を備える、請求項１４〜１６のいずれか１項に記載のメモリセル。
- 第１の電極と第２の電極との間の隔離された選択デバイスと、
前記第２の電極上のプログラム可能材料と、
前記プログラム可能材料上の第３の電極と
を備える、メモリセル。 - 前記プログラム可能材料及び前記第３の電極を封入する非等角封入材料をさらに備える、請求項２１に記載のメモリセル。
- 前記非等角保護材料が、エッチング過程中に前記プログラム可能材料を保護するように構成される、請求項２２に記載のメモリセル。
- プログラム可能材料及び前記第３の電極がダマシン構造を備える、請求項２１〜２３のいずれか１項に記載のメモリセル。
- 前記隔離された選択デバイス、前記第１の電極、及び前記第２の電極が第１の方向で形成される、請求項２１〜２３のいずれか１項に記載のメモリセル。
- 前記プログラム可能材料及び前記第３の電極が、前記第１の方向に実質的に直交する第２の方向で形成される、請求項２５に記載のメモリセル。
- 前記プログラム可能材料及び前記第３の電極が、前記第１の方向に実質的に六十度の角度で第２の方向に形成される、請求項２５に記載のメモリセル。
- それぞれが、選択デバイスにより第２の電極から分離された第１の電極を備える複数の第１のスタックと、
前記複数の第１のスタックのそれぞれの間の誘電材料と、
それぞれが、前記第２の電極に形成されたプログラム可能材料を備える複数の第２のスタックであって、前記プログラム可能材料が銅材料で充填されたビアを含む、複数の第２のスタックと
を備えるメモリセルのアレイ。 - 前記メモリセルのアレイがクロスポイントメモリセルアレイで構成される、請求項２８に記載のアレイ。
- 前記メモリセルのアレイが三次元セルアレイで構成される、請求項２８に記載のアレイ。
- 前記複数の第１のスタックがアクセスライン方向に形成され、前記複数の第２のスタックがデジットライン方向に形成される、請求項２８〜３０のいずれか１項に記載のアレイ。
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