JP2010135527A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】多値記録が可能なメモリセルを備えた半導体記憶装置の性能を向上させる。
【解決手段】シリコン基板１上に配置された複数のメモリセルｍｃ１を有する半導体記憶装置であって、個々のメモリセルｍｃ１は直列に接続された選択素子Ｄ１と複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３を有し、個々の記憶素子ＲＭ１，ＲＭ２，ＲＭ３は、ジュール熱によって抵抗値が変化する機能を有する抵抗変化層ｒｖとその上面と下面とにそれぞれ配置された電極Ｅ１，Ｅ２，Ｅ３とを有する。それぞれのメモリセルｍｃ１のうち、異なる記憶素子ＲＭ１，ＲＭ２，ＲＭ３を構成する抵抗変化層ｒｖは同じ材料からなり、異なる記憶素子ＲＭ１，ＲＭ２，ＲＭ３を構成する電極Ｅ１，Ｅ２，Ｅ３はそれぞれ異なる導体材料からなっている。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に、相変化材料を含む記憶素子を備えた半導体装置に適用して有効な技術に関するものである。

不揮発性半導体記憶装置のうち、所謂フラッシュメモリが広く知られている。このフラッシュメモリは、近年、パーソナルコンピュータやデジタルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素である。しかし、微細化を進めるほど電極間の絶縁破壊などによる劣化が生じやすいことから、微細化は困難になると予想される。このような状況の中、微細化に適した記憶素子として抵抗素子を用いる相変化メモリやＲｅＲＡＭ（Resistance Random Access Memory）などが研究されている。

例えば、特開２００３−１０００８５号公報（特許文献１）には、相変化メモリ技術として、材料の非晶質（非結晶、アモルファス）状態と結晶状態との間の電気抵抗の差を、電流量あるいは電圧変化で検出する記憶装置に関する技術が開示されている。また、カルコゲナイド材料を用いた相変化メモリの特性に関しても、報告が行われている（例えば非特許文献１参照）。

また、例えば、特開２００６−５１０２２０号公報（特許文献２）には、１つのメモリ素子と直列に接続した２つのアクセス装置で構成されたメモリの構造が開示されている。ここでは、アクセス装置として、カルコゲナイド材料を電極で挟んだ構造が開示されている。

また、例えば、特開２００８−０７８６６３号公報（特許文献３）には、結晶化温度が異なる２つの相変化材料を適用し、高温相変化メモリセルと低温相変化メモリセルとを備えた相変化メモリセルの構造が開示されている。

また、ＲｅＲＡＭとしては、金属酸化物材料への通電時に発生するジュール熱によって、材料中に微細な金属の導電性フィラメントを生成、または、消滅させることにより、抵抗値を変化させる技術が知られている。

上記のような可変抵抗メモリ素子の記録密度向上のために、複数の可変抵抗層を接続して、多値記録（マルチレベルメモリ）状態を実現するメモリセル構造が提案されている。

例えば、特開２００６−１０８６４５号公報（特許文献４）には、２個の相変化層と電極とを並列または直列に接続して、１つのメモリセルを構成することで、マルチレベルメモリ状態を実現する技術が開示されている。

また、例えば、特開２００７−２１４４１９号公報（特許文献５）には、複数個の相変位メモリ素子を複数層に積層し、かつ、加熱素子を適用することで、記憶容量の増大を実現する技術が開示されている。
特開２００３−１０００８５号公報 特開２００６−５１０２２０号公報 特開２００８−０７８６６３号公報 特開２００６−１０８６４５号公報 特開２００７−２１４４１９号公報 「アイ・トリプル・イー インターナショナル エレクトロン デバイス ミーティング， テクニカル ダイジェスト（IEEE International Electron Devices meeting, TECHNICAL DIGEST）」，（米国），２００１年，ｐ．８０３−８０６

上記のような技術によって多値記録技術を実現した半導体記憶装置において、更なる高集積化による高性能化を本発明者らが検討したところ、以下のような課題が見出された。

上記特許文献４に開示された技術では、電流−時間関係の特性曲線が互いに異なる第１相変化層と第２相変化層とを適用することで、２個の相変化素子を選択的に抵抗変化させている。ここでは、十分な動作マージンを得るために、各相変化素子を構成する相変化材料が互いに異なっている必要がある。

本発明者らの検討によれば、異なる相変化材料を用いた場合、その加工工程は複雑になり、第１相変化層と第２相変化層とを一括して加工することは困難である。従って、第１相変化層に接する電極と第２相変化層に接する電極とを別の工程で作製するため、追加のフォトリソグラフィ工程およびエッチング工程が必要になる。このように、複数回のフォトリソグラフィ工程、エッチング工程による場合、マスクの合わせずれに対するマージンなどを取る必要があることなどから、より微細な加工は困難となる。

このように、上記特許文献４の技術では、マルチレベル相変化メモリは実現できるものの、製造プロセスの観点から、更なる高集積化による高性能化は困難であることが、本発明者らの検討により明らかになった。また、上記特許文献４で開示されている構造および動作方式の場合、記録データが１セル当たり２ビットに限定されるため、さらなる大容量化に制限があることも課題である。

また、上記特許文献５に開示された技術では、複数個の相変位メモリ素子に対応するように配置した加熱素子により、１つの相変化メモリ素子を選択的に相変化させることで、多値記憶を実現している。

本発明者らの検討によれば、上記のような加熱素子を適用した場合、一つのメモリセル自体の占有面積は大きくなる。また、加熱素子を駆動するための回路も必要になる。結果的に、メモリアレイの面積が大きくなる。

このように、上記特許文献５の技術では、相変位メモリの多値化による記憶容量の増大は実現できるものの、デバイス構造の観点から、更なる高集積化による高性能化は困難であることが、本発明者らの検討により明らかになった。

そこで、本発明の目的は、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。

半導体基板上に配置された複数のメモリセルを有する半導体記憶装置であって、個々のメモリセルは、電気的に直列に接続されるように積層して配置された選択素子と複数の記憶素子とを有し、個々の記憶素子は、ジュール熱によって抵抗値が変化する機能を有する抵抗変化層とその上面と下面にそれぞれ配置された電極とを有し、複数のメモリセルのそれぞれを構成する複数の記憶素子のうち、異なる記憶素子を構成する抵抗変化層はそれぞれ同じ材料からなり、同一の記憶素子を構成する電極はそれぞれ同じ導体材料からなり、異なる記憶素子を構成する電極はそれぞれ異なる導体材料からなっている。

本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。

即ち、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を向上させることができる。

本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本発明者らが検討したメモリセルを有する半導体記憶装置の概要は以下の通りである。

相変化メモリの基本的なメモリセルの構造は、相変化材料を有する記憶素子と選択素子とを組み合わせた構造である。相変化メモリは、選択素子から電流を加えることで記憶素子に発生するジュール熱により相変化材料を結晶状態、もしくは非晶質状態にすることで情報を記憶、保持する。その書き換えは、相変化材料を電気的に高抵抗の非晶質状態にするか、電気的に低抵抗の結晶状態にする。非晶質状態にする場合、大電流を印加し、相変化材料の温度が融点以上となるようにした後、急冷する。結晶状態にする場合、印加する電流を制限して、融点よりも低い結晶化温度になるようにする。このような相変化材料としては、カルコゲナイドを主体とする材料が用いられる。本発明者が検討した相変化メモリでは、記憶素子の抵抗値は、相変化材料の相変化により、２桁から３桁変化する。このため、相変化メモリは、相変化材料が結晶か非晶質かによって読み出し信号が大きく異なり、センス動作が容易である。

また、ＲｅＲＡＭでは、可変抵抗材料を有する記憶素子への通電時に発生するジュール熱によって、材料中に微細な金属の導電性フィラメントを生成、または、消滅させることにより抵抗値を変化させる。記憶を担う可変抵抗材料は、酸化チタン（ＴｉＯ）、酸化ニッケル（ＮｉＯ）などの遷移金属酸化物を用いる。この点、相変化材料としてカルコゲナイドを用いる相変化メモリとは異なるが、通電時のジュール熱によって材料の抵抗値を変化させる点では、相変化メモリとＲｅＲＡＭとは同様である。ＲｅＲＡＭのメモリセル構造は、選択素子と記憶素子とを組み合わせた構造であり、この点でも相変化メモリと同様である。

以下では、本実施の形態１のメモリセルを有する半導体記憶装置を説明する。

図１には、本実施の形態１の半導体記憶装置の要部平面図を示している。この平面図には、便宜上ハッチングを付している。周辺回路を含むシリコン基板（半導体基板）１上には、第１金属配線ＥＬ１および第２金属配線ＥＬ２が配置されている。複数の第１金属配線ＥＬ１は、それぞれ平行に、シリコン基板１の主面に沿って延在するようにして配置されている。同様に、複数の第２金属配線ＥＬ２は、それぞれ平行に、シリコン基板１の主面に沿って延在するようにして配置されている。また、第１金属配線ＥＬ１と第２金属配線ＥＬ２とは、平面的に見て互いに交差するようにして配置されている。また、第１金属配線ＥＬ１は第２金属配線ＥＬ２よりもシリコン基板１に近い位置に配置されている。言い換えれば、第１金属配線ＥＬ１は第２金属配線ＥＬ２よりも下層に配置されている。以下、下層と表す場合、よりシリコン基板１に近い方に配置された層を表す。上層はその逆である。

第１金属配線ＥＬ１と第２金属配線ＥＬ２との間の層において、両者が平面的に重なる位置に、メモリセルｍｃ１が配置されている。即ち、本実施の形態１の半導体記憶装置は、シリコン基板１上に配置された複数のメモリセルｍｃ１を有している。以下では、本実施の形態１の半導体記憶装置が有するメモリセルｍｃ１の構造を、図２〜図５の要部断面図を用いて説明する。図２および図３は、図１の第２金属配線ＥＬ２に沿う断面図である。特に、図２は図１中のＡ１−Ａ１線に沿って矢印方向に見た要部断面図であり、図３は図１中のＡ２−Ａ２線に沿って矢印方向に見た要部断面図である。また、図４および図５は、図１の第１金属配線ＥＬ１に沿う断面図である。特に、図４は図１中のＢ１−Ｂ１線に沿って矢印方向に見た要部断面図であり、図５は図１中のＢ２−Ｂ２線に沿って矢印方向に見た要部断面図である。Ａ１−Ａ１線およびＢ１−Ｂ１線はメモリセルｍｃ１を横断し、Ａ２−Ａ２線およびＢ２−Ｂ２線はメモリセルｍｃ１を横断しない。

本実施の形態１の半導体記憶装置が有するメモリセルｍｃ１は、図２〜図５を用いて説明する以下の構成を有する。

第１金属配線ＥＬ１は、タングステン（Ｗ）を主体とする導体膜であり、１０ｎｍ以上、１００ｎｍ以下の膜厚である。第１金属配線ＥＬ１は薄すぎると配線抵抗が高くなり、厚すぎると加工後の形状制御が困難となるので、前記の膜厚が好適である。

シリコン基板１上に延在するようにして配置された第１金属配線ＥＬ１の上には、選択素子Ｄ１が配置されている。選択素子Ｄ１は下層から順に、ｐ型多結晶シリコンｐ１，ｎ型多結晶シリコンｎ１，ｎ型多結晶シリコンｎ２によって構成されている。下層のｐ型多結晶シリコンｐ１はホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを多く含み、ｐ型導電型を有する。ｎ型多結晶シリコンｎ１は真性状態（Intrinsic）に近く、高抵抗な層である。上層のｎ型多結晶シリコンｎ２はリン（Ｐ）、ヒ素（Ａｓ）などを多く含み、ｎ型導電型を有する。選択素子Ｄ１は、上記の３層からなるＰＩＮダイオードである。下層のｐ型多結晶シリコンｐ１から上層のｎ型多結晶シリコン層ｎ２までの合計膜厚は、３０ｎｍ以上、２５０ｎｍ以下である。

ここで、上述の第１金属配線ＥＬ１はタングステン以外の金属材料を主体とする導体膜であっても良いが、タングステンを主体とする導体膜である方がより好ましい。なぜなら、第１金属配線ＥＬ１上に配置されたｐ型多結晶シリコンｐ１としてホウ素を含む多結晶シリコンを適用する場合、第１金属配線ＥＬ１としてタングステン膜を適用すれば、両者の接触抵抗を低くすることができるからである。

更に、メモリセルｍｃ１は、選択素子Ｄ１上に配置された複数の記憶素子を有する。本実施の形態１のメモリセルｍｃ１は、複数の記憶素子として、選択素子Ｄ１上に積層された３つの記憶素子ＲＭ１〜ＲＭ３を有し、下層から、第１記憶素子（記憶素子、複数の記憶素子）ＲＭ１、第２記憶素子（記憶素子、複数の記憶素子）ＲＭ２、第３記憶素子（記憶素子、複数の記憶素子）ＲＭ３として表す。複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３は、それぞれがシリコン基板１上に積層されるようにして配置され、それらは、選択素子Ｄ１上に積層されるようにして配置されている。そして、個々のメモリセルｍｃ１を構成する選択素子Ｄ１および複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３は互いに電気的に直列に接続されるようにして配置されている。以下では、個々のメモリセルｍｃ１を構成する複数の記憶素子は３つであるとして説明するが、この個数に限定されるものではなく、２つ以上であればいくつで構成されていても良い。

以下では、一つのメモリセルｍｃ１を構成する複数の記憶素子ＲＭ１〜ＲＭ３のうち、個々の記憶素子の構成に関して詳しく説明する。第１記憶素子ＲＭ１は、抵抗変化層ｒｖと、その両面を挟む第１電極（電極）Ｅ１とを有している。即ち、第１電極Ｅ１は、抵抗変化層ｒｖの上面と下面とにそれぞれ配置されている。同様に、第２記憶素子ＲＭ２は、抵抗変化層ｒｖと、その両面を挟む第２電極（電極）Ｅ２とを有している。同様に、第３記憶素子ＲＭ３は、抵抗変化層ｒｖと、その両面を挟む第３電極（電極）Ｅ３とを有している。

抵抗変化層ｒｖとは、ジュール熱によって抵抗値が変化する機能を有する層である。このような抵抗変化層ｒｖは、上述のように、カルコゲナイド材料のような相変化材料でも良いし、金属酸化物のような可変抵抗材料でも良い。本実施の形態１のメモリセルｍｃ１に適用する抵抗変化層ｒｖの材料種に関しては、当該半導体記憶装置の用途によって、より適した材料種を選択し得る。これらの使い分けに関しては、後に詳しく説明する。

また、抵抗変化層ｒｖの膜厚は、厚すぎると駆動電圧が高くなり、薄すぎると安定した抵抗変化動作ができなくなる。この観点から、抵抗変化層ｒｖの膜厚は２ｎｍ以上、１００ｎｍ以下とするのが好ましい。特に、抵抗変化層ｒｖとしてカルコゲナイド材料を適用する場合は、その膜厚は５ｎｍ以上、１００ｎｍ以下とするのがより好ましい。また、抵抗変化層ｒｖとして金属酸化物材料を適用する場合は、その膜厚は２ｎｍ以上、２０ｎｍ以下とするのがより好ましい。

電極Ｅ１，Ｅ２，Ｅ３とは、抵抗値の低い導体材料からなり、例えば、窒化タンタル（ＴａＮ）、窒化アルミニウム（ＡｌＮ）、ケイ窒化タンタル（ＴａＳｉＮ）、窒化チタン（ＴｉＮ）、窒化ジルコニウム（ＺｒＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などを適用できる。これらの材料種を具体的にどのように選択するか、また、その膜厚に関しては、後に詳しく説明する。

ここで、一つのメモリセルｍｃ１を構成する選択素子Ｄ１および複数の記憶素子ＲＭ１〜ＲＭ３の接続関係をより詳しく説明すると以下の通りである。まず、選択素子Ｄ１の下層のｐ型多結晶シリコンｐ１は、第１金属配線ＥＬ１と接触することで、互いに電気的に接続している。

また、選択素子Ｄ１の上層のｎ型多結晶シリコンｎ２は、第１記憶素子ＲＭ１の下層の第１電極Ｅ１と互いに電気的に接続している。ここでは、選択素子Ｄ１のｎ型多結晶シリコンｎ２と第１記憶素子ＲＭ１の第１電極Ｅ１との間の接触抵抗が高い場合や相互拡散が起こり易い場合には、両者間にケイ化チタン（ＴｉＳｉ）やケイ化ニッケル（ＮｉＳｉ）などのシリサイド層、あるいは、バッファ層ｂｆを形成しても良い。このようなバッファ層ｂｆは、その膜厚が厚すぎると記憶素子ＲＭ１〜ＲＭ３の駆動電圧が高くなるため、５０ｎｍ以下とするのが好ましい。

また、第１記憶素子ＲＭ１の上層の第１電極Ｅ１は、第２記憶素子ＲＭ２の下層の第２電極Ｅ２と接触している。第２記憶素子ＲＭ２の上層の第２電極Ｅ２は、第３記憶素子ＲＭ３の下層の第３電極Ｅ３と接触することで、互いに電気的に接続している。

また、第３記憶素子ＲＭ３の上層の第３電極Ｅ３は、第２金属配線ＥＬ２と接触することで、互いに電気的に接続している。以上のようにして、下層から、第１金属配線ＥＬ１、選択素子Ｄ１、第１記憶素子ＲＭ１、第２記憶素子ＲＭ２、第３記憶素子ＲＭ３、第２金属配線ＥＬ２の順に、互いに直列に接続されている。

なお、第２金属配線ＥＬ２は、タングステンを主体とする導体膜である。また、第２金属配線ＥＬ２と第３記憶素子ＲＭ３の上層の第３電極Ｅ３との合計膜厚は２００ｎｍ以下である。第２金属配線ＥＬ２は厚すぎると加工が困難となるので、前記の膜厚が好適である。

上記で説明したメモリセルｍｃ１および両金属配線ＥＬ１，ＥＬ２は、酸化シリコンを主体とする絶縁膜からなる層間絶縁膜ＩＬによって覆われている。

本実施の形態１の半導体記憶装置が有する複数のメモリセルｍｃ１では、更に以下のような特徴を有する。

一つのメモリセルｍｃ１を構成する複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３のうち、異なる記憶素子を構成する抵抗変化層ｒｖは、それぞれ同じ材料からなる。言い換えれば、第１記憶素子ＲＭ１の抵抗変化層ｒｖと、第２記憶素子ＲＭ２の抵抗変化層ｒｖと、第３記憶素子ＲＭ３の抵抗変化層ｒｖとは、同じ材料によって構成される。

また、一つのメモリセルｍｃ１を構成する複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３のうち、同一の記憶素子を構成する電極Ｅ１〜Ｅ３は、それぞれ同じ導体材料からなる。言い換えれば、第１記憶素子ＲＭ１を構成する抵抗変化層ｒｖの上下層の第１電極Ｅ１は互いに同じ材料である。また、第２記憶素子ＲＭ２を構成する抵抗変化層ｒｖの上下層の第２電極Ｅ２は互いに同じ材料である。また、第３記憶素子ＲＭ３を構成する抵抗変化層ｒｖの上下層の第３電極Ｅ３は互いに同じ材料である。

また、一つのメモリセルｍｃ１を構成する複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３のうち、異なる記憶素子を構成する電極Ｅ１〜Ｅ３は、それぞれ異なる導体材料からなる。言い換えれば、第１記憶素子ＲＭ１を構成する第１電極Ｅ１と、第２記憶素子ＲＭ２を構成する第２電極Ｅ２と、第３記憶素子ＲＭ３を構成する第３電極Ｅ３とは、互いに異なる材料によって構成される。

このように、本実施の形態１のメモリセルｍｃ１では、個々の記憶素子ＲＭ１，ＲＭ２，ＲＭ３間で比較して、同じ材料からなる抵抗変化層ｒｖを有し、異なる材料からなる電極Ｅ１，Ｅ２，Ｅ３を有する。即ち、本実施の形態１のメモリセルｍｃ１では、電極Ｅ１，Ｅ２，Ｅ３に差異を持たせ、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３に異なる作用を及ぼすことで、多値記録を可能にする。従って、複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３それぞれにおいて同一の抵抗変化層ｒｖを適用しつつ、多値記録を実現できる。これにより、上述したような製造プロセス上の問題を回避することができ、半導体記録装置の更なる高集積化による高性能化を実現できる。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、向上させることができる。製造プロセスにもたらす効果に関しては、後に詳しく説明する。

以下では、本実施の形態１のメモリセルｍｃ１において、一つのメモリセルｍｃ１を構成する各記憶素子ＲＭ１，ＲＭ２，ＲＭ３ごとに、電極Ｅ１，Ｅ２，Ｅ３を構成する材料を変えることでもたらされる上述の効果に関して、より詳しく説明する。

図６には、本実施の形態１の一つのメモリセルｍｃ１を模式的に表した説明図を示している。選択素子Ｄ１としてのダイオードおよび各記憶素子ＲＭ１，ＲＭ２，ＲＭ３は直列に接続されているため、これらの構成要素には同一の電流Ｉｐが流れる。メモリセルｍｃ１に流す電流Ｉｐを、特にプログラミング電流Ｉｐと言うこともある。本実施の形態１のメモリセルｍｃ１では、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３において、同じ材料種の抵抗変化層ｒｖを用いている。従って、それぞれの記憶素子ＲＭ１，ＲＭ２，ＲＭ３において、同一のプログラミング電流Ｉｐによって生じるジュール熱による相変化の程度は同様となる。このままでは、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の抵抗値を差別化できず、多値記録は実現し難い。

そこで、本実施の形態１のメモリセルｍｃ１では、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３を構成する電極Ｅ１，Ｅ２，Ｅ３に、それぞれ異なる導体材料を適用する。これにより、同一のプログラミング電流Ｉｐであっても、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３ごとに抵抗変化層ｒｖの相変化の程度を選択的に制御することができる。

特に、各電極Ｅ１，Ｅ２，Ｅ３において、その熱伝導率が異なる導体材料を適用することで、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の抵抗変化層ｒｖの相変化に有意な差を持たせることができる。即ち、本実施の形態１のメモリセルｍｃ１では、一つのメモリセルｍｃ１を構成する複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３のうち、異なる記憶素子ＲＭ１，ＲＭ３，ＲＭ３を構成する電極Ｅ１，Ｅ２，Ｅ３は、それぞれ、熱伝導率の異なる導体材料からなる。これにより、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３を流れるプログラミング電流Ｉｐが同一であり、それぞれの抵抗変化層ｒｖに生じるジュール熱が同様であっても、そのジュール熱が各電極Ｅ１，Ｅ２，Ｅ３を介して発散される程度に差を持たせることができる。以下でより詳しく説明する。

一例として、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３を構成する各電極Ｅ１，Ｅ２，Ｅ３のうち、異なる記憶素子ＲＭ１，ＲＭ２，ＲＭ３を構成する電極Ｅ１，Ｅ２，Ｅ３は、シリコン基板１に近い位置（下層）に配置されたものほど、高い熱伝導率を有するとして説明する。言い換えれば、第１記憶素子ＲＭ１を構成する第１電極Ｅ１の熱伝導率は、第２記憶素子ＲＭ２を構成する第２電極Ｅ２の熱伝導率よりも高く、その第２電極Ｅ２の熱伝導率は、第３記憶素子ＲＭ３を構成する第３電極Ｅ３の熱伝導率よりも高い。

これにより、熱伝導率が最も高い第１電極Ｅ１に挟まれた第１記憶素子ＲＭ１の抵抗変化層ｒｖでは、プログラミング電流Ｉｐによって生じるジュール熱が最も発散され易くなる。また、熱伝導率が最も低い第３電極Ｅ３に挟まれた第３記憶素子ＲＭ３の抵抗変化層ｒｖでは、プログラミング電流Ｉｐによって生じるジュール熱が最も発散され難くなる。従って、一つのメモリセルｍｃ１全体に同一のプログラミング電流Ｉｐが流れ、同程度のジュール熱が発生しても、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３ごとに抵抗変化層ｒｖの上昇温度は異なり、相変化の程度を差別化できる。

図７には、上記のような構成の本実施の形態１のメモリセルｍｃ１における、プログラミング電流Ｉｐの変化に対しての、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の抵抗（素子抵抗）Ｒｄの変化を表すグラフ図を示している。素子抵抗Ｒｄとは、各電極Ｅ１，Ｅ２，Ｅ３および各抵抗変化層ｒｖからなる、個々の記憶素子ＲＭ１，ＲＭ２，ＲＭ３自体の抵抗を表している。図中、第１記憶素子ＲＭ１の特性は特性Ｆ１、第２記憶素子ＲＭ２の特性は特性Ｆ２、第３記憶素子ＲＭ３の特性は特性Ｆ３として表す。図７（ａ）は、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３があらかじめ低抵抗状態にある、即ち、各抵抗変化層ｒｖがあらかじめ結晶状態にあるときに、プログラミング電流Ｉｐを印加した場合の特性である。また、図７（ｂ）は、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３があらかじめ高抵抗状態にある、即ち、各抵抗変化層ｒｖがあらかじめ非晶質状態にあるときに、プログラミング電流Ｉｐを印加した場合の特性である。

まず、図７（ａ）を用い、低抵抗状態から始まる第１記憶素子ＲＭ１の特性を説明する。第１記憶素子ＲＭ１の抵抗変化層ｒｖが結晶状態（低抵抗状態）にあるときの素子抵抗Ｒｄの値を、第１低抵抗値Ｒｃ１と表す。また、第１記憶素子ＲＭ１の抵抗変化層ｒｖが非晶質状態（高抵抗状態）にあるときの素子抵抗Ｒｄの値を、第１高抵抗値Ｒａ１と表す。第１記憶素子ＲＭ１に流れるプログラミング電流Ｉｐを上昇させていくと、ジュール熱により第１記憶素子ＲＭ１の抵抗変化層ｒｖが加熱される。そして、ある臨界電流に達したときに、抵抗変化層ｒｖは非晶質化されて高抵抗になる。初期に第１低抵抗値Ｒｃ１を有していた第１記憶素子ＲＭ１が、第１高抵抗値Ｒａ１に遷移する臨界のプログラミング電流Ｉｐの値を、第１高抵抗化遷移電流値Ｉｒ１と表す。言い換えれば、結晶状態にある第１記憶素子ＲＭ１の抵抗変化層ｒｖは、第１高抵抗化遷移電流値Ｉｒ１のプログラミング電流Ｉｐがもたらすジュール熱によって非晶質化する。

上記の説明は、第２記憶素子ＲＭ２、第３記憶素子ＲＭ３にも適用できる。即ち、図７（ａ）のように、第２記憶素子ＲＭ２の特性では、初期に第２低抵抗値Ｒｃ２を有する状態から、プログラミング電流Ｉｐを印加していくと、第２高抵抗化遷移電流値Ｉｒ２を境界にして、第２高抵抗値Ｒａ２を有する状態に遷移する。また、第３記憶素子ＲＭ３の特性では、初期に第３低抵抗値Ｒｃ３を有する状態から、プログラミング電流Ｉｐを印加していくと、第３高抵抗化遷移電流値Ｉｒ３を境界にして、第３高抵抗値Ｒａ３を有する状態に遷移する。

そして、ここでは、上述のように、第１記憶素子ＲＭ１を構成する第１電極Ｅ１、第２記憶素子ＲＭ２を構成する第２電極Ｅ２、第３記憶素子ＲＭ３を構成する第３電極Ｅ３の順に高い熱伝導率を有した構造を例示している。従って、直列接続している各記憶素子ＲＭ１，ＲＭ２，ＲＭ３には同一のプログラミング電流Ｉｐが流れ、各抵抗変化層ｒｖには同様のジュール熱が生じるが、その散逸量は素子によって異なる。より具体的には、同じジュール熱であっても、熱伝導率が高い第１電極Ｅ１に挟まれた第１記憶素子ＲＭ１の抵抗変化層ｒｖではジュール熱が放熱され易く、最も加熱され難い。即ち、第１記憶素子ＲＭ１の抵抗変化層ｒｖを高抵抗化する（非晶質化する）には、より大きな値のプログラミング電流Ｉｐが必要になる。言い換えれば、上述の各高抵抗化遷移電流Ｉｒ１，Ｉｒ２，Ｉｒ３は、以下のような大小関係を有する。即ち、第１高抵抗化遷移電流値Ｉｒ１は第２高抵抗化遷移電流値Ｉｒ２より大きく、第２高抵抗化遷移電流値Ｉｒ２は第３高抵抗化遷移電流値Ｉｒ３より大きい。

次に、図７（ｂ）を用い、高抵抗状態から始まる第１記憶素子ＲＭ１の特性を説明する。第１記憶素子ＲＭ１に流れるプログラミング電流Ｉｐを上昇させていくと、ジュール熱により第１記憶素子ＲＭ１の抵抗変化層ｒｖが加熱される。そして、ある臨界電流に達したときに、抵抗変化層ｒｖは結晶化されて低抵抗になる。初期に第１高抵抗値Ｒａ１を有していた第１記憶素子ＲＭ１が、第１低抵抗値Ｒｃ１に遷移する臨界のプログラミング電流Ｉｐの値を、第１低抵抗化遷移電流値Ｉｓ１と表す。言い換えれば、非晶質状態にある第１記憶素子ＲＭ１の抵抗変化層ｒｖは、第１低抵抗化遷移電流値Ｉｓ１のプログラミング電流Ｉｐがもたらすジュール熱によって結晶化する。

上記の説明は、第２記憶素子ＲＭ２、第３記憶素子ＲＭ３にも適用できる。即ち、図７（ｂ）のように、第２記憶素子ＲＭ２の特性では、初期に第２高抵抗値Ｒａ２を有する状態から、プログラミング電流Ｉｐを印加していくと、第２低抵抗化遷移電流値Ｉｓ２を境界にして、第２低抵抗値Ｒｃ２を有する状態に遷移する。また、第３記憶素子ＲＭ３の特性では、初期に第３高抵抗値Ｒａ３を有する状態から、プログラミング電流Ｉｐを印加していくと、第３低抵抗化遷移電流値Ｉｓ３を境界にして、第３低抵抗値Ｒｃ３を有する状態に遷移する。

そして、ここでは、上述のように、第１記憶素子ＲＭ１を構成する第１電極Ｅ１、第２記憶素子ＲＭ２を構成する第２電極Ｅ２、第３記憶素子ＲＭ３を構成する第３電極Ｅ３の順に高い熱伝導率を有した構造を例示している。従って、直列接続している各記憶素子ＲＭ１，ＲＭ２，ＲＭ３には同一のプログラミング電流Ｉｐが流れ、各抵抗変化層ｒｖには同様のジュール熱が生じるが、その散逸量は素子によって異なる。より具体的には、同じジュール熱であっても、熱伝導率が高い第１電極Ｅ１に挟まれた第１記憶素子ＲＭ１の抵抗変化層ｒｖではジュール熱が放熱され易く、最も加熱され難い。即ち、第１記憶素子ＲＭ１の抵抗変化層ｒｖを低抵抗化する（結晶化する）には、より大きな値のプログラミング電流Ｉｐが必要になる。言い換えれば、上述の各低抵抗化遷移電流Ｉｓ１，Ｉｓ２，Ｉｓ３は、以下のような大小関係を有する。即ち、第１低抵抗化遷移電流値Ｉｓ１は第２低抵抗化遷移電流値Ｉｓ２より大きく、第２低抵抗化遷移電流値Ｉｓ２は第３低抵抗化遷移電流値Ｉｓ３より大きい。

そして、一般的には、この各素子の特性における各低抵抗化遷移電流値Ｉｓ１，Ｉｓ２，Ｉｓ３は、それぞれ、上述の各高抵抗化遷移電流値Ｉｒ１，Ｉｒ２，Ｉｒ３よりも小さい。従って、初期状態の素子抵抗Ｒｄが高抵抗状態（抵抗変化層ｒｖが非結晶状態）であり、この状態からプログラミング電流Ｉｐを印加していくと、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の特性はＵ字型のプログラミング特性となる。

本実施の形態１のメモリセルｍｃ１では、上記の様な異なるプログラミング特性を有する複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３を直列に接続した構造を備えることで、多値記録を実現できる。以下では、上記図６、図７を用いて、本実施の形態１のメモリセルｍｃ１の多値記録方法について詳しく説明する。

まず、３つの記憶素子ＲＭ１，ＲＭ２，ＲＭ３が全て高抵抗状態にあるとき、メモリセルｍｃ１の抵抗（メモリ抵抗）Ｒｍの値は、第１高抵抗値Ｒａ１、第２高抵抗値Ｒａ２および第３高抵抗値Ｒａ３の和になる。これを、第１状態Ｍ１と表す。

更に、第１状態Ｍ１から、メモリセルｍｃ１に第３低抵抗化遷移電流値Ｉｓ３以上、第２低抵抗化遷移電流値Ｉｓ２未満の電流を印加すると、第３記憶素子ＲＭ３のみが低抵抗状態に遷移する。これを、第２状態Ｍ２と表す。第２状態Ｍ２のメモリ抵抗Ｒｍの値は、第１高抵抗値Ｒａ１、第２高抵抗値Ｒａ２および第３低抵抗値Ｒｃ３の和になる。

更に、第２状態Ｍ２から、メモリセルｍｃ１に第２低抵抗化遷移電流値Ｉｓ２以上、第１低抵抗化遷移電流値Ｉｓ１未満の電流を印加すると、第３記憶素子ＲＭ３に加え、第２記憶素子ＲＭ２も低抵抗状態に遷移する。これを、第３状態Ｍ３と表す。第３状態Ｍ３のメモリ抵抗Ｒｍの値は、第１高抵抗値Ｒａ１、第２低抵抗値Ｒｃ２および第３低抵抗値Ｒｃ３の和になる。

更に、第３状態Ｍ３から、メモリセルｍｃ１に第１低抵抗化遷移電流値Ｉｓ１以上、第３高抵抗化遷移電流値Ｉｒ３未満の電流を印加すると、第２、第３記憶素子ＲＭ２，ＲＭ３に加え、第１記憶素子ＲＭ１も低抵抗状態に遷移する。これを、第４状態Ｍ４と表す。第４状態Ｍ４のメモリ抵抗Ｒｍの値は、第１低抵抗値Ｒｃ１、第２低抵抗値Ｒｃ２および第３低抵抗値Ｒｃ３の和になる。

更に、第４状態Ｍ４から、メモリセルｍｃ１に第３高抵抗化遷移電流値Ｉｒ３以上、第２高抵抗化遷移電流値Ｉｒ２未満の電流を印加すると、第３記憶素子ＲＭ３のみが高抵抗状態に遷移する。これを、第５状態Ｍ５と表す。第５状態Ｍ５のメモリ抵抗Ｒｍの値は、第１低抵抗値Ｒｃ１、第２低抵抗値Ｒｃ２および第３高抵抗値Ｒａ１の和になる。

更に、第５状態Ｍ５から、メモリセルｍｃ１に第２高抵抗化遷移電流値Ｉｒ２以上、第１高抵抗化遷移電流値Ｉｒ１未満の電流を印加すると、第３記憶素子ＲＭ３に加え、第２記憶素子ＲＭ２も高抵抗状態に遷移する。これを、第６状態Ｍ６と表す。第６状態Ｍ６のメモリ抵抗Ｒｍの値は、第１低抵抗値Ｒｃ１、第２高抵抗値Ｒａ２および第３高抵抗値Ｒａ３の和になる。

更に、第６状態から、メモリセルｍｃ１に第１高抵抗化遷移電流値Ｉｒ１以上の電流を印加すると、第２、第３記憶素子ＲＭ２，ＲＭ３に加え、第１記憶素子ＲＭ１も高抵抗状態に遷移する。この状態は、全ての記憶素子ＲＭ１，ＲＭ２，ＲＭ３が高抵抗化している第１状態Ｍ１と同様であり、第１状態Ｍ１に戻ったことになる。そのメモリ抵抗Ｒｍの値も第１状態Ｍ１と同様である。

このように、本実施の形態１のメモリセルｍｃ１では、あるプログラミング電流Ｉｐにおいて、メモリ抵抗Ｒｍが安定する状態が複数存在する（状態Ｍ１〜Ｍ６）。これらの安定状態Ｍ１〜Ｍ６を記憶状態に対応させることで、一つのメモリセルｍｃ１で複数の情報を記憶する多値記録化を実現できる。

以上は、第１状態Ｍ１、第２状態Ｍ２、第３状態Ｍ３、第４状態Ｍ４、第５状態Ｍ５、第６状態Ｍ６と順に遷移させるシーケンスを説明した。一方、例えば、第１状態Ｍ１にあるメモリセルｍｃ１に、第１低抵抗化遷移電流値Ｉｓ１以上、第３高抵抗化遷移電流値Ｉｒ未満のプログラム電流Ｉｐを印加することで、第４状態Ｍ４に直接遷移させることも可能である。

また、第１高抵抗化遷移電流値Ｉｒ１以上のプログラミング電流Ｉｐを印加して一旦全ての素子を高抵抗化した後に、対応する範囲のプログラミング電流Ｉｐを印加して所望の安定状態Ｍ１〜Ｍ６に遷移させることも可能である。同様に、第１低抵抗化遷移電流値Ｉｓ１以上、第３高抵抗化遷移電流値Ｉｒ３未満のプログラミング電流Ｉｐを印加して一旦全ての素子を低抵抗化した後に、対応する範囲のプログラミング電流Ｉｐを印加して所望の安定状態Ｍ１〜Ｍ６に遷移させることも可能である。

また、素子抵抗Ｒｄの各低抵抗値Ｒｃ１，Ｒｃ２，Ｒｃ３の差が小さい場合、あるいは、素子抵抗Ｒｄの各高抵抗値Ｒａ１，Ｒａ２，Ｒａ３の差が小さい場合がある。この場合、２つの素子が高抵抗で１つの素子が低抵抗であるような２つの状態、即ち、第２状態Ｍ２と第６状態Ｍ６との差が小さくなる。同様に、１つの素子が高抵抗で２つの素子が低抵抗であるような２つの状態、即ち、第３状態と第５状態との差が小さくなる。これらの場合、両状態間の区別が困難になる。この場合、各状態の抵抗閾値を読み出しが可能なように設定し、例えば、高抵抗状態にある素子の数が０個、１個、２個、３個となる４状態を安定な記録状態としても良い。

また、上記では、抵抗変化層ｒｖを構成する材料として、カルコゲナイド材料のような相変化材料でも良いし、金属酸化物のような可変抵抗材料でも良いとして説明した。実際には、本実施の形態１のメモリセルｍｃ１を適用する半導体記憶装置の用途によって、より適した材料種を選択し得る。

カルコゲナイド材料のうち、テルル（Ｔｅ）を含むカルコゲナイド材料（ＧｅＳｂＴｅ，ＧＳＴとも言う）は高速で相変化させることができる。即ち、抵抗変化が高速である。従って、Ｔｅを含むカルコゲナイド材料を抵抗変化層ｒｖとして用いることで、記憶素子ＲＭ１，ＲＭ２，ＲＭ３を高速で書き換えることが可能である。このような理由から、本実施の形態１のメモリセルｍｃ１を高速動作性が望まれる用途として用いる場合、抵抗変化層ｒｖは、少なくともＴｅを含むカルコゲナイド材料からなる相変化材料を用いる方が、より好ましい。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。

また、金属酸化物材料のうち、Ｎｉ，Ｔｉ，Ｍｎ，Ｔａ，Ｗ，Ｍｏの少なくとも１つの元素を含む金属酸化物材料は、相変化状態の高温耐性が優れている。即ち、これらの金属酸化物を抵抗変化層ｒｖとして用いることで、記憶素子ＲＭ１，ＲＭ２，ＲＭ３の高温でのデータ保持特性を向上させることができる。このような理由から、本実施の形態１のメモリセルｍｃ１を高温耐性が望まれる用途として用いる場合、抵抗変化層ｒｖは、Ｎｉ，Ｔｉ，Ｍｎ，Ｔａ，Ｗ，Ｍｏの少なくとも１つの元素を含む金属酸化物材料を用いる方が、より好ましい。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。このような金属酸化物材料には、一例として、酸化ニッケル（ＮｉＯ）や酸化チタン（ＴｉＯ）などがある。

このように、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の抵抗変化層ｒｖとしてカルコゲナイド材料、または、金属酸化物材料のいずれを用いるかは、適用する半導体記憶装置の仕様用途や使用環境などを考慮して、上記特徴に合わせて選択する。

また、上記では、一例として、第１記憶素子ＲＭ１の第１電極Ｅ１、第２記憶素子ＲＭ２の第２電極Ｅ２、第３記憶素子ＲＭ３の第３電極Ｅ３の順に、熱伝導率の高い導体材料を適用するとして説明した。このような関係を満たす各電極Ｅ１，Ｅ２，Ｅ３の導体材料を以下に示す。即ち、最も熱伝導率の高い第１電極Ｅ１としてはＷ，Ｍｏなどが好適であり、次に熱伝導率の高い第２電極Ｅ２としてはＴｉＮ，ＺｒＮなどが好適であり、最も熱伝導率の低い第３電極Ｅ３としてはＴａＮ，ＡｌＮ，ＴａＳｉＮなどが好適である。特に、接触する電極同士の化学反応性などを考慮すると、第１電極Ｅ１としてＷ、第２電極Ｅ２としてＴｉＮ、第３電極Ｅ３としてＴａＮを適用する方が、より好ましい。この点に関しては、後の製造方法の説明時により詳しく説明する。

また、各電極Ｅ１，Ｅ２，Ｅ３の厚さは、薄すぎると熱の消散量を調整する効果が薄れてしまい、厚すぎると各記憶素子ＲＭ１，ＲＭ２，ＲＭ３全体の駆動電圧が高くなってしまう。この観点から、各電極Ｅ１，Ｅ２，Ｅ３の厚さは２０ｎｍ以上、５０ｎｍ以下とするのが好ましい。

以上のように、本実施の形態１のメモリセルｍｃ１によれば、複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３に、それぞれ熱伝導率の異なる電極Ｅ１，Ｅ２，Ｅ３を適用することで、複数の安定状態Ｍ１〜Ｍ６を有する電気特性（プログラミング電流Ｉｐ−メモリ抵抗Ｒｍ特性）を実現できる。この複数の安定状態Ｍ１〜Ｍ６を各記憶状態とすることで、多値記録化を実現できる。そして、本実施の形態１のメモリセルｍｃ１では、加熱素子など、メモリセルｍｃ１に新たな構成要素を追加することなく、電極材料を変更することで、上述のような多値記録化を実現できる。従って、素子面積を増大させることなく、メモリセルの多値記録化を実現できる。これは、言い換えれば、多値記録化によって記録密度を向上させたメモリセルにおいて、更に高集積化し易い構造であると言える。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。

更に、本実施の形態１のメモリセルｍｃ１によれば、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の抵抗変化層ｒｖは同じ材料を適用して、上記の効果を得ることができる。言い換えれば、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３を構成する抵抗変化層ｒｖを複数種類用いる必要が無い。これにより、製造プロセスが簡略化でき、特に、微細加工に適している。この点に関しては、後の製造方法の説明時により詳しく説明する。

更に、本実施の形態１のメモリセルｍｃ１によれば、抵抗変化層ｒｖの厚さは同じであっても上記の効果は得られるが、以下のような条件で異なる膜厚を有している方が、より好ましい。即ち、一つのメモリセルｍｃ１を構成する複数の記憶素子ＲＭ１，ＲＭ２、ＲＭ３のうち、異なる記憶素子ＲＭ１，ＲＭ２，ＲＭ３を構成する抵抗変化層ｒｖの厚さは、熱伝導率の高い電極Ｅ１，Ｅ２，Ｅ３に挟まれたものほど薄い方が、より好ましい。その理由を以下で説明する。

上述の例では、第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３は、この順に熱伝導率が高い。従って、図８に示すように、第１電極Ｅ１に挟まれた第１記憶素子ＲＭ１の抵抗変化層ｒｖ、第２電極Ｅ２に挟まれた第２記憶素子ＲＭ２の抵抗変化層ｒｖ、第３電極Ｅ３に挟まれた第３記憶素子ＲＭ３の抵抗変化層ｒｖの順に膜厚Ｔｍが薄い方が、より好ましい。抵抗変化層ｒｖの膜厚Ｔｍが薄いほど、電極Ｅ１，Ｅ２，Ｅ３に散逸するジュール熱の割合が高くなる。即ち、薄い膜厚Ｔｍの抵抗変化層ｒｖであるほど、ジュール熱が逃げ易く、温度が上昇し難い。

そこで、上記のように、熱伝導率が高く、ジュール熱を逃がし易い電極（例えば第１電極Ｅ１）に挟まれた抵抗変化層ｒｖの膜厚Ｔｍを薄くすれば、よりジュール熱が逃げやすくなる。このように、抵抗変化層ｒｖの膜厚Ｔｍを上記のように変えることで、電極Ｅ１，Ｅ２，Ｅ３の材料種を変化させたことによるジュール熱の散逸効果を、より大きく作用させることができる。言い換えれば、各抵抗変化層ｒｖを相変化させるための電流値の差異がより大きくなる。これにより、上記図７を用いて説明した複数の安定状態Ｍ１〜Ｍ６の電流値に対する範囲が大きくなり（より急峻に各状態Ｍ１〜Ｍ６間を遷移するようになり）、動作マージンを大きくとることができる。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。

以下では、本実施の形態１のメモリセルｍｃ１を適用したメモリマトリクスの動作方式について、図９を用いて説明する。図９はメモリマトリクスの等価回路の要部構成図である。メモリセルｍｃｉｊ（ｉ＝１，２，３，・・・，ｍ，・・・）（ｊ＝１，２，３，・・・，ｎ，・・・）は、複数本平行に配置されたワード線ＷＬｉ（ｉ＝１，２，３，・・・，ｍ，・・・）と、ワード線ＷＬｉと交差するように複数本平行に配置されたビット線ＢＬｊ（ｊ＝１，２，３，・・・ｎ，・・・）との交点に配置される。上記図１の平面図と対比させ、上記図２〜図５の断面図を参照すれば、ワード線ＷＬｉが第１金属配線ＥＬ１に対応し、ビット線ＢＬｉが第２金属配線ＥＬ２に対応することが分かる。また、上記図１〜図５を用いて説明したように、一つのメモリセルｍｃｉｊでは、選択素子Ｄ１および記憶素子ＲＭ１，ＲＭ２，ＲＭ３が直列に接続された構造となっている。

本実施の形態１のメモリセルｍｃ１によって構成されたメモリマトリクスのメモリ動作は、以下のようにして行う。

例えば、メモリセルｍｃ１１に書き込み動作を施す場合、１番目のワード線ＷＬ１に電圧Ｖｈを印加し、１番目のビット線ＢＬ１に電圧Ｖｌを印加する。ここで、電圧Ｖｈは電圧Ｖｌよりも高い。従って、メモリセルｍｃ１１の選択素子Ｄ１であるダイオードは順方向バイアスとなり、メモリセルｍｃ１１に電流が流れる。そして、メモリセルｍｃ１１は、この電流（上記図７のプログラム電流Ｉｐ）に応じた抵抗値（メモリ抵抗Ｒｍ）に変位し、書き込み状態となる。

この時、１番目のワード線ＷＬ１以外のワード線ＷＬｉには電圧Ｖｌを印加し、１番目のビット線ＢＬ１以外のビット線ＢＬｊには電圧Ｖｈを印加しておく。これにより、書き込み対象であるメモリセルｍｃ１１以外（非選択）のメモリセルｍｃｉｊでは、選択素子Ｄ１であるダイオードは順方向バイアスとはならず、有意な電流は流れない。このような条件とすることで、非選択のメモリセルｍｃｉｊには、書き込み動作は施されない。このように、書き込み動作の際、非選択のメモリセルｍｃｉｊに誤書き込みが施されないようにするため、整流作用を持つ選択素子Ｄ１が必要となる。また、電圧Ｖｈは選択素子Ｄ１であるダイオードの降伏電圧以下とする。

また、例えば、メモリセルｍｃ１１の記録状態を読み出す場合、１番目のワード線ＷＬ１に電圧Ｖｍを印加し、１番目のビット線ＢＬ１に電圧Ｖｌを印加する。ここで、電圧Ｖｍは電圧Ｖｌよりも高く、かつ、メモリセルｍｃ１１のいずれの記憶素子ＲＭ１，ＲＭ２，ＲＭ３に対しても抵抗を変化させない（抵抗変化層ｒｖに相変化を起こさせない）程度の高さの電圧値である。このような電圧条件下では、メモリセルｍｃ１１の選択素子Ｄ１であるダイオードは順方向バイアスとなり、メモリセルｍｃ１１には書き込み動作が施されない程度の電流が流れる。その際、１番目のビット線ＢＬ１に流れる電流の大きさから、メモリセルｍｃ１１の記憶状態を読み出すことができる。

この時、１番目のワード線ＷＬ１以外のワード線ＷＬｉには電圧Ｖｌ以下の電圧を印加し、１番目のビット線ＢＬ１以外のビット線ＢＬｊには電圧Ｖｍ以上の電圧を印加しておく。これにより、非選択のメモリセルｍｃｉｊでは、選択素子Ｄ１であるダイオードは順方向バイアスとはならず、有意な電流は流れない。従って、上記のような動作により、読み出し電流として、所望のメモリセルｍｃ１１の記憶情報のみに起因する電流を読み出すことができる。このように、読み出し動作の際、非選択のメモリセルｍｃｉｊの情報を誤って読み出さないようにするためにも、整流作用を持つ選択素子Ｄ１が必要となる。

なお、上記では、第１金属配線ＥＬ１をワード線ＷＬｉとして、また、第２金属配線ＥＬ２をビット配線ＢＬｊとして説明したが、これらの関係は逆であっても良い。その場合、各動作のバイアス条件における印加電圧の大小関係も逆にする。

また、本実施の形態１のメモリセルｍｃ１において、上記の記憶動作を実現するためには選択素子Ｄ１が必要であることを説明した。ここでは、上記図２〜図５を用いて説明したように、選択素子Ｄ１としてＰＩＮダイオードを適用したが、これは、ＰＮダイオードであっても良い。その場合、選択素子Ｄ１を構成する真性状態に近いｎ型多結晶シリコンｎ１において、ｎ型不純物濃度を高くした構造とする。

ＰＩＮダイオードは逆方向バイアス時の電流が小さい。従って、選択素子Ｄ１の整流性を重視する用途としては、ＰＩＮダイオードを適用する方がより好ましい。また、ＰＮダイオードは順方向バイアス時の電流が大きい。従って、選択素子Ｄ１のオン電流、または、メモリセルｍｃ１全体の電流駆動力を重視する用途としては、ＰＮダイオードを適用する方がより好ましい。

また、上記では、選択素子Ｄ１としてダイオードを適用した構造を説明した。この選択素子Ｄ１としては、メモリセルｍｃｉｊのメモリ動作時に、選択素子と非選択素子とに流れる電流を制御するための整流性を有することが必要であり、ダイオード以外にも、トランジスタなどを適用しても良い。ただし、本実施の形態１の半導体記憶装置が有するメモリセルｍｃｉｊの選択素子Ｄ１はダイオードである方が、より好ましい。なぜなら、ダイオードは、トランジスタなどと比べて平面的な占有面積が小さく、高集積化に適しているからである。即ち、選択素子Ｄ１として上述のようなダイオードを適用することで、本実施の形態１のメモリセルｍｃｉｊを、より高集積化に適した構造とすることができる。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。

以下では、図１０〜図１９を用いて、本実施の形態１の半導体記憶装置が有するメモリセルｍｃ１の製造方法を説明する。図１０〜図１９は、本実施の形態１のメモリセルｍｃ１の製造工程中を示す要部断面図である。以下の工程中に形成される各構成要素の仕様やその構成要素を備えることの効果は、上記図１〜図９を用いた説明と同じ構成要素に関しては、同様の仕様や効果を有するものとして、ここでの重複した説明は省略する。

まず、図１０に示すように、周辺回路を含むｐ型のシリコン基板１上に、第１配線用導体膜２、第１多結晶シリコン膜３、第２多結晶シリコン膜４、および、第３多結晶シリコン膜５を順に堆積する。ここでは、第１配線用導体膜２を、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法やスパッタリング法などによって形成する。また、第１多結晶シリコン膜３、第２多結晶シリコン膜４、および、第３多結晶シリコン膜５を、それぞれＣＶＤ法などによって形成する。

ここで、上記で形成した膜は、後の加工により上記図２〜図５で説明した以下の構成要素となる。即ち、第１配線用導体膜２は第１金属配線ＥＬ１、第１多結晶シリコン膜３は選択素子Ｄ１のｐ型多結晶シリコンｐ１、第２多結晶シリコン膜４は選択素子Ｄ１のｎ型多結晶シリコンｎ１、第３多結晶シリコン膜５は選択素子Ｄ１のｎ型多結晶シリコンｎ２となる膜である。従って、それぞれの膜の材料や膜厚といった仕様は、上記図２〜図５を用いて説明した、対応する構成の仕様と同様になるように形成する。

次に、図１１に示すように、第３多結晶シリコン膜５の上に第１電極用導体膜（導体膜）Ｅ１ａ、抵抗変化膜ｒｖａ、第１電極用導体膜（導体膜）Ｅ１ｂを順に、スパッタリング法などによって堆積する。本工程で堆積した膜は、後の工程により上記図２〜図５で説明した以下の構成要素となる。即ち、第１電極用導体膜Ｅ１ａ，Ｅ１ｂは第１記憶素子ＲＭ１の第１電極Ｅ１、抵抗変化膜ｒｖａは抵抗変化層ｒｖとなる膜である。従って、それぞれの膜の材料や膜厚といった仕様は、上記図２〜図５を用いて説明した、対応する構成の仕様と同様になるように形成する。

なお、第３多結晶シリコン膜５と第１電極用導体膜Ｅ１ａとの間に、バッファ膜６を形成しても良い。このバッファ膜６は、後の加工により上記図２〜図５で説明したバッファ層ｂｆになる膜であり、これと同様の仕様となるように形成する。

次に、図１２に示すように、第１電極用導体膜Ｅ１ｂの上に第２電極用導体膜（導体膜）Ｅ２ａ、抵抗変化膜ｒｖａ、第２電極用導体膜（導体膜）Ｅ２ｂを順に、スパッタリング法などによって堆積する。本工程で堆積した膜は、後の工程により上記図２〜図５で説明した以下の構成要素となる。即ち、第２電極用導体膜Ｅ２ａ，Ｅ２ｂは第２記憶素子ＲＭ２の第２電極Ｅ２、抵抗変化膜ｒｖａは抵抗変化層ｒｖとなる膜である。従って、それぞれの膜の材料や膜厚といった仕様は、上記図２〜図５を用いて説明した、対応する構成の仕様と同様になるように形成する。

次に、図１３に示すように、第２電極用導体膜Ｅ２ｂの上に第３電極用導体膜（導体膜）Ｅ３ａ、抵抗変化膜ｒｖａ、第３電極用導体膜（導体膜）Ｅ３ｂを順に、スパッタリング法などによって堆積する。本工程で堆積した膜は、後の工程により上記図２〜図５で説明した以下の構成要素となる。即ち、第３電極用導体膜Ｅ３ａ，Ｅ３ｂは第３記憶素子ＲＭ３の第３電極Ｅ３、抵抗変化膜ｒｖａは抵抗変化層ｒｖとなる膜である。従って、それぞれの膜の材料や膜厚といった仕様は、上記図２〜図５を用いて説明した、対応する構成の仕様と同様になるように形成する。

以上のように、上記図１１〜図１３に示す工程では、第１電極用導体膜Ｅ１ａ、抵抗変化膜ｒｖａ、第１電極用導体膜Ｅ１ｂ、第２電極用導体膜Ｅ２ａ、抵抗変化膜ｒｖａ、第２電極用導体膜Ｅ２ｂ、第３電極用導体膜Ｅ３ａ、抵抗変化膜ｒｖａ、第３電極用導体膜Ｅ３ｂを、この順番に堆積したことになる。言い換えれば、本工程では、導体膜、抵抗変化膜および導体膜を、この順番で、複数回（上記の例では３回）繰り返して形成したことになる。

続く工程では、上記の工程までに形成した積層膜に加工を施す。この工程を説明するために用いる以下の図では、シリコン基板１上において、交差する２方向から見た断面図を示す。特に、上記図１を用いて説明した平面図において、第２金属配線ＥＬ２に沿ったＡ１−Ａ１線と同じ箇所の断面（上記図２に対応）と、第１金属配線ＥＬ１に沿ったＢ１−Ｂ１線と同じ箇所の断面（上記図４に対応）とを示す。

図１４に示すように、上記の工程までに形成した積層膜に対してフォトリソグラフィ法および異方性エッチングを施すことで、当該積層膜をライン・アンド・スペース状に加工する。特に、第１配線用導体膜２を第１金属配線ＥＬ１となるように加工するため、Ａ１−Ａ１線に沿った方向に見て、ライン・アンド・スペース形状となるように上記の加工を施す。本工程により、第１配線用導体膜２からなる第１金属配線ＥＬ１が形成される。

次に、図１５に示すように、シリコン基板１上において、上記の構成を形成した側の表面側を覆うようにして、酸化シリコン膜７を形成する。ここでは、低圧（low-Pressure：ＬＰ）ＣＶＤ法などによって、酸化シリコンを主体とする酸化シリコン膜７を形成する。

次に、図１６に示すように、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法によって、酸化シリコン膜７の表面を研磨することで、上記の工程で生じた積層膜間の溝を埋め込むようにして、酸化シリコン膜７からなる層間絶縁膜ＩＬを形成する。

次に、図１７に示すように、シリコン基板１上において、上記の構成を形成した側の表面側を覆うようにして、第２配線用導体膜８を堆積する。ここでは、第２配線用導体膜８は、ＣＶＤ法やスパッタリング法などによって形成する。ここで、第２配線用導体膜８は、後の加工により上記図２〜図５で説明した第２金属配線ＥＬ２となる膜である。従って、第２配線用導体膜８の材料や膜厚といった使用は、上記図２〜図５を用いて説明した第２金属配線ＥＬ２と同様になるように形成する。

次に、図１８に示すように、上記の工程までに形成した構成に対してフォトリソグラフィ法および異方性エッチングを施すことで、当該構成をライン・アンド・スペース状に加工する。特に、第２配線用導体膜８を第２金属配線ＥＬ２となるように加工するため、Ｂ１−Ｂ１線に沿った方向に見て、ライン・アンド・スペース形状となるように上記の加工を施す。本工程により、第２配線用導体膜８からなる第２金属配線ＥＬ２が形成される。

更に、本工程によって、上記図１〜図５を用いて説明した、選択素子Ｄ１、および、複数の記憶素子（第１記憶素子ＲＭ１、第２記憶素子ＲＭ２および第３記憶素子ＲＭ３）が形成されたことになる。より具体的には、第１多結晶シリコン膜３を加工してｐ型多結晶シリコンｐ１とし、第２多結晶シリコン膜４を加工してｎ型多結晶シリコンｎ１とし、第３多結晶シリコン５を加工してｎ型多結晶シリコンｎ２とすることで、これら積層構造で構成される選択素子Ｄ１を形成する。また、第１電極用導体膜Ｅ１ａ，Ｅ１ｂを加工して第１電極Ｅ１とし、抵抗変化膜ｒｖａを加工して抵抗変化層ｒｖとすることで、これらの積層構造で構成される第１記憶素子ＲＭ１を形成する。また、第２電極用導体膜Ｅ２ａ，Ｅ２ｂを加工して第２電極Ｅ２とし、抵抗変化膜ｒｖａを加工して抵抗変化層ｒｖとすることで、これらの積層構造で構成される第２記憶素子ＲＭ２を形成する。また、第３電極用導体膜Ｅ３ａ，Ｅ３ｂを加工して第３電極Ｅ３とし、抵抗変化膜ｒｖａを加工して抵抗変化層ｒｖとすることで、これらの積層構造で構成される第３記憶素子ＲＭ３を形成する。

以上のように、本実施の形態１の製造方法によれば、シリコン基板１上にスタック状に積層する複数の記憶素子ＲＭ１〜ＲＭ３を形成する際に、上記図１４および図１８を用いて示したように、一括して異方性エッチングを施して加工することができる。これは、上述のように加工方法が特殊なカルコゲナイド材料などからなる抵抗変化層ｒｖとして、本実施の形態１のメモリセルｍｃ１では、複数の記憶素子ＲＭ１〜ＲＭ３に渡って、同じ材料からなる抵抗変化層ｒｖを適用できることによる。以下でより詳しく説明する。

例えば、異なる種類のカルコゲナイド材料などを抵抗変化層ｒｖとして適用する場合、同一の条件で加工することが困難となる。これにより、フォトリソグラフィ工程や異方性エッチング工程を複数回に分ける必要が生じる。これらの加工を複数回に分けて施す際には、マスクの合わせずれなどを考慮して、加工寸法に余裕（マージン）を持たせる必要がある。このような加工マージンは、更なる微細化を困難とさせる原因となる。

これに対し、本実施の形態１のメモリセルｍｃ１では、複数の記憶素子ＲＭ１〜ＲＭ３において同じ材料からなる抵抗変化層ｒｖを適用できるから、加工工程を一括して施すことができる。これは、更なる微細加工を施し易い、半導体記憶装置の製造方法である。即ち、本実施の形態１の製造方法によれば、多値記録が可能なメモリセルｍｃ１を、より高集積化することができる。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。

続く工程では、図１９に示すように、シリコン基板１上において、上記の構成を形成した側の表面側を覆うようにして、酸化シリコン膜９を形成する。ここでは、低圧（low-Pressure：ＬＰ）ＣＶＤ法などによって、酸化シリコンを主体とする酸化シリコン膜９を形成する。その後、ＣＭＰ法によって、酸化シリコン膜９の表面を研磨して平坦化することで、上記の工程で形成した構成を覆うようにして、酸化シリコン膜９からなる層間絶縁膜ＩＬを形成する。

以上のようにして、本実施の形態１のメモリセルｍｃ１を備えた半導体記憶装置を形成できる。

（実施の形態２）
本実施の形態２の半導体記憶装置が有するメモリセル（複数のメモリセル）ｍｃ２の構造を、図２０を用いて説明する。本実施の形態２のメモリセルｍｃ２は、以下で説明する構成を除き、上記実施の形態１の構成と同様であり、その構成がもたらす効果も同様である。図２０には、シリコン基板１上において、交差する２方向から見た要部断面図を示している。特に、上記図１を用いて説明した平面図において、第２金属配線ＥＬ２に沿ったＡ１−Ａ１線と同じ箇所の断面（上記図２に対応）と、第１金属配線ＥＬ１に沿ったＢ１−Ｂ１線と同じ箇所の断面（上記図４に対応）とを示している。

本実施の形態２のメモリセルｍｃ２において、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３を構成する抵抗変化層ｒｖは、各電極Ｅ１，Ｅ２，Ｅ３と接する面積が、シリコン基板１に近い位置に配置されたものほど大きい。即ち、シリコン基板１に最も近い位置に配置された第１記憶素子ＲＭ１の抵抗変化層ｒｖが第１電極Ｅ１と接する部分の面積は、シリコン基板１に次に近い位置に配置された第２記憶素子ＲＭ２の抵抗変化層ｒｖが第２電極Ｅ２と接する部分の面積よりも大きい。また、シリコン基板１に最も遠い位置に配置された第３記憶素子ＲＭ３の抵抗変化層ｒｖが第３電極Ｅ３と接する部分の面積は、上記２つの面積よりも小さい。

本実施の形態２のメモリセルｍｃ２は、上記実施の形態１のメモリセルｍｃ１と同様に、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３間で材料の同じ抵抗変化層ｒｖを適用し、材料の異なる電極Ｅ１，Ｅ２，Ｅ３を適用している。特に、最もシリコン基板１に近い第１電極Ｅ１を最も熱伝導率の高い材料とし、最もシリコン基板１から離れた第３電極Ｅ３を最も熱伝導率の低い材料としている。これにより、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３間でジュール熱が散逸する程度が異なり、抵抗変化層ｒｖの抵抗値が上昇する（相変化する）プログラミング電流Ｉｐの値を素子ごとに変えることができる（上記図７参照）。このようにして、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の書き換え電流（低抵抗化または高抵抗化遷移電流）に差を生じさせることができる。

更に、本実施の形態２のメモリセルｍｃ２では、シリコン基板１に近い側（下層側）にある記憶素子（例えば第１記憶素子ＲＭ１）の抵抗変化層ｒｖほど、その断面積を大きくし、電極（例えば第１電極Ｅ１）との接触面積が大きくなっている。電極Ｅ１，Ｅ２，Ｅ３と抵抗変化層ｒｖとの接触面積が大きいほど、抵抗変化層ｒｖに生じるジュール熱は外部に散逸され易い。従って、下層に配置された記憶素子の抵抗変化層ｒｖほど、相変化を起こすために、より大きなプログラミング電流Ｉｐを要する。

このように、本実施の形態２のメモリセルｍｃ２では、上記実施の形態１の構成のメモリセルｍｃ１と同じ効果を、別の構造で実現している。従って、上記実施の形態１の構成に本実施の形態２の上記の構成を適用することで、上述の効果をより得やすい構造にすることができる。即ち、本実施の形態２の構成のメモリセルｍｃ２とすることで、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の書き換え電流の相違をより大きくすることができ、多値記録動作を行うためのプログラミング条件のマージンを、より大きく取ることができる。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。

以下では、上記のような構造の本実施の形態２のメモリセルｍｃ２を有する半導体記憶装置の製造方法を、図２１、図２２を用いて説明する。各図には、上記図１４などと同様に、シリコン基板１上において、交差する２方向から見た断面図を示している。特に、上記図１を用いて説明した平面図において、第２金属配線ＥＬ２に沿ったＡ１−Ａ１線と同じ箇所の断面（上記図２に対応）と、第１金属配線ＥＬ１に沿ったＢ１−Ｂ１線と同じ箇所の断面（上記図４に対応）とを示している。

本実施の形態２のメモリセルｍｃ２の形成方法は、上記図１３で説明した工程まで、上記実施の形態１のメモリセルｍｃ１の形成方法と同様の工程を施す。

続く工程では、図２１に示すように、まず、最上層の第３電極用導体膜Ｅ３ｂ、その下層の抵抗変化膜ｒｖａ、および、その下層の第３電極用導体膜Ｅ３ａまでを、異方性エッチングによって一部除去する。その際、平面的な形状は、上記図１４を用いて説明したようなライン・アンド・スペース形状となるように加工する。その後、抵抗変化膜ｒｖａが選択的に等方性エッチングされる条件を用いて、抵抗変化膜ｒｖａのみをサイドエッチングする。ここでは、両第３電極用導体膜Ｅ３ａ，Ｅ３ｂに挟まれた抵抗変化膜ｒｖａのみにサイドエッチングが加わる。

その後、第３電極用導体膜Ｅ３ａの下層の第２電極用導体膜Ｅ２ｂ、その下層の抵抗変化膜ｒｖａ、および、その下層の第２電極用導体膜Ｅ２ａまでを、異方性エッチングによって、上記図１４と同様に一部除去する。その後、前工程と同様にして、抵抗変化膜ｒｖａのみに選択的にサイドエッチングを施す。ここでは、両第３電極用導体膜Ｅ３ａ，Ｅ３ｂに挟まれた抵抗変化膜ｒｖａと、両第２電極用導体膜Ｅ２ａ，Ｅ２ｂに挟まれた抵抗変化膜ｒｖａとに対してサイドエッチングが加わる。従って、第３電極用導体膜Ｅ３ａ，Ｅ３ｂに挟まれた抵抗素子ｒｖａには、２回のサイドエッチングが施されたことになる。

その後、第２電極用導体膜Ｅ２ａの下の第１電極用導体膜Ｅ１ｂ、その下の抵抗変化膜ｒｖａ、その下層の第１電極用導体膜Ｅ１ａ、バッファ膜６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、および、第１多結晶シリコン膜３を、異方性エッチングによって、上記図１４と同様に一部除去する。その後、前工程と同様にして、抵抗変化膜ｒｖａのみに選択的にサイドエッチングを施す。ここでは、積層された全ての抵抗変化膜ｒｖａに対してサイドエッチングが加わる。従って、第３電極用導体膜Ｅ３ａ，Ｅ３ｂに挟まれた抵抗素子ｒｖａには、３回のサイドエッチングが施されたことになる。更に、第２電極用導体膜Ｅ２ａ，Ｅ２ｂに挟まれた抵抗変化膜ｒｖａには、２回のサイドエッチングが施されたことになる。

続く工程では、上記図１５〜図１７の説明と同様の工程を施す。その後、図２２に示すように、上記図１８を用いて説明したような形状となるように加工する。ただし、本実施の形態２の製造方法では、この工程において、上記図２１を用いて説明した方法と同様にして、異方性エッチングに加えて、抵抗変化膜ｒｖａに対してサイドエッチングを施す。

以上のような工程により、上層の抵抗変化膜ｒｖａほど、多くのサイドエッチングが加えられ、平面的に見て断面積の小さい形状となる。抵抗変化層ｒｖａは、本工程の加工によって抵抗変化層ｒｖとなる。本工程によって、選択素子Ｄ１、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３、および、第２金属配線ＥＬ２が形成されたことになる。

続く工程では、上記図１９の説明と同様の工程を施す。以上のようにして、上記図２０に示す本実施の形態２のメモリセルｍｃ２を形成することができる。

また、抵抗変化膜ｒｖａのサイドエッチングは、例えば上記図１４の工程と同様にして、上層の第３電極用導体膜Ｅ３ｂから下層の第１電極用導体膜Ｅ１ａまでを、異方性エッチングにより加工した後に行っても良い。この場合、全ての抵抗変化膜ｒｖａに対して同じ量のサイドエッチングが施されるから、上述の本実施の形態２の構成による効果は得難くなる。一方、上記実施の形態１のメモリセルｍｃ１と比較して、全ての記憶素子ＲＭ１，ＲＭ２，ＲＭ３において、抵抗変化層ｒｖと電極Ｅ１，Ｅ２，Ｅ３との接触面積は小さくなる。これにより、全ての記憶素子ＲＭ１，ＲＭ２，ＲＭ３に流れるプログラミング電流Ｉｐが、その接触面積に比例して低下することになる。この場合、最も大きな書き換え電流を必要とする第１記憶素子ＲＭ１の電流値が低くなるため、全体として、電流値を低減する効果がある。

また、上記では、下層の抵抗変化層ｒｖほど大きな断面積を有する構成を示した。ここでは、熱伝導率の高い電極に挟まれた抵抗変化層ｒｖほど、大きな断面積を有していることが効果的であって、この条件を満たせば、下層であるか上層であるかは問わない。一方、製造工程の観点からは、上記図２１、図２２で説明したように、上層の抵抗変化膜ｒｖａほど等方性エッチングを受ける回数が増える。従って、製造工程上は、上層の抵抗変化層ｒｖほど断面積が小さくなる。これを考慮すると、下層の抵抗変化層ｒｖを挟む電極（例えば第１電極Ｅ１）ほど、高い熱伝導率を有する電極材料を用いるのが好適である。言い換えれば、本実施の形態２のメモリセルｍｃ２では、複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３において、下層の電極Ｅ１，Ｅ２，Ｅ３ほど熱伝導率が高く、下層の抵抗変化層ｒｖほど電極との接触面積が大きいような、上記図２０を用いて説明した構造が好適である。

また、上述の構成を有する本実施の形態２のメモリセルｍｃ２と同様の効果を発現し得る他の構造を、図２３を用いて説明する。図２３には、本実施の形態２の他のメモリセル（複数のメモリセル）ｍｃ３の要部断面図を示している。その仕様、構成、効果は、以下で説明するものを除き、上記図２０を用いて説明した本実施の形態２のメモリセルｍｃ２と同様である。

本実施の形態２のメモリセルｍｃ３においては、シリコン基板１上に積層された複数（ここでは３つ）の記憶素子ＲＭ１，ＲＭ２，ＲＭ３は、その側面がテーパ状の傾斜を有している。ここで、テーパ状とは、シリコン基板１に遠い側（上層側）から近い側（下層側）に向かって幅広となるような斜面形状のことを言う。本実施の形態２のメモリセルｍｃ３では、下層から順に第１記憶素子ＲＭ１、第２記憶素子ＲＭ２、第３記憶素子ＲＭ３が積層されている。従って、本実施の形態２のメモリセルｍｃ３は、第１記憶素子ＲＭ１の構成要素から第３記憶素子ＲＭ３の構成要素に向かって、その断面積が順次小さくなるような形状を有している。

言い換えれば、下層の記憶素子（例えば第１記憶素子ＲＭ１）ほど、抵抗変化層ｒｖと電極（例えば第１電極Ｅ１）との接触面積が大きくなっている。この点で、本実施の形態２のメモリセルｍｃ３は、上記図２０を用いて先に説明した本実施の形態２のメモリセルｍｃ２と同様の構成を、他の構造で実現している。従って、同様の効果を有する。即ち、本実施の形態２の構成のメモリセルｍｃ３とすることで、各記憶素子ＲＭ１，ＲＭ２，ＲＭ３の書き換え電流の相違をより大きくすることができ、多値記録動作を行うためのプログラミング条件のマージンを、より大きく取ることができる。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。

上記のような構造のメモリセルｍｃ３を形成するためには、図２４に示すように、上記実施の形態１の製造方法における上記図１４で説明した工程において、シリコン基板１上の積層膜に異方性エッチングを施す際に、やや等方的なエッチング条件も加えて加工する。更に、図２５に示すように、上記実施の形態１の製造方法における上記図１８で説明した工程において、シリコン基板１上の積層膜に異方性エッチングを施す際に、やや等方的なエッチング条件も加えて加工する。これにより、複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３の側面がテーパ状の傾斜を有するような、上記図２３のような形状の記憶素子ＲＭ１，ＲＭ２，ＲＭ３を形成できる。

また、上記では、異方性エッチングを施す際に、やや等方的なエッチング条件も加えて加工するとしたが、始めに異方性エッチングを施して上記図１４や図１８のように加工した後、等方性エッチングを施しても良い。

上記の工程以外は、上記図２１、図２２を用いて説明したメモリセルｍｃ２の形成工程と同様である。このようにして、上記図２３を用いて説明したような、本実施の形態２のメモリセルｍｃ３を形成できる。

また、このように側面がテーパ状の傾斜を有した複数の記憶素子ＲＭ１，ＲＭ２，ＲＭ３を有するメモリセルｍｃ３とした場合、層間絶縁膜ＩＬとしての酸化シリコン膜７，９を形成する工程において下記のような利点を有する。

例えば、先に説明した本実施の形態２のメモリセルｍｃ２（上記図２０）では、記憶素子ＲＭ１，ＲＭ２，ＲＭ３の側面において抵抗変化層ｒｖの部分で凹凸を有している。このような形状のメモリセルｍｃ２と比較して、側面がテーパ状の傾斜を有した形状であると、層間絶縁膜ＩＬとしての酸化シリコン膜７，９を埋め込み易い。従って、本実施の形態２のメモリセルｍｃ３によれば、多値記録が可能な記憶素子において、層間絶縁膜ＩＬの絶縁不良などを起こし難くすることができる。結果として、多値記録が可能なメモリセルを備えた半導体記憶装置の性能を、更に向上させることができる。

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態１，２では、メモリセルｍｃ１，ｍｃ２，ｍｃ３が有する複数の記憶素子の数は３つである構造を例にして説明した。ただし、上述の効果は３つの記憶素子を有するメモリセルの場合のみに限定されるものではなく、２つ以上の記憶素子を有する同様のメモリセルに適用して効果的である。

また、例えば、上記実施の形態２では、各記憶素子の抵抗変化層の断面積に相違を持たせた構造（上記図２０のメモリセルｍｃ２）と、記憶素子の側面がテーパ状の傾斜を有した構造（上記図２３のメモリセルｍｃ３）とを別々に例示した。これらの構成は、同時に適用して、より効果的である。

本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。

本発明の実施の形態１である半導体記憶装置の要部平面図である。 図１に示した半導体記憶装置のＡ１−Ａ１線に沿って矢印方向に見た要部断面図である。 図１に示した半導体記憶装置のＡ２−Ａ２線に沿って矢印方向に見た要部断面図である。 図１に示した半導体記憶装置のＢ１−Ｂ１線に沿って矢印方向に見た要部断面図である。 図１に示した半導体記憶装置のＢ２−Ｂ２線に沿って矢印方向に見た要部断面図である。 図１〜図５に示した半導体記憶装置の動作を説明するための説明図である。 図１〜図５に示した半導体記憶装置の特性を示すグラフ図であって、（ａ）はあらかじめ低抵抗状態にあった素子の電流−抵抗特性を示し、（ｂ）はあらかじめ高抵抗状態にあった素子の電流−抵抗特性を示している。 本発明の実施の形態１である他の半導体記憶装置の要部断面図である。 図１〜図５に示した半導体記憶装置の等価回路を示す回路図である、 本発明の実施の形態１である半導体記憶装置の製造工程中における要部断面図である。 図１０に続く半導体記憶装置の製造工程中における要部断面図である。 図１１に続く半導体記憶装置の製造工程中における要部断面図である。 図１２に続く半導体記憶装置の製造工程中における要部断面図である。 図１３に続く半導体記憶装置の製造工程中における要部断面図であって、左は図１のＡ１−Ａ１線に対応する線に沿って見た要部断面図であり、右は図１のＢ１−Ｂ１線に対応する線に沿って見た要部断面図である。 図１４に続く半導体記憶装置の製造工程中における要部断面図である。 図１５に続く半導体記憶装置の製造工程中における要部断面図である。 図１６に続く半導体記憶装置の製造工程中における要部断面図である。 図１７に続く半導体記憶装置の製造工程中における要部断面図である。 図１８に続く半導体記憶装置の製造工程中における要部断面図である。 本発明の実施の形態２である半導体記憶装置の要部断面図であって、左は図１のＡ１−Ａ１線に対応する線に沿って見た要部断面図であり、右は図１のＢ１−Ｂ１線に対応する線に沿って見た要部断面図である。 本発明の実施の形態２である半導体記憶装置の製造工程中であって、図１３に続く製造工程中における要部断面図である。 本発明の実施の形態２である半導体記憶装置の製造工程中であって、図１７に続く製造工程中における要部断面図である。 本発明の実施の形態２である他の半導体記憶装置の要部断面図であって、左は図１のＡ１−Ａ１線に対応する線に沿って見た要部断面図であり、右は図１のＢ１−Ｂ１線に対応する線に沿って見た要部断面図である。 本発明の実施の形態２である他の半導体記憶装置の製造工程中であって、図２１に対応する製造工程中における要部断面図である。 本発明の実施の形態２である他の半導体記憶装置の製造工程中であって、図２２に続く製造工程中における要部断面図である。

符号の説明

１ シリコン基板（半導体基板）
２ 第１配線用導体膜
３ 第１多結晶シリコン膜
４ 第２多結晶シリコン膜
５ 第３多結晶シリコン膜
６ バッファ膜
７，９ 酸化シリコン膜
８ 第２配線用導体膜
ｂｆ バッファ層
ＢＬ１，ＢＬ２，ＢＬｎ ビット線（第２金属配線）
Ｄ１ 選択素子
Ｅ１ 第１電極（電極）
Ｅ１ａ，Ｅ１ｂ 第１電極用導体膜（導体膜）
Ｅ２ 第２電極（電極）
Ｅ２ａ，Ｅ２ｂ 第２電極用導体膜（導体膜）
Ｅ３ 第３電極（電極）
Ｅ３ａ，Ｅ３ｂ 第３電極用導体膜（導体膜）
ＥＬ１ 第１金属配線（ワード線）
ＥＬ２ 第２金属配線（ビット線）
Ｆ１，Ｆ２，Ｆ３ 特性
ＩＬ 層間絶縁膜
Ｉｐ 電流（プログラミング電流）
Ｉｒ１ 第１高抵抗化遷移電流値
Ｉｒ２ 第２高抵抗化遷移電流値
Ｉｒ３ 第３高抵抗化遷移電流値
Ｉｓ１ 第１低抵抗化遷移電流値
Ｉｓ２ 第２低抵抗化遷移電流値
Ｉｓ３ 第３低抵抗化遷移電流値
Ｍ１ 第１状態
Ｍ２ 第２状態
Ｍ３ 第３状態
Ｍ４ 第４状態
Ｍ５ 第５状態
Ｍ６ 第６状態
ｍｃ１，ｍｃ２，ｍｃ３ メモリセル（複数のメモリセル）
ｍｃ１１，ｍｃ１２，ｍｃ１ｎ，ｍｃ２１，ｍｃ２２，ｍｃ２ｎ，ｍｃｍ１，ｍｃｍ２，ｍｃｍｍ メモリセル
ｎ１，ｎ２ ｎ型多結晶シリコン
ｐ１ ｐ型多結晶シリコン
Ｒａ１ 第１高抵抗値
Ｒａ２ 第２高抵抗値
Ｒａ３ 第３高抵抗値
Ｒｃ１ 第１低抵抗値
Ｒｃ２ 第２低抵抗値
Ｒｃ３ 第３低抵抗値
Ｒｄ 抵抗（素子抵抗）
Ｒｍ 抵抗（メモリ抵抗）
ＲＭ１ 第１記憶素子（記憶素子、複数の記憶素子）
ＲＭ２ 第２記憶素子（記憶素子、複数の記憶素子）
ＲＭ３ 第３記憶素子（記憶素子、複数の記憶素子）
ｒｖ 抵抗変化層
ｒｖａ 抵抗変化膜
Ｔｍ 膜厚
Ｖｌ，Ｖｍ，Ｖｈ 電圧
ＷＬ１，ＷＬ２，ＷＬｍ ワード線（第１金属配線）

Claims (20)

1. 半導体基板上に配置された複数のメモリセルを有する半導体記憶装置であって、
   個々の前記メモリセルは、選択素子と、複数の記憶素子とを有し、
   前記選択素子および前記複数の記憶素子は、前記半導体基板上に積層されるように、かつ、電気的に直列に接続されるようにして配置され、
   個々の前記記憶素子は、抵抗変化層と、その上面と下面とにそれぞれ配置された電極とを有し、
   前記抵抗変化層は、ジュール熱によって抵抗値が変化する機能を有し、
   前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
   異なる前記記憶素子を構成する前記抵抗変化層は、それぞれ同じ材料からなり、
   同一の前記記憶素子を構成する前記電極は、それぞれ同じ導体材料からなり、
   異なる前記記憶素子を構成する前記電極は、それぞれ異なる導体材料からなることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
   異なる前記記憶素子を構成する前記電極は、それぞれ、熱伝導率の異なる導体材料からなることを特徴とする半導体記憶装置。
3. 請求項２記載の半導体記憶装置において、
   前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
   異なる前記記憶素子を構成する前記抵抗変化層の厚さは、熱伝導率の高い前記電極に挟まれたものほど薄いことを特徴とする半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、
   前記選択素子は、ダイオードであることを特徴とする半導体記憶装置。
5. 請求項４記載の半導体記憶装置において、
   前記抵抗変化層は、少なくともＴｅを含むカルコゲナイド材料からなることを特徴とする半導体記憶装置。
6. 請求項５記載の半導体記憶装置において、
   前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
   異なる前記記憶素子を構成する前記電極は、前記半導体基板に近い位置に配置されたものほど、高い熱伝導率の導体材料からなり、
   異なる前記記憶素子を構成する前記抵抗変化層は、その前記電極と接する面積が、前記半導体基板に近い位置に配置されたものほど大きいことを特徴とする半導体記憶装置。
7. 請求項５記載の半導体記憶装置において、
   前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
   異なる前記記憶素子を構成する前記電極は、前記半導体装置に近い位置に配置されたものほど、高い熱伝導率の導体材料からなり、
   前記半導体基板上に積層された前記複数の記憶素子は、その側面がテーパ状の傾斜を有していることを特徴とする半導体記憶装置。
8. 請求項４記載の半導体記憶装置において、
   前記抵抗変化層は、Ｎｉ，Ｔｉ，Ｍｎ，Ｔａ，Ｗ，Ｍｏの少なくとも１つの元素を含む金属酸化物材料からなることを特徴とする半導体記憶装置。
9. 請求項８記載の半導体記憶装置において、
   前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
   異なる前記記憶素子を構成する前記電極は、前記半導体基板に近い位置に配置されたものほど、高い熱伝導率の導体材料からなり、
   異なる前記記憶素子を構成する前記抵抗変化層は、その前記電極と接する面積が、前記半導体基板に近い位置に配置されたものほど大きいことを特徴とする半導体記憶装置。
10. 請求項８記載の半導体記憶装置において、
    前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
    異なる前記記憶素子を構成する前記電極は、前記半導体装置に近い位置に配置されたものほど、高い熱伝導率の導体材料からなり、
    前記半導体基板上に積層された前記複数の記憶素子は、その側面がテーパ状の傾斜を有していることを特徴とする半導体記憶装置。
11. 半導体基板上に複数のメモリセルを形成する工程を有する半導体記憶装置の製造方法であって、
    前記複数のメモリセルを構成する個々の前記メモリセルを形成する工程は、
    （ａ）前記半導体基板上に選択素子を形成する工程と、
    （ｂ）前記選択素子上に積層するようにして、複数の記憶素子を形成する工程とを有し、
    前記選択素子および前記複数の記憶素子は、電気的に直列に接続されるようにして形成し、
    前記（ｂ）工程において、前記複数の記憶素子を構成する個々の前記記憶素子を形成する工程は、
    （ｂ１）導体膜、抵抗変化膜および前記導体膜を順に形成する工程と、
    （ｂ２）前記（ｂ１）工程を複数回繰り返すことで、複数の前記導体膜および複数の前記抵抗変化膜の積層膜を形成する工程と、
    （ｂ３）前記導体膜からなる電極と、前記抵抗変化膜からなる抵抗変化層とが積層して配置するように、前記（ｂ１）および（ｂ２）工程で形成した前記複数の導体膜および前記複数の抵抗変化膜の積層膜を一括して加工する工程とを有し、
    前記（ｂ１）および（ｂ２）工程における前記抵抗変化膜は、ジュール熱によって抵抗値が変化する機能を有し、
    前記（ｂ）工程では、
    前記抵抗変化層と、その上面と下面とにそれぞれ配置された前記電極とによって構成される前記記憶素子を複数形成し、
    前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
    異なる前記記憶素子を構成する前記抵抗変化層が、それぞれ同じ材料からなるように、前記（ｂ１）および（ｂ２）工程において前記抵抗変化膜を形成し、
    同一の前記記憶素子を構成する前記電極が、それぞれ同じ導体材料からなるように、前記（ｂ１）および（ｂ２）工程において前記導体膜を形成し、
    異なる前記記憶素子を構成する前記電極が、それぞれ異なる導体材料からなるように、前記（ｂ１）および（ｂ２）工程において前記導体膜を形成することを特徴とする半導体記憶装置の製造方法。
12. 請求項１１記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程では、
    前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
    異なる前記記憶素子を構成する前記電極が、それぞれ、熱伝導率の異なる導体材料からなるように、前記（ｂ１）および（ｂ２）工程において前記導体膜を形成することを特徴とする半導体記憶装置の製造方法。
13. 請求項１２記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程では、
    前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
    異なる前記記憶素子を構成する前記抵抗変化層の厚さが、熱伝導率の高い前記電極に挟まれるものほど薄くなるように、前記（ｂ１）および（ｂ２）工程において前記抵抗変化膜を形成することを特徴とする半導体記憶装置の製造方法。
14. 請求項１３記載の半導体記憶装置の製造方法において、
    前記（ａ）工程では、
    前記選択素子としてダイオードを形成することを特徴とする半導体記憶装置の製造方法。
15. 請求項１４記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程では、
    前記抵抗変化層が少なくともＴｅを含むカルコゲナイド材料からなるように、前記（ｂ１）および（ｂ２）工程において前記抵抗変化膜を形成することを特徴とする半導体記憶装置の製造方法。
16. 請求項１５記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程では、
    前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
    異なる前記記憶素子を構成する前記電極が、前記半導体基板に近い位置に配置されたものほど高い熱伝導率を有する導体材料からなるように、前記（ｂ１）および（ｂ２）工程において前記導体膜を形成し、
    異なる前記記憶素子を構成する前記抵抗変化層において、その前記電極と接する面積が、前記半導体基板に近い位置に配置されたものほど大きくなるように、前記（ｂ３）工程において前記抵抗変化膜を加工することを特徴とする半導体記憶装置の製造方法。
17. 請求項１５記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程では、
    前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
    異なる前記記憶素子を構成する前記電極が、前記半導体基板に近い位置に配置されたものほど高い熱伝導率を有する導体材料からなるように、前記（ｂ１）および（ｂ２）工程において前記導体膜を形成し、
    前記複数の記憶素子の側面がテーパ状の傾斜を有するように、前記（ｂ３）工程において、前記複数の導体膜および前記複数の抵抗変化膜の積層膜を一括して加工することを特徴とする半導体記憶装置の製造方法。
18. 請求項１４記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程では、
    前記抵抗変化層がＮｉ，Ｔｉ，Ｍｎ，Ｔａ，Ｗ，Ｍｏの少なくとも１つの元素を含む金属酸化物材料からなるように、前記（ｂ１）および（ｂ２）工程において前記抵抗変化膜を形成することを特徴とする半導体記憶装置の製造方法。
19. 請求項１８記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程では、
    前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
    異なる前記記憶素子を構成する前記電極が、前記半導体基板に近い位置に配置されたものほど高い熱伝導率を有する導体材料からなるように、前記（ｂ１）および（ｂ２）工程において前記導体膜を形成し、
    異なる前記記憶素子を構成する前記抵抗変化層において、その前記電極と接する面積が、前記半導体基板に近い位置に配置されたものほど大きくなるように、前記（ｂ３）工程において前記抵抗変化膜を加工することを特徴とする半導体記憶装置の製造方法。
20. 請求項１８記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程では、
    前記複数のメモリセルのそれぞれを構成する前記複数の記憶素子のうち、
    異なる前記記憶素子を構成する前記電極が、前記半導体基板に近い位置に配置されたものほど高い熱伝導率を有する導体材料からなるように、前記（ｂ１）および（ｂ２）工程において前記導体膜を形成し、
    前記複数の記憶素子の側面がテーパ状の傾斜を有するように、前記（ｂ３）工程において、前記複数の導体膜および前記複数の抵抗変化膜の積層膜を一括して加工することを特徴とする半導体記憶装置の製造方法。

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