JPWO2012105225A1 - 抵抗変化型不揮発性記憶装置の製造方法 - Google Patents
抵抗変化型不揮発性記憶装置の製造方法 Download PDFInfo
- Publication number
- JPWO2012105225A1 JPWO2012105225A1 JP2012543394A JP2012543394A JPWO2012105225A1 JP WO2012105225 A1 JPWO2012105225 A1 JP WO2012105225A1 JP 2012543394 A JP2012543394 A JP 2012543394A JP 2012543394 A JP2012543394 A JP 2012543394A JP WO2012105225 A1 JPWO2012105225 A1 JP WO2012105225A1
- Authority
- JP
- Japan
- Prior art keywords
- layer
- memory cell
- interlayer insulating
- variable resistance
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 103
- 239000010410 layer Substances 0.000 claims abstract description 1656
- 239000011229 interlayer Substances 0.000 claims abstract description 428
- 230000008859 change Effects 0.000 claims abstract description 390
- 229910052751 metal Inorganic materials 0.000 claims abstract description 362
- 239000002184 metal Substances 0.000 claims abstract description 362
- 238000000034 method Methods 0.000 claims abstract description 220
- 238000004544 sputter deposition Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims description 120
- 229910052760 oxygen Inorganic materials 0.000 claims description 94
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 92
- 239000001301 oxygen Substances 0.000 claims description 92
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 50
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 42
- 230000000149 penetrating effect Effects 0.000 claims description 30
- 239000010931 gold Substances 0.000 claims description 24
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 20
- 229910052763 palladium Inorganic materials 0.000 claims description 14
- 229910052697 platinum Inorganic materials 0.000 claims description 14
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 12
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 12
- 229910052741 iridium Inorganic materials 0.000 claims description 12
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 12
- 229910044991 metal oxide Inorganic materials 0.000 claims description 12
- 150000004706 metal oxides Chemical class 0.000 claims description 12
- 229910052707 ruthenium Inorganic materials 0.000 claims description 12
- 229910052709 silver Inorganic materials 0.000 claims description 12
- 239000004332 silver Substances 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 11
- 239000010949 copper Substances 0.000 abstract description 140
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 138
- 229910052802 copper Inorganic materials 0.000 abstract description 138
- 238000003860 storage Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 254
- 230000008569 process Effects 0.000 description 136
- 239000004065 semiconductor Substances 0.000 description 97
- 239000010409 thin film Substances 0.000 description 78
- 239000000463 material Substances 0.000 description 62
- 239000004020 conductor Substances 0.000 description 40
- 238000010586 diagram Methods 0.000 description 36
- 229910052581 Si3N4 Inorganic materials 0.000 description 32
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 32
- 238000000151 deposition Methods 0.000 description 30
- 230000015572 biosynthetic process Effects 0.000 description 26
- 230000002950 deficient Effects 0.000 description 24
- 238000005530 etching Methods 0.000 description 22
- 230000008021 deposition Effects 0.000 description 20
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 20
- 229910001936 tantalum oxide Inorganic materials 0.000 description 20
- 238000009413 insulation Methods 0.000 description 18
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 14
- 239000007772 electrode material Substances 0.000 description 14
- 229910000314 transition metal oxide Inorganic materials 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 12
- 239000012212 insulator Substances 0.000 description 12
- 239000000203 mixture Substances 0.000 description 12
- 229910000510 noble metal Inorganic materials 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 238000005546 reactive sputtering Methods 0.000 description 12
- 238000000231 atomic layer deposition Methods 0.000 description 10
- 239000000470 constituent Substances 0.000 description 10
- 229910052715 tantalum Inorganic materials 0.000 description 10
- UQSXHKLRYXJYBZ-UHFFFAOYSA-N Iron oxide Chemical compound [Fe]=O UQSXHKLRYXJYBZ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 238000005498 polishing Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- -1 silicon fluorine oxide Chemical compound 0.000 description 8
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 8
- 239000011787 zinc oxide Substances 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 6
- 229910004304 SiNy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 239000011737 fluorine Substances 0.000 description 6
- 229910052731 fluorine Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 6
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- 229910020177 SiOF Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910004158 TaO Inorganic materials 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 229910000428 cobalt oxide Inorganic materials 0.000 description 4
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910000480 nickel oxide Inorganic materials 0.000 description 4
- 229910000484 niobium oxide Inorganic materials 0.000 description 4
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005477 sputtering target Methods 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- 229910001935 vanadium oxide Inorganic materials 0.000 description 4
- POFFJVRXOKDESI-UHFFFAOYSA-N 1,3,5,7-tetraoxa-4-silaspiro[3.3]heptane-2,6-dione Chemical compound O1C(=O)O[Si]21OC(=O)O2 POFFJVRXOKDESI-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 239000005751 Copper oxide Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- FEBFYWHXKVOHDI-UHFFFAOYSA-N [Co].[P][W] Chemical compound [Co].[P][W] FEBFYWHXKVOHDI-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910000431 copper oxide Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 238000006479 redox reaction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 150000003481 tantalum Chemical class 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
メモリセルホール内に埋め込み形成される抵抗変化素子の上部電極と電気的に導通しないように、確実にメモリセルホールの底部に下部電極となる金属電極を形成することができる、抵抗変化型不揮発性記憶装置の製造方法を提供する。複数の下層銅配線（１８）を形成する工程と、第３の層間絶縁層（１９）を形成する工程と、第３の層間絶縁層（１９）に、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホール（２０）を形成する工程と、複数のメモリセルホール（２０）の底部にスパッタリングにより金属電極層（２２）を形成する工程と、複数のメモリセルホール（２０）内に抵抗変化層（２３）を埋め込み形成する工程と、複数のメモリセルホール（２０）内に埋め込み形成された抵抗変化層（２３）のそれぞれに接続される複数の上層銅配線（２４）を形成する工程とを含む。
Description
本発明は、抵抗変化層を備えるクロスポイント型の抵抗変化型不揮発性記憶装置に関し、特に微細化に適した構造の抵抗変化型不揮発性記憶装置及びその製造方法に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性半導体記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた抵抗変化型不揮発性記憶装置（以下、ＲｅＲＡＭとも呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持し続けることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
特許文献１では、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグを形成した構成が示されている。このメモリプラグは抵抗変化素子と金属−絶縁体−金属（ＭＩＭ）構造のダイオード素子から構成させている。抵抗変化素子は、下部電極層、複合金属酸化物、及び上部電極層の３層構成からなり、ダイオード素子は金属層、絶縁体層、及び金属層の３層構成から構成される。さらに抵抗変化素子とダイオード素子を接続する電極層を設けているため、メモリプラグは計７層の積層構造から成っている。
また、特許文献２では、ビット線とワード線との間に抵抗構造体とダイオード構造体を有するクロスポイント型ＲｅＲＡＭが開示されている。
特許文献３においても、ビット線とワード線との間に下部電極と可変抵抗体及び上部電極から構成される可変抵抗素子と、この可変抵抗素子に直列に接続した非線形素子から構成されるクロスポイント型ＲｅＲＡＭが開示されている。
上記特許文献１、特許文献２及び特許文献３等に記載のメモリセル構造は、ビット線とワード線との交点部分に抵抗変化素子とダイオード素子とを形成したものである。そのようなメモリセルを構成するためには、３層以上の積層構造が必要である。例えば、ビット線を抵抗変化素子の下部電極として共用し、ワード線をダイオード素子の上部電極として共用し、さらに抵抗変化素子の上部電極とダイオード素子の下部電極を共用して中間電極層とした場合、メモリセルは、抵抗変化素子を構成する抵抗変化層と、中間電極層と、ダイオード素子を構成するダイオード層（絶縁体層又は半導体層）とを具備する積層構造となる。
そのようなメモリセルは、例えば、次のような製造方法に従って製造することができる。すなわち、図２３の（ａ）のように、あらかじめ加工されたビット線１上に、抵抗変化層２と、中間電極層３、及びダイオード層４をこの順に成膜して積層膜を形成した後に、図２３の（ｂ）のようにリソグラフィとドライエッチングを用いて当該積層膜をピラー形状に加工する。図２３の（ｂ）では、１つのピラーのみが示されているが、実用には、各メモリセルに対応する多数のピラーが互いに隣接して形成される。その後、図２３の（ｃ）に示すように、ピラー形状に加工された積層膜を層間絶縁層８によって埋め込み、最後に、層間絶縁層８上にダイオード層４に接続されるワード線５を形成する。
ここで、ビット線１、抵抗変化層２及び中間電極層３から構成される積層体が、抵抗変化素子６として機能し、中間電極層３、ダイオード層４（ここでは、半導体層）及びワード線５から構成される積層体が、金属−半導体−金属（ＭＳＭ）ダイオード素子７として機能する。抵抗変化素子６とダイオード素子７とが１つのメモリセルを構成する。
ところで、抵抗変化素子６とダイオード素子７との各厚さを変えずにメモリセルを微細化しようとすると、つまりメモリセルの各層の膜厚方向の設計ルールはそのままで横方向の寸法のみ微細化しようとすると、メモリセルのアスペクト比（メモリセルの高さ／メモリセルの幅）が高くなる。
前述した方法に従って、ドライエッチングにて高アスペクト比のピラー形状のメモリセルを形成しようとすると、エッチング時にマスクパターン層が消耗するために、メモリセルがテーパー形状になりやすくなる。マスクパターン層を厚く設けることでマスクパターン層の耐久性を向上できるが、厚いマスクパターン層によって微細パターンの精度が損なわれるという別の問題が生じる。
このように、ドライエッチングにより高アスペクト比のピラー形状のメモリセルを形成する方法は微細化に適さないため、そのような方法によって大容量の抵抗変化型不揮発性記憶装置を実現することは困難である。なお、本明細書において、抵抗変化型不揮発性記憶装置とは、複数の抵抗変化素子を備える不揮発性記憶装置をいう。
また、配線や電極にしばしば用いられる材料である、例えば銅（Ｃｕ）は蒸気圧が低く、また例えば白金（Ｐｔ）やパラジウム（Ｐｄ）等の貴金属材料は蒸気圧及び反応性が共に低い。このような材料自体の性質もドライエッチングによる微細なパターン形成を困難にしている。
そこで、微細化への有力なアプローチとして、層間絶縁層を先に形成し、その後に、その層間絶縁層にメモリセルホールを設け、層間絶縁層に設けたメモリセルホール内に抵抗変化素子やダイオード素子を形成する方法が考えられる。この方法では、メモリセルホール内に抵抗変化材料や電極材料、半導体材料を埋め込み形成することでメモリセルが形成される。このように抵抗変化素子がメモリセルホール内に埋め込み形成される抵抗変化型不揮発性記憶素子では、抵抗変化素子の上部電極と下部電極とが短絡しないように形成されることが必要となる。具体的には、メモリセルホールの微細化に伴い、抵抗変化素子の下部電極となる金属電極をメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに形成することが重要である。ところが、抵抗変化素子の上部電極と電気的に短絡しないように確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極を形成する製造方法は未だに確立されていない。
そこで、本発明は、上記従来の課題を解決するためになされたものであり、抵抗変化素子の上部電極と電気的に導通しないように、確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極を形成することができる、抵抗変化型不揮発性記憶装置の製造方法、およびそのような製造方法に適した構造を有する抵抗変化型不揮発性記憶装置を提供することを目的とする。
上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の製造方法の１つの態様は、基板上に複数の下層配線を形成する工程と、前記複数の下層配線上及び前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールの少なくとも底部にスパッタリングにより金属電極層を形成する工程と、前記金属電極層に接続されるように前記複数のメモリセルホール内に抵抗変化層を埋め込み形成する工程と、前記層間絶縁層上及び前記抵抗変化層上に、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線を形成する工程とを含む。
上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の１つの態様は、基板と、前記基板上に形成された複数の下層配線と、前記複数の下層配線上及び前記基板上に形成された層間絶縁層であって、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホールが形成された層間絶縁層と、前記複数のメモリセルホールの底部に形成された金属電極層と、前記金属電極層に接続されるように前記複数のメモリセルホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層上及び前記抵抗変化層上に形成され、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線とを備える。
本発明の製造方法及び抵抗変化型不揮発性記憶装置によれば、抵抗変化素子の上部電極と電気的に短絡しないように、確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極層が形成される。これにより、抵抗変化素子がメモリセルホール内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
本発明の抵抗変化型不揮発性記憶装置の製造方法の１つの態様は、基板上に複数の下層配線を形成する工程と、前記複数の下層配線上及び前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールの少なくとも底部にスパッタリングにより金属電極層を形成する工程と、前記金属電極層に接続されるように前記複数のメモリセルホール内に抵抗変化層を埋め込み形成する工程と、前記層間絶縁層上及び前記抵抗変化層上に、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線を形成する工程とを含む。
これにより、底部に金属電極層を形成するためのメモリセルホールは上部近傍の開口径が底部近傍の開口径よりも小さいので、金属電極層の形成では、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。よって、例えば、メモリセルホールの底部および底部近傍の内壁部のみに数ｎｍから数１０ｎｍの薄膜領域で金属電極層を形成することができる。これは、層間絶縁層に設けた直径１００ｎｍ以下の微細径のメモリセルホール内に抵抗変化素子（例えば、クロスポイント型ＲｅＲＡＭ）を製造する上で最も有利な手法の一つである。
ここで、このような特徴的な構造のメモリセルホールの製造方法の一つとして、前記複数のメモリセルホールを形成する工程が、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径と同等か、もしくは底部近傍の開口径よりも大きい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの底部の径よりも、当該メモリセルホールの上部近傍の開口径が小さくなるように、当該メモリセルホールの上部内壁に絶縁膜を形成する工程とを含んでもよい。これにより、メモリセルホールの上部内壁に逆テーパー形状の絶縁膜を堆積することで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
このとき、前記絶縁膜を形成する工程では、前記絶縁膜としてＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を堆積してもよい。
また、上記のような特徴的な構造のメモリセルホールの製造方法の他の一つとして、前記層間絶縁層を形成する工程は、前記層間絶縁層として、前記下層配線上及び前記基板上の下層層間絶縁層と、当該下層層間絶縁層上の上層層間絶縁層とを形成する工程を含み、前記複数のメモリセルホールを形成する工程は、前記下層層間絶縁層および前記上層層間絶縁層に、前記下層配線の表面まで貫通する複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの前記上層層間絶縁層を貫通する部分の開口径が、前記下層層間絶縁層を貫通する部分の開口径よりも小さくなるように、ウエットエッチングにより、前記下層層間絶縁層を貫通する部分の径を、前記上層層間絶縁層を貫通する部分の径より広くする工程とを含む構成とすることができる。これにより、層間絶縁層を下層層間絶縁層と上層層間絶縁層を含む少なくとも２層構造にし、それらを貫通するメモリセルホールにおいて、下層層間絶縁層だけをエッチングで広げることで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
ここで、前記抵抗変化層を埋め込み形成する工程は、前記金属電極層上に第１抵抗変化層を形成する工程と、前記第１抵抗変化層上に第２抵抗変化層を形成する工程とを含み、前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高くてもよい。
なお、前記金属電極層を形成する工程では、前記底部とともに、前記メモリセルホールの底部近傍の内壁部に前記金属電極層が形成されるように、前記金属電極層を形成してもよい。金属電極層がメモリセルホールの底部と底部近傍の内壁部に形成されたとしても、上部内壁に形成されない限り、金属電極層と上層配線（上部電極）との短絡は回避されるからである。
また、前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含むことが望ましい。
これにより、金属電極層、抵抗変化層及び上層配線から構成される抵抗変化素子は良好な抵抗変化特性が得られる。
さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を形成する工程を含み、前記複数の下層配線を形成する工程では、前記基板上に複数のストライプ形状の前記複数の下層配線を形成し、前記複数の上層配線を形成する工程では、前記ダイオード素子の上部電極と接続され、前記下層配線に立体交差する複数のストライプ形状の前記複数の上層配線を形成してもよい。
これにより、抵抗変化素子とダイオード素子とが直列接続されて構成されたメモリセルを備える抵抗変化型不揮発性記憶装置が製造され、超集積化が可能なクロスポイント型の抵抗変化型不揮発性記憶装置を製造できる。
また、前記下層配線上に、前記層間絶縁層を形成する工程から前記上層配線を形成する工程までを、さらに繰り返して形成し、前記抵抗変化層と前記ダイオード素子とから構成される記憶素子層をさらに積層することが可能である。
この多層化によりさらなる大容量のクロスポイント型の抵抗変化型不揮発性記憶装置を製造できる。
上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の１つの態様は、基板と、前記基板上に形成された複数の下層配線と、前記複数の下層配線上及び前記基板上に形成された層間絶縁層であって、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホールが形成された層間絶縁層と、前記複数のメモリセルホールの底部に形成された金属電極層と、前記金属電極層に接続されるように前記複数のメモリセルホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層上及び前記抵抗変化層上に形成され、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線とを備える。
これにより、底部に金属電極層を形成するためのメモリセルホールは上部近傍の開口径が底部近傍の開口径よりも小さいので、金属電極層の形成では、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。よって、例えば、層間絶縁層に設けた直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
ここで、このような特徴的な構造のメモリセルホールの構造の一つとして、前記複数のメモリセルホールの上部内壁には、当該メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるように、絶縁膜が形成されていてもよい。
このとき、前記絶縁膜は、ＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種であるのが好ましい。
これらにより、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを備え、直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
また、上記のような特徴的な構造のメモリセルホールの構造の他の一つとして、前記層間絶縁層は、前記下層配線上及び前記基板上に形成された下層層間絶縁層と、前記下層層間絶縁層上に形成された上層層間絶縁層とを含み、前記メモリセルホールは、前記下層層間絶縁層および前記上層層間絶縁層を前記下層配線の表面まで貫通し、前記メモリセルホールのうち前記上層層間絶縁層を貫通する部分の開口径が前記下層層間絶縁層を貫通する部分の開口径よりも小さくてもよい。これにより、メモリセルホールの上部内壁に逆テーパー形状の絶縁膜を堆積することで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
これもまた、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを備え、直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
ここで、前記抵抗変化層は、前記金属電極層上に形成された第１抵抗変化層と、前記第１抵抗変化層上に形成された第２抵抗変化層とを含み、前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高くてもよい。
また、前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含んでもよい。
これにより、金属電極層、抵抗変化層及び上層配線から構成される抵抗変化素子は良好な抵抗変化特性が得られる。
また、さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を備え、前記複数の下層配線は、前記基板上に複数のストライプ形状となるように形成され、前記複数の上層配線は、前記ダイオード素子の上部電極に接続され、前記下層配線に立体交差する複数のストライプ形状となるように形成されていてもよい。
これにより、抵抗変化素子とダイオード素子とが直列接続されて構成されたメモリセルを備える抵抗変化型不揮発性記憶装置が構成され、超集積化が可能なクロスポイント型の抵抗変化型不揮発性記憶装置を実現できる。
さらに、前記下層配線上に形成された、前記層間絶縁層、前記金属電極層、前記抵抗変化層、前記ダイオード素子および前記上層配線を１つの構成単位として、前記構成単位をさらに１層以上積層して備え、２層目以降の上層の前記構成単位の層においては、１層下の前記構成単位の層の前記上層配線が、当該構成単位の層の前記下層配線を兼ねていてもよい。
この多層化により、さらなる大容量のクロスポイント型の抵抗変化型不揮発性記憶装置を実現できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや抵抗変化素子等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。つまり、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
（第１の実施の形態）
図１の（ａ）、図１の（ｂ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００の構成を説明する図であり、図１の（ａ）は平面図、図１の（ｂ）は図１の（ａ）に示す１Ａ−１Ａ線に沿う抵抗変化型不揮発性記憶装置１００の断面を矢印方向に見た断面図である。また、図２は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
図１の（ａ）、図１の（ｂ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００の構成を説明する図であり、図１の（ａ）は平面図、図１の（ｂ）は図１の（ａ）に示す１Ａ−１Ａ線に沿う抵抗変化型不揮発性記憶装置１００の断面を矢印方向に見た断面図である。また、図２は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
図１の（ａ）、図１の（ｂ）及び図２に示すように、本実施の形態の抵抗変化型不揮発性記憶装置１００は、基板１１と、基板１１上に形成された第２の層間絶縁層１６と、第２の層間絶縁層１６内に形成された複数の埋め込み導体１７及び複数の下層配線１８と、第２の層間絶縁層１６及び複数の下層配線１８上に形成され、複数のメモリセルホール２０を具備する第３の層間絶縁層１９と、複数のメモリセルホール２０内にそれぞれ形成された金属電極層２２と、金属電極層２２に接続されるようにメモリセルホール２０内に埋め込み形成された抵抗変化層２３と、第３の層間絶縁層１９上に形成された第４の層間絶縁層２６と、第４の層間絶縁層２６内でかつ第３の層間絶縁層１９上及び抵抗変化層２３上に形成され、複数の抵抗変化層２３のそれぞれに接続される上層配線２４とを備えている。
メモリセルホール２０は、第３の層間絶縁層に下層配線１８の表面まで貫通して形成されている。ここで、第３の層間絶縁層１９は本発明に係る「層間絶縁層」の一例である。メモリセルホール２０は、メモリセルホール２０の上部近傍に新たな絶縁膜１９ａを備えており、これにより、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さい、ひさし形状構造を有する（図２参照）。また、これらのメモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍とに、スパッタリングによって金属電極層２２が形成されている。
また、本実施の形態に係る抵抗変化型不揮発性記憶装置は、必ずしも、図１に示された全ての構成要素を備える必要はない。図２は、図１における主要部、つまり、本実施の形態に係る抵抗変化型不揮発性記憶装置の最低限の構成要素を示す図である。本図に示されるように、本実施の形態に係る抵抗変化型不揮発性記憶装置は、少なくとも、（１）基板１１（図示せず）と、（２）基板１１上に形成された複数の下層配線１８と、（３）それら複数の下層配線１８上及び基板１１上に形成された層間絶縁層であって、層間絶縁層に、下層配線１８の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホール２０が形成された、層間絶縁層（第３の層間絶縁層１９）と、（４）それら複数のメモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍とに形成された金属電極層２２と、（５）その金属電極層２２に接続されるように複数のメモリセルホール２０内に埋め込み形成された抵抗変化層２３と、（６）層間絶縁層（第３の層間絶縁層１９）上及び抵抗変化層２３上に形成され、それぞれ複数のメモリセルホール２０内に埋め込み形成された抵抗変化層２３のそれぞれに接続される複数の上層配線２４とを備える不揮発性記憶装置である。
ここで、メモリセルホール２０の「上部近傍」とは、メモリセルホール２０の深さ方向における上半分の領域を意味し、より典型的には、メモリセルホール２０の最上端（開口部分）近傍を指す。また、メモリセルホール２０の「開口径」とは、メモリセルホール２０を基板の主面に平行な方向に切断して得られる断面（メモリセルホール２０の外形）が円形である場合にはその円形の直径であり、断面が矩形である場合には辺（最も短い辺）の長さである。また、メモリセルホール２０の「底部近傍（単に「底部近傍」）」とは、メモリセルホール２０の深さ方向における下半分を意味し、より典型的には、メモリセルホール２０の底面を指す。また、メモリセルホール２０の「内壁（部）の底部近傍」あるいは「底部近傍の内壁（部）」とは、メモリセルホール２０の内壁のうち、深さ方向における下半分を意味する。また、メモリセルホール２０の「内壁（部）」とは、メモリセルホール２０の底面を除く内側面を意味する。
また、「上部近傍の開口径が底部近傍の開口径よりも小さくなる」とは、メモリセルホール２０の上部近傍が底部近傍よりも幅狭な構造になっていることを意味し、言い換えると、メモリセルホール２０の上部近傍に「ひさし（逆テーパー部）」が形成されていることを意味する。例えば、メモリセルホール２０の底部の開口径に対するメモリセルホール２０の最上端の開口径の比が、１未満であればよいが、好ましくは０．８２以下、さらに好ましくは０．７２以下である。これらの程度は、メモリセルホール２０の外形寸法・アスペクト比、ひさし（逆テーパー部）を構成する絶縁膜１９ａの材料・製法、底部に堆積させる金属電極層２２の材料・製法等に依存して適宜決定すればよい。要するに、メモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍にだけ、金属電極層２２が堆積されるように、「ひさし（逆テーパー部）」の大きさを適宜決定すればよい。これによって、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。
本明細書における基板１１とは、半導体基板である。本実施の形態では、その一例として、図１の（ｂ）に示されるように、シリコン基板１１ａ上にトランジスタ等の能動素子１２を集積し、第１の層間絶縁層１３を設けた半導体回路基板を、基板１１として用いている。図１の（ｂ）では、能動素子１２として、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ及びゲート電極１２ｄから構成されるトランジスタを例示しているが、基板１１に設けられる能動素子１２は、このようなトランジスタに限られるものではなく、一般にＤＲＡＭ等のメモリ回路に必要な素子が含まれる。
各下層配線１８は、ストライプ形状に形成されていて、当該ストライプ形状の幅方向に互いに間隔を置いて配置されている。埋め込み導体１７及び下層配線１８には種々の導電体を用いることができ、例えば、銅で構成されている。
なお、図１の（ｂ）には、複数の抵抗変化素子２５が、第２の層間絶縁層１６内に形成された複数のストライプ形状の下層配線１８、及び、複数の埋め込み導体１７を介して、能動素子１２に接続された構造が示されているが、本実施の形態に係る抵抗変化型不揮発性記憶装置はこのような構造に限定されない。たとえば、１つのメモリセルが１つの抵抗変化素子（Ｒ）と１つの選択トランジスタ（Ｔ）（いわゆる１Ｔ１Ｒ型）で構成される場合、各抵抗変化素子の下部電極は対応するトランジスタと一対一に接続される。
金属電極層２２は、金属元素から構成されていればよい。特に、抵抗変化特性を好適に発現させるためには、金属電極層２２は、Ｐｔ族金属の貴金属から構成されていていることが望ましい。なお、金属電極層２２は、２種類以上の金属の積層で構成されてもよいし、前記金属に他の金属がドープされたり、合金として形成されている構成でもよい。また、金属電極層２２に用いる材料が、抵抗変化層２３にマイグレーションしやすい電極材料とマイグレーションしにくい電極材料とを含む２種類以上の金属の合金である場合、抵抗変化現象を安定的に発現させることができる。また、金属電極層２２の抵抗変化層２３へのマイグレーションを抑制することにより、金属電極層２２及び抵抗変化層２３の界面形状を平坦に保つことができ、抵抗変化特性のばらつきを低減することができる。これは、金属電極層２２の電極材料が抵抗変化層２３にマイグレーションして界面形状が平坦でなくなると、金属電極層２２の突起部に電界が集中して抵抗変化特性に大きなばらつきが生じることがあるためである。
抵抗変化型不揮発性記憶装置１００には、さらに、複数の上層配線２４が、第３の層間絶縁層１９上に、下層配線１８に対して立体交差する方向（例えば、平面的に見て直交する方向）にストライプ形状で形成されている。各上層配線２４は、ストライプ形状に形成されていて、当該ストライプ形状の幅方向に互いに間隔を置いて配置されている。上層配線２４には種々の導電体を用いることができ、例えば、銅で構成されている。
立体交差する複数の上層配線２４と複数の下層配線１８の各交点には複数のメモリセルホール２０が形成されている。複数のメモリセルホール２０は、それぞれの下層配線１８の表面がメモリセルホール２０の底部に露出するように開口して形成されている。
金属電極層２２はメモリセルホール２０の底部開口の下層配線１８上に形成されている。
抵抗変化層２３は、金属電極層２２上に、各メモリセルホール２０を埋めるようにして形成されている。この抵抗変化層２３と、この抵抗変化層２３に接続される金属電極層２２と、上層配線２４とにより抵抗変化素子２５を構成している。抵抗変化層２３としては、酸素不足型の遷移金属酸化物膜もしくはペロブスカイト系酸化膜が用いられ得る。酸素不足型の遷移金属酸化物膜として、例えば、タンタル酸化膜（ＴａＯｘ）、ニッケル酸化膜（ＮｉＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、鉄酸化膜（ＦｅＯｘ）、バナジウム酸化膜（ＶＯｘ）、亜鉛酸化膜（ＺｎＯｘ）、ニオブ酸化膜（ＮｂＯｘ）、チタン酸化膜（ＴｉＯｘ）、タングステン酸化膜（ＷＯｘ）又はコバルト酸化膜（ＣｏＯｘ）又は銅酸化膜（ＣｕＯｘ）等が用いられ得る。ペロブスカイト系酸化膜として、例えば、ＰｒＣａＭｎＯ３、ＬａＣａＭｎＯ３又はＳｒＴｉＯ３等を用いることができる。
これらのうち、酸素不足型タンタル酸化物（ＴａＯｘ）は、抵抗変化特性の安定性や作製の再現性等の面から好ましい。以下では抵抗変化層２３が酸素不足型タンタル酸化物（ＴａＯｘ）で構成される例を示す。ここで、酸素不足型とは、ＴａＯｘと記したときに、ＴａとＯの組成比に関して、化学量論組成よりも酸素量が少ない組成を意味している。化学量論組成のタンタル酸化物は、Ｔａ２Ｏ５であるので、酸素不足型のＴａＯｘにおけるｘの範囲は、０＜ｘ＜２．５となる。ＴａＯｘにおけるｘの範囲は、好ましくは０．８≦ｘ≦１．９である。
なお、図１の（ａ）に示すように、上層配線２４は、抵抗変化素子２５がマトリクス状に形成された領域外まで延在されている。また、下層配線１８及び上層配線２４は、抵抗変化素子２５が形成されたマトリクス領域とは異なる領域において、能動素子１２にそれぞれ電気的に接続されている。すなわち、図１の（ｂ）においては、下層配線１８は、埋め込み導体１７、回路配線１５及び埋め込み導体１４を介して能動素子１２のソース領域１２ａに電気的に接続されている。なお、上層配線２４についても、埋め込み導体２７の（図１の（ａ）参照）を介して別の能動素子に接続されていてもよい（図１の（ｂ）には図示せず）。
本実施の形態においては、第３の層間絶縁層１９及び第４の層間絶縁層２６としては、ＣＶＤによる酸化シリコン膜（ＳｉＯ２膜）、オゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤにより形成したＴＥＯＳ−ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化膜（ＳｉＯＣ膜）、あるいはシリコンフッ素酸化膜（ＳｉＯＦ膜）等を用いてもよい。
また、第３の層間絶縁層１９は、メモリセルホール２０の形成を容易にするために、積層構造にしてもよい。例えば、第３の層間絶縁層１９が上層と下層を含む場合、下層側をドライエッチングに対してエッチング耐性を有する膜とし、上層側をそれ以外の絶縁性材料とすることができる。例えば、Ｃ４Ｆ８やＣ５Ｆ８などのフルオロカーボン系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜としては、ＣＶＤにより形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用いることができる。他方、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いることができる。
抵抗変化素子２５を構成する抵抗変化層２３は、前述した酸素不足型遷移金属酸化物を用い、金属ターゲットを、酸素を含む雰囲気中でスパッタする反応性スパッタリング等で形成することができる。このような酸素不足型遷移金属酸化物材料は、ある閾値以上の電圧又は電流が印加されたときに特定の抵抗状態に遷移し、その抵抗状態は新たに別の閾値以上の電圧又は電流が印加されるまでは、その抵抗状態を維持し続ける。
図３の（ａ）〜図３の（ｂ）、図４の（ａ）〜図４の（ｄ）、及び図５の（ａ）〜図５の（ｂ）、図６の（ａ）〜図６の（ｃ）を用いて本実施の形態の抵抗変化型不揮発性記憶装置１００の製造方法について説明する。また、本明細書では、工程（Ａ）、工程（Ｂ）、工程（Ｃ）、・・・のように、記号を付して説明することがあるが、これは説明の簡便化と明確化のために設けられたものであり、必ずしもそれぞれの工程順を示さない。これらの工程の一部を省略、入れ替え、もしくは並行して行う、または、公知の工程を挿入する等、適宜応用することができる。
なお、図３の（ａ）〜図３の（ｂ）、図４の（ａ）〜図４の（ｄ）、及び図５の（ａ）〜図５の（ｂ）、図６の（ａ）〜図６の（ｃ）においては、図面の簡単化のために下層配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。また、以下では、下層配線１８及び上層配線２４が銅で構成されている一例について説明する。そのため、「下層配線１８」を「下層銅配線１８」と呼び、「上層配線２４」を「上層銅配線２４」と呼ぶことがあるが、これは説明の簡便のためであり、これに限定されるものではない。
図３の（ａ）〜図３の（ｂ）は、第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に第３の層間絶縁層１９を形成する工程を示す図である。
初めに、図３の（ａ）に示されるように、下層銅配線１８が第２の層間絶縁層１６中に埋め込み形成される。これは以下のようにすれば形成できる。まず、第２の層間絶縁層１６に下層銅配線１８を埋め込むためのストライプ形状の配線溝を形成する。これについては、一般的な半導体プロセスで用いられているフォトリソグラフィ及び絶縁膜エッチング技術を用いれば容易に形成することができる。次に、配線溝を含む第２の層間絶縁層１６上に、スパッタリングやＣＶＤ、電解めっきを用いて銅などで構成される導体膜を堆積することにより、配線溝を導体膜で充填する。その後、例えばＣＭＰを行い、第２の層間絶縁層１６上の不要な導体膜を除去することで、図３の（ａ）に示すような形状の下層銅配線１８を埋め込み形成することができる。以上の工程が本発明の「複数の下層配線を形成する工程（Ａ）」の一例である。
なお、下層銅配線１８は積層構造としても良い。例えば、下層銅配線１８は、銅層の下層側にバリアメタル層が形成され、銅層の上層側にトップキャップ層が形成されていてもよい。これにより、第２の層間絶縁層１６への銅の拡散を抑制できる。バリアメタル層やトップキャップ層には、一般的には、コバルト−タングステン−リン（ＣｏＷＰ）合金やチタン−タングステン窒化物（ＴｉＷＮ）、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）等が用いられる。なお、以下では説明を省略するが、下層銅配線１８に限らず、その他の銅配線（上層銅配線２４等）も、同様に、積層構造とすることができる。
なお、図１の（ａ）に示したように、第２の層間絶縁層１６中には下層銅配線１８のほかにも埋め込み導体１７が埋め込み形成される。第２の層間絶縁層１６中の埋め込み導体１７と下層銅配線１８とは、デュアルダマシンプロセスを用いて同時に形成してもよく、またシングルダマシンプロセスを用いて別々に形成してもよい。
また、第２の層間絶縁層１６については、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）等が用いられている。
次に、図３の（ｂ）に示す工程では、下層銅配線１８と層間絶縁層１６を含む基板１１上に、例えばＣＶＤを用いてＴＥＯＳ−ＳｉＯ２から構成される第３の層間絶縁層１９を形成する。なお、第３の層間絶縁層１９としては、先述したように種々の材料を用いることができる。以上の工程が本発明の「層間絶縁層を形成する工程（Ｂ）」の一例である。この第３の層間絶縁層１９に当該発明の間口近傍の径が底部よりも小さいメモリセルホール２０を形成していく。
図４の（ａ）及び図４の（ｂ）は、第３の層間絶縁層１９の所定の位置に、下層銅配線１８まで到達し、メモリセルホールの上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホール２０を形成する工程を示す図であり、図４の（ｃ）及び図４の（ｄ）は、メモリセルホール２０の底部にスパッタリングにより金属電極層２２を形成する工程を示す図である。
図４の（ａ）に示されるように、第３の層間絶縁層１９に、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａは、下層銅配線１８の幅より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第１の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ１）」の一例である。
次に、図４の（ｂ）に示す工程では、メモリセルホール２０ａ内及び第３の層間絶縁層１９上に絶縁膜１９ａを堆積する。絶縁膜１９ａの材料には、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を用いることができる。成膜方法はスパッタリングが望ましい。例えば、メモリセルホール２０ａの径が直径１００ｎｍ以下、アスペクト比が１以上である場合、成膜時の圧力を３０ｍＴｏｒｒ．以下とし、平均自由工程を５μｍ以上とすることが望ましい。このような条件で成膜すると、スパッタ元素がランダムな方向への進行性が高まるため、メモリセルホール２０ａの底部にはほぼ堆積されない。その結果、図４の（ｂ）の様な形状（メモリセルホール２０ａの上部内壁に逆テーパー部が形成された、ひさし形状構造）を得ることができる。また、スパッタ元素がプラズマと基板とのポテンシャル差で引き込まれるが、このエネルギーが高いと直進性が高まり、メモリセルホール２０ａの底部に堆積しやすくなってしまう。そのため、図４の（ｂ）の形状を得るためには、プラズマと基板の電位差を３０Ｖ以下にすることが望ましい。以上の工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第１の実施の形態に係る「絶縁膜を堆積するサブ工程（Ｃ２）」の一例である。なお、メモリセルホール２０ａの底部に膜が僅かに堆積した場合は、エッチングバックで除去することができる。
また、上記サブ工程（Ｃ２）の別の手法として、スパッタターゲットと基板ウエハの中心をずらし、基板ウエハを回転させながら堆積する「斜めスパッタ」を用いて、絶縁膜１９ａを堆積することができる。この場合、ターゲットからスパッタされたスパッタ元素はメモリセルホール２０ａの底部にめがけて浸入するのではなく、メモリセルホール２０ａの内壁に向かって浸入するため、メモリセルホール２０ａ底部には堆積し難く、図４の（ｂ）に示す様な形状が得られる。
次に、図４の（ｃ）に示す工程では、絶縁膜１９ａ上とメモリセルホール２０の底部に、それぞれスパッタリングにより金属電極層２９及び２２を成膜する。このときのスパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以上とし、ランダムな方向へのスパッタ元素の進行性を低下させ、スパッタ元素が浮遊した状態にする。この状態で、基板バイアスを印加させ、スパッタ元素をメモリセルホール２０ａの底部へ引き込むことでメモリセルホール２０ａの底部への堆積を実現する。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
上記成膜条件であれば、ターゲットからスパッタされたスパッタ元素を１μｍ程度メモリセルホール内に引き込むことができる。さらに、図４の（ｂ）に示すように、メモリセルホール２０ａの底部近傍の開口径に対して、上部近傍の開口径が小さいため、メモリセルホール２０ａの内壁上の逆テーパー部に金属が堆積するのを抑制することができる。上記記載の様に、基板バイアスを印加したスパッタリング法によりメモリセルホール２０ａの底部近傍のみの成膜特性は向上するが、スパッタ元素の浸入方向ばらつきを完全にゼロに抑制することは物理的に困難である。そのため、逆テーパー形状の絶縁膜１９ａを形成しない場合、金属電極層２２をメモリセルホール２０ａの底部近傍のみに形成するためには、メモリセルホール２０ａの内壁上の金属を除去するプロセスが必要となる。しかし、微細メモリセルホール内の内壁部のみをエッチングで除去する製法は現実的に不可能である。したがって、逆テーパー構造のホール形状はメモリセルホール２０ａの底部近傍のみに金属を堆積する極めて有用な手法となる。
金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
次に、図４の（ｄ）に示す工程では、ＣＭＰプロセスにより、絶縁膜１９ａ上に堆積された金属電極層２９を除去する。この際、オーバー研磨をかけて、絶縁膜１９ａも同時に除去してもよい。以上の工程が本発明の「金属電極層を形成する工程（Ｄ）」の一例である。
次に、図５の（ａ）に示す工程では、メモリセルホール２０内及び第３の層間絶縁層１９上に、抵抗変化層２３となる抵抗薄膜層２３ａを形成する。本実施の形態では、抵抗変化層２３として酸素不足型タンタル酸化物をスパッタリングにより形成している。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いてもよい。また、金属Ｔａ膜を形成した後、Ｔａ膜を熱酸化やプラズマ酸化処理してＴａＯｘを形成してもよい。
メモリセルホール２０の底部の金属膜とメモリセルホール２０の内壁部の金属膜では配向性、応力などの膜特性が異なる。これは、その上に成膜された抵抗変化層の特性も異なることを意味する。したがって、メモリセルホール２０内壁上に金属膜が形成されない構造は、抵抗変化素子の特性ばらつきを抑制し均一化する利点がある。
続いて、図５の（ｂ）に示す工程では、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の抵抗薄膜層２３ａを除去する。このようにして、金属電極層２２に接続されるようにメモリセルホール２０内に抵抗変化層２３を埋め込み形成する。なお、このように抵抗薄膜層２３ａを除去する方法としては、ＣＭＰの他に、エッチバックする方法でもよい。以上の工程が、本発明の「抵抗変化層を埋め込み形成する工程（Ｅ）」の一例である。
図６の（ａ）は、抵抗変化層２３上及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成する工程を示す図であり、図６の（ｂ）及び図６の（ｃ）は、第３の層間絶縁層１９上に抵抗変化層２３に接続されるように上層銅配線２４を形成する工程を示す図である。
図６の（ａ）〜図６の（ｃ）に示す工程では、下層銅配線１８を形成した方法と同じようにして、抵抗変化層２３及び第３の層間絶縁層１９上の第４の層間絶縁層２６中に、抵抗変化層２３のそれぞれに接続されるように上層銅配線２４を形成する。この上層銅配線２４は第３の層間絶縁層１９上に、少なくともメモリセルホール２０の幅（あるいは、直径）より大きな形状で、かつ下層銅配線１８と立体交差するストライプ形状に形成する。本実施の形態では、上層銅配線２４として、下層銅配線１８と同様の材料を用いることができる。以上の工程が本発明の「複数の上層配線を形成する工程（Ｆ）」の一例である。
なお、上層銅配線２４を形成するときに、所定のメモリセルホールに導体材料を充填するなどして、上層銅配線２４に接続される埋め込み導体２７（図１に示される）も同時に形成できる。上層銅配線２４は、埋め込み導体２７を介して図示しない能動素子に電気的に接続されていてもよい。このようにして、図１の（ａ）、図１の（ｂ）及び図２に示すような抵抗変化型不揮発性記憶装置１００を製造することができる。
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置１００の製造方法によれば、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
なお、本実施の形態では、絶縁膜１９ａはメモリセルホール２０の上部近傍の開口径を底部近傍の開口径よりも小さくするために作製されたが、絶縁膜１９ａを構成する材料として酸素バリア性を有する材料を選択することにより、抵抗変化素子２５の性能を向上させる役割も果たす。例えば、絶縁膜１９ａがＳｉＮ、Ｔａ２Ｏ５、またはＮｂ２Ｏ５等で形成されている場合には、絶縁膜１９ａは、層間絶縁層１９に含まれる酸素が抵抗変化層２３に拡散することを阻止する（酸素バリアとして機能する）。これにより、層間絶縁層１９から進入する酸素によって抵抗変化層２３の抵抗変化特性が変化することを抑制できる。また、このような絶縁膜１９ａを有する抵抗変化素子２５が複数形成された場合には、それらの複数の抵抗変化素子２５における特性のばらつきが抑制される。
図７および図８は、本実施の形態における抵抗変化型不揮発性記憶装置１００の実施例１〜１５および比較例１〜９について説明する図である。図７は、本実施の形態における抵抗変化型不揮発性記憶装置１００の製造方法のうち、金属電極層を形成する工程（Ｄ）の後におけるメモリセルの断面図の一例である（図４の（ｄ）に相当）。以下では、図７に示されるように、メモリセルホール２０のうち、底部近傍の開口径を「ホール径Ｒ」と呼び、上部近傍の開口径を「ホール径ｒ」と呼び、ホール径Ｒに対するホール径ｒの比を「ホール開口径比ｒ／Ｒ」と呼ぶ。図８は、メモリセルホール２０のホール径Ｒと、メモリセルホール２０のホール開口径比ｒ／Ｒと、金属電極層を形成する工程（Ｄ）における基板バイアスとをそれぞれ変化させて金属電極層２２を形成したときの、メモリセルホール２０の内壁上に形成された金属電極層２２の膜厚を示す図である。
本実施例１〜１５および比較例１〜９は、複数のメモリセルホールを形成する工程（Ｃ）において、メモリセルホール２０ａのアスペクト比を１．３とし、ホールの直径Ｒを１００ｎｍ、１２０ｎｍ、または１４０ｎｍとして形成されたものである。本実施例１〜１５において、絶縁膜１９ａは、ＳｉＯ２を材料に用いて上述のように低圧スパッタによって形成した。プロセス条件は、成膜プロセス時の圧力を０．３Ｐａと低圧とした。他方、比較例１〜９において、絶縁膜１９ａを形成しなかった。また、本実施例１〜１５および比較例１〜９は、金属電極層を形成する工程（Ｄ）において、Ｔｉを材料に用いて上述のスパッタによって形成されたものである。スパッタ条件は、圧力を１０Ｐａとし、基板バイアス印加のための高周波電源パワーを０Ｗ、２００Ｗ、または４００Ｗとした。
図８において、グループＩ〜ＩＸは、それぞれ、ホール径Ｒおよび基板バイアスが共通となる実施例および比較例からなるグループを表す。ホール径Ｒについては、グループＩ〜ＩＩＩは直径１００ｎｍであり、グループＩＶ〜ＶＩは直径１２０ｎｍであり、グループＶＩＩ〜ＩＸは直径１４０ｎｍである。また、高周波電源パワー（基板バイアス）については、グループＩ、ＩＶおよびＶＩＩは４００Ｗであり、グループＩＩ、ＶおよびＶＩＩＩは２００Ｗであり、グループＩＩＩ、ＶＩおよびＩＸは基板バイアスなし（０Ｗ）である。
図８に示されるように、グループＩ〜ＩＸのいずれにおいても、ホール開口径比ｒ／Ｒが１から小さくなるにつれて、メモリセルホール２０の内壁上に堆積する金属電極層２２の膜厚が減少する傾向が見られた。これは、絶縁膜１９ａによって、メモリセルホール２０の内壁上の金属電極層２２の堆積が抑制されることを示している。したがって、ホール開口径比ｒ／Ｒが１未満であれば、少なくとも内壁上の金属電極層２２の堆積抑制効果が得られると推定される。
また、図８のうち、実施例１３、１４および１５は、いずれもホールの直径Ｒが１４０ｎｍ、ホール開口径比ｒ／Ｒが０．８９であって、高周波電源パワーをそれぞれ４００Ｗ、２００Ｗ、０Ｗとしたものである。実施例１３、１４および１５を比較すると、高周波電源パワーが大きくなるにつれて、すなわち、基板バイアスが大きくなるにつれて、メモリセルホール２０の内壁上の金属電極層２２の膜厚が減少する傾向が見られた。これは、基板バイアスを大きくすることにより、スパッタ元素の直進性が高まり、メモリセルホール２０の内壁上の金属電極層２２の堆積が抑制されることを示している。
図９は、図８に示した実施例１〜１５について、横軸をホール開口径比ｒ／Ｒとし、縦軸を内壁上の金属電極層の膜厚としてプロットしたグラフである。図９に示されるように、ホール開口径比ｒ／Ｒは０．８２以下であることが好ましく、０．７２以下であることがより好ましい。また、図９に示されるように、ホール径Ｒが小さくなるにつれて、内壁上の金属電極層２２の堆積が効率的に抑制されることが分かる。特に、ホールの直径Ｒを１００ｎｍ以下とすると、内壁上の金属電極層２２の膜厚が０ｎｍとなることが分かる。
以上、本実施の形態の実施例１〜１５および比較例１〜９を比較し、本実施の形態の効果について説明した。なお、本実施例１〜１５は、本実施の形態の一例であり、これに限定されるものではない。本実施例１〜１５で確認された効果は、上述の通り、メモリセルホール２０の形状、および金属電極層２２の形成条件に依存するものではあるが、メモリセルホール２０の形成方法には依存するものではない。したがって、例えば、後述の他の実施の形態においても、同様の傾向が見られると推定される。また、本実施例１〜１５で確認された効果は、特定の電極材料に限定されるものではなく、例えば、貴金属元素を含む電極材料においても同様である。
（第２の実施の形態）
図１０は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
図１０は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
本実施の形態の抵抗変化型不揮発性記憶装置２００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は同じであるが、絶縁膜１９ａ（例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、ＳｒＯｘ等）の上に堆積した金属電極層２９をＣＭＰ等で除去する際に、絶縁膜１９ａを残した構造としていることが第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。
図１１の（ａ）〜（ｄ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置２００の製造方法について説明する。第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に、第３の層間絶縁層１９を形成するまでの工程は、第１の実施の形態と同じであり、図３の（ａ）〜図３の（ｂ）と同様であるため、説明は省略する。
図１１の（ａ）及び図１１の（ｂ）は、第３の層間絶縁層１９の所定の位置に、下層銅配線１８まで到達し上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホール２０を形成する工程を示し、図１１の（ｃ）及び図１１の（ｄ）メモリセルホール２０の底部にスパッタリングにより金属電極層２２を形成する工程を示す。
図１１の（ａ）に示されるように、第３の層間絶縁層１９に、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａ底部開口は、下層銅配線１８より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第２の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ１）」の一例である。
次に、図１１の（ｂ）に示す工程では、メモリセルホール２０ａ内及び第３の層間絶縁層１９上に絶縁膜１９ａを堆積する。絶縁膜１９ａの材料には、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を用いることができる。成膜方法はスパッタリングが望ましい。メモリセルホール２０ａの直径が１００ｎｍ以下、アスペクト比が１以上である場合、成膜時の圧力は３０ｍＴｏｒｒ．以下とすることで、平均自由工程を５μｍ以上とすることが望ましい。このような条件で成膜すると、スパッタされた元素の、ランダムな方向への進行性が高まるため、メモリセルホール２０ａの底部にはほぼ堆積されない。その結果、図４の（ｂ）の様な形状（メモリセルホール２０ａの上部内壁に逆テーパー部が形成された、ひさし形状構造）を得ることができる。また、スパッタ元素がプラズマと基板とのポテンシャル差で引き込まれるが、このエネルギーが高いと直進性が高まり、メモリセルホール２０ａの底部に堆積しやすくなってしまう。そのため、図４の（ｂ）の形状を得るためには、プラズマと基板の電位差を３０Ｖ以下にすることが望ましい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第２の実施の形態に係る「絶縁膜を堆積するサブ工程（Ｃ２）」の一例である。なお、メモリセルホール２０ａの底部に膜が僅かに堆積した場合は、エッチバックで除去することができる。
また、上記サブ工程（Ｃ２）の別の手法として、スパッタターゲットと基板ウエハの中心をずらし、基板ウエハを回転させながら堆積する「斜めスパッタ」を用いて、絶縁膜１９ａを堆積することができる。この場合、ターゲットからスパッタされたスパッタ元素はメモリセルホール２０ａの底部にめがけて浸入するのではなく、メモリセルホール２０ａの内壁に向かって浸入するため、メモリセルホール２０ａの底部には堆積し難く、図１１の（ｂ）の様な形状が得られる。
次に、図１１の（ｃ）に示す工程では、絶縁膜１９ａ上及びメモリセルホール底部の下層配線１８上に、それぞれスパッタリングにより金属電極層２９及び２２を成膜する。このときのスパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以上とし、ランダムな方向へのスパッタ元素の進行性を低下させ、スパッタ元素が浮遊した状態にする。この状態で、基板バイアスを印加させ、スパッタ元素をメモリセルホール２０ａの底部へ引き込むことでメモリセルホール２０ａの底部への堆積を実現する。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
次に、図１１の（ｄ）に示す工程では、ＣＭＰプロセスにより、絶縁膜１９ａ上に堆積された金属電極層２９を除去する。この際、研磨レートの大きい絶縁膜１９ａでエッチストップさせるプロセスとした場合、ＣＭＰによる面内膜厚ばらつきの制御も有利となる。以上の工程が、本発明の「金属電極層を形成する工程（Ｄ）」の一例である。
なお、メモリセルホール２０内及び第３の層間絶縁層１９上に、抵抗変化層２３となる抵抗薄膜層２３ａを埋め込み形成する、「抵抗変化層を埋め込み形成する工程（Ｅ）」は、第１の実施の形態と同じであり、図５の（ａ）〜図５の（ｂ）と同様であるため、説明は省略する。さらに、抵抗変化層２３及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成する工程、第３の層間絶縁層１９上に抵抗変化層２３に接続されるように上層銅配線２４を形成する「複数の上層配線を形成する工程（Ｆ）」は、第１の実施の形態と同じであり、図６の（ａ）〜図６の（ｃ）と同様であるため、説明は省略する。
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置２００の製造方法によれば、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
（第３の実施の形態）
図１２の（ａ）、図１２の（ｂ）は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置３００の構成を説明する図で、図１２の（ａ）は平面図、図１２の（ｂ）は図１２の（ａ）に示す１Ａ−１Ａ線に沿う抵抗変化型不揮発性記憶装置３００の断面を矢印方向に見た断面図を示す。また、図１３は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
図１２の（ａ）、図１２の（ｂ）は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置３００の構成を説明する図で、図１２の（ａ）は平面図、図１２の（ｂ）は図１２の（ａ）に示す１Ａ−１Ａ線に沿う抵抗変化型不揮発性記憶装置３００の断面を矢印方向に見た断面図を示す。また、図１３は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
本実施の形態の抵抗変化型不揮発性記憶装置３００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は同じであるが、シリコン酸化膜から構成される第３の層間絶縁層１９上に、シリコン窒化膜から構成される第５の層間絶縁層１９ｂが堆積された積層構造となっている。別の表現にすると、第１の実施の形態における第３の層間絶縁層１９が、第３の実施の形態における第３の層間絶縁層１９と第５の層間絶縁層１９ｂとを合わせたものに相当する。これら積層した２層の絶縁層中に、下層配線１８の表面まで貫通したメモリセルホールを形成する。メモリセルホール２０のうち第２の層間絶縁層を貫通する部分の開口径が第１の層間絶縁層を貫通する部分の底部近傍の開口径よりも小さいことが、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。なお、本実施の形態における第３の層間絶縁層１９は本発明に係る「下層層間絶縁層」の一例であり、第５の層間絶縁層１９ｂは本発明に係る「上層層間絶縁層」の一例である。
図１４の（ａ）〜（ｃ）、および、図１５の（ａ）〜（ｂ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置３００の製造方法について説明する。第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に、第３の層間絶縁層１９を形成するまでの工程は、第１の実施の形態と同じであり、図３の（ａ）〜図３の（ｂ）と同様であるため、説明は省略する。
なお、図１４の（ａ）〜図１４の（ｃ）、図１５の（ａ）〜図１５の（ｂ）においては、図面の簡単化のために下層銅配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。
図１４の（ａ）〜図１４の（ｃ）は、第３の層間絶縁層１９の上に、第５の層間絶縁層１９ｂ（ＳｉＮで形成された層間絶縁層）を堆積し、第５の層間絶縁層１９ｂの所定の位置に、下層銅配線１８まで貫通する複数のメモリセルホール２０ａを形成し、希フッ酸によるエッチングにより第５の層間絶縁層１９ｂの開口径よりも底部近傍の第３の層間絶縁層１９の開口径が大きいメモリセルホール２０ａにする工程を示す図である。
図１４の（ａ）は、第３の層間絶縁層１９上に、第５の層間絶縁層１９ｂを堆積する。ＳｉＮ膜はスパッタリング、もしくは、ＣＶＤによって形成してもよい。このような第３の層間絶縁層１９と第５の層間絶縁層１９ｂとを形成する工程が本発明の「層間絶縁層を形成する工程（Ｂ）」の一例である。
次に、図１４の（ｂ）に示す工程では、第５の層間絶縁層１９ｂに、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａは、下層銅配線１８より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第３の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ３）」の一例である。
次に、図１４の（ｃ）に示す工程は、メモリセルホール２０ａのうち第５の層間絶縁層１９ｂを貫通する部分の開口径がメモリセルホール２０ａのうち第３の層間絶縁層１９を貫通する部分の開口径よりも小さくなるようにウエットエッチングによりメモリセルホールのうち第３の層間絶縁層１９を貫通する部分の径を広げる工程である。例えば、ウエットエッチングのエッチング薬液として希フッ酸を用いた場合、第５の層間絶縁層１９ｂはＳｉＮで構成されているためエッチングされないが、メモリセルホールの第３の層間絶縁層１９の部分はＳｉＯで構成されているため希フッ酸でエッチングされ、上記記載のメモリセル形状が得られる。以上のウエットエッチングの工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第３の実施の形態に係る「径を広げるサブ工程（Ｃ４）」の一例である。このプロセスは、ひさし形状の第５の層間絶縁層１９ｂを貫通するメモリセルホールの開口径に対する、第３の層間絶縁層１９の部分の径の縮小率の制御が比較的容易であるという特徴がある。一方、本発明の第１の実施の形態では、メモリセルホール２０の開口は既存技術をそのまま用い、逆テーパー形状は、絶縁膜１９ａのスパッタ条件のみで制御できるメリットがある。
次に、図１５の（ａ）に示す工程では、第５の層間絶縁層１９ｂにスパッタリングにより金属電極層２２を成膜する。スパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以下とし、直進性を高めるため、基板バイアスを印加させることが望ましい。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
メモリセルホール２０ａの底部に金属電極層２２を形成した後、抵抗変化層２３を埋め込み形成するまでの工程（「金属電極層を形成する工程（Ｄ）」及び「抵抗変化層を埋め込み形成する工程（Ｅ）」）は、第１の実施の形態と同じであり、図５の（ａ）〜図５の（ｂ）と同様であるため、説明は省略する。
さらに、抵抗変化層２３及びシリコン窒化膜から構成される第５の層間絶縁層１９ｂ上に第４の層間絶縁層２６を形成し、第５の層間絶縁層１９ｂ上に抵抗変化層２３に接続されるように上層銅配線２４を形成する「複数の上層配線を形成する工程（Ｆ）」も、第１の実施の形態と同じであり、図６の（ａ）〜６の（ｃ）と同様であるため、説明は省略する。
このようにして、図１２の（ａ）、図１２の（ｂ）及び図１３に示すような抵抗変化型不揮発性記憶装置３００を製造することができる。
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置３００の製造方法によれば、メモリセルホール２０において、メモリセルホールの上部開口上の上層層間絶縁層の開口径がメモリセルホール２０の底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
（第４の実施の形態）
図１６は、本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置４００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。図１６に示される抵抗変化型不揮発性記憶装置４００は、抵抗変化層２３が第１抵抗変化層２３１と第２抵抗変化層２３２とから構成される積層構造である点で、第２の実施の形態の抵抗変化型不揮発性記憶装置２００と相違している。本実施の形態では、メモリセルホール内部に埋め込み形成される抵抗変化層２３が、金属電極層２２に接続されるように形成された第１抵抗変化層２３１と、第１抵抗変化層２３１上に形成された第２抵抗変化層２３２とで構成される積層構造である。第１抵抗変化層２３１及び第２抵抗変化層２３２は同種の金属酸化物であり、第１抵抗変化層２３１の酸素含有率は第２抵抗変化層２３２の酸素含有率より高い。なお、第１の実施の形態の抵抗変化型不揮発性記憶装置１００、または、第３の実施の形態の抵抗変化型不揮発性記憶装置３００においても、抵抗変化層２３を類似の構成に変形できる。
図１６は、本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置４００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。図１６に示される抵抗変化型不揮発性記憶装置４００は、抵抗変化層２３が第１抵抗変化層２３１と第２抵抗変化層２３２とから構成される積層構造である点で、第２の実施の形態の抵抗変化型不揮発性記憶装置２００と相違している。本実施の形態では、メモリセルホール内部に埋め込み形成される抵抗変化層２３が、金属電極層２２に接続されるように形成された第１抵抗変化層２３１と、第１抵抗変化層２３１上に形成された第２抵抗変化層２３２とで構成される積層構造である。第１抵抗変化層２３１及び第２抵抗変化層２３２は同種の金属酸化物であり、第１抵抗変化層２３１の酸素含有率は第２抵抗変化層２３２の酸素含有率より高い。なお、第１の実施の形態の抵抗変化型不揮発性記憶装置１００、または、第３の実施の形態の抵抗変化型不揮発性記憶装置３００においても、抵抗変化層２３を類似の構成に変形できる。
抵抗変化動作は、抵抗変化層２３の電極近傍における酸化還元反応によって生じる。抵抗変化型不揮発性記憶装置４００では、金属電極層２２に接続される、酸素含有率の高い第１抵抗変化層２３１がメモリセルホール２０の底部側に配置され、その上部に酸素含有率の低い第２抵抗変化層２３２が配置されている。すなわち、抵抗変化層２３と金属電極層２２との界面近傍部分に、酸化還元に寄与できる酸素の含有率が高い第１抵抗変化層２３１が配置されている。そのため、第１抵抗変化層２３１と金属電極層２２との界面領域で確実に抵抗変化を起こさせることができる。その結果、抵抗変化層２３を抵抗変化（高抵抗化または低抵抗化）させるために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。また、酸素含有率の高い第１抵抗変化層２３１及び酸素含有率の低い第２抵抗変化層２３２形成時に、抵抗変化膜の抵抗変化特性を悪化させるフッ素ガスまたはフッ素プラズマに抵抗変化膜が曝されないため、抵抗変化層が劣化することがなくなる。なお、図１６において、第１抵抗変化層２３１はメモリセルホール２０の内壁にも形成されているが、少なくとも金属電極層２２と接する部分（メモリセルホール２０の底部）に形成されていればよい。
次に、図１７の（ａ）〜図１７の（ｄ）を用いて、本実施の形態の製造方法について説明する。なお、図１７の（ａ）〜図１７の（ｄ）においては、図面の簡単化のために第２の層間絶縁層１６から上部の構成のみを示している。また、以下では、本実施の形態の製造方法のうち、「抵抗変化層を埋め込み形成する工程（Ｅ）」について詳細に説明する。その他の工程については、第１〜第３の実施の形態の種々の工程と同様であるため、説明を省略する。したがって、以下では、図１７の（ａ）に示すように、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００で説明した製造方法を用いて、スパッタリングによって第３の層間絶縁層１９中のメモリセルホール２０の底部のみに金属電極層２２を形成した後の工程について説明する。
初めに、図１７の（ｂ）に示すように、メモリセルホール２０内及び第３の層間絶縁層１９上に第１抵抗変化層２３１となる第１抵抗薄膜層２３１ａを形成する。本実施の形態においても、抵抗変化層には酸素不足型タンタル酸化物（ＴａＯｘ）を用いているので、第１抵抗薄膜層２３１ａの形成には、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いる。その酸素含有率は、６５〜７５ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は３〜１０ｎｍが好ましい。反応性スパッタを用いると、メモリセルホール２０の底部に比べて内壁部に形成される第１抵抗変化層の膜厚は小さいが、少なくともメモリセルホール２０の底部に形成されていればよい。ここでは、反応性スパッタを用いて高酸素濃度の第１抵抗変化層を形成する例を示したが、遷移金属薄膜層または低酸素濃度の抵抗薄膜層を形成したのち、膜全体をプラズマ酸化処理などで酸化して、高酸素濃度の遷移金属酸化物層を形成してもかまわない。スパッタ法では、化学量論組成以上に酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物のターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。
また、第１抵抗変化層２３１をメモリセルホール２０内に形成するために、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いることもできる。特にＡＬＤ法を用いると、図１７の（ｂ）に示すように、メモリセルホール２０の内壁部にもコンフォーマルな第１抵抗変化層を形成することができる。
また、別の形成方法として、タンタル金属薄膜を先に形成し、このタンタル薄膜層を酸素雰囲気中（４００〜４５０℃）で酸化してタンタル酸化物から構成される第１抵抗変化層２３１を形成してもよい。このとき、タンタルは、完全に酸化するので、その酸素含有率は、Ｔａ２Ｏ５の化学量論組成に近い７１．４ａｔｍ％程度となる。なお、この工程では金属から金属酸化物に完全に酸化させるために、効率の良い熱酸化を用いることが好ましい。
メモリセルホール２０の底部の金属膜とメモリセルホール２０の内壁部の金属膜では配向性、応力などの膜特性が異なる。これは、その上に成膜された抵抗変化層の特性も異なることを意味する。特に本実施の形態では、金属電極層２２上には抵抗変化特性の主要な特性を決定する高酸素濃度の抵抗変化層（第１抵抗変化層２３１）を配置している。従って、メモリセルホール２０の内壁上に金属膜が形成されない構造は、抵抗変化素子の特性ばらつきを抑制し均一化する利点がある。
続いて、図１７の（ｃ）に示すように、第１抵抗薄膜層２３１ａ上に、第１抵抗薄膜層２３１ａよりも酸素含有率が低い第２抵抗変化層２３２となる第２抵抗薄膜層２３２ａを積層形成する。第２抵抗薄膜層２３２ａの形成も、第１抵抗薄膜層２３１ａと同様に、反応性スパッタ法によって酸素不足型タンタル酸化物を、メモリセルホール２０を完全に充填するまで形成する。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍである。
次に、図１７の（ｄ）に示すように、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の第１抵抗薄膜層２３１ａ及び第２抵抗薄膜層２３２ａを除去する。以上の工程により、金属電極層２２に接続される第１抵抗変化層２３１、及び第２抵抗変化層２３２の積層構造から構成される抵抗変化層２３を、メモリセルホール２０内に埋め込み形成できる。なお、抵抗薄膜層を除去する方法としては、ＣＭＰの他に、エッチバックする方法でもよい。
その後、本発明の他の実施の形態の製造方法と同様にして、抵抗変化層２３及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成し、第４の層間絶縁層２６中に抵抗変化層２３に接続されるように上層銅配線２４を形成することによって、本実施の形態の抵抗変化型不揮発性記憶装置４００を製造することができる。
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置４００の製造方法によれば、メモリセルホール２０の上部の開口径が底部の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。さらに、高酸素濃度の第１抵抗変化層２３１、及び低酸素濃度の第２抵抗変化層２３２が、金属電極層２２上にこの順で形成され、抵抗変化特性を安定的に起こさせることができる。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
（第５の実施の形態）
図１８の（ａ）及び図１８の（ｂ）は、本発明の５の実施の形態に係る抵抗変化型不揮発性記憶装置５００の構成を説明する図であり、図１８の（ａ）は断面図であり、図１８の（ｂ）は抵抗変化素子２５とダイオード素子３３の構成を示すための要部を拡大した断面図である。
図１８の（ａ）及び図１８の（ｂ）は、本発明の５の実施の形態に係る抵抗変化型不揮発性記憶装置５００の構成を説明する図であり、図１８の（ａ）は断面図であり、図１８の（ｂ）は抵抗変化素子２５とダイオード素子３３の構成を示すための要部を拡大した断面図である。
本実施の形態の抵抗変化型不揮発性記憶装置５００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は類似しているが、抵抗変化素子２５と直列に接続されるダイオード素子３３を備えることが第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。
具体的には、それぞれの下層配線１８上に形成されたメモリセルホール２０の内部に、金属電極層２２、抵抗変化層２３、及び中間電極層３０が順に積層されて形成され、抵抗変化素子２５を構成している。
金属電極層２２には、第１の実施の形態の金属電極層２２と同じ材料が用いられる。抵抗変化層２３には、第１の実施の形態または第４の実施の形態の抵抗変化層２３と同じ材料が用いられる。
ダイオード素子３３は、ここでは、ＭＳＭダイオード（金属−半導体−金属 ダイオード：Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ Ｄｉｏｄｅ）である。ＭＳＭダイオードは、双方向（正電圧側と負電圧側の両方）で電流をオン及びオフできる特性と、抵抗変化時に必要な大電流を流すことができる特性を有している。ダイオード素子３３を構成する中間電極層３０には、種々の導電材料を用いることができる。中間電極層３０には、例えば、ＴａＮ、ＴｉＮ、又はＷを用いることが好ましい。これらの材料は、ダイオード素子３３の下部電極として機能するが、抵抗変化素子用の電極材料として必要とされる条件をも満たすからである。また、大電流出力時のダイオード特性の劣化が少ない。
そして、第３の層間絶縁層１９上に形成された第４の層間絶縁層２６に配線溝２８が形成されており、この配線溝２８の内部に、半導体層３１、上部電極３２、及び上層配線２４が順に積層されて埋め込み形成されている。そして、中間電極層３０、半導体層３１、及び上部電極３２がダイオード素子３３の一例であるＭＳＭダイオードを構成している。
ダイオード素子３３としては、このように半導体層３１とこの半導体層３１を挟む中間電極層３０及び上部電極３２との３層の積層構造から構成されるＭＳＭダイオードの他にも、絶縁体層と、この絶縁体層を挟む一対の金属電極体層との３層の積層構造から構成されるＭＩＭダイオード（金属−絶縁体−金属 ダイオード；Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ Ｄｉｏｄｅ）、ｐ型半導体とｎ型半導体との２層の積層構造から構成されるｐｎ接合ダイオード、又は半導体層と金属電極体層との２層の積層構造から構成されるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、抵抗変化素子２５の抵抗変化特性に応じて用いることができる。
抵抗変化型不揮発性記憶装置５００において、下層配線１８（例えばビット線）と上層配線２４（例えばワード線）とが立体交差した交差部に、抵抗変化素子２５及びダイオード素子３３が直列に接続されて形成されている。この構成により、抵抗変化層２３の抵抗値の読み取りや書き込み時のクロストークを低減することができる。
次に、図１９の（ａ）〜図１９の（ｃ）、図２０の（ａ）〜図２０の（ｃ）、及び図２１の（ａ）〜図２１の（ｂ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置５００の製造方法について説明する。なお、図１９の（ａ）〜図１９の（ｃ）、図２０の（ａ）〜図２０の（ｃ）、及び図２１の（ａ）〜図２１の（ｂ）においては、図面の簡単化のために、下層銅配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。以下では、本実施の形態の製造方法のうち、「ダイオードを形成する工程（Ｇ）」について詳細に説明し、その他の工程については、説明を省略する。したがって、以下では、図１９の（ａ）に示すように、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００で説明した製造方法を用いて、金属電極層２２に接続されるメモリセルホール２０中に抵抗変化層２３を埋め込み形成した後の工程について説明する。
図１９の（ｂ）は、メモリセルホール２０中に埋め込み形成された抵抗変化層２３の表層側に凹部３０ｂを形成する工程を示す図であり、図１９の（ｃ）は、その凹部にダイオード素子３３の下部電極として機能する中間電極層３０になる金属薄膜層３０ａを成膜する工程を示す図である。
初めに、図１９の（ｂ）に示すように、ＣＭＰによってメモリセルホール２０中に抵抗変化層２３を埋め込み形成する際にオーバポリッシュを行い、凹部３０ｂを形成する。具体的には、抵抗変化層２３と第３の層間絶縁層１９の研磨レートの違いを利用して、メモリセルホール２０中の抵抗変化層２３の表層側の一部のみを除去することで、凹部３０ｂを形成する。この時、図示はしていないが、絶縁膜１９ａの開口部近傍の一部が除去されることがある。なお、このように抵抗変化層２３の一部を除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。
図１９の（ｃ）に示す工程では、メモリセルホール２０の凹部３０ｂ内及び第３の層間絶縁層１９上に、抵抗変化素子２５の上部電極として機能し、かつダイオード素子３３の下部電極として機能する中間電極層３０となる金属薄膜層３０ａを形成する。本実施の形態においては、金属薄膜層３０ａとして窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、又はタングステン（Ｗ）から構成される膜をスパッタリングにより形成できる。
図２０の（ａ）は、第３の層間絶縁層１９上の金属薄膜層３０ａを除去する工程を示す図であり、図２０の（ｂ）は、メモリセルホール２０上層部の中間電極層３０の上に第４の層間絶縁層２６を形成する工程を示す図であり、図２０の（ｃ）は、第４の層間絶縁層２６中に中間電極層３０と接続されるダイオード素子３３を埋め込み形成するための配線溝２８を形成する工程を示す図である。
図２０の（ａ）に示すように、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の金属薄膜層３０ａを除去して、メモリセルホール２０中に中間電極層３０を埋め込み形成する。
次に、図２０の（ｂ）に示すように、中間電極層３０及び第３の層間絶縁層１９上に、さらにＣＶＤなどを用いて第４の層間絶縁層２６を形成する。
次に、図２０の（ｃ）に示す工程では、第４の層間絶縁層２６に、ダイオード素子３３の一部となる半導体層３１及び上部電極３２、並びに上層銅配線２４を埋め込み形成するための配線溝２８を形成する。本実施の形態では、配線溝２８を下層銅配線１８と立体交差するストライプ形状に形成している。これにより、後に示す工程において、半導体層３１、上部電極３２、及び上層銅配線２４が、下層銅配線１８と交差するストライプ形状に形成される。また、配線溝２８の形成には、一般的な半導体プロセスで用いられている技術により容易に形成することができる。
図２１の（ａ）及び図２１の（ｂ）は、第４の層間絶縁層２６中に形成された配線溝２８中にダイオード素子３３の一部となる半導体層３１及び上部電極３２、並びに上層銅配線２４を埋め込み形成する工程を示す図である。
図２１の（ａ）に示す工程では、配線溝２８内及び第４の層間絶縁層２６上にダイオード素子３３の半導体層３１となる半導体薄膜層３１ａと、上部電極３２となる金属薄膜層３２ａとを積層形成する。そして、さらに上層銅配線２４となる銅薄膜層２４ａを形成する。
また、本実施の形態では、半導体層３１の材料として窒素不足型シリコン窒化物（ＳｉＮｙ）、上部電極３２の材料として窒化タンタル、窒化チタン、又はタングステンを用いることができる。これにより、半導体層３１と、それを挟む中間電極層３０及び上部電極３２とによりＭＳＭダイオードを形成することができる。なお、このような半導体特性を有するＳｉＮｙ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。具体的には、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ流量に対するＮ２流量を調整して作製すればよい。
半導体特性を有するＳｉＮｙ（ｙ＝０．３）を上記の条件で、かつ１０ｎｍの厚みで作製した場合には、２．０Ｖの電圧印加で５×１０４Ａ／ｃｍ２の電流密度が得られ、１．０Ｖの電圧印加では１×１０３Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５０となり、抵抗変化型不揮発性記憶装置のダイオード素子として充分使用可能であることが分かる。
また、上層銅配線２４には下層銅配線１８と同じ構成を用いることができる。
次に、図２１の（ｂ）に示す工程では、第４の層間絶縁層２６上の半導体薄膜層３１ａと金属薄膜層３２ａ及び銅薄膜層２４ａをＣＭＰにより除去することで、配線溝２８中にダイオード素子３３の半導体層３１と上部電極３２、及び上層銅配線２４を埋め込み形成する。上層銅配線２４は、上部電極３２、半導体層３１、及び中間電極層３０を介して、抵抗変化層２３と電気的に接続される。
以上の工程により、金属電極層２２、抵抗変化層２３及び中間電極層３０により抵抗変化素子２５が構成され、中間電極層３０、半導体層３１及び上部電極３２によりダイオード素子３３が構成される。これにより、本実施の形態の製造方法による抵抗変化型不揮発性記憶装置５００を作製することができる。
なお、本実施の形態では、ダイオードに最適な下部電極を形成するため、中間電極層３０をメモリセルホール２０内の抵抗変化層２３の上部に形成する事例を示したが、抵抗変化層２３の材料と半導体層３１の材料との組み合わせによっては、抵抗変化層２３の上部に直接半導体層３１を形成してもよい。
また、本実施の形態では、ダイオード素子３３としてＭＳＭダイオードを用いたが、他にも、絶縁体層と、絶縁体層を両側から挟む金属電極体層との３層の積層構造から構成されるＭＩＭダイオードや、ｐ型半導体層とｎ型半導体層との２層の積層構造から構成されるｐｎ接合ダイオード、半導体層と金属電極体層との２層の積層構造から構成されるショットキーダイオードを形成してもよい。
さらに、配線は埋め込み形成される銅配線を用いて説明したが、パターン形成されるアルミニウム配線を用いてもよい。その時、上層配線形成においては、半導体薄膜層３１ａ、金属薄膜層３２ａ、及びアルミニウム層は順に成膜された後、パターン形成される。
（第６の実施の形態）
本発明の第６の実施の形態に係る抵抗変化型不揮発性記憶装置は、図１８の（ａ）に示す第５の実施の形態の抵抗変化型不揮発性記憶装置５００を基本構成としており、下層配線層、抵抗変化素子、ダイオード素子、及び上層配線を１つの構成単位として、この構成単位をこの基本構成の上にさらに１層以上積層して構成される。このように積層することにより、さらに大容量の抵抗変化型不揮発性記憶装置を実現することができる。
本発明の第６の実施の形態に係る抵抗変化型不揮発性記憶装置は、図１８の（ａ）に示す第５の実施の形態の抵抗変化型不揮発性記憶装置５００を基本構成としており、下層配線層、抵抗変化素子、ダイオード素子、及び上層配線を１つの構成単位として、この構成単位をこの基本構成の上にさらに１層以上積層して構成される。このように積層することにより、さらに大容量の抵抗変化型不揮発性記憶装置を実現することができる。
図２２は、本実施の形態に係る抵抗変化型不揮発性記憶装置６００の構成を示す断面図である。以下、本実施の形態の抵抗変化型不揮発性記憶装置６００の構成を説明する。図２２に示す抵抗変化型不揮発性記憶装置６００は、基本構成の上に上記の構成単位をさらに２層積層されて構成されている。すなわち、抵抗変化素子とダイオード素子の構成単位は、３段積層されている。以下では、第１段目、第２段目及び第３段目のそれぞれの構成を理解しやすくするために、第１段目の構成要素については第１、第２段目の構成要素については第２、第３段目の構成要素については第３なる文言をそれぞれの名称の頭部に付して、それぞれの段の構成要素を互いに区別して表記する。
第２段目の構成要素の形成のために、第１段目の構成要素である第１上層配線２４上及び第４の層間絶縁層２６上に、さらに層間絶縁層４１が形成されている。この層間絶縁層４１には、第１抵抗変化素子２５に対応する位置にそれぞれメモリセルホール２０２が設けられ、このメモリセルホール２０２中に第２抵抗変化素子４５が埋め込み形成されている。第２抵抗変化素子４５は、第２金属電極層４２と、第２抵抗変化層４３と、第２抵抗変化素子４５の上部電極かつ第２ダイオード素子４８の下部電極として機能する中間電極４４とを備える。そして、中間電極４４上及び層間絶縁層４１上に第２上層配線５０を埋め込み形成するための配線溝が設けられた層間絶縁層４９が形成されている。その層間絶縁層４９内の配線溝中に、第２中間電極４４に接続され第２ダイオード素子４８を構成する第２半導体層４６と、第２上部電極４７と、第２上層配線５０とが埋め込み形成されている。第２半導体層４６、第２上部電極４７、及び第２上層配線５０は、第１上層配線２４に立体交差するストライプ形状に形成されている。第２ダイオード素子４８は、第２中間電極４４と、第２半導体層４６と、第２上部電極４７とから構成される。
次に、第３段目の構成要素の形成のために、第２上層配線５０上及び層間絶縁層４９上に層間絶縁層５２が形成されている。その層間絶縁層５２中に第１抵抗変化素子２５および第２抵抗変化素子４５に対応する位置にメモリセルホール２０３が設けられ、このメモリセルホール２０３中に第３抵抗変化素子５６が埋め込み形成されている。第３抵抗変化素子５６は、第３金属電極層５３、第３抵抗変化層５４、および第３中間電極５５を備える。そして、第３中間電極５５上及び層間絶縁層５２上に層間絶縁層６０が形成されている。この層間絶縁層６０中に、第３中間電極５５に接続される第３ダイオード素子５９の第３半導体層５７と、第３上部電極５８と、第３上層配線６１とが埋め込み形成されている。第３半導体層５７、第３上部電極５８、及び第３上層配線６１は、第２上層配線に立体交差するストライプ形状に形成されている。第３ダイオード素子５９は、第３中間電極５５と、第３半導体層５７と、第３上部電極５８とから構成される。
また、２層目以降の上層の構成単位の層においては、１層下の上記構成単位の層の上層配線（第１上層配線２４、第２上層配線５０）が、当該構成単位の層の下層配線（第２下層配線、第３下層配線）を兼ねている。
下層配線１８は、埋め込み導体１４及び１７と回路配線１５を介して能動素子１２のソース領域１２ａに接続されている。また、第１上層配線２４についても同様に、埋め込み導体（図示せず）と回路配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層配線５０は、図２２に示すように埋め込み導体１４、１７、４０及び５１と回路配線１５を介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層配線６１についても、第１上層配線２４と同様に埋め込み導体（図示せず）と回路配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
第１段目の下層配線１８と第１上層配線２４は、いずれか一方がビット線、他方がワード線となり、また、第１上層配線２４と第２上層配線５０は、同様にいずれか一方がビット線、他方がワード線となる。ただし、第１段目において、第１上層配線２４がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層配線５０はワード線を構成するように設計されている。さらに、第２上層配線５０がワード線を構成する場合には、第３上層配線６１はビット線を構成するように設計されている。
以上のように、本実施の形態の抵抗変化型不揮発性記憶装置６００の場合には、それぞれの段に設けた抵抗変化素子２５、４５及び５６に対して個別にそれぞれダイオード素子３３、４８、５９が設けられている。これにより、それぞれの段に設けられている抵抗変化素子２５、４５及び５６の書き込みと読み出しを安定に、かつ確実に行うことができる。
このような２段以上の多段構成の抵抗変化素子とダイオード素子を有する抵抗変化型不揮発性記憶装置６００の製造工程は、基本的には第５の形態の抵抗変化型不揮発性記憶装置５００において説明した製造工程を繰り返せばよい。
以上、第１から第６の実施の形態について説明したが、本発明に係る抵抗変化型不揮発性記憶装置及びその製造方法として、これらの組み合わせによる種々の変更も可能である。例えば、第１の実施の形態の抵抗変化型不揮発性記憶装置１００においても、第４の実施の形態の抵抗変化型不揮発性記憶装置４００のように、抵抗変化層を酸素含有率の異なる２層積層構造にすることもできる。
また、第３の実施の形態の抵抗変化型不揮発性記憶装置３００においても、第４の実施の形態の抵抗変化型不揮発性記憶装置４００のように、抵抗変化素子と直列に接続されるダイオード素子を備える構造にすることもできるし、さらに、第６の実施の形態の抵抗変化型不揮発性記憶装置６００のように、抵抗変化素子とダイオード素子を一つの基本構成として、積層構造にすることもできる。
本発明の抵抗変化型不揮発性記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を備え、また、従来の製造方法では実現困難なメモリセル構造を形成することができるため、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
１ ビット線
２ 抵抗変化層
３ 中間電極層
４ ダイオード層
５ ワード線
６ 抵抗変化素子
７ ダイオード素子
８ 層間絶縁層
１１ 基板
１１ａ シリコン基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３ 第１の層間絶縁層
１４、１７、２７、４０、５１ 埋め込み導体
１５ 回路配線
１６ 第２の層間絶縁層
１８ 下層配線（下層銅配線）
１９ 第３の層間絶縁層
１９ａ メモリセルホールを形成した第３の層間絶縁層上に堆積した絶縁膜
１９ｂ 第５の層間絶縁層（ＳｉＮ層間絶縁層）
２０、２０ａ、２０２、２０３ メモリセルホール
２２、２９ 金属電極層
２３ 抵抗変化層
２４ 上層配線（第１上層配線、上層銅配線）
２４ａ 銅薄膜層
２５ 抵抗変化素子（第１抵抗変化素子）
２６ 第４の層間絶縁層
３０ 中間電極層
３０ａ 金属薄膜層
３０ｂ 凹部
３１ 半導体層
３１ａ 半導体薄膜層
３２ 上部電極
３２ａ 金属薄膜層
３３ ダイオード素子（第１ダイオード素子）
４１ 層間絶縁層
４２ 第２金属電極層
４３ 第２抵抗変化層
４４ 中間電極
４５ 第２抵抗変化素子
４６ 第２半導体層
４７ 第２上部電極
４８ 第２ダイオード素子
４９ 層間絶縁層
５０ 第２上層配線
５２ 層間絶縁層
５３ 第３金属電極層
５４ 第３抵抗変化層
５５ 第３中間電極
５６ 第３抵抗変化素子
５７ 第３半導体層
５８ 第３上部電極
５９ 第３ダイオード素子
６０ 層間絶縁層
６１ 第３上層配線
１００、２００、３００、４００、５００ 抵抗変化型不揮発性記憶装置
２３１ 第１抵抗変化層
２３１ａ 第１抵抗薄膜層
２３２ 第２抵抗変化層
２３２ａ 第２抵抗薄膜層
２ 抵抗変化層
３ 中間電極層
４ ダイオード層
５ ワード線
６ 抵抗変化素子
７ ダイオード素子
８ 層間絶縁層
１１ 基板
１１ａ シリコン基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３ 第１の層間絶縁層
１４、１７、２７、４０、５１ 埋め込み導体
１５ 回路配線
１６ 第２の層間絶縁層
１８ 下層配線（下層銅配線）
１９ 第３の層間絶縁層
１９ａ メモリセルホールを形成した第３の層間絶縁層上に堆積した絶縁膜
１９ｂ 第５の層間絶縁層（ＳｉＮ層間絶縁層）
２０、２０ａ、２０２、２０３ メモリセルホール
２２、２９ 金属電極層
２３ 抵抗変化層
２４ 上層配線（第１上層配線、上層銅配線）
２４ａ 銅薄膜層
２５ 抵抗変化素子（第１抵抗変化素子）
２６ 第４の層間絶縁層
３０ 中間電極層
３０ａ 金属薄膜層
３０ｂ 凹部
３１ 半導体層
３１ａ 半導体薄膜層
３２ 上部電極
３２ａ 金属薄膜層
３３ ダイオード素子（第１ダイオード素子）
４１ 層間絶縁層
４２ 第２金属電極層
４３ 第２抵抗変化層
４４ 中間電極
４５ 第２抵抗変化素子
４６ 第２半導体層
４７ 第２上部電極
４８ 第２ダイオード素子
４９ 層間絶縁層
５０ 第２上層配線
５２ 層間絶縁層
５３ 第３金属電極層
５４ 第３抵抗変化層
５５ 第３中間電極
５６ 第３抵抗変化素子
５７ 第３半導体層
５８ 第３上部電極
５９ 第３ダイオード素子
６０ 層間絶縁層
６１ 第３上層配線
１００、２００、３００、４００、５００ 抵抗変化型不揮発性記憶装置
２３１ 第１抵抗変化層
２３１ａ 第１抵抗薄膜層
２３２ 第２抵抗変化層
２３２ａ 第２抵抗薄膜層
本発明は、抵抗変化層を備えるクロスポイント型の抵抗変化型不揮発性記憶装置の製造方法に関し、特に微細化に適した構造の抵抗変化型不揮発性記憶装置の製造方法に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性半導体記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた抵抗変化型不揮発性記憶装置（以下、ＲｅＲＡＭとも呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持し続けることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
特許文献１では、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグを形成した構成が示されている。このメモリプラグは抵抗変化素子と金属−絶縁体−金属（ＭＩＭ）構造のダイオード素子から構成させている。抵抗変化素子は、下部電極層、複合金属酸化物、及び上部電極層の３層構成からなり、ダイオード素子は金属層、絶縁体層、及び金属層の３層構成から構成される。さらに抵抗変化素子とダイオード素子を接続する電極層を設けているため、メモリプラグは計７層の積層構造から成っている。
また、特許文献２では、ビット線とワード線との間に抵抗構造体とダイオード構造体を有するクロスポイント型ＲｅＲＡＭが開示されている。
特許文献３においても、ビット線とワード線との間に下部電極と可変抵抗体及び上部電極から構成される可変抵抗素子と、この可変抵抗素子に直列に接続した非線形素子から構成されるクロスポイント型ＲｅＲＡＭが開示されている。
上記特許文献１、特許文献２及び特許文献３等に記載のメモリセル構造は、ビット線とワード線との交点部分に抵抗変化素子とダイオード素子とを形成したものである。そのようなメモリセルを構成するためには、３層以上の積層構造が必要である。例えば、ビット線を抵抗変化素子の下部電極として共用し、ワード線をダイオード素子の上部電極として共用し、さらに抵抗変化素子の上部電極とダイオード素子の下部電極を共用して中間電極層とした場合、メモリセルは、抵抗変化素子を構成する抵抗変化層と、中間電極層と、ダイオード素子を構成するダイオード層（絶縁体層又は半導体層）とを具備する積層構造となる。
そのようなメモリセルは、例えば、次のような製造方法に従って製造することができる。すなわち、図２３の（ａ）のように、あらかじめ加工されたビット線１上に、抵抗変化層２と、中間電極層３、及びダイオード層４をこの順に成膜して積層膜を形成した後に、図２３の（ｂ）のようにリソグラフィとドライエッチングを用いて当該積層膜をピラー形状に加工する。図２３の（ｂ）では、１つのピラーのみが示されているが、実用には、各メモリセルに対応する多数のピラーが互いに隣接して形成される。その後、図２３の（ｃ）に示すように、ピラー形状に加工された積層膜を層間絶縁層８によって埋め込み、最後に、層間絶縁層８上にダイオード層４に接続されるワード線５を形成する。
ここで、ビット線１、抵抗変化層２及び中間電極層３から構成される積層体が、抵抗変化素子６として機能し、中間電極層３、ダイオード層４（ここでは、半導体層）及びワード線５から構成される積層体が、金属−半導体−金属（ＭＳＭ）ダイオード素子７として機能する。抵抗変化素子６とダイオード素子７とが１つのメモリセルを構成する。
ところで、抵抗変化素子６とダイオード素子７との各厚さを変えずにメモリセルを微細化しようとすると、つまりメモリセルの各層の膜厚方向の設計ルールはそのままで横方向の寸法のみ微細化しようとすると、メモリセルのアスペクト比（メモリセルの高さ／メモリセルの幅）が高くなる。
前述した方法に従って、ドライエッチングにて高アスペクト比のピラー形状のメモリセルを形成しようとすると、エッチング時にマスクパターン層が消耗するために、メモリセルがテーパー形状になりやすくなる。マスクパターン層を厚く設けることでマスクパターン層の耐久性を向上できるが、厚いマスクパターン層によって微細パターンの精度が損なわれるという別の問題が生じる。
このように、ドライエッチングにより高アスペクト比のピラー形状のメモリセルを形成する方法は微細化に適さないため、そのような方法によって大容量の抵抗変化型不揮発性記憶装置を実現することは困難である。なお、本明細書において、抵抗変化型不揮発性記憶装置とは、複数の抵抗変化素子を備える不揮発性記憶装置をいう。
また、配線や電極にしばしば用いられる材料である、例えば銅（Ｃｕ）は蒸気圧が低く、また例えば白金（Ｐｔ）やパラジウム（Ｐｄ）等の貴金属材料は蒸気圧及び反応性が共に低い。このような材料自体の性質もドライエッチングによる微細なパターン形成を困難にしている。
そこで、微細化への有力なアプローチとして、層間絶縁層を先に形成し、その後に、その層間絶縁層にメモリセルホールを設け、層間絶縁層に設けたメモリセルホール内に抵抗変化素子やダイオード素子を形成する方法が考えられる。この方法では、メモリセルホール内に抵抗変化材料や電極材料、半導体材料を埋め込み形成することでメモリセルが形成される。このように抵抗変化素子がメモリセルホール内に埋め込み形成される抵抗変化型不揮発性記憶素子では、抵抗変化素子の上部電極と下部電極とが短絡しないように形成されることが必要となる。具体的には、メモリセルホールの微細化に伴い、抵抗変化素子の下部電極となる金属電極をメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに形成することが重要である。ところが、抵抗変化素子の上部電極と電気的に短絡しないように確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極を形成する製造方法は未だに確立されていない。
そこで、本発明は、上記従来の課題を解決するためになされたものであり、抵抗変化素子の上部電極と電気的に導通しないように、確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極を形成することができる、抵抗変化型不揮発性記憶装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の製造方法の１つの態様は、基板上に複数の下層配線を形成する工程と、前記複数の下層配線上及び前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールの少なくとも底部にスパッタリングにより金属電極層を形成する工程と、前記金属電極層に接続されるように前記複数のメモリセルホール内に抵抗変化層を埋め込み形成する工程と、前記層間絶縁層上及び前記抵抗変化層上に、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線を形成する工程とを含む。
本発明の製造方法によれば、抵抗変化素子の上部電極と電気的に短絡しないように、確実にメモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに下部電極となる金属電極層が形成される。これにより、抵抗変化素子がメモリセルホール内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
本発明の抵抗変化型不揮発性記憶装置の製造方法の１つの態様は、基板上に複数の下層配線を形成する工程と、前記複数の下層配線上及び前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールの少なくとも底部にスパッタリングにより金属電極層を形成する工程と、前記金属電極層に接続されるように前記複数のメモリセルホール内に抵抗変化層を埋め込み形成する工程と、前記層間絶縁層上及び前記抵抗変化層上に、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線を形成する工程とを含む。
これにより、底部に金属電極層を形成するためのメモリセルホールは上部近傍の開口径が底部近傍の開口径よりも小さいので、金属電極層の形成では、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。よって、例えば、メモリセルホールの底部および底部近傍の内壁部のみに数ｎｍから数１０ｎｍの薄膜領域で金属電極層を形成することができる。これは、層間絶縁層に設けた直径１００ｎｍ以下の微細径のメモリセルホール内に抵抗変化素子（例えば、クロスポイント型ＲｅＲＡＭ）を製造する上で最も有利な手法の一つである。
ここで、このような特徴的な構造のメモリセルホールの製造方法の一つとして、前記複数のメモリセルホールを形成する工程が、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径と同等か、もしくは底部近傍の開口径よりも大きい複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの底部の径よりも、当該メモリセルホールの上部近傍の開口径が小さくなるように、当該メモリセルホールの上部内壁に絶縁膜を形成する工程とを含んでもよい。これにより、メモリセルホールの上部内壁に逆テーパー形状の絶縁膜を堆積することで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
このとき、前記絶縁膜を形成する工程では、前記絶縁膜としてＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を堆積してもよい。
また、上記のような特徴的な構造のメモリセルホールの製造方法の他の一つとして、前記層間絶縁層を形成する工程は、前記層間絶縁層として、前記下層配線上及び前記基板上の下層層間絶縁層と、当該下層層間絶縁層上の上層層間絶縁層とを形成する工程を含み、前記複数のメモリセルホールを形成する工程は、前記下層層間絶縁層および前記上層層間絶縁層に、前記下層配線の表面まで貫通する複数のメモリセルホールを形成する工程と、前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの前記上層層間絶縁層を貫通する部分の開口径が、前記下層層間絶縁層を貫通する部分の開口径よりも小さくなるように、ウエットエッチングにより、前記下層層間絶縁層を貫通する部分の径を、前記上層層間絶縁層を貫通する部分の径より広くする工程とを含む構成とすることができる。これにより、層間絶縁層を下層層間絶縁層と上層層間絶縁層を含む少なくとも２層構造にし、それらを貫通するメモリセルホールにおいて、下層層間絶縁層だけをエッチングで広げることで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
ここで、前記抵抗変化層を埋め込み形成する工程は、前記金属電極層上に第１抵抗変化層を形成する工程と、前記第１抵抗変化層上に第２抵抗変化層を形成する工程とを含み、前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高くてもよい。
なお、前記金属電極層を形成する工程では、前記底部とともに、前記メモリセルホールの底部近傍の内壁部に前記金属電極層が形成されるように、前記金属電極層を形成してもよい。金属電極層がメモリセルホールの底部と底部近傍の内壁部に形成されたとしても、上部内壁に形成されない限り、金属電極層と上層配線（上部電極）との短絡は回避されるからである。
また、前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含むことが望ましい。
これにより、金属電極層、抵抗変化層及び上層配線から構成される抵抗変化素子は良好な抵抗変化特性が得られる。
さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を形成する工程を含み、前記複数の下層配線を形成する工程では、前記基板上に複数のストライプ形状の前記複数の下層配線を形成し、前記複数の上層配線を形成する工程では、前記ダイオード素子の上部電極と接続され、前記下層配線に立体交差する複数のストライプ形状の前記複数の上層配線を形成してもよい。
これにより、抵抗変化素子とダイオード素子とが直列接続されて構成されたメモリセルを備える抵抗変化型不揮発性記憶装置が製造され、超集積化が可能なクロスポイント型の抵抗変化型不揮発性記憶装置を製造できる。
また、前記下層配線上に、前記層間絶縁層を形成する工程から前記上層配線を形成する工程までを、さらに繰り返して形成し、前記抵抗変化層と前記ダイオード素子とから構成される記憶素子層をさらに積層することが可能である。
この多層化によりさらなる大容量のクロスポイント型の抵抗変化型不揮発性記憶装置を製造できる。
上記課題を解決するために、本発明の抵抗変化型不揮発性記憶装置の１つの態様は、基板と、前記基板上に形成された複数の下層配線と、前記複数の下層配線上及び前記基板上に形成された層間絶縁層であって、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホールが形成された層間絶縁層と、前記複数のメモリセルホールの底部に形成された金属電極層と、前記金属電極層に接続されるように前記複数のメモリセルホール内に埋め込み形成された抵抗変化層と、前記層間絶縁層上及び前記抵抗変化層上に形成され、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線とを備える。
これにより、底部に金属電極層を形成するためのメモリセルホールは上部近傍の開口径が底部近傍の開口径よりも小さいので、金属電極層の形成では、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。よって、例えば、層間絶縁層に設けた直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
ここで、このような特徴的な構造のメモリセルホールの構造の一つとして、前記複数のメモリセルホールの上部内壁には、当該メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるように、絶縁膜が形成されていてもよい。
このとき、前記絶縁膜は、ＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種であるのが好ましい。
これらにより、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを備え、直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
また、上記のような特徴的な構造のメモリセルホールの構造の他の一つとして、前記層間絶縁層は、前記下層配線上及び前記基板上に形成された下層層間絶縁層と、前記下層層間絶縁層上に形成された上層層間絶縁層とを含み、前記メモリセルホールは、前記下層層間絶縁層および前記上層層間絶縁層を前記下層配線の表面まで貫通し、前記メモリセルホールのうち前記上層層間絶縁層を貫通する部分の開口径が前記下層層間絶縁層を貫通する部分の開口径よりも小さくてもよい。これにより、メモリセルホールの上部内壁に逆テーパー形状の絶縁膜を堆積することで、メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるような、ひさし形状のメモリセルホールが形成される。よって、メモリセルホールの底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層が堆積され、金属電極層（下部電極）と上層配線（上部電極）との導通（短絡）が回避される。
これもまた、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを備え、直径１００ｎｍ以下の微細径メモリセルホール内に抵抗変化素子を実現することができる。
ここで、前記抵抗変化層は、前記金属電極層上に形成された第１抵抗変化層と、前記第１抵抗変化層上に形成された第２抵抗変化層とを含み、前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高くてもよい。
また、前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含んでもよい。
これにより、金属電極層、抵抗変化層及び上層配線から構成される抵抗変化素子は良好な抵抗変化特性が得られる。
また、さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を備え、前記複数の下層配線は、前記基板上に複数のストライプ形状となるように形成され、前記複数の上層配線は、前記ダイオード素子の上部電極に接続され、前記下層配線に立体交差する複数のストライプ形状となるように形成されていてもよい。
これにより、抵抗変化素子とダイオード素子とが直列接続されて構成されたメモリセルを備える抵抗変化型不揮発性記憶装置が構成され、超集積化が可能なクロスポイント型の抵抗変化型不揮発性記憶装置を実現できる。
さらに、前記下層配線上に形成された、前記層間絶縁層、前記金属電極層、前記抵抗変化層、前記ダイオード素子および前記上層配線を１つの構成単位として、前記構成単位をさらに１層以上積層して備え、２層目以降の上層の前記構成単位の層においては、１層下の前記構成単位の層の前記上層配線が、当該構成単位の層の前記下層配線を兼ねていてもよい。
この多層化により、さらなる大容量のクロスポイント型の抵抗変化型不揮発性記憶装置を実現できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや抵抗変化素子等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。つまり、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
（第１の実施の形態）
図１の（ａ）、図１の（ｂ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００の構成を説明する図であり、図１の（ａ）は平面図、図１の（ｂ）は図１の（ａ）に示す１Ａ−１Ａ線に沿う抵抗変化型不揮発性記憶装置１００の断面を矢印方向に見た断面図である。また、図２は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
図１の（ａ）、図１の（ｂ）は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００の構成を説明する図であり、図１の（ａ）は平面図、図１の（ｂ）は図１の（ａ）に示す１Ａ−１Ａ線に沿う抵抗変化型不揮発性記憶装置１００の断面を矢印方向に見た断面図である。また、図２は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
図１の（ａ）、図１の（ｂ）及び図２に示すように、本実施の形態の抵抗変化型不揮発性記憶装置１００は、基板１１と、基板１１上に形成された第２の層間絶縁層１６と、第２の層間絶縁層１６内に形成された複数の埋め込み導体１７及び複数の下層配線１８と、第２の層間絶縁層１６及び複数の下層配線１８上に形成され、複数のメモリセルホール２０を具備する第３の層間絶縁層１９と、複数のメモリセルホール２０内にそれぞれ形成された金属電極層２２と、金属電極層２２に接続されるようにメモリセルホール２０内に埋め込み形成された抵抗変化層２３と、第３の層間絶縁層１９上に形成された第４の層間絶縁層２６と、第４の層間絶縁層２６内でかつ第３の層間絶縁層１９上及び抵抗変化層２３上に形成され、複数の抵抗変化層２３のそれぞれに接続される上層配線２４とを備えている。
メモリセルホール２０は、第３の層間絶縁層に下層配線１８の表面まで貫通して形成されている。ここで、第３の層間絶縁層１９は本発明に係る「層間絶縁層」の一例である。メモリセルホール２０は、メモリセルホール２０の上部近傍に新たな絶縁膜１９ａを備えており、これにより、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さい、ひさし形状構造を有する（図２参照）。また、これらのメモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍とに、スパッタリングによって金属電極層２２が形成されている。
また、本実施の形態に係る抵抗変化型不揮発性記憶装置は、必ずしも、図１に示された全ての構成要素を備える必要はない。図２は、図１における主要部、つまり、本実施の形態に係る抵抗変化型不揮発性記憶装置の最低限の構成要素を示す図である。本図に示されるように、本実施の形態に係る抵抗変化型不揮発性記憶装置は、少なくとも、（１）基板１１（図示せず）と、（２）基板１１上に形成された複数の下層配線１８と、（３）それら複数の下層配線１８上及び基板１１上に形成された層間絶縁層であって、層間絶縁層に、下層配線１８の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホール２０が形成された、層間絶縁層（第３の層間絶縁層１９）と、（４）それら複数のメモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍とに形成された金属電極層２２と、（５）その金属電極層２２に接続されるように複数のメモリセルホール２０内に埋め込み形成された抵抗変化層２３と、（６）層間絶縁層（第３の層間絶縁層１９）上及び抵抗変化層２３上に形成され、それぞれ複数のメモリセルホール２０内に埋め込み形成された抵抗変化層２３のそれぞれに接続される複数の上層配線２４とを備える不揮発性記憶装置である。
ここで、メモリセルホール２０の「上部近傍」とは、メモリセルホール２０の深さ方向における上半分の領域を意味し、より典型的には、メモリセルホール２０の最上端（開口部分）近傍を指す。また、メモリセルホール２０の「開口径」とは、メモリセルホール２０を基板の主面に平行な方向に切断して得られる断面（メモリセルホール２０の外形）が円形である場合にはその円形の直径であり、断面が矩形である場合には辺（最も短い辺）の長さである。また、メモリセルホール２０の「底部近傍（単に「底部近傍」）」とは、メモリセルホール２０の深さ方向における下半分を意味し、より典型的には、メモリセルホール２０の底面を指す。また、メモリセルホール２０の「内壁（部）の底部近傍」あるいは「底部近傍の内壁（部）」とは、メモリセルホール２０の内壁のうち、深さ方向における下半分を意味する。また、メモリセルホール２０の「内壁（部）」とは、メモリセルホール２０の底面を除く内側面を意味する。
また、「上部近傍の開口径が底部近傍の開口径よりも小さくなる」とは、メモリセルホール２０の上部近傍が底部近傍よりも幅狭な構造になっていることを意味し、言い換えると、メモリセルホール２０の上部近傍に「ひさし（逆テーパー部）」が形成されていることを意味する。例えば、メモリセルホール２０の底部の開口径に対するメモリセルホール２０の最上端の開口径の比が、１未満であればよいが、好ましくは０．８２以下、さらに好ましくは０．７２以下である。これらの程度は、メモリセルホール２０の外形寸法・アスペクト比、ひさし（逆テーパー部）を構成する絶縁膜１９ａの材料・製法、底部に堆積させる金属電極層２２の材料・製法等に依存して適宜決定すればよい。要するに、メモリセルホール２０の底部、もしくはメモリセルホール２０の底部とメモリセルホール２０の内壁の底部近傍にだけ、金属電極層２２が堆積されるように、「ひさし（逆テーパー部）」の大きさを適宜決定すればよい。これによって、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。
本明細書における基板１１とは、半導体基板である。本実施の形態では、その一例として、図１の（ｂ）に示されるように、シリコン基板１１ａ上にトランジスタ等の能動素子１２を集積し、第１の層間絶縁層１３を設けた半導体回路基板を、基板１１として用いている。図１の（ｂ）では、能動素子１２として、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃ及びゲート電極１２ｄから構成されるトランジスタを例示しているが、基板１１に設けられる能動素子１２は、このようなトランジスタに限られるものではなく、一般にＤＲＡＭ等のメモリ回路に必要な素子が含まれる。
各下層配線１８は、ストライプ形状に形成されていて、当該ストライプ形状の幅方向に互いに間隔を置いて配置されている。埋め込み導体１７及び下層配線１８には種々の導電体を用いることができ、例えば、銅で構成されている。
なお、図１の（ｂ）には、複数の抵抗変化素子２５が、第２の層間絶縁層１６内に形成された複数のストライプ形状の下層配線１８、及び、複数の埋め込み導体１７を介して、能動素子１２に接続された構造が示されているが、本実施の形態に係る抵抗変化型不揮発性記憶装置はこのような構造に限定されない。たとえば、１つのメモリセルが１つの抵抗変化素子（Ｒ）と１つの選択トランジスタ（Ｔ）（いわゆる１Ｔ１Ｒ型）で構成される場合、各抵抗変化素子の下部電極は対応するトランジスタと一対一に接続される。
金属電極層２２は、金属元素から構成されていればよい。特に、抵抗変化特性を好適に発現させるためには、金属電極層２２は、Ｐｔ族金属の貴金属から構成されていていることが望ましい。なお、金属電極層２２は、２種類以上の金属の積層で構成されてもよいし、前記金属に他の金属がドープされたり、合金として形成されている構成でもよい。また、金属電極層２２に用いる材料が、抵抗変化層２３にマイグレーションしやすい電極材料とマイグレーションしにくい電極材料とを含む２種類以上の金属の合金である場合、抵抗変化現象を安定的に発現させることができる。また、金属電極層２２の抵抗変化層２３へのマイグレーションを抑制することにより、金属電極層２２及び抵抗変化層２３の界面形状を平坦に保つことができ、抵抗変化特性のばらつきを低減することができる。これは、金属電極層２２の電極材料が抵抗変化層２３にマイグレーションして界面形状が平坦でなくなると、金属電極層２２の突起部に電界が集中して抵抗変化特性に大きなばらつきが生じることがあるためである。
抵抗変化型不揮発性記憶装置１００には、さらに、複数の上層配線２４が、第３の層間絶縁層１９上に、下層配線１８に対して立体交差する方向（例えば、平面的に見て直交する方向）にストライプ形状で形成されている。各上層配線２４は、ストライプ形状に形成されていて、当該ストライプ形状の幅方向に互いに間隔を置いて配置されている。上層配線２４には種々の導電体を用いることができ、例えば、銅で構成されている。
立体交差する複数の上層配線２４と複数の下層配線１８の各交点には複数のメモリセルホール２０が形成されている。複数のメモリセルホール２０は、それぞれの下層配線１８の表面がメモリセルホール２０の底部に露出するように開口して形成されている。
金属電極層２２はメモリセルホール２０の底部開口の下層配線１８上に形成されている。
抵抗変化層２３は、金属電極層２２上に、各メモリセルホール２０を埋めるようにして形成されている。この抵抗変化層２３と、この抵抗変化層２３に接続される金属電極層２２と、上層配線２４とにより抵抗変化素子２５を構成している。抵抗変化層２３としては、酸素不足型の遷移金属酸化物膜もしくはペロブスカイト系酸化膜が用いられ得る。酸素不足型の遷移金属酸化物膜として、例えば、タンタル酸化膜（ＴａＯｘ）、ニッケル酸化膜（ＮｉＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、鉄酸化膜（ＦｅＯｘ）、バナジウム酸化膜（ＶＯｘ）、亜鉛酸化膜（ＺｎＯｘ）、ニオブ酸化膜（ＮｂＯｘ）、チタン酸化膜（ＴｉＯｘ）、タングステン酸化膜（ＷＯｘ）又はコバルト酸化膜（ＣｏＯｘ）又は銅酸化膜（ＣｕＯｘ）等が用いられ得る。ペロブスカイト系酸化膜として、例えば、ＰｒＣａＭｎＯ３、ＬａＣａＭｎＯ３又はＳｒＴｉＯ３等を用いることができる。
これらのうち、酸素不足型タンタル酸化物（ＴａＯｘ）は、抵抗変化特性の安定性や作製の再現性等の面から好ましい。以下では抵抗変化層２３が酸素不足型タンタル酸化物（ＴａＯｘ）で構成される例を示す。ここで、酸素不足型とは、ＴａＯｘと記したときに、ＴａとＯの組成比に関して、化学量論組成よりも酸素量が少ない組成を意味している。化学量論組成のタンタル酸化物は、Ｔａ２Ｏ５であるので、酸素不足型のＴａＯｘにおけるｘの範囲は、０＜ｘ＜２．５となる。ＴａＯｘにおけるｘの範囲は、好ましくは０．８≦ｘ≦１．９である。
なお、図１の（ａ）に示すように、上層配線２４は、抵抗変化素子２５がマトリクス状に形成された領域外まで延在されている。また、下層配線１８及び上層配線２４は、抵抗変化素子２５が形成されたマトリクス領域とは異なる領域において、能動素子１２にそれぞれ電気的に接続されている。すなわち、図１の（ｂ）においては、下層配線１８は、埋め込み導体１７、回路配線１５及び埋め込み導体１４を介して能動素子１２のソース領域１２ａに電気的に接続されている。なお、上層配線２４についても、埋め込み導体２７の（図１の（ａ）参照）を介して別の能動素子に接続されていてもよい（図１の（ｂ）には図示せず）。
本実施の形態においては、第３の層間絶縁層１９及び第４の層間絶縁層２６としては、ＣＶＤによる酸化シリコン膜（ＳｉＯ２膜）、オゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤにより形成したＴＥＯＳ−ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化膜（ＳｉＯＣ膜）、あるいはシリコンフッ素酸化膜（ＳｉＯＦ膜）等を用いてもよい。
また、第３の層間絶縁層１９は、メモリセルホール２０の形成を容易にするために、積層構造にしてもよい。例えば、第３の層間絶縁層１９が上層と下層を含む場合、下層側をドライエッチングに対してエッチング耐性を有する膜とし、上層側をそれ以外の絶縁性材料とすることができる。例えば、Ｃ４Ｆ８やＣ５Ｆ８などのフルオロカーボン系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜としては、ＣＶＤにより形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用いることができる。他方、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いることができる。
抵抗変化素子２５を構成する抵抗変化層２３は、前述した酸素不足型遷移金属酸化物を用い、金属ターゲットを、酸素を含む雰囲気中でスパッタする反応性スパッタリング等で形成することができる。このような酸素不足型遷移金属酸化物材料は、ある閾値以上の電圧又は電流が印加されたときに特定の抵抗状態に遷移し、その抵抗状態は新たに別の閾値以上の電圧又は電流が印加されるまでは、その抵抗状態を維持し続ける。
図３の（ａ）〜図３の（ｂ）、図４の（ａ）〜図４の（ｄ）、及び図５の（ａ）〜図５の（ｂ）、図６の（ａ）〜図６の（ｃ）を用いて本実施の形態の抵抗変化型不揮発性記憶装置１００の製造方法について説明する。また、本明細書では、工程（Ａ）、工程（Ｂ）、工程（Ｃ）、・・・のように、記号を付して説明することがあるが、これは説明の簡便化と明確化のために設けられたものであり、必ずしもそれぞれの工程順を示さない。これらの工程の一部を省略、入れ替え、もしくは並行して行う、または、公知の工程を挿入する等、適宜応用することができる。
なお、図３の（ａ）〜図３の（ｂ）、図４の（ａ）〜図４の（ｄ）、及び図５の（ａ）〜図５の（ｂ）、図６の（ａ）〜図６の（ｃ）においては、図面の簡単化のために下層配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。また、以下では、下層配線１８及び上層配線２４が銅で構成されている一例について説明する。そのため、「下層配線１８」を「下層銅配線１８」と呼び、「上層配線２４」を「上層銅配線２４」と呼ぶことがあるが、これは説明の簡便のためであり、これに限定されるものではない。
図３の（ａ）〜図３の（ｂ）は、第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に第３の層間絶縁層１９を形成する工程を示す図である。
初めに、図３の（ａ）に示されるように、下層銅配線１８が第２の層間絶縁層１６中に埋め込み形成される。これは以下のようにすれば形成できる。まず、第２の層間絶縁層１６に下層銅配線１８を埋め込むためのストライプ形状の配線溝を形成する。これについては、一般的な半導体プロセスで用いられているフォトリソグラフィ及び絶縁膜エッチング技術を用いれば容易に形成することができる。次に、配線溝を含む第２の層間絶縁層１６上に、スパッタリングやＣＶＤ、電解めっきを用いて銅などで構成される導体膜を堆積することにより、配線溝を導体膜で充填する。その後、例えばＣＭＰを行い、第２の層間絶縁層１６上の不要な導体膜を除去することで、図３の（ａ）に示すような形状の下層銅配線１８を埋め込み形成することができる。以上の工程が本発明の「複数の下層配線を形成する工程（Ａ）」の一例である。
なお、下層銅配線１８は積層構造としても良い。例えば、下層銅配線１８は、銅層の下層側にバリアメタル層が形成され、銅層の上層側にトップキャップ層が形成されていてもよい。これにより、第２の層間絶縁層１６への銅の拡散を抑制できる。バリアメタル層やトップキャップ層には、一般的には、コバルト−タングステン−リン（ＣｏＷＰ）合金やチタン−タングステン窒化物（ＴｉＷＮ）、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）等が用いられる。なお、以下では説明を省略するが、下層銅配線１８に限らず、その他の銅配線（上層銅配線２４等）も、同様に、積層構造とすることができる。
なお、図１の（ａ）に示したように、第２の層間絶縁層１６中には下層銅配線１８のほかにも埋め込み導体１７が埋め込み形成される。第２の層間絶縁層１６中の埋め込み導体１７と下層銅配線１８とは、デュアルダマシンプロセスを用いて同時に形成してもよく、またシングルダマシンプロセスを用いて別々に形成してもよい。
また、第２の層間絶縁層１６については、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）等が用いられている。
次に、図３の（ｂ）に示す工程では、下層銅配線１８と層間絶縁層１６を含む基板１１上に、例えばＣＶＤを用いてＴＥＯＳ−ＳｉＯ２から構成される第３の層間絶縁層１９を形成する。なお、第３の層間絶縁層１９としては、先述したように種々の材料を用いることができる。以上の工程が本発明の「層間絶縁層を形成する工程（Ｂ）」の一例である。この第３の層間絶縁層１９に当該発明の間口近傍の径が底部よりも小さいメモリセルホール２０を形成していく。
図４の（ａ）及び図４の（ｂ）は、第３の層間絶縁層１９の所定の位置に、下層銅配線１８まで到達し、メモリセルホールの上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホール２０を形成する工程を示す図であり、図４の（ｃ）及び図４の（ｄ）は、メモリセルホール２０の底部にスパッタリングにより金属電極層２２を形成する工程を示す図である。
図４の（ａ）に示されるように、第３の層間絶縁層１９に、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａは、下層銅配線１８の幅より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第１の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ１）」の一例である。
次に、図４の（ｂ）に示す工程では、メモリセルホール２０ａ内及び第３の層間絶縁層１９上に絶縁膜１９ａを堆積する。絶縁膜１９ａの材料には、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を用いることができる。成膜方法はスパッタリングが望ましい。例えば、メモリセルホール２０ａの径が直径１００ｎｍ以下、アスペクト比が１以上である場合、成膜時の圧力を３０ｍＴｏｒｒ．以下とし、平均自由工程を５μｍ以上とすることが望ましい。このような条件で成膜すると、スパッタ元素がランダムな方向への進行性が高まるため、メモリセルホール２０ａの底部にはほぼ堆積されない。その結果、図４の（ｂ）の様な形状（メモリセルホール２０ａの上部内壁に逆テーパー部が形成された、ひさし形状構造）を得ることができる。また、スパッタ元素がプラズマと基板とのポテンシャル差で引き込まれるが、このエネルギーが高いと直進性が高まり、メモリセルホール２０ａの底部に堆積しやすくなってしまう。そのため、図４の（ｂ）の形状を得るためには、プラズマと基板の電位差を３０Ｖ以下にすることが望ましい。以上の工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第１の実施の形態に係る「絶縁膜を堆積するサブ工程（Ｃ２）」の一例である。なお、メモリセルホール２０ａの底部に膜が僅かに堆積した場合は、エッチングバックで除去することができる。
また、上記サブ工程（Ｃ２）の別の手法として、スパッタターゲットと基板ウエハの中心をずらし、基板ウエハを回転させながら堆積する「斜めスパッタ」を用いて、絶縁膜１９ａを堆積することができる。この場合、ターゲットからスパッタされたスパッタ元素はメモリセルホール２０ａの底部にめがけて浸入するのではなく、メモリセルホール２０ａの内壁に向かって浸入するため、メモリセルホール２０ａ底部には堆積し難く、図４の（ｂ）に示す様な形状が得られる。
次に、図４の（ｃ）に示す工程では、絶縁膜１９ａ上とメモリセルホール２０の底部に、それぞれスパッタリングにより金属電極層２９及び２２を成膜する。このときのスパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以上とし、ランダムな方向へのスパッタ元素の進行性を低下させ、スパッタ元素が浮遊した状態にする。この状態で、基板バイアスを印加させ、スパッタ元素をメモリセルホール２０ａの底部へ引き込むことでメモリセルホール２０ａの底部への堆積を実現する。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
上記成膜条件であれば、ターゲットからスパッタされたスパッタ元素を１μｍ程度メモリセルホール内に引き込むことができる。さらに、図４の（ｂ）に示すように、メモリセルホール２０ａの底部近傍の開口径に対して、上部近傍の開口径が小さいため、メモリセルホール２０ａの内壁上の逆テーパー部に金属が堆積するのを抑制することができる。上記記載の様に、基板バイアスを印加したスパッタリング法によりメモリセルホール２０ａの底部近傍のみの成膜特性は向上するが、スパッタ元素の浸入方向ばらつきを完全にゼロに抑制することは物理的に困難である。そのため、逆テーパー形状の絶縁膜１９ａを形成しない場合、金属電極層２２をメモリセルホール２０ａの底部近傍のみに形成するためには、メモリセルホール２０ａの内壁上の金属を除去するプロセスが必要となる。しかし、微細メモリセルホール内の内壁部のみをエッチングで除去する製法は現実的に不可能である。したがって、逆テーパー構造のホール形状はメモリセルホール２０ａの底部近傍のみに金属を堆積する極めて有用な手法となる。
金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
次に、図４の（ｄ）に示す工程では、ＣＭＰプロセスにより、絶縁膜１９ａ上に堆積された金属電極層２９を除去する。この際、オーバー研磨をかけて、絶縁膜１９ａも同時に除去してもよい。以上の工程が本発明の「金属電極層を形成する工程（Ｄ）」の一例である。
次に、図５の（ａ）に示す工程では、メモリセルホール２０内及び第３の層間絶縁層１９上に、抵抗変化層２３となる抵抗薄膜層２３ａを形成する。本実施の形態では、抵抗変化層２３として酸素不足型タンタル酸化物をスパッタリングにより形成している。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いてもよい。また、金属Ｔａ膜を形成した後、Ｔａ膜を熱酸化やプラズマ酸化処理してＴａＯｘを形成してもよい。
メモリセルホール２０の底部の金属膜とメモリセルホール２０の内壁部の金属膜では配向性、応力などの膜特性が異なる。これは、その上に成膜された抵抗変化層の特性も異なることを意味する。したがって、メモリセルホール２０内壁上に金属膜が形成されない構造は、抵抗変化素子の特性ばらつきを抑制し均一化する利点がある。
続いて、図５の（ｂ）に示す工程では、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の抵抗薄膜層２３ａを除去する。このようにして、金属電極層２２に接続されるようにメモリセルホール２０内に抵抗変化層２３を埋め込み形成する。なお、このように抵抗薄膜層２３ａを除去する方法としては、ＣＭＰの他に、エッチバックする方法でもよい。以上の工程が、本発明の「抵抗変化層を埋め込み形成する工程（Ｅ）」の一例である。
図６の（ａ）は、抵抗変化層２３上及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成する工程を示す図であり、図６の（ｂ）及び図６の（ｃ）は、第３の層間絶縁層１９上に抵抗変化層２３に接続されるように上層銅配線２４を形成する工程を示す図である。
図６の（ａ）〜図６の（ｃ）に示す工程では、下層銅配線１８を形成した方法と同じようにして、抵抗変化層２３及び第３の層間絶縁層１９上の第４の層間絶縁層２６中に、抵抗変化層２３のそれぞれに接続されるように上層銅配線２４を形成する。この上層銅配線２４は第３の層間絶縁層１９上に、少なくともメモリセルホール２０の幅（あるいは、直径）より大きな形状で、かつ下層銅配線１８と立体交差するストライプ形状に形成する。本実施の形態では、上層銅配線２４として、下層銅配線１８と同様の材料を用いることができる。以上の工程が本発明の「複数の上層配線を形成する工程（Ｆ）」の一例である。
なお、上層銅配線２４を形成するときに、所定のメモリセルホールに導体材料を充填するなどして、上層銅配線２４に接続される埋め込み導体２７（図１に示される）も同時に形成できる。上層銅配線２４は、埋め込み導体２７を介して図示しない能動素子に電気的に接続されていてもよい。このようにして、図１の（ａ）、図１の（ｂ）及び図２に示すような抵抗変化型不揮発性記憶装置１００を製造することができる。
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置１００の製造方法によれば、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
なお、本実施の形態では、絶縁膜１９ａはメモリセルホール２０の上部近傍の開口径を底部近傍の開口径よりも小さくするために作製されたが、絶縁膜１９ａを構成する材料として酸素バリア性を有する材料を選択することにより、抵抗変化素子２５の性能を向上させる役割も果たす。例えば、絶縁膜１９ａがＳｉＮ、Ｔａ２Ｏ５、またはＮｂ２Ｏ５等で形成されている場合には、絶縁膜１９ａは、層間絶縁層１９に含まれる酸素が抵抗変化層２３に拡散することを阻止する（酸素バリアとして機能する）。これにより、層間絶縁層１９から進入する酸素によって抵抗変化層２３の抵抗変化特性が変化することを抑制できる。また、このような絶縁膜１９ａを有する抵抗変化素子２５が複数形成された場合には、それらの複数の抵抗変化素子２５における特性のばらつきが抑制される。
図７および図８は、本実施の形態における抵抗変化型不揮発性記憶装置１００の実施例１〜１５および比較例１〜９について説明する図である。図７は、本実施の形態における抵抗変化型不揮発性記憶装置１００の製造方法のうち、金属電極層を形成する工程（Ｄ）の後におけるメモリセルの断面図の一例である（図４の（ｄ）に相当）。以下では、図７に示されるように、メモリセルホール２０のうち、底部近傍の開口径を「ホール径Ｒ」と呼び、上部近傍の開口径を「ホール径ｒ」と呼び、ホール径Ｒに対するホール径ｒの比を「ホール開口径比ｒ／Ｒ」と呼ぶ。図８は、メモリセルホール２０のホール径Ｒと、メモリセルホール２０のホール開口径比ｒ／Ｒと、金属電極層を形成する工程（Ｄ）における基板バイアスとをそれぞれ変化させて金属電極層２２を形成したときの、メモリセルホール２０の内壁上に形成された金属電極層２２の膜厚を示す図である。
本実施例１〜１５および比較例１〜９は、複数のメモリセルホールを形成する工程（Ｃ）において、メモリセルホール２０ａのアスペクト比を１．３とし、ホールの直径Ｒを１００ｎｍ、１２０ｎｍ、または１４０ｎｍとして形成されたものである。本実施例１〜１５において、絶縁膜１９ａは、ＳｉＯ２を材料に用いて上述のように低圧スパッタによって形成した。プロセス条件は、成膜プロセス時の圧力を０．３Ｐａと低圧とした。他方、比較例１〜９において、絶縁膜１９ａを形成しなかった。また、本実施例１〜１５および比較例１〜９は、金属電極層を形成する工程（Ｄ）において、Ｔｉを材料に用いて上述のスパッタによって形成されたものである。スパッタ条件は、圧力を１０Ｐａとし、基板バイアス印加のための高周波電源パワーを０Ｗ、２００Ｗ、または４００Ｗとした。
図８において、グループＩ〜ＩＸは、それぞれ、ホール径Ｒおよび基板バイアスが共通となる実施例および比較例からなるグループを表す。ホール径Ｒについては、グループＩ〜ＩＩＩは直径１００ｎｍであり、グループＩＶ〜ＶＩは直径１２０ｎｍであり、グループＶＩＩ〜ＩＸは直径１４０ｎｍである。また、高周波電源パワー（基板バイアス）については、グループＩ、ＩＶおよびＶＩＩは４００Ｗであり、グループＩＩ、ＶおよびＶＩＩＩは２００Ｗであり、グループＩＩＩ、ＶＩおよびＩＸは基板バイアスなし（０Ｗ）である。
図８に示されるように、グループＩ〜ＩＸのいずれにおいても、ホール開口径比ｒ／Ｒが１から小さくなるにつれて、メモリセルホール２０の内壁上に堆積する金属電極層２２の膜厚が減少する傾向が見られた。これは、絶縁膜１９ａによって、メモリセルホール２０の内壁上の金属電極層２２の堆積が抑制されることを示している。したがって、ホール開口径比ｒ／Ｒが１未満であれば、少なくとも内壁上の金属電極層２２の堆積抑制効果が得られると推定される。
また、図８のうち、実施例１３、１４および１５は、いずれもホールの直径Ｒが１４０ｎｍ、ホール開口径比ｒ／Ｒが０．８９であって、高周波電源パワーをそれぞれ４００Ｗ、２００Ｗ、０Ｗとしたものである。実施例１３、１４および１５を比較すると、高周波電源パワーが大きくなるにつれて、すなわち、基板バイアスが大きくなるにつれて、メモリセルホール２０の内壁上の金属電極層２２の膜厚が減少する傾向が見られた。これは、基板バイアスを大きくすることにより、スパッタ元素の直進性が高まり、メモリセルホール２０の内壁上の金属電極層２２の堆積が抑制されることを示している。
図９は、図８に示した実施例１〜１５について、横軸をホール開口径比ｒ／Ｒとし、縦軸を内壁上の金属電極層の膜厚としてプロットしたグラフである。図９に示されるように、ホール開口径比ｒ／Ｒは０．８２以下であることが好ましく、０．７２以下であることがより好ましい。また、図９に示されるように、ホール径Ｒが小さくなるにつれて、内壁上の金属電極層２２の堆積が効率的に抑制されることが分かる。特に、ホールの直径Ｒを１００ｎｍ以下とすると、内壁上の金属電極層２２の膜厚が０ｎｍとなることが分かる。
以上、本実施の形態の実施例１〜１５および比較例１〜９を比較し、本実施の形態の効果について説明した。なお、本実施例１〜１５は、本実施の形態の一例であり、これに限定されるものではない。本実施例１〜１５で確認された効果は、上述の通り、メモリセルホール２０の形状、および金属電極層２２の形成条件に依存するものではあるが、メモリセルホール２０の形成方法には依存するものではない。したがって、例えば、後述の他の実施の形態においても、同様の傾向が見られると推定される。また、本実施例１〜１５で確認された効果は、特定の電極材料に限定されるものではなく、例えば、貴金属元素を含む電極材料においても同様である。
（第２の実施の形態）
図１０は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
図１０は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
本実施の形態の抵抗変化型不揮発性記憶装置２００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は同じであるが、絶縁膜１９ａ（例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、ＳｒＯｘ等）の上に堆積した金属電極層２９をＣＭＰ等で除去する際に、絶縁膜１９ａを残した構造としていることが第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。
図１１の（ａ）〜（ｄ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置２００の製造方法について説明する。第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に、第３の層間絶縁層１９を形成するまでの工程は、第１の実施の形態と同じであり、図３の（ａ）〜図３の（ｂ）と同様であるため、説明は省略する。
図１１の（ａ）及び図１１の（ｂ）は、第３の層間絶縁層１９の所定の位置に、下層銅配線１８まで到達し上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホール２０を形成する工程を示し、図１１の（ｃ）及び図１１の（ｄ）メモリセルホール２０の底部にスパッタリングにより金属電極層２２を形成する工程を示す。
図１１の（ａ）に示されるように、第３の層間絶縁層１９に、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａ底部開口は、下層銅配線１８より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第２の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ１）」の一例である。
次に、図１１の（ｂ）に示す工程では、メモリセルホール２０ａ内及び第３の層間絶縁層１９上に絶縁膜１９ａを堆積する。絶縁膜１９ａの材料には、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ２Ｏ５、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を用いることができる。成膜方法はスパッタリングが望ましい。メモリセルホール２０ａの直径が１００ｎｍ以下、アスペクト比が１以上である場合、成膜時の圧力は３０ｍＴｏｒｒ．以下とすることで、平均自由工程を５μｍ以上とすることが望ましい。このような条件で成膜すると、スパッタされた元素の、ランダムな方向への進行性が高まるため、メモリセルホール２０ａの底部にはほぼ堆積されない。その結果、図４の（ｂ）の様な形状（メモリセルホール２０ａの上部内壁に逆テーパー部が形成された、ひさし形状構造）を得ることができる。また、スパッタ元素がプラズマと基板とのポテンシャル差で引き込まれるが、このエネルギーが高いと直進性が高まり、メモリセルホール２０ａの底部に堆積しやすくなってしまう。そのため、図４の（ｂ）の形状を得るためには、プラズマと基板の電位差を３０Ｖ以下にすることが望ましい。以上の工程が、本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第２の実施の形態に係る「絶縁膜を堆積するサブ工程（Ｃ２）」の一例である。なお、メモリセルホール２０ａの底部に膜が僅かに堆積した場合は、エッチバックで除去することができる。
また、上記サブ工程（Ｃ２）の別の手法として、スパッタターゲットと基板ウエハの中心をずらし、基板ウエハを回転させながら堆積する「斜めスパッタ」を用いて、絶縁膜１９ａを堆積することができる。この場合、ターゲットからスパッタされたスパッタ元素はメモリセルホール２０ａの底部にめがけて浸入するのではなく、メモリセルホール２０ａの内壁に向かって浸入するため、メモリセルホール２０ａの底部には堆積し難く、図１１の（ｂ）の様な形状が得られる。
次に、図１１の（ｃ）に示す工程では、絶縁膜１９ａ上及びメモリセルホール底部の下層配線１８上に、それぞれスパッタリングにより金属電極層２９及び２２を成膜する。このときのスパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以上とし、ランダムな方向へのスパッタ元素の進行性を低下させ、スパッタ元素が浮遊した状態にする。この状態で、基板バイアスを印加させ、スパッタ元素をメモリセルホール２０ａの底部へ引き込むことでメモリセルホール２０ａの底部への堆積を実現する。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
次に、図１１の（ｄ）に示す工程では、ＣＭＰプロセスにより、絶縁膜１９ａ上に堆積された金属電極層２９を除去する。この際、研磨レートの大きい絶縁膜１９ａでエッチストップさせるプロセスとした場合、ＣＭＰによる面内膜厚ばらつきの制御も有利となる。以上の工程が、本発明の「金属電極層を形成する工程（Ｄ）」の一例である。
なお、メモリセルホール２０内及び第３の層間絶縁層１９上に、抵抗変化層２３となる抵抗薄膜層２３ａを埋め込み形成する、「抵抗変化層を埋め込み形成する工程（Ｅ）」は、第１の実施の形態と同じであり、図５の（ａ）〜図５の（ｂ）と同様であるため、説明は省略する。さらに、抵抗変化層２３及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成する工程、第３の層間絶縁層１９上に抵抗変化層２３に接続されるように上層銅配線２４を形成する「複数の上層配線を形成する工程（Ｆ）」は、第１の実施の形態と同じであり、図６の（ａ）〜図６の（ｃ）と同様であるため、説明は省略する。
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置２００の製造方法によれば、メモリセルホール２０は上部近傍の開口径が底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
（第３の実施の形態）
図１２の（ａ）、図１２の（ｂ）は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置３００の構成を説明する図で、図１２の（ａ）は平面図、図１２の（ｂ）は図１２の（ａ）に示す１Ａ−１Ａ線に沿う抵抗変化型不揮発性記憶装置３００の断面を矢印方向に見た断面図を示す。また、図１３は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
図１２の（ａ）、図１２の（ｂ）は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置３００の構成を説明する図で、図１２の（ａ）は平面図、図１２の（ｂ）は図１２の（ａ）に示す１Ａ−１Ａ線に沿う抵抗変化型不揮発性記憶装置３００の断面を矢印方向に見た断面図を示す。また、図１３は、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。
本実施の形態の抵抗変化型不揮発性記憶装置３００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は同じであるが、シリコン酸化膜から構成される第３の層間絶縁層１９上に、シリコン窒化膜から構成される第５の層間絶縁層１９ｂが堆積された積層構造となっている。別の表現にすると、第１の実施の形態における第３の層間絶縁層１９が、第３の実施の形態における第３の層間絶縁層１９と第５の層間絶縁層１９ｂとを合わせたものに相当する。これら積層した２層の絶縁層中に、下層配線１８の表面まで貫通したメモリセルホールを形成する。メモリセルホール２０のうち第２の層間絶縁層を貫通する部分の開口径が第１の層間絶縁層を貫通する部分の底部近傍の開口径よりも小さいことが、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。なお、本実施の形態における第３の層間絶縁層１９は本発明に係る「下層層間絶縁層」の一例であり、第５の層間絶縁層１９ｂは本発明に係る「上層層間絶縁層」の一例である。
図１４の（ａ）〜（ｃ）、および、図１５の（ａ）〜（ｂ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置３００の製造方法について説明する。第２の層間絶縁層１６中に埋め込み形成された下層銅配線１８上に、第３の層間絶縁層１９を形成するまでの工程は、第１の実施の形態と同じであり、図３の（ａ）〜図３の（ｂ）と同様であるため、説明は省略する。
なお、図１４の（ａ）〜図１４の（ｃ）、図１５の（ａ）〜図１５の（ｂ）においては、図面の簡単化のために下層銅配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。
図１４の（ａ）〜図１４の（ｃ）は、第３の層間絶縁層１９の上に、第５の層間絶縁層１９ｂ（ＳｉＮで形成された層間絶縁層）を堆積し、第５の層間絶縁層１９ｂの所定の位置に、下層銅配線１８まで貫通する複数のメモリセルホール２０ａを形成し、希フッ酸によるエッチングにより第５の層間絶縁層１９ｂの開口径よりも底部近傍の第３の層間絶縁層１９の開口径が大きいメモリセルホール２０ａにする工程を示す図である。
図１４の（ａ）は、第３の層間絶縁層１９上に、第５の層間絶縁層１９ｂを堆積する。ＳｉＮ膜はスパッタリング、もしくは、ＣＶＤによって形成してもよい。このような第３の層間絶縁層１９と第５の層間絶縁層１９ｂとを形成する工程が本発明の「層間絶縁層を形成する工程（Ｂ）」の一例である。
次に、図１４の（ｂ）に示す工程では、第５の層間絶縁層１９ｂに、下層銅配線１８の表面まで貫通する複数のメモリセルホール２０ａを形成する。本実施の形態においては、下層銅配線に沿った一定の配列ピッチでメモリセルホール２０ａを形成する。このメモリセルホール２０ａは、下層銅配線１８より小さな外形としている。なお、図１の（ａ）では、メモリセルホール２０ａの外形として、四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。以上の工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第３の実施の形態に係る「複数のメモリセルホールを形成するサブ工程（Ｃ３）」の一例である。
次に、図１４の（ｃ）に示す工程は、メモリセルホール２０ａのうち第５の層間絶縁層１９ｂを貫通する部分の開口径がメモリセルホール２０ａのうち第３の層間絶縁層１９を貫通する部分の開口径よりも小さくなるようにウエットエッチングによりメモリセルホールのうち第３の層間絶縁層１９を貫通する部分の径を広げる工程である。例えば、ウエットエッチングのエッチング薬液として希フッ酸を用いた場合、第５の層間絶縁層１９ｂはＳｉＮで構成されているためエッチングされないが、メモリセルホールの第３の層間絶縁層１９の部分はＳｉＯで構成されているため希フッ酸でエッチングされ、上記記載のメモリセル形状が得られる。以上のウエットエッチングの工程が本発明の「複数のメモリセルホールを形成する工程（Ｃ）」のうちの、第３の実施の形態に係る「径を広げるサブ工程（Ｃ４）」の一例である。このプロセスは、ひさし形状の第５の層間絶縁層１９ｂを貫通するメモリセルホールの開口径に対する、第３の層間絶縁層１９の部分の径の縮小率の制御が比較的容易であるという特徴がある。一方、本発明の第１の実施の形態では、メモリセルホール２０の開口は既存技術をそのまま用い、逆テーパー形状は、絶縁膜１９ａのスパッタ条件のみで制御できるメリットがある。
次に、図１５の（ａ）に示す工程では、第５の層間絶縁層１９ｂにスパッタリングにより金属電極層２２を成膜する。スパッタリングは、成膜元素の直進性を高め、メモリセルホール２０ａの底部に堆積される条件で成膜する。すなわち、成膜時の圧力は、３０ｍＴｏｒｒ．以下とし、直進性を高めるため、基板バイアスを印加させることが望ましい。具体的には、基板にバイアスを印加し、プラズマと基板とのポテンシャル差が３０Ｖ以上にすることが好ましい。
金属電極層２２は、金属元素を含む材料から構成されればよい。ただし、良好な抵抗変化特性を発現させるためには、貴金属元素を含むことが望ましい。例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）のいずれかの白金族金属（つまり、これらの群より選択される少なくとも１種の金属）を含むことが好ましい。
メモリセルホール２０ａの底部に金属電極層２２を形成した後、抵抗変化層２３を埋め込み形成するまでの工程（「金属電極層を形成する工程（Ｄ）」及び「抵抗変化層を埋め込み形成する工程（Ｅ）」）は、第１の実施の形態と同じであり、図５の（ａ）〜図５の（ｂ）と同様であるため、説明は省略する。
さらに、抵抗変化層２３及びシリコン窒化膜から構成される第５の層間絶縁層１９ｂ上に第４の層間絶縁層２６を形成し、第５の層間絶縁層１９ｂ上に抵抗変化層２３に接続されるように上層銅配線２４を形成する「複数の上層配線を形成する工程（Ｆ）」も、第１の実施の形態と同じであり、図６の（ａ）〜６の（ｃ）と同様であるため、説明は省略する。
このようにして、図１２の（ａ）、図１２の（ｂ）及び図１３に示すような抵抗変化型不揮発性記憶装置３００を製造することができる。
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置３００の製造方法によれば、メモリセルホール２０において、メモリセルホールの上部開口上の上層層間絶縁層の開口径がメモリセルホール２０の底部近傍の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
（第４の実施の形態）
図１６は、本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置４００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。図１６に示される抵抗変化型不揮発性記憶装置４００は、抵抗変化層２３が第１抵抗変化層２３１と第２抵抗変化層２３２とから構成される積層構造である点で、第２の実施の形態の抵抗変化型不揮発性記憶装置２００と相違している。本実施の形態では、メモリセルホール内部に埋め込み形成される抵抗変化層２３が、金属電極層２２に接続されるように形成された第１抵抗変化層２３１と、第１抵抗変化層２３１上に形成された第２抵抗変化層２３２とで構成される積層構造である。第１抵抗変化層２３１及び第２抵抗変化層２３２は同種の金属酸化物であり、第１抵抗変化層２３１の酸素含有率は第２抵抗変化層２３２の酸素含有率より高い。なお、第１の実施の形態の抵抗変化型不揮発性記憶装置１００、または、第３の実施の形態の抵抗変化型不揮発性記憶装置３００においても、抵抗変化層２３を類似の構成に変形できる。
図１６は、本発明の第４の実施の形態に係る抵抗変化型不揮発性記憶装置４００の構成を説明する図で、抵抗変化素子２５の構成を示すための要部を拡大した断面図である。図１６に示される抵抗変化型不揮発性記憶装置４００は、抵抗変化層２３が第１抵抗変化層２３１と第２抵抗変化層２３２とから構成される積層構造である点で、第２の実施の形態の抵抗変化型不揮発性記憶装置２００と相違している。本実施の形態では、メモリセルホール内部に埋め込み形成される抵抗変化層２３が、金属電極層２２に接続されるように形成された第１抵抗変化層２３１と、第１抵抗変化層２３１上に形成された第２抵抗変化層２３２とで構成される積層構造である。第１抵抗変化層２３１及び第２抵抗変化層２３２は同種の金属酸化物であり、第１抵抗変化層２３１の酸素含有率は第２抵抗変化層２３２の酸素含有率より高い。なお、第１の実施の形態の抵抗変化型不揮発性記憶装置１００、または、第３の実施の形態の抵抗変化型不揮発性記憶装置３００においても、抵抗変化層２３を類似の構成に変形できる。
抵抗変化動作は、抵抗変化層２３の電極近傍における酸化還元反応によって生じる。抵抗変化型不揮発性記憶装置４００では、金属電極層２２に接続される、酸素含有率の高い第１抵抗変化層２３１がメモリセルホール２０の底部側に配置され、その上部に酸素含有率の低い第２抵抗変化層２３２が配置されている。すなわち、抵抗変化層２３と金属電極層２２との界面近傍部分に、酸化還元に寄与できる酸素の含有率が高い第１抵抗変化層２３１が配置されている。そのため、第１抵抗変化層２３１と金属電極層２２との界面領域で確実に抵抗変化を起こさせることができる。その結果、抵抗変化層２３を抵抗変化（高抵抗化または低抵抗化）させるために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。また、酸素含有率の高い第１抵抗変化層２３１及び酸素含有率の低い第２抵抗変化層２３２形成時に、抵抗変化膜の抵抗変化特性を悪化させるフッ素ガスまたはフッ素プラズマに抵抗変化膜が曝されないため、抵抗変化層が劣化することがなくなる。なお、図１６において、第１抵抗変化層２３１はメモリセルホール２０の内壁にも形成されているが、少なくとも金属電極層２２と接する部分（メモリセルホール２０の底部）に形成されていればよい。
次に、図１７の（ａ）〜図１７の（ｄ）を用いて、本実施の形態の製造方法について説明する。なお、図１７の（ａ）〜図１７の（ｄ）においては、図面の簡単化のために第２の層間絶縁層１６から上部の構成のみを示している。また、以下では、本実施の形態の製造方法のうち、「抵抗変化層を埋め込み形成する工程（Ｅ）」について詳細に説明する。その他の工程については、第１〜第３の実施の形態の種々の工程と同様であるため、説明を省略する。したがって、以下では、図１７の（ａ）に示すように、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００で説明した製造方法を用いて、スパッタリングによって第３の層間絶縁層１９中のメモリセルホール２０の底部のみに金属電極層２２を形成した後の工程について説明する。
初めに、図１７の（ｂ）に示すように、メモリセルホール２０内及び第３の層間絶縁層１９上に第１抵抗変化層２３１となる第１抵抗薄膜層２３１ａを形成する。本実施の形態においても、抵抗変化層には酸素不足型タンタル酸化物（ＴａＯｘ）を用いているので、第１抵抗薄膜層２３１ａの形成には、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いる。その酸素含有率は、６５〜７５ａｔｍ％、その抵抗率は１０７ｍΩｃｍ以上、膜厚は３〜１０ｎｍが好ましい。反応性スパッタを用いると、メモリセルホール２０の底部に比べて内壁部に形成される第１抵抗変化層の膜厚は小さいが、少なくともメモリセルホール２０の底部に形成されていればよい。ここでは、反応性スパッタを用いて高酸素濃度の第１抵抗変化層を形成する例を示したが、遷移金属薄膜層または低酸素濃度の抵抗薄膜層を形成したのち、膜全体をプラズマ酸化処理などで酸化して、高酸素濃度の遷移金属酸化物層を形成してもかまわない。スパッタ法では、化学量論組成以上に酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物のターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。
また、第１抵抗変化層２３１をメモリセルホール２０内に形成するために、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いることもできる。特にＡＬＤ法を用いると、図１７の（ｂ）に示すように、メモリセルホール２０の内壁部にもコンフォーマルな第１抵抗変化層を形成することができる。
また、別の形成方法として、タンタル金属薄膜を先に形成し、このタンタル薄膜層を酸素雰囲気中（４００〜４５０℃）で酸化してタンタル酸化物から構成される第１抵抗変化層２３１を形成してもよい。このとき、タンタルは、完全に酸化するので、その酸素含有率は、Ｔａ２Ｏ５の化学量論組成に近い７１．４ａｔｍ％程度となる。なお、この工程では金属から金属酸化物に完全に酸化させるために、効率の良い熱酸化を用いることが好ましい。
メモリセルホール２０の底部の金属膜とメモリセルホール２０の内壁部の金属膜では配向性、応力などの膜特性が異なる。これは、その上に成膜された抵抗変化層の特性も異なることを意味する。特に本実施の形態では、金属電極層２２上には抵抗変化特性の主要な特性を決定する高酸素濃度の抵抗変化層（第１抵抗変化層２３１）を配置している。従って、メモリセルホール２０の内壁上に金属膜が形成されない構造は、抵抗変化素子の特性ばらつきを抑制し均一化する利点がある。
続いて、図１７の（ｃ）に示すように、第１抵抗薄膜層２３１ａ上に、第１抵抗薄膜層２３１ａよりも酸素含有率が低い第２抵抗変化層２３２となる第２抵抗薄膜層２３２ａを積層形成する。第２抵抗薄膜層２３２ａの形成も、第１抵抗薄膜層２３１ａと同様に、反応性スパッタ法によって酸素不足型タンタル酸化物を、メモリセルホール２０を完全に充填するまで形成する。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍである。
次に、図１７の（ｄ）に示すように、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の第１抵抗薄膜層２３１ａ及び第２抵抗薄膜層２３２ａを除去する。以上の工程により、金属電極層２２に接続される第１抵抗変化層２３１、及び第２抵抗変化層２３２の積層構造から構成される抵抗変化層２３を、メモリセルホール２０内に埋め込み形成できる。なお、抵抗薄膜層を除去する方法としては、ＣＭＰの他に、エッチバックする方法でもよい。
その後、本発明の他の実施の形態の製造方法と同様にして、抵抗変化層２３及び第３の層間絶縁層１９上に第４の層間絶縁層２６を形成し、第４の層間絶縁層２６中に抵抗変化層２３に接続されるように上層銅配線２４を形成することによって、本実施の形態の抵抗変化型不揮発性記憶装置４００を製造することができる。
以上のように、本実施の形態における抵抗変化型不揮発性記憶装置４００の製造方法によれば、メモリセルホール２０の上部の開口径が底部の開口径よりも小さいので、下部電極となる金属電極層２２の形成では、メモリセルホール２０の底部、もしくは、底部及び底部近傍の内壁部のみに金属電極層２２が堆積され、金属電極層（下部電極）２２と上層配線（上部電極）２４との短絡が回避される。さらに、高酸素濃度の第１抵抗変化層２３１、及び低酸素濃度の第２抵抗変化層２３２が、金属電極層２２上にこの順で形成され、抵抗変化特性を安定的に起こさせることができる。よって、抵抗変化素子２５がメモリセルホール２０内に埋め込み形成される、微細化かつ大容量化に適した構造の抵抗変化型不揮発性記憶装置が実現される。
（第５の実施の形態）
図１８の（ａ）及び図１８の（ｂ）は、本発明の５の実施の形態に係る抵抗変化型不揮発性記憶装置５００の構成を説明する図であり、図１８の（ａ）は断面図であり、図１８の（ｂ）は抵抗変化素子２５とダイオード素子３３の構成を示すための要部を拡大した断面図である。
図１８の（ａ）及び図１８の（ｂ）は、本発明の５の実施の形態に係る抵抗変化型不揮発性記憶装置５００の構成を説明する図であり、図１８の（ａ）は断面図であり、図１８の（ｂ）は抵抗変化素子２５とダイオード素子３３の構成を示すための要部を拡大した断面図である。
本実施の形態の抵抗変化型不揮発性記憶装置５００は、第１の実施の形態の抵抗変化型不揮発性記憶装置１００と基本構成は類似しているが、抵抗変化素子２５と直列に接続されるダイオード素子３３を備えることが第１の実施の形態の抵抗変化型不揮発性記憶装置１００と異なる。
具体的には、それぞれの下層配線１８上に形成されたメモリセルホール２０の内部に、金属電極層２２、抵抗変化層２３、及び中間電極層３０が順に積層されて形成され、抵抗変化素子２５を構成している。
金属電極層２２には、第１の実施の形態の金属電極層２２と同じ材料が用いられる。抵抗変化層２３には、第１の実施の形態または第４の実施の形態の抵抗変化層２３と同じ材料が用いられる。
ダイオード素子３３は、ここでは、ＭＳＭダイオード（金属−半導体−金属 ダイオード：Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ Ｄｉｏｄｅ）である。ＭＳＭダイオードは、双方向（正電圧側と負電圧側の両方）で電流をオン及びオフできる特性と、抵抗変化時に必要な大電流を流すことができる特性を有している。ダイオード素子３３を構成する中間電極層３０には、種々の導電材料を用いることができる。中間電極層３０には、例えば、ＴａＮ、ＴｉＮ、又はＷを用いることが好ましい。これらの材料は、ダイオード素子３３の下部電極として機能するが、抵抗変化素子用の電極材料として必要とされる条件をも満たすからである。また、大電流出力時のダイオード特性の劣化が少ない。
そして、第３の層間絶縁層１９上に形成された第４の層間絶縁層２６に配線溝２８が形成されており、この配線溝２８の内部に、半導体層３１、上部電極３２、及び上層配線２４が順に積層されて埋め込み形成されている。そして、中間電極層３０、半導体層３１、及び上部電極３２がダイオード素子３３の一例であるＭＳＭダイオードを構成している。
ダイオード素子３３としては、このように半導体層３１とこの半導体層３１を挟む中間電極層３０及び上部電極３２との３層の積層構造から構成されるＭＳＭダイオードの他にも、絶縁体層と、この絶縁体層を挟む一対の金属電極体層との３層の積層構造から構成されるＭＩＭダイオード（金属−絶縁体−金属 ダイオード；Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ Ｄｉｏｄｅ）、ｐ型半導体とｎ型半導体との２層の積層構造から構成されるｐｎ接合ダイオード、又は半導体層と金属電極体層との２層の積層構造から構成されるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、抵抗変化素子２５の抵抗変化特性に応じて用いることができる。
抵抗変化型不揮発性記憶装置５００において、下層配線１８（例えばビット線）と上層配線２４（例えばワード線）とが立体交差した交差部に、抵抗変化素子２５及びダイオード素子３３が直列に接続されて形成されている。この構成により、抵抗変化層２３の抵抗値の読み取りや書き込み時のクロストークを低減することができる。
次に、図１９の（ａ）〜図１９の（ｃ）、図２０の（ａ）〜図２０の（ｃ）、及び図２１の（ａ）〜図２１の（ｂ）を用いて、本実施の形態の抵抗変化型不揮発性記憶装置５００の製造方法について説明する。なお、図１９の（ａ）〜図１９の（ｃ）、図２０の（ａ）〜図２０の（ｃ）、及び図２１の（ａ）〜図２１の（ｂ）においては、図面の簡単化のために、下層銅配線１８を含む第２の層間絶縁層１６から上部の構成のみを示している。以下では、本実施の形態の製造方法のうち、「ダイオードを形成する工程（Ｇ）」について詳細に説明し、その他の工程については、説明を省略する。したがって、以下では、図１９の（ａ）に示すように、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置１００で説明した製造方法を用いて、金属電極層２２に接続されるメモリセルホール２０中に抵抗変化層２３を埋め込み形成した後の工程について説明する。
図１９の（ｂ）は、メモリセルホール２０中に埋め込み形成された抵抗変化層２３の表層側に凹部３０ｂを形成する工程を示す図であり、図１９の（ｃ）は、その凹部にダイオード素子３３の下部電極として機能する中間電極層３０になる金属薄膜層３０ａを成膜する工程を示す図である。
初めに、図１９の（ｂ）に示すように、ＣＭＰによってメモリセルホール２０中に抵抗変化層２３を埋め込み形成する際にオーバポリッシュを行い、凹部３０ｂを形成する。具体的には、抵抗変化層２３と第３の層間絶縁層１９の研磨レートの違いを利用して、メモリセルホール２０中の抵抗変化層２３の表層側の一部のみを除去することで、凹部３０ｂを形成する。この時、図示はしていないが、絶縁膜１９ａの開口部近傍の一部が除去されることがある。なお、このように抵抗変化層２３の一部を除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。
図１９の（ｃ）に示す工程では、メモリセルホール２０の凹部３０ｂ内及び第３の層間絶縁層１９上に、抵抗変化素子２５の上部電極として機能し、かつダイオード素子３３の下部電極として機能する中間電極層３０となる金属薄膜層３０ａを形成する。本実施の形態においては、金属薄膜層３０ａとして窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、又はタングステン（Ｗ）から構成される膜をスパッタリングにより形成できる。
図２０の（ａ）は、第３の層間絶縁層１９上の金属薄膜層３０ａを除去する工程を示す図であり、図２０の（ｂ）は、メモリセルホール２０上層部の中間電極層３０の上に第４の層間絶縁層２６を形成する工程を示す図であり、図２０の（ｃ）は、第４の層間絶縁層２６中に中間電極層３０と接続されるダイオード素子３３を埋め込み形成するための配線溝２８を形成する工程を示す図である。
図２０の（ａ）に示すように、ＣＭＰプロセスを用いて第３の層間絶縁層１９上の金属薄膜層３０ａを除去して、メモリセルホール２０中に中間電極層３０を埋め込み形成する。
次に、図２０の（ｂ）に示すように、中間電極層３０及び第３の層間絶縁層１９上に、さらにＣＶＤなどを用いて第４の層間絶縁層２６を形成する。
次に、図２０の（ｃ）に示す工程では、第４の層間絶縁層２６に、ダイオード素子３３の一部となる半導体層３１及び上部電極３２、並びに上層銅配線２４を埋め込み形成するための配線溝２８を形成する。本実施の形態では、配線溝２８を下層銅配線１８と立体交差するストライプ形状に形成している。これにより、後に示す工程において、半導体層３１、上部電極３２、及び上層銅配線２４が、下層銅配線１８と交差するストライプ形状に形成される。また、配線溝２８の形成には、一般的な半導体プロセスで用いられている技術により容易に形成することができる。
図２１の（ａ）及び図２１の（ｂ）は、第４の層間絶縁層２６中に形成された配線溝２８中にダイオード素子３３の一部となる半導体層３１及び上部電極３２、並びに上層銅配線２４を埋め込み形成する工程を示す図である。
図２１の（ａ）に示す工程では、配線溝２８内及び第４の層間絶縁層２６上にダイオード素子３３の半導体層３１となる半導体薄膜層３１ａと、上部電極３２となる金属薄膜層３２ａとを積層形成する。そして、さらに上層銅配線２４となる銅薄膜層２４ａを形成する。
また、本実施の形態では、半導体層３１の材料として窒素不足型シリコン窒化物（ＳｉＮｙ）、上部電極３２の材料として窒化タンタル、窒化チタン、又はタングステンを用いることができる。これにより、半導体層３１と、それを挟む中間電極層３０及び上部電極３２とによりＭＳＭダイオードを形成することができる。なお、このような半導体特性を有するＳｉＮｙ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。具体的には、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ流量に対するＮ２流量を調整して作製すればよい。
半導体特性を有するＳｉＮｙ（ｙ＝０．３）を上記の条件で、かつ１０ｎｍの厚みで作製した場合には、２．０Ｖの電圧印加で５×１０４Ａ／ｃｍ２の電流密度が得られ、１．０Ｖの電圧印加では１×１０３Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５０となり、抵抗変化型不揮発性記憶装置のダイオード素子として充分使用可能であることが分かる。
また、上層銅配線２４には下層銅配線１８と同じ構成を用いることができる。
次に、図２１の（ｂ）に示す工程では、第４の層間絶縁層２６上の半導体薄膜層３１ａと金属薄膜層３２ａ及び銅薄膜層２４ａをＣＭＰにより除去することで、配線溝２８中にダイオード素子３３の半導体層３１と上部電極３２、及び上層銅配線２４を埋め込み形成する。上層銅配線２４は、上部電極３２、半導体層３１、及び中間電極層３０を介して、抵抗変化層２３と電気的に接続される。
以上の工程により、金属電極層２２、抵抗変化層２３及び中間電極層３０により抵抗変化素子２５が構成され、中間電極層３０、半導体層３１及び上部電極３２によりダイオード素子３３が構成される。これにより、本実施の形態の製造方法による抵抗変化型不揮発性記憶装置５００を作製することができる。
なお、本実施の形態では、ダイオードに最適な下部電極を形成するため、中間電極層３０をメモリセルホール２０内の抵抗変化層２３の上部に形成する事例を示したが、抵抗変化層２３の材料と半導体層３１の材料との組み合わせによっては、抵抗変化層２３の上部に直接半導体層３１を形成してもよい。
また、本実施の形態では、ダイオード素子３３としてＭＳＭダイオードを用いたが、他にも、絶縁体層と、絶縁体層を両側から挟む金属電極体層との３層の積層構造から構成されるＭＩＭダイオードや、ｐ型半導体層とｎ型半導体層との２層の積層構造から構成されるｐｎ接合ダイオード、半導体層と金属電極体層との２層の積層構造から構成されるショットキーダイオードを形成してもよい。
さらに、配線は埋め込み形成される銅配線を用いて説明したが、パターン形成されるアルミニウム配線を用いてもよい。その時、上層配線形成においては、半導体薄膜層３１ａ、金属薄膜層３２ａ、及びアルミニウム層は順に成膜された後、パターン形成される。
（第６の実施の形態）
本発明の第６の実施の形態に係る抵抗変化型不揮発性記憶装置は、図１８の（ａ）に示す第５の実施の形態の抵抗変化型不揮発性記憶装置５００を基本構成としており、下層配線層、抵抗変化素子、ダイオード素子、及び上層配線を１つの構成単位として、この構成単位をこの基本構成の上にさらに１層以上積層して構成される。このように積層することにより、さらに大容量の抵抗変化型不揮発性記憶装置を実現することができる。
本発明の第６の実施の形態に係る抵抗変化型不揮発性記憶装置は、図１８の（ａ）に示す第５の実施の形態の抵抗変化型不揮発性記憶装置５００を基本構成としており、下層配線層、抵抗変化素子、ダイオード素子、及び上層配線を１つの構成単位として、この構成単位をこの基本構成の上にさらに１層以上積層して構成される。このように積層することにより、さらに大容量の抵抗変化型不揮発性記憶装置を実現することができる。
図２２は、本実施の形態に係る抵抗変化型不揮発性記憶装置６００の構成を示す断面図である。以下、本実施の形態の抵抗変化型不揮発性記憶装置６００の構成を説明する。図２２に示す抵抗変化型不揮発性記憶装置６００は、基本構成の上に上記の構成単位をさらに２層積層されて構成されている。すなわち、抵抗変化素子とダイオード素子の構成単位は、３段積層されている。以下では、第１段目、第２段目及び第３段目のそれぞれの構成を理解しやすくするために、第１段目の構成要素については第１、第２段目の構成要素については第２、第３段目の構成要素については第３なる文言をそれぞれの名称の頭部に付して、それぞれの段の構成要素を互いに区別して表記する。
第２段目の構成要素の形成のために、第１段目の構成要素である第１上層配線２４上及び第４の層間絶縁層２６上に、さらに層間絶縁層４１が形成されている。この層間絶縁層４１には、第１抵抗変化素子２５に対応する位置にそれぞれメモリセルホール２０２が設けられ、このメモリセルホール２０２中に第２抵抗変化素子４５が埋め込み形成されている。第２抵抗変化素子４５は、第２金属電極層４２と、第２抵抗変化層４３と、第２抵抗変化素子４５の上部電極かつ第２ダイオード素子４８の下部電極として機能する中間電極４４とを備える。そして、中間電極４４上及び層間絶縁層４１上に第２上層配線５０を埋め込み形成するための配線溝が設けられた層間絶縁層４９が形成されている。その層間絶縁層４９内の配線溝中に、第２中間電極４４に接続され第２ダイオード素子４８を構成する第２半導体層４６と、第２上部電極４７と、第２上層配線５０とが埋め込み形成されている。第２半導体層４６、第２上部電極４７、及び第２上層配線５０は、第１上層配線２４に立体交差するストライプ形状に形成されている。第２ダイオード素子４８は、第２中間電極４４と、第２半導体層４６と、第２上部電極４７とから構成される。
次に、第３段目の構成要素の形成のために、第２上層配線５０上及び層間絶縁層４９上に層間絶縁層５２が形成されている。その層間絶縁層５２中に第１抵抗変化素子２５および第２抵抗変化素子４５に対応する位置にメモリセルホール２０３が設けられ、このメモリセルホール２０３中に第３抵抗変化素子５６が埋め込み形成されている。第３抵抗変化素子５６は、第３金属電極層５３、第３抵抗変化層５４、および第３中間電極５５を備える。そして、第３中間電極５５上及び層間絶縁層５２上に層間絶縁層６０が形成されている。この層間絶縁層６０中に、第３中間電極５５に接続される第３ダイオード素子５９の第３半導体層５７と、第３上部電極５８と、第３上層配線６１とが埋め込み形成されている。第３半導体層５７、第３上部電極５８、及び第３上層配線６１は、第２上層配線に立体交差するストライプ形状に形成されている。第３ダイオード素子５９は、第３中間電極５５と、第３半導体層５７と、第３上部電極５８とから構成される。
また、２層目以降の上層の構成単位の層においては、１層下の上記構成単位の層の上層配線（第１上層配線２４、第２上層配線５０）が、当該構成単位の層の下層配線（第２下層配線、第３下層配線）を兼ねている。
下層配線１８は、埋め込み導体１４及び１７と回路配線１５を介して能動素子１２のソース領域１２ａに接続されている。また、第１上層配線２４についても同様に、埋め込み導体（図示せず）と回路配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層配線５０は、図２２に示すように埋め込み導体１４、１７、４０及び５１と回路配線１５を介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層配線６１についても、第１上層配線２４と同様に埋め込み導体（図示せず）と回路配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
第１段目の下層配線１８と第１上層配線２４は、いずれか一方がビット線、他方がワード線となり、また、第１上層配線２４と第２上層配線５０は、同様にいずれか一方がビット線、他方がワード線となる。ただし、第１段目において、第１上層配線２４がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層配線５０はワード線を構成するように設計されている。さらに、第２上層配線５０がワード線を構成する場合には、第３上層配線６１はビット線を構成するように設計されている。
以上のように、本実施の形態の抵抗変化型不揮発性記憶装置６００の場合には、それぞれの段に設けた抵抗変化素子２５、４５及び５６に対して個別にそれぞれダイオード素子３３、４８、５９が設けられている。これにより、それぞれの段に設けられている抵抗変化素子２５、４５及び５６の書き込みと読み出しを安定に、かつ確実に行うことができる。
このような２段以上の多段構成の抵抗変化素子とダイオード素子を有する抵抗変化型不揮発性記憶装置６００の製造工程は、基本的には第５の形態の抵抗変化型不揮発性記憶装置５００において説明した製造工程を繰り返せばよい。
以上、第１から第６の実施の形態について説明したが、本発明に係る抵抗変化型不揮発性記憶装置及びその製造方法として、これらの組み合わせによる種々の変更も可能である。例えば、第１の実施の形態の抵抗変化型不揮発性記憶装置１００においても、第４の実施の形態の抵抗変化型不揮発性記憶装置４００のように、抵抗変化層を酸素含有率の異なる２層積層構造にすることもできる。
また、第３の実施の形態の抵抗変化型不揮発性記憶装置３００においても、第４の実施の形態の抵抗変化型不揮発性記憶装置４００のように、抵抗変化素子と直列に接続されるダイオード素子を備える構造にすることもできるし、さらに、第６の実施の形態の抵抗変化型不揮発性記憶装置６００のように、抵抗変化素子とダイオード素子を一つの基本構成として、積層構造にすることもできる。
本発明の抵抗変化型不揮発性記憶装置は、微細化かつ大容量化が可能なクロスポイント構造を備え、また、従来の製造方法では実現困難なメモリセル構造を形成することができるため、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
１ ビット線
２ 抵抗変化層
３ 中間電極層
４ ダイオード層
５ ワード線
６ 抵抗変化素子
７ ダイオード素子
８ 層間絶縁層
１１ 基板
１１ａ シリコン基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３ 第１の層間絶縁層
１４、１７、２７、４０、５１ 埋め込み導体
１５ 回路配線
１６ 第２の層間絶縁層
１８ 下層配線（下層銅配線）
１９ 第３の層間絶縁層
１９ａ メモリセルホールを形成した第３の層間絶縁層上に堆積した絶縁膜
１９ｂ 第５の層間絶縁層（ＳｉＮ層間絶縁層）
２０、２０ａ、２０２、２０３ メモリセルホール
２２、２９ 金属電極層
２３ 抵抗変化層
２４ 上層配線（第１上層配線、上層銅配線）
２４ａ 銅薄膜層
２５ 抵抗変化素子（第１抵抗変化素子）
２６ 第４の層間絶縁層
３０ 中間電極層
３０ａ 金属薄膜層
３０ｂ 凹部
３１ 半導体層
３１ａ 半導体薄膜層
３２ 上部電極
３２ａ 金属薄膜層
３３ ダイオード素子（第１ダイオード素子）
４１ 層間絶縁層
４２ 第２金属電極層
４３ 第２抵抗変化層
４４ 中間電極
４５ 第２抵抗変化素子
４６ 第２半導体層
４７ 第２上部電極
４８ 第２ダイオード素子
４９ 層間絶縁層
５０ 第２上層配線
５２ 層間絶縁層
５３ 第３金属電極層
５４ 第３抵抗変化層
５５ 第３中間電極
５６ 第３抵抗変化素子
５７ 第３半導体層
５８ 第３上部電極
５９ 第３ダイオード素子
６０ 層間絶縁層
６１ 第３上層配線
１００、２００、３００、４００、５００ 抵抗変化型不揮発性記憶装置
２３１ 第１抵抗変化層
２３１ａ 第１抵抗薄膜層
２３２ 第２抵抗変化層
２３２ａ 第２抵抗薄膜層
２ 抵抗変化層
３ 中間電極層
４ ダイオード層
５ ワード線
６ 抵抗変化素子
７ ダイオード素子
８ 層間絶縁層
１１ 基板
１１ａ シリコン基板
１２ 能動素子
１２ａ ソース領域
１２ｂ ドレイン領域
１２ｃ ゲート絶縁膜
１２ｄ ゲート電極
１３ 第１の層間絶縁層
１４、１７、２７、４０、５１ 埋め込み導体
１５ 回路配線
１６ 第２の層間絶縁層
１８ 下層配線（下層銅配線）
１９ 第３の層間絶縁層
１９ａ メモリセルホールを形成した第３の層間絶縁層上に堆積した絶縁膜
１９ｂ 第５の層間絶縁層（ＳｉＮ層間絶縁層）
２０、２０ａ、２０２、２０３ メモリセルホール
２２、２９ 金属電極層
２３ 抵抗変化層
２４ 上層配線（第１上層配線、上層銅配線）
２４ａ 銅薄膜層
２５ 抵抗変化素子（第１抵抗変化素子）
２６ 第４の層間絶縁層
３０ 中間電極層
３０ａ 金属薄膜層
３０ｂ 凹部
３１ 半導体層
３１ａ 半導体薄膜層
３２ 上部電極
３２ａ 金属薄膜層
３３ ダイオード素子（第１ダイオード素子）
４１ 層間絶縁層
４２ 第２金属電極層
４３ 第２抵抗変化層
４４ 中間電極
４５ 第２抵抗変化素子
４６ 第２半導体層
４７ 第２上部電極
４８ 第２ダイオード素子
４９ 層間絶縁層
５０ 第２上層配線
５２ 層間絶縁層
５３ 第３金属電極層
５４ 第３抵抗変化層
５５ 第３中間電極
５６ 第３抵抗変化素子
５７ 第３半導体層
５８ 第３上部電極
５９ 第３ダイオード素子
６０ 層間絶縁層
６１ 第３上層配線
１００、２００、３００、４００、５００ 抵抗変化型不揮発性記憶装置
２３１ 第１抵抗変化層
２３１ａ 第１抵抗薄膜層
２３２ 第２抵抗変化層
２３２ａ 第２抵抗薄膜層
Claims (16)
- 基板上に複数の下層配線を形成する工程と、
前記複数の下層配線上及び前記基板上に層間絶縁層を形成する工程と、
前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さい複数のメモリセルホールを形成する工程と、
前記複数のメモリセルホールの少なくとも底部にスパッタリングにより金属電極層を形成する工程と、
前記金属電極層に接続されるように前記複数のメモリセルホール内に抵抗変化層を埋め込み形成する工程と、
前記層間絶縁層上及び前記抵抗変化層上に、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線を形成する工程と
を含む抵抗変化型不揮発性記憶装置の製造方法。 - 前記複数のメモリセルホールを形成する工程は、
前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径と同等か、もしくは底部近傍の開口径よりも大きい複数のメモリセルホールを形成する工程と、
前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの底部の径よりも、当該メモリセルホールの上部近傍の開口径が小さくなるように、当該メモリセルホールの上部内壁に絶縁膜を形成する工程と、を含む
請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。 - 前記絶縁膜を形成する工程は、前記絶縁膜としてＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種を堆積する
請求項２に記載の抵抗変化型不揮発性記憶装置の製造方法。 - 前記層間絶縁層を形成する工程は、前記層間絶縁層として、前記下層配線上及び前記基板上の下層層間絶縁層と、当該下層層間絶縁層上の上層層間絶縁層とを形成する工程を含み、
前記複数のメモリセルホールを形成する工程は、
前記下層層間絶縁層および前記上層層間絶縁層に、前記下層配線の表面まで貫通する複数のメモリセルホールを形成する工程と、
前記複数のメモリセルホールを形成する工程において形成されたメモリセルホールの前記上層層間絶縁層を貫通する部分の開口径が、前記下層層間絶縁層を貫通する部分の開口径よりも小さくなるように、ウエットエッチングにより、前記下層層間絶縁層を貫通する部分の径を、前記上層層間絶縁層を貫通する部分の径より広くする工程と、を含む
請求項１に記載の抵抗変化型不揮発性記憶装置の製造方法。 - 前記抵抗変化層を埋め込み形成する工程は、前記金属電極層上に第１抵抗変化層を形成する工程と、前記第１抵抗変化層上に第２抵抗変化層を形成する工程と、を含み、
前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、
前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高い
請求項１から４のいずれか１項に記載の抵抗変化型不揮発性記憶装置の製造方法。 - 前記金属電極層を形成する工程では、前記底部とともに、前記メモリセルホールの底部近傍の内壁部に前記金属電極層が形成されるように、前記金属電極層を形成する
請求項１から５のいずれか１項に記載の抵抗変化型不揮発性記憶装置の製造方法。 - 前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含む
請求項１から６のいずれか１項に記載の抵抗変化型不揮発性記憶装置の製造方法。 - さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を形成する工程を含み、
前記複数の下層配線を形成する工程では、前記基板上に複数のストライプ形状の前記複数の下層配線を形成し、
前記複数の上層配線を形成する工程では、前記ダイオード素子の上部電極と接続され、前記下層配線に立体交差する複数のストライプ形状の前記複数の上層配線を形成する
請求項１から７のいずれか１項に記載の抵抗変化型不揮発性記憶装置の製造方法。 - 基板と、
前記基板上に形成された複数の下層配線と、
前記複数の下層配線上及び前記基板上に形成された層間絶縁層であって、前記層間絶縁層に、前記下層配線の表面まで貫通して、上部近傍の開口径が底部近傍の開口径よりも小さくなるように複数のメモリセルホールが形成された層間絶縁層と、
前記複数のメモリセルホールの底部に形成された金属電極層と、
前記金属電極層に接続されるように前記複数のメモリセルホール内に埋め込み形成された抵抗変化層と、
前記層間絶縁層上及び前記抵抗変化層上に形成され、前記複数のメモリセルホール内に埋め込み形成された前記抵抗変化層のそれぞれに接続される複数の上層配線と
を備える抵抗変化型不揮発性記憶装置。 - 前記複数のメモリセルホールの上部内壁には、当該メモリセルホールの底部の径よりも当該メモリセルホールの上部近傍の開口径が小さくなるように、絶縁膜が形成されている
請求項９に記載の抵抗変化型不揮発性記憶装置。 - 前記絶縁膜は、ＳｉＯ２、ＳｉＮ、ＴａＯｘ、ＮｂＯｘ、及びＳｒＯｘからなる群より選択される少なくとも１種である
請求項１０に記載の抵抗変化型不揮発性記憶装置。 - 前記層間絶縁層は、前記下層配線上及び前記基板上に形成された下層層間絶縁層と、前記下層層間絶縁層上に形成された上層層間絶縁層とを含み、
前記メモリセルホールは、前記下層層間絶縁層および前記上層層間絶縁層を前記下層配線の表面まで貫通し、
前記メモリセルホールのうち前記上層層間絶縁層を貫通する部分の開口径が前記下層層間絶縁層を貫通する部分の開口径よりも小さい
請求項９に記載の抵抗変化型不揮発性記憶装置。 - 前記抵抗変化層は、前記金属電極層上に形成された第１抵抗変化層と、前記第１抵抗変化層上に形成された第２抵抗変化層とを含み、
前記第１抵抗変化層及び前記第２抵抗変化層は同種の金属酸化物であり、
前記第１抵抗変化層の酸素含有率は、前記第２抵抗変化層の酸素含有率より高い
請求項９から１２のいずれか１項に記載の抵抗変化型不揮発性記憶装置。 - 前記金属電極層は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、及びルテニウム（Ｒｕ）からなる群より選択される少なくとも１種の金属を含む
請求項９から１３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。 - さらに、前記抵抗変化層上に当該抵抗変化層に接続されるダイオード素子を備え、
前記複数の下層配線は、前記基板上に複数のストライプ形状となるように形成され、
前記複数の上層配線は、前記ダイオード素子の上部電極に接続され、前記下層配線に立体交差する複数のストライプ形状となるように形成されている
請求項９から１４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。 - 前記下層配線上に形成された、前記層間絶縁層、前記金属電極層、前記抵抗変化層、前記ダイオード素子および前記上層配線を１つの構成単位として、前記構成単位をさらに１層以上積層して備え、
２層目以降の上層の前記構成単位の層においては、１層下の前記構成単位の層の前記上層配線が、当該構成単位の層の前記下層配線を兼ねている
請求項１５に記載の抵抗変化型不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012543394A JP5161404B2 (ja) | 2011-02-01 | 2012-01-30 | 抵抗変化型不揮発性記憶装置の製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011020073 | 2011-02-01 | ||
| JP2011020073 | 2011-02-01 | ||
| PCT/JP2012/000585 WO2012105225A1 (ja) | 2011-02-01 | 2012-01-30 | 抵抗変化型不揮発性記憶装置及びその製造方法 |
| JP2012543394A JP5161404B2 (ja) | 2011-02-01 | 2012-01-30 | 抵抗変化型不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP5161404B2 JP5161404B2 (ja) | 2013-03-13 |
| JPWO2012105225A1 true JPWO2012105225A1 (ja) | 2014-07-03 |
Family
ID=46602450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012543394A Active JP5161404B2 (ja) | 2011-02-01 | 2012-01-30 | 抵抗変化型不揮発性記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8871561B2 (ja) |
| JP (1) | JP5161404B2 (ja) |
| WO (1) | WO2012105225A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9691981B2 (en) * | 2013-05-22 | 2017-06-27 | Micron Technology, Inc. | Memory cell structures |
| US9887291B2 (en) * | 2014-03-19 | 2018-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module |
| US9728721B2 (en) * | 2014-07-25 | 2017-08-08 | Globalfoundries Singapore Pte. Ltd. | Resistive memory device |
| FR3027453B1 (fr) * | 2014-10-20 | 2017-11-24 | Commissariat Energie Atomique | Dispositif resistif pour circuit memoire ou logique et procede de fabrication d'un tel dispositif |
| KR101675582B1 (ko) * | 2015-03-12 | 2016-11-14 | 서울대학교 산학협력단 | 저항 변화 메모리 소자 |
| JP2017055082A (ja) | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 不揮発性記憶装置の製造方法 |
| KR102465967B1 (ko) | 2016-02-22 | 2022-11-10 | 삼성전자주식회사 | 메모리 소자 및 그 제조방법 |
| US11189662B2 (en) * | 2018-08-13 | 2021-11-30 | Micron Technology | Memory cell stack and via formation for a memory device |
| GB2589320B (en) * | 2019-11-22 | 2022-10-05 | Ucl Business Ltd | Method for manufacturing a memory resistor device |
| US11430950B2 (en) | 2020-03-27 | 2022-08-30 | Micron Technology, Inc. | Low resistance via contacts in a memory device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218259A (ja) * | 2008-03-07 | 2009-09-24 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| WO2010050094A1 (ja) * | 2008-10-30 | 2010-05-06 | パナソニック株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2010135527A (ja) * | 2008-12-04 | 2010-06-17 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JP2010226027A (ja) * | 2009-03-25 | 2010-10-07 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| JP2010232214A (ja) * | 2009-03-25 | 2010-10-14 | Toshiba Corp | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
| JP2010232228A (ja) * | 2009-03-25 | 2010-10-14 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| WO2010119677A1 (ja) * | 2009-04-14 | 2010-10-21 | パナソニック株式会社 | 抵抗変化素子およびその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242615A (ja) | 1984-05-17 | 1985-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01256152A (ja) | 1988-04-06 | 1989-10-12 | Sony Corp | 半導体装置における多層構造 |
| US6753561B1 (en) | 2002-08-02 | 2004-06-22 | Unity Semiconductor Corporation | Cross point memory array using multiple thin films |
| JP2005136097A (ja) | 2003-10-29 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100657911B1 (ko) | 2004-11-10 | 2006-12-14 | 삼성전자주식회사 | 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자 |
| JP2006203098A (ja) | 2005-01-24 | 2006-08-03 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP5061469B2 (ja) | 2006-02-15 | 2012-10-31 | パナソニック株式会社 | 不揮発性記憶素子およびその製造方法 |
| JP4805865B2 (ja) | 2007-03-19 | 2011-11-02 | シャープ株式会社 | 可変抵抗素子 |
| JP2010080518A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| JP5455538B2 (ja) | 2008-10-21 | 2014-03-26 | キヤノン株式会社 | 半導体装置及びその製造方法 |
| JP5367400B2 (ja) | 2009-02-12 | 2013-12-11 | 株式会社東芝 | 半導体記憶装置、及びその製造方法 |
| US8153488B2 (en) | 2009-03-24 | 2012-04-10 | Kabushiki Kaisha Toshiba | Method for manufacturing nonvolatile storage device |
-
2012
- 2012-01-30 WO PCT/JP2012/000585 patent/WO2012105225A1/ja active Application Filing
- 2012-01-30 US US13/805,233 patent/US8871561B2/en active Active
- 2012-01-30 JP JP2012543394A patent/JP5161404B2/ja active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218259A (ja) * | 2008-03-07 | 2009-09-24 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| WO2010050094A1 (ja) * | 2008-10-30 | 2010-05-06 | パナソニック株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2010135527A (ja) * | 2008-12-04 | 2010-06-17 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JP2010226027A (ja) * | 2009-03-25 | 2010-10-07 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| JP2010232214A (ja) * | 2009-03-25 | 2010-10-14 | Toshiba Corp | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
| JP2010232228A (ja) * | 2009-03-25 | 2010-10-14 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| WO2010119677A1 (ja) * | 2009-04-14 | 2010-10-21 | パナソニック株式会社 | 抵抗変化素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130095634A1 (en) | 2013-04-18 |
| US8871561B2 (en) | 2014-10-28 |
| JP5161404B2 (ja) | 2013-03-13 |
| WO2012105225A1 (ja) | 2012-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5161404B2 (ja) | 抵抗変化型不揮発性記憶装置の製造方法 | |
| JP4902821B1 (ja) | 抵抗変化型不揮発性記憶装置及びその製造方法 | |
| JP4722236B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
| US8445883B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| US8618526B2 (en) | Nonvolatile memory device and manufacturing method thereof | |
| JP4969707B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP4948688B2 (ja) | 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法 | |
| JP5873981B2 (ja) | 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置 | |
| JP5291269B2 (ja) | 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法 | |
| US20110233511A1 (en) | Nonvolatile memory element and manufacturing method thereof | |
| JPWO2011132423A1 (ja) | 不揮発性記憶装置及びその製造方法 | |
| JP5324724B2 (ja) | 不揮発性記憶装置の製造方法 | |
| US10720578B2 (en) | Self-gating resistive storage device having resistance transition layer in vertical trench in stacked structure of insulating dielectric layers and electrodes | |
| US8999808B2 (en) | Nonvolatile memory element and method for manufacturing the same | |
| JP2014082279A (ja) | 不揮発性記憶装置及びその製造方法 | |
| JP2011151049A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2013062327A (ja) | 不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法 | |
| JP2010135581A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2014175419A (ja) | 電流制御素子、不揮発性記憶素子、不揮発性記憶装置および電流制御素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121213 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5161404 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151221 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |