JP2017055082A - 不揮発性記憶装置の製造方法 - Google Patents
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Abstract
【課題】簡便な製造工程にて、立体構造にしても膜品質を劣化を抑制できる不揮発性記憶装置の製造方法を提供する。【解決手段】不揮発性記憶装置メモリセル３の製造方法は、第１配線層ＢＬの上に、バリアメタル層１２と、第１金属のイオンを供給可能な第１層１３（イオンソース電極）と、第１金属のイオンが拡散可能であるとともに第２金属を含有する第２層１４（イオン拡散層）と、を順に連続して成膜し、第１層および第２層を酸化し、酸化された第１層に含まれる酸素をアニール処理によって分解して、第１層の金属を還元し、第１層の金属を還元した後、酸化された第２層の上に、導電性の第３層１５（対向電極）を形成し、第３層の上に、第１配線層と交差する方向に延びる第２配線層ＷＬを形成する。【選択図】図３Ｂ
Description
本発明の実施形態は、不揮発性記憶装置の製造方法に関する。
メモリセルに可変抵抗素子を含むクロスポイント型メモリ装置は、大容量の不揮発性記憶装置を実現するものとして注目されている。なかでも、ＣＢＲＡＭ（Conductive Bridging Random Access Memory）は、汎用的な半導体プロセスで使用される材料で形成可能であり、製造工程も共通する点が多い。また、ＣＢＲＡＭは、書込み電流と消去電流が非常に小さく、データの保持性も高いため、次世代の不揮発性記憶装置として注目されている。
ＣＢＲＡＭは、構造が簡易であるため、立体構造にすることも比較的容易である。立体構造のＣＢＲＡＭを作製する場合、ワード線とビット線を交互に積層（上下）方向に配置し、上下に隣接するワード線とビット線の間にメモリセルを配置する構造になる。例えば、あるワード線と、その上に配置されるビット線との間に配置されるメモリセル内の各層の積層順序と、上述したワード線と、その下に配置されるビット線との間に配置されるメモリセル内の各層の積層順序が逆になる。
積層順序が逆になると、各メモリセルを構成する各層の材料がすべてのメモリセルで共通であったとしても、各層を配置する順番が逆になるため、成膜条件は同じにはならない。特に、微細化が進むと、メモリセルを構成する各層の膜厚を薄くしなければならなくなり、積層順序が変わると、各層の膜品質を維持できなくなるおそれがある。
本実施形態は、簡便な製造工程にて、立体構造にしても膜品質を劣化を抑制できる不揮発性記憶装置の製造方法を提供するものである。
本実施形態では、第１配線層の上に、第１金属のイオンを供給可能な第１層と、前記第１金属のイオンが拡散可能であるとともに第２金属を含有する第２層と、を順に連続して成膜し、
前記第１層および前記第２層を酸化し、
酸化された前記第１層に含まれる酸素をアニール処理によって分解して、前記第１層の金属を還元し、
前記第１層の金属を還元した後、酸化された前記第２層の上に、導電性の第３層を形成し、
前記第３層の上に、前記第１配線層と交差する方向に延びる第２配線層を形成する、不揮発性記憶装置の製造方法が提供される。
前記第１層および前記第２層を酸化し、
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前記第１層の金属を還元した後、酸化された前記第２層の上に、導電性の第３層を形成し、
前記第３層の上に、前記第１配線層と交差する方向に延びる第２配線層を形成する、不揮発性記憶装置の製造方法が提供される。
以下、図面を参照しながら、本発明の実施形態を説明する。図１は一実施形態による不揮発性記憶装置１のメモリセルアレイ部２の断面構造を示す図、図２は本実施形態による不揮発性記憶装置１のメモリセルアレイ部２の模式的な斜視図である。
図２のメモリセルアレイ部２は、クロスポイント型メモリ装置である。図２のメモリセルアレイ部２は、例えば、不図示のシリコン基板上に配置されている。シリコン基板には、メモリセルアレイ部２を駆動するための不図示の駆動回路が配置されている。駆動回路上に、シリコン酸化膜を用いた層間絶縁膜を介して、図２のメモリセルアレイ部２が配置されている。
図２のメモリセルアレイ部２は、駆動回路によって駆動されるワード線ＷＬとビット線ＢＬを有する。ワード線ＷＬとビット線ＢＬは、例えばタングステンを用いて形成されている。ワード線ＷＬとビット線ＢＬは、上下方向（Ｚ方向）に所定間隔で交互に配置されている。ワード線ＷＬは、例えばＸ方向に延在して、各ワード線ＷＬはＹ方向に所定間隔で配置されている。ビット線ＢＬは、例えばＹ方向に延在して、各ビット線ＢＬはＸ方向に所定間隔で配置されている。このように、ワード線ＷＬとビット線ＢＬは、互いに交差する方向に配置されている。
Ｚ方向に隣接するワード線ＷＬとビット線ＢＬの各交差位置には、メモリセル３が配置されている。図１は中央のビット線ＢＬと、その上の３つのワード線ＷＬとの間に、３つのメモリセル３が配置され、中央のビット線ＢＬと、その下の３つのワード線ＷＬとの間に、３つのメモリセル３が配置されている例を示している。
図２では、ビット線ＢＬの上下にワード線ＷＬを１層ずつ配置しており、メモリセル３が２層構造になっている例を示しているが、メモリセル３の層数は任意であり、ＸＹ方向のワード線ＷＬとビット線ＢＬの本数も任意である。
本実施形態によるメモリセル３は、ＣＢＲＡＭと呼ばれる不揮発性の抵抗変化型メモリセルである。図３Ａは図２のビット線ＢＬとその下のワード線ＷＬとの間に配置されるメモリセル３の断面構造を拡大した図である。図３Ｂは図２のビット線ＢＬとその上のワード線ＷＬとの間に配置されるメモリセル３の断面構造を拡大した図である。
本実施形態によるメモリセル３は、金属イオンの移動により高抵抗状態と低抵抗状態とのいずれかを可逆的に遷移する抵抗変化層（イオン拡散層とも呼ばれる）を有する可変抵抗素子である。
図３Ａのメモリセル３は、ビット線ＢＬとその下のワード線ＷＬとの間に、ビット線側から順に、ビット線コンタクトメタル層（第１２層）１１と、バリアメタル層（第１１層）１２と、イオンソース電極（第６層）１３と、イオン拡散層（第５層）１４と、対向電極（第４層）１５と、バリアメタル層（第１０層）１６とを積層した構造である。
一方、図３Ｂのメモリセル３は、例えば図３Ａのワード線ＷＬの直下に配置されるメモリセルである。図３Ｂのメモリセル３は、ビット線ＢＬとその上のワード線ＷＬとの間に、ワード線側から順に、ワード線コンタクトメタル層（第９層）１７と、バリアメタル層（第８層）１６と、対向電極（第３層）１５と、イオン拡散層（第２層）１４と、イオンソース電極（第１層）１３と、バリアメタル層（第７層）１２とを積層した構造である。
このように、ビット線ＢＬの下側に配置されるメモリセル３（図３Ａ）と上側に配置されるメモリセル３（図３Ｂ）とでは、積層順序が逆になる。ここで、ビット線ＢＬとワード線ＷＬの一方が第１配線層であり、他方が第２配線層である。
各メモリセル３内のイオンソース電極１３は、例えば、銅Ｃｕ、銀Ａｇ、アルミニウム、コバルトおよびニッケルの群から選択される少なくとも１つの金属元素（第１金属）を含む。好ましくは、シリコン、シリコン酸化膜および遷移金属酸化膜と反応しない元素である。また、酸化されても過熱処理で酸化物を容易に熱分解可能な元素を選択するのが好ましい。イオンソース電極１３の熱分解温度は、イオン拡散層１４の熱分解温度よりも十分に低くする。好ましくは、酸素分圧１ａｔｍ雰囲気中で、３５０℃以下で酸化物が分解される元素を選択する。
また、イオンソース電極１３は、イオン拡散層１４を構成する金属元素よりも酸化されにくい、すなわちイオン化エネルギ（ｋＪ／ｍｏｌ）が高いことが好ましい。各元素のイオン化エネルギ（ｋＪ／ｍｏｌ）は、Ａｕ（８９０）＞Ｃｏ（７６０．４）＞Ｔａ（７６１）＞Ｃｕ（７４５．５）＞Ｎｉ（７３７．１）＞Ａｇ（７３１）＞＞Ｔｉ（６５８．８）＞Ｈｆ（６５８．５）＞Ｚｒ（６４０．１）＞＞Ａｌ（５７７．５）である。
さらに、金属酸化物の熱分解温度は、Ａｇ２Ｏの融点は１００−２８０℃、ＨｆＯ２の分解温度（融点）は２７５８℃、ＴｉＯ２の融点は１８７０℃、Ｃｕ２Ｏの沸点は１８００℃、ＺｒＯ２の融点は２７１５℃、ＮｉＯの融点は１９８４℃、Ａｌ２Ｏ３の融点は２０７２℃、ＣｏＯの融点は１９３３℃である。
このように、イオン化エネルギと熱分解温度の観点からは、銀Ａｇが最適である。なお、イオンソース電極１３は、シリコンまたはタングステンなど、他の元素を含む混合物、もしくは、それらを含む積層構造であっても良い。
イオンソース電極１３の膜厚は、１ｎｍ以上、１０ｎｍ以下の範囲にあることが望ましい。１ｎｍ以上の膜厚であれば、例えば、真空蒸着もしくはスパッタ法を用いて均一に設けることができる。また、各層を含む積層膜をエッチングする際の加工性を勘案すれば、イオンソース電極１３の膜厚は、１０ｎｍ以下であることが好ましい。各層は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて加工される。
イオン拡散層１４は、イオンソース電極１３のイオン化した金属が電界拡散可能であれば特に制約はないが、非結晶シリコンやシリコン酸化膜、シリコン窒化膜、遷移金属酸化物のいずれかを選択することが可能である。好ましくは、イオン拡散層１４は、４００℃〜５００℃程度の熱負荷に対し、イオンソース電極１３を構成するメタル材料の拡散係数が低い金属酸化膜である。イオン拡散層１４に含有される金属元素が第２金属である。
また、イオン拡散層１４の熱分解温度は、イオンソース電極１３の酸化物よりも熱分解温度が十分高く、好ましくは１０００℃以上である。イオン拡散層１４はセル動作の低電圧化やリーク電流の抑制のために高誘電率膜であることが好ましい。イオン拡散層１４の膜厚は加工容易性や静電容量を高くする観点から１０ｎｍ以下、プロセス均一性を確保する観点から１ｎｍ以上に設定することが好ましい。イオン拡散層１４に用いる材料は、半導体製造ラインとのプロセス親和性の観点からＡｌ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ２のいずれかから選択することが好ましい。さらに、イオンソース電極１３に対しイオン拡散層１４の選択酸化をし易くするために、イオン化エネルギがイオンソース電極１３を構成する元素より十分に低いことが好ましい。イオンソース電極１３としてＡｇを選択した場合は、イオン拡散層１４は、Ａｌ２Ｏ３、ＨｆＯ２、ＴｉＯ２、ＺｒＯ２のいずれかから選択することが好ましい。
対向電極１５は、導電性を有し、イオン拡散層１４との密着性が高いことが好ましい。好ましくは、Ｎ型の半導体であり、最適なのはシリコンである。電子をキャリアとして生成可能であれば、不純物として添加する元素に制限はないが、不純物濃度はすべての元素が活性化している状態で、１×１０１８〜１×１０２０ｃｍ−３の範囲に設定するのが好ましい。
図４Ａ、図４Ｂおよび図４Ｃは、メモリセル３の動作を模式的に示す断面図である。図４Ａはメモリセル３の初期状態を示し、図４ＢはＯＮ状態、図４Ｃはオフ状態を示している。
図４Ａに示す初期状態では、イオンソース電極１３からイオン拡散層１４に金属イオンが移動しておらず、イオンソース電極１３と対向電極１５との間は高抵抗である。
次に、イオンソース電極１３と対向電極１５との間にセット電圧（書き込み電圧）を印加する。すなわち、イオンソース電極１３にプラス電圧、対向電極１５にマイナス電圧を印加すると、イオンソース電極１３からイオン拡散層１４に金属イオンが移動する。これにより、図４Ｂに示すように、イオンソース電極１３と対向電極１５との間に金属元素がつながった伝導パス（フィラメント）Ａが形成され、イオンソース電極１３と対向電極１５との間が低抵抗化（ＯＮ）される。
一方、セット電圧とは逆方向の比較的高い電圧（リセット電圧）を印加すると、金属イオンが逆方向に移動し、図４Ｃに示すように、イオンソース電極１３と対向電極１５との間のフィラメントＡが途切れ、元の高抵抗状態（ＯＦＦ）に戻る。
さらに、図４Ｂに示す低抵抗状態において、セット電圧とは逆方向の比較的低い電圧を印加すると、金属イオンがイオンソース電極１３の方向に移動してフィラメントＡが途切れて高抵抗状態になる。逆に、セット電圧と同じ方向に電圧を印加すると、金属イオンが対向電極１５の方向に移動してフィラメントＡがつながり、低抵抗状態(ＯＮ)に戻る。
このように、メモリセル３は、整流特性を有するスイッチング素子として機能する。さらに、対向電極１５にｎ形半導体を用いた場合、セット電圧とは逆方向に電圧を印加した状態において、対向電極１５のイオン拡散層１４に接する部分が空乏化する。このため、伝導パスＡと対向電極１５との接点に伝導キャリアである電子がいなくなるため、フィラメントＡを介した電流が殆ど流れず、強い整流特性が得られる。
対向電極１５としてｎ形半導体を用いる場合、空乏化の観点からその不純物濃度は低い方が好ましい。しかしながら、低濃度の半導体ほど、微細化による不純物濃度のばらつきが大きくなる傾向にある。このため、メモリセル３のサイズに応じて、半導体材料およびその不純物濃度を適宜選択することが望ましい。
上記のように、メモリセル３は、電圧動作型可変抵抗素子であり原理的に動作電流が小さい。また、オフ時には、フィラメントが物理的に切断されるのでデータ保持性も高い。
また、整流特性を有するメモリセル３を用いてクロスポイント型のメモリセルアレイ部２を構成する場合、非選択セルの誤セットおよび誤リセットを防止するための整流素子(ダイオード)を省くことができる。これにより、メモリセル３の構造を簡略化することが可能となる。
図３Ａおよび図３Ｂに示すように、立体構造のメモリセルアレイ部２では、ビット線ＢＬの上側に配置されるメモリセル３と下側に配置されるメモリセル３とで、積層順序が逆になる。イオンソース電極１３として銀Ａｇを用いた場合、銀Ａｇは薄膜化するのが難しく、図３Ｂのメモリセル３のようにイオンソース電極１３の上にイオン拡散層１４を配置する場合、イオン拡散層１４が絶縁材料の場合には、薄膜状の銀Ａｇの上に絶縁材料を安定に積層できないおそれがある。一方、図３Ａのメモリセル３の場合は、イオン拡散層１４の上にイオンソース電極１３が配置され、その上にバリアメタル層が配置されるため、イオンソース電極１３として銀Ａｇを用いたとしても、銀Ａｇとバリアメタル層の導電材料とを連続的に成膜することで、薄膜状の銀Ａｇを用いたイオンソース電極１３を安定に形成することができる。そこで、本実施形態では、後述するように、図３Ｂのメモリセル３の製造方法を、図３Ａのメモリセル３の製造方法とは相違させて、どちらのメモリセル３においても、各層の膜品質の劣化を抑制する。
図５Ａ〜図５Ｅは図３Ａのメモリセル３の製造工程断面図であり、各工程におけるウェーハを模式的に表す部分断面図である。
例えば、図５Ａに示すように、シリコン基板２１の上に層間絶縁膜２２を形成し、その上にワード線ＷＬを形成する。シリコン基板２１の表面には、図示しない駆動回路を形成しても良い。また、以下の図では、シリコン基板２１を省略する。
層間絶縁膜２２は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるシリコン酸化膜である。ワード線ＷＬには、例えば、ＣＶＤ法を用いて形成される厚さ３０〜５０ｎｍのタングステン（Ｗ）膜を用いることができる。また、ワード線ＷＬは、例えばＲＩＥおよびダマシン（damascene）法を用いてＷ膜を加工することにより形成する。
次に、図５Ｂに示すように、バリアメタル層１６と、対向電極１５と、イオン拡散層１４と、イオンソース電極１３と、バリアメタル層１２と、コンタクトメタル層１１とを、ワード線ＷＬの上に順次形成する。この積層構造は、例えば、スパッタ法を用いて形成することができる。
バリアメタル層１６は、例えば、ルテニウムＲｕ、チタンＴｉ、タンタルＴａ、タングステンＷ、ハフニウムＨｆ、アルミニウムＡｌからなる群から選択された金属、あるいは、それらの酸化物、もしくは、それらの窒化物から選択された材料を用いることが可能である。メモリセル３の抵抗値、セット電圧、プロセス耐性の観点から見ればＴｉＮが好適であり、その厚さは、５ｎｍ〜１５ｎｍの範囲であることが好ましい。
イオンソース電極１３としては銀Ａｇを用いる。イオン拡散層１４としては、Ａｌ２Ｏ３、ＨｆＯ２、ＴｉＯ２、ＺｒＯ２等の遷移金属酸化物を用いる。
続いて、図５Ｃに示すように、バリアメタル層１６〜コンタクトメタル層１１の積層構造を選択的にエッチングし、メモリセル３を形成する。例えば、上記の積層構造の上にマスク材を形成し、フォトリソグラフィによりセルパターンのマスクに加工後、ＲＩＥにより、例えば、幅２０〜１００ｎｍのピラー状にエッチングする。
次に、図５Ｄに示すように、メモリセル３の間に層間絶縁膜２２を形成する。層間絶縁膜２２は、例えば、ＣＶＤ法により形成したシリコン酸化膜であり、メモリセル３の全体を埋め込む厚さに形成する。さらに、層間絶縁膜２２の表面をＣＭＰ（Chemical Mechanical Polish）法を用いて平坦化し、コンタクトメタル層１５の上面を露出させる。コンタクトメタル層１５は、他の層よりも厚く、例えば、３０〜５０ｎｍに形成されており、メモリセル３に損傷を与えずにコンタクト面を露出させることが可能となる。
次に、図５Ｅに示すように、ビット線ＢＬをコンタクトメタル層１５の上に形成する。例えば、層間絶縁膜２２の上にＣＶＤ法を用いてＷ膜を形成し、ＲＩＥ法を用いてパターニングする。これにより、層間絶縁膜２２の上に延在し、コンタクトメタル層１５に接する複数のビット線ＢＬが形成される。さらに、複数のビット線ＢＬの間を埋め込んだ層間絶縁膜（図示せず）を形成する。
続いて、メモリセルアレイ部２の２段目のメモリセル３（図３Ｂ）が形成される。図６Ａ〜図６Ｇは図３Ｂに示すメモリセル３の製造工程断面図である。
まず、図６Ａに示すように、ビット線ＢＬとバリアメタル層１２を順に成膜する。バリアメタル層１２はルテニウムＲｕ、チタンＴｉ、タンタルＴａ、タングステンＷ、ハフニウムＨｆ、アルミニウムＡｌからなる群から選ばれる金属、あるいはそれらの酸化物、あるいはそれらの窒化物から選択することが可能であるが、上記の抵抗値、メモリセル３のセット動作、プロセス耐性の観点からＴｉＮが好適であり、膜厚は５ｎｍ〜１５ｎｍの範囲であることが好ましい。
次に、図６Ｂに示すように、イオンソース電極１３の材料である銀Ａｇの薄膜２３とイオンソース電極キャップ膜２４とを連続的に成膜する。銀Ａｇは、薄膜化するのが難しいが、銀Ａｇの上に、導電材料を用いたイオンソース電極キャップ膜２４を連続的に成膜することで、銀Ａｇの薄膜をビット線ＢＬとイオンソース電極キャップ膜２４との間に形成可能となる。
イオンソース電極キャップ膜２４は、イオン拡散層１４を構成する金属元素となるため、アルミニウムＡｌ、ハフニウムＨｆ、チタンＴｉ、亜鉛Ｚｎの中から選択することが好ましい。
次に、図６Ｃに示すように、イオンソース電極キャップ膜２４を追い酸化してイオン拡散層１４を形成する。追い酸化は、イオンソース電極キャップ膜２４を酸素雰囲気中で加熱処理しても良いが、好ましくは、低温で処理可能な酸素プラズマや酸素ラジカルを用いて酸化処理を行う。
イオンソース電極キャップ膜２４からイオン拡散層１４を形成する酸化処理の過程で、イオン拡散層１４を酸素が通過し、図６Ｃに示すように、イオンソース電極１３とイオン拡散層１４の界面にイオンソース金属酸化物２５が形成される。
次に、図６Ｃに示すように、アニール処理によりイオンソース金属酸化物２５を熱分解させる。アニール温度はイオンソース電極１３上に形成されたイオン拡散層１４が熱分解されず、イオンソース電極１３と、その下のバリアメタル層１２やビット線ＢＬの界面特性やバルクの電気的特性が劣化しない範囲であれば特に制限はないが、好ましくは３５０℃以下に設定する。イオンソース電極１３に銀Ａｇを選択した場合、酸化銀Ａｇ２Ｏは純酸素中であっても２００℃以上では金属銀に還元される。また、Ａｇ２Ｏ２（ＡｇＯ）やＡｇ２Ｏ３は高圧酸素中であっても生成しないため、結果として銀Ａｇの酸化物のみが選択的に分解され、図６Ｄに示すように、界面特性の良好なイオンソース電極１３とイオン拡散層１４との積層構造を形成することができる。
次に、図６Ｅに示すように、イオン拡散層１４上に対向電極１５、バリアメタル層１６、およびコンタクトメタル層１７を順に積層する。その後、図６Ｆに示すように、ＲＩＥで各層をエッチング加工して、メモリセル３を形成する。次に、図６Ｇに示すように、層間絶縁膜９をセルの間に埋め込み、ＣＭＰ技術で平坦化した後、ワード線ＷＬ２を形成し、その後に３層目のメモリセル３を作製する。なお、３層目のメモリセル３は、図５Ａ〜図５Ｅと同じ製法にて作製され、図３Ａと同様の層構造を有する。
このように、本実施形態では、メモリセル３内のイオンソース電極１３の材料として銀Ａｇを用いる場合には、その上に直接、絶縁層を配置するのが困難であることから、銀Ａｇの上に、導電材料を用いたイオンソース電極キャップ膜２４を連続的に成膜し、その後にイオンソース電極キャップ膜２４を追い酸化して、イオン拡散層１４を形成する。このとき、イオンソース電極キャップ層２４が酸化されるだけでなく、その下の銀Ａｇも酸化されてしまうため、アニール処理により、銀Ａｇの酸化物から酸素を熱分解させて、銀Ａｇを還元する。これにより、銀Ａｇを用いたイオンソース電極１３の上に、遷移金属の酸化物を用いたイオン拡散層１４を形成できる。よって、本実施形態によれば、上下方向に抵抗変化型メモリセル３の積層順序を入替ながら、各層の膜品質を劣化させずに、立体構造のメモリセルアレイ部２を作製できる。
なお、図３Ａのメモリセル３におけるワード線ＷＬとビット線ＢＬの配置を互いに逆にしてもよい。同様に、図３Ｂのメモリセル３におけるワード線ＷＬとビット線ＢＬの配置を互いに逆にしてもよい。図１および図２においても同様であり、図１および図２に示したワード線ＷＬとビット線ＢＬの配置を互いに逆にしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 不揮発性記憶装置、２ メモリセルアレイ部、３ メモリセル、１１ ビット線コンタクトメタル層、１２ バリアメタル層、１３ イオンソース電極、１４ イオン拡散層、１５ 対向電極、１６ バリアメタル層、１７ ワード線コンタクトメタル層、１８ バイアメタル層、２１ シリコン基板、２２ 層間絶縁膜、２３ 金の薄膜、２４ イオンソース電極キャップ膜、２５ イオンソース金属酸化物
Claims (8)
- 第１配線層の上に、第１金属のイオンを供給可能な第１層と、前記第１金属のイオンが拡散可能であるとともに第２金属を含有する第２層と、を順に連続して成膜し、
前記第１層および前記第２層を酸化し、
酸化された前記第１層に含まれる酸素をアニール処理によって分解して、前記第１層の金属を還元し、
前記第１層の金属を還元した後、酸化された前記第２層の上に、導電性の第３層を形成し、
前記第３層の上に、前記第１配線層と交差する方向に延びる第２配線層を形成する、不揮発性記憶装置の製造方法。 - 前記第１配線層と交差する方向に延びる第３配線層を形成し、
前記第３配線層の上に、導電性の第４層を形成し、
前記第１金属のイオンを拡散可能であるとともに前記第２金属を含有する第５層と、前記第１金属のイオンを供給可能な第６層と、を順に形成し、
前記第６層の上に、前記第１配線層を形成する請求項１に記載の不揮発性記憶装置の製造方法。 - 前記第１配線層の上に、導電性の第７層を形成し、
前記第３層の上に、導電性の第８層を形成し、
前記第８層の上に、導電性の第９層を形成し、
前記第７層の上に、前記第１層および前記第２層が順に連続して成膜され、
前記第９層の上に前記第２配線層が形成される請求項１または２に記載の製造方法。 - 前記第３配線層の上に、導電性の第１０層を形成し、
前記第１０層の上に、前記第４層を形成し、
前記第６層の上に、導電性の第１１層を形成し、
前記第１１層の上に、導電性の第１２層を形成し、
前記第１２層の上に、前記第１配線層が形成される請求項２または３に記載の製造方法。 - 前記第１金属は、前記第２金属よりイオン化エネルギが高く、かつ前記第１金属の酸化物の熱分解温度は、前記第２金属の酸化物の熱分解温度より低い請求項１乃至４のいずれか１項に記載の製造方法。
- 前記第１金属の酸化物の熱分解温度は２８０℃以下であり、
前記第２金属の酸化物の熱分解温度は１０００℃以上であり、
前記アニール処理の温度は３００℃以上である請求項１乃至５のいずれか１項に記載の製造方法。 - 前記第１金属は、銀である請求項１乃至６のいずれか１項に記載の製造方法。
- 前記第２金属は、アルミニウム、ハフニウム、チタンまたは亜鉛である請求項７に記載の製造方法。
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