JP2014165345A - 抵抗変化型不揮発性メモリ及びその製造方法 - Google Patents

Abstract

【課題】層間絶縁層を成膜する際に下部電極の表面部が酸化され、及び／又は層間絶縁層のエッチングの際にエッチングガスの成分が下部電極に打ち込まれることによる抵抗変化型不揮発性メモリの特性劣化を抑制する。
【解決手段】抵抗変化型不揮発性メモリが、下部電極１と、下部電極の上面を被覆するバッファ層２と、層間絶縁層６と、抵抗変化層７と、上部電極８とを備えている。層間絶縁層６は、スルーホール６ａを有し、且つ、バッファ層２を被覆するように形成されている。抵抗変化層７は、スルーホール６ａの内部でバッファ層２の上面に接するように形成されている。バッファ層２は、層間絶縁層６で被覆されている第１部分３を有し、第１部分３は、下部電極の材料よりも酸化されやすい金属の酸化物で形成されている。
【選択図】図２Ａ

Description

本発明は、抵抗変化型不揮発性メモリ及びその製造方法に関し、特に、抵抗変化型不揮発性メモリに使用される抵抗変化素子の構造に関する。

不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（FeRAM: Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic RAM）、ＯＵＭ (Ovonic Unified Memory)等の研究が盛んである。

最近、これらの従来の不揮発性メモリと異なる抵抗変化型不揮発メモリ（ReRAM: resistanceRAM）が提案されている。この抵抗変化型不揮発メモリは、電圧パルスの印加によって抵抗変化素子の抵抗値を設定することにより情報を書き込みことができ、かつ情報の非破壊読み出しを行うことができる不揮発性メモリである。抵抗変化型不揮発メモリは、メモリセルの面積が小さく、多値化が可能なことから、既存の不揮発性メモリをしのぐ可能性を有する。

様々な構造の抵抗変化素子が、従来から提案されている。国際公開ＷＯ２００８／０６２６２３号（特許文献１）は、抵抗変化素子の構造の一例を開示している。図１は、国際公開ＷＯ２００８／０６２６２３号に開示されている構造を示す断面図である。図１の抵抗変化素子の構造では、シリコン基板１０１の上に絶縁膜１０２が形成され、更に、その絶縁膜１０２の上に下部電極１０３が形成されている。ここで、特許文献１は、下部電極１０３が、Ｐｔ、Ｒｕ、ＲｕＯ_２、Ｉｒ、Ｔｉ、ＷＮからなる群から選択された少なくとも一つの材料を含んでいることを開示している。下部電極１０３は、層間絶縁層１０４によって被覆されている。層間絶縁層１０４には、下部電極１０３に到達する開口が形成されており、その開口の側面及び底面を被覆するように抵抗変化層１０５が形成されている。抵抗変化層１０５の上には非晶質の絶縁層１０６が形成されており、その非晶質の絶縁層１０６の上に上部電極１０７が形成されている。非晶質の絶縁層１０６は、動作電圧のバラツキの抑制のために設けられる。

図１のような抵抗変化素子の構造の一つの問題は、層間絶縁層１０４（典型的には酸化シリコン）の成膜の際に、下部電極１０３の表面部が酸化され、メモリセルの電気的特性が劣化する可能性があることである。他の一つの問題は、層間絶縁層１０４に上記の開口を形成する際に、下部電極１０３のうち該開口の形成の際に露出される部分（図１では、符号１０３ａで示されている）にエッチングガス（例えば、ＣＦ_４）の成分が打ち込まれ、メモリセルの電気的特性が劣化する可能性があることである。これらの問題が、解決されることが望まれる。

なお、抵抗変化型不揮発性メモリに使用される抵抗変化素子の構造は、他にも、特開２０１２−３３６４９号公報（特許文献２）、特許第４６８８９７９号（特許文献３）、及び、特開２０１０−２７７５３号公報（特許文献４）に開示されている。特許文献２に開示された抵抗変化素子の構造では、第１電極と抵抗変化層の間にバッファ層が形成されている。バッファ層の材料としては、Ｔｉ、Ｔａ、Ｚｎ、Ｎｂ、Ｗのいずれかの元素の酸化物が開示されている。特許文献３に開示された抵抗変化素子の構造では、抵抗率が異なる２層の抵抗変化層が用いられる。特許文献３に開示された抵抗変化素子の構造では、抵抗変化膜が、層間絶縁層に形成されたコンタクトホールの少なくとも底部に形成されている。

国際公開ＷＯ２００８／０６２６２３号 特開２０１２−３３６４９号公報 特許第４６８８９７９号 特開２０１０−２７７５３号公報

このように、従来技術には、層間絶縁層を成膜する際に下部電極の表面部が酸化され、及び／又は層間絶縁層のエッチングの際にエッチングガスの成分が下部電極に打ち込まれることで特性劣化が起こり得るという課題がある。これらの課題の少なくとも一つが解消されることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態では、抵抗変化型不揮発性メモリが、下部電極と、下部電極の上面を被覆するバッファ構造体と、層間絶縁層と、データを抵抗の大きさとして記憶する抵抗変化層と、抵抗変化層を被覆するように形成された上部電極とを備えている。バッファ構造体は、下部電極の上面の少なくとも一部を被覆するバッファ層を備えている。層間絶縁層は、スルーホールを有し、且つ、バッファ層を被覆するように形成されている。抵抗変化層は、スルーホールの内部でバッファ構造体の上面に接するように形成されている。バッファ層は、層間絶縁層で被覆されている第１部分を有し、第１部分は、下部電極の材料よりも酸化されやすい第１金属の酸化物で形成されている。

このとき、第１バッファ層は、更に、下部電極の上面に接し、第１部分と下部電極の間に位置する第２部分を有していてもよい。この場合、第２部分は、第１金属、又は、第１金属の窒化物で形成される。

上記実施形態によれば、層間絶縁層を成膜する際に下部電極の表面部が酸化され、及び／又は層間絶縁層のエッチングの際にエッチングガスの成分が下部電極に打ち込まれることによる抵抗変化型不揮発性メモリの特性劣化を抑制することができる。

従来の抵抗変化素子の構造を示す断面図である。 第１の実施形態の抵抗変化型不揮発メモリで使用される抵抗変化素子の構造を示す断面図である。 図２Ａの部分Ａの構造を示す拡大図である。 第１の実施形態における抵抗変化型不揮発メモリの製造方法を示す断面図である。 第１の実施形態における抵抗変化型不揮発メモリの製造方法を示す断面図である。 第１の実施形態の抵抗変化素子の構造の変形例を示す断面図である。 第１の実施形態の抵抗変化素子が集積化されたメモリセルの構造を示す平面図である。 第１の実施形態の抵抗変化素子が集積化されたメモリセルの構造を示す断面図である。 第２の実施形態の抵抗変化型不揮発メモリで使用される抵抗変化素子の構造を示す断面図である。 第２の実施形態における抵抗変化型不揮発メモリの製造方法を示す断面図である。 第２の実施形態における抵抗変化型不揮発メモリの製造方法を示す断面図である。 第２の実施形態における抵抗変化型不揮発メモリの製造方法を示す断面図である。 第２の実施形態の抵抗変化素子の構造の変形例を示す断面図である。 第３の実施形態の抵抗変化型不揮発メモリで使用される抵抗変化素子の構造を示す断面図である。 第３の実施形態における抵抗変化型不揮発メモリの製造方法を示す断面図である。 第３の実施形態における抵抗変化型不揮発メモリの製造方法を示す断面図である。 第３の実施形態における抵抗変化型不揮発メモリの製造方法を示す断面図である。

（第１の実施形態）
図２Ａは、第１の実施形態の抵抗変化型不揮発メモリで使用される抵抗変化素子１０の構造を示す断面図である。抵抗変化素子１０は、下部電極１を備えている。下部電極１に使用可能な材料としては、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銅−アルミニウム合金（ＣｕＡｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）が挙げられる。下部電極１としては、酸化しにくい材料であることが好ましく、一実施形態では、下部電極１は、ルテニウム膜で形成され得る。

バッファ層２が、下部電極１の上面を被覆するように構成されている。バッファ層２の材料と構造については、後に詳細に説明する。

バッファ層２は、層間絶縁層６で被覆されている。層間絶縁層６としては、例えば、酸化シリコン（ＳｉＯ_２）が使用され得る。層間絶縁層６には、層間絶縁層６の上面からバッファ層２に到達するスルーホール６ａが形成されている。

層間絶縁層６に形成されたスルーホール６ａの側面及び底面を被覆するように、抵抗変化層７が形成されている。抵抗変化層７は、電圧パルスの印加により抵抗を変化させることができるように構成された層であり、データを抵抗の大きさとして記憶する機能を有している。抵抗変化層７の抵抗は、電圧パルスの波形によって制御することができる。抵抗変化層７に使用可能な材料としては、例えば、タンタル酸化物（ＴａＯ_Ｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）が挙げられる。

抵抗変化層７の上面に上部電極８が形成されている。上部電極８に使用可能な材料としては、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銅−アルミニウム合金（ＣｕＡｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）が挙げられる。

バッファ層２は、抵抗変化素子１０を形成するプロセスにおいて下部電極１の表面部を保護するために使用されるバッファ構造体を構成している。バッファ層２は、下部電極１よりも酸化しやすい金属又は下部電極１よりも酸化しやすい金属の窒化物で形成された部分、及び／又は、該金属又は窒化物を酸化して得られる酸化物で形成された部分を含む層である。以下の説明において、バッファ層２のスルーホール６ａの外側に位置している部分のうち、上側に位置している部分（即ち、層間絶縁層６に接触している部分）を第１部分３といい、下側に位置している部分（即ち、下部電極１に接触している部分）を第２部分４という。また、バッファ層２のうち層間絶縁層６のスルーホール６ａに面する部分を第３部分５という。図２Ｂには、図２ＡのＡ部の拡大図が図示されており、バッファ層２の第１部分３、第２部分４、第３部分５の配置は、図２Ｂから理解されよう。

第２部分４は、下部電極１よりも酸化しやすい金属、又は下部電極１よりも酸化しやすい金属の窒化物で形成される。一方、第１部分３、及び、第３部分５は、当該金属の酸化物又は当該窒化物を酸化して得られる酸化物で形成される。下部電極１がルテニウム膜で形成される一実施形態では、第２部分４が、チタン（Ｔｉ）で形成され、第１部分３及び第３部分５が、チタン酸化物（ＴｉＯｘ）で形成されてもよい。ここで、第２部分４が、チタン（Ｔｉ）の代わりに窒化チタン（ＴｉＮ）で形成されていてもよい。

図３Ａ及び図３Ｂは、本実施形態の抵抗変化素子１０の製造方法を示す断面図である。まず、図３Ａに図示されているように、下部電極１と保護膜４１とが形成される（工程（１））。保護膜４１は、下部電極１の上面を被覆するように形成される。保護膜４１は、下部電極１よりも酸化しやすい金属又は下部電極１よりも酸化しやすい金属の窒化物で形成される。一実施形態では、下部電極１がルテニウムで形成されてもよい。この場合、保護膜４１は、チタン又は窒化チタンのいずれかで形成されてもよい。一実施形態では、下部電極１と保護膜４１の積層体は、膜厚が１０ｎｍのルテニウム膜と、膜厚が３ｎｍのチタン膜とをスパッタリング法によって積層した後、公知の手法でパターニングすることで形成され得る。

続いて、下部電極１と保護膜４１とを被覆するように層間絶縁層６が形成され、更に、その層間絶縁層６の上面を被覆するレジストマスク４２が形成される（工程（２））。レジストマスク４２には、公知のフォトリソグラフィー技術により、後の工程でスルーホール６ａが形成されるべき位置に位置する開口４２ａが形成される。

ここで、層間絶縁層６として、酸化雰囲気で形成される薄膜が使用される場合、保護膜４１の表面部は酸化され得る。例えば、シリコン原子を供給するソースガス（シランやＴＥＯＳ（Tetraethyl orthosilicate）と酸素原子を供給する反応ガス（典型的には、酸素ガス）とを用いるＣＶＤ（Chemical Vapor Deposition）で形成される酸化シリコン膜は、酸化雰囲気で形成される薄膜の典型例である。図３Ａでは、保護膜４１のうち酸化されずに残存している部分が符号４１ａで示されており、酸化された部分が符号４１ｂで示されている。なお、保護膜４１の部分４１ａ、４１ｂは、実際には、完全に区分されるわけではなく、保護膜４１が、少なくとも、酸化された部分と酸化されずに残存している部分とを含んでいると解釈されるべきである。

留意すべきことは、保護膜４１が、下部電極１よりも酸化しやすい金属又は下部電極１よりも酸化しやすい金属の窒化物で形成されることである。層間絶縁層６が酸化雰囲気で形成されても、保護膜４１が下部電極１よりも酸化しやすい金属又は下部電極１よりも酸化しやすい金属の窒化物で形成されているので保護膜４１が優先的に酸化され、下部電極１の酸化が抑制される。

更に、層間絶縁層６のうちレジストマスク４２の開口４２ａに露出されている部分がエッチングされて、スルーホール６ａが形成される（工程（３）〜（５））。スルーホール６ａの形成は、３段階で行われる。まず、層間絶縁層６のうちレジストマスク４２の開口４２ａに露出されている部分のエッチングが、層間絶縁層６の適度の深さまで（即ち、膜厚方向の途中の位置まで）行われる（工程（３））。続いて、アッシングによりレジストマスク４２が除去される（工程（４））。アッシングの際には保護膜４１は露出されていないことに留意されたい。更に、図３Ｂに図示されているように、層間絶縁膜６の全面エッチングが行われて保護膜４１に到達するスルーホール６ａが形成される（工程（５））。

続いて、図３Ｂに図示されているように、保護膜４１のうちスルーホール６ａに面している部分が酸化される（工程（６））。この結果、図２Ａに図示したバッファ層２の構造が形成される。即ち、保護膜４１のうちスルーホール６ａに面している部分が酸化され、バッファ層２の第３部分５が形成される。更に、保護膜４１の酸化されている部分４１ａのうち、層間絶縁層６で被覆されている部分がバッファ層２の第１部分３となる。また、保護膜４１の酸化されずに残存している部分４１ｂのうち、工程（６）においても酸化されなかった部分がバッファ層２の第２部分４となる。このとき、保護膜４１のうちスルーホール６ａに面している部分（即ち、バッファ層２の第３部分５）の酸化を促進するために、プラズマ酸化又は熱酸化が行われても良い。

ここで、上述されているように、バッファ層２の第２部分４は、下部電極１よりも酸化しやすい金属又はこのような金属の窒化物で形成され、第１部分３、及び、第３部分５は、該金属又は該窒化物を酸化して得られる酸化物で形成されることに留意されたい。保護膜４１がチタンで形成される場合、バッファ層２の第２部分４はチタンで形成され、第１部分３及び第３部分５はチタン酸化物で形成されることになる。また、保護膜４１が窒化チタンで形成される場合、バッファ層２の第２部分４は窒化チタンで形成され、第１部分３及び第３部分５はチタン酸化物で形成されることになる。

続いて、バッファ層２の第３部分５の上面に接するように、抵抗変化膜４３が形成される（工程（７））。抵抗変化膜４３は、例えば、タンタル酸化物（ＴａＯ_Ｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）で形成される。本実施形態では、抵抗変化膜４３がスルーホール６ａの側壁及び底面を被覆するように形成される。抵抗変化膜４３は、スパッタリング法で形成してもよく、また、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法で形成してもよい。

更に、抵抗変化膜４３の上面を被覆するように導電膜４４が形成される（工程（８））。導電膜４４は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銅−アルミニウム合金（ＣｕＡｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、又は、白金（Ｐｔ）で形成され得る。導電膜４４はスパッタリング法で形成してもよく、また、可能な場合には、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法で形成してもよい。

その後、抵抗変化膜４３及び導電膜４４がパターニングされて抵抗変化層７及び上部電極８が形成され、図２Ａに図示されている構造の抵抗変化素子１０の製造が完了する。

本実施形態の抵抗変化素子１０の構造、及び、製造方法によれば、下部電極１の上面を被覆するようにバッファ層２（又は保護膜４１）が形成されているので、下部電極１の表面部を保護することができ、抵抗変化素子１０の特性劣化を抑制することができる。例えば、層間絶縁層６の形成の際に下部電極１の上面が直接に露出されないため、下部電極１の酸化を抑制することができる。このとき、保護膜４１が下部電極１よりも酸化しやすい金属又はそのような金属の窒化物で形成されていることにより、層間絶縁層６の形成の際に保護膜４１が優先的に酸化され、下部電極１の酸化を一層効率的に抑制することができる。また、層間絶縁層６のスルーホール６ａの形成のためのエッチングにおいても下部電極１の上面が直接に露出されないためエッチングガスの成分が下部電極に打ち込まれることを抑制することができる。これらの作用により、本実施形態の抵抗変化素子１０の構造、及び、製造方法によれば、抵抗変化素子１０の特性劣化を抑制することができる。

なお、本実施形態において、上述の工程（１）（図３Ａ参照）で形成される保護膜４１の膜厚が薄い場合には、層間絶縁層６の形成の際に、保護膜４１の全体が酸化され得る。このような場合、図４に図示されているように、最終的に形成されるバッファ層２に、酸化されていない部分（即ち、第２部分４）が残存しないことになる。しかしながら、このような構成及び製造方法でも、下部電極１の表面部を保護することができ、抵抗変化素子１０の特性劣化を抑制することができる。

図５及び図６は、本実施形態の抵抗変化素子１０を使用したメモリセルの構造の例を示している。詳細には、図５は、本実施形態の抵抗変化素子１０を使用したメモリセルの構造を示す平面図であり、図６は、図５のＶ−Ｖ断面における構造を図示している。図５及び図６は、本実施形態の抵抗変化素子１０が、１Ｔ１Ｒ型のメモリセル（即ち、一つのトランジスタと一つの抵抗変化素子とを含むメモリセル）に集積化される場合のメモリセルの構造の例を示している。ここで、図５の領域Ｂは、一つのメモリセルが集積化されている領域を示している。以下の説明では、方向を示すためにＸＹＺ直交座標系が導入される。Ｚ軸方向は、半導体基板１１（例えば、シリコン基板）の表側主面１１ａに垂直な方向として規定され、Ｘ軸方向、Ｙ軸方向は、半導体基板１１の表側主面１１ａに平行な方向として規定される。

図６を参照して、半導体基板１１に素子分離絶縁層１２が埋め込まれ、活性領域が区画されている。その活性領域に、ＭＯＳトランジスタ１３が形成されている。詳細には、半導体基板１１の表面部にドレイン領域１４、ソース領域１５が形成され、ドレイン領域１４、ソース領域１５の間のチャネル領域を被覆するようにゲート絶縁膜１６が形成される。そのゲート絶縁膜１６の上にゲート電極１７が形成される。ゲート電極１７の側壁には絶縁体のサイドウォール１８が形成される。ゲート電極１７は、図５に図示されているように、Ｙ軸方向に延伸するように形成される。

図６に戻り、素子分離絶縁層１２及びＭＯＳトランジスタ１３は、層間絶縁層１９で被覆されている。層間絶縁層１９は、例えば、酸化シリコンで形成される。層間絶縁層１９には、層間絶縁層１９の上面からソース領域１５に到達するビアコンタクト２１と、層間絶縁層１９の上面からドレイン領域１４に到達するビアコンタクト２２とが形成される。

層間絶縁層１９の上面に上記の抵抗変化素子１０が形成される。ここで、抵抗変化素子１０は、下部電極１がビアコンタクト２２に接するような位置に形成される。これにより、抵抗変化素子１０の下部電極１は、ビアコンタクト２２を介してＭＯＳトランジスタ１３のドレイン領域１４に電気的に接続されることになる。更に、層間絶縁層１９を被覆する層間絶縁層２３が形成され、更に、抵抗変化素子１０及び層間絶縁層１９を被覆する層間絶縁層２４が形成される。層間絶縁層２３、２４は、いずれも、例えば酸化シリコンで形成される。ここで、層間絶縁層１９を被覆する層間絶縁層２３は、図２Ａに図示されている、下部電極１及びバッファ層２を被覆する層間絶縁層６として用いられる。層間絶縁層２４の上面を被覆するように、キャップ絶縁層２７が形成されている。キャップ絶縁層２７は、例えば、窒化シリコンで形成される。

ビアコンタクト２５が、層間絶縁層２３、２４及びキャップ絶縁層２７を貫通してビアコンタクト２１に到達するように形成される。加えて、ビアコンタクト２６が、層間絶縁層２４及びキャップ絶縁層２７を貫通して抵抗変化素子１０の上部電極８に到達するように形成される。

キャップ絶縁層２７は、層間絶縁層２８によって被覆される。層間絶縁層２８は、例えば、酸化シリコンで形成される。層間絶縁層２８には溝が形成され、当該溝を埋め込むように共通線２９及びランド３０が形成される。共通線２９は、バリアメタル層２９ａと、銅配線層２９ｂとを備えている。バリアメタル層２９ａは、層間絶縁層２８に形成された溝を被覆するように形成され、銅配線層２９ｂは、バリアメタル層２９ａの上に、当該溝を埋め込むように形成される。共通線２９は、ビアコンタクト２５に接するような位置に形成されており、共通線２９は、ビアコンタクト２１、２５を介してＭＯＳトランジスタ１３のソース領域１５に電気的に接続される。共通線２９は、図５に図示されているように、ゲート電極１７と同一の方向、即ち、Ｙ軸方向に延伸するように設けられる。同様に、ランド３０は、バリアメタル層３０ａと、銅配線層３０ｂとを備えている。バリアメタル層３０ａは、層間絶縁層２８に形成された溝を被覆するように形成され、銅配線層３０ｂは、バリアメタル層３０ａの上に、当該溝を埋め込むように形成される。ランド３０は、ビアコンタクト２６に接するような位置に形成されており、ランド３０は、抵抗変化素子１０の上部電極８に電気的に接続される。

図６に戻り、層間絶縁層２８を被覆するようにキャップ絶縁層３１が形成され、そのキャップ絶縁層３１を被覆するように層間絶縁層３２が形成される。キャップ絶縁層３１は、例えば、窒化シリコンで形成され、層間絶縁層３２は、例えば、酸化シリコンで形成される。層間絶縁層３２の上にはキャップ絶縁層３３が形成される。キャップ絶縁層３１は、例えば、窒化シリコンで形成される。キャップ絶縁層３１の上に、ビット線３４が形成される。ビット線３４は、バリアメタル層３４ａと、銅配線層３４ｂとを備えている。バリアメタル層３４ａは、キャップ絶縁層３１の上に形成され、銅配線層３４ｂは、バリアメタル層３４ａの上に形成される。ここで、キャップ絶縁層３１、層間絶縁層３２、キャップ絶縁層３３を貫通してランド３０に到達するようにビアホール３５が形成され、バリアメタル層３４ａ、銅配線層３４ｂは、そのビアホール３５を埋め込むように形成される。これにより、ビット線３４が、ランド３０及びビアコンタクト２６を介して抵抗変化素子１０の上部電極８に電気的に接続される。

このような構造のメモリセルによれば、ゲート電極１７をＨｉｇｈ電位に設定してＭＯＳトランジスタ１３をオン状態にし、共通線２９を所定電位（例えば、接地電位）に設定した状態で、ビット線３４に書き込み電圧を加えることで、抵抗変化素子１０に書き込み電圧を印加することができる。抵抗変化素子１０に印加される書き込み電圧の波形を制御することで、抵抗変化素子１０に所望にデータを書き込むことができる。また、ＭＯＳトランジスタ１３をオン状態にして共通線２９とビット線３４の間に読み出し電圧を印加することで、抵抗変化素子１０からデータを読み出すことができる。

（第２の実施形態）
図７は、第２の実施形態の抵抗変化型不揮発メモリで使用される抵抗変化素子１０Ａの構造を示す断面図である。第２の実施形態の抵抗変化素子１０Ａは、第１の実施形態の抵抗変化素子１０と類似した構造を有しているが、バッファ層２と抵抗変化層７の間に、第２バッファ層９を追加的に備えている点で相違している。

第２バッファ層９は、絶縁体で形成された層であり、バッファ層２と第２バッファ層９とは、下部電極１と抵抗変化層７の間に設けられたバッファ構造体を構成している。本実施形態では、第２バッファ層９が、バッファ層２の第３部分５の上面及びスルーホール６ａの側面を被覆するように形成されている。第２バッファ層９は、抵抗変化層７とバッファ層２の第２部分４（酸化されていない部分）との距離を増大させ、スルーホール６ａの底面の外周部の近傍において伝導パスが形成されることを抑制する機能を有している。これは、下部電極１と上部電極８の間のショートの発生を抑制する上で好適である。

第２バッファ層９は、下部電極１よりも酸化しやすい金属の酸化物で形成されることが好ましい。下部電極１がルテニウム膜で形成される一実施形態では、第２バッファ層９が、チタン酸化物（ＴｉＯｘ）で形成されてもよい。このとき、第２バッファ層９が、バッファ層２の第２部分４の材料を酸化した材料であれば、製造工程の簡略化の上で好適である。

図８Ａ〜図８Ｃは、本実施形態の抵抗変化素子１０Ａの製造方法を示す断面図である。図８Ａ、図８Ｂに図示されているように、本実施形態でも、第１の実施形態と同様の手順により、下部電極１と保護膜４１の形成、層間絶縁層６の形成、レジストマスク４２の形成、スルーホール６ａの形成、レジストマスク４２の除去、及び、保護膜４１のスルーホール６ａの内側に位置する部分の酸化が行われる（工程（１）〜（６））。以上の工程により、下部電極１の上に図８Ｂに図示されているような構造のバッファ層２が形成されることは、上述された通りである。

図８Ｂに図示されているように、保護膜４１のスルーホール６ａの内側に位置する部分の酸化（工程（６））が行われた後、バッファ層２の第３部分５の上面に接するように、第２保護膜４５が形成される（工程（７））。後述されるように、第２保護膜４５は、後の工程において第２バッファ層９に加工される膜である。本実施形態では、第２保護膜４５は、バッファ層２の第３部分５の上面及びスルーホール６ａの側面を被覆するように形成されている。

第２保護膜４５は、保護膜４１と同様に、下部電極１よりも酸化しやすい金属又は下部電極１よりも酸化しやすい金属の窒化物で形成されることが好ましい。下部電極１がルテニウムで形成される場合、第２保護膜４５は、チタン又は窒化チタンのいずれかで形成されてもよい。工程の簡素化の観点からは、第２保護膜４５は、保護膜４１と同一の材料であることが好ましい。第２保護膜４５は、例えば、スパッタリング法で形成してもよい。

続いて、第２保護膜４５が酸化されて保護絶縁膜４６が形成される（工程（８））。第２保護膜４５は、自然酸化によって酸化しても良いし、積極的に、特定の酸化処理で酸化しても良い。例えば、プラズマ酸化又は熱酸化で第２保護膜４５を酸化して保護絶縁膜４６を形成しても良い。

続いて、保護絶縁膜４６の上面を被覆するように、抵抗変化膜４７が形成される（工程（９））。抵抗変化膜４７は、例えば、タンタル酸化物（ＴａＯ_Ｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）で形成される。抵抗変化膜４７は、スパッタリング法で形成してもよく、また、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法で形成してもよい。

更に、抵抗変化膜４７の上面を被覆するように導電膜４８が形成される（工程（１０））。導電膜４８は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銅−アルミニウム合金（ＣｕＡｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、又は、白金（Ｐｔ）で形成され得る。導電膜４８はスパッタリング法で形成してもよく、また、可能な場合には、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法で形成してもよい。

その後、保護絶縁膜４６、抵抗変化膜４７及び導電膜４８がパターニングされることで、それぞれ、第２バッファ層９、抵抗変化層７及び上部電極８が形成され、図７に図示されている構造の抵抗変化素子１０Ａの製造が完了する。

第２の実施形態の抵抗変化素子１０Ａの構造、及び、製造方法によっても、第１の実施形態と同様に、下部電極１の上面を被覆するようにバッファ層２（又は保護膜４１）が形成されているので、下部電極１の表面部を保護することができ、抵抗変化素子１０Ａの特性劣化を抑制することができる。

加えて、第２の実施形態では、バッファ層２の第１部分３を被覆する第２バッファ層９が形成され、抵抗変化層７とバッファ層２の第２部分４（酸化されていない部分）との距離が増大されている。これは、スルーホール６ａの底面の外周部の近傍において伝導パスが形成されることを抑制し、下部電極１と上部電極８の間のショートの発生を抑制するために有効である。

なお、本実施形態において、上述の工程（１）（図８Ａ参照）で形成される保護膜４１の膜厚が薄い場合には、層間絶縁層６の形成の際に、保護膜４１の全体が酸化され得る。このような場合、図９に図示されているように、最終的に形成されるバッファ層２に、酸化されていない部分（即ち、第２部分４）が残存しないことになる。しかしながら、このような構成及び製造方法でも、下部電極１の表面部を保護することができ、抵抗変化素子１０の特性劣化を抑制することができる。

また、第２の実施形態の抵抗変化素子１０Ａも、図５、図６に図示されている構造のメモリセルに集積化可能であることは、当業者には自明的であろう。

（第３の実施形態）
図１０は、第３の実施形態の抵抗変化型不揮発メモリで使用される抵抗変化素子１０Ｂの構造を示す断面図である。第３の実施形態の抵抗変化素子１０Ｂは、（第２バッファ層９を追加的に備えている）第２の実施形態の抵抗変化素子１０Ａと類似した構造を有しており、バッファ層２と第２バッファ層９とは、下部電極１と抵抗変化層７の間に設けられ、下部電極１の表面部を保護するバッファ構造体を構成している。一方で、第３の実施形態の抵抗変化素子１０Ｂは、第２の実施形態の抵抗変化素子１０Ａと、下記の点で相違している。

第１に、第３の実施形態では、バッファ層２のうち、層間絶縁層６に形成されたスルーホール６ａに面する部分（即ち、第３部分５）が除去され、第２バッファ層９が直接に下部電極１に接している。即ち、バッファ層２は、下部電極１の上面の全面を被覆しているわけではない。加えて、バッファ層２のうち層間絶縁層６に被覆されている部分（即ち、第１部分３及び第２部分４）のスルーホール６ａに隣接する部分が、酸化処理（例えば、プラズマ酸化及び熱酸化）によって酸化され、酸化部分２０が形成されている。このような構造、特に、酸化部分２０の存在は、抵抗変化層７とバッファ層２の酸化されていない部分（即ち、第２部分４）との距離を増大させ、スルーホール６ａの底面の外周部の近傍において伝導パスが形成されることを抑制する。これは、下部電極１と上部電極８の間のショートの発生を抑制する上で好適である。

図１１Ａ〜図１１Ｃは、本実施形態の抵抗変化素子１０Ｂの製造方法を示す断面図である。図１１Ａ、図１１Ｂに図示されているように、本実施形態でも、第１及び第２の実施形態と同様の手順により、下部電極１と保護膜４１の形成、層間絶縁層６の形成、レジストマスク４２の形成、スルーホール６ａの形成、レジストマスク４２の除去が行われる（工程（１）〜（４））。

ここで、図１１Ｂに図示されているように、第３の実施形態では、保護膜４１のスルーホール６ａの内側に位置する部分がエッチングによって除去され（工程（５））、更に、保護膜４１の層間絶縁層６に被覆されている部分のうち、スルーホール６ａの近傍の部分が、酸化処理（例えば、プラズマ酸化及び熱酸化）によって酸化される（工程（６））。これにより、層間絶縁層６の下方において、バッファ層２の第１部分３、第２部分４、及び酸化部分２０が形成される。本実施形態では、第１及び第２の実施形態とは異なり、バッファ層２がスルーホール６ａの内側に位置する部分（即ち、第３部分５）を有していないことに留意されたい。

続いて、下部電極１の上面に接するように、第２保護膜４５が形成される（工程（７））。第２保護膜４５は、後の工程において第２バッファ層９に加工される膜である。本実施形態では、第２保護膜４５は、下部電極１の上面のうちスルーホール６ａの内側に位置する部分、及び、スルーホール６ａの側面を被覆するように形成されている。

第２の実施形態と同様に、第３の実施形態においても、第２保護膜４５は、保護膜４１と同様に、下部電極１よりも酸化しやすい金属又は下部電極１よりも酸化しやすい金属の窒化物で形成されることが好ましい。下部電極１がルテニウムで形成される場合、第２保護膜４５は、チタン又は窒化チタンのいずれかで形成されてもよい。工程の簡素化の観点からは、第２保護膜４５は、保護膜４１と同一の材料であることが好ましい。第２保護膜４５は、例えば、スパッタリング法で形成してもよい。

続いて、第２保護膜４５が酸化されて保護絶縁膜４６が形成される（工程（８））。第２保護膜４５は、自然酸化によって酸化しても良いし、積極的に、特定の酸化処理で酸化しても良い。例えば、プラズマ酸化又は熱酸化で第２保護膜４５を酸化して保護絶縁膜４６を形成しても良い。

続いて、保護絶縁膜４６の上面を被覆するように、抵抗変化膜４７が形成される（工程（９））。抵抗変化膜４７は、例えば、タンタル酸化物（ＴａＯ_Ｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）で形成される。抵抗変化膜４７は、スパッタリング法で形成してもよく、また、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法で形成してもよい。

更に、抵抗変化膜４７の上面を被覆するように導電膜４８が形成される（工程（１０））。導電膜４８は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銅−アルミニウム合金（ＣｕＡｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、又は、白金（Ｐｔ）で形成され得る。導電膜４８はスパッタリング法で形成してもよく、また、可能な場合には、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法で形成してもよい。

その後、保護絶縁膜４６、抵抗変化膜４７及び導電膜４８がパターニングされることで、それぞれ、第２バッファ層９、抵抗変化層７及び上部電極８が形成され、図１０に図示されている構造の抵抗変化素子１０Ｂの製造が完了する。

第３の実施形態の抵抗変化素子１０Ｂの構造、及び、製造方法によっても、第１の実施形態と同様に、下部電極１の上面を被覆するようにバッファ層２（又は保護膜４１）が形成されるので、下部電極１の表面部を保護することができ、抵抗変化素子１０Ｂの特性劣化を抑制することができる。ここで、第３の実施形態では、バッファ層２のうちスルーホール６ａに面している部分（即ち、第３部分５）がエッチングによって除去されるので、このエッチングの際に下部電極１にエッチングガスが注入され得る。しかしながら、層間絶縁層６の形成の際には保護膜４１によって下部電極１の上面が被覆されるので、下部電極１の表面部の酸化の抑制の効果は得られる。

加えて、第３の実施形態では、バッファ層２のスルーホール６ａに近接する部分が酸化されて酸化部分２０が形成されるため、抵抗変化層７とバッファ層２の第２部分４（酸化されていない部分）との距離が増大されている。これは、スルーホール６ａの底面の外周部の近傍において伝導パスが形成されることを抑制し、下部電極１と上部電極８の間のショートの発生を抑制するために有効である。

なお、第３の実施形態の抵抗変化素子１０Ｂも、第１、第２の実施形態の抵抗変化素子１０、１０Ａと同様に、図５、図６に図示されている構造のメモリセルに集積化可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ ：下部電極
２ ：バッファ層
３ ：第１部分
４ ：第２部分
５ ：第３部分
６ ：層間絶縁層
６ａ ：スルーホール
７ ：抵抗変化層
８ ：上部電極
９ ：第２バッファ層
１０ ：抵抗変化素子
１０Ａ ：抵抗変化素子
１０Ｂ ：抵抗変化素子
１１ ：半導体基板
１１ａ ：表側主面
１２ ：素子分離絶縁層
１３ ：ＭＯＳトランジスタ
１４ ：ドレイン領域
１５ ：ソース領域
１６ ：ゲート絶縁膜
１７ ：ゲート電極
１８ ：サイドウォール
１９ ：層間絶縁層
２０ ：酸化部分
２１ ：ビアコンタクト
２２ ：ビアコンタクト
２３ ：層間絶縁層
２４ ：層間絶縁層
２５ ：ビアコンタクト
２６ ：ビアコンタクト
２７ ：キャップ絶縁層
２８ ：層間絶縁層
２９ ：共通線
２９ａ ：バリアメタル層
２９ｂ ：銅配線層
３０ ：ランド
３０ａ ：バリアメタル層
３０ｂ ：銅配線層
３１ ：キャップ絶縁層
３２ ：層間絶縁層
３３ ：キャップ絶縁層
３４ ：ビット線
３４ａ ：バリアメタル層
３４ｂ ：銅配線層
３５ ：ビアホール
４１ ：保護膜
４１ａ ：部分
４１ｂ ：部分
４２ ：レジストマスク
４２ａ ：開口
４３ ：抵抗変化膜
４４ ：導電膜
４５ ：第２保護膜
４６ ：保護絶縁膜
４７ ：抵抗変化膜
４８ ：導電膜
１０１ ：シリコン基板
１０２ ：絶縁膜
１０３ ：下部電極
１０４ ：層間絶縁層
１０５ ：抵抗変化層
１０６ ：非晶質の絶縁層
１０７ ：上部電極
Ｂ ：領域

Claims (13)

1. 下部電極と、
   前記下部電極の上面を被覆するバッファ構造体と、
   層間絶縁層と、
   データを抵抗の大きさとして記憶する抵抗変化層と、
   前記抵抗変化層を被覆するように形成された上部電極
   とを備え
   前記バッファ構造体は、前記下部電極の上面の少なくとも一部を被覆する第１バッファ層を備えており、
   前記層間絶縁層は、スルーホールを有し、且つ、前記第１バッファ層を被覆するように形成され、
   前記抵抗変化層は、前記スルーホールの内部で前記バッファ構造体の上面に接するように形成され、
   前記第１バッファ層は、前記層間絶縁層で被覆されている第１部分を有し、
   前記第１部分は、前記下部電極の材料よりも酸化されやすい第１金属の酸化物で形成された
   抵抗変化型不揮発性メモリ。
2. 請求項１に記載の抵抗変化型不揮発性メモリであって、
   前記第１バッファ層は、更に、前記下部電極の上面に接し、前記第１部分と前記下部電極の間に位置する第２部分を有し、
   前記第２部分は、前記第１金属、又は、前記第１金属の窒化物で形成された
   抵抗変化型不揮発性メモリ。
3. 請求項２に記載の抵抗変化型不揮発性メモリであって、
   前記第１バッファ層は、更に、前記下部電極の上面に接し、前記スルーホールに面する位置にある第３部分を有し、
   前記第３部分は、前記第１金属の酸化物で形成された
   抵抗変化型不揮発性メモリ。
4. 請求項１に記載の抵抗変化型不揮発性メモリであって、
   前記第１バッファ層は、更に、前記下部電極の上面に接し、前記スルーホールに面する位置にある第３部分を有し、
   前記第３部分は、前記第１金属の酸化物で形成された
   抵抗変化型不揮発性メモリ。
5. 請求項３又は４に記載の抵抗変化型不揮発性メモリであって、
   前記抵抗変化層は、前記第１バッファ層の前記第３部分に接するように形成された
   抵抗変化型不揮発性メモリ。
6. 請求項３又は４に記載の抵抗変化型不揮発性メモリであって、
   前記バッファ構造体が、更に、前記第１バッファ層の前記第３部分の上面及び前記スルーホールの側面を被覆するように形成された第２バッファ層を備え、
   前記抵抗変化層は、前記第２バッファ層の上面に接するように形成され、
   前記第２バッファ層は、前記下部電極の材料よりも酸化されやすい第２金属の酸化物で形成された
   抵抗変化型不揮発性メモリ。
7. 請求項２に記載の抵抗変化型不揮発性メモリであって、
   前記バッファ構造体が、更に、前記下部電極の前記スルーホールの内部にある部分の上面及び前記スルーホールの側面を被覆するように形成された第２バッファ層を備え、
   前記第２バッファ層は、前記下部電極の材料よりも酸化されやすい第２金属の酸化物で形成され、
   前記第１バッファ層は、更に、前記スルーホールに隣接しており、且つ、前記第１金属の酸化物で形成された酸化部分を備えており、
   前記酸化部分は、前記第１バッファ層の前記第２部分と前記第２バッファ層の間に位置している
   抵抗変化型不揮発性メモリ。
8. 請求項６又は７に記載の抵抗変化型不揮発性メモリであって、
   前記第１金属と前記第２金属が同一金属である
   抵抗変化型不揮発性メモリ。
9. 下部電極を形成する工程と、
   前記下部電極の上面に、前記下部電極の材料よりも酸化しやすい第１金属又は前記下部電極の材料よりも酸化しやすい第１金属の窒化膜で保護膜を形成する工程と、
   前記保護膜の上面を被覆する層間絶縁層を、酸化雰囲気で形成する工程と、
   前記層間絶縁層を貫通して前記保護膜の上面に到達するスルーホールを形成する工程と、
   前記保護膜のうち、前記スルーホールに面する部分を酸化する工程と、
   前記保護膜の前記酸化された部分の上方に、データを抵抗の大きさとして記憶する抵抗変化層を形成する工程と、
   前記抵抗変化層を被覆するように上部電極を形成する工程
   とを具備する
   抵抗変化型不揮発性メモリの製造方法。
10. 請求項９に記載の抵抗変化型不揮発性メモリの製造方法であって、
    前記抵抗変化層は、前記保護膜の前記酸化された部分に接するように形成される
    抵抗変化型不揮発性メモリの製造方法。
11. 請求項９に記載の抵抗変化型不揮発性メモリの製造方法であって、
    更に、
    前記保護膜の前記酸化された部分の上面に接するように、前記下部電極の材料よりも酸化しやすい第２金属の酸化物で形成されたバッファ層を形成する工程
    を具備し、
    前記抵抗変化層は、前記バッファ層の上面に接するように形成される
    抵抗変化型不揮発性メモリの製造方法。
12. 下部電極を形成する工程と、
    前記下部電極の上面に、前記下部電極の材料よりも酸化しやすい第１金属又は前記下部電極の材料よりも酸化しやすい第１金属の窒化膜で第１保護膜を形成する工程と、
    前記第１保護膜の上面を被覆する層間絶縁層を、酸化雰囲気で形成する工程と、
    前記層間絶縁層を貫通して前記第１保護膜の上面に到達するスルーホールを形成する工程と、
    前記第１保護膜のうち前記スルーホールに面する部分を除去して前記下部電極の一部分を露出させる工程と、
    前記第１保護膜のうち前記スルーホールに隣接する部分を酸化して酸化部分を形成する工程と、
    前記下部電極の前記一部分の上面に接するように、前記下部電極の材料よりも酸化しやすい第２金属の酸化物で形成されたバッファ層を形成する工程と、
    前記バッファ層の上面に接するように、データを抵抗の大きさとして記憶する抵抗変化層を形成する工程と、
    前記抵抗変化層を被覆するように上部電極を形成する工程
    とを具備する
    抵抗変化型不揮発性メモリの製造方法。
13. 請求項１１又は１２に記載の抵抗変化型不揮発性メモリの製造方法であって、
    前記第１金属と前記第２金属が同一金属である
    抵抗変化型不揮発性メモリの製造方法。

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