CN109994603B - 半导体器件结构及制备方法 - Google Patents
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Abstract
本发明提供一种半导体器件结构及制备方法，制备方法包括提供一半导体基底，形成第一金属层；于第一金属层内形成第一沟槽，于第一沟槽内及周围沉积第一层间介质层；形成第一氢遮挡层；于第一氢遮挡层及第一层间介质层内形第一插塞；形成由下电极层、阻变氧化层及上电极层构成的且与第一插塞相连接的叠层结构；于叠层结构上形成连续的第二氢遮挡层，形成第二层间介质层。本发明通过第一氢遮挡层及第二氢遮挡层的设计，保护了下电极层、阻变氧化层及上电极层，防止阻变氧化层受环境及制程的影响，阻止了对器件的金属层及确保晶体管特性的退火工艺对阻变氧化层所造成的影响，全面有效的防止层间介质层中停留的氢离子在器件操作过程中进行扩散。
Description
技术领域
本发明属于半导体设计及制造技术领域，特别是涉及一种半导体存储器的器件结构及制备方法。
背景技术
许多现代电子设备具备应用于存储数据的电子存储器。电子存储器可以是易失性存储器(volatile memory)或非易失性存储器(non-volatile memory)。易失性存储器在被供电时存储数据，而非易失性存储器能够在没有电力时存储数据。电阻式随机存取存储器(Resistive random access memory，RRAM)是下一代非易失性存储器技术的一种具有前景的选择。RRAM的结构简单、所需的单元面积小、切换电压低、切换时间短。
一般，在习知电阻随机存取存储器的制造工艺，由可变电阻氧化物材料层、上电极材料层和下电极材料层所构成。而可变电阻氧化层直接影响器件性能，且容易受到工艺制程及其他部件的影响，但现有技术中的可变电阻氧化层不能得到很好的保护，同时，在器件的制备过程中，特别是形成金属铝线之后，后续工艺过程，在含退火气体(如氢气)中执行退火步骤，一方面修补金属铝线的缺陷，另一方面可以确保晶体管特性，而上述这些步骤产生大量的氢等可以损害上述电阻变氧化物材料层，另外，在各个层间介质层的形成中，也会存在大量的污染物，如氢离子，氢离子容易停留在金属间介质层，当电阻随机存取存储器的操作时，氢离子会扩散到可变电阻氧化层，进一步影响氧化层中电阻开关行为的改变，另外，大量污染物的存在严重影响工艺制程及器件性能，并最终导致存储器失效。
因此，如何提供一种半导体器件结构及制备方法，以解决现有技术中中间可变电阻层易受影响以及器件制备的退火及层间介质层形成等工艺对器件性能的影响实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及制备方法，用于解决现有技术中中间可变电阻层易受影响以及器件制备的退火及层间介质层形成等工艺对器件性能的影响的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件结构的制备方法，包括如下步骤：
1)提供一半导体基底，于所述半导体基底上形成第一金属层；
2)于所述第一金属层内形成若干个第一沟槽，并于所述第一沟槽内及于所述第一沟槽之间的所述第一金属层上沉积第一层间介质层；
3)于所述第一层间介质层上形成第一氢遮挡层；
4)于所述第一氢遮挡层及所述第一层间介质层内形成若干个纵向连通以显露所述第一金属层的第一通孔，并于所述第一通孔内填充第一插塞；
5)于步骤4)得到的结构上依次形成下电极材料层、中间电阻材料层及上电极材料层；
6)形成若干个叠层结构在所述第一氢遮挡层上，包括：刻蚀去除部分所述上电极材料层、所述中间电阻材料层及所述下电极材料层，以得到所述叠层结构，所述叠层结构由下电极层、阻变氧化层和上电极层构成且与所述叠层结构所述第一插塞相连接；及
7)于所述叠层结构的顶部、侧壁及在所述叠层结构之间的所述第一氢遮挡层的表面形成连续的第二氢遮挡层，并于所述第二氢遮挡层上形成第二层间介质层，其中，位于所述叠层结构之间的所述第二层间介质层的上表面高于位于所述叠层结构顶部的所述第二氢遮挡层的上表面。
作为本发明的一种优选方案，在步骤3)形成所述第一氢遮挡层之前还包括步骤：在含氢气的氛围中对所述第一金属层进行退火处理；利用在步骤3)形成的所述第一氢遮挡层阻挡所述退火处理过程中产生的氢对后续制程的影响。
作为本发明的一种优选方案，进行所述退火处理的温度介于350～450℃之间。
作为本发明的一种优选方案，步骤1)与步骤2)之间还包括步骤：于所述第一金属层表面依次形成第一导电层及第一阻挡层；且步骤4)形成的所述第一通孔依次贯穿所述第一氢遮挡层、所述第一层间介质层及所述第一阻挡层且显露出所述第一导电层。
作为本发明的一种优选方案，所述第一导电层包括钛层及氮化钛层中的至少一种；所述第一阻挡层包括氮氧化硅层。
作为本发明的一种优选方案，步骤2)形成所述第一层间介质层的工艺及步骤7)形成所述第二层间介质层的工艺均包括化学气相沉积工艺，且反应气体均包括硅烷及氧气，其中，所述化学气相沉积过程中产生氢离子并停留于所述第一层间介质层及所述第二层间介质层中，所述第一氢遮挡层及所述第二氢遮挡层阻挡所述氢离子进入所述阻变氧化层。
作为本发明的一种优选方案，步骤2)中，形成的所述第一沟槽将所述第一金属层隔成若干个位于相邻所述第一沟槽之间的第一金属单元，每一所述叠层结构对应连接至少一个所述第一金属单元。
作为本发明的一种优选方案，步骤3)中，形成所述第一氢遮挡层的方法包括原子层沉积法及物理气相沉积法中的任意一种，所述第一氢遮挡层的厚度介于50～250nm之间；步骤7)中，形成所述第二氢遮挡层的方法包括原子层沉积法及物理气相沉积法中的任意一种，所述第二氢遮挡层的厚度介于10～150nm之间。
作为本发明的一种优选方案，步骤3)中，所述第一氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中的至少一种；步骤7)中，所述第二氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中的至少一种。
作为本发明的一种优选方案，所述氢隔离氧化物包含氧化铝(AlxOy)、氧化钛(TixOy)、钛酸铝(AlTiO)及氧化钽(Ta2O5)所构成群组中的至少一种。
作为本发明的一种优选方案，所述氢隔离氮化物选自氮化钛铝(TiAlN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)及氮化钽(TaN)所构成的群组中的至少一种。
作为本发明的一种优选方案，步骤4)中，所述第一插塞包括形成于所述第一通孔内壁的表面导电层以及填充于所述第一通孔内的实体导电层；步骤6)中，所述叠层结构的底部覆盖所述第一插塞并延伸至所述第一插塞周围的所述第一氢遮挡层上。
作为本发明的一种优选方案，步骤5)中，所述中间电阻材料层的材料选自氧化铪及氧化钽中的至少一种；所述下电极材料层的材料选自氮化钛及氧化铟锡中的至少一种；所述上电极材料层的材料选自氮化钛及氧化铟锡中的至少一种。
作为本发明的一种优选方案，还包括步骤：
8)于所述第二层间介质层内形成第二通孔，所述第二通孔延伸至所述第二氢遮挡层内并显露出所述叠层结构的顶部，并于所述第二通孔内填充第二插塞；
9)于步骤8)所得到的结构上形成第二金属层；以及
10)于所述第二金属层内形成若干个第二沟槽，并于所述第二沟槽内及于所述第二沟槽之间的所述第二金属层上沉积第三层间介质层。
作为本发明的一种优选方案，步骤9)之后还包括步骤：在含氢气的氛围中对所述第二金属层进行退火处理；所述第二氢遮挡层及所述第一氢遮挡层阻挡所述退火处理过程中产生的氢对所述阻变氧化层的影响。
作为本发明的一种优选方案，步骤10)中，形成所述第三层间介质层的工艺包括化学气相沉积工艺，且反应气体包括硅烷及氧气，其中，所述化学气相沉积过程中产生氢离子并停留于所述第三层间介质层中，所述第一氢遮挡层及所述第二氢遮挡层阻挡所述氢离子进入所述阻变氧化层中。
作为本发明的一种优选方案，步骤9)之前还包括步骤：于步骤8)得到的结构的表面形成第二导电层；且步骤10)形成的所述第二沟槽延伸至所述第二导电层中并暴露出所述第二层间介质层；步骤10)之前还包括步骤：于所述第二金属层表面依次形成第三导电层及第二阻挡层；且步骤10)形成的所述第二沟槽穿过所述第二阻挡层、所述第三导电层及所述第二金属层中并暴露出所述第二层间介质层。
本发明还提供一种半导体器件结构，包括：
半导体基底；
第一金属层，位于所述半导体基底上，所述第一金属层包括若干个间隔排布的第一金属单元，若干个第一沟槽位于相邻所述第一金属单元之间；
第一层间介质层，填充于所述第一沟槽内并延伸覆盖所述第一金属单元；
第一氢遮挡层，位于所述第一层间介质层上；
若干个叠层结构，位于所述第一氢遮挡层上，所述叠层结构依次包括下电极层、阻变氧化层及上电极层，且所述下电极层经由贯穿所述第一氢遮挡层及所述第一层间介质层的第一插塞与所述第一金属单元电连接；
第二氢遮挡层，覆盖于所述叠层结构的顶部、侧壁以及所述叠层结构周围的所述第一氢遮挡层的表面；以及
第二层间介质层，位于所述第二氢遮挡层上，其中，位于所述叠层结构之间的所述第二层间介质层的上表面高于位于所述叠层结构顶部的所述第二氢遮挡层的上表面。
作为本发明的一种优选方案，所述第一金属单元与位于其上方的所述第一层间介质层之间还形成有第一导电层及第一阻挡层，所述第一导电层与所述第一金属单元相接触，所述第一插塞穿过所述第一阻挡层以电连接所述第一导电层。
作为本发明的一种优选方案，所述第一导电层包括钛层及氮化钛层中的至少一种；所述第一阻挡层包括氮氧化硅层。
作为本发明的一种优选方案，所述第一氢遮挡层的厚度介于50～250nm之间，所述第一氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中至少一种；所述第二氢遮挡层的厚度介于10～150nm之间，所述第二氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中至少一种。
作为本发明的一种优选方案，所述氧化物包含氧化铝(AlxOy)、氧化钛(TixOy)、钛酸铝(AlTiO)及氧化钽(Ta2O5)所构成群组中的至少一种。
作为本发明的一种优选方案，所述氮化物选自氮化钛铝(TiAlN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)及氮化钽(TaN)所构成的群组中的至少一种。
作为本发明的一种优选方案，所述半导体器件结构还包括：
第二金属层，位于所述第二层间介质层上，所述第二金属层包括若干个间隔排布第二金属单元，且所述第二金属单元经由贯穿所述第二层间介质层及所述第二氢遮挡层的第二插塞与所述叠层结构的顶部电连接，若干个第二沟槽位于相邻所述第二金属单元之间；以及
第三层间介质层，填充于所述第二沟槽内并延伸覆盖所述第二金属单元。
作为本发明的一种优选方案，所述第二金属单元与位于其下方的所述第二层间介质层之间还形成有第二导电层；所述第二金属单元与位于其上方的所述第三层间介质层之间还形成有第三导电层及第二阻挡层，且所述第三导电层与所述第二金属单元相接触。
如上所述，本发明的半导体器件结构及制备方法，具有以下有益效果：
本发明的半导体器件结构，可以是电阻随机存取存储器中的部分器件结构，通过第一氢遮挡层及第二氢遮挡层的设计，有效的保护了由下电极层、阻变氧化层以及上电极层，防止阻变氧化层受环境及制程的影响，另外，本发明的结构设计有效的阻止了对器件的金属层及确保晶体管特性的退火工艺对阻变氧化层所造成的影响，同时，本发明的结构设计也可全面有效的防止层间介质层形成过程中多停留的氢离子在器件操作过程中进行扩散，从而导致的对存储器性能的影响。
附图说明
图1绘示为本发明半导体器件结构制备的工艺流程图。
图2绘示为本发明半导体器件结构制备中提供半导体基底的结构示意图。
图3绘示为本发明半导体器件结构制备中形成第一金属层的结构示意图。
图4绘示为本发明半导体器件结构制备中形成第一沟槽的结构示意图。
图5绘示为本发明半导体器件结构制备中形成第一导电层的结构示意图。
图6绘示为本发明半导体器件结构制备中形成第一阻挡层的结构示意图。
图7绘示为本发明半导体器件结构制备中图形化第一阻挡层后的结构示意图。
图8绘示为本发明半导体器件结构制备中形成另一种第一沟槽的结构示意图。
图9绘示为本发明半导体器件结构制备中形成第一层间介质层的结构示意图。
图10绘示为本发明半导体器件结构制备中形成第一氢遮挡层的结构示意图。
图11绘示为本发明半导体器件结构制备中形成第一通孔的结构示意图。
图12绘示为本发明半导体器件结构制备中形成第一插塞的结构示意图。
图13绘示为本发明半导体器件结构制备中形成下电极材料层、中间电阻材料层及上电极材料层的结构示意图。
图14绘示为本发明半导体器件结构制备中形成叠层结构的示意图。
图15绘示为本发明半导体器件结构制备中形成第二氢遮挡层的结构示意图。
图16绘示为本发明半导体器件结构制备中形成第二层间介质层的结构示意图。
图17绘示为本发明半导体器件结构制备中形成第二通孔的结构示意图。
图18绘示为本发明半导体器件结构制备中形成第二插塞的结构示意图。
图19绘示为本发明半导体器件结构制备中形成第二金属层的结构示意图。
图20绘示为本发明半导体器件结构制备中形成第二沟槽的一结构示意图。
图21绘示为本发明半导体器件结构制备中形成第二导电层后再形成第二金属层的图示。
图22绘示为本发明半导体器件结构制备中形成第三导电层及第二阻挡层再形成第二沟槽的结构示意图。
图23绘示为本发明半导体器件结构制备中形成第三层间介质层的结构示意图。
图24绘示为本发明半导体器件结构的第一氢遮挡层及第二氢遮挡层对氢离子阻挡作用示例。
元件标号说明
100 半导体基底
101 第一金属层
101a 第一金属单元
102 第一沟槽
103 第一导电层
104 第一阻挡层
104a 图形化窗口
104b 第一沟槽
105 第一层间介质层
106 第一氢遮挡层
107 第一通孔
108 第一插塞
108a 表面导电层
108b 实体导电层
109 下电极材料层
110 中间电阻材料层
111 上电极材料层
112 叠层结构
112a 下电极层
112b 阻变氧化层
112c 上电极层
113 第二氢遮挡层
114 第二层间介质层
115 第二通孔
116 第二插塞
117 第二金属层
117a 第二金属单元
118 第二导电层
119 第三导电层
120 第二阻挡层
121 第二沟槽
122 第三层间介质层
S1～S7 步骤1)～步骤7)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图24。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图1所示，本发明提供一种半导体器件结构的制备方法，包括如下步骤：
1)提供一半导体基底，于所述半导体基底上形成第一金属层；
2)于所述第一金属层内形成若干个第一沟槽，并于所述第一沟槽内及于所述第一沟槽之间的所述第一金属层表面沉积第一层间介质层；
3)于所述第一层间介质层上形成第一氢遮挡层；
4)于所述第一氢遮挡层及所述第一层间介质层内形成若干个纵向连通以显露所述第一金属层的第一通孔，并于所述第一通孔内填充第一插塞；
5)于步骤4)得到的结构上依次形成下电极材料层、中间电阻材料层及上电极材料层；
6)形成若干个叠层结构在所述第一氢遮挡层上，包括：刻蚀去除部分所述上电极材料层、所述中间电阻材料层及所述下电极材料层，以得到所述叠层结构，所述叠层结构由下电极层、阻变氧化层和上电极层所构成且所述叠层结构与所述第一插塞相连接；及
7)于所述叠层结构的顶部、侧壁及在所述叠层结构之间的所述第一氢遮挡层的表面形成连续的第二氢遮挡层，并于所述第二氢遮挡层上形成第二层间介质层，其中，位于所述叠层结构之间的所述第二层间介质层的上表面高于位于所述叠层结构顶部的所述第二氢遮挡层的上表面。
下面将结合附图详细说明本发明的半导体器件结构制备工艺过程及结构。
首先，如图1中的S1及图2～3所示，进行步骤1)，提供一半导体基底100，于所述半导体基底100上形成第一金属层101；
具体的，所述半导体基底100没有具体限制，可以为由硅衬底、硅锗衬底以及绝缘体上硅构成，也可以是由硅衬底及硅衬底上的介电层构成，当然，上述硅衬底上还可以具有半导体组件，且所述介电层中还可以形成有内联结构。另外，所述第一金属层101可以作为后续形成的组件的导电结构，实现电流的导通，其材料包括但不限于金属铝，其形成工艺包括但不限于溅射及沉积等工艺。
接着，如图1中的S2及图4～9所示，进行步骤2)，于所述第一金属层101内形成若干个第一沟槽102，并于所述第一沟槽102内及所述第一沟槽102周围的所述第一金属层101表面沉积第一层间介质层105；
具体的，该步骤通过若干个所述第一沟槽102按照实际需求将所述第一金属层101隔离，从而形成若干个介于相邻所述第一沟槽102之间的所述第一金属单元101a，基于所述第一金属单元101a按照需要制备半导体组件。所述第一层间介质层105包括填充于所述第一沟槽102内部的竖直部分以及覆盖在所述第一金属层101上方的水平部分。
需要说明的是，步骤2)中，形成所述第一层间介质层的工艺包括化学气相沉积工艺，特别是通常由等离子体增强化学气相沉积(PECVD)方法形成，且反应气体包括硅烷(SiH4，Silane)及氧气，所述化学气相沉积过程中会产生氢离子，并停留于所述第一层间介质层中，但是这些氢离子的存在会影响器件的性能。
作为示例，步骤1)与步骤2)之间还包括步骤：于所述第一金属层101表面依次形成第一导电层103及第一阻挡层104。
作为示例，所述第一导电层103包括钛层及氮化钛层中的至少一种；所述第一阻挡层104包括氮氧化硅层。
具体的，所述第一导电层103形成于所述第一金属层101表面，且形成于所述第一沟槽102形成之前，所述第一导电层103的材料包括但不限于钛(Ti)及氮化钛(TiN)，当然，也可以是二者构成的叠层结构，所述第一导电层103用于增强所述第一金属层(如铝)的导电能力；另外，还包括在形成所述第一导电层103之后形成第一阻挡层104，所述第一阻挡层104一方面作为刻蚀形成所述第一沟槽102的硬掩膜，具体包括：先图形化所述第一阻挡层104，形成用于定义所述第一沟槽102位置的图形化窗口104a，再基于所述图形化窗口104a刻蚀所述第一导电层103(若存在该层)以及所述第一金属层101以形成第一沟槽102，其中，当存在所述第一导电层及所述第一阻挡层时所述第一沟槽如图8中的104b所示，另外，刻蚀后的所述第一阻挡层可以保留，作为阻挡层，防止各个半导体结构层之间的扩散，保证器件的稳定性，其中，所述第一阻挡层104的材料包括但不限于氮氧化硅(SiON)。
接着，如图1中的S3及图10所示，进行步骤3)，于所述第一层间介质层105上形成第一氢遮挡层106；
作为示例，步骤3)中，形成所述第一氢遮挡层106的方法包括原子层沉积法(ALD)及物理气相沉积法(PVD)中的任意一种。
作为示例，步骤3)中，所述第一氢遮挡层106的厚度介于50～250nm之间，所述第一氢遮挡层106的材料选自氢隔离氧化物及氢隔离氮化物中的至少一种。
作为示例，所述氢隔离氧化物包含氧化铝(AlxOy)、氧化钛(TixOy)、钛酸铝(AlTiO)及氧化钽(Ta2O5)所构成群组中的至少一种。
作为示例，所述氢隔离氮化物选自氮化钛铝(TiAlN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)及氮化钽(TaN)所构成的群组中的至少一种。
具体的，本步骤在所述第一层间介质层105的表面形成一层第一氢遮挡层106，其形成工艺可以为原子层沉积工艺，可以形成均匀的遮挡层，其形成工艺可以选择为物理气相沉积工艺，物理气相沉积工艺中的杂质较少，可以保证材料层的洁净度，有效的防止杂质污染，本示例中，优选采用物理气相沉积工艺，目的是与本发明的遮挡层结构设计相配合，最终保护后续形成的所述叠层结构，时所述阻变氧化层有效发挥作用。
需要说明的是，这里形成的第一氢遮挡层106作为一层阻障层，可以有效的防止前述的第一层间介质层形成过程中所述产生并停留于内部的氢离子在器件操作过程中的扩散，有效保护该第一层间介质层的形成工艺对后续形成的叠层结构的影响，从而可以有效防止在上述形成第一层间介质层时造成的影响，从而，使得器件制备中可以选择任意的工艺制备所述第一层间介质层，不必局限于选用不产生有害杂质的工艺，扩大了工艺范围，提高了效率及产品良率，提高了工艺兼容性，所述第一氢遮挡层106的厚度优选为120～200nm之间，进一步优选为150+10nm，从而可以有效保证器件结构的尺寸以及足够的阻障保护功能。
另外，所述第一氢遮挡层106的材料选自氧化物及氮化物中的至少一种，当然，也可以是二者所形成的叠层材料层，所述氧化物包含氧化铝(AlxOy)、氧化钛(TixOy)、钛酸铝(AlTiO)及氧化钽(Ta2O5)所构成群组中的至少一种；所述氮化物选自氮化钛铝、氮化钛硅、氮化钽硅、氮化钽铝及氮化钽所构成的群组中的至少一种。
作为示例，在步骤3)形成所述第一氢遮挡层106之前还包括步骤：在含氢气的氛围中对所述第一金属层101进行退火处理；利用在步骤3)形成的所述第一氢遮挡层106阻挡所述退火处理过程中产生的氢对后续制程的影响。
作为示例，进行所述退火处理的温度介于350～450℃之间。
具体的，在形成所述第一氢遮挡层106之前，还包括对所述第一金属层101进行退火的步骤，进行所述退火处理一方面修补所述第一金属层(如金属铝线)101的缺陷，另一方面还可以确保晶体管的整体特性，其中，所述退火处理的温度优选介于380～400℃之间，但是，所述退火处理在氢气氛围中进行，会产生大量的氢，而本示例中选择所述退火工艺进行后及时沉积一第一氢遮挡层106，可以有效的阻挡氢，特别是所述第一金属层周围聚集的氢扩散到所述第一氢遮挡层以上的材料层中，从而造成对后续结构及制程的影响，即保证了后续形成的叠层结构中的阻变氧化层免受所述退火处理的影响。
接着，如图1中的S4及图11～12所示，进行步骤4)，于所述第一氢遮挡层106及所述第一层间介质层105内形成若干个纵向连通以显露所述第一金属层101的第一通孔107，并于所述第一通孔107内填充第一插塞108。
具体的，该步骤可以在所述第一金属层101上形成电连接结构，其中，所述第一通孔107暴露所述第一金属层101，从而使得填充的所述第一插塞108与所述第一金属层101电连接，其中，可以通过光刻刻蚀的工艺形成所述第一通孔107，另外，当器件制备过程中形成所述第一导电层103及所述第一阻挡层104时，所述第一通孔107贯穿所述第一氢遮挡层106、所述第一层间介质层105及所述第一阻挡层104且显露出所述第一导电层103，从而所述第一插塞108与所述第一导电层104电连接，从而可以进一步保证所述第一插塞与所述第一金属层之间的电连接特性。
另外，在一示例中，所述第一插塞108包括形成于所述第一通孔107内壁的表面导电层108a以及填充于所述第一通孔107内的实体导电层108b；其中，所述表面导电层的材料选自钛及氮化钛中的一种，当然，也可以是二者构成的叠层结构，所述实体导电层包括钨，所述表面导电层用于增强所述实体导电层的电学特性，同时，所述表面导电层选择与所述第一导电层103为相同的材料层，从而可以进一步保证电连接特性及器件的整体稳定性。
作为示例，步骤2)形成的所述第一沟槽102将所述第一金属层101隔成若干个位于相邻所述第一沟槽102之间的第一金属单元101a，每一所述叠层结构112对应连接至少一个所述第一金属单元101a。
具体的，所述第一沟槽102将所述第一金属层101隔成若干个位于相邻所述第一沟槽102之间的第一金属单元101a，作为一示例，形成的所述第一通孔107与所述第一金属单元101a一一对应，当然，所述第一通孔107，也即形成的所述第一插塞108的数量，可以少于所述第一金属单元101a的数量，组件配置可以依实际需求选择，在此不做具体限制，另外，所述第一叠层结构112连接至少一个所述第一金属单元101a，当然，也可以是连接两个或多个，这依器件的实际需求设定。
继续，如图1中的S5及图13所示，进行步骤5)，于步骤4)得到的结构上依次形成下电极材料层109、中间电阻材料层110及上电极材料层111。
作为示例，步骤5)中，所述中间电阻材料层110的材料选自氧化铪及氧化钽中的至少一种；所述下电极材料层109的材料选自氮化钛及氧化铟锡中的至少一种；所述上电极材料层111的材料选自氮化钛及氧化铟锡中的至少一种。
具体的，沉积后续形成功能器件结构Metal-Insulator-Metal(MIM)，即叠层结构112，的材料层，其中，所述下电极材料层109优选选择与所述第一导电层103或者所述第一插塞108的表面导电层108a具有相同材料构成的结构层，从而提高器件的稳定性。
接着，如图1中的S6及图14所示，进行步骤6)，形成若干个叠层结构112在所述第一氢遮挡层106上，包括：刻蚀去除部分所述上电极材料层111、部分所述中间电阻材料层110及部分所述下电极材料层109，以得到所述叠层结构112，所述叠层结构112由下电极层(topelectrode)112a、阻变氧化层(TMO layer)112b和上电极层(top electrode)112c构成且所述叠层结构112与所述第一插塞108相连接。
作为示例，步骤6)中，所述叠层结构112的底部覆盖所述第一插塞108并延伸至所述第一插塞108周围的所述第一氢遮挡层106上。
具体的，在该步骤中通过刻蚀工艺形成MIM叠层结构层(叠层结构112)，可以作为可变电阻存储器的功能组件，其中，刻蚀形成的所述叠层结构112至少覆盖所述第一插塞108，优选地，所述叠层结构112延伸一距离至所述第一氢遮挡层106上，这是由于，一方面延伸的所述叠层结构112与所述第一插塞108之间形成电连接，可以防止接触面之间的漏电，另外，本发明在所述叠层结构112的下方形成有一层第一氢遮挡层106，可以从所述叠层结构112的下方形成一层阻障层，并对电连接的接触面形成一层保护屏障，可以有效的防止前述的氢气氛围中退火处理产生的氢自下而上向所述叠层结构中扩散，也可以防止周围环境中的氢向所述叠层结构扩散，同时，所述第一氢遮挡层形成在所述第一层间介质层之后直接包覆所述叠层结构，从而可以防止所述第一层间介质层中产生的杂质如氢离子向所述叠层结构中扩散，阻挡作用如图24所示。
需要说明的，所述叠层结构112作为可变电阻存储器的功能元件，当施加正偏压于所述阻变氧化层(如transition metal oxides layer，TMO layer)112b时，氧离子受正偏压的吸引离开可变电阻氧化物(阻变氧化层)而产生氧空缺，形成导电细丝并呈现导通状态，使得阻变氧化层由高阻态变为低阻态；当施加负偏压于可变电阻氧化物时，氧离子回到所述可变电阻氧化物层，导电细丝断开，使得阻变氧化层由低阻态变为高阻态。如果有氢离子停留在所述叠层结构周围的层间介质层内，当电阻随机存取存储器的操作时，氢离子会扩散到可变电阻氧化层，进一步影响氧化层中电阻开关行为的改变。氧化层内的可变电阻导电丝(filament)断裂，产生尾端电位(Tailing bit)的效果，在高温时不能轻易保持低电阻状态。因此，高温数据保留(high-temperature data retention,HTDR)发生降解，因此一定要防止氢离子扩散对阻变氧化层的影响。
最后，如图1中的S7及图15～16所示，进行步骤7)，于所述叠层结构112的顶部、侧壁及在所述叠层结构之间的所述第一氢遮挡层106的表面形成连续的第二氢遮挡层113，并于所述第二氢遮挡层113上形成第二层间介质层114，其中，位于所述叠层结构112之间的所述第二层间介质层114的上表面高于位于所述叠层结构112顶部的所述第二氢遮挡层113的上表面。
作为示例，形成所述第二层间介质层114的工艺包括化学气相沉积工艺，且反应气体包括硅烷及氧气，其中，所述化学气相沉积过程中产生氢离子并停留于所述第二层间介质层114中，所述第一氢遮挡层106及所述第二氢遮挡层113阻挡所述氢离子进入所述阻变氧化层112b。
具体的，形成所述第二层间介质层114的工艺包括化学气相沉积工艺，特别是通常由等离子体增强化学气相沉积(PECVD)方法形成，且反应气体包括硅烷(SiH4，Silane)及氧气，所述化学气相沉积过程中会产生氢离子，并停留于所述第二层间介质层中，但是这些氢离子的存在会影响器件的性能。
需要说明的是，本发明在形成所述第二层间介质层114之前形成了覆盖所述叠层结构112的第二氢遮挡层113，且所述第一氢遮挡层106与所述第二氢遮挡层113将所述叠层结构全方位包覆，从而可以有效防止在上述形成第二层间介质层114时造成的影响，从而，使得器件制备中可以选择任意的工艺制备所述第二层间介质层114，不必局限于选用不产生有害杂质的工艺，扩大了工艺范围，提高了效率及产品良率，提高了工艺兼容性，当然，也可以进一步防止上述退火处理造成的残留对所述叠层结构的损害。
作为示例，步骤7)中，形成所述第二氢遮挡层113的方法包括原子层沉积法及物理气相沉积法中的任意一种。
作为示例，步骤7)中，所述第二氢遮挡层113的厚度介于10～150nm之间，所述第二氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中的至少一种。
作为示例，所述氢隔离氧化物包含氧化铝(AlxOy)、氧化钛(TixOy)、钛酸铝(AlTiO)及氧化钽(Ta2O5)所构成群组中的至少一种。
作为示例，所述氢隔离氮化物选自氮化钛铝(TiAlN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)及氮化钽(TaN)所构成的群组中的至少一种。
具体的，本步骤中，所述第二氢遮挡层113的形成工艺可以为原子层沉积工艺，可以形成均匀的遮挡层，其形成工艺可以选择为物理气相沉积工艺，物理气相沉积工艺中的杂质较少，可以保证材料层的洁净度，有效的防止杂质污染，本示例中，优选采用物理气相沉积工艺，目的是与本发明的遮挡层结构设计相配合，最终保护后续形成的所述叠层结构，时所述阻变氧化层有效发挥作用。
另外，所述第二氢遮挡层113的材料选自氧化物及氮化物中的至少一种，当然，也可以是二者所形成的叠层材料层，所述氧化物包含氧化铝(AlxOy)、氧化钛(TixOy)、钛酸铝(AlTiO)及氧化钽(Ta2O5)所构成群组中的至少一种；所述氮化物选自氮化钛铝、氮化钛硅、氮化钽硅、氮化钽铝及氮化钽所构成的群组中的至少一种。所述第二氢遮挡层113的厚度优选为20～100nm之间，进一步优选为80+10nm，从而可以有效保证器件结构的尺寸以及足够的阻障保护功能。
作为示例，所述半导体器件结构的制备方法中还包括步骤：
8)于所述第二层间介质层114内形成第二通孔115，所述第二通孔115延伸至所述第二氢遮挡层113内并显露出所述叠层结构112的顶部，并于所述第二通孔115内填充第二插塞116，如图17～18所示；
9)于步骤8)所得到的结构上形成第二金属层117，如图19、21所示；
10)于所述第二金属层内117形成若干个第二沟槽121，并于所述第二沟槽121内及所述第二沟槽121之间的所述第二金属层117上沉积第三层间介质层121，如图20、22～23所示。
具体的，在另一示例中，还包括进一步形成第二金属层117及第三层间介质层114的步骤，所述第二金属层117可以作为半导体组件的导电结构，如可以作为最上层金属线，实现电流的导通，其材料包括但不限于金属铝，其形成工艺包括但不限于溅射及沉积等工艺。
另外，通过若干个所述第二沟槽121按照实际需求将所述第二金属层117隔离，从而形成若干个介于相邻所述第二沟槽121之间的所述第二金属单元117a，基于所述第二金属单元117a可以按照需要制备半导体组件。
另外，所述第二沟槽121优选与所述第一沟槽102的位置上下对应设置，从而可以有利于所述叠层结构与上下设置的第一插塞以及第二插塞对应设置，有利于器件的结构及性能的稳定，优选地，所述第一插塞与所述第二插塞上下对应设置，保证器件电连接的稳定性。
具体的，所述第二插塞116包括形成于所述第二通孔115内壁的表面导电层116a以及填充于所述第二通孔115内的实体导电层116b；其中，所述表面导电层的材料选自钛及氮化钛中的一种，当然，也可以是二者构成的叠层结构，所述实体导电层包括钨，所述表面导电层用于增强所述实体导电层的电学特性，另外，当存在第二导电层118时，所述表面导电层选择与所述第二导电层以及上电极层112c为相同的材料层，从而可以进一步保证电连接特性及器件的整体稳定性。
作为示例，步骤9)之后还包括步骤：在含氢气的氛围中对所述第二金属层117进行退火处理；所述第二氢遮挡层113及第一氢遮挡层106阻挡所述退火处理过程中产生的氢对所述阻变氧化层112b的影响。
作为示例，进行所述退火处理的温度介于350～450℃之间。
具体的，在形成所述第二金属层117之后，包括在含氢气中执行退火处理的步骤，修补金属铝线的缺陷以及确保MOS晶体管特性，但是，所述退火处理在氢气氛围中进行，会产生大量的氢，而本申请采用了第一氢遮挡层及第二氢遮挡层相配合的结构，可以有效的阻挡氢，特别是所述第二金属层周围聚集的氢扩散到所述第二氢遮挡层以下的材料层中，从而造成对所述叠层结构的影响，保证了叠层结构中的阻变氧化层免受所述退火处理的影响。其中，所述退火处理的温度优选介于380～400℃之间。
作为示例，步骤10)中，形成所述第三层间介质层122的工艺包括化学气相沉积工艺，且反应气体包括硅烷及氧气，其中，所述化学气相沉积过程中产生氢离子并停留于所述第三层间介质层122中，所述第一氢遮挡层106及所述第二氢遮挡层113阻挡所述氢离子进入所述阻变氧化层112b中。
具体的，形成所述第三层间介质层的工艺包括化学气相沉积工艺，特别是通常由等离子体增强化学气相沉积(PECVD)方法形成，且反应气体包括硅烷(SiH4，Silane)及氧气，所述化学气相沉积过程中会产生氢离子，并停留于所述第三层间介质层中，但是这些氢离子的存在会影响器件的性能，而本申请采取两层遮挡层保护的方式，有效的在此过程中保护所述叠层结构112，特别是所述阻变氧化层不受影响，进一步提高器件的稳定性。
作为示例，步骤9)之前还包括步骤：于步骤8)得到的结构表面形成第二导电层118；且步骤10)形成的所述第二沟槽121延伸至所述第二导电层118中并暴露出所述第二层间介质层114；
作为示例，步骤10)之前还包括步骤：于所述第二金属层117表面依次形成第三导电层119及第二阻挡层120，且步骤10)形成的所述第二沟槽121穿过所述第二阻挡层120、所述第三导电层119及所述第二金属层117并暴露出所述第二层间介质层114。
具体的，在步骤8)得到的结构表面还形成一层第二导电层118，所述第二导电层118的材料优选与所述第一导电层103的材料相同，用于增加所述第二金属层117与所述第二插塞116之间的电连接特性。
另外，还在形成第二金属层117之后形成所述第三导电层119，形成于所述第二金属层117表面，且形成于所述第二沟槽121形成之前，所述第三导电层119的材料包括但不限于钛(Ti)及氮化钛(TiN)，当然，也可以是二者构成的叠层结构，所述第三导电层119用于增强所述第二金属层(如铝)的导电能力；另外，还包括在形成所述第三导电层119之后形成第二阻挡层120，所述第二阻挡层120一方面作为刻蚀形成所述第二沟槽121的硬掩膜，具体包括：先图形化所述第二阻挡层120，形成用于定义所述第二沟槽位置的图形化窗口，再基于所述图形化窗口刻蚀所述第三导电层119(若存在该层)以及所述第二金属层117以形成第二沟槽121，另外，刻蚀后的所述第二阻挡层可以保留，作为阻挡层，防止各个半导体材料层之间的扩散，保证器件的稳定性，其中，所述第二阻挡层120的材料包括但不限于氮氧化硅(SiON)。
本发明还提供一种半导体器件结构，其中，本发明的所述半导体器件结构包括但不限于采用本发明提供的半导体器件结构的制备方法制备得到的半导体器件结构，参考图2～22所示，包括：
半导体基底100；
第一金属层101，位于所述半导体基底100上，包括若干个间隔排布的第一金属单元101a，若干个第一沟槽102位于相邻所述第一金属单元101a之间；
第一层间介质层105，填充于所述第一沟槽102内并延伸覆盖所述第一金属单元101a；
第一氢遮挡层106，位于所述第一层间介质层105上；
若干个叠层结构112，位于所述第一氢遮挡层106上，所述叠层结构112依次包括下电极层112a、阻变氧化层112b及上电极层112c，且所述下电极层112a经由贯穿所述第一氢遮挡层106及所述第一层间介质层105的第一插塞108与所述第一金属单元101a电连接；
第二氢遮挡层113，覆盖于所述叠层结构112的顶部、侧壁以及所述叠层结构112周围的所述第一氢遮挡层106的表面；以及
第二层间介质层114，位于所述第二氢遮挡层113上，其中，位于所述叠层结构112之间的所述第二介质层114的上表面高于位于所述叠层结构112顶部的所述第二氢遮挡层113的上表面。
具体的，所述半导体基底100没有具体限制，可以为由硅衬底、硅锗衬底以及绝缘体上硅构成，也可以是由硅衬底及硅衬底上的介电层构成，当然，上述硅衬底上还可以具有半导体组件，且所述介电层中还可以形成有内联结构。另外，所述第一金属层101可以作为后续形成的组件的导电结构，实现电流的导通，其材料包括但不限于金属铝。
另外，若干个所述第一沟槽102按照实际需求将所述第一金属层101隔离，从而形成若干个介于相邻所述第一沟槽102之间的所述第一金属单元101a，基于所述第一金属单元101a按照需要制备半导体组件。所述第一层间介质层105包括填充于所述第一沟槽102内部的竖直部分以及覆盖在所述第一金属层101上方的水平部分。
作为示例，所述第一金属单元101a与位于其上方的所述第一层间介质层105之间还形成有第一导电层103及第一阻挡层104，所述第一导电层103与所述第一金属单元101a相接触，所述第一插塞108穿过所述第一阻挡层104以电连接所述第一导电层103。
作为示例，所述第一导电层103包括钛层及氮化钛层中的至少一种；所述第一阻挡层104包括氮氧化硅层。
具体的，所述第一导电层103形成于所述第一金属层101表面，且形成于所述第一沟槽102形成之前，所述第一导电层103的材料包括但不限于钛(Ti)及氮化钛(TiN)，当然，也可以是二者构成的叠层结构，所述第一导电层103用于增强所述第一金属层(如铝)的导电能力；另外，还包括在形成所述第一导电层103之后形成第一阻挡层104，所述第一阻挡层104一方面作为刻蚀形成所述第一沟槽102的硬掩膜，刻蚀后的所述第一阻挡层可以保留，作为阻挡层，防止各个半导体材料层之间的扩散，保证器件的稳定性，其中，所述第一阻挡层104的材料包括但不限于氮氧化硅(SiON)。
作为示例，所述第一氢遮挡层106的厚度介于50～250nm之间，所述第一氢遮挡层106的材料选自氧化物及氮化物中至少一种；所述第二氢遮挡层113的厚度介于10～150nm之间，所述第二氢遮挡层113的材料选自氢隔离氧化物及氢隔离氮化物中至少一种。
作为示例，所述氢隔离氧化物包含氧化铝、氧化钛、钛酸铝(AlTiO)及氧化钽所构成群组中的至少一种；所述氢隔离氮化物选自氮化钛铝、氮化钛硅、氮化钽硅、氮化钽铝及氮化钽所构成的群组中的至少一种。
需要说明的是，这里形成的第一氢遮挡层106作为一层阻障层，可以有效的防止前述的第一层间介质层形成过程中所述产生并停留于内部的氢离子在器件操作过程中的扩散，有效保护该第一层间介质层的形成工艺对后续形成的叠层结构的影响，从而可以有效防止在上述形成第一层间介质层时造成的影响，从而，使得器件制备中可以选择任意的工艺制备所述第一层间介质层，不必局限于选用不产生有害杂质的工艺，同样，所述第二氢遮挡层113可以有效防止在上述形成第二层间介质层114时造成的影响，从而，使得器件制备中可以选择任意的工艺制备所述第二层间介质层114，不必局限于选用不产生有害杂质的工艺，当然，也可以进一步防止上述退火处理造成的残留对所述叠层结构的损害，且所述第一氢遮挡层106与所述第二氢遮挡层113将所述叠层结构全方位包覆，有效保护了器件结构，扩大了工艺范围，提高了效率及产品良率，提高了工艺兼容性，所述第一氢遮挡层106的厚度优选为120～200nm之间，进一步优选为150±10nm，从而可以有效保证器件结构的尺寸以及足够的阻障保护功能。所述第二氢遮挡层113的厚度优选为20～100nm之间，进一步优选为80±10nm，从而可以有效保证器件结构的尺寸以及足够的阻障保护功能。
作为示例，所述半导体存储器结构还包括：
第二金属层117，位于所述第二层间介质层114上，所述第二金属层117包括若干个间隔排布第二金属单元117a，且所述第二金属层117经由贯穿所述第二层间介质层114及所述第二氢遮挡层113的第二插塞116与所述叠层结构112的顶部电连接，若干个第二沟槽121，位于相邻所述第二金属单元117a之间；以及
第三层间介质层122，填充于所述第二沟槽121内并延伸覆盖所述第二金属单元117a。
具体的，在另一示例中，还包括第二金属层117及第三层间介质层114，所述第二金属层117可以作为半导体组件的导电结构，如可以作为最上层金属铝线，实现电流的导通，其材料包括但不限于金属铝。另外，通过若干个所述第二沟槽121按照实际需求将所述第二金属层117隔离，从而形成若干个介于相邻所述第二沟槽121之间的所述第二金属单元117a，基于所述第二金属单元117a可以按照需要制备半导体组件。
另外，所述第二沟槽121优选与所述第一沟槽102的位置上下对应设置，从而可以有利于所述叠层结构与上下设置的第一插塞以及第二插塞对应设置，有利于器件的结构及性能的稳定，优选地，所述第一插塞与所述第二插塞上下对应设置，保证器件电连接的稳定性。
具体的，所述第二插塞116包括形成于所述第二通孔115内壁的表面导电层116a以及填充于所述第二通孔115内的实体导电层116b；其中，所述表面导电层的材料选自钛及氮化钛中的一种，当然，也可以是二者构成的叠层结构，所述实体导电层包括钨，所述表面导电层用于增强所述实体导电层的电学特性，另外，当存在第二导电层118时，所述表面导电层选择与所述第二导电层以及上电极层112c为相同的材料层，从而可以进一步保证电连接特性及器件的整体稳定性。
作为示例，所述第二金属单元117a与位于其下方的所述第二层间介质层114之间还形成有第二导电层118；所述第二金属单元117a与位于其上方的所述第三层间介质层122之间还形成有第三导电层119及第二阻挡层120，且所述第三导电层119与所述第二金属单元117a相接触。
另外，具体的，所述第三导电层119形成于所述第二金属层117表面，且形成于所述第一沟槽121形成之前，所述第三导电层119的材料包括但不限于钛(Ti)及氮化钛(TiN)，当然，也可以是二者构成的叠层结构，所述第三导电层119用于增强所述第二金属层(如铝)的导电能力；另外，还包括在形成所述第三导电层119之后形成第二阻挡层120，所述第二阻挡层120一方面作为刻蚀形成所述第二沟槽121的硬掩膜，另外，刻蚀后的所述第二阻挡层可以保留，作为阻挡层，防止各个半导体材料层之间的扩散，保证器件的稳定性，其中，所述第二阻挡层120的材料包括但不限于氮氧化硅(SiON)。
综上所述，本发明提供一种半导体器件结构及制备方法，制备包括：提供一半导体基底，于所述半导体基底上形成第一金属层；于所述第一金属层内形成若干个第一沟槽，并于所述第一沟槽内及于所述第一沟槽之间的所述第一金属层上沉积第一层间介质层；于所述第一层间介质层上形成第一氢遮挡层；于所述第一氢遮挡层及所述第一层间介质层内形成若干个纵向连通以显露所述第一金属层的第一通孔，并于所述第一通孔内填充第一插塞；于上一步骤得到的结构上依次形成下电极材料层、中间电阻材料层及上电极材料层；形成若干个叠层结构在所述第一氢遮挡层上，包括：刻蚀去除部分所述上电极材料层、所述中间电阻材料层及所述下电极材料层，以得到所述叠层结构，所述叠层结构由下电极层、阻变氧化层和上电极层所构成且所述叠层结构与所述第一插塞相连接；及于所述叠层结构的顶部、侧壁及所述叠层结构周围的所述第一氢遮挡层的表面形成连续的第二氢遮挡层，并于所述第二氢遮挡层上形成第二层间介质层，且所述第二介质层的上表面高于位于所述叠层结构顶部的所述第二氢遮挡层的上表面。通过上述方案，本发明的半导体器件结构，可以是电阻随机存取存储器中的部分器件结构，通过第一氢遮挡层及第二氢遮挡层的设计，有效的保护了由下电极层、阻变氧化层以及上电极层，防止阻变氧化层受环境及制程的影响，另外，本发明的结构设计有效的阻止了对器件的金属层及确保晶体管特性的退火工艺对阻变氧化层所造成的影响，同时，本发明的结构设计也可全面有效的防止层间介质层形成过程中多停留的氢离子在器件操作过程中进行扩散，从而导致的对存储器性能的影响。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (23)
1.一种半导体器件结构的制备方法，其特征在于，包括如下步骤：
1）提供一半导体基底，于所述半导体基底上形成第一金属层，并依次形成第一导电层及第一阻挡层于所述第一金属层表面；
2）形成若干个第一沟槽于所述第一金属层、所述第一导电层及所述第一阻挡层内，并于所述第一沟槽内及于所述第一沟槽之间的所述第一阻挡层上沉积第一层间介质层；
3）形成第一氢遮挡层于所述第一层间介质层上；
4）形成若干个纵向连通以显露所述第一导电层的第一通孔于所述第一氢遮挡层及所述第一层间介质层内，并于所述第一通孔内填充第一插塞，所述第一插塞包括形成于所述第一通孔内壁的表面导电层以及填充于所述第一通孔内的实体导电层，所述表面导电层与所述第一导电层的材料相同；
5）依次形成下电极材料层、中间电阻材料层及上电极材料层于步骤4）得到的结构上；
6）形成若干个叠层结构在所述第一氢遮挡层上，包括：刻蚀去除部分所述上电极材料层、所述中间电阻材料层及所述下电极材料层，以得到所述叠层结构，所述叠层结构由下电极层、阻变氧化层和上电极层所构成且所述叠层结构与所述第一插塞相连接；及
7）形成连续的第二氢遮挡层于所述叠层结构的顶部、侧壁及在所述叠层结构之间的所述第一氢遮挡层的表面，并于所述第二氢遮挡层上形成第二层间介质层，其中位于所述叠层结构之间的所述第二层间介质层的上表面高于位于所述叠层结构顶部的所述第二氢遮挡层的上表面。
2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，在步骤3）形成所述第一氢遮挡层之前还包括步骤：在含氢气的氛围中对所述第一金属层进行退火处理；利用在步骤3）形成的所述第一氢遮挡层阻挡退火处理过程中产生的氢对后续制程的影响。
3.根据权利要求2所述的半导体器件结构的制备方法，其特征在于，进行所述退火处理的温度介于350～450℃之间。
4.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述第一导电层的材料包括钛及氮化钛中的至少一种；所述第一阻挡层的材料包括氮氧化硅。
5.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤2）形成所述第一层间介质层的工艺及步骤7）形成所述第二层间介质层的工艺均包括化学气相沉积工艺，且反应气体均包括硅烷及氧气，其中，化学气相沉积过程中产生氢离子并停留于所述第一层间介质层及所述第二层间介质层中，所述第一氢遮挡层及所述第二氢遮挡层阻挡所述氢离子进入所述阻变氧化层。
6.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤2）中，形成的所述第一沟槽将所述第一金属层隔成若干个位于相邻所述第一沟槽之间的第一金属单元，每一所述叠层结构对应连接至少一个所述第一金属单元。
7.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤3）中，形成所述第一氢遮挡层的方法包括原子层沉积法及物理气相沉积法中的任意一种，所述第一氢遮挡层的厚度介于50～250nm之间；步骤7）中，形成所述第二氢遮挡层的方法包括原子层沉积法及物理气相沉积法中的任意一种，所述第二氢遮挡层的厚度介于10～150nm之间。
8.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤3）中，所述第一氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中的至少一种；步骤7）中，所述第二氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中的至少一种。
9.根据权利要求8所述的半导体器件结构的制备方法，其特征在于，所述氢隔离氧化物包含氧化铝（AlxOy）、氧化钛（TixOy）、钛酸铝（AlTiO）及氧化钽（Ta2O5）所构成群组中的至少一种。
10.根据权利要求8所述的半导体器件结构的制备方法，其特征在于，所述氢隔离氮化物选自氮化钛铝（TiAlN）、氮化钛硅（TiSiN）、氮化钽硅（TaSiN）、氮化钽铝（TaAlN）及氮化钽（TaN）所构成的群组中的至少一种。
11.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤6）中，所述叠层结构的底部覆盖所述第一插塞并延伸至所述第一插塞周围的所述第一氢遮挡层上。
12.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤5）中，所述中间电阻材料层的材料选自氧化铪及氧化钽中的至少一种；所述下电极材料层的材料选自氮化钛及氧化铟锡中的至少一种；所述上电极材料层的材料选自氮化钛及氧化铟锡中的至少一种。
13.根据权利要求1～12中任意一项所述的半导体器件结构的制备方法，其特征在于，还包括步骤：
8）形成第二通孔于所述第二层间介质层内，所述第二通孔延伸至所述第二氢遮挡层内并显露出所述叠层结构的顶部，并于所述第二通孔内填充第二插塞；
9）形成第二金属层于步骤8）所得到的结构上；以及
10）形成若干个第二沟槽于所述第二金属层内，并于所述第二沟槽内及于所述第二沟槽之间的所述第二金属层上沉积第三层间介质层。
14.根据权利要求13所述的半导体器件结构的制备方法，其特征在于，步骤9）之后还包括步骤：在含氢气的氛围中对所述第二金属层进行退火处理；所述第二氢遮挡层及所述第一氢遮挡层阻挡退火处理过程中产生的氢对所述阻变氧化层的影响。
15.根据权利要求13所述的半导体器件结构的制备方法，其特征在于，步骤10）中，形成所述第三层间介质层的工艺包括化学气相沉积工艺，且反应气体包括硅烷及氧气，其中，化学气相沉积过程中产生氢离子并停留于所述第三层间介质层中，所述第一氢遮挡层及所述第二氢遮挡层阻挡所述氢离子进入所述阻变氧化层中。
16.根据权利要求13所述的半导体器件结构的制备方法，其特征在于，步骤9）之前还包括步骤：于步骤8）得到的结构的表面形成第二导电层；且步骤10）形成的所述第二沟槽延伸至所述第二导电层中并暴露出所述第二层间介质层；步骤10）之前还包括步骤：于所述第二金属层表面依次形成第三导电层及第二阻挡层，且步骤10）形成的所述第二沟槽穿过所述第二阻挡层、所述第三导电层及所述第二金属层并暴露出所述第二层间介质层。
17.一种半导体器件结构，其特征在于，包括：
半导体基底；
第一金属层，位于所述半导体基底上，所述第一金属层包括若干个间隔排布的第一金属单元，若干个第一沟槽位于相邻所述第一金属单元之间；
第一层间介质层，填充于所述第一沟槽内并延伸覆盖所述第一金属单元，所述第一金属单元和所述第一层间介质层之间还设有第一导电层及第一阻挡层，所述第一导电层与所述第一金属单元相接触；
第一氢遮挡层，位于所述第一层间介质层上；
若干个叠层结构，位于所述第一氢遮挡层上，所述叠层结构依次包括下电极层、阻变氧化层及上电极层，且所述下电极层经由贯穿所述第一氢遮挡层及所述第一层间介质层的第一插塞与所述第一导电层电连接，所述第一插塞包括位于第一通孔内壁的表面导电层以及填充于所述第一通孔内的实体导电层，所述表面导电层与所述第一导电层的材料相同；
第二氢遮挡层，覆盖于所述叠层结构的顶部、侧壁以及所述叠层结构周围的所述第一氢遮挡层的表面；以及
第二层间介质层，位于所述第二氢遮挡层上，其中位于所述叠层结构之间的所述第二层间介质层的上表面高于位于所述叠层结构顶部的所述第二氢遮挡层的上表面,所述第一氢遮挡层隔离所述叠层结构与所述第一层间介质层,所述第二氢遮挡层隔离所述叠层结构与所述第二层间介质层。
18.根据权利要求17所述的半导体器件结构，其特征在于，所述第一导电层的材料包括钛及氮化钛中的至少一种；所述第一阻挡层的材料包括氮氧化硅。
19.根据权利要求17所述的半导体器件结构，其特征在于，所述第一氢遮挡层的厚度介于50~250nm之间，所述第一氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中至少一种；所述第二氢遮挡层的厚度介于10～150nm之间，所述第二氢遮挡层的材料选自氢隔离氧化物及氢隔离氮化物中至少一种。
20.根据权利要求19所述的半导体器件结构，其特征在于，所述氢隔离氧化物包含氧化铝（AlxOy）、氧化钛（TixOy）、钛酸铝（AlTiO）及氧化钽（Ta2O5）所构成群组中的至少一种。
21.根据权利要求19所述的半导体器件结构，其特征在于，所述氢隔离氮化物的材料选自氮化钛铝（TiAlN）、氮化钛硅（TiSiN）、氮化钽硅（TaSiN）、氮化钽铝（TaAlN）及氮化钽（TaN）所构成的群组中的至少一种。
22.根据权利要求17～21中任意一项所述的半导体器件结构，其特征在于，所述半导体器件结构还包括：
第二金属层，位于所述第二层间介质层上，所述第二金属层包括若干个间隔排布第二金属单元，且所述第二金属层经由贯穿所述第二层间介质层及所述第二氢遮挡层的第二插塞与所述叠层结构的顶部电连接；若干个第二沟槽位于相邻所述第二金属单元之间；以及
第三层间介质层，填充于所述第二沟槽内并延伸覆盖所述第二金属单元。
23.根据权利要求22所述的半导体器件结构，其特征在于，所述第二金属单元与位于其下方的所述第二层间介质层之间还形成有第二导电层；所述第二金属单元与位于其上方的所述第三层间介质层之间还形成有第三导电层及第二阻挡层，且所述第三导电层与所述第二金属单元相接触。
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|---|---|---|---|---|
| CN113130738A (zh) * | 2019-12-30 | 2021-07-16 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200742041A (en) * | 2005-07-20 | 2007-11-01 | Sharp Kk | Semiconductor memory device equipped with variable resistive element |
| JP2012028606A (ja) * | 2010-07-26 | 2012-02-09 | Panasonic Corp | 不揮発性半導体記憶装置及びその製造方法 |
| CN105280811A (zh) * | 2014-07-03 | 2016-01-27 | 华邦电子股份有限公司 | 电阻式非易失性存储器装置及其制造方法 |
| WO2017074548A1 (en) * | 2015-10-27 | 2017-05-04 | Sandisk Technologies Llc | Resistive random access memory containing a steering element and a tunneling dielectric element |
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Family Cites Families (3)
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|---|---|---|---|---|
| JP2006120707A (ja) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 可変抵抗素子および半導体装置 |
| JP5436674B2 (ja) * | 2010-07-27 | 2014-03-05 | パナソニック株式会社 | 不揮発性記憶装置の製造方法 |
| JP6860871B2 (ja) * | 2015-12-07 | 2021-04-21 | ナノブリッジ・セミコンダクター株式会社 | 抵抗変化素子、半導体装置、及び半導体装置の製造方法 |
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2017
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200742041A (en) * | 2005-07-20 | 2007-11-01 | Sharp Kk | Semiconductor memory device equipped with variable resistive element |
| JP2012028606A (ja) * | 2010-07-26 | 2012-02-09 | Panasonic Corp | 不揮発性半導体記憶装置及びその製造方法 |
| CN105280811A (zh) * | 2014-07-03 | 2016-01-27 | 华邦电子股份有限公司 | 电阻式非易失性存储器装置及其制造方法 |
| WO2017074548A1 (en) * | 2015-10-27 | 2017-05-04 | Sandisk Technologies Llc | Resistive random access memory containing a steering element and a tunneling dielectric element |
| CN106803533A (zh) * | 2015-11-26 | 2017-06-06 | 华邦电子股份有限公司 | 电阻式随机存取内存及其制造方法 |
| CN106876583A (zh) * | 2015-12-14 | 2017-06-20 | 华邦电子股份有限公司 | 电阻式随机存取存储器 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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