CN115332256A - 半导体存储器件及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体存储器件及其制作方法，包括衬底，电阻结构，位线结构，与位线触点。衬底包括有源区与多个绝缘区。电阻结构设置在绝缘区上，并包括第一半导体层，第一盖层，与第一间隙壁。位线结构设置在衬底上、横跨有源区与绝缘区，并包括第二半导体层，第一导电层，第二盖层，与第二间隙壁。位线触点设置在衬底内并部分伸入第二半导体层，其中，位线触点与第一半导体层包括彼此相同的半导体材质。由此，可在简化制作工艺的前提下形成兼具结构可靠度与稳定表面电阻值的电阻器。

Description

半导体存储器件及其制作方法

技术领域

本发明是关于一种半导体器件及其制作方法，特别是一种半导体存储器件及其制作方法。

背景技术

以目前的半导体技术水准，业界已能将控制电路、存取器、低压操作电路与高压操作电路等组件同时整合制作在单一芯片上，藉此降低成本，同时提高操作效能。另外，随着半导体器件的尺寸越来越小，晶体管、存取器、及电阻器等组件的制作步骤也有许多的改进，以制造出体积小而高品质的各种半导体组件。然而，随着器件尺寸的不断减小，在同一器件上同时设置多种半导体组件变得更加困难，并且其制作工艺也面临许多限制与挑战。因此，现有技术还待进一步改良以有效提高制作工艺的效率，并且进一步提升器件的效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体存储器件及其制作方法，其是在同一器件上同时设置存储器及电阻器，进而可在简化制作工艺的前提下形成兼具结构可靠度以及稳定表面电阻值的电阻器。

为达上述目的，本发明之一实施例提供一种半导体存储器件，其包括衬底、电阻结构、位线结构以及位线触点。衬底包括有源区以及多个绝缘区。电阻结构设置在所述绝缘区上，包括第一半导体层、设置在所述第一半导体层上的第一盖层，以及设置在所述第一半导体层与所述第一盖层的侧壁的第一间隙壁。位线结构设置在所述衬底上并横跨所述有源区以及所述绝缘区，包括第二半导体层、设置在所述第二半导体层上的第一导电层、设置在所述第一导电层上的第二盖层、以及直接物理接触所述第二半导体层、所述第一导电层、所述第二盖层与所述第二间隙壁的侧壁的第二间隙壁。位线触点设置在所述衬底内并部分伸入所述第二半导体层，其中，所述位线触点与所述第一半导体层包括彼此相同的半导体材质。

为达上述目的，本发明之一实施例提供一种半导体存储器件的制作方法，包括以下步骤。提供衬底，所述衬底包括有源区以及多个绝缘区。在所述绝缘区上形成电阻结构，所述电阻结构包括第一半导体层、设置在所述第一半导体层上的第一盖层，以及设置在所述第一半导体层与所述第一盖层的侧壁的第一间隙壁。在所述衬底上形成位线结构并横跨所述有源区以及所述绝缘区，所述位线结构包括第二半导体层、设置在所述第二半导体层上的第一导电层、设置在所述第一导电层上的第二盖层、以及直接物理接触所述第二半导体层、所述第一导电层、所述第二盖层与所述第二间隙壁的侧壁的第二间隙壁。在所述衬底内形成位线触点，并部分伸入所述第二半导体层，其中，所述位线触点与所述第一半导体层包括彼此相同的半导体材质。

附图说明

所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图10为本发明第一实施例中半导体存储器件的形成方法的步骤示意图，其中：

图1为一半导体存储器件在形成触点开口后的剖面示意图；

图2为一半导体存储器件在进行图案化制作工艺后的剖面示意图；

图3为一半导体存储器件在形成导体材料层后的剖面示意图；

图4为一半导体存储器件在形成第一掩模层后的剖面示意图；

图5为一半导体存储器件在形成位线触点后的剖面示意图；

图6为一半导体存储器件在形成覆盖材料层后的剖面示意图；

图7为一半导体存储器件在形成第二掩模层后的剖面示意图；

图8为一半导体存储器件在形成位线结构后的剖面示意图；

图9为一半导体存储器件在形成间隙壁后的剖面示意图；以及

图10为一半导体存储器件在形成插塞后的剖面示意图。

图11为本发明另一实施例中半导体存储器件的剖面示意图。

图12至图16为本发明第二实施例中半导体存储器件的形成方法的步骤示意图，其中：

图12为一半导体存储器件在形成触点开口后的剖面示意图；

图13为一半导体存储器件在形成位线触点后的剖面示意图；

图14为一半导体存储器件在形成第一掩模层后的剖面示意图；

图15为一半导体存储器件在形成插塞后的剖面示意图；以及

图16为本发明另一实施例中半导体存储器件的剖面示意图。

图17为本发明第三实施例中半导体存储器件的剖面示意图。

图18为本发明第四实施例中半导体存储器件的剖面示意图。

其中，附图标记说明如下：

10、20、30、40、50 半导体存储器件

10A 第一区

10B 第二区

10C 第三区

11、21、31、41 电阻结构

12 位线结构

13 闸极线结构

51 電容結構

100 衬底

101、102、103 绝缘区

110 电介质层

111 第一氧化硅层

113 氮化硅层

115 第二氧化硅层

120 半导体材料层

120a 触点开口

122 第二半导体层

123 半导体层

130 覆盖材料层

140 导体材料层

141 第一半导体层

142 位线触点

150 第一覆盖材料层

151 第一盖层

160 第一掩模层

162、163 第二掩模层

170 第一阻障材料层

171 第二阻障层

172 第一阻障层

173 阻障层

180 导电材料层

181 第二导电层

182 第一导电层

183 导电层

190 第二覆盖材料层

191 第三盖层

192 第二盖层

193 盖层

201 第一间隙壁

202 第二间隙壁

203 第三间隙壁

210 层间电介质层

220 金属间电介质层

231、232、233 插塞

231a、531a 金属硅化物层

233a、233b 插塞

320a 開口

321 第三半导体层

341、341a 第一半导体层

350 覆盖材料层

351 第一盖层

360 第一掩模层

401、401a 间隙壁

421、521 第三半导体层

431、531 插塞

441、541 第一半导体层

451、453 盖层

501、501a 间隙壁

551、553 盖层

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图式示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图10所示，所绘示者为本发明第一实施例中半导体存储器件10的制作方法的步骤示意图。首先，如图1所示，提供衬底100，例如是硅衬底(siliconsubstrate)、磊晶硅衬底(epitaxial silicon substrate)或硅覆绝缘(silicon oninsulation,SOI)衬底等，衬底100内形成多个绝缘区101、102、103，例如是浅沟渠隔离(shallow trench isolation,STI)，而进一步在衬底100内定义出多个有源区(未绘示)。衬底100上例如包括至少三个区域，第一区10A、第二区10B与第三区10C，以分别设置不同的半导体组件，而各绝缘区101、102、103则分别设置在第一区10A、第二区10B与第三区10C内。在本实施例中，第一区10A例如是电阻区域，可用在设置电阻器，第二区10B例如是存储区域，可用在设置存储器，而第三区10C例如是晶体管区域，可用在设置晶体管组件，但不以此为限。对于本领域的技术人员来说，第一区10A、第二区10B与第三区10C之间，可选择直接相邻设置，或是进一步设置其他区域，例如在第二区10B与第三区10C之间可再额外设置周边区域(periphery region,未绘示)，但不以此为限。

接着，在衬底100上依序进行多次的沉积制作工艺，形成由下而上依序堆叠的电介质层110、半导体材料层120与覆盖材料层130，其中，电介质层110优选地具有一复合结构，例如是包含由下而上依序设置的第一氧化硅层111-氮化硅层113-第二氧化硅层115结构，半导体材料层120例如包括多晶硅(polysilicon)等具有掺质的半导体材质，覆盖材料层130则包括氧化硅、氮氧化硅等绝缘材质，但不以此为限。

需注意的是，电介质层110一开始是全面地覆盖在第一区10A、第二区10B与第三区10C内的所述有源区与各绝缘区101、102、103上，然后，在进行半导体材料层120的沉积制作工艺之前，移除位在第三区10C内的第二氧化硅层115与氮化硅层113，使得第三区10C内的所述有源区与绝缘区103仅被第一氧化硅层111覆盖，如图1所示。如此，后续形成在第三区10C内的半导体材料层120与覆盖材料层130相较于形成在其他区域内的半导体材料层120与覆盖材料层130可具有相对较低的设置位置。或者，在另一实施例中，也可选择完全移除位在第三区10C内的电介质层110，暴露出衬底100的表面，然后，再通过一热氧化制作工艺，在衬底100的所述表面形成氧化硅层(未绘示)。

此外，再如图1所示，在覆盖材料层130的制作工艺后，通过掩模层(未绘示)进行一蚀刻制作工艺，以在第二区10B内定义出触点开口120a。细部来说，触点开口120a依序贯穿覆盖材料层130、半导体材料层120与电介质层110，暴露出部分的衬底100，以用在后续的制作工艺中形成位线触点。而后，完全移除所述掩模层。

如图2所示，通过另一掩模层(未绘示)进行另一蚀刻制作工艺，完全移除第一区10A内的覆盖材料层130、半导体材料层120与电介质层110，暴露出绝缘区101与衬底100的顶面。而后，完全移除所述另一掩模层。

接着，如图3所示，进行两次沉积制作工艺，在衬底100上依序形成导体材料层140与第一覆盖材料层150。细部来说，导体材料层140与第一覆盖材料层150皆是整体性地覆盖在第一区10A、第二区10B与第三区10C上，其中，导体材料层140还进一步填满第二区10B内的触点开口120a。在一实施例中，导体材料层140例如包括多晶硅、硅磷(siliconphosphide,SiP)等具有掺质的半导体材质，优选地包括硅磷；而第一覆盖材料层150例如包括氮化硅(SiN)、碳氮化硅(SiCN)等绝缘材质，但不以此为限。需注意的是，形成在第一区10A内的导体材料层140与第一覆盖材料层150因是直接覆盖在绝缘区101与衬底100的顶面上，相应地具有相对较低的设置位置，相较形成在其他区域内导体材料层140与第一覆盖材料层150具有相对较低的顶面。

如图4所示，在第一区10A内形成第一掩模层160，覆盖在第一覆盖材料层150上，然后，通过第一掩模层160进行图案化制作工艺，将第一掩模层160的图案转移至下方的第一覆盖材料层150与导体材料层140内，而在第一区10A内形成如图5所示的第一盖层151与第一半导体层141。同时，如图5所示，移除第二区10B与第三区10C内的第一覆盖材料层150、导体材料层140与覆盖材料层130，而保留填充在触点开口120a内的导体材料层140，以在触点开口120a内形成触点，是为位线触点142。然后，完全移除第一掩模层160。

如图6所示，再次在衬底100上依序进行多次的沉积制作工艺，形成由下而上依序堆叠的阻障材料层170、导电材料层180与第二覆盖材料层190。其中，阻障材料层170、导电材料层180与第二覆盖材料层190是共型地覆盖在第一区10A、第二区10B与第三区10C上，阻障材料层170例如包含钛(Ti)及/或氮化钛(TiN)、钽(Ta)及/或氮化钽(TaN)等材质，导电材料层180例如包含铝(Al)、钛、铜(Cu)或钨(W)等低阻质的金属，而第二覆盖材料层190例如包含氮化硅或碳氮化硅等材质，但不以此为限。

如图7所示，在第二区10B与第三区10C内分别形成第二掩模层162、163，覆盖在第二覆盖材料层190上，然后，通过第二掩模层162、163进行再一图案化制作工艺，将第二掩模层162、163的图案转移至下方的各堆叠层(包括依序堆叠的第二覆盖材料层190、导电材料层180、阻障材料层170与半导体材料层120)内，以在第二区10B与第三区10C内形成如图8所示的堆叠层结构。

需特别说明的是，第二掩模层162、163仅形成在第二区10B与第三区10C内，因此，覆盖在第一区10A内的第二覆盖材料层190、导电材料层180与阻障材料层170可被完全移除，暴露出第一盖层151与第一半导体层141。另一方面，第二区10B内的所述堆叠层结构包括由下而上依序堆叠的第二半导体层122、第一阻障层172、第一导电层182、与第二盖层192，其中，位线触点142是部分位在第二半导体层122内；而第三区10C内的所述堆叠层结构则包括由下而上依序堆叠的半导体层123、阻障层173、导电层183、与盖层193，如图8所示。而后，完全移除第二掩模层162、163。

如图9所示，依序进行沉积与回蚀刻制作工艺，以在第一区10A内、依序堆叠的第一半导体层141与第一盖层151的侧壁形成第一间隙壁201；在第二区10B内、依序堆叠的第二半导体层122、第一阻障层172、第一导电层182、与第二盖层192的侧壁形成第二间隙壁202；同时，在第三区10C内、依序堆叠的半导体层123、阻障层173、导电层183、与盖层193的侧壁形成间隙壁203。如此，第一间隙壁201、第二间隙壁202与间隙壁203皆可包括相同的材质，如氮化硅、碳氮化硅等，优选地可包括相同于第二盖层192与盖层193的材质，如氮化硅等，但不以此为限。

如此，即可同时在第一区10A内形成电阻结构11，在第二区10B内形成位线(bitline,BL)结构12，而在第三区10C内形成闸极线结构13，但不以此为限。如图9所示，电阻结构11是直接设置在绝缘区101上，而具有相对较低的底面，电阻结构11细部包括由下而上依序设置的第一半导体层141、第一盖层151，与物理性地接触第一半导体层141与第一盖层151的侧壁的第一间隙壁201。

位线结构12是直接设置在电介质层110上，并沿着一方向(未绘示)延伸以同时横跨所述有源区与绝缘区102。如图9所示，位线结构12细部包括由下而上依序堆迭的第二半导体层122、第一阻障层172、第一导电层182与第二盖层192，还包括物理性接触第二半导体层122、第一阻障层172、第一导电层182与第二盖层192的侧壁的第二间隙壁202，如此，位线结构12的顶面可明显高于电阻结构11或闸极线结构13的顶面。需注意的是，位线结构12的下方还设有位线触点142，位线触点142设置在衬底100的所述有源区内并部分伸入第二半导体层122中。其中，位线触点142与位线结构12的第二半导体层122是由不同的制作工艺各别地形成，而可包括不同的半导体材质，举例来说，位线触点142例如包括掺杂的硅磷，而第二半导体层122例如包括掺杂的多晶硅，但不以此为限。此外，位线触点142与电阻结构11的第一半导体层141是由相同的制作工艺一起形成，而包括相同的半导体材质(如硅磷)。需额外说明的是，除了位线结构12之外，本实施例的制作方法还可进一步在第二区10B内再设置多个闸极(未绘示)，至少一晶体管组件(未绘示)与至少一电容组件(未绘示)，以共同组成具备凹入式闸极(buried gate)的动态随机处理内存器(dynamic random access memory,DRAM，未绘示)，但不以此为限。

另一方面，闸极线结构13是直接设置在第一氧化硅层111上，并细部包括由下而上依序堆迭的半导体层123、阻障层173、导电层183与盖层193，还包括物理性接触半导体层123、阻障层173、导电层183与盖层193的侧壁的间隙壁203。如此，闸极线结构13的间隙壁203可具有略低于第二间隙壁202的顶面，如图9所示。在本实施例中，闸极线结构13与位线结构12是通过相同的制作工艺同时形成，因此，闸极线结构13的半导体层123、阻障层173、导电层183、盖层193与间隙壁203等可分别具有相同于位线结构12的第二半导体层122、第一阻障层172、第一导电层182、第二盖层192与第二间隙壁202的材质与厚度，但不以此为限。然而，电阻结构11的第一半导体层141与第一盖层151则可具有不同于位线结构12的第二半导体层122与第二盖层192、或闸极线结构13的半导体层123与盖层193的材质与厚度。

而后，如图10所示，在衬底100上依序形成层间电介质层(interlayer dielectriclayer)210、金属间电介质层(intermetal dielectric layer)220与多个插塞231、232、233，其中，层间电介质层210完全覆盖第一区10A内的电阻结构11与第三区10C内的闸极线结构13，而层间电介质层210的顶面则可齐平于位线结构12的第二盖层192的顶面。细部来说，电连接至电阻结构11的各插塞231穿过第一盖层151而直接物理接触电阻结构11的第一半导体层141，并且，因第一半导体层141包括多晶硅等半导体材质，各插塞231与第一半导体层141之间还可进一步形成金属硅化物层231a，以提升第一半导体层141与插塞231之间的电性连接。电连接至第二区10B内的插塞232则穿过第二盖层192而直接物理接触第一导电层182，而电连接至第三区10C内的插塞233则进一步包括穿过盖层193而直接物理接触闸极线结构13的第二导电层183的插塞233a，与穿过第一氧化硅层111而直接物理接触闸极线结构13两侧衬底100内的两掺杂区(未绘示)的插塞233b。

由此，即完成本发明第一实施例中半导体存储器件10的制作。通过前述步骤，本实施例的制作方法能将电阻结构11的制作整合在位线结构12的一般制作流程中，利用位线结构12中制作位线触点142的制作工艺一并形成电阻结构11的第一半导体层141。如此，电阻结构11可由包括硅磷的第一半导体层141、包括绝缘材质的第一盖层151与第一间隙壁201共同组成，使得电连接到电阻结构11的各插塞231可直接接触第一半导体层141，而得以提供高阻质。在此操作下，本实施例的制作方法得以在半导体存储器件10的存储区域(即第二区10B)内形成存储器时，一并在另一区域(即第一区10A)内形成电阻器，以有效提高电阻结构11的制作效率。并且，本实施例的制作方法还可一并在第三区10C内形成闸极线结构13，也就是将闸极线结构13的制作同样整合在位线结构12的一般制作流程中，不仅可有效提高半导体存储器件10的制作效率，所制得的半导体存储器件10也能具备优化的工作效能与结构可靠度。

对于本领域的技术人员来说，为能满足实际产品需求的前提下，本发明的半导体存储器件10也可能有其它态样或由其他制作工艺制得，而不限于前述。举例来说，在另一实施例中，半导体存储器件10中的闸极线结构13的制作也可能不整合在位线结构12的一般制作流程中，例如，在位线结构12形成后，再在第三区10C内单独形成闸极线结构13，但不以此为限。下文将进一步针对本发明的半导体存储器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的组件是以相同的标号进行标示，以利于各实施例间互相对照。

请参照图11，其绘示本发明另一实施例中的半导体存储器件20的制作方法。本实施例的前段步骤大体上与前述第一实施例相同，如图1至图6所示，在此不再赘述。本实施例的制作工艺与前述第一实施例的主要差异在于，在第二区10B与第三区10C内形成第二掩模层162、163时，一并在第一区10A内形成掩模层(未绘示)。然后，同时通过第二掩模层162、163与所述掩模层进行图案化制作工艺，将第二掩模层162、163与所述掩模层的图案转移至下方的各堆叠层(包括依序堆叠的第二覆盖材料层190、导电材料层180、阻障材料层170与半导体材料层120)内，如此，在各区域(包括第一区10A、第二区10B与第三区10C)内形成如图11所示的堆叠层结构。

细部来说，第二区10B与第三区10C内形成的所述堆叠层结构大体上与前述实施例相同，而形成在第一区10A内的所述堆叠层结构包括由下而上依序堆叠的第一半导体层141、第一盖层151、第二阻障层171、第二导电层181、与第三盖层191，其中，第二阻障层171、第二导电层181、与第三盖层191等可分别具有相同于位线结构12的第一阻障层172、第一导电层182与第二盖层192，或是闸极线结构13的阻障层173、导电层183与盖层193的材质与厚度，但不以此为限。而后，如同前述实施例所示，同样在各所述堆叠层结构的侧壁上分别形成第一间隙壁201、第二间隙壁202与间隙壁203，以在第一区10A、第二区10B与第三区10C内分别形成电阻结构21、位线结构12、与闸极线结构13，然后，再依序形成层间电介质层210、金属间电介质层220与多个插塞231、232、233，前述步骤中与前述实施例相同之处容不再赘述。

值得注意的是，由于本实施例在形成第二掩模层162、163时，会一并在第一区10A内形成所述掩模层来定义最终电阻结构21的图案位置。因此本实施例在进行图3的沉积制作工艺时，也可以选择不形成第一覆盖材料层150，使得最终形成在第一区10A内的电阻结构21仅包括由下而上依序堆叠的第一半导体层141、第二阻障层171、第二导电层181、与第三盖层191，而不包括第一盖层151。

由此，即完成本发明另一实施例中半导体存储器件20的制作。如此，电阻结构21可由下而上依序堆叠的第一半导体层141、第一盖层151、第二阻障层171、第二导电层181与第三盖层191共同组成。在本实施例中，电连接到电阻结构21的各插塞231可额外包括形成在插塞孔(未绘示)侧壁的绝缘层(未绘示)，以确保各插塞231仅直接接触包括硅磷的第一半导体层141，而提供较高阻质。在此操作下，本实施例的制作方法同样能将电阻结构21的制作整合在位线结构12的一般制作流程中，以在半导体存储器件20的存储区域(即第二区10B)内形成存储器时，一并在另一区域(即第一区10A)内形成高阻质的电阻结构21。如此，同样可提高半导体存储器件20的制作效率，所制得的半导体存储器件20也能具备优化的工作效能与结构可靠度。

请参照图12至图16，其绘示本发明第二实施例中的半导体存储器件30的制作方法。本实施例的步骤大体上与前述第一实施例相同，相同之处在此不再赘述。本实施例的制作工艺与前述第一实施例的主要差异在于，在第二区10B内定义出触点开口120a时，一并在第一区10A内定义出至少一开口，如图12所示的多个开口320a。

细部来说，如图12所示，各开口320a同样贯穿覆盖材料层130、半导体材料层120与电介质层110，暴露出部分的绝缘区101。接着，在衬底100上依序进行沉积制作工艺与平坦化制作工艺，在触点开口120a内形成位线触点142，同时在各开口320a内形成第一半导体层341，使得第一半导体层341包括相互分隔地镶嵌在半导体材料层120内的多个部分，如图13所示。

如图14所示，在衬底100上再进行沉积制作工艺，形成覆盖材料层350，覆盖在半导体材料层120。然后，在第一区10A内形成第一掩模层360，并通过第一掩模层360进行图案化制作工艺，将第一掩模层360的图案依序转移至下方的覆盖材料层350、半导体材料层120与电介质层110内，而在第一区10A内形成如图15所示的第一盖层351与第三半导体层321。

而后，如同前述实施例(例如可一并参考图6至图10)所示，继续在衬底100上形成所述堆叠层结构，第一间隙壁201、第二间隙壁202与间隙壁203等，以在第一区10A、第二区10B与第三区10C内分别形成电阻结构31、位线结构12、与闸极线结构13，如图15所示。然后，再依序形成层间电介质层210、金属间电介质层220与多个插塞231、232、233，前述步骤中与前述实施例相同之处容不再赘述，其中，电连接至电阻结构31的各插塞231与第三半导体层321之间还可进一步形成金属硅化物层231a，以提升第三半导体层351与插塞231之间的电性连接。

由此，即完成本发明第二实施例中半导体存储器件30的制作。本实施例的电阻结构31是由包括掺杂的多晶硅的第三半导体层321、包括掺杂的硅磷的第一半导体层341、包括绝缘材质的第一盖层351与第一间隙壁201共同组成，使得电连接到电阻结构31的各插塞231可直接接触第三半导体层321，而得以提供高阻质。需注意的是，在本实施例中，第一半导体层341的多个部分例如是镶嵌在第三半导体层321内，并同样包括阻质较高的材质(掺杂的硅磷)，所以，在符合实际产品需求的前提下，也可使电连接到电阻结构31的插塞(未绘示)直接接触第一半导体层341，而不接触第三半导体层321，但不以此为限。

在此操作下，本实施例的制作方法同样能将电阻结构31的制作整合在位线结构12的一般制作流程中，通过形成位线结构12的第二半导体层122的制作工艺一并形成电阻结构31的第三半导体层321，并通过形成位线结构12的位线触点142的制作工艺一并形成电阻结构31的第一半导体层341。如此，同样可提高半导体存储器件30的制作效率，所制得的半导体存储器件30也能具备优化的工作效能与结构可靠度。

此外，另需注意的是，在本实施例中，虽然是在包括多晶硅的第三半导体层321内同时设置多个部分的第一半导体层341(包括硅磷)作为实施态样进行说明，但第一半导体层341的设置数量不以此为限。如图16所示，在另一实施例中也可在包括多晶硅的第三半导体层321内设置单一个包括硅磷的第一半导体层341a，并且，电连接到电阻结构31的插塞231也可选择直接接触镶嵌在第三半导体层321内的第一半导体层341a，而不接触第三半导体层321。如此，同样可提供高阻质。

请参照图17，其绘示本发明第三实施例中的半导体存储器件40的剖面示意图。本实施例的结构大体上与前述实施例相同，相同之处在此不再赘述。本实施例的半导体存储器件40与前述实施例的主要差异在于，本实施例的半导体存储器件40是在第一区10A内设置具有双层半导体层421、441的电阻结构41，以提供高阻质。

细部来说，如图17所示，电阻结构41是由包括掺杂的多晶硅的第三半导体层421、包括绝缘材质的盖层451、包括掺杂的硅磷的第一半导体层441、与包括绝缘材质的盖层453共同堆叠而成，电阻结构41还包括位在第三半导体层421与盖层451侧壁的间隙壁501、与位在第一半导体层441与盖层453侧壁的间隙壁501a。在本实施例中，电阻结构41的制作同样能整合在位线结构12的一般制作流程中，举例来说，通过形成位线结构12的第二半导体层122的制作工艺一并形成电阻结构41的第三半导体层421，并通过形成位线结构12的位线触点142的制作工艺一并形成电阻结构41的第一半导体层441，使得电阻结构41的第一半导体层441、第三半导体层421可分别具有相同于位线结构12的位线触点142与第二半导体层122的材质，但不以此为限。

在此设置下，电连接到电阻结构41的多个插塞231、431可分别连接到位在下方的第三半导体层421(包括掺杂的多晶硅)与位在上方的第一半导体层441(包括掺杂的硅磷)，使得位在下方的第三半导体层421及/或位在上方的第一半导体层441可分别单独地作为电阻器，以提供高阻质，举例来说，位在下方的第三半导体层421沿着平行纸面的一延伸方向(未绘示)设置，而位在上方的第一半导体层441则沿着垂直纸面的一延伸方向(未绘示)设置，但不以此为限。如此，本实施例的半导体存储器件40也能具备优化的工作效能与结构可靠度。

请参照图18，其绘示本发明第四实施例中的半导体存储器件50的剖面示意图。本实施例的结构大体上与前述实施例相同，相同之处在此不再赘述。本实施例的半导体存储器件50与前述实施例的主要差异在于，本实施例的半导体存储器件50是在第一区10A内设置电容结构51。

细部来说，如图18所示，电容结构51是由包括掺杂的多晶硅的第三半导体层521、包括绝缘材质的盖层551、包括掺杂的硅磷的第一半导体层541、与包括绝缘材质的盖层553共同堆叠而成，电容结构51还包括位在第三半导体层521与盖层551侧壁的间隙壁501、与位在第一半导体层541与盖层553侧壁的间隙壁501a。在本实施例中，电容结构51的制作同样能整合在位线结构12的一般制作流程中，举例来说，通过形成位线结构12的第二半导体层122的制作工艺一并形成电容结构51的第三半导体层521，并通过形成位线结构12的位线触点142的制作工艺一并形成电容结构51的第一半导体层541，使得电容结构51的第一半导体层541、第三半导体层521可分别具有相同于位线结构12的位线触点142与第二半导体层122的材质，但不以此为限。

在此设置下，电连接到电容结构51的两插塞231、531可分别连接到位在下方的第三半导体层521(包括掺杂的多晶硅)与位在上方的第一半导体层541(包括掺杂的硅磷)，使得位在下方的第三半导体层521与位在上方的第一半导体层541可分别作为电容器的下电极层与上电极层。其中，电连接至电容结构51的各插塞231、531与第一导体层541、第三半导体层521之间还可进一步形成金属硅化物层231a、531a，以提升第三半导体层351与插塞231之间的电性连接。如此，本实施例的半导体存储器件50也能具备优化的工作效能与结构可靠度。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体存储器件，其特征在于包括：

衬底，包括有源区以及多个绝缘区；

电阻结构，设置在所述绝缘区上，所述电阻结构还包括：

第一半导体层；

第一盖层，设置在所述第一半导体层上；以及

第一间隙壁，设置在所述第一半导体层与所述第一盖层的侧壁；

位线结构，设置在所述衬底上并横跨所述有源区以及所述绝缘区，所述位线结构还包括：

第二半导体层；

第一导电层，设置在所述第二半导体层上；

第二盖层，设置在所述第一导电层上；以及

第二间隙壁，直接物理接触所述第二半导体层、所述第一导电层、所述第二盖层与所述第二间隙壁的侧壁；以及

位线触点，设置在所述衬底内并部分伸入所述第二半导体层，其中，所述位线触点与所述第一半导体层包括彼此相同的半导体材质。

2.依据权利要求1所述的半导体存储器件，其特征在于，所述电阻结构还包括第三半导体层，所述第一半导体层与所述第三半导体层分别包括不同的半导体材质，所述第三半导体层与所述第二半导体层包括彼此相同的半导体材质。

3.依据权利要求2所述的半导体存储器件，其特征在于，所述第一半导体层镶嵌地设置在所述第三半导体层内并部分伸入所述衬底。

4.依据权利要求3所述的半导体存储器件，其特征在于，还包括：

多个插塞，分别电连接所述第一半导体层。

5.依据权利要求3所述的半导体存储器件，其特征在于，还包括：

多个插塞，分别电连接所述第三半导体层。

6.依据权利要求3所述的半导体存储器件，其特征在于，所述第一半导体层包括相互分隔的多个部分。

7.依据权利要求2所述的半导体存储器件，其特征在于，所述第三半导体层设置在所述第一半导体层上。

8.依据权利要求7所述的半导体存储器件，其特征在于，还包括：

多个插塞，分别电连接所述第一半导体层与所述第三半导体层。

9.依据权利要求1所述的半导体存储器件，其特征在于，所述电阻结构还包括：

第二导电层以及第三盖层，依序设置在所述第一盖层上，所述第三盖层与所述第二盖层包括相同的材质；以及

多个插塞，设置在所述衬底上，所述插塞之一直接物理接触所述电阻结构的所述第一半导体层，所述插塞之另一直接物理接触所述位线结构的所述第一导电层。

10.依据权利要求1所述的半导体存储器件，其特征在于，还包括：

层间电介质层，设置在所述衬底上，所述层间电介质层的顶面齐平于所述第二盖层的顶面，并且完全覆盖所述电阻结构。

11.依据权利要求1所述的半导体存储器件，其特征在于，所述第一间隙壁的顶面低于所述第二间隙壁的顶面，所述第一盖层与所述第二盖层包括不同的材质。

12.依据权利要求1所述的半导体存储器件，其特征在于，还包括：

多个插塞，设置在所述衬底上，所述插塞之一直接物理接触所述电阻结构的所述第一半导体层，所述插塞之另一直接物理接触所述位线结构的所述第一导电层。

13.一种半导体存储器件的制作方法，其特征在于包括：

提供衬底，所述衬底包括有源区以及多个绝缘区；

在所述绝缘区上形成电阻结构，所述电阻结构还包括：

第一半导体层；

第一盖层，形成在所述第一半导体层上；以及

第一间隙壁，设置在所述第一半导体层与所述第一盖层的侧壁上；以及

在所述衬底上形成位线结构并横跨所述有源区以及所述绝缘区，所述位线结构还包括：

第二半导体层；

第一导电层，形成在所述第二半导体层上；

第二盖层，形成在所述第一导电层上；

第二间隙壁，形成在所述第二半导体层、所述第一导电层与所述第二盖层的侧壁上；以及

在所述衬底内形成位线触点，并部分伸入所述第二半导体层，其中，所述位线触点与所述第一半导体层包括彼此相同的半导体材质。

14.依据权利要求13所述的半导体存储器件的制作方法，其特征在于，还包括：

在所述衬底上依序形成半导体材料层、导体材料层、以及第一覆盖材料层，同时覆盖所述有源区以及所述绝缘区；

在所述导体材料层形成前，在所述半导体材料层内形成触点开口，部分暴露出所述衬底；

形成所述导体材料层，填满所述触点开口；以及

在形成所述第一半导体层时，一并移除位在所述触点开口外的所述导体材料层，形成所述位线触点。

15.依据权利要求14所述的半导体存储器件的制作方法，其特征在于，还包括：

通过第一掩模层进行图案化制作工艺，图案化所述第一覆盖材料层以及所述导体材料层，形成所述第一盖层以及所述第一半导体层；

移除所述第一掩模层；以及

形成多个插塞，分别电连接所述第一半导体层与所述第一导电层。

16.依据权利要求14所述的半导体存储器件的制作方法，其特征在于，还包括：

在所述触点开口形成时，在所述半导体材料层内一并形成至少一开口，部分暴露出所述绝缘区；

形成所述导体材料层，填满所述开口；以及

在形成所述位线触点时，一并移除位在所述开口外的所述导体材料层，以在所述半导体材料层内形成所述第一半导体层，所述位线触点与所述第一半导体层包括相同的半导体材质。

17.依据权利要求16所述的半导体存储器件的制作方法，其特征在于，还包括：

通过第一掩模层进行图案化制作工艺，图案化所述第一覆盖材料层以及所述半导体材料层，形成所述第一盖层以及第三半导体层，所述第一半导体层镶嵌地设置在所述第三半导体层内；

移除所述第一掩模层；以及

形成多个插塞，分别电连接所述第一半导体层或所述第三半导体层。

18.依据权利要求14所述的半导体存储器件的制作方法，其特征在于，还包括：

在衬底上依序形成导电材料层以及第二覆盖材料层；

在所述衬底上形成第二掩模层；

通过所述第二掩模层进行另一图案化制作工艺，图案化所述第二覆盖材料层与所述导电材料层，形成所述第二盖层与所述第一导电层；以及

移除所述第二掩模层。

19.依据权利要求18所述的半导体存储器件的制作方法，其特征在于，还包括：

在所述衬底上形成多个插塞，所述插塞之一直接物理接触所述电阻结构的所述第一半导体层，所述插塞之另一直接物理接触所述位线结构的所述第一导电层。

20.依据权利要求13所述的半导体存储器件的制作方法，其特征在于，还包括：

在所述衬底上形成层间电介质层，所述层间电介质层的顶面齐平于所述第二盖层的顶面；以及

进行沉积以及回蚀刻制作工艺，在所述衬底上同时形成所述第一间隙壁以及所述第二间隙壁。

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