KR100919712B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

도전막과 도전막을 인접하여 관통하는 콘택 간 절연성이 담보된 반도체 집적 회로 장치 및 그 제조 방법이 제공된다. 반도체 집적 회로 장치는 하부 도전막 패턴, 하부 도전막 패턴 상의 층간 절연막, 층간 절연막 상에 위치하는 상부 도전막 패턴, 상부 도전막 패턴 상의 캡핑 절연막 패턴, 상부 도전막 패턴의 측벽 및 캡핑 절연막 패턴의 측벽에 형성된 스페이서, 층간 절연막을 관통하여 하부 도전막 패턴과 전기적으로 연결되는 콘택으로서, 스페이서를 사이에 두고 상부 도전막 패턴과 이격되어 있는 콘택을 포함하되, 상부 도전막 패턴의 측벽은 캡핑 절연막 패턴의 측벽보다 리세스되어 있고, 리세스된 영역은 스페이서에 의해 매립되어 있다.
콘택, 스페이서, 리세스, 캡핑 절연막 패턴

Description

반도체 집적 회로 장치 및 그 제조 방법{Semiconductor Integrated Circuit Device and Fabrication Method Thereof}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 2는 도 1의 스페이서의 형상을 설명하기 위한 단면도이다.
도 3은 도 1의 A 부분을 확대한 확대도이다.
도 4 내지 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 11 내지 도 19는 본 발명의 다른 몇몇 실시예들에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
10: 반도체 기판 11: 하부 도전막 패턴
30: 층간 절연막 43: 상부 도전막 패턴
45: 캡핑 절연막 패턴 50: 스페이서
65: 콘택
본 발명은 반도체 집적 회로 장치에 관한 것으로, 더욱 상세하게는 층간 절연막을 관통하는 콘택을 구비하는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치는 반도체 기판 상, 또는 반도체 기판 내에 트랜지스터, 저항, 커패시터, 인덕터, 및/또는 배선 등과 같은 다양한 미세 전자 소자들이 집적되어 있는 장치이다. 미세 전자 소자들의 다양한 조합은 DRAM, FLASH, SRAM, PRAM, RRAM 등과 같은 다양한 메모리 소자를 포함하는 다양한 반도체 집적 회로 장치를 구현한다.
반도체 집적 회로 장치의 집적도는 경제적 관점, 공정 효율 측면에서 꾸준히 증가될 것이 요구되고 있다. 하나의 칩 내에 다수의 소자들을 집적하기 위해서는 층간 절연막을 형성하고, 각 소자들을 층간 절연막을 기준으로 서로 다른 층들에 형성한다. 서로 다른 층들간의 전기적인 소통은 층간 절연막을 관통하는 콘택이 담당한다. 그러나, 집적도 향상을 위해 디자인 룰이 감소함에 따라, 설계된 대로 상기와 같은 각종 소자들을 형성하고, 이들을 전기적으로 연결 또는 절연하는 것은 점점 더 어려워지고 있는 추세이다.
본 발명이 이루고자 하는 기술적 과제는 도전막과 도전막을 인접하여 관통하는 콘택 간 절연성이 담보된 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 도전막과 도전막을 인접하여 관통하는 콘택 간 절연성이 담보되어 콘택 형성 마진이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 하부 도전막 패턴, 상기 하부 도전막 패턴 상의 층간 절연막, 상기 층간 절연막 상에 위치하는 상부 도전막 패턴, 상기 상부 도전막 패턴 상의 캡핑 절연막 패턴, 상기 상부 도전막 패턴의 측벽 및 상기 캡핑 절연막 패턴의 측벽에 형성된 스페이서, 상기 층간 절연막을 관통하여 상기 하부 도전막 패턴과 전기적으로 연결되는 콘택으로서, 상기 스페이서를 사이에 두고 상기 상부 도전막 패턴과 이격되어 있는 콘택을 포함하되, 상기 상부 도전막 패턴의 측벽은 상기 캡핑 절연막 패턴의 측벽보다 리세스되어 있고, 상기 리세스된 영역은 상기 스페이서에 의해 매립되어 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상의 셀 트랜지스터, 상기 셀 트랜지스터 상의 층간 절연막, 상기 층간 절연막 상 또는 상기 층간 절연막 내에 위치하고, 스토리지 전극, 커패시터 유전막, 및 플레이트 전극을 포함하는 셀 커패시터로서, 상기 스토리 지 전극이 상기 셀 트랜지스터의 제1 소오스/드레인 영역과 전기적으로 연결되어 있는 셀 커패시터, 상기 셀 커패시터 상의 캡핑 절연막 패턴, 상기 플레이트 전극의 측벽 및 상기 캡핑 절연막 패턴의 측벽에 형성된 스페이서, 상기 층간 절연막을 관통하여 상기 셀 트랜지스터의 제2 소오스/드레인 영역과 전기적으로 연결되는 비트 라인 콘택으로서, 상기 스페이서를 사이에 두고 상기 플레이트 전극과 이격되어 있는 비트 라인 콘택을 포함하되, 상기 플레이트 전극의 측벽은 상기 캡핑 절연막 패턴의 측벽보다 리세스되어 있고, 상기 리세스된 영역은 상기 스페이서에 의해 매립되어 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 하부 도전막 패턴 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상부 도전막을 형성하고, 상기 상부 도전막 상에 캡핑 절연막을 형성하고, 상기 캡핑 절연막 및 상기 상부 도전막을 패터닝하여, 캡핑 절연막 패턴 및 상부 도전막 패턴을 형성하되, 상기 상부 도전막 패턴의 측벽이 상기 캡핑 절연막 패턴의 측벽보다 리세스되도록 형성하고, 상기 상부 도전막 패턴 및 상기 캡핑 절연막 패턴의 측벽에 스페이서를 형성하되, 상기 리세스된 영역이 상기 스페이서에 의해 매립되도록 형성하고, 상기 스페이서를 식각 마스크로 이용하여, 상기 층간 절연막을 관통하며, 상기 하부 도전막 패턴을 노출하는 콘택홀을 형성하고, 상기 스페이서에 자기 정렬되고, 상기 콘택홀을 매립하는 콘택을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도 체 집적 회로 장치의 제조 방법은 반도체 기판 상에 셀 트랜지스터를 형성하고, 상기 셀 트랜지스터 상에 층간 절연막을 형성하고, 상기 층간 절연막 상 또는 상기 층간 절연막 내에 상기 셀 트랜지스터의 제1 소오스/드레인 영역과 전기적으로 연결된 스토리지 전극을 형성하고, 상기 결과물의 전면에 커패시터 유전막, 플레이트 전극용 도전막, 및 캡핑 절연막을 형성하고, 상기 캡핑 절연막 및 상기 상부 도전막을 패터닝하여, 캡핑 절연막 패턴 및 플레이트 전극을 형성하되, 상기 플레이트 전극의 측벽이 상기 캡핑 절연막 패턴의 측벽보다 리세스되도록 형성하고, 상기 플레이트 전극 및 상기 캡핑 절연막 패턴의 측벽에 스페이서를 형성하되, 상기 리세스된 영역이 상기 스페이서에 의해 매립되도록 형성하고, 상기 스페이서를 식각 마스크로 이용하여, 상기 층간 절연막을 관통하며, 상기 셀 트랜지스터의 제2 소오스/드레인 영역과 오버랩되는 비트 라인 콘택홀을 형성하고, 상기 스페이서에 자기 정렬되고, 상기 비트 라인 콘택홀을 매립하는 비트 라인 콘택으로서, 상기 셀 트랜지스터의 제2 소오스/드레인 영역과 전기적으로 연결된 비트 라인 콘택을 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되거나 과장되어 도시된 것일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치는 층간 절연막, 층 간 절연막 상에 형성된 도전막 패턴, 및 도전막 패턴의 측벽 주변에서 층간 절연막을 관통하는 콘택을 포함한다. 도전막 패턴의 측벽과 콘택 사이에는 스페이서가 형성되어 있다. 따라서, 도전막 패턴과 콘택은 적어도 스페이서가 점유하는 공간만큼 서로 공간적으로 이격된다. 스페이서가 절연 물질로 이루어지면, 도전막 패턴과 콘택 간 전기적 절연성이 확보될 수 있다. 스페이서의 형상이나 폭은 도전막 패턴과 콘택 사이의 절연 거리를 제어한다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 예시적인 실시예들을 더욱 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다. 도 2는 도 1의 스페이서의 형상을 설명하기 위한 단면도이다. 도 3은 도 1의 A 부분을 확대한 확대도로서, 상부 도전막 패턴과 콘택이 인접하는 영역에서 서로 절연되어 있음을 설명하기 위한 도면이다.
본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치는 하부 도전막 패턴(11), 하부 도전막 패턴(11) 상의 층간 절연막(30), 층간 절연막(30) 상의 상부 도전막 패턴(43), 상부 도전막 패턴(43) 상의 캡핑 절연막 패턴(45), 상부 도전막 패턴(43)과 캡핑 절연막 패턴(45)의 측벽에 형성된 스페이서(50), 및 층간 절연막(30)을 관통하며 하부 도전막 패턴(11)과 전기적으로 연결된 콘택(65)을 포함한다.
하부 도전막 패턴(11)은 반도체 기판(10) 상 또는 반도체 기판(10) 내에 형성된다. 여기서, 하부 도전막 패턴(11)이 반도체 기판(10) 상에 형성된다 함은 하부 도전막 패턴(11)이 반도체 기판(10)의 바로 위에 형성된 경우 뿐만 아니라, 반 도체 기판(10)과 하부 도전막 패턴(11) 사이에 절연막이나 기타 다른 구조물들이 개재된 것을 포함한다. 또, 반도체 기판(10) 내에 형성된다 함은 예를 들어, 불순물 이온의 주입으로 반도체 기판(10) 내에 형성되거나, 반도체 기판(10)의 일부를 제거한 후 하부 도전막 패턴(11)이 그에 매립된 것을 포함한다.
하부 도전막 패턴(11)은 예를 들어, 반도체 기판(10) 상에 형성된 전극, 워드 라인, 비트 라인, 연결 배선, 콘택, 콘택 플러그 등일 수 있다. 또한, 하부 도전막 패턴(11)은 반도체 기판(10) 내에 형성된 소오스/드레인 영역 등과 같은 활성 영역일 수 있다.
하부 도전막 패턴(11) 상에는 층간 절연막(30)이 형성된다.
층간 절연막(30) 상에는 상부 도전막 패턴(43)이 형성되어 있다. 상부 도전막 패턴(43)으로는 상술한 하부 도전막 패턴(11)에서와 같이 전극, 워드 라인, 비트 라인, 연결 배선, 콘택, 콘택 플러그 등이 예시될 수 있다. 나아가, 반도체 기판이 적층되어 이루어지는 스택형 반도체 집적 회로 장치에 적용될 경우, 상부 도전막 패턴(43)은 상층에 형성된 활성 영역으로 적용될 수 있다.
상부 도전막 패턴(43) 상에는 캡핑 절연막 패턴(45)이 형성되어 있다. 캡핑 절연막 패턴(45)은 후술하는 스페이서(50)와 함께, 상부 도전막 패턴(43)과 콘택(65) 간의 전기적인 접촉을 차단하는 역할을 한다.
상부 도전막 패턴(43) 및 캡핑 절연막 패턴(45)은 각각 하부 도전막 패턴(11)의 적어도 일부와 오버랩되지 않도록 패터닝되어 있다. 패터닝에 의해 형성된 상부 도전막 패턴(43)의 측벽 및 캡핑 절연막 패턴(45)의 측벽에는 스페이 서(50)가 형성되어 있다. 스페이서(50)는 하부 도전막 패턴(11)의 적어도 일부와 오버랩되지 않도록 형성되어 콘택(65)이 위치할 수 있는 공간을 정의한다. 스페이서(50)는 예를 들어, 절연 물질로 이루어진다.
콘택(65)은 층간 절연막(30)을 관통하여 하부 도전막 패턴(11)과 접촉하며, 층간 절연막(30)의 위쪽으로 연장되어 스페이서(50)에 의해 정의된 공간을 점유한다. 따라서, 콘택(65)은 스페이서(50)를 사이에 두고 상부 도전막 패턴(43)과 이격되어 있다. 본 발명의 몇몇 실시예에서, 콘택(65)은 스페이서(50)의 상부로 더욱 연장될 수 있으며, 상단이 다른 도전막과 연결될 수 있다.
한편, 도면의 도시예에서는 콘택(65)이 캡핑 절연막 패턴(45)의 상부에까지 형성되어 있지만, 이와는 달리 캡핑 절연막 패턴(45)의 상부에는 형성되지 않을 수도 있다. 즉, 콘택(65)은 캡핑 절연막 패턴(45)과 오버랩되지 않을 수도 있다. 이 경우, 콘택(65)은 스페이서(50)의 전부와 접하지 않고, 스페이서(50)의 일부, 예컨대 스페이서(50)의 하부에만 접할 수 있을 것이다. 이때, 콘택(65)의 최대 폭은 스페이서(50) 상단 간의 이격 거리보다 작거나 같을 수 있다.
스페이서(50)의 일측벽(51)은 콘택(65)과 접하며, 콘택(65)은 스페이서 일측벽(51)에 자기 정렬될 수 있다. 스페이서 일측벽(51)에의 자기 정렬은 스페이서 일측벽(51) 전부 뿐만 아니라, 일부에 대한 자기 정렬을 포함한다. 예를 들어, 콘택(65)은 최소한 스페이서 일측벽(51)의 하단에 자기 정렬될 수 있다.
콘택(65)이 스페이서(50)의 일측벽(51)에 자기 정렬된다는 의미는 콘택(65) 형성 과정에서 일부 미스얼라인이 발생되더라도, 콘택(65)이 실제 층간 절연막(30) 을 관통하는 위치는 스페이서(50)에 의해, 더욱 엄밀하게는 스페이서(50)의 하단(51b)이 층간 절연막(30)을 노출하는 영역에 의해 미리 확정될 수 있음을 내포한다. 따라서, 상부 도전막 패턴(43)이 밀집되어 있어, 콘택(65)을 형성할 수 있는 영역이 좁은 경우에도, 정확한 위치에 콘택(65)을 형성할 수 있다. 즉, 콘택(65) 형성을 위한 충분한 공정 마진(예컨대, 포토 마스크의 얼라인 마진)이 확보될 수 있다.
스페이서의 일측벽(51)이 수직선(예컨대, 캡핑 절연막 패턴(45)의 측벽)을 기준으로 콘택(65) 측으로 돌출된 정도는 도 2에 도시된 바와 같이, 상단(51a)으로부터 하단(51b)으로 갈수록 같거나 더 크므로, 상기 관점으로부터 콘택(65)의 층간 절연막(30)을 관통하는 구간(65_1)에서의 직경은 스페이서(50)에 의해 정의된 공간에 위치하는 구간(65_2)에서의 직경보다 같거나 작을 수 있다. 콘택(65)의 층간 절연막(30)을 관통하는 구간(65_1)에서의 직경은 예컨대, 약 1000Å 이하일 수 있지만, 그에 제한되는 것은 아니다.
한편, 상부 도전막 패턴(43)의 측벽은 캡핑 절연막 패턴(45)의 측벽보다 리세스되어 있다. 바꾸어 말하면 캡핑 절연막 패턴(45)의 측벽은 상부 도전막 패턴(43)의 측벽보다 돌출되어 있다. 상기 리세스된 영역(R)은 스페이서(50)에 의해 매립(충진)되어 있다. 따라서, 도 2로부터도 확인할 수 있듯이, 상부 도전막 패턴(43)의 측벽과 접하는 스페이서 타측벽(52)의 제1 영역(52a)은 캡핑 절연막 패턴(45)의 측벽과 접하는 스페이서 타측벽(52)의 제2 영역(52b)보다 w2의 간격만큼 돌출된다.
본 명세서에서, 리세스된 영역(R)이 스페이서에 의해 매립되어 있다고 하는 것은, 리세스된 영역을 스페이서가 완전히 매립하여 리세스된 모든 영역을 스페이서가 점유하는 경우 뿐만 아니라, 리세스된 일부 영역만을 매립하는 경우를 포함한다. 비록 본 명세서에서 개시되는 몇몇 실시예들에서는 편의상 스페이서가 리세스된 모든 영역을 완전히 점유하는 경우를 예시하지만, 본 발명이 리세스된 영역을 일부 매립하는 경우를 배제하는 취지는 아닌 것으로 이해되어야 한다. 리세스된 일부 영역에 따른 차이점은 본 명세서에 별도의 언급이 없다고 하더라도, 리세스된 영역을 완전히 매립하는 경우를 개시하는 실시예들로부터 용이하게 이해할 수 있을 것이다.
도 3을 참조하면, 콘택(65)과 인접하는 상부 도전막 패턴(43)의 제1 방향(D1)으로는 스페이서(50)가, 제2 방향(D2)으로는 캡핑 절연막 패턴(45)이, 제3 방향(D3)으로는 층간 절연막(30)이 각각 개재하며, 이들에 의해 콘택(65)과 상부 도전막 패턴(43)이 서로 이격 및 절연된다.
구체적으로, 2 이상의 도전체 간 절연성은 그 사이에 개재되는 절연막의 두께에 좌우된다. 예를 들어, 도 3에서 제1 방향(D1)으로의 절연성은 스페이서(50)의 개재에 따른 콘택(65)과 상부 도전막 패턴(43) 측벽간의 거리, 즉 스페이서(50)의 폭(w1+w2)에 좌우된다. 여기서, 상술한 바와 같이 상부 도전막 패턴(43)의 측벽은 캡핑 절연막 패턴(45)의 측벽보다 리세스되어 있으므로, 상부 도전막 패턴(43)과 콘택(65)간의 거리(w1+w2)는 상부 도전막 패턴(43)의 측벽이 캡핑 절연막 패턴(45)의 측벽에 얼라인되어 있는 경우(w1)에 비하여 상기 리세스된 거리(w2)만큼 증가하 게 된다. 상기 리세스 영역(R)은 예컨대 절연 물질로 이루어진 스페이서(50)로 채워지므로, 결국 상부 도전막 패턴(43)과 콘택(65) 사이의 절연막 두께가 스페이서 타측벽의 제2 영역(52a)이 제1 영역(52b)보다 돌출된 거리(w1)만큼 실질적으로 증가하는 셈이 된다. 따라서, 상부 도전막 패턴(43)과 콘택(65)간 제1 방향(D1)으로의 전기적 절연성이 충분히 확보되며, 그에 대한 신뢰성이 증가한다.
콘택(65)과 상부 도전막 패턴(43) 간 제2 방향(D2)으로의 절연은 캡핑 절연막 패턴(45)이 담당한다. 캡핑 절연막 패턴(45)의 개재로 인하여, 콘택(65)이 상부 도전막 패턴(43)의 상부에까지 확장되어 오버랩되더라도, 전기적 접촉이 방지된다.
충분하고 신뢰성 있는 절연을 위하여 캡핑 절연막 패턴(45)은 약 400Å 내지 약 1000Å의 두께를 가질 수 있다. 상기 두께 범위는 제조 공정 단계에서 안정적인 상부 도전막 패턴(43)의 리세스를 구현하는데 유효할 뿐만 아니라, 캡핑 절연막 패턴(45) 형성을 위한 과도한 식각 부담을 방지하고, 상부 도전막 패턴(43)의 리세스 정도를 용이하게 제어하는 데 효과적인 범위이다. 그러나, 본 발명의 다양한 실시예에 따른 캡핑 절연막 패턴(45)의 두께가 상기 범위에 제한되지 않음은 물론이다.
콘택(65)과 상부 도전막 패턴(43) 간 제3 방향(D3)으로의 절연은 층간 절연막(30)에 의해 이루어진다. 도 3에서도 확인될 수 있듯이, 제3 방향(D3)으로의 거리는 제1 방향(D1)으로의 거리보다 길다. 따라서, 상술한 것처럼 제1 방향(D1)으로의 거리가 신뢰성 있는 전기적 절연성을 구축하는 거리라고 하면, 제3 방향(D3)으로의 거리는 충분히 신뢰성 있는 절연 거리임을 이해할 수 있을 것이다.
이상으로부터, 콘택(65)과 상부 도전막 패턴(43)은 폭이 상대적으로 증가한 스페이서(50), 캡핑 절연막 패턴(45), 및 층간 절연막(30)에 의해 서로 안정적이고 효과적으로 이격 및 절연되므로, 콘택(65)이 인접하는 상부 도전막 패턴(43) 사이를 관통하더라도 상부 도전막 패턴(43)과 콘택(65) 간 절연성이 담보될 수 있음을 이해할 수 있을 것이다.
도 4 내지 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 공정 단계별 단면도들로서, 도 1의 반도체 집적 회로 장치를 제조하는 데에 유용하게 적용되는 예시적인 공정 단계들을 도시한다.
도 4를 참조하면, 반도체 기판(10) 상 또는 반도체 기판(10) 내에 하부 도전막 패턴(11)을 형성한다.
이어서, 하부 도전막 패턴(11) 상에 층간 절연막(30)을 형성한다. 층간 절연막(30)은 예컨대, 실리콘 산화막으로 형성한다.
다음, 층간 절연막(30) 상에 상부 도전막(43a) 및 캡핑 절연막(45a)을 순차적으로 형성한다. 이때, 상부 도전막(43a) 및 캡핑 절연막(45a)은 예컨대, 약 400Å 내지 1000Å의 두께로 형성한다.
도 5를 참조하면, 캡핑 절연막(45a) 상에 하부 도전막 패턴(11)과 오버랩된 영역의 적어도 일부를 노출하는 제1 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 캡핑 절연막(45a) 및 상부 도전막(43a)을 식각하여 캡핑 절연막 패턴(45) 및 예비 상부 도전막 패턴(43b)을 형성한다. 상기 식각은 예컨대 이방성 식각으로 진행될 수 있다. 이방성 식각의 결과, 식각된 예비 상부 도전막 패턴(43b)의 측벽은 캡핑 절연막 패턴(45)의 측벽에 얼라인된다.
도 6을 참조하면, 예비 상부 도전막 패턴(43b)을 캡핑 절연막 패턴(45)보다 리세스시켜 상부 도전막 패턴(43)을 형성한다. 예비 상부 도전막 패턴(43b)의 리세스는 예컨대, 캡핑 절연막 패턴(45)보다 예비 상부 도전막 패턴(43b)에 대한 식각률이 높은 식각 에천트를 이용한 등방성 식각으로 진행될 수 있다. 예를 들어, 예비 상부 도전막 패턴(43b)이 TiN으로 이루어지고, 캡핑 절연막 패턴(45)이 실리콘 산질화막으로 이루어진 경우, 적용될 수 있는 상기 등방성 식각의 예로는 황산(H2SO4) 및 과수(H2O2)를 포함하는 식각 에천트를 이용한 습식 식각을 들 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서는 도 5의 단계시 이방성 식각이 아닌 등방성 식각을 적용할 수 있다. 나아가, 본 발명의 또 다른 몇몇 실시예에 따르면, 도 5의 단계를 생략하고, 도 6에 예시되어 있는 등방성 식각만으로 리세스된 상부 도전막 패턴(43)을 형성할 수도 있다.
계속해서 도 7을 참조하면, 도 6의 결과물의 전면에 스페이서용 절연막(50a)을 적층한다. 이때, 스페이서용 절연막(50a)이 상부 도전막 패턴(43)의 리세스된 영역(R)까지 매립하도록 형성한다. 적층되는 스페이서용 절연막(50a)의 두께는 예컨대, 약 300Å 내지 800Å일 수 있다.
도 8을 참조하면, 스페이서용 절연막(50a)을 에치백하여 상부 도전막 패턴(43)의 측벽 및 캡핑 절연막 패턴(45)의 측벽에 스페이서(50)를 형성한다.
도 9를 참조하면, 스페이서(50)를 식각 마스크로 이용하여 층간 절연막(30)을 식각하여 하부 도전막 패턴(11)을 노출하는 콘택홀(65h)을 형성한다. 따라서, 형성된 콘택홀(65h)은 스페이서(50)의 하단에 정렬된다. 상기 식각 전에 캡핑 절연막 패턴(45) 상에 도 9의 점선으로 도시된 바와 같은 제2 마스크 패턴(70)이 형성될 수 있으며, 제2 마스크 패턴(70)은 스페이서(50)와 함께 식각 마스크로 이용될 수 있다.
본 단계의 상기 식각은 예를 들어, CHF3와 CF4를 포함하는 식각 에천트를 이용한 건식 식각으로 진행된다. 층간 절연막(30)의 식각에 스페이서(50)가 식각 마스크로 이용되므로, 스페이서(50)를 이루는 물질은 층간 절연막(30)을 이루는 물질보다 CHF3와 CF4를 포함하는 상기 식각 에천트에 대한 식각률이 낮은 물질이 적용된다. 나아가, 상기 식각시 상부 도전막 패턴(43)의 일부를 노출시키기 위하여 캡핑 절연막 패턴(45)도 함께 식각하고자 하는 경우 스페이서(50)를 이루는 물질은 캡핑 절연막 패턴(45)을 이루는 물질보다 상기 식각 에천트에 대한 식각률이 낮은 물질이 적용된다. 한편, 이 경우에도 캡핑 절연막 패턴(45)의 두께는 층간 절연막(30)의 두께보다 작으므로, 캡핑 절연막 패턴(45)을 이루는 물질은 층간 절연막(30)을 이루는 물질보다 상기 식각 에천트에 대한 식각률이 높은 물질이 적용되는 것이 바람직하다. 상기한 조건들을 만족하는 일예로서, 층간 절연막(30)은 실리콘 산화물(SiO2)을 포함하여 이루어지고, 스페이서(50)는 실리콘 질화물(SiN)을 포함하여 이루어지고, 캡핑 절연막 패턴(45)은 실리콘 산질화물(SiON)을 포함하여 이루어질 수 있다.
이어서, 스페이서(50)에 자기 정렬되고, 콘택홀(65h)을 매립하는 콘택(65)을 형성함으로써, 도 1에 도시된 바와 같은 반도체 집적 회로 장치를 완성한다. 콘 택(65)으로는 도전성을 가지며 매립 특성이 좋은 물질이 적용될 수 있다. 예컨대, 폴리 실리콘, 텅스텐 등이 예시될 수 있지만, 그에 제한되지 않음은 물론이다.
이상에서는 본 발명의 실시예로서 개략적인 도전막의 콘택 및 절연 구조를 갖는 반도체 집적 회로 장치 및 그에 대한 제조 방법에 대해 설명하였지만, 상술한 본 발명의 기술적 사상은 더욱 복잡한 구조의 반도체 집적 회로 장치 및 그 제조 방법에도 적용될 수 있다. 그 중 하나의 예로서, DRAM 셀을 포함하는 반도체 집적 회로 장치를 예시한다. 그러나, 이는 단지 구체적인 적용예를 설명하기 위한 것에 불과하며, 본 발명의 범위가 그에 제한되지 않음은 물론이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 10을 참조하면, 반도체 기판(100)은 소자 분리 영역(106)에 의해 활성 영역이 정의되어 있고, 활성 영역에는 셀 트랜지스터(115)가 형성되어 있다. 셀 트랜지스터(115)는 게이트(110), 셀 커패시터(140)와 전기적으로 연결된 제1 소오스/드레인 영역(102a) 및 비트 라인(175)과 전기적으로 연결된 제2 소오스/드레인 영역(102b)을 포함한다. 도 10에서는 각각 별개의 셀 커패시터(140)에 연결된 2개의 셀 트랜지스터(115)가 하나의 비트 라인(175)에 공통으로 연결되어 있는 구조를 예시하고 있다.
게이트(110)는 반도체 기판(100) 상에 형성되고, 폴리실리콘, 금속막, 금속 실리사이드막 등과 같은 도전막으로 이루어진다. 게이트(110)와 반도체 기판(100) 사이에는 게이트 절연막(미도시)이 개재된다. 게이트(110)의 측벽에는 게이트 스페 이서(114)가 구비된다. 게이트(110)의 상부에는 하드 마스크(112)가 형성될 수 있다.
제1 및 제2 소오스/드레인 영역(102a, 102b)은 반도체 기판(100) 내에 불순물 이온이 주입된 영역일 수 있다. 반도체 기판(100)으로서 P형 기판을 적용할 경우, 주입되는 불순물은 N형 불순물이 된다.
셀 트랜지스터(115)는 하부 층간 절연막(120)에 의해 덮여 있다. 하부 층간 절연막(120)은 예컨대 실리콘 산화물을 포함하여 이루어진다. 하부 층간 절연막(120)에는 하부 층간 절연막(120)을 관통하며 제1 소오스/드레인 영역(102a)과 전기적으로 연결되는 커패시터용 하부 콘택(125a) 및 하부 층간 절연막(120)을 관통하며 제2 소오스/드레인 영역(102b)과 전기적으로 연결된 비트 라인용 하부 콘택(125b)이 구비된다. 본 발명의 몇몇 다른 실시예에 의하면, 하부 층간 절연막(120), 커패시터용 하부 콘택(125a), 및 비트 라인용 하부 콘택(125b)은 생략될 수도 있다.
하부 층간 절연막(120) 상에는 층간 절연막(130)이 형성되어 있다. 층간 절연막(130)은 커패시터용 하부 콘택(125a)이 위치하는 영역 부근에서 하부 층간 절연막(120)을 노출하는 개구부를 정의한다. 개구부에는 스토리지 전극(141), 커패시터 유전막(142), 및 플레이트 전극(143)이 순차적으로 적층되어 이루어지는 셀 커패시터(140)가 위치한다. 이때, 스토리지 전극(141)은 이웃하는 셀간 분리를 위하여 개구부 내에 완전히 포함되도록 형성될 수 있다. 스토리지 전극(141)은 커패시터용 하부 콘택(125a)과 접촉하며, 커패시터용 하부 콘택(125a)을 매개로 하여 제1 소오스/드레인 영역(102a)과 전기적으로 연결된다.
커패시터 유전막(142) 및 플레이트 전극(143)은 개구부로부터 층간 절연막(130)의 상면 측으로 연장되도록 형성될 수 있다. 나아가, 플레이트 전극(143)은 모든 셀에서 동일한 전압이 인가되고, 셀 커패시터(140)의 셀간 노드 분리는 이미 스토리지 전극(141)의 분리에 의해 구현되어 있으므로, 플레이트 전극(143) 및 커패시터 유전막(142)은 셀간 구분없이 일체형으로 형성될 수 있다. 따라서, 플레이트 전극(143) 및 커패시터 유전막(142)은 층간 절연막(130)에 의해 정의된 개구부 내 뿐만 아니라, 층간 절연막(130)의 상면 전체를 덮도록 형성될 수 있다. 다만, 이 경우에도, 비트 라인 콘택(165)이 관통하는 영역 부근에서는 플레이트 전극(143)과 커패시터 유전막(142)은 패터닝되어 제거되어 있다.
플레이트 전극(143) 상에는 캡핑 절연막 패턴(145)이 형성된다. 캡핑 절연막 패턴(145)은 플레이트 전극(143)과 유사하게, 층간 절연막(130)에 의해 정의된 개구부 내 뿐만 아니라, 층간 절연막(130)의 상면 전체를 덮도록 형성된다. 다만, 도 1에서도 설명하였듯이, 비트 라인 콘택(165)과 인접하는 영역에서 패터닝된 플레이트 전극(143)의 측벽은 캡핑 절연막 패턴(145)의 측벽보다 리세스되어 있다. 바꾸어 말하면, 캡핑 절연막 패턴(145)의 측벽은 플레이트 전극(143)의 측벽보다 비트 라인 콘택(165) 측으로 돌출되어 있다.
여기서, 커패시터 유전막(142)의 측벽도 캡핑 절연막 패턴(145)의 측벽으로부터 리세스될 수 있지만, 리세스 정도는 플레이트 전극(143)의 경우보다 작을 수 있다. 나아가, 커패시터 유전막(142)의 측벽은 리세스되지 않고, 실질적으로 캡핑 절연막 패턴(145)의 측벽과 얼라인될 수도 있다. 그러나, 커패시터 유전막(142)의 형상, 리세스 정도는 다양하게 변형 가능함은 물론이다. 예를 들어, 커패시터 유전막(142)은 스토리지 전극(141)처럼 개구부 내에만 형성될 수도 있다. 다른 예로, 커패시터 유전막(142)은 스페이서(130)의 일측벽까지 연장되어 비트 라인 콘택(165)과 접할 수도 있는데, 이 경우에는 스페이서(130)가 커패시터 유전막(142) 상에 형성된다.
플레이트 전극(143) 측벽과 캡핑 절연막 패턴(145)의 측벽에는 스페이서(150)가 형성되어 있다. 스페이서(150)는 도 1에서 설명한 스페이서(50)과 실질적으로 동일하다. 따라서, 스페이서(150)의 일측벽은 비트 라인 콘택(165) 측으로 돌출되어 비트 라인 콘택(165)이 자기 정렬될 수 있는 공간을 제공한다. 또한, 스페이서(150)는 캡핑 절연막 패턴(145)의 측벽으로부터 플레이트 전극(143)이 리세스되어 있는 영역을 매립한다. 따라서, 스페이서(150)의 타측벽은 플레이트 전극(143) 측벽과 접하는 제1 영역 및 캡핑 절연막 패턴(145) 측벽과 접하는 제2 영역을 포함할 수 있다.
캡핑 절연막 패턴(145) 상에는 상부 층간 절연막(160)이 형성되어 있다. 상부 층간 절연막(160) 상에는 비트 라인(175)이 위치한다.
비트 라인 콘택(165)은 상부 층간 절연막(160) 및 층간 절연막(130)을 관통하며, 상단이 비트 라인(175)과 접하고, 하단이 비트 라인용 하부 콘택(125b)과 접한다. 따라서, 비트 라인 콘택(165)은 비트 라인용 하부 콘택(125b)을 매개하여 제2 소오스/드레인 영역(102b)과 전기적으로 연결된다.
비트 라인 콘택(165)은 스페이서(150)의 일측벽에 자기 정렬되어 형성될 수 있다. 즉, 비트 라인 콘택(165) 중 층간 절연막(130)을 관통하는 구간(165_1)은 스페이서(150)의 하단이 층간 절연막(130)을 노출하는 영역에 의해 한정된다. 따라서, 비트 라인 콘택(165)의 층간 절연막(130)을 관통하는 구간(165_1)에서의 직경은 상부 층간 절연막(160)을 관통하는 구간(165_2)에서의 직경과는 별도로, 스페이서(150) 하단에 의해 노출된 층간 절연막(130)의 폭(또는 직경)에 의해 결정될 수 있다.
예를 들어, 비트 라인 콘택(165)의 상부 층간 절연막(160)을 관통하는 구간(165_2)의 직경이 1000Å 이상이라 하더라도, 스페이서(150)의 하단에 의해 노출된 층간 절연막(130)의 폭(직경)이 1000Å 이하라면, 비트 라인 콘택(165)의 층간 절연막(130)을 관통하는 구간(165_1)에서의 직경도 1000Å 이하가 될 것이다. 이것은 비트 라인 콘택홀을 형성할 때에 상대적으로 넓은 노출 영역을 갖는 마스크 패턴을 이용하더라도, 나아가, 마스크 패턴에 일부 미스 얼라인이 발생하더라도, 층간 절연막(130)을 관통하는 구간은 그 위치 및 직경이 신뢰성있게 제어될 수 있음을 의미한다.
한편, 상부 층간 절연막(160) 상에는 셀 커패시터(140)의 플레이트 전극(143)에 공통 전압을 제공하기 위한 금속 배선(177)이 위치할 수 있다. 이 경우, 상부 층간 절연막(160) 및 캡핑 절연막 패턴(145)에는 이들을 관통하여 금속 배선(177)과 플레이트 전극(143)을 전기적으로 연결하는 커패시터용 상부 콘택(167)이 구비될 수 있다. 상술한 바와 같이, 플레이트 전극(143)은 모든 셀에 동일한 전 압이 인가되기 때문에, 커패시터용 상부 콘택(167)은 각 셀마다 구비될 필요는 없을 것이다.
한편, 도면에서는 비트 라인(175)과 금속 배선(177)이 동일한 층에 형성되어 있는 경우를 도시하였지만, 이는 예시에 불과하다. 즉, 비트 라인(175)과 금속 배선(177)은 또 다른 층간 절연막(미도시)을 개재하여 서로 다른 층에 형성될 수도 있다.
도 11 내지 도 19는 본 발명의 다른 몇몇 실시예들에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 공정 단계별 단면도들로서, 도 10의 반도체 집적 회로 장치를 제조하는 데에 유용하게 적용되는 예시적인 공정 단계들을 도시한다.
도 11을 참조하면, 반도체 기판(100) 내에 소자 분리 영역(106)을 형성하여 활성 영역을 정의한다. 소자 분리 영역(106)은 예컨대, STI(Shallow Trench Isolation) 공정 또는 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성한다. 이어서, 반도체 기판(100) 상에 열산화 공정 등을 이용하여 게이트 절연막(미도시)을 형성한다. 다음, 게이트 절연막 상에 게이트(110)를 형성한다. 게이트(110)의 형성 공정은 예컨대, 게이트(110) 상부에 형성된 하드 마스크(112)를 식각 마스크로 이용한 패터닝 공정을 포함할 수 있다. 게이트(110) 형성 후, 게이트(110)의 측벽에 게이트 스페이서(114)를 형성한다. 이어서, 반도체 기판(100) 내에 불순물 이온을 주입하여 제1 소오스/드레인 영역(102a) 및 제2 소오스/드레인 영역(102b)을 형성한다. 그 결과 반도체 기판(100) 상에 셀 트랜지스터(115)가 형성된다.
도 12를 참조하면, 셀 트랜지스터(115)를 덮는 하부 층간 절연막(120)을 형성한다. 하부 층간 절연막(120)은 예컨대, 실리콘 산화막으로 형성된다.
이어서, 하부 층간 절연막(120)을 식각하여 제1 소오스/드레인 영역(102a)을 노출하는 커패시터용 하부 콘택홀(125a_h) 및 제2 소오스/드레인 영역(102b)을 노출하는 비트 라인용 하부 콘택홀(125b_h)을 형성한다. 다음, 커패시터용 하부 콘택홀(125a_h) 및 비트 라인용 하부 콘택홀(125b_h)을 폴리실리콘 등과 같은 도전막으로 매립하여 커패시터용 하부 콘택(125a) 및 비트 라인용 하부 콘택(125b)을 완성한다.
도 13을 참조하면, 하부 층간 절연막(120) 상에 층간 절연막(130)을 형성한다. 층간 절연막(130)은 하부 층간 절연막(120)과 마찬가지로 실리콘 산화막으로 형성될 수 있다. 층간 절연막(130)의 두께는 후속하는 셀 커패시터의 높이와 관계되며, 따라서, 설계된 셀 커패시터의 높이에 따라 그 두께가 결정된다.
이어서, 층간 절연막(130)을 패터닝하여 셀 커패시터가 형성되는 개구부(OA)를 정의한다. 이때, 개구부(OA)는 적어도 커패시터용 하부 콘택(125a)의 상단을 노출하도록 형성한다.
도 14를 참조하면, 개구부(OA) 내에 스토리지 전극(141)을 형성한다.
구체적으로, 도 13의 결과물의 전면에 스토리지 전극용 도전막(미도시)을 형성한다. 스토리지 전극용 도전막은 예컨대, Ti, Ta, W 등의 내열성 금속, TiN, TiSiN, TiAlN, TaN, TaSiN, TaAlN, WN 등의 내열성 금속 화합물로 형성된다.
이어서, 개구부(OA)를 제외한 층간 절연막(130) 상면에 위치하는 스토리지 전극용 도전막을 제거하여 각 셀별로 노드를 분리한다. 노드 분리는 예컨대, CMP(Chemical Mechanical Polishing) 또는 에치백 공정을 이용하여 진행된다. 노드 분리 결과, 개구부(OA) 내에 스토리지 전극(141)이 완성된다.
도 15를 참조하면, 도 14의 결과물의 전면에 커패시터 유전막(142a), 플레이트 전극용 도전막(143a), 및 캡핑 절연막(145a)을 적층한다.
커패시터 유전막(142a)은 예컨대, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율의 금속 산화막의 단일막이나 이들의 적층막으로 이루어질 수 있다. 고유전율 금속 산화막의 예는 TiO2막, Ta2O5막, Al2O3막, BaTiO3막, SrTiO3막, Bi4Ti3O12막, PbTiO3막, (Ba, Sr)TiO3막, (Pb, La)(Zr, Ti)O3막, SrBi2Ta2O9막 등을 들 수 있으나, 이에 제한되지 않는다.
플레이트 전극용 도전막(143a)으로는 금속막, 금속 산화막, 또는 금속 질화막의 단일막 또는 이들의 적층막이 적용될 수 있다. 예를 들면, Ti, Ta, W, Pt, Ir, Ru, Rh, Os, Pd, RuO2, IrO2, (Ca, Sr)RuO3, LaSrCoO3, TiN, TiSiN, TiAlN, TaN, TaSiN, TaAlN, WN 또는 이들의 조합을 포함하는 물질로 이루어질 수 있다. 그러나, 이에 제한되지 않음은 물론이다. 이러한 플레이트 전극용 도전막(143a)은 예컨대, MOCVD(Metal Organic Chemical Vapor Deposition), PVD(Physical Vapor Deposition), CVD(Chemicla Vapor Deposition), PECVD(Plasma Enhanced CVD), ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced ALD) 등의 방법을 이용하여 약 400Å 내지 1000Å의 두께로 형성될 수 있다.
캡핑 절연막(145a)은 도 4 내지 도 9를 참조하여 설명한 것처럼 예컨대, 실 리콘 산질화막으로 형성될 수 있다. 캡핑 절연막(145a)의 적층 두께는 약 400Å 내지 1000Å일 수 있다.
도 16을 참조하면, 캡핑 절연막(145a) 상에 비트 라인용 하부 콘택(125b)과 오버랩된 영역의 적어도 일부를 노출하는 제3 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 캡핑 절연막(145a), 및 플레이트 전극용 도전막(143a)을 식각하여 캡핑 절연막 패턴(145) 및 예비 플레이트 전극(143b)을 형성한다. 상기 식각은 예컨대 이방성 식각으로 진행될 수 있다. 이방성 식각의 결과, 식각된 예비 플레이트 전극(143b)의 측벽은 캡핑 절연막 패턴(145)의 측벽에 얼라인된다. 이때, 커패시터 유전막(142a)의 식각도 함께 진행할 수 있으며, 그 결과 커패시터 유전막(142)의 측벽도 캡핑 절연막 패턴(145)의 측벽에 얼라인될 수 있다. 다만, 본 발명의 몇몇 다른 실시예에 따르면, 커패시터 유전막은 본 단계에서 식각되지 않고, 잔류될 수도 있다.
도 17을 참조하면, 예비 플레이트 전극(143b)을 캡핑 절연막 패턴(145)보다 리세스시켜 플레이트 전극(143)을 형성한다. 예비 플레이트 전극(143b)의 리세스는 예컨대, 캡핑 절연막 패턴(145)보다 예비 플레이트 전극(143b)에 대한 식각률이 높은 식각 에천트를 이용한 등방성 식각으로 진행될 수 있다. 예비 플레이트 전극(143b)이 TiN으로 이루어지고, 캡핑 절연막 패턴(145)이 실리콘 산질화막으로 이루어진 경우, 적용될 수 있는 상기 등방성 식각의 예는 황산(H2SO4) 및 과수(H2O2)를 포함하는 식각 에천트를 이용한 습식 식각을 포함한다.
한편, 본 발명의 다른 몇몇 실시예에서는 도 16의 단계시 이방성 식각이 아 닌 등방성 식각을 적용할 수 있다. 나아가, 본 발명의 또 다른 몇몇 실시예에 따르면, 도 16의 단계를 생략하고, 도 17에 예시되어 있는 등방성 식각만으로 리세스된 플레이트 전극(143)을 형성할 수도 있다.
도 18을 참조하면, 플레이트 전극(143) 및 캡핑 절연막 패턴(145)의 측벽에 스페이서(150)를 형성한다. 스페이서의 형성 방법은 도 7 및 도 8을 참조하여 설명한 바와 실질적으로 동일하다. 따라서, 중복 설명은 생략한다.
도 19를 참조하면, 도 18의 결과물의 전면에 상부 층간 절연막(160)을 형성한다. 상부 층간 절연막(160)은 실리콘 산화막 등으로 형성한다.
이어서, 상부 층간 절연막(160) 상에 비트 라인 콘택홀(165h)을 정의하는 제4 마스크 패턴(미도시)을 형성하고, 상부 층간 절연막(160) 및 층간 절연막(130)을 식각하여 비트 라인용 하부 콘택(125b)을 노출하는 비트 라인 콘택홀(165h)을 형성한다. 이때, 상부 층간 절연막(160)의 식각에는 제4 마스크 패턴이 식각 마스크로 이용되지만, 층간 절연막(130)의 식각에는 상기 제4 마스크 패턴 뿐만 아니라, 스페이서(150)가 식각 마스크로서 함께 이용된다.
더욱 상세히 설명하면, 상기 제4 마스크 패턴이 노출하는 영역은 스페이서(150)가 형성된 영역을 적어도 일부 포함한다. 따라서, 상기 제4 마스크 패턴을 식각 마스크로 이용하여 상부 층간 절연막(160)을 식각하면('165_2' 참조), 하부의 스페이서(150)가 적어도 일부 노출되며, 이렇게 노출된 스페이서(150)가 제4 마스크 패턴과 함께 층간 절연막(130)의 식각 마스크로 이용된다. 따라서, 층간 절연막(130)을 관통하는 비트 라인용 콘택홀 구간(165h_1)은 스페이서(150)의 하단에 정렬되어 형성된다. 상기 관점에서, 제4 마스크 패턴의 노출 영역이 일부 미스얼라인되더라도, 층간 절연막(130)을 관통하는 비트 라인용 콘택홀 구간(165h_1)은 스페이서(150) 하단에 의해 미리 확정된 위치에 형성될 수 있음을 이해할 수 있을 것이다. 즉, 비트 라인용 콘택홀(165h) 위치에 대한 신뢰성이 증가하고, 공정 마진이 개선됨을 알 수 있다. 이러한 효과는 디자인 룰의 감소에 따라 좁은 선폭을 갖는 경우에 더욱 두드러질 것이다.
아울러, 본 단계에서, 비트 라인 콘택홀(165h)의 형성과 동시에, 플레이트 전극(143)을 노출하는 커패시터용 상부 콘택홀(167h)을 형성할 수 있다. 이 경우, 제4 마스크 패턴은 비트 라인 콘택홀(165h) 뿐만 아니라, 커패시터용 상부 콘택홀(167h)을 더 정의한다. 커패시터용 상부 콘택홀(167h)의 형성을 위해서는 제4 마스크 패턴을 식각 마스크로 이용하여 상부 층간 절연막(160) 및 캡핑 절연막 패턴(145)을 식각한다. 상기 식각은 비트 라인 콘택홀(165h) 형성을 위한 식각과 동시에 이루어질 수 있다.
본 단계의 식각은 예를 들어, CHF3와 CF4를 포함하는 식각 에천트를 이용한 건식 식각으로 진행된다. 비트 라인 콘택홀(165h) 형성을 위한 층간 절연막(130)의 식각에는 스페이서(150)가 식각 마스크로 이용되므로, 스페이서(150)를 이루는 물질은 층간 절연막(130)을 이루는 물질보다 CHF3와 CF4를 포함하는 식각 에천트에 대한 식각률이 낮은 물질이 적용된다.
본 단계에서 커패시터용 상부 콘택홀(167h)을 함께 형성할 경우, 캡핑 절연막 패턴(145)의 식각도 함께 이루어진다. 따라서, 캡핑 절연막 패턴(145)을 이루는 물질은 식각 마스크로 사용되는 스페이서(150)보다 상기 식각 에천트에 대한 식각률이 높은 물질이 적용된다. 한편, 캡핑 절연막 패턴(145)의 두께는 층간 절연막(130)의 두께보다 작으므로, 캡핑 절연막 패턴(145)이 식각되어 플레이트 전극(143)이 노출된 후에도 층간 절연막(130) 식각을 위한 식각 공정이 장시간 지속되면, 노출된 플레이트 전극(143)이 식각 에천트에 의해 손상받을 우려가 있다. 따라서, 캡핑 절연막 패턴(145)의 식각 속도를 층간 절연막(130)의 식각 속도보다 낮게 조절하는 것이 바람직하다. 이러한 관점에서, 캡핑 절연막 패턴(145)을 이루는 물질은 층간 절연막(130)을 이루는 물질보다 상기 식각 에천트에 대한 식각률이 높을 수 있다. 상기한 조건들을 만족하는 일예로서, 층간 절연막(130)은 실리콘 산화물을 포함하여 이루어지고, 스페이서(150)는 실리콘 질화물을 포함하여 이루어지고, 캡핑 절연막 패턴(145)은 실리콘 산질화물을 포함하여 이루어질 수 있다.
다시 도 10을 참조하면, 비트 라인 콘택홀(165h)을 매립하는 비트 라인 콘택(165) 및/또는 커패시터용 상부 콘택홀(167h)을 매립하는 커패시터용 상부 콘택(167)을 형성하고, 비트 라인 콘택(165)의 상단에 접하는 비트 라인(175) 및/또는 커패시터용 상부 콘택(167)의 상단에 접하는 금속 배선(177)을 형성한다. 이때, 비트 라인 콘택(165) 중, 층간 절연막(130)을 관통하는 구간(165_1)은 스페이서(150)에 자기 정렬되어 형성됨은 물론이다. 비트 라인 콘택(165) 및/또는 커패시터용 상부 콘택(167)에 적용되는 물질은 도전성을 가지며 매립 특성이 좋은 물질일 수 있다. 예컨대, 폴리 실리콘, 텅스텐 등이 예시될 수 있지만, 그에 제한되지 않음은 물론이다.
한편, 비트 라인 콘택(165)과 비트 라인(177)은 하나의 공정으로 형성될 수도 있다. 예를 들어, 비트 라인 콘택홀(165h)을 채우면서 상부 층간 절연막(160)의 상면에까지 소정 두께를 갖도록 도전막을 증착하고, 이를 패터닝함으로써, 비트 라인 콘택(165)과 비트 라인(175)이 동시에 형성될 수 있다. 마찬가지로 커패시터용 상부 콘택(167)과 금속 배선(177)도 동시에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 집적 회로 장치에 의하면, 도전막과 그에 인접하는 콘택 사이에 스페이서가 개재되어 있을 뿐만 아니라, 도전막이 콘택 측과 멀어지는 방향으로 리세스되어 있고, 상기 리세스된 영역을 스페이서가 매립하고 있으므로, 도전막과 콘택 간 우수한 전기적 절연성이 담보될 수 있다.
본 발명의 실시예들에 따른 반도체 집적 회로 장치의 제조 방법에 의하면, 도전막의 측벽을 콘택 측과 멀어지는 방향으로 용이하게 리세스시킬 수 있다. 또, 콘택이 도전막의 측벽에 형성된 스페이서에 자기 정렬되어 형성되므로, 공정 마진이 확보될 수 있다.

Claims (28)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 기판 상의 셀 트랜지스터;
    상기 셀 트랜지스터를 덮는 하부 층간 절연막;
    상기 하부 층간 절연막을 관통하며 상기 셀 트랜지스터의 제1 소오스/드레인 영역과 전기적으로 연결되는 커패시터용 하부 콘택;
    상기 하부 층간 절연막을 관통하며, 상기 셀 트랜지스터의 제2 소오스/드레인 영역과 전기적으로 연결되는 비트 라인용 하부 콘택;
    상기 커패시터용 하부 콘택 및 상기 비트 라인용 하부 콘택이 형성된 상기 하부 층간 절연막을 덮는 층간 절연막;
    상기 층간 절연막 상 또는 상기 층간 절연막 내에 위치하고, 스토리지 전극, 커패시터 유전막, 및 플레이트 전극을 포함하는 셀 커패시터로서, 상기 스토리지 전극은 상기 커패시터용 하부 콘택과 전기적으로 연결되어 있는 셀 커패시터;
    상기 셀 커패시터 상의 캡핑 절연막 패턴;
    상기 플레이트 전극의 측벽 및 상기 캡핑 절연막 패턴의 측벽에 형성된 스페이서; 및
    상기 스페이서에 자기 정렬되도록 상기 층간 절연막을 관통하여 상기 비트 라인용 하부 콘택과 전기적으로 연결되는 비트 라인 콘택으로서, 상기 스페이서를 사이에 두고 상기 플레이트 전극과 이격되어 있는 비트 라인 콘택을 포함하되,
    상기 플레이트 전극의 측벽은 상기 캡핑 절연막 패턴의 측벽보다 리세스되어 있고, 상기 리세스된 영역은 상기 스페이서에 의해 매립되어 있는 반도체 집적 회로 장치.
  11. 삭제
  12. 제 10항에 있어서,
    상기 스페이서는 상기 비트 라인 콘택이 자기 정렬되는 일측벽; 및
    상기 캡핑 절연막 패턴의 측벽 및 상기 플레이트 전극의 측벽과 접하는 타측벽을 포함하며,
    상기 플레이트 전극의 측벽과 접하는 상기 스페이서 타측벽의 제1 영역은 상기 캡핑 절연막 패턴의 측벽과 접하는 상기 스페이서 타측벽의 제2 영역보다 돌출되어 있는 반도체 집적 회로 장치.
  13. 삭제
  14. 제 10항에 있어서,
    상기 층간 절연막 상에 위치하고, 상기 셀 커패시터를 덮는 상부 층간 절연막; 및
    상기 상부 층간 절연막 상의 비트 라인을 더 포함하며,
    상기 비트 라인 콘택은 상기 층간 절연막을 관통하여 연장되어 상기 비트 라인과 전기적으로 연결되는 반도체 집적 회로 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 비트 라인 콘택의 상기 상부 층간 절연막을 관통하는 구간에서의 직경은 상기 층간 절연막을 관통하는 구간에서의 직경보다 큰 반도체 집적 회로 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 상부 층간 절연막 상의 금속 배선; 및
    상기 상부 층간 절연막을 관통하며, 상기 금속 배선과 상기 플레이트 전극을 전기적으로 연결하는 커패시터용 상부 콘택을 더 포함하는 반도체 집적 회로 장치.
  17. 제 10항에 있어서,
    상기 스페이서는 실리콘 질화물을 포함하고,
    상기 캡핑 절연막 패턴은 실리콘 산질화물을 포함하고,
    상기 층간 절연막은 실리콘 산화물을 포함하는 반도체 집적 회로 장치.
  18. 제 10항에 있어서,
    CHF3와 CF4를 포함하는 식각 에천트에 대하여 상기 스페이서는 상기 층간 절연막 및 상기 캡핑 절연막 패턴보다 식각률이 낮은 물질로 이루어지는 반도체 집적 회로 장치.
  19. 반도체 기판 상에 셀 트랜지스터를 형성하고,
    상기 셀 트랜지스터를 덮는 하부 층간 절연막을 형성하고,
    상기 하부 층간 절연막에 상기 셀 트랜지스터의 제1 소오스/드레인 영역을 노출하는 커패시터용 하부 콘택홀 및 상기 셀 트랜지스터의 제2 소오스/드레인 영역을 노출하는 비트 라인용 하부 콘택홀을 형성하고,
    상기 커패시터용 하부 콘택홀을 매립하는 커패시터용 하부 콘택 및 상기 비트 라인용 하부 콘택홀을 매립하는 비트 라인용 하부 콘택을 형성하고,
    상기 커패시터용 하부 콘택 및 상기 비트 라인용 하부 콘택이 형성된 상기 하부 층간 절연막 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상 또는 상기 층간 절연막 내에 상기 커패시터용 하부 콘택과 전기적으로 연결된 스토리지 전극을 형성하고,
    상기 스토리지 전극 및 상기 층간 절연막이 형성된 상기 반도체 기판 상에 커패시터 유전막, 플레이트 전극용 도전막, 및 캡핑 절연막을 형성하고,
    상기 층간 절연막의 일부가 노출되도록 상기 캡핑 절연막 및 상기 상부 도전막을 패터닝하여, 캡핑 절연막 패턴 및 플레이트 전극을 형성하되, 상기 플레이트 전극의 측벽이 상기 캡핑 절연막 패턴의 측벽보다 리세스되도록 형성하고,
    상기 플레이트 전극 및 상기 캡핑 절연막 패턴의 측벽에 스페이서를 형성하되, 상기 리세스된 영역이 상기 스페이서에 의해 매립되도록 형성하고,
    상기 스페이서를 식각 마스크로 이용하여, 상기 스페이서에 자기 정렬되도록 상기 층간 절연막을 관통하며, 상기 비트 라인용 하부 콘택을 노출하는 비트 라인 콘택홀을 형성하고,
    상기 스페이서에 자기 정렬되고, 상기 비트 라인 콘택홀을 매립하는 비트 라인 콘택으로서, 상기 비트 라인용 하부 콘택과 전기적으로 연결된 비트 라인 콘택을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 캡핑 절연막 패턴 및 상기 플레이트 전극을 형성하는 것은,
    상기 캡핑 절연막 및 상기 플레이트 전극용 도전막을 식각하고,
    상기 플레이트 전극용 도전막을 상기 캡핑 절연막보다 리세스시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 20항에 있어서,
    상기 플레이트 전극용 도전막을 상기 캡핑 절연막보다 리세스시키는 것은 상기 상기 캡핑 절연막보다 상기 플레이트 전극용 도전막에 대한 식각률이 높은 식각 에천트를 이용한 습식 식각으로 진행되는 반도체 집적 회로 장치의 제조 방법.
  22. 제 19항에 있어서,
    상기 캡핑 절연막 패턴 및 상기 플레이트 전극을 형성하는 것은 상기 캡핑 절연막보다 상기 플레이트 전극용 도전막에 대한 식각률이 높은 식각 에천트를 이용하여 상기 캡핑 절연막 및 상기 플레이트 전극용 도전막을 식각하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  23. 제 19항에 있어서,
    상기 스페이서는 실리콘 질화물을 포함하고,
    상기 캡핑 절연막 패턴은 실리콘 산질화물을 포함하고,
    상기 층간 절연막은 실리콘 산화물을 포함하는 반도체 집적 회로 장치의 제조 방법.
  24. 삭제
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 19항에 있어서,
    상기 스페이서를 형성한 후에,
    상기 캡핑 절연막 패턴 및 상기 스페이서가 형성된 상기 반도체 기판 상에 상부 층간 절연막을 형성하는 것을 더 포함하되,
    상기 비트 라인 콘택홀은 상기 상부 층간 절연막을 더 관통하도록 형성되고,
    상기 비트 라인 콘택홀을 형성하는 것은,
    상부 층간 절연막 상에 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 상부 층간 절연막을 식각하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 25항에 있어서,
    상기 비트 라인 콘택홀의 형성과 동시에, 상기 상부 층간 절연막 및 상기 캡핑 절연막 패턴을 식각하여 상기 플레이트 전극을 노출하는 커패시터용 상부 콘택홀을 형성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  27. 삭제
  28. 제 19항에 있어서,
    상기 비트 라인 콘택홀을 형성하는 것은 상기 스페이서보다 상기 층간 절연막 및 상기 캡핑 절연막 패턴에 대한 식각률이 높은 식각 에천트를 이용하여 건식식각하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
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